CN101604200A - 用于链路互连的功率管理的方法、系统和装置 - Google Patents

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Abstract

本发明名称为“用于链路互连的功率管理的方法、系统和装置”。提出一种基于功率状态转换控制的互连结构的功率管理控制。功率状态转换基于生成早期告警信号与空闲超时值而设置，空闲超时值基于响应时间和后续请求的检测而设置。

Description

用于链路互连的功率管理的方法、系统和装置
技术领域
本发明的实施例涉及划分(partitioning)的领域，并且根据一个实施例，涉及一种用于链路互连的功率管理的方法和装置以及系统。
背景技术
功率管理方案允许降低多种类型的系统和集成设备(例如服务器、膝上型计算机、处理器和桌上型计算机)的功耗。随着具有多个核的处理器的引入，功率管理由于以高频和高电压操作的核增加而成为主要关注所在，并且需要遵守多种功率约束，例如热极限、最大电流和Vcc范围。
链路互连允许设备与功能块之间的通信。互连的一些示例是共享总线和点到点链路。链路根据通信量而可能处于不同的功率状态，并且每个状态允许不同级别的功率与性能折衷。当链路上没有通信量并且此状况通常由空闲超时机制感测时，可将链路转换到低功率状态，即如果预设的时间间隔里没有链路通信量，则将链路转换到低功率状态。小的空闲链路超时值允许链路更频繁地转换到低功率状态，因此增加功率节省，但是要脱离低功率状态，唤醒链路存在以性能为代价的惩罚。另一方面，较大的空闲超时将此性能惩罚减到最小，但是链路进入低功率状态不那么频繁，从而降低功率节省。
发明内容
本发明提供一种用于为互连管理功率状态的方法，包括：在接收到请求时生成早期告警信号；解码出所述请求是读还是写操作；当所述请求是写操作时，至少部分地基于使用所述早期告警信号将所述链路从第一功率状态转换到第二功率状态，否则，至少部分地基于计算与对所述读操作的响应关联的延迟来将所述链路从第一功率状态转换到第二功率状态，所述延迟相关于与从所述第一状态到所述第二功率状态的转换关联的唤醒延迟。
本发明提供一种用于为互连管理功率状态的方法，包括：当接收到请求时生成早期告警信号；当接收到所述请求时设置标志；当接收到另一个请求时复位所述标志；以及基于所述标志值，为所述互连启动功率状态转换，而不考虑空闲超时值。
本发明还提供一种系统，包括：处理器，生成请求；存储器，耦合到所述处理器并接收请求；互连结构，将所述处理器连接到所述存储器；互连控制逻辑，在接收到所述请求时生成早期告警信号，至少部分地基于所述早期告警信号的生成和接收到对所述请求的响应之间的时间差与所述互连结构的从第一功率状态到第二功率状态的转换时间的比较，来为所述互连结构设置空闲超时值。
本发明还提供一种为互连管理的功率状态的集成设备，包括：缓冲器，存储从所述互连接收的多个分组；请求跟踪器队列，耦合到所述缓冲器，存储所接收的分组的已解码版本、要由耦合到所述集成设备的存储器处理的请求；以及互连控制逻辑，在接收到所述请求时生成早期告警信号，至少部分地基于所述早期告警信号的生成和接收到对所述请求的响应之间的时间差与所述互连结构功率控制逻辑的从第一功率状态到第二功率状态的转换时间的比较，来为所述互连设置空闲超时值。
附图说明
通过参考用于说明本发明实施例的以下描述和附图，可最佳地理解本发明。
图1是根据本发明一个实施例的双处理器系统的示范框图。
图2是根据本发明一个实施例的多处理器系统的示范框图。
图3是根据本发明一个实施例的图1-2的系统的宿主代理(homeagent)和高速缓存代理(caching agent)的架构的示范实施例。
图4是根据本发明一个实施例的系统的框图。
图5是根据本发明一个实施例的装置。
图6是根据本发明一个实施例的时序图。
具体实施方式
在下文描述中，使用了某些术语来描述本发明的特征。例如，术语“设备”或“代理”是常用的，它们可以用于描述耦合到链路的任何电子组件。“链路或互连”常常定义为建立用于消息(即以预定格式设置的信息)的通信路径的信息承载介质。链路或互连可以是有线物理介质(例如，总线、一个或多个电线、迹线、电缆等)或无线介质(例如与无线信令技术组合的空气)。
在一个实施例中，要求权利的本发明主题允许使用激进的空闲超时值来转换到低链路功率状态中，同时将从低功率状态唤醒链路的事务的时延减到最小。在一个方面中，要求权利的本发明主题优化功率和性能的折衷。
术语“宿主代理”广义地定义为某种设备，其为高速缓存代理提供资源以访问存储器，且基于来自高速缓存代理的请求，能够解决冲突、维持排序等。宿主代理包括用于每个高速缓存代理的数据缓冲器和跟踪器，如下文所述。“跟踪器”是用于来自特定设备的存储器请求的专用存储装置。例如，第一跟踪器可包括与第一高速缓存代理关联的多个项，而第二跟踪器可包括与第二高速缓存代理关联的其他项。根据本发明的一个实施例，“高速缓存代理”一般是适于将存储器请求路由到宿主代理的高速缓存控制器。
术语“逻辑”一般定义为执行例如控制设备之间的消息交换的一个或多个操作的硬件和/或软件。当以软件方式部署时，此类软件可以是例如应用程序、例程或甚至一个或多个指令的可运行代码。软件可以存储在任何类型的存储器中，通常适合的存储介质诸如(i)任何类型的盘，包括软盘、磁光盘和例如压缩光盘只读存储器(CD-ROM)、可重写的压缩光盘(CD-RW)、数字多功能光盘(DVD)的光盘，(ii)任何类型的半导体设备，例如只读存储器(ROM)、随机访问存储器(RAM)、可擦写可编程只读存储器(EPROM)、闪速存储器、电可擦写可编程只读存储器(EEPROM)，(iii)磁卡或光卡，或(iv)适于存储电子指令的任何其他类型的介质。
在下文描述中，提出许多特定的细节。但是，要理解，在没有这些特定细节的情况下，仍可以实施本发明的实施例。在其他情况中，未详细地示出公知的电路、结构和技术，以免模糊对本描述的理解。
如前文论述的，链路互连允许设备与功能块之间的通信。互连的一些示例是共享总线和点到点互连。链路根据通信量而可能处于不同的功率状态，并且每个状态允许不同级别的功率与性能折衷。当链路上没有通信量并且此状况通常由空闲超时机制感测时，可将链路转换到低功率状态，即如果预设的时间间隔里没有链路通信量，则将链路转换到低功率状态。小的空闲链路超时值允许链路更频繁地转换到低功率状态，因此增加功率节省，但是要脱离低功率状态，唤醒链路存在以性能为代价的惩罚。另一方面，较大的空闲超时将此性能惩罚减到最小，但是链路进入低功率状态不那么频繁，从而降低功率节省。在一个方面中，提出的本发明允许使用激进的空闲超时值来转换到低链路功率状态中，同时将从低功率状态唤醒链路的事务的时延减到最小，从而优化功率与性能的折衷。
每个功率状态提供不同级别的功率与性能的折衷。例如，正常满功率状态(例如L0状态)提供比低功率状态(例如L0s或L1)更高的性能级别附带更多的链路功率利用，但是耗散更多功率。相比之下，较低的功率状态提供改进的功率附带性能上的相应下降。在链路处于空闲或仅间隙性地传递分组或数据的情况下，将功率状态从正常功率状态更改到较低功率状态是有益的。鉴于功率性能节省，需要引起与当链路上更多活动时转换回正常功率状态关联的时延惩罚。
在一个实施例中，L1状态禁用所有时钟(PLLS)、传送器和接收器。在另一个实施例中，L0s状态允许启用时钟，而传送器和接收器功率被切断并且时钟被禁用。保持时钟被启用，这使得链路能够快速脱离L0s状态，从而在离开L0s到L0状态时付出较小的对事务的时延。
要求权利的本发明主题使得前文论述的控制功率状态之间的转换更易于实现。在一个实施例中，在处理器中示出用于功率状态转换的控制逻辑。在一个实施例中，在存储器控制器中心(MCH)中示出用于功率状态转换的控制逻辑。在一个实施例中，在输入/输出中心(IOH)中示出用于功率状态转换的控制逻辑。在一个实施例中，在存储器控制器(MC)中示出用于功率状态转换的控制逻辑。
在一个实施例中，将功率状态转换应用于点到点互连，例如PCIe(外围组件互连)、Quickpath或CSI等。在另一个实施例中，将功率状态转换应用于共享总线互连。
I.示范系统架构
参考图1，示出根据本发明的一个实施例的系统的示范框图。此处，图1示出具有处理器110和150的双处理器(DP)配置。例如，此配置可以与桌上型或移动计算机、服务器、机顶盒、个人数字助理(PDA)、字符传呼机、蜂窝电话或任何其他类型的有线或无线通信设备关联。
每个处理器110和150包括存储器控制器(MC)115和155，以便能够分别经由链路125和165与关联的存储器120和160直接通信。而且，存储器120和160可以是独立的存储器或相同的共享存储器的部分。
如图1专门示出的，处理器110和150分别经点到点链路130和170耦合到输入/输出中心(IOH)180。IOH 180提供DP系统100内实现的处理器1 00和1 50与输入/输出(I/O)设备之间的连接性。此外，处理器110和150还经点到点链路135彼此耦合。根据本发明的一个实施例，这些点到点链路130、135、170可适合于根据加州圣克拉拉的英特尔公司开发的“Quickpath”规范来操作。但是，要求权利的本发明主题不限于Quickpath链路，并且可以采用任何类型的链路或互连。本领域技术人员认识到可采用针对这些特定设计要求定制的任何链路或互连方案。例如，可使用任何一致或非一致链路或互连协议，例如但不限于外围组件互连(PCI、PCIe等)、前端总线(FSB)等。
现在参考图2，示出根据本发明的一个实施例的多处理器(MP)系统的示范框图。相似地，MP系统可以是桌上型或移动计算机、服务器、机顶盒、个人数字助理(PDA)、字符传呼机、蜂窝电话或任何其他类型的有线或无线的通信设备。
此处，根据本发明的一个实施例，MP系统包括多个处理器210A-210D。一个或多个处理器，例如处理器210A-210D，可包括存储器控制器(MC)220A-220D。这些存储器控制器220A-220D能够实现分别经链路240A-240D与关联的存储器230A-230D直接通信。具体来说，如图2所示，处理器210A经链路240A耦合到存储器230A，而处理器210B-210D分别经链路240B-240D耦合到对应的存储器230B-230D。
此外，处理器210A经pTp(点到点)链路250、252和254耦合到其他处理器210B-210D中的每个处理器。相似地，处理器210B经pTp链路250、256和258耦合到处理器210A、210C和210D。处理器210C经pTp链路252、256和260耦合到处理器210A、210B和210D。处理器210D经pTp链路254、258和260耦合到处理器210A、210B和210C。处理器210A和210B经PTp互连270和272耦合到第一输入/输出中心(IOH)280，而处理器210C和210D经点到点互连274和276耦合到第二IOH 285。
对于图1和图2所描述的系统100和200，可以设想处理器可适合于作为宿主代理操作、作为高速缓存代理操作或作为二者操作，具体视所选的系统架构而定。
现在参考图3，示出根据本发明一个实施例的图1-2的系统的目的地和源设备的架构的示范实施例。出于说明的目的，图2中的处理器210D(或图1中的处理器150)配置为目的地设备300，例如宿主代理。图2中的处理器210A-210C(或图1中的处理器110)可配置为源310A-310C，例如高速缓存代理。IOH 280或285(或图1的IOH180)可以配置为实现写高速缓存320的I/O设备310D，其也作为高速缓存代理操作。
如下文描述，每个源310A、...、或310D与一个跟踪器关联，跟踪器在目的地设备300处维护且具有预定数量的跟踪器项。跟踪器项的数量在大小上被限制于使PTP构造315的带宽处于饱和的任何源310A、...、或310D可传送的请求的数量，PTP构造315支持目的地300与多个源(例如源310A-310D)之间的点到点通信。
如图3所示，根据本发明的此实施例，目的地300是包括宿主逻辑325和多个跟踪器330A、...、330B的宿主代理。与跟踪器结合，宿主逻辑325适合于作为调度器来操作以协助来自图2的存储器230A的进入信息和到PTP构造315的外发信息的数据传输。而且，宿主逻辑325操作以解决这些数据传输之间的冲突。
此处，对于本发明的此实施例，因为四(4)个高速缓存代理310A-310D在系统100/200内实现，所以示出了四(M＝4)个跟踪器并标记为“HT-0”330A、“HT-1”330B、“HT-2”330C和“HT-3”330D。这些跟踪器330A-330D各分别包含N0、N1、N2和N3个跟踪器项，其中Ni≥1(i＝1，2，3或4)。项(N0-N3)的数量对于不同跟踪器可以是不同的。与跟踪器330A-330D的每个项关联的是数据缓冲器340A-340D表示的对应数据缓冲器。数据缓冲器340A-340D为从存储器控制器220A返回并最终调度到PTP构造315上以便传送到目标目的地的数据提供临时存储。激活和去激活跟踪器330A-330D的项由宿主逻辑325控制，如下所述。
高速缓存代理310A、310B和310C分别包括未命中地址队列350A、350B和350C。例如，就高速缓存代理310A而言，未命中地址队列350A配置成存储330A中跟踪的宿主代理300处理的所有未命中事务。
此外，根据本发明的此实施例，高速缓存代理310A、310B和310C分别还包括信用计数器360A、360B和360C。每个信用计数器360A、360B和360C维护一个计数值，该计数值表示跟踪器330A、330B和330C中未使用的跟踪器项的数量。例如，当高速缓存代理310A向宿主代理300发起新事务时，则会递减信用计数器360A。如果事务完成，则递增信用计数器360A。在预设的时间处，将信用计数器360A初始化成等于与跟踪器330A关联的跟踪器项(N0)的数量的池大小。相同的配置可应用于信用计数器360B-360C。
图3中示出的还有高速缓存代理310D的示例，高速缓存代理310D作为从存储器读信息以及将信息写到I/O接口的I/O代理来操作。备选地，高速缓存代理310D可流传送作为到主存储器中的写的I/O代理读返回。高速缓存代理310D实现写高速缓存320，写高速缓存320用于在存储与I/O操作关联的数据的同时维持高带宽。
图4示出根据本发明一个实施例的系统的框图。在此实施例中，CPU 402经点到点互连链路将分组格式的请求发送MCH 404。在此方向上，分组是离开处理器而出的。作为响应，MCH经点到点互连沿入方向从存储器或其他集成设备发送数据或信息。在一个实施例中，存储器是DRAM(动态随机访问存储器)。MCH还从PCIe互连接收其他信息，例如集成图形(IGFX)，以及数据。在一个实施例中，CPU和MCH之间的点到点互连是Quickpath或CSI链路，其结合了包括链路层的多层协议以利于分组的形成。
图5是根据本发明一个实施例的装置。在此实施例中，该装置是MCH。在另一个实施例中，也可以在CPU中采用此附图中所示的逻辑块，由此，CPU可以直接与IOH或存储器通信而不包括MCH。
如前文论述的，CPU 402根据消息传送协议向MCH 404发出请求。在一个实施例中，消息传送协议是请求响应协议，即，对于发送的所有请求事务，在一定间隔时间之后会有发送的响应分组。请求与响应之间的间隔因需要计算的响应和请求的类型而有所不同。例如，在将读请求发送到MCH之后，在从DRAM读取数据之后将读取的数据分组作为响应发送，并且可能花费具体取决于地址和DRAM页表状态的可变时间量。另一个示例是对DRAM的写请求，对于写请求，在完成所有一致性检查之后发送完整响应。
在此实施例中，在出链路(outbound link)上将来自CPU的分组接收到链路缓冲器410中。然后，将它们解码并分配到CPU请求跟踪器412。然后将这些请求发送到存储器控制器432，其中它们为读查询DRAM 406以及为写将数据写到DRAM 406。来自DRAM的读返回数据传送到DRAM缓冲器416，其中将它与其他分组进行仲裁来使用入链路(inbound link)。其他分组可以是IO探测请求和写完成等。IO请求在IO请求跟踪器414中分配。入链路由功率控制逻辑420控制，这促使基于状态和系统中的事务将链路转换到L0和L0s状态中。
如前文论述的，由于以按需方式唤醒休眠的链路，所以性能受到负面影响。因此，对于读事务，当数据开始从DRAM返回时或当对写完成分组仲裁以在入链路上发送时，唤醒链路的消息经历完整的L0s退出时延。唤醒链路的时延是由于将链路从低功率状态带到高功率状态的电延迟所致。相比之下，要求权利的本发明主题利用在MCH中看到请求之后的响应计算延迟。在一个方面中，要求权利的本发明主题有利于对入链路生成早期告警(EW)信号。因此，开始从L0s到L0的转换导致减少了响应消息所见到的延迟。结合图6说明早期告警信号的生成。在另一个实施例中，结合图6论述机会性功率降低(opportunistic powerdown)。而且，在另一个实施例中，要求权利的本发明主题除了早期告警信号外还进一步允许机会性功率降低，以便进一步增强功率与性能的折衷。
图6是根据本发明一个实施例的时序图。上方时序图表示现有技术。相比之下，在一个实施例中，下方波形示出发出早期告警(EW)信号的时序，早期告警(EW)信号启动链路的功率状态转换到L0状态。
现有技术的波形示出存储器控制器中心在点A处接收到请求。在点B处，响应已准备就绪要在入链路上发送，该入链路此时处于L0s功率状态。该链路开始转换到L0，这延迟响应的传送直到点C为止。
与之相比，下方波形表示的要求权利的本发明主题当在点E处请求到达时发送EW信号。此信号促使入链路较早地开始转换到L0，使得当响应准备就绪时，立即在点G处发送该响应。这有助于为唤醒链路的事务重叠链路唤醒时延和响应计算，并为该事务减少发送响应的时延。
在另一个实施例中，至少部分地基于比较EW与响应就绪之间的差来设置空闲超时值。例如，如果EW信号与响应变成就绪之间的时间总是大于L0s至L0的转换时间，则所提出的方案消除了链路唤醒时的L0s的所有性能惩罚。因此，这允许空闲超时设置得非常激进，并使得入链路在L0s中占用其大部分时间而对性能影响很小。
在又一个实施例中，如果EW信号与响应变成就绪之间的间隔远远大于L0s至L0转换时间，则延迟入链路的L0s至L0功率状态转换。例如，在一个实施例中，L0s退出时间约为∽30ns；对于页未命中事务，请求到响应时间可为∽50ns。因此，如果响应时间比L0s退出时间大比如说多于几个ns，例如但不限于5ns。在这种情况中，我们可以将链路状态转换的开始延迟到EW信号到达之后的某个时间。这样允许尽可能长地将链路保持在低功率状态，由此节省功率，并且还将对响应的时延减到最小从而优化性能。在上文的附图中，这由在E处接收EW与在点F处开始转换之间的延迟表示，从而链路刚好在要发送响应的时间完成转换。但是，要求权利的本发明主题并不局限于前面的值。例如，页未命中事务时间取决于存储器架构和存储器的类型。
如上文描述的，链路在返回到L0s状态之前需要处于空闲某个时间量(空闲超时)。在又一个实施例中，如果中间时期没有另外的请求到达，则可以在当前传送之后机会性地将入链路返回到L0s状态。例如，当入链路处于L0s功率状态且在点E处接收到请求时，设置标志以指示最初请求已到达。但是，任何后续响应清除此标志。如果在点G处该标志仍被设置，则这指示没有任何后续请求。因此，没有任何响应要传送。因此，可以立即将链路转换到L0s状态。与之相比，如果标志被清除，则在当前一个响应之后不久将有响应到来。因此，需要等待正常空闲超时，才将入链路移回到L0s状态。这样有助于将链路转换到低功率状态，并在有零星的单个请求唤醒链路时使链路休眠时间最大化；如果不这样做，则将在L0功率状态中停留链路空闲超时的时间段，直到感测到链路空闲为止，然后才再次将链路转换到L0s状态。
要求权利的本发明主题还可以采用软件形式来实现。例如，可以将该软件存储在电可访问介质中，该电可访问介质包括以电子设备(例如，计算机、个人数字助理、蜂窝电话)可读的形式提供(即存储和/或传送)内容(例如，计算机可运行指令)的任何机制。例如，机器可访问介质包括只读存储器(ROM)；随机访问存储器(RAM)；磁盘存储介质；光存储介质；闪速存储器设备；电、光、声音或其他形式的传播信号(例如，载波、红外线信号、数字信号)。
虽然本发明已经结合本发明的多个实施例来描述的，但是本领域技术人员将认识到，本发明不限于所描述的本发明的实施例，而是可以在所附权利要求的精神和范围内通过修改和改变来实施。因此，本文描述应视为说明性的而非限制性的。

Claims (21)

1.一种用于为互连管理功率状态的方法，包括：
在接收到请求时生成早期告警信号；
解码出所述请求是读还是写操作；
当所述请求是写操作时，至少部分地基于使用所述早期告警信号将所述链路从第一功率状态转换到第二功率状态，否则，至少部分地基于计算与对所述读操作的响应关联的延迟来将所述链路从第一功率状态转换到第二功率状态，所述延迟相关于与从所述第一状态到所述第二功率状态的转换关联的唤醒延迟。
2.如权利要求1所述的方法，其中所述请求来自于处理器。
3.如权利要求1所述的方法，其中所述响应来自于存储器。
4.如权利要求1所述的方法，其中所述早期告警信号为所述互连启动从所述第一功率状态到所述第二功率状态的功率状态转换，使得所述第一功率状态消耗比所述第二功率状态少的功率。
5.如权利要求1所述的方法，其中所述第一功率状态是L0s状态，而所述第二功率状态是L0状态。
6.如权利要求3所述的方法，其中所述存储器是动态随机访问存储器(DRAM)。
7.一种用于为互连管理功率状态的方法，包括：
当接收到请求时生成早期告警信号；
当接收到所述请求时设置标志；
当接收到另一个请求时复位所述标志；以及
基于所述标志值，为所述互连启动功率状态转换，而不考虑空闲超时值。
8.如权利要求7所述的方法，其中所述请求来自于处理器。
9.如权利要求7所述的方法，其中所述响应来自于存储器。
10.如权利要求7所述的方法，其中所述早期告警信号为所述互连启动从第一功率状态到第二功率状态的功率状态转换，使得所述第一功率状态消耗比所述第二功率状态少的功率。
11.如权利要求7所述的方法，其中所述第一功率状态是L0s状态，而所述第二功率状态是L0状态。
12.如权利要求7所述的方法，其中所述存储器是动态随机访问存储器(DRAM)。
13.如权利要求7所述的方法，其中如果所述标志被设置，则从L0至L0s的所述功率状态转换发生，否则如果所述标志被复位，则所述功率状态转换不发生。
14.一种系统，包括：
处理器，生成请求；
存储器，耦合到所述处理器并接收请求；
互连结构，将所述处理器连接到所述存储器；
互连控制逻辑，在接收到所述请求时生成早期告警信号，至少部分地基于所述早期告警信号的生成和接收到对所述请求的响应之间的时间差与所述互连结构的从第一功率状态到第二功率状态的转换时间的比较，来为所述互连结构设置空闲超时值。
15.如权利要求14所述的系统，其中所述存储器是DRAM。
16.如权利要求14所述的系统，其中所述互连控制逻辑驻留在所述处理器中。
17.如权利要求14所述的系统，其中所述互连控制逻辑驻留在芯片组中，耦合到所述处理器。
18.一种为互连管理的功率状态的集成设备，包括：
缓冲器，存储从所述互连接收的多个分组；
请求跟踪器队列，耦合到所述缓冲器，存储所接收的分组的已解码版本、要由耦合到所述集成设备的存储器处理的请求；以及
互连控制逻辑，在接收到所述请求时生成早期告警信号，至少部分地基于所述早期告警信号的生成和接收到对所述请求的响应之间的时间差与所述互连结构功率控制逻辑的从第一功率状态到第二功率状态的转换时间的比较，来为所述互连设置空闲超时值。
19.如权利要求18所述的集成设备，其中所述集成设备是存储器控制器中心(MCH)。
20.如权利要求18所述的集成设备，其中所述存储器是DRAM。
21.如权利要求18所述的集成设备，其中所述集成设备是处理器。
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