CN101615608B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101615608B
CN101615608B CN2009101411240A CN200910141124A CN101615608B CN 101615608 B CN101615608 B CN 101615608B CN 2009101411240 A CN2009101411240 A CN 2009101411240A CN 200910141124 A CN200910141124 A CN 200910141124A CN 101615608 B CN101615608 B CN 101615608B
Authority
CN
China
Prior art keywords
film
metal film
layer
alloy
barrier metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2009101411240A
Other languages
English (en)
Other versions
CN101615608A (zh
Inventor
羽根田雅希
清水纪嘉
大塚信幸
中尾嘉幸
砂山理江
田平贵裕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101615608A publication Critical patent/CN101615608A/zh
Application granted granted Critical
Publication of CN101615608B publication Critical patent/CN101615608B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/2855Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by physical means, e.g. sputtering, evaporation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76858After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76867Barrier, adhesion or liner layers characterized by methods of formation other than PVD, CVD or deposition from a liquids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329Insulating materials
    • H01L23/53295Stacked insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Abstract

本发明涉及一种半导体器件及其制造方法,其中半导体器件包括:含有氧的绝缘膜,形成在半导体衬底上;凹部,形成在所述绝缘膜中;难熔金属膜,形成在所述凹部的内壁上;含有铜、锰以及镍的金属膜,形成在所述难熔金属膜上;以及铜膜,形成在所述金属膜上,以填充所述凹部。本发明能够降低锰从金属膜扩散进入填充于凹部中的铜膜,从而能够降低铜膜的阻抗增加。

Description

半导体器件及其制造方法
技术领域
本发明中所描述实施例的某一方面涉及一种半导体器件及其制造方法。
背景技术
在如今的半导体集成电路器件中,极大量的半导体器件形成在常规的衬底上,并且利用多层互连结构使这些半导体器件互相连接。
在所述多层互连结构中,具有互连图案的层间绝缘膜堆叠于层中,所述互连图案用于形成嵌入在层间绝缘膜中的互连层。
在这些多层互连结构中,下互连层与上互连层通过形成在层间绝缘膜中的通孔接触部(via contact)相连接。
具体而言,在目前的超微制造(ultra-microfabricated)、超高速的半导体器件中,将低介电常数膜(所谓的低-k膜)用作层间绝缘膜,以减少多层互连结构中的信号延迟(RC延迟)问题。同时,,将阻抗低的铜图案用作互连图案。
在具有嵌入在低介电常数层间绝缘膜中的Cu互连图案的多层互连结构中,因为很难通过干蚀刻来图案化Cu层,因此使用在层间绝缘膜中形成沟槽或通孔的工艺,即所谓的镶嵌或双镶嵌工艺。在镶嵌或双镶嵌工艺中,这样所形成的沟槽或通孔填充有Cu层,并且随后通过化学机械抛光(CMP)去除层间绝缘膜上的Cu层的多余部分。
基于此点,如果Cu互连图案直接与层间绝缘膜接触,则Cu原子会扩散进入层间绝缘膜中,从而造成诸如短路等问题。因此,作为常规惯例,使用导电扩散阻挡层、或者所谓的阻挡金属膜,来覆盖沟槽或通孔的形成有Cu互连图案的侧壁和下表面处,并且使Cu层沉积在阻挡金属膜上。阻挡金属膜的常规实例包括诸如钽(Ta)、钛(Ti)和钨(W)等难熔金属以及由这些难熔金属的导电氮化物。
另一方面,在目前的45nm一代或随后一代的超微制造、超高速的半导体器件中,随着微型工艺的发展,极大地缩小了形成在层间绝缘膜中的沟槽或通孔的大小。
结果,为了使用这种具有高电阻率的阻挡金属膜来使互连阻抗实现所需的减小,尽可能地缩小形成在精细的(fine)沟槽或通孔上的阻挡金属膜的厚度。
另一方面,沟槽或通孔的侧壁和下表面覆盖有阻挡金属膜。
针对上述情形,日本特开专利公开No.2005-277390公开了以铜-锰合金层(Cu-Mn合金层)直接覆盖形成在层间绝缘层中的沟槽或通孔。
日本特开专利公开No.2005-277390公开了以下内容:在Cu-Mn合金层与层间绝缘膜之间的分界面处,通过Cu-Mn合金层中的Mn与层间绝缘膜中的Si和氧之间的自形成反应(self-formation reaction),形成厚度为2nm至3nm、组分为MnSixOy的锰硅氧化物层作为扩散阻挡层。
然而,上述技术却存在以下问题:由于自形成层(self-formed layer)的MnSixOy组分和包含在所述膜中的金属元素的低浓度,造成与Cu膜的粘附不充分。
因此,日本特开专利公开No.2007-027259公开了一种将Cu-Mn合金层与诸如Ta或Ti等难熔金属的阻挡金属膜相结合的结构。
对于这种Cu-Mn合金层与诸如Ta或Ti等难熔金属的阻挡金属膜的结合结构,通过以下原因还获得对于氧化而阻抗增加的优选特征。
近年来,提出了使用多孔(porous)低介电常数膜作为形成层间绝缘膜的低介电常数材料,以避免信号延迟(RC延迟)。然而,这种多孔低介电常数材料的密度低,从而在制造时很容易遭受等离子体处理的破坏。遭到破坏的膜的表面或内部很容易吸收潮气。
因此,由于多孔低介电常数膜内部吸潮,使得形成在多孔低介电常数膜上的阻挡金属膜很容易被氧化,从而很可能使作为扩散阻挡的阻挡金属膜的性能及其与Cu互连层或插塞(via plug)之间的粘附力退化。
然而,在这样的结构中使用上述Cu-Mn合金层会引起Cu-Mn合金层中的Mn与阻挡金属膜被氧化的部分发生反应,使得能够保持作为扩散阻挡的阻挡金属膜的性能及其与Cu互连层或插塞的高粘附力。因此,已经对使用这种Cu-Mn合金层通过镶嵌或双镶嵌工艺而形成Cu互连层或插塞进行了研究。
发明内容
根据本发明实施例的一个方案,半导体器件包括:绝缘膜,形成在半导体衬底上方,该绝缘膜含有氧;凹部(recess),形成在绝缘膜中;难熔金属膜,形成在凹部的内壁上;金属膜,形成在难熔金属膜上,该金属膜含有铜、锰以及镍;以及铜膜,形成在金属膜上,以填充凹部。
根据本发明实施例的另一个方案,一种半导体器件的制造方法,包括以下步骤:在半导体衬底上形成含有氧的绝缘膜;在绝缘膜中形成凹部;在所述凹部的内壁上形成难熔金属膜;在所述难熔金属膜上形成含有铜、锰以及氮的金属膜;以及在形成所述金属膜之后,形成填充于至少所述凹部中的铜膜。
本发明能够降低锰从金属膜扩散进入填充于凹部中的铜膜,从而能够降低铜膜的阻抗增加。
本发明的目的和优点将通过权利要求中具体指出的元件及其组合实现和达到。
声明:可以理解的是,前文的概括描述和下文的详细描述仅用于举例和示范,并非用于限制本发明。
附图说明
图1是示出了现有技术的示图;
图2是示出了根据现有技术的Cu互连图案实例的示图;
图3A至图3E是示出了用于形成图2中实例的工艺的示图;
图4是示出了图1的结果的示图;
图5是示出了现有技术中的问题的曲线图;
图6是示出了现有技术中的问题的另一曲线图;
图7A至图7E是示出了根据第一实施例的形成Cu互连图案的工艺的示图;
图8是示出了根据第一实施例的、在使用Cu-Mn-N合金层的情况下的Mn扩散减小效应(effect)的曲线图;
图9是示出了图8的对比实例的曲线图;
图10是示出了根据第一实施例的Cu-Mn-N合金层的形成条件的曲线图;
图11A和图11B是示出了根据第一实施例的变型的用于形成Cu互连图案的工艺的示图;
图12A至图12F是示出了根据第二实施例的用于形成Cu互连图案的工艺的示图;
图13A至图13K是示出了根据第三实施例的用于制造半导体器件的工艺的示图;以及
图14是示出了根据第三实施例的半导体器件的结构的示图。
具体实施方式
将参考随附附图说明本发明的优选实施例。
首先,对与本发明有关的技术进行说明。
图1是示出了对于通过图2中示出的镶嵌工艺所形成的Cu互连图案14B,在相对于纯铜情况而应用Cu-Mn合金时阻抗增长的比率(即,阻抗增加率)的示图。在图1中,互连宽度是变化的。根据与本发明有关的技术,通过图3A至图3E的工艺,形成如图2所示的应用Cu-Mn合金时的Cu互连图案14B。
参见图3A,在诸如SiO2等类似的绝缘膜11中形成诸如沟槽或通孔等的凹部11T。凹部11T可以是隔离通孔(isolated via hole),而在随后的说明中将所述凹部11T描述为沟槽。进一步而言,以诸如Ta等难熔金属或其导电氮化物形成的阻挡金属膜12来覆盖包括凹部11T的侧壁和下表面在内的绝缘膜11的表面。以阻挡金属膜12的一部分覆盖凹部11T,阻挡金属膜12的所述部分的横截面具有与凹部11T的横截面相匹配的形状。
接下来,如图3B所示,以与如图3A所示的结构上的凹部11T的横截面相匹配的形状形成Cu-Mn合金的Cu-Mn合金层13,以覆盖阻挡金属膜12。
接下来,如图3C所示,通过电镀在如图3B所示结构的Cu-Mn合金层13上形成Cu层14,以填充凹部11T。
接下来,如图3D所示,通过化学机械抛光(CMP),对绝缘膜11上的阻挡金属膜12、Cu-Mn合金层13以及Cu层14进行抛光。持续进行图3D的CMP直至暴露出绝缘膜11的表面。结果,如图3D所示,所形成的Cu图案14A填充在位于绝缘膜11表面处的凹部11T中,并且在Cu图案14A和绝缘膜11之间插入有阻挡金属膜12和Cu-Mn合金层13。
进一步而言,图3D的结构受到400℃的热处理。结果,如图3E所示,Cu-Mn合金层13中的Mn(锰)原子与阻挡金属膜12表面的氧化物发生反应,从而形成锰氧化物,其组分通常表示为例如TaxMnyOz。进一步而言,基于此点,Cu-Mn合金层13和Cu图案14A转变成连续的单个Cu互连图案14B。
再次参见图1,在图3D的状态到图3E的状态的转换下,阻抗的增加率随互连宽度W的减小而下降,随互连宽度W的增加而上升。可以相信的是,因为互连宽度W较小,所以阻挡金属膜12的表面积相比于Cu互连图案14B(包括Cu-Mn合金层13)的体积的比率相对较高,如图4中区域I所示。也就是说,阻挡金属膜12与Cu互连图案14B之间的分界面面积相比于Cu互连图案14B的体积,如图4所示,在区域I的大于在区域II的。因此,在进行如图3E所示的热处理时,实质上Cu-Mn合金层13中的所有Mn原子与阻挡金属膜12表面的氧化物发生了反应。结果,有效地降低了Cu互连图案14B中的Mn含量。另一方面,在区域II中,阻挡金属膜12的表面积与Cu互连图案14B的体积的比率低。因此,只有Cu-Mn合金层13中的部分Mn原子与阻挡金属膜12表面的氧化物发生了反应,并且未反应的Mn原子残留在Cu互连图案14B中。因此,可以相信的是,图1示出的互连阻抗的大幅增加是由图3E的热处理造成的。
图5示出了对于如图2所示Cu互连图案14B,在如图3E所示的热处理条件从As-depo至ANL1至ANL2至ANL3至ANL4变化的情况下,与纯Cu有关的阻抗增长率的仿真结果。这里,As-depo表示无热处理,“ANL”后的数字越大表示所加的热负载越大。也就是说,后缀于“ANL”的数字从ANL1至ANL2至ANL3至ANL4不断增加,则所加的负载也不断加大。出于简化目的,可以假设合金元素不与所沉积的其他物质发生反应。
参见图5,Cu互连图案14B的阻抗随热处理的进行而不断增加。在实际的互连中,由于热负载会引起合金元素与阻挡金属或绝缘膜发生反应,造成合金元素从Cu互连流出、晶粒粗化以及合金元素的晶界偏析(grain boundarysegregation),从而引起阻抗下降,因此与图5所示的不完全一致。图5关注于合金元素的扩散现象。
结合图5,图6示出了在进行如图3E所示的热处理时,合金元素原子沿如图2所示结构中的线A-B进行扩散的仿真结果。
参见图6,合金元素原子从Cu合金层13至如图3D所示的Cu图案14A的扩散随着热处理的进行而进行。参考图6示出的仿真结果,可以相信的是,通过Mn原子的这种扩散,引起了图5所示的Cu互连图案14B的阻抗随着热处理而增加。
因此,在通过镶嵌工艺使Cu-Mn合金层与阻挡金属膜相结合所形成的Cu互连图案,需要在使Cu-Mn合金层中的Mn原子与阻挡金属膜的氧化部分发生反应时,降低残留在Cu-Mn合金层中的Mn原子扩散进入Cu互连图案,或减少阻挡金属膜的缺陷以自修复这些缺陷,以降低互连阻抗。
也就是说,在使用所述Cu-Mn合金层的镶嵌或双镶嵌工艺中,如果实质上Cu-Mn合金层中的所有Mn原子都与例如阻挡金属膜的氧化部分发生了反应,那么在将要形成的Cu互连层或Cu插塞中所残留的Mn的浓度很低,从而确保了低阻抗。然而,如果大量的Mn残留在Cu-Mn合金层中,那么Mn会从Cu-Mn合金层扩散至Cu互连层或插塞中,从而增加了阻抗。
根据本发明的一个方案,通过使用Cu-Mn-N合金层,有效地降低了Mn原子扩散至Cu互连层中。
[a]第一实施例
图7A至图7E是示出了根据第一实施例的通过镶嵌工艺形成Cu互连图案的工艺的示图。
参见图7A,在绝缘膜21中形成诸如沟槽或通孔等的凹部21T。进一步而言,以阻挡金属膜22覆盖包括凹部21T的侧壁和下表面在内的绝缘膜21的表面,其中所述阻挡金属膜22的厚度为1nm至10nm并且由诸如Ta、Ti或W等难熔金属或其导电氮化物所形成。优选地,绝缘膜21包括氧,以便可以通过与Mn反应而形成氧化物。例如,绝缘膜21可以是使用TEOS作为材料通过等离子体CVD而形成的氧化硅膜。可选地,绝缘膜21还可以是基于氧化硅膜的低介电常数膜,诸如SiOC膜。可选地,绝缘膜21还可以是通过涂布工艺或CVD工艺而形成的称为低-k膜的有机或无机低介电常数膜。除上述的SiOC膜之外,所述无机低介电常数膜还包括例如聚硅氧烷基(polyorganosiloxane-based)材料膜和氢-硅氧烷基(hydrogen-siloxane-based)材料膜。所述有机低介电常数膜例如包括芳香族聚醚膜(aromatic polyetherfilm),例如陶氏化学公司(Dow Chemical Company)的SiLK(产品名称)和霍尼韦尔国际公司(Honeywell International Inc.)的FLARE(产品名称)。
阻挡金属膜22可以是有缺陷的,使得绝缘膜21暴露在某些部分的阻挡金属膜22中。进一步而言,阻挡金属膜22在某些部分的阻挡金属膜22的中可以具有氧化膜。以阻挡金属膜22的一部分覆盖凹部21T,并且阻挡金属膜22的所述部分的横截面形状与凹部21T的横截面的形状相匹配。通常将上述难熔金属或其导电氮化物作为靶(target)通过溅射形成阻挡金属膜22。可选地,可通过MOCVD(金属有机化学气相沉积)或ALD(原子层沉积)形成阻挡金属膜22。阻挡金属膜22还可以是由上述难熔金属制成的膜和难熔金属的导电氮化物制成的膜构成的叠层膜(laminated film)。
接下来,如图7B所示,在图7A的结构上,形成由含有氮(N)的Cu-Mn合金制成的Cu-Mn-N合金层23,以覆盖阻挡金属膜22,所述Cu-Mn-N合金层23的横截面形状与凹部21T的相匹配。
更具体而言,使用Mn含量为0.1at%至10at%的Cu-Mn合金作为靶,在总压力为10-3Pa并且氮含量为20%的氩(Ar)-氮气体混合物的气氛中,以5kW的功率输入,在衬底在-20℃的情况下,执行溅射。结果,形成了Mn含量为0.1at%至10at%且N含量为2%或以下的Cu-Mn-N合金层作为Cu-Mn-N合金层23,且所述Cu-Mn-N合金层23的膜厚度为例如5nm至40nm,优选大约为10nm。Cu-Mn-N层23不仅可以通过溅射形成,还可以通过MOCVD或ALD形成。进一步而言,在溅射工艺中,也可以使用除Ar气以外的惰性气体,例如氦(He)气、氖(Ne)气、氙(Xe)气以及氪(Kr)气。
接下来,如图7C所示,通过诸如电镀等工艺,在图7B的结构上形成Cu层24,以填充凹部21T。
接下来,如图7D所示,通过CMP连续地对绝缘膜21上的Cu层24、Cu-Mn-N合金层23以及阻挡金属膜22进行抛光。持续进行图7D的CMP直至暴露出绝缘膜21的表面。结果,如图7D所示,所形成的Cu图案24A填充在位于绝缘膜21表面处的凹部21T中,并且在Cu图案24A和绝缘膜21之间插入有阻挡金属膜22和Cu-Mn-N合金层23。
进一步而言,图7D的结构受到例如400℃的热处理。结果,如图7E所示,Cu-Mn-N合金层23中的Mn与阻挡金属膜22表面的氧化物或与通过阻挡金属膜22的缺陷所暴露的绝缘膜21发生反应,从而形成锰氧化物,其组分通常表示为例如TaxMnyOz或MnSixOy。结果,修复了阻挡金属膜22中的缺陷。进一步而言,基于此点,Cu-Mn-N合金层23和Cu图案24A转变成连续的Cu互连图案24B。进一步而言,如上所述,Mn原子与阻挡金属膜22的氧化部分发生反应,以在Cu互连图案24B和阻挡金属膜22之间产生稳固结合(firm bond),从而增强了它们的粘附力。
图8示出了沿图7E的线C-D对图7E的实例进行二次离子质谱(SIMS)分析所得的结果。在图8中,左纵轴(对数轴)表示N、O(氧)以及Mn的浓度;而右纵轴(对数轴)表示Cu(铜)的二次离子强度。在图8的实验中,省略了阻挡金属膜22,使得Cu-Mn-N合金层23直接接触绝缘膜21(SiO2膜)。在这个实验中,将通过Cu-Mn-N合金层23中的Mn原子与绝缘膜21发生反应而在Cu-Mn-N合金层23和绝缘膜21之间的分界面处形成的锰硅氧化物用作Cu的扩散阻挡膜。下面所要描述的结果并不限于具有特定宽度w或深度t的例子(图7E)。
参见图8,在含N的Cu-Mn-N合金层23的情况中,即使在进行图7E的热处理工艺之后,Mn的分布也主要限于Cu-Mn-N合金层23的初始位置。
另一方面,图9示出了通过形成无氮的Cu-Mn合金层23’以代替Cu-Mn-N合金层23时的SIMS轮廓(profile)。在无氮的Ar气氛中,利用Cu-Mn合金作为靶,通过实施溅射,来形成无氮的Cu-Mn合金层23’。
参见图9,在进行图7E的热处理之后,Cu-Mn合金层23’中的Mn原子深度扩散至Cu互连图案24B中。例如,在Cu互连图案24B表面处的Mn浓度是Cu-Mn-N合金层23中的Mn浓度的一百至一千倍。
由图8和图9可知,通过使用含N的Cu-Mn-N合金层23代替Cu-Mn合金层,能够有效地降低Mn原子扩散进入Cu互连图案24B中。考虑了图5和图6示出的关系,可以理解的是,通过减少Mn原子扩散进入Cu互连图案24B中,能够有效地降低由Mn浓度的增加所导致的Cu互连图案24B的阻抗增加。
在图8中,在Cu-Mn-N合金层23和Cu图案24A之间的初始分界面附近发生氧积聚,并且在图7E的结构中,具有相应的氧积聚部分23Ox,而所述氧积聚部分23Ox位于Cu-Mn-N合金层23和Cu图案24A之间的分界面原来所在的位置。这显示出在氧积聚部分23Ox形成时,在气氛中残留的氧结合至Cu-Mn-N合金层23表面的踪迹(trace)。Mn原子的分布主要限于通过氧积聚部分23Ox示出的、邻近Cu-Mn-N合金层23的初始位置的区域24b处。例如,在位于Cu互连图案24B中的氧积聚部分23Ox之内的区域中,Mn主要包含于距离氧积聚部分23Ox300nm之内的区域中。
图10示出了在图7B的工艺中、在形成Cu-Mn-N合金层23时的Ar-氮混合物气氛中的氮浓度(分压)与Cu互连图案24B的表面阻抗(sheetresistance)之间的关系。在图10中,相对于将使用无氮的Cu-Mn合金层代替Cu-Mn-N合金层23的情况,表面阻抗被标准化为100%。图10中所示结果是在Cu互连图案24B的宽度w为3μm且深度t为150nm的情况下得到的。
参见图10,可以理解的是,在溅射时,通过将浓度为7%或更高的氮气混入Ar气中,能够使所得到的Cu互连图案24B的表面阻抗降低差不多10%。
如图11A和图11B所示,还可以通过溅射、MOCVD或ALD,单独在Cu-Mn-N合金层23上形成Cu籽晶层24S,并且将所述Cu籽晶层24S用作电极进行电镀,来形成图7C中示出的Cu层24。在此情况中,使用低阻抗的Cu籽晶层24S作为电极,对Cu层24进行电镀。因此,能够提高产量。在此情况中,通过对Cu-Mn-N合金层23实施热处理,消除了Cu籽晶层24S和Cu层24之间的差别,从而获得了具有与图7E所示结构相同结构的Cu互连图案24B。
根据上述实施例,Cu图案24A或Cu互连图案24B被描述成用于形成Cu互连图案。然而,上文的描述也适用于Cu图案24A或Cu互连图案24B形成插塞的情况。
[b]第二实施例
图12A至图12F示出了根据第二实施例的通过镶嵌工艺形成Cu互连图案的工艺。在图1 2A至图12F中,用相同的附图标记表示与上文描述的元件相对应的元件,而省略了对它们的描述。
参见图12A,其对应于图7A,以阻挡金属膜22覆盖形成在绝缘膜21中的凹部21T的侧壁和下表面,其中所述阻挡金属膜22由诸如Ta或Ti等难熔金属或其导电氮化物所形成。与先前的实施例相同,阻挡金属膜22可以是由所述难熔金属的膜和难熔金属的导电氮化物的膜构成的叠层膜。阻挡金属膜22也可以是有缺陷的,以包含氧化物或暴露位于某些部分的阻挡金属膜22中的绝缘膜21。
接下来,如图12B所示,在Ar气氛中,通过使用Cu-Mn合金作为靶进行溅射,在图12A的结构上形成无氮的Cu-Mn合金层23M,以覆盖阻挡金属膜22。无氮的Cu-Mn合金层23M具有与凹部21T的横截面相匹配的横截面形状,并且具有例如5nm的膜厚度,该膜厚度是上述Cu-Mn-N合金层23的膜厚度的一半。
接下来,如图12C所示,通过在与图7B相同的Ar气-氮气混合物气氛中进行溅射,在图12B的结构上形成含N的Cu-Mn-N合金层23N,使其具有例如5nm的膜厚度,并且该膜厚度的横截面形状与Cu-Mn合金层23M的相匹配。
进一步而言,如图12D所示,通过电镀,在Cu-Mn-N合金层23N和Cu-Mn合金层23M上形成Cu层24,从而填充凹部21T。
进一步而言,如图12E所示,通过CMP连续地对位于绝缘膜21上的Cu层24、Cu-Mn-N层23N以及Cu-Mn层23M进行抛光。持续进行图12E的CMP直至暴露出绝缘膜21的表面。结果,如图12E所示,形成填充在位于绝缘膜21表面处的凹部21T的Cu图案24A,并且在Cu图案24A和绝缘膜21之间插入有阻挡金属膜22、Cu-Mn合金层23M以及Cu-Mn-N合金层23N。
进一步而言,使图12E的结构受到例如400℃的热处理。结果,如图12F所示,Cu-Mn合金层23M和Cu-Mn-N合金层23N中的Mn与阻挡金属膜22表面的氧化物或与通过阻挡金属膜22的缺陷所暴露的绝缘膜21发生反应。结果,形成了锰氧化物,其组分通常表示为例如TaxMnyOz或MnSixOy。也就是说,自修复了缺陷。进一步而言,基于此点,Cu-Mn合金层23M、Cu-Mn-N合金层23N和Cu图案24A转变成连续的Cu互连图案24B。基于此点,由于在Cu-Mn合金层23M和Cu图案24A之间插入了Cu-Mn-N合金层23N,因此与图7E的情况一样,通过Cu-Mn-N合金层23N降低了Mn扩散进入Cu图案24A中。因此,Mn原子的分布主要限于通过氧积聚部分23Ox示出的、邻近Cu-Mn-N合金层23N和Cu-Mn合金层23M的初始位置的区域24b处。在Cu互连图案24B中,由于Mn从区域24b移出,因此Mn浓度急剧下降。
而且,在上述实施例中,能够分别形成不含Mn或N的Cu籽晶层24S,作为如图11A和图11B中示出的籽晶层。
根据上述实施例,Cu图案24A或Cu互连图案24B被描述成用于形成Cu互连图案。然而,上文中的描述也适用于Cu图案24A或Cu互连图案24B形成插塞的情况。
[c]第三实施例
接下来,描述将第一实施例或第二实施例用于制造具有多层互连结构的半导体器件,作为第三实施例。
图13A至图13K示出了在图7D或图12E的工艺完成后,根据第三实施例的形成多层互连结构的工艺。在图13A至图13K中,用相同的附图标记表示与上述原件相对应的元件,而省略了对它们的描述。
参见图13A,根据该实施例,在图7D或图12E的结构上形成SiC的蚀刻停止膜25,以覆盖Cu图案24A。蚀刻停止膜25的厚度为10nm至100nm。通常在400℃的温度下形成蚀刻停止膜25。进一步而言,在此温度下的热处理促使Cu-Mn-N合金层23中的、或者Cu-Mn合金层23M和Cu-Mn-N合金层23N中的Mn原子迁移进入阻挡金属膜22中。结果,初始的Cu-Mn-N合金层23、或者初始的Cu-Mn合金层23M和Cu-Mn-N合金层23N消失在Cu互连图案24B中。然而,例如由图13A中虚线(23Ox)所示,在初始的Cu-Mn-N合金层23或23N表面的相应位置处,并且在与阻挡金属膜22表面的相距相当于初始的Cu-Mn-N合金层23的膜厚度、或者Cu-Mn合金层23M和Cu-Mn-N合金层23N的膜总厚度的距离处,形成Mn氧化物薄膜层。在此实施例中,绝缘膜21形成在衬底20上。
接下来,如图13B所示,通过例如等离子体CVD,在图13A的结构上连续形成层间绝缘膜26、蚀刻停止膜27以及层间绝缘膜28,其中所述层间绝缘膜26的厚度为100nm至300nm,所述蚀刻停止膜27可以为SiC或SiN膜且厚度为10nm至100nm,以及所述层间绝缘膜28的厚度为100nm至300nm。进一步而言,通过干蚀刻工艺,在层间绝缘膜28中形成所需宽度的沟槽28T,以暴露蚀刻停止膜27。
将使用TEOS作为材料通过等离子体CVD形成的氧化硅膜、或者通过等离子体CVD或涂布形成的相对(relative)介电常数为3或以下的有机或无机绝缘膜用作层间绝缘膜26和28。
接下来,如图13C所示,在暴露于沟槽28T中的蚀刻停止膜27中形成对应于预定通孔的开口27V。进一步而言,如图13D所示,将蚀刻停止膜27用作硬掩模,在层间绝缘膜26中形成通孔26V,以暴露蚀刻停止膜25。
进一步而言,如图13E所示,除去位于通孔26V底部处的蚀刻停止膜25,以暴露Cu互连图案24B。此后,如图13F所示,通过溅射或ALD形成Ta或Ti的阻挡金属膜28B,所述阻挡金属膜28B的形状与沟槽28T和通孔26V的形状相匹配,以连续地覆盖层间绝缘膜28、沟槽28T的侧壁和下表面以及通孔26V的侧壁和下表面。阻挡金属膜28B的厚度为约1nm至约15nm。阻挡金属膜28B并不限于金属膜。阻挡金属膜28B可以是包括从Ta、Ti、Zr以及Ru中选取的一种或多种金属元素的金属膜,例如TaN或TiN膜,也可以是导电金属氮化物膜或这些膜的叠层膜。类似于上述阻挡金属膜22,阻挡金属膜28B可以包括氧化物或缺陷。
接下来,如图13G所示,在含氮的气氛中,例如Ar-氮混合气体,通过进行溅射,在图13F的结构上形成Cu-Mn-N合金层28M,以通过与沟槽28T和通孔26V相匹配的形状覆盖阻挡金属膜28B。Cu-Mn-N合金层28M的膜厚度为约1nm至约15nm。
进一步而言,如图13H所示,通过溅射或CVD,在图13G的结构上形成Cu层28C1,以覆盖Cu-Mn-N合金层28M。Cu层28C1的形状与沟槽28T和通孔26V的横截面形状相匹配。Cu层28C1的膜厚度大约为25nm至65nm。进一步而言,如图13I所示,将Cu层28C1用作镀制籽晶层(plating seedlayer),通过电镀在图13H的结构上形成Cu层28C2,从而填充沟槽28T和通孔26V。
进一步而言,如图13J所示,通过CMP,对位于层间绝缘膜28上的Cu层28C2、Cu层28C1、Cu-Mn-N合金层28M以及阻挡金属膜28B进行抛光和去除,以暴露层间绝缘膜28的表面。进一步而言,如图13K所示,通常在衬底温度为400℃下,通过等离子体CVD,在图13J的结构上形成SiN膜或SiC膜的覆盖层(cap layer)29。
通过覆盖层29形成时伴随的加热,Cu层28C1和Cu层28C2熔合于沟槽28T和通孔26V中,从而形成单个Cu互连图案28C和从该单个Cu互连图案28C处连续延伸的Cu插塞28V。
进一步而言,通过覆盖层29形成时伴随的加热,Cu-Mn-N合金层28M中的Mn原子迁移进入阻挡金属膜28B中,以与来自层间绝缘膜26和28以及蚀刻停止膜25和27的氧发生反应,从而以Mn氧化物的形式稳定地沉积在阻挡金属膜28B中、阻挡金属膜28B与Cu互连图案28C和/或Cu插塞28V之间的分界面处、阻挡金属膜28B与层间绝缘膜26和/或层间绝缘膜28之间的分界面处、阻挡金属膜28B与蚀刻停止膜25和/或蚀刻停止膜27之间的分界面处、和/或Cu互连图案28C与覆盖层29之间的分界面处。
进一步而言,如果阻挡金属膜28B含有缺陷,那么这样沉积的Mn氧化物会自修复这些缺陷。
进一步而言,随着Cu-Mn-N合金层28M中的Mn原子迁移进入阻挡金属膜28B中,在Cu-Mn-N合金层28M的初始表面的相应位置处,并且在与阻挡金属膜28B表面的相距相当于初始的Cu-Mn-N合金层28M的膜厚度的距离处,形成Mn氧化物层28Ox,而所述Mn氧化物层28Ox对应于上述图13G工艺中在Cu-Mn-N合金层28M表面上的形成氧化物层。
结果,如图13K所示,Cu互连图案28C由两部分Cu层构成,一部分Cu层形成在初始的Cu-Mn-N合金层28M的区域28c1中,另一部分Cu层形成在初始的Cu层28C1和28C2的区域28c2中。
根据上述实施例,Cu-Mn-N合金层28M含有N。因此,即使在如图13k中的热处理工艺进行完后,也能防止Cu-Mn-N合金层28M中的Mn原子深度扩散进入Cu互连图案28C或Cu插塞28V中,从而降低了Cu互连图案28C或Cu插塞28V的阻抗的增加。
根据上述实施例,在半导体衬底上,例如在其上形成有晶体管的硅衬底上,能够通过重复上述工艺制造如图14所示的半导体器件40。
参见图14,通过隔离结构41I在硅衬底41上限定器件区41A。在器件区41A中,通过栅绝缘膜42A、42B以及42C,分别在硅衬底41上形成栅电极43A、43B以及43C。
进一步而言,在位于器件区41A中的硅衬底41中,在邻近栅电极43A、43B以及43C处形成p型或n型扩散区41a、41b以及41c。
以诸如SiON等的绝缘膜44A、44B以及44C分别覆盖栅电极43A、43B以及43C。进一步而言,在硅衬底41上形成诸如氧化硅膜等的绝缘膜44,以通过绝缘膜44A至44C分别覆盖栅电极43A至43C。进一步而言,在绝缘膜44中形成暴露扩散区41b的通孔44V1和暴露扩散区41c的通孔44V2。分别通过诸如Ti和TiN等的阻挡金属膜46B1和46B2连续地覆盖所述通孔44V1和44V2的侧壁和下表面。进一步而言,通过诸如钨等的插塞46V1和46V2分别填充通孔44V1和44V2。
在绝缘膜44上形成诸如SiN或SiC等的蚀刻停止膜45。在蚀刻停止膜45上形成层间绝缘膜46,所述形成绝缘膜46可以是包括多孔膜的无机或有机绝缘膜。
在层间绝缘膜46中沿预定互连图案形成沟槽46T1和46T2。进一步而言,通过蚀刻停止膜45,在绝缘膜44中形成用于暴露扩散区41b的通孔44V1,以对应沟槽46T1。进一步而言,通过蚀刻停止膜45,在绝缘膜44中形成用于暴露扩散区41c的通孔44V2,以对应沟槽46T2。
以含有诸如Ta、Ti、Zr以及Ru等至少一种难熔金属元素的阻挡金属膜46B1覆盖沟槽46T1和通孔44V1的侧壁和下表面。以Cu互连图案46C1和插塞46V1,经由阻挡金属膜46B1,分别填充沟槽46T1和通孔44V1。
同样地,以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜46B2覆盖沟槽46T2和通孔44V2的侧壁和下表面。以Cu互连图案46C2和插塞46V2,经由阻挡金属膜46B2,分别填充沟槽46T2和通孔44V2。
在层间绝缘膜46上形成诸如SiN或SiC等的蚀刻停止膜47。在蚀刻停止膜47上形成层间绝缘膜48,所述层间绝缘膜48是包括多孔膜的无机或有机绝缘膜。在层间绝缘膜48上形成诸如SiN或SiC等的蚀刻停止膜49。在蚀刻停止膜49上形成层间绝缘膜50,所述层间绝缘膜50是包括多孔膜的无机或有机绝缘膜。
在层间绝缘膜50中沿预定互连图案形成沟槽50T1、50T2和50T3。进一步而言,通过蚀刻停止膜49,在绝缘膜48中形成用于暴露Cu互连图案46C1的通孔48V1,以对应沟槽50T1。进一步而言,通过蚀刻停止膜49,在绝缘膜48中形成用于暴露Cu互连图案46C1的通孔48V2,以对应沟槽50T2。进一步而言,通过蚀刻停止膜49,在绝缘膜48中形成用于暴露Cu互连图案46C2的通孔48V3,以对应沟槽50T3。
以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜50B1连续地覆盖沟槽50T1和通孔48V1的侧壁和下表面。通过以Cu互连图案50C1和与Cu互连图案50C1相连续的Cu插塞50V1,经由阻挡金属膜50B1,分别填充沟槽50T1和通孔48V1。
同样地,以含有诸如Ta、Ti、Zr或iRu等至少一种难熔金属元素的阻挡金属膜50B2连续地覆盖沟槽50T2和通孔48V2的侧壁和下表面。以Cu互连图案50C2和与Cu互连图案50C2相连续的Cu插塞50V2,经由阻挡金属膜50B2,分别填充沟槽50T2和通孔48V2。
同样地,以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜50B3连续地覆盖沟槽50T3和通孔48V3的侧壁和下表面。以Cu互连图案50C3和与Cu互连图案50C3相连续的Cu插塞50V3,经由阻挡金属膜50B3,分别填充沟槽50T3和通孔48V3。
在层间绝缘膜50上形成诸如SiN或SiC等的蚀刻停止膜51。在蚀刻停止膜51上形成层间绝缘膜52,所述层间绝缘膜52可以是包括多孔膜的无机或有机绝缘膜。
在层间绝缘膜52上形成诸如SiN或SiC等的蚀刻停止膜53。在蚀刻停止膜53上形成层间绝缘膜54,所述层间绝缘膜54可以是包括多孔膜的无机或有机绝缘膜。
在层间绝缘膜54中沿预定互连图案形成沟槽54T1和54T2。进一步而言,通过蚀刻停止膜53,在绝缘膜52中形成用于暴露Cu互连图案50C2的通孔52V1,以对应沟槽54T1。进一步而言,通过蚀刻停止膜53,在绝缘膜52中形成用于暴露Cu互连图案50C3的通孔52V2,以对应沟槽54T2。
以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜54B1连续地覆盖沟槽54T1和通孔52V1的侧壁和下表面。以Cu互连图案54C1和与Cu互连图案54C1相连的Cu插塞54V1,经由阻挡金属膜54B1,分别填充沟槽54T1和通孔52V1。
同样地,以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜54B2连续地覆盖沟槽54T2和通孔52V2的侧壁和下表面。以Cu互连图案54C2和与Cu互连图案54C2相连的Cu插塞54V2,经由阻挡金属膜54B2,分别填充沟槽54T2和通孔52V2。
在层间绝缘膜54上形成诸如SiN或SiC等的蚀刻停止膜55。在蚀刻停止膜55上形成层间绝缘膜56,所述层间绝缘膜56是包括多孔膜的无机或有机绝缘膜。在层间绝缘膜56上形成诸如SiN或SiC等的蚀刻停止膜57。在蚀刻停止膜57上形成层间绝缘膜58,所述层间绝缘膜58是包括多孔膜的无机或有机绝缘膜。
在层间绝缘膜58中沿预定互连图案形成沟槽58T1、58T2和58T3。进一步而言,通过蚀刻停止膜57,在绝缘膜56中形成用于暴露Cu互连图案54C1的通孔56V1,以对应沟槽58T1。进一步而言,通过蚀刻停止膜57,在绝缘膜56中形成用于暴露Cu互连图案54C1的通孔58V2,以对应沟槽58T2。同样地,通过蚀刻停止膜57,在绝缘膜56中形成用于暴露Cu互连图案54C2的通孔58V3,以对应沟槽58T3。
以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜58B1连续地覆盖沟槽58T1和通孔56V1的侧壁和下表面。以Cu互连图案58C1和与Cu互连图案58C1相连的Cu插塞58V1,经由阻挡金属膜58B1,分别填充沟槽58T1和通孔56V18。
同样地,以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜58B2连续地覆盖沟槽58T2和通孔56V2的侧壁和下表面。以Cu互连图案58C2和与Cu互连图案58C2相连的Cu插塞58V2,经由阻挡金属膜58B2,分别填充沟槽58T2和通孔56V2。
同样地,以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜58B3连续地覆盖沟槽58T3和通孔56V3的侧壁和下表面。以Cu互连图案58C3和与Cu互连图案58C3相连的Cu插塞58V3,经由阻挡金属膜58B3,分别填充沟槽58T3和通孔56V3。
在层间绝缘膜58上形成诸如SiN或SiC等的蚀刻停止膜59。在蚀刻停止膜59上形成层间绝缘膜60,所述层间绝缘膜60是包括多孔膜的无机或有机绝缘膜。在层间绝缘膜60上形成诸如SiN或SiC等的蚀刻停止膜61。在蚀刻停止膜61上形成诸如SiO2等的另一层间绝缘膜62。
在层间绝缘膜62中沿预定互连图案形成沟槽62T。进一步而言,通过蚀刻停止膜61,在绝缘膜60中形成用于暴露Cu互连图案58C3的通孔60V,以对应沟槽62T。
以含有诸如Ta、Ti、Zr或Ru等至少一种难熔金属元素的阻挡金属膜62B连续地覆盖沟槽62T和通孔60V的侧壁和下表面。以互连图案62C和与互连图案62C相连的插塞62V,经由阻挡金属膜62B,分别填充沟槽62T和通孔60V,其中互连图案62C由Al或Cu形成,插塞62V由Al或Cu形成,。
进一步而言,通过等离子体CVD等工艺,在层间绝缘膜62上形成诸如SiN等的覆盖膜63,以覆盖互连图案62C。
根据图14的半导体器件40,当形成Cu互连图案46C1和46C2、50C1至50C3、54C1和54C2、以及58C1至58C3、和Cu插塞50V1至50V3、54V1和54V2、以及58V1至58V3时,与上述的Cu-Mn-N合金层23或28M相对应的Cu-Mn-N合金层形成于临近其相对应的阻挡金属膜46B1和46B2、50B1至50B3、54B1和54B2、以及58B1至58B3处。
因此,在形成覆盖膜63时,Cu-Mn-N合金层中的Mn原子迁移进入邻近的阻挡金属膜46B1和46B2、50B1至50B3、54B1和54B2、以及58B1至58B3中,从而获得如下的横截面结构:其中Mn氧化物薄层46Ox1和46Ox2、50Ox1至50Ox3、54Ox1和54Ox2、以及58Ox1至58Ox3仅残留在相对应的初始Cu-Mn-N合金层的表面处(如图14中虚线所示)。进一步而言,基于此点,由于Cu-Mn-N合金层含有N,因此防止Mn原子深度扩散进入Cu互连图案46C1和46C2、50C1至50C3、54C1和54C2、以及58C1至58C3、和/或Cu插塞50V1至50V3、54V1和54V2、以及58V1至58V3中,从而降低Cu互连图案46C1和46C2、50C1至50C3、54C1和54C2、以及58C1至58C3、和/或Cu插塞50V1至50V3、54V1和54V2、以及58V1至58V3的阻抗的增加。
根据上述实施例,在图13H的工艺中,以通过进行例如一次或多次MOCVD所沉积的Cu层填充沟槽28T和通孔26V。在此情况中,以通过MOCVD所沉积的Cu层填充沟槽28T和通孔26V,而可以省略图13I的电镀工艺。
进一步而言,根据上述实施例,在如图13H所示例如通过溅射形成沟槽28T和通孔26V中的Cu层28C1之后,以及当通过电镀以铜层28C2填充沟槽28T和通孔26V之后,进行热处理。
同样地,在制造图14的半导体器件40时,在通过例如溅射形成与上述的Cu层28C1相对应的Cu层、以及在形成Cu互连图案46C1和46C2、50C1至50C3、54C1和54C2、以及58C1至58C3、和Cu插塞50V1至50V3、54V1和54V2、以及58V1至58V3时进一步使用电镀以Cu层填充沟槽和通孔有Cu层的情况下,执行同样的热处理。
在上述多个实施例中,对如下技术给出了说明:在使用Cu-Mn合金层自修复阻挡金属膜的缺陷的情况下,通过引入N,降低Mn扩散。在使用Cu-Al合金层自修复阻挡金属膜的缺陷的情况下,如上文所述,通过引入氮,也有效降低了Al扩散。进一步而言,在上述多个实施例中,在用于形成Cu-Mn-N合金层的含氮的气氛中可以含有氨气。
因此,根据本发明的一个方案,形成在难熔金属上的金属膜包括铜、锰和氮。这使得能够降低锰从金属膜扩散进入填充于凹部中的铜膜,从而能够降低铜膜阻抗的增加。
本发明所描述的全部实例和限制语言用于教学目的,以有助于读者理解本发明和发明人对现有技术做出贡献的思想,并非将本发明限定于这些具体描述的实例和条件,这些实例的构造也非用于展示本发明的优点或不足。尽管对本发明的实施例作了详细描述,然而可以理解的是,在不脱离本发明精神和保护范围的情况下,可以对本发明做出各种变化、替换和改变。

Claims (12)

1.一种半导体器件,包括:
绝缘膜,形成在半导体衬底上方,所述绝缘膜含有氧;
凹部,形成在所述绝缘膜中;
难熔金属膜,形成在所述凹部的内壁上;
金属膜,形成在所述难熔金属膜上,所述金属膜包括铜、锰以及氮;以及
铜膜,形成在所述金属膜上,以填充所述凹部。
2.如权利要求1所述的半导体器件,其中所述金属膜包括一层或多个层。
3.如权利要求1或2所述的半导体器件,其中所述金属膜的厚度为1nm至15nm。
4.如权利要求1或2所述的半导体器件,其中所述难熔金属膜包括从Ti、Ta、Zr以及Ru组成的组中选取的至少一种元素。
5.如权利要求1或2所述的半导体器件,其中所述金属膜中含有的氮的量在接近所述铜膜的第一侧处大于在与所述第一侧相对的第二侧处。
6.如权利要求1或2所述的半导体器件,其中在所述金属膜和所述铜膜之间的分界面形成氧积聚部分,以及
所述锰主要包含在与所述铜膜中的所述氧积聚部分相距300nm以内的区域中。
7.一种半导体器件的制造方法,包括以下步骤:
在半导体衬底上方形成含有氧的绝缘膜;
在所述绝缘膜中形成凹部;
在所述凹部的内壁上形成难熔金属膜;
在所述难熔金属膜上形成含有铜、锰以及氮的金属膜;以及
在形成所述金属膜之后,形成填充至少所述凹部的铜膜。
8.如权利要求7所述的方法,其中使用溅射在含氮气氛中形成所述金属膜。
9.如权利要求8所述的方法,其中所述含氮气氛包括氮气和氨气中的一种。
10.如权利要求9所述的方法,其中所述含氮气氛包括氮气,并且所述氮气的分压为7%或以上。
11.如权利要求7至10中任一权利要求所述的方法,还包括以下步骤:
在所述金属膜和所述铜膜之间形成铜籽晶层。
12.如权利要求7至10中任一权利要求所述的方法,还包括以下步骤:
将所述绝缘膜上的所述铜膜平坦化。
CN2009101411240A 2008-06-25 2009-05-22 半导体器件及其制造方法 Expired - Fee Related CN101615608B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008165449A JP5343417B2 (ja) 2008-06-25 2008-06-25 半導体装置およびその製造方法
JP2008165449 2008-06-25
JP2008-165449 2008-06-25

Publications (2)

Publication Number Publication Date
CN101615608A CN101615608A (zh) 2009-12-30
CN101615608B true CN101615608B (zh) 2012-05-09

Family

ID=41446406

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101411240A Expired - Fee Related CN101615608B (zh) 2008-06-25 2009-05-22 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US8067836B2 (zh)
JP (1) JP5343417B2 (zh)
KR (1) KR101116785B1 (zh)
CN (1) CN101615608B (zh)
TW (1) TWI389209B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5507909B2 (ja) * 2009-07-14 2014-05-28 東京エレクトロン株式会社 成膜方法
US8852674B2 (en) 2010-11-12 2014-10-07 Applied Materials, Inc. Method for segregating the alloying elements and reducing the residue resistivity of copper alloy layers
US8461683B2 (en) * 2011-04-01 2013-06-11 Intel Corporation Self-forming, self-aligned barriers for back-end interconnects and methods of making same
KR20120138074A (ko) * 2011-06-14 2012-12-24 삼성디스플레이 주식회사 박막 트랜지스터, 및 박막 트랜지스터 표시판과 이들을 제조하는 방법
CN102437144A (zh) * 2011-12-06 2012-05-02 西安交通大学 一种Ru-RuO/Ru-Ge-Cu自形成双层非晶扩散阻挡层及其制备方法
US8765602B2 (en) 2012-08-30 2014-07-01 International Business Machines Corporation Doping of copper wiring structures in back end of line processing
US20140061915A1 (en) * 2012-08-30 2014-03-06 International Business Machines Corporation Prevention of thru-substrate via pistoning using highly doped copper alloy seed layer
US10396012B2 (en) * 2016-05-27 2019-08-27 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US9786605B1 (en) 2016-05-27 2017-10-10 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
US10312181B2 (en) 2016-05-27 2019-06-04 International Business Machines Corporation Advanced through substrate via metallization in three dimensional semiconductor integration
EP3768646A1 (en) * 2018-04-20 2021-01-27 Corning Incorporated Systems and methods for adhering copper interconnects in a display device
US20220005860A1 (en) * 2018-12-04 2022-01-06 Sony Semiconductor Solutions Corporation Semiconductor apparatus and electronic equipment
KR102192311B1 (ko) * 2019-02-19 2020-12-17 성균관대학교산학협력단 구리 인터커넥터, 이의 제조방법 및 이를 포함하는 반도체 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1697175A (zh) * 2004-02-27 2005-11-16 半导体理工学研究中心股份有限公司 半导体器件及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548395B1 (en) 2000-11-16 2003-04-15 Advanced Micro Devices, Inc. Method of promoting void free copper interconnects
US6900119B2 (en) 2001-06-28 2005-05-31 Micron Technology, Inc. Agglomeration control using early transition metal alloys
US20050156315A1 (en) * 2002-01-24 2005-07-21 Lee Eal H. Thin films, structures having thin films, and methods of forming thin films
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
JP2007158369A (ja) * 2002-11-01 2007-06-21 Nec Corp 磁気抵抗デバイス及びその製造方法
US7144802B2 (en) * 2003-04-01 2006-12-05 Texas Instruments Incorporated Vapor deposition of benzotriazole (BTA) for protecting copper interconnects
JP4478038B2 (ja) * 2004-02-27 2010-06-09 株式会社半導体理工学研究センター 半導体装置及びその製造方法
JP2006080234A (ja) * 2004-09-08 2006-03-23 Renesas Technology Corp 半導体装置およびその製造方法
JP4589835B2 (ja) * 2005-07-13 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US7855147B1 (en) * 2006-06-22 2010-12-21 Novellus Systems, Inc. Methods and apparatus for engineering an interface between a diffusion barrier layer and a seed layer
WO2008007732A1 (en) * 2006-07-14 2008-01-17 Ulvac, Inc. Method for manufacturing semiconductor device
JP5211503B2 (ja) * 2007-02-16 2013-06-12 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5141683B2 (ja) * 2007-03-27 2013-02-13 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5326558B2 (ja) * 2008-12-26 2013-10-30 富士通セミコンダクター株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1697175A (zh) * 2004-02-27 2005-11-16 半导体理工学研究中心股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
US20090321937A1 (en) 2009-12-31
US8067836B2 (en) 2011-11-29
JP5343417B2 (ja) 2013-11-13
TW201001551A (en) 2010-01-01
KR101116785B1 (ko) 2012-03-14
CN101615608A (zh) 2009-12-30
TWI389209B (zh) 2013-03-11
KR20100002105A (ko) 2010-01-06
JP2010010250A (ja) 2010-01-14

Similar Documents

Publication Publication Date Title
CN101615608B (zh) 半导体器件及其制造方法
US8288276B2 (en) Method of forming an interconnect structure including a metallic interfacial layer located at a bottom via portion
CN107836034B (zh) 用于互连的钌金属特征部填充
US9543198B2 (en) Structure and method for forming interconnect structure
JP4741965B2 (ja) 半導体装置およびその製造方法
JP5379848B2 (ja) 導電性コンタクトの組み込みのための構造体及びプロセス
KR20090104870A (ko) 성능 개선과 신뢰도 향상을 위한 하이브리드 상호연결 구조
JP2007059660A (ja) 半導体装置の製造方法および半導体装置
JP2007250907A (ja) 半導体装置およびその製造方法
US10431542B2 (en) Low resistance seed enhancement spacers for voidless interconnect structures
JP4917249B2 (ja) 半導体装置及び半導体装置の製造方法
US10224275B2 (en) Copper interconnect structures
JP5060037B2 (ja) 半導体装置の製造方法
US7816267B2 (en) Method for forming inlaid interconnect
JP2009141058A (ja) 半導体装置およびその製造方法
US7694871B2 (en) Self-encapsulated silver alloys for interconnects
US10128147B2 (en) Interconnect structure
JP2007103546A (ja) 半導体装置およびその製造方法
JP2006093351A (ja) 半導体装置およびその製造方法
JP2005005383A (ja) 半導体装置および半導体装置の製造方法
JP2006196642A (ja) 半導体装置およびその製造方法
CN109216265B (zh) 一种形成金属扩散阻挡层的方法
KR100567539B1 (ko) 반도체 소자의 금속배선 형성방법
CN102347311A (zh) 半导体组件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20100507

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20100507

Address after: Kanagawa

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kawasaki, Kanagawa, Japan

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120509

Termination date: 20200522

CF01 Termination of patent right due to non-payment of annual fee