CN101636790B - 在页面擦除功能中具有地址变换检测的译码控制 - Google Patents

在页面擦除功能中具有地址变换检测的译码控制 Download PDF

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Abstract

在这里提供的是用于控制闪速存储器中的多页面擦除操作的电路和方法。多页面擦除操作中的每一个地址的页面地址被锁存在字线译码器中，页面选择复位发生器电路对多页面擦除操作的每一个地址的块地址进行处理。如果该地址涉及不同块中的页面，则复位先前锁存的页面地址。这避免了多页面擦除操作包含不同块中的多个页面时导致产生不正确的电路操作。

Description

在页面擦除功能中具有地址变换检测的译码控制
技术领域
本发明涉及闪速存储器中的页面擦除功能。
背景技术
擦除功能被用于在非易失闪速存储器中来恢复闪速单元的最初状态。由于擦除操作的物理限制，其采用很长的时间来完成该操作。与诸如页面编程的其他主操作相比，擦除操作耗费相对较长的时间。例如，擦除时间可能是1.5ms，而页面编程时间可能是25us。块包括一组页面(行)，使用块擦除操作，整个块被立刻擦除。由此，在同时擦除所选择的块中的所有内容之前，块擦除需要将内容备份至另一个存储器介质，使得假设应该保持块的一些内容，则使得这些内容(某些页面)能够被恢复。这需要在同一块板或同一个封装中包含另一个存储器系统，来支持所述及的闪速存储器的数据恢复。这将会因为闪速存储器而增加总的系统成本，并且会使数据控制更为复杂。
发明内容
根据一个广泛的方面，本发明提供了一种用于在非易失存储器中限制多页面擦除操作的页面选择复位发生器电路，该页面选择复位发生器电路包括：用于接收一组的一个或多个地址中的每一个地址的块地址部分的输入；用于检测该组页面地址中的两个地址的块地址部分何时不同的地址变换检测电路；在检测到两个地址的块地址部分不同时，该页面选择复位发生器可操作地产生复位输出以清除锁存的页面。
在一些实施例中，页面选择复位发生器电路用于在包括闪速存储器的非易失存储器中限制多页面擦除操作。
在一些实施例中，页面选择复位发生器电路还包括：第一页面选择复位使能电路，其在地址涉及多页面擦除操作时使能产生复位输出。
在一些实施例中，页面选择复位发生器电路还包括：第二页面选择复位使能电路，其使能以主地址寄存器中地址的锁存正确定时的复位输出的产生。
在一些实施例中，页面选择复位发生器电路还包括：第一页面选择复位使能电路，其在页面地址涉及多页面擦除操作时使能产生复位输出，第二页面选择复位使能电路，其使能以主地址寄存器中地址的锁存正确定时的复位输出的产生；其中页面选择复位发生器仅当由第一页面中选择复位使能电路和第二页面选择复位使能电路启用时来可操作地产生复位输出。
在一些实施例中，对于多位块地址中的每一个位，地址变换检测电路包括：a)用于寄存该位并产生寄存的地址输出的相应的子地址寄存器；b)用于检测寄存的地址输出中的变换的相应的逐位地址检测电路；用于组合逐位地址检测电路的输出的合并电路。
在一些实施例中，每一个逐位地址检测电路包括：第一电路，用于检测上升的地址变换；第二电路，用于检测下降的地址变换；用于组合第一电路与第二电路的输出的电路。
在一些实施例中，用于检测上升的地址变换的第一电路包括：a)按顺序连接在一起的反相器和延迟元件；b)NAND门，其具有被连接以接收寄存的地址输出的其中之一的第一输入，该NAND门还具有第二输入，所述第二输入被连接以接收经过反相器反相以及延迟元件延迟之后的寄存的地址输出的其中之一；用于检测下降的地址变换的第二电路包括：a)反相器和延迟元件；b)NAND门，其具有被连接以接收在经过反相器反相之后的寄存的地址输出的其中之一的第一输入，该NAND门具有被连接以接收在经过延迟元件延迟之后的寄存的地址输出的其中之一的第二输入。
在一些实施例中，对多位块地址中的每一位来说，相应的子地址寄存器包括：SR锁存器，其具有被连接成接收该位的输入端使能电路，用于允许将该位锁存到SR锁存器，以在页面地址涉及多页面擦除操作时使能产生复位输出。
在一些实施例中，页面选择复位发生器电路还包括：主复位脉冲发生器电路。
根据另一个广泛的方面，本发明提供了一种存储器电路，包括：多个存储块，每一个块包括布置在多个页面中的非易失存储单元；用于每一个页面的相应锁存电路，其中每一个页面具有页面地址，页面的页面地址在每一个块内部是唯一的，每一个页面的页面地址与每一个其他块中的对应页面的地址相同；用于每一个块的相应的块使能电路；通过为由地址的块地址部分识别的块而启用块使能电路来处理页面擦除命令的每个地址的块地址部分的块预译码器电路；通过为具有由地址部分所识别的页面地址的每一个页面设置锁存电路来处理页面擦除命令的每个地址的页面地址部分的页面预译码器电路；如上概述的页面选择复位发生器电路；用于在块预译码器、页面预译码器以及页面选择复位发生器电路已经处理页面擦除命令的所有地址之后进一步可操作地将擦除电压连接到启用的块的选择的页面的锁存电路；其中禁止由于多页面擦除操作涉及两个或多个不同块地址的页面的意外擦除。
在一些实施例中，非易失存储器包括闪速存储器。
在一些实施例中，锁存电路具有共同连接的复位输入，用于接收由页面选择复位发生器产生的复位输出。
根据另一个广泛的方面，本发明提供了一种方法，包括：对于与非易失存储器有关的多页面擦除操作的多个地址的每一个，每一个地址都包含块地址部分和页面地址部分：a)检测块地址部分是否不同于多个地址的先前地址的块地址部分；b)当检测到块地址不同于多个地址中的先前地址的块地址，则复位任一先前选择的页面和块；c)在多个块的每一个中选择相应的页面；d)选择多个块中的相应一个，以及其中在所述检测之后，复位、选择相应的页面并且在每一个地址上选择多个块中的相应一个，单个剩余的块地址将被选择，该方法还包括擦除单个剩余的选择的块中任一选择的页面。
在一些实施例中，该方法还包括：产生复位输出以便复位先前的选择。
在一些实施例中，该方法还包括：接收地址，其中每一个地址都包含块地址部分和页面地址部分；对于每一个接收到的地址，确定该地址是否为页面擦除操作的一部分；只有在确定该地址是页面擦除操作的一部分时才执行所述检测和复位。
在一些实施例中，该方法还包括：在主地址寄存器中锁存地址；以在主地址寄存器中地址的锁存来对复位输出的生成进行定时。
在一些实施例中，检测块地址部分是否不同于多个地址中的先前地址的块地址部分的包括：对于多位块地址中的每一个位：a)将该位寄存到相应的子地址寄存器中；b)执行逐位地址检测，以检测子地址寄存器的输出中的变换；组合逐位地址检测的输出。
在一些实施例中，执行逐位地址检测包括：检测上升的地址变换；以及检测下降的地址变换。
在一些实施例中，该方法被应用到闪速存储器。
附图说明
现在将参考附图仅通过实例来描述本发明的实施例，其中：
图1是闪速存储器系统的示意图；
图2是用于闪速存储单元的译码器电路的电路图；
图3是示出块译码器连接的更多细节的闪速存储器系统的电路图；
图4A是示出在单个块内部执行多页面擦除时的行为的闪速存储器系统的电路图；
图4B是示出在结合不同块中的页面来执行多页面擦除操作时的行为的闪速存储器系统的电路图；
图5是示出对于在单个块中被擦除的多个页面的正确行为的闪速存储器系统的示意图；
图6A和6B示出闪速存储器系统的示意图，示出在检测到不同块时在多个块中尝试多页面擦除，而页面地址是被复位的；
图7是子地址寄存器的详细电路图；
图8是ATD(地址变换检测)电路的详细电路图；
图9是检测在多页面擦除操作期间何时已经发生块地址变化并产生相应复位脉冲从而复位页面地址的电路的详细电路图；
图10是图9电路的操作的第一示例，用于页面擦除操作的连续地址输入；以及
图11是图9电路的操作的第二示例，用于不全是页面地址的连续命令。
具体实施方式
由于块擦除的限制，因此，在闪速存储器中引入了基于页面的擦除，以作为块擦除操作的替代。该示例在申请人于2006年3月29日提交的60/786,897和2006年9月11日提交的60/843,593的共同未决美国临时专利申请中描述。块擦除仍旧应用于擦除整个块。块和页面擦除功能可以在闪速存储器操作中共存。对于多块擦除操作，其中没有对同时擦除的块的选择进行限制。闪速存储器应用主要是在面向密度的市场中使用的，例如相机、数据存储装置、便携式音频和视频播放器，由此单元密度是非常重要的，并且外围和译码器块必须较小。在闪速存储器系统中，其目标通常是简化以及最小化存储核心的外围电路的数量。为此，在闪速存储器系统中，典型的页面选择译码信号通常是借助全局译码而被共同连接到所有块。在这样的系统中，如果存在不同块地址的页面擦除，那么可能意外删除不同块中的不必要页面。在下文中详细描述了这种不正确的操作的一个示例。
图1示出其中具有物理扇区或块10、12、......、14、16的闪速存储器单元的布置，每一个具有闪速存储器单元21、23、25、27以及相应的译码器11、13、......、15、17。每一个块的存储单元均由一组页面(行)组成。在这里示出了用于块10的页面124和页面N 26，以及用于块12的页面128以及页面N 30。块预译码器20产生一组块选择输出32。其中一个块选择输出以及共享的信号32被连接至每一个块。此外，还示出了具有一组页面选择输出34的预译码器22。该页面选择输出34共同连接到所有块10、12、......、14、16。在操作中，块预译码器20产生块选择信号32，以选择块10、12、14、16的特定子集。预译码器22产生用于选择特定页面的页面选择输出34。一旦执行了这种操作，则擦除操作将会从选择的块中擦除选择的页面。
图2示出详细的锁存结构，其在具有行地址译码器的核心块中具有多页面擦除功能。图2的结构形成图1的译码器11、13、...、15、17的一部分，并且对于每一个页面是可重复的。电路具有由w1_act(字线有效＝页面线有效)50、Address_Set 42、预译码输入X、Y、Z 44(图1中的预译码器22的输出)、Address_Reset 46以及块选择47(来自图1的块译码器20的其中一个块选择信号32)组成的输入。输入w1_act作为NAND门48的第一输入被输入。Address_Set 42与晶体管50的栅极相连。预译码输入X、Y、Z 44输入到三输入AND门45，并且所述AND门45的输出与另一个晶体管52的输入以及OR门62的输入相连。对于本例，对于给定的页面，X被连接以接收x或
Figure GSB00000841440700061
Y被连接成接收y或
Figure GSB00000841440700062
并且Z被连接成接收z或
Figure GSB00000841440700063
其中x、
Figure GSB00000841440700064
y、
Figure GSB00000841440700065
z和
Figure GSB00000841440700066
是预译码器的输出。每一个页面都具有与预译码器输出的不同集合的连接，由此可以单独对其进行选择。用于所有块中的相应页面的译码器电路具有相同的预译码输入。Address_Reset 46与另一个晶体管60的栅极相连。反相器54、56被连接以形成置位-复位(SR)锁存器58。该置位-复位锁存器58的输出与OR门62的另一个输入相连，并且所述OR门62的输出作为第二输入而与NAND门48相连。NAND门48的输出经过反相器64传递到WL_driver 66。WL_driver 66的输出经过由块选择输入47启用(或停用)的块选择晶体管68来传递。对给定块的所有页面来说，该块选择输入都是相同的，但对每一个块来说则是不同的。
在操作中，对任何页面擦除操作而言，w1_act 40必须是高电平。置位-复位锁存器58的置位操作是由Address_set 42结合AND门45的输出来控制的。在为该页面恰当设置了页面选择信号时，AND门45的输出为高。对在置位-复位锁存器58中发生的置位操作来说，Address_set 42和AND门45的输出必须为高。置位-复位锁存器48的复位操作被Address_reset输入46控制。当Address_reset为高时，复位产生。在置位锁存器58时，OR门62的输出将会变成高电平。假设w1_act 40是高电平，那么在反相器64的输出端将会产生高电平，其中所述高电平经过驱动器66。如果来自块译码器的相应块选择47也是高电平，那么WL_driver 66的输出只与该页面的存储单元相连。在需要擦除的时候，WL驱动器66将会具有低值。‘H’(Vdd电平，操作电压)是不选择的，‘L’(Vss，接地电平)则是选择的。擦除电压将被施加到基底(～20V)。
以下给出的是可以由块译码器和预译码器处理的命令结构的示例：
{块B1，页面P1}，{块B2，页面P2}，......，{块BK，页面PK}，擦除这意味着在块B1中，页面P1将被擦除，在块B2中，页面P2将被擦除，以此类推，直至块BK，其中页面PK将被擦除。这些{块，页面}对的每一个都会在相应的译码器逻辑中为所述块和页面产生置位操作。在完成了所有置位操作之后，执行擦除命令来为选择的页面和块执行擦除操作。
对每一个页面来说，图2的电路都是重复的。借助该结构，选择的块中的每一个页面地址被锁存到每一个字线译码块的锁存器58中，并且在擦除功能启动之前在地址设置阶段可以选择所要擦除的多条字线。每一个块中共同连接的行地址译码器将会由预译码器和块译码器同时选择。通过驱动选择的块上的块选择47为高(到置于WL_driver 66与存储单元块(未示出)之间的晶体管68)来选择正确的块中的页面。为此，只有在将多个页面擦除限制成擦除同一块中的多个页面的时候，多个页面擦除处理才会正常工作。
图3示出多页面擦除处理如何在多个页面全都处于同一块的时候正常工作。图3示出图1电路的不同视图。对块10进行了放大，以便示出字线译码器80、82、84、86(图1译码器11的组成部分)以及存储单元21。块选择输出32的其中一个与每一个页面的相应晶体管68相连。所选择的多个页面将会导致每一个块的相应字线译码器被置位。然而，如果只擦除第一块10内部的页面，则块选择仅仅会启用第一块10，同样，只有该块内部的页面会被擦除，而这也正是所期望的结果。最终选择是由用作NMOS转换器的晶体管68执行的。用于所有块中的选择的页面的WL_driver产生页面擦除电压(0V)。这仅仅耦合到选择的块的存储单元的栅极电平，这是因为只有选择的块的晶体管68会被接通。此外，在闪速存储器的基底上施加了20V。由于栅极(0v)与基底(20v)之间的这个反向电压，因此，每一个选择的单元的浮栅的捕获电荷可以被擦除。对于未选择的单元来说，WL_driver产生Vdd。应用vdd的页面线处的浮置电平会通过基底电平(20v)被提升，由此未被选择的单元的栅极具有大约16V的电压，并且不会发生擦除。
图4A示出的是多页面擦除如何在多个页面全都处于同一块内部时正常工作。图4A示出图1电路的不同视图。与图3中一样，对块10进行了放大。此外，块12也进行放大，以便示出字线译码器100、102、104、106(图1译码器13的组成部分)以及存储单元23。用于块12的块选择输出32与用于块12中的每一个页面的相应晶体管110相连。对本示例来说，假设下列地址信息已经为擦除操作而产生，其中假设块0是块10，块1是块12，页面0是与译码器80、100相关联的页面，页面1是与译码器82、102相关联的页面，页面2是与译码器84、104相关联的页面，以及页面3是与译码器86、106相关联的页面：
{块0，页面1}，{块0，页面2}，擦除
选择的多个页面将会导致每个块的相应字线译码器被置位。然而，如果擦除同一块内部的页面(在本示例中是块0)，那么块选择只会启用第一块10，同样，只有该块内部的页面会被擦除，而这正是所期望的结果。在这里，假设字线译码器82、84被启用并且由此产生了“L”输出(选择的单元的擦除电压)，而字线译码器80、86被停用并且由此产生了“H”输出。由于对于每一个块预译码器输出是以相同方式连接的，因此，用于块12的相应字线译码器被启用和停用。更具体地，字线译码器102、104将被启用，并且字线译码器100、106将被停用。在本示例中，只有块10被启用(块选择输入是“H”)，由此导通晶体管68，而不会导通晶体管110。由此得到的结果是：块10的译码器的“L”输出将被传播到块10的存储单元21，并且该单元将会在确立擦除命令有效时被擦除。“H”输出产生意味着不执行擦除的浮动态。在块12中，译码器100、102、104、106的输出全都不会传播到存储单元23，以及所有单元具有意味着不会发生擦除的浮动态，而这也正是所期望的结果。
图4B示出的是在多个页面处于不同块时多页面擦除会如何不正常工作的更进一步的细节。图4B示出与图4A相同的电路细节。对本示例来说，假设下列地址信息已经产生用于擦除操作：
{块0，页面1}，{块1，页面2}，擦除
由于选择了两个块，因此，晶体管68和110全被启用。选择多个页面将会导致每一个块的相应字线译码器被置位。由此，译码器82、84、102、104的输出全都被启用，产生“L”输出。由于晶体管68、110全被启用，因此，擦除电压将被传播到单元21、23。其结果是在块0中擦除了页面1和页面2，并且在块1中将会擦除页面1和页面2。很明显，与根据命令擦除的页面相比擦除的页面更多。
图5、6A和6B是提供了页面擦除功能的本发明实施例所提供的电路的视图。图5示出的是处理多页面擦除命令并且这些页面处于相同块的电路，图6A和6B则是处理多页面擦除命令的相同电路的两个视图，其中所述页面处于不同的块。在电路中有两个块610、612。块610具有四个页面，并且这四个页面形成了存储单元588的一部分，块612也具有四个页面，形成了存储单元608的一部分。一般来说，可以存在任何数量的块和页面。块610具有通过开关晶体管590而与存储器单元588相连的字线译码器580、582、584、586(每个页面一个)。块612则具有通过开关晶体管710而与存储单元608相连的字线译码器600、602、604、606。此外，还示出了一个块预译码器500。该块预译码器500具有与用于块610的启用/停用开关晶体管590相连的块选择输出506，并且具有与启用/停用开关晶体管710相连的块选择输出508。此外，如先前针对常规实施方式所描述的那样，所提供的页面预译码器502还具有共同连接到每一个块中的相应字线译码器的页面选择输出509。页面预译码器502还具有共同连接到每一个字线译码器的复位输入的Address_reset输出510，共同连接到每一个字线译码器的置位输入的Address_set输出512，以及共同连接到字线译码器的WL_act输入的WL_act输出514。此外，还示出了页面选择复位发生器电路504。该电路具有连接到页面预译码器502、或者直接连接到地址复位510、以及连接到块预译码器500的复位输出516。
在图5、6A和6B中，块预译码器500与块之间的连接可以被认为逻辑互连。通常，允许单独选择块的任何功能都是可以实施的。此外，其间可能存在其他的逻辑。例如，对于结合了大量块的实施方式(例如以下示例中的2048)，块选择可以以与页面选择相似的方式执行。例如，每一个块都可以具有一个块线译码器，该译码器是由在一组块选择线上发送的特定位唯一寻址。换句话说，该组的块线译码器有可能与单个块的一组字线译码器相似。块线译码器可以具有相似的复位输入，以便复位先前锁存的块地址。
页面选择复位发生器电路504被示为与页面预译码器分离的电路，但是它们可以作为单个电路来实施。示出页面选择输出的特定形式，但是更具体地，可以使用允许所选择的字线译码器的相应页面的任何类型的页面选择输出。更进一步，在一些实施例中，图5、6A和6B的字线译码器在形式上与图2的译码器相似，更具体地，可以使用任何锁存电路。
在操作中，选择的多个页面会导致每一个块的相应字线译码器被置位。假设页面处于相同的块中，那么页面选择复位发生器电路504将不产生复位。在已经置位了所有地址之后，执行擦除操作，并且擦除电压(0v)将会通过开关晶体管的恰当控制(通过导通用于块610的晶体管590，或是导通用于块612的晶体管710)而被传播到选择的块的页面。另一方面，当页面不在同一块内部的时候，一旦检测到不同的块，则页面选择复位发生器电路504会在复位输出516上产生复位，其复位所有先前置位的页面地址，并且还会复位块地址。假设后续地址属于相同块，则以正常方式锁存和擦除这些地址。
在图5中示出同一块中的多页面擦除操作的示例。在这里，所考虑的操作是：
{块0，页面1}，{块0，页面2}擦除
页面擦除地址页面1将会导致在字线译码器582、602中将锁存器置位，并且页面地址页面2将会导致在字线译码器584、604中将锁存器置位。此外，块地址块0导致块选择506变成启用状态。块选择508停留在停用状态。在执行擦除操作时，字线译码器582、584、602、604中的WL_driver(未示出)为两个块610、612中的页面1和页面2的每一个产生擦除电压。在图示示例中，擦除电压(“L”)被示出是为每一个选择的页面(页面1，页面2)产生的。用块选择信号仅仅选择了块0(块0610的开关晶体管590的输入506上的“H”对比块1 612的开关晶体管710的输入508上的“L”)意味着只擦除来自块0 610的页面，而这正是所期望的结果。
在图6A和6B描述的时刻，示出用于不同块中的页面地址的多页面擦除操作示例的电路的连续状态。在这里，所考虑的操作时：
{块0，页面1}，{块1，页面2}擦除
页面擦除地址页面1将会导致在字线译码器582、602中置位锁存器。此外，块地址块0将会导致块选择506变成启用状态。在图6A中描述了此时的电路状态。由于在处理完所有地址之前不会执行擦除操作，并且不会发布确认命令“擦除”，因此，擦除电压已经传播到存储单元。此后，在尝试置位不同块中的下一个页面时，由于块1不同于块0，因此，页面选择复位发生器电路504将会检测到下一个地址的块地址存在不同。这时将会产生复位516，并且由此将会导致字线译码器中先前置位的锁存器被复位(特别地，在本示例中译码器582、602中的锁存器被复位)，此外还会导致将块选择506复位至停用状态。然后，第二地址随后以正常方式进行处理。特别地，页面地址页面2导致字线译码器584、604中的锁存器的置位。此外，块地址块1导致块选择508变成启用状态。块选择506将会停留在停用状态。字线译码器584、604中的WL_driver(未示出)则为两个块中的页面2产生擦除电压(0V)。这时，电路的状态将会如图6B所示。用于块10的块选择上的“H”已经复位到“L”，并且字线译码器582、602中的页面选择已经复位。在图示的示例中，擦除电压(“L”)被示出为选择的页面(页面2)产生。只用块选择信号选择了块1(块1 612的开关晶体管710的输入508上的“H”对比块0610的开关晶体管590的输入506上的“L”)意味着只擦除来自块1612的页面，而这也是所期望的结果。
现在将提供关于页面选择复位发生器电路504的例示实施方式的细节。在一些实施例中，为了实施所描述的操作，使用ATD(地址变换检测)机制来执行不同块地址检测。注意到，ATD(地址变换检测)已经在异步DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)中得到广泛使用，以便找出新地址的开端。因为检测到的地址变化，内部控制逻辑会在DRAM或SRAM中产生相关信号。在考虑异步DRAM或SRAM的电路设计时，脉冲宽度以及多个或单个地址变换将会是非常重要的因素，为此使用复杂的逻辑来执行ATD功能。
现在参考图7，示出的是用于锁存形成了页面选择复位发生器电路504的一部分的块地址的块子地址寄存器电路。图7的电路具有与晶体管204、212的使能输入端相连的wr_en输入200。块地址输入202通过晶体管204而与包括反相器206、208的锁存器210的置位输入端相连。此外，该块地址输入202还通过反相器214和晶体管212而与锁存器210的复位输入端相连。该锁存器210具有输出端，其中该输出端通过反相器216被连接以产生总的输出218。
在操作中，当wr_en输入200是高电平时，晶体管204将会接通，并且地址输入202上的正变换会将包括反相器206、208的锁存器210置位。只要wr_cn是高电平，则晶体管212同样也会接通，并且地址输入202上的负变换将会复位锁存器210。锁存状态将会由反相器216反相，以便产生输出信号218，而这正是要锁存的块地址。图7电路重复的次数与块地址位的数量相同。在这种情况下，从RA<16:6>开始，块地址是11位，由此图7的电路将会重复11次。在将行地址存入包括块地址和页面地址(未示出)的主地址寄存器之后，块地址将被锁存到图7的子地址寄存器中。‘wr_en’控制信号200是从两个输入组合中产生的。第一个输入cmd_addip_pgperse表明最新的命令是页面擦除地址输入命令，并且第二个输入是在置于图7的子地址寄存器(未示出)之前的寄存器块中的主地址寄存器上使用的Row_latch。在以下关于图9的描述中将会详细论述用于组合cmd_addip_pgperse和Row_latch的特定机制。
图7的每一个子地址寄存器仅在被wr_en启用的时候才产生锁存的块地址输出218，并且这种情形仅在处理页面擦除地址的时候发生。由此，使用子地址寄存器，可以避免其他命令相关的行地址的不必要的地址变换检测所带来的功耗。
在图8中描述了ATD(地址变换检测)电路的一个示例，但是应该清楚了解，可以替代使用用于实施ATD功能的许多电路。在图8中，输入230是图7的电路之一产生的锁存的块地址218之一。图8的电路的重复次数同样与块地址位的数量相同。在这种情况下，从RA<16:6>开始，块地址是11位，由此图8的电路将会重复11次。输入230被馈送到第一NAND门240的第一输入，通过反相器232和延迟元件236到达第一NAND门240的第二输入，通过反相器234到达第二NAND门242的第一输入，以及通过延迟元件238到达第二NAND门242的第二输入。第一NAND门240和第二NAND门242的输出被馈送到第三NAND门244的相应输入，而所述第三NAND门244的输出则是总的ATD_out信号246。这个ATD_out信号是与图9中所示的ATD合并电路340的输入端相连的输出(总共11个)之一。一般来说，在一些实施例中，ATD电路包括：用于检测下降的地址变换的第一电路，用于检测上升的地址变换的第二电路，以及用于合并第一电路与第二电路的输出的电路。
在操作中，在输入端230上从低到高的变换(上升的地址变换)将会导致在NAND门240的输出上产生在延迟元件236引入的延迟期间持续的脉冲(有效低电平)。这在ATD_out 246中产生相应的脉冲(有效高电平)。在输入230上，从高到低的变换(下降的地址变换)导致在NAND门242的输出端产生在延迟元件238引入的延迟期间持续的脉冲(有效低电平)。这在ATD_out 246中产生相应脉冲(有效高电平)。由此，电路将会检测输入230中的任何变化，并且一旦检测到变化，则在ATD_out 246中产生脉冲。
图9是用于检测新的块地址的整个电路的框图。例如，该电路可以作为图5和6的页面复位发生器电路504来实施。输入包括Row_latch 310、Rst_b302(在两个位置示出输入)，New_cmd_b304(在两个地方示出输入)，Radd<16:6>，Cmd_addip_pgperse 308。行锁存器310由反相器314反相，并且作为第一输入而被输入到NAND门316。Rst_b 302和New_cmd_b则被输入到NAND门318。NAND门316、318被连接作为SR锁存器319。SR锁存器319的输出被输入到延迟元件330。延迟元件330的输出331被标记为Latch_start，并且该输出被输入到NAND门320的第一输入。同样，Cmd_addip_pgperse 308由反相器324反相并输入到NAND门328作为其第一输入。RSt_b302和New_cmb_b304被输入到NAND门328。NAND门326、328被连接作为SR锁存器329。SR锁存器329的输出327被标记为Pgpadd_input，并且该输出被输入到NAND门320的第二输入。NAND门320的输出由反相器322反相，以便产生wr_en 323，其中所述wr_en 323被输入到先前参考图7描述的子地址寄存器332。Radd<16:6>起到地址寄存器332的输入的作用。地址寄存器332的输出333是Raddo<16:6>，并且其被输入到ATD(地址变换检测)电路334。更具体地，每一个位都会输入到如图8所示的相应的逐位ATD元件中。这些逐位ATD信号atd<16:6>335是用ATD合并电路340来合并的。一组逐位ATD信号将会与NOR门342、346、348、350、NAND门352、354以及NOR门356相结合。最后一个NOR门356的输出将会锁存在由NAND门358、360组成的SR锁存器361中。第二NAND门360接收Rst_b 302和New_cmd_b304。总的合并输出atd_a11是在362处指示的。Atd_a11362被输入到主复位脉冲发生器电路370。它会被直接输入到NAND门364的第一输入，并且经由延迟元件366以及反相器368而被输入到NAND门364的第二输入。NAND门364的输出由反相器371反相，以便产生称为dec_rst_pgp的总的输出372(新的块地址)。
现在将详细描述图9电路的操作，在开始正常工作之前，rst_b 302(也就是变换到低)将被确立有效，以便初始化所有锁存器的状态，以及向每一个锁存器以及相连的逻辑给出清楚的已知输出状态。
根据命令确立有效产生信号new_cmd_b304。在确立任何新命令有效时，确立new_cmd_b 304有效(也就是变换到低)。这同样初始化了所有锁存器以及相连的逻辑。在每次确立新命令有效时，新的操作开始执行。
当命令是页面擦除操作的地址输入时，在输入cmd_addip_pgperse 308上将会存在脉冲。举个例子，在通过设备的输入端口确立“用于页面擦除的地址输入”有效的时候，内部时钟将会锁存命令位，并且命令解释器将会译码8位命令。如果译码结果是‘用于页面擦除的地址输入’，则从命令解释器将‘cmd_addip_pgperse’作为脉冲进行发出。这个脉冲将产生并用于开始块地址检测，以便确定块地址是相同的块还是不同块。该输入由锁存器329锁存。当锁存器329的输出Pgpadd_input 327是高电平时，这意味着驱动Latch_start 331的Row_latch 310涉及用于页面擦除操作的地址输入。
在确立页面擦除的地址输入时，Pgpadd_input 327将会变成高电平，并且产生Row_latch 310，由此，Latch_start331将会变成高电平，然后，wr_en323(反相器322的输出)将会变成高电平，并且将会由new_cmd_b 304或rst_b302复位。这样能够开始进行块地址变换检测。
11位的Radd<16:6>306是地址的块地址部分，并且代表作为先前描述的子地址寄存器的输入值使用的块地址的位。这里采用具有2048个块的实施方式。一般来说，可以使用任何数量。使用Row_latch脉冲的定时保存这些值在主地址寄存器(未示出)中。在一些实施例中，Radd<16:6>也被锁存作为Row_latch 310的函数，同样，在Radd<16:6>上出现块地址之前存在延迟。为了得到Radd<16:6>306与wr_en 323之间的定时裕量，提供了延迟元件330以便从Row_latch输入310获取Latch_start 331。
随后子地址寄存器332的Raddo<16:6>输出333由ATD电路334来处理，以便产生每一个块的相应的atd位(atd<16:6>335)，并且这些位将会与ATD合并电路340结合，以便产生atd_a11。在图示示例中，这包含合并的11个单独的位，以产生了单独的atd_a11输出362。如果任意一个或多个atd<16:6>是高电平，则atd_a11将会变成高电平。
当atd_a11 362变成高电平时，最终输出是dec_rst_pgp372上的脉冲。这与行地址译码器(也被称为字线译码器)相连，以便在访问不同块页面的时候复位锁存状态。
一旦对于第一“用于页面擦除的地址输入”命令发出了复位信号dec_rst_pgp 372，则译码第一页面地址，并且将译码的输出锁存到恰当的字线译码器中。假设检测到块地址中的变化，那么首先发出复位信号，然后发出选择的译码器锁存器的置位信号。在具有相同块地址的连续页面地址的情况中，不会发出其他复位信号。在具有不同块地址的连续页面地址的情况中，产生另一个复位信号，以便清除先前锁存的页面。
在一些实施例中，提供页面选择复位使能电路，以产生用主地址寄存器中的地址锁存来恰当定时的复位输出。对图9的示例来说，总体用参考数字311标引的电路将会执行这个功能，但是其他电路也可以替代使用。例如，可以使用D触发器来取代SR锁存器。
在一些实施例中，当页面地址涉及多页面擦除操作时，提供页面选择复位启用电路，以产生复位输出。对图9的示例来说，总体用参考数字309标引的电路将会执行这个功能，但是其他电路也可以替代使用。例如，可以使用D触发器来取代SR锁存器。
为了进一步帮助理解图9的电路，现在将会参考图10和11来描述两个具体的操作示例。首先参考图10，示出的是图9电路如何在具有用于页面擦除操作的连续地址输入的时候操作的示例。示出两种情形，其中一种对应于两个地址具有相同块地址的情形，一种对应的是两个地址具有不同块地址的情形。信号的标记和编号与图9中相同。对于atd<16:6>已经使用了简化符号，这是因为对于单个位的atd仅示出单个信号。
由Rst_b302上的脉冲400复位操作。这会在Latch_start 331和Pgpadd_input 327上产生已知的状态。通过在New_cmd_b 304上的脉冲402来发信号指示时确认新命令确立的启动。此后则是Cmd_Addip_pgperse 308上的脉冲404，其指示所述命令是页面擦除命令。这个命令将被锁存，并且在Pgpadd_input 327上产生变换405。跟随在新命令输入之后的是Row_latch 310上的指示第一行地址已被接收的脉冲406。这触发Latch_start331上的变换408。Latch_start 331上的高电平状态与Pgpadd_input 327的组合导致wr_en323上的变换410。在411，wr_en 323转而触发子地址寄存器332中的块地址Radd<16:6>的锁存。
在412处指示了用于第一地址的块地址。如果这是第一地址，那么新的块地址将会不同于未知状态。这一点使用atd<16:6>上的脉冲414表示，但是该脉冲实际是在11个atd信号的其中一个上出现的。该脉冲由ATD合并电路进行处理，并且在atd_a11362上将会产生脉冲416，而转而在dec_rst_pgp372上产生主复位脉冲418。这将会复位任何锁存地址，但是此时没有地址已被锁存。该操作是与预译码器以及块译码器所在的状态无关的复位的初始操作。在预译码器和块译码器的复位操作之后，第一接收的块地址以及页面地址将会以先前描述的方式锁存。
在稍后的某个时间，当通过在New_cmd_b 304上的脉冲422来发信号指示时，另一个新命令被接收。这复位Latch_start 331(负变换423)以及Pgpadd_input 327(负变换425)，并且复位wr_en(负变换427)。跟随在其后的是Cmd_Addip_pgperse 308上的脉冲424，该脉冲指示该命令是页面擦除命令的地址形成部分。其被锁存并且在Pgpadd_input 327上产生变换429。跟随在新命令输入之后的是Row_latch 310上的指示地址已被接收的脉冲426。这触发Latch_start 331上的变换428。Latch_start 331与Pgpadd_input
327上的高电平状态的组合在wr_en323上导致变换430。如431处所示，wr_en323接着在子地址寄存器332中触发块地址Radd<16:6>的锁存。
在432处指示用于第二地址的块地址。如果这是第二地址，那么新的块地址既可以与先前块地址相同，也可以不同。如果新块地址与先前块地址相同，则最终的atd<16:6>是在335-1处描述的。这是一个表明在任何一个atd<16:6>信号上都没有变换的简化符号。其结果是atd_a11处于低电平，同样，主复位脉冲也不存在。如果新的块地址不同于先前块地址，那么最终的atd<16:6>是在335-2处描述的。在atd<16:6>上存在脉冲434，它是用于表明在11个atd信号之一上的脉冲出现的简化符号。ATD合并电路对此进行处理，并且在atd_all362上将会产生脉冲436，而这转而会在dec_rst_pgp 372上产生主复位脉冲438。这会清除先前锁存的页面地址，并且后续页面地址将被锁存。
现在转到图11，该图是用于不全是页面擦除命令的顺序命令的图9电路的操作示例。对作为页面擦除命令的第一命令的处理来说，该示例与图10的示例相同，并且与之相关的描述将不再重复。在稍后某个时间将会通过在New_cmd_b 304上的脉冲422来发信号指示以确认另一个新命令开始。该命令会复位Latch_start 331(负变换423)和Pgpadd_input 327(负变换425)。而这接着会复位wr_en 323(负变换427)。此后，在这里不存在用于表明该命令是页面擦除命令的Cmd_Addip_pgperse 308。在新命令输入之后，跟随的是在Row_latch 310上的标明地址已被接收的第一脉冲450。由于电路没有被Latch_start 331与Pgpadd_input 327上的高电平状态的所需组合启用，因此，该处理不会触发该电路的进一步操作。
在上述实施例中，为了简单起见，设备元件和电路是以图示方式相互连接的。在本发明的实践应用中，元件、电路等等彼此是可以直接连接的。同样，元件、电路等等彼此之间可以通过对于设备和装置的操作所必需的其他元件、电路等等间接连接。由此，在实际配置中，电路元件和电路直接或间接地彼此连接或耦合。
上述实施例假设使用的是闪速存储器。更具体地，非易失存储器都是可以使用的。
本发明的上述实施例仅仅是示例。在不脱离本发明的范围的情况下，对本领域技术人员来说，对特定实施例可以实施各种替换、修改和变更，其中本发明的范围仅仅是由附属的权利要求书定义的。

Claims (40)

1.一种用于在非易失存储器中限制多页面擦除操作的页面选择复位发生器电路，该页面选择复位发生器电路包括：
输入端，用于接收一组的一个或多个地址的每一个地址的块地址部分；
地址变换检测电路，用于检测该组页面地址中的两个地址的块地址部分何时不同；
在检测到两个地址的块地址部分不同的时候，该页面选择复位发生器可操作地产生复位输出，以清除锁存的页面。
2.权利要求1的页面选择复位发生器电路，用于在包含闪速存储器的非易失存储器中限制多页面擦除操作。
3.权利要求1和2中任一权利要求的页面选择复位发生器电路，还包括：
第一页面选择复位使能电路，其在地址涉及多页面擦除操作的时候使能产生所述复位输出。
4.权利要求1和2中任一权利要求的页面选择复位发生器电路，还包括：
第二页面选择复位使能电路，其使能以主地址寄存器中地址的锁存正确定时的复位输出的产生。
5.权利要求1和2中任一权利要求的页面选择复位发生器电路，还包括：
第一页面选择复位使能电路，其在页面地址涉及多页面擦除操作的时候使能产生复位输出；
第二页面选择复位使能电路，其使能以主地址寄存器中地址的锁存正确定时的复位输出；
其中所述页面选择复位发生器仅在由第一页面选择复位使能电路和第二页面选择复位使能电路都启用时可操作地产生复位输出。
6.权利要求1的页面选择复位发生器电路，其中地址变换检测电路还包括：
对于多位块地址中的每一个位：
a）相应的子地址寄存器，用于寄存该位并产生寄存的地址输出；
b）相应的逐位地址检测电路，用于检测所述寄存的地址输出中的变换；
合并电路，用于组合所述逐位地址检测电路的输出。
7.权利要求6的页面选择复位发生器电路，其中每一个逐位地址检测电路包括：
第一电路，用于检测上升的地址变换；
第二电路，用于检测下降的地址变换；
用于组合所述第一电路与所述第二电路的输出的电路。
8.权利要求7的页面选择复位发生器电路，其中：
用于检测上升的地址变换的第一电路包括：
a）按顺序连接在一起的反相器和延迟元件；
b）NAND门，具有被连接以接收寄存的地址输出的其中之一的第一输入，该NAND门还具有被连接以接收经过反相器反相以及延迟元件延迟之后的寄存的地址输出的其中之一的第二输入；
用于检测下降的地址变换的第二电路包括：
a）反相器和延迟元件；
b）NAND门，其具有被连接以接收经过反相器反相之后的寄存的地址输出的其中之一的第一输入，该NAND门还具有被连接以接收经过延迟元件延迟之后的寄存的地址输出的其中之一的第二输入。
9.权利要求6-8中任一权利要求的页面选择复位发生器电路，其中对多位块地址的每一个位来说，相应的子地址寄存器包括：
SR锁存器，具有被连接以接收该位的输入；
使能电路，用于允许将该位锁存到SR锁存器，以在页面地址涉及多页面擦除操作时使能产生复位输出。
10.权利要求1和2中任一权利要求的页面选择复位发生器电路，还包括：
主复位脉冲发生器电路。
11.一种存储器电路，其中包括：
多个存储块，每一个块包括布置在多个页面中的非易失存储单元；
用于每一个页面的相应锁存电路，每一个页面具有页面地址，所述页面的页面地址在每一个块内部都是唯一的，所述每一个页面的所述页面地址都与每一个其他块中的对应页面的地址相同；
用于所述每一个块的相应的块使能电路；
块预译码器电路，通过使能用于由地址中的块地址部分所标识的块的块使能电路，来处理页面擦除命令的每一个地址的块地址部分；
页面预译码器电路，通过为具有由地址部分所标识的页面地址的每一个页面设置锁存电路，来处理页面擦除命令中的每个地址的页面地址部分；
权利要求1的页面选择复位发生器电路；
其中,在由块预译码器、页面预译码器以及页面选择复位发生器电路已经处理页面擦除命令的所有地址之后所述锁存电路进一步可操作地将擦除电压连接到所使能的块中的所选择的页面；
并且其中,在所述存储器电路中禁止由于多页面擦除操作涉及两个或多于两个不同块地址而引起的页面的意外擦除。
12.权利要求11的存储器电路，其中非易失存储器包括闪速存储器。
13.权利要求11和12中任一权利要求的存储器电路，其中所述锁存电路具有共同连接的复位输入，用于接收页面选择复位发生器所产生的复位输出。
14.一种用于在非易失存储器中限制多页面擦除操作的方法，包括：
对于涉及非易失存储器的多页面擦除操作的多个地址的每一个，每一个地址都包含块地址部分和页面地址部分：
a）检测块地址部分是否不同于多个地址的先前地址的块地址部分；
b）一旦检测到块地址不同于多个地址的先前地址的块地址，则复位任一先前选择的页面和块；
c）在多个块的每一个块中选择相应的页面；
d）选择多个块中的相应一个块；以及
其中在所述检测、复位、选择相应的页面、和在每一个地址上选择多个块中的相应一个块之后，选择单个剩余的块地址，该方法还包括：擦除该单个剩余的所选择的块中的任一选择的页面。
15.权利要求14的方法，还包括：
产生复位输出，以复位先前的选择。
16.权利要求15的方法，还包括：
在主地址寄存器中锁存地址；
以在主地址寄存器中地址的锁存来对复位输出的生成进行定时。
17.权利要求14和15中任一权利要求的方法，还包括：
接收地址，每一个地址包含块地址部分和页面地址部分；
对于每一个接收的地址，确定该地址是否为页面擦除操作的一部分；
只有在确定该地址是页面擦除操作的一部分的时候，执行所述检测和复位。
18.权利要求14-16中任一权利要求的方法，其中检测块地址部分是否不同于多个地址中的先前地址的块地址部分包括：
对于多位块地址中的每一个位：
a）将该位寄存到相应的子地址寄存器中；
b）执行逐位地址检测，以检测子地址寄存器的输出中的变换；
组合逐位地址检测的输出。
19.权利要求18的方法，其中执行逐位地址检测包括：
检测上升的地址变换；以及
检测下降的地址变换。
20.权利要求14-16中任一权利要求的方法，该方法被应用于闪速存储器。
21.一种用于检测第一地址的第一多位块地址部分不同于第二地址的第二多位块地址部分是否在于第一地址的第一多位块地址部分的至少一位和第二地址的第二多位块地址部分的至少一个对应位不同的设备，该设备包括：
对于第一多位块地址部分的每一位，用于检测所述位是否不同于第二多位块地址部分的对应位的相应的地址检测电路；和
用于组合地址检测电路的输出来产生指示第一地址的第一多位块地址部分是否不同于第二地址的第二多位块地址部分的输出的组合电路。
22.权利要求21的设备，包括：
N个输入，其中N是第一多位块地址部分中的位的数量，并且也是第二多位块地址部分中的位的数量；
其中，对于N个输入的每个输入，所述设备配置为通过输入接收第一多位块地址部分的位，其后跟随有第二多位块地址部分的对应位。
23.权利要求22的设备，其中，每个地址检测电路包括：
第一检测电路，用于检测上升的地址变换；
第二检测电路，用于检测下降的地址变换；
组合电路，用于组合所述第一检测电路与所述第二检测电路的输出。
24.权利要求23的设备，其中，每个第一检测电路包括：
按顺序连接在一起的反相器和延迟元件；
NAND门，具有被连接以接收N个输入的其中之一的第一输入，该NAND门还具有被连接以接收经过反相器反相以及延迟元件延迟之后的N个输入的其中之一的第二输入；并且
每个第二检测电路包括：
反相器和延迟元件；
NAND门，其具有被连接以接收经过反相器反相之后的N个输入的其中之一的第一输入，该NAND门还具有被连接以接收经过延迟元件延迟之后的N个输入的其中之一的第二输入。
25.权利要求22的设备，还包括：
对于N个输入的每一个，用于产生相应寄存的地址输出的相应的子地址寄存器；
其中，对于第一多位块地址部分的每一位，相应的地址检测电路通过处理相应的寄存的地址输出来逐位检测变换。
26.权利要求25的设备，其中，每个地址检测电路包括：
第一检测电路，用于检测上升的地址变换；
第二检测电路，用于检测下降的地址变换；
组合电路，用于组合所述第一检测电路与所述第二检测电路的输出。
27.一种闪速装置，包括权利要求21的设备。
28.权利要求27的闪速装置，其中，所述闪速装置是NAND闪速装置。
29.权利要求26的设备，其中：
每个第一检测电路包括：
按顺序连接在一起的反相器和延迟元件；
NAND门，具有用于接收寄存的地址输出的其中之一的第一输入，该NAND门还具有用于接收经过反相器反相以及延迟元件延迟之后的寄存的地址输出的其中之一的第二输入；
每个第二检测电路包括：
反相器和延迟元件；
NAND门，其具有被连接以接收经过反相器反相之后的寄存的地址输出的其中之一的第一输入，该NAND门还具有被连接以接收经过延迟元件延迟之后的寄存的地址输出的其中之一的第二输入。
30.权利要求25的设备，其中，其中对于N个输入的每一个，相应的子地址寄存器包括：
SR（设置-复位）锁存器，其被连接以接收该输入；
使能电路，用于启用锁存到SR锁存器。
31.一种用于检测第一地址的第一多位块地址部分不同于第二地址的第二多位块地址部分是否在于第一地址的第一多位块地址部分的至少一位和第二地址的第二多位块地址部分的至少一个对应位不同的方法，该方法包括：
对于第一多位块地址部分的每一位，检测所述位是否不同于第二多位块地址部分的对应位；和
组合检测的结果来产生指示第一地址的第一多位块地址部分是否不同于第二地址的第二多位块地址部分的输出。
32.权利要求31的方法，其中：
N是第一多位块地址部分中的位的数量，并且也是第二多位块地址部分中的位的数量；
该方法还包括：对于第一多位块地址部分的N位的每一个，接收包括第一多位块地址部分的位的相应的信号，其后跟随有第二多位块地址部分的对应位。
33.权利要求32的方法，其中，对于多位块地址的每一位，检测包括：
检测上升的地址变换；
检测下降的地址变换；
组合所述检测上升的地址变换与所述检测下降的地址变换的结果。
34.权利要求33的方法，其中，对于多位块地址的每一位：
检测上升的地址变换包括：
反相并延迟相应的信号来产生反相的和延迟的信号；
根据NAND逻辑功能组合所述相应的信号和所述反相的和延迟的信号；
检测下降的地址变换包括：
反相相应的信号来产生反相的信号；
延迟相应的信号来产生延迟的信号；
根据NAND逻辑功能组合所述反相的信号和所述延迟的信号。
35.权利要求32的方法，还包括：
寄存N个输入信号的每一个，用于产生相应寄存的地址输出；
其中，对于第一多位块地址部分的每一位，检测变换包括检测相应的寄存的地址输出中的变换。
36.权利要求35的方法，其中，对于多位块地址的每一位，检测包括：
检测上升的地址变换；
检测下降的地址变换；
组合所述检测上升的地址变换与所述检测下降的地址变换的结果。
37.权利要求36的方法，其中，对于多位块地址的每一位：
检测上升的地址变换包括：
反相并延迟相应的信号来产生反相的和延迟的信号；
根据NAND逻辑功能组合所述相应的信号和所述反相的和延迟的信号；
检测下降的地址变换包括：
反相相应的信号来产生反相的信号；
延迟相应的信号来产生延迟的信号；
根据NAND逻辑功能组合所述反相的信号和所述延迟的信号。
38.权利要求37的方法，其中，寄存N个输入信号的每一个来产生相应的寄存的地址输出包括在使能输入的控制下SR锁存N个输入信号的每一个。
39.权利要求31的方法，用在闪速装置中。
40.权利要求31的方法，用在NAND闪速装置中。
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