CN101681670B - 存储器系统中的时钟同步 - Google Patents

Abstract

一种用于同步选通的存储器系统10的系统和方法。在存储器读和/或存储器写操作期间，相应的数据选通根据本地时钟信号71/73在数据目的地50/55被采样。基于采样的结果，数据选通和本地时钟信号被同步。以这种方式，数据与本地时钟信号同步，使得可以根据本地时钟信号而不是数据选通来执行在数据目的地的数据采样。

Description

存储器系统中的时钟同步

技术领域

本申请要求2007年4月19日提交的美国临时专利申请No.60/925,209的提交日期的权利，其公开通过引用结合于此。

背景技术

现代存储器系统典型地包括通过存储器控制器访问的一个或更多存储器设备。在基于选通(strobe based)的存储器系统中，数据在存储器设备和存储器控制器之间与定时(或选通)信号一起传递。当从存储器控制器向存储器设备写数据时，控制器向存储器设备发送写数据和写选通信号。存储器设备对写数据信号采样以及采样根据写选通信号被计时。当从存储器设备读数据时，存储器设备向控制器发送读数据和读选通信号。控制器对读数据信号采样以及采样根据读选通信号被计时。数据和选通信号之间的定时关系是关键的。

发明内容

某些较高性能的存储器设备基于计时的定时架构工作。不是根据写选通信号的定时而是根据存储器的时钟信号，来采样写数据信号。而且，不是根据读选通信号的定时而是根据控制器的时钟信号，来采样读数据信号。利用这种存储器设备和存储器控制器，不需要均衡数据路径和定时的电长度以避免选通和数据信号之间的偏差(skew)。因此，布局存储器控制器、存储器设备和电路板的复杂度可以显著减小。但是，计时的定时架构要求在存储器或控制器处采样数据信号的时钟相对于数据信号保持固定的相位偏移。当环境漂移成分出现在存储器系统中引起其时钟信号中连续的相位漂移时，难以满足这种要求。

附图说明

通过示例给出下列详细说明，但是不是旨在将本发明仅限于所述的特定实施方式，结合附图将更好理解，其中相同附图标记表示相同元件和部分，在附图中：

图1所示为根据一个实施方式的存储器系统的示意图。

图2所示为根据一个实施方式的存储器系统中的写操作的框图。

图3所示为根据一个实施方式的存储器系统中的读操作的框图。

图4A和4B所示为根据实施方式的存储器接口电路的部分的框图。

图5A至图5E所示为根据一个实施方式的用于示出如何检测定时基准信号中的错误的定时图。

图6所示为根据一个实施方式的存储器接口电路的部分的框图。

具体实施方式

存储器系统包括存储器控制器和存储器设备。在存储器写操作期间，存储器控制器向存储器设备发送写数据信号和第一定时基准信号，以及存储器设备接收写数据信号和第一定时基准信号，对接收到的写数据信号和第一定时基准信号进行采样。在存储器写操作之后，将从采样第一定时基准信号得到的结果存储在存储器设备中并将其发送到存储器控制器。存储器控制器接收并分析采样第一定时基准信号的结果，确定是否需要调节一个或更多存储器控制器时钟，以及在确定需要这种调节之后调节至少一个存储器控制器时钟。

在存储器读操作期间，存储器设备发送读数据信号和第二定时基准信号。存储器控制器接收读数据信号和第二定时基准信号，对接收到的读数据信号采样以及对第二定时基准信号采样。基于从采样第二定时基准信号得到的结果，存储器控制器调节用于采样读数据信号的一个或更多存储器控制器时钟。

在一个实施方式中，第一定时基准信号包括写选通信号，以及第二定时基准信号包括读选通信号。在另一实施方式中，第一定时基准信号包括具有预定图案的信号，以及第二定时基准信号包括具有预定图案的信号。

图1是存储器系统10的实施方式的框图，如图形双倍数据速率(GDDR)存储器系统。系统10包括存储器控制器50、存储器设备(如DRAM)55以及通信信道15，其可以包括，例如，用于在控制器和存储器设备之间传送信号的多个信号线。在图1所示的示例中，在控制器50和存储器设备55之间传送的信号可以包括：一个或更多时钟信号(“PCLK”)、一个或更多控制地址信号(“CA”)、一个或更多写数据掩模信号(“WDM”)、一个或更多读数据总线反转信号(“RDBI”)、一个或更多写数据总线反转信号(“WDBI”)、一个或更多读定时基准信号(“RDQS”)、一个或更多写定时基准信号(“WDQS”)、一个或更多写数据信号(“WDQ”)、一个或更多读数据信号(“RDQ”)以及一个或更多写校准信号RWDQS。

在一个实施方式中，通信信道15包括多个信号线。在控制器和存储器设备之间传送的某些信号通过专用的信号线传送，而其他信号通过共享的信号线传送。PCLK信号通过标为“CK”的微分信号发送线20而从控制器中的发送电路60发送到存储器设备中的接收电路80。

一个或更多CA信号通过CA链路而从控制器发送到存储器设备，CA链路可以是“m”比特宽度，所以m比特CA信息可以通过对应的信号线25(标为“CA”)而从控制器中的对应的发送电路62并行发送到存储器设备中对应的接收电路82。但是，为了便于说明，图1中仅示出3组发送电路62、信号线25和接收电路82，可以存在更多或更少组发送电路62、信号线25和接收电路82。在一个示例中，通过13条线路并行发送13个CA信号。

一个或更多WDM信号通过WDM链路而从控制器发送到存储器设备。在一个示例中，WDM链路是4比特宽度，所以4比特WDM信息可以从控制器中的对应的发送电路64通过对应的信号线30(标为“DM”)并行发送到存储器设备中对应的接收电路86。这4比特WDM信息可以对应于在彼此间并行传送的32比特(4字节)写数据(WDQ)以及具有4个WDM比特，WDM的每一比特对应于4个WDQ字节中的一个WDQ字节(8比特)。WDM可以作为“双倍数据速率”信号被发送。在双倍数据速率信号中，信号的2个相继比特在一个对应的时钟周期中的每一信号线上被发送，2个比特之一响应于时钟信号的第一边沿(例如，上升沿)被发送，以及2个比特中的另一个响应于时钟信号的第二边沿(例如，下降沿)被发送，第二边沿紧接着第一边沿。因此，8比特WDM可以在一个时钟周期中发送。

用于发送WDM信号的DM线也可以用于传送一个或更多RDBI信号。一个或更多RDBI信号通过RDBI链路从存储器设备发送到控制器，所述RDBI链路是使用例如4比特宽度的DM线形成的。所以，4比特RDBI信息可以通过DM线30从存储器设备中对应的发送电路84并行发送到控制器中对应的接收电路66。这种4比特RDBI信息可以对应于在它们彼此间并行传送的32比特读数据(RDQ)并具有4个RDBI比特，其中RDBI的每一比特对应于32比特RDQ中的一个字节。类似于WDM信号，RDBI信号可以作为双倍数据速率信号被发送。

一个或更多WDBI信号通过例如4比特宽度的WDBI链路从控制器发送到存储器设备。所以，4比特WDBI信息可以通过对应的信号线35(标为“RDQS”)从控制器中对应的发送电路68并行发送到存储器设备中对应的接收电路90。所述4比特WDBI信息可以对应于在彼此间并行传送的32比特写数据(WDQ)以及具有4个WDBI比特，WDBI的每一比特对应于32比特WDQ中的一个字节。WDBI信号可以作为双倍数据速率信号发送。

RDQS线35是双向信号线，以及也可以用于从存储器设备55向控制器50发送RDQS信号。在一个实施方式中，一个或更多RDQS信号通过例如4比特宽度的RDQS线而从控制器发送。所以，4比特RDQS信息可以并行从存储器设备中对应的发送电路88通过对应的RDQS线35发送到控制器中对应的接收电路70。所述4比特RDQS信息可以对应于在彼此间并行传送的32比特读数据(RDQ)以及具有4个RDQS比特，RDQS的每一比特对应于32比特RDQ中的一个字节。类似于WDBI信号，RDQS信号也可以作为“双倍数据速率”信号通过RDQS线发送。

一个或更多WDQS信号通过例如4比特宽度的WDQS链路从控制器发送到存储器设备。所以，4比特WDQS信息可以通过信号线40(标为“WDQS”)从控制器中对应的发送电路72并行发送到存储器设备中对应的接收电路94。所述4比特WDQS信息可以对应于在彼此间并行传送的32比特写数据信号(WDQ)以及具有4个WDQS比特，WDQS的每一比特对应于32比特WDQ中的一个字节。类似于RDQS，WDQS信号可以是双倍数据速率信号。

WDQ信号被从控制器发送到存储器设备。在一个实施方式中，WDQ信号通过例如32比特(4字节)宽度的WDQ链路被发送。所以，32比特WDQ信息可以通过对应的信号线45(标为“DQ”)被并行发送。控制器50可以包括一个或更多发送电路76，以将WDQ信息的每一字节发送到存储器设备55中对应的接收电路98。WDQ可以作为双倍数据速率信号被发送。

用于发送WDQ信号的32条DQ线是双向信号线，以及也可以用于从存储器设备向控制器发送RDQ信号。在一个实施方式中，RDQ信号通过例如32比特(4字节)宽度的RDQ链路被发送，所以，32比特WDQ信息可以通过对应的线45被并行发送。存储器55可以包括一个或更多发送电路96，以将RDQ信息的每一字节发送到存储器控制器50中对应的接收电路78。类似于WDQ信号，RDQ信号可以作为双倍数据速率信号被发送。

在一个实施方式中，使用写定时基准信号(WDQS)和/或读定时基准信号(RDQS)调节或校准与控制器50中的发送和/或接收电路相关的一个或更多系数或参数。所述系数或参数的示例包括用于对发送WDQ信号和/或接收RDQ信号定时的一个或更多控制器时钟的相位，以及均衡和/或串扰消除系数。控制器时钟可以从PCLK得到。可以周期性地或连续地执行调节以跟踪时钟的环境漂移。WDQS和RDQS信号也可以用于调节或校准与存储器控制器50和/或存储器设备55中的发送或接收电路相关的其他系数或参数，如下述示例所示。

图1的实施方式还提供一个或更多写校准信号(“RWDQS”)的产生和发送。在一个示例中，在写操作期间一个或更多RWDQS信号的信息可以在存储器设备55处获得，并在写操作之后例如在读操作期间被发送到控制器50。在一个实施方式中，RWDQS信号通过4比特宽度的信号链路被发送，因此4个RWDQS信号可以通过例如WDQS线40被存储器设备中对应的发送电路92并行发送到控制器中对应的接收电路74。RWDQS信号可以对应于控制器50中的一个或更多发送电路76、控制器50中一个或更多接收电路78、存储器55中一个或更多发送电路96和/或存储器55中一个或更多接收电路98。RWDQS信号可以被一个或更多逻辑或处理电路(图1中未示出)分析或处理，利用所述分析的结果在控制器50和/或存储器55中一个或更多相应的发送或接收电路中调节一个或更多参数或系数，如下列示例中所述。RWDQS信号可以作为双倍数据速率信号被发送。

图2所示为使用RWDQS信号校准写数据(WDQ)发送电路76中一个或更多系数或参数的一个示例。在写操作中，其中数据从存储器控制器50写到存储器设备55，数据70被控制器访问并传递到数据发送电路76。数据发送电路76接收控制器时钟(例如PCLK 71)，以及可以包括一个或更多时钟调节电路，以通过调节PCLK 71的相位和/或占空比产生至少一个写数据发送时钟。数据发送电路76的输出包括一个或更多写数据信号(WDQ)。WDQ发送电路76中可以包括多个时钟调节电路，以产生多个发送时钟，从而控制来自WDQ发送电路76的多个WDQ信号输出的定时。多个发送时钟可以具有彼此固定的相位偏移，以解决多个WDQ信号通过信道15时可能经历的不同的偏差量。发送电路76还包括由同一写数据发送时钟或多个写数据发送时钟或者由多个写数据发送时钟中对应的那些计时的一个或更多信号发送器，导致WDQ信号在发送电路76的输出基本同步于同一写数据发送时钟或对应的写数据发送时钟。

图案生成器310产生用于定时基准的图案。所述图案是根据图案发送时钟的图案发送电路72的时钟输出，以产生写定时基准信号(WDQS)。图案发送电路72可以包括时钟调节电路，以通过调节PCLK 71的相位和/或占空比产生图案发送时钟。在一个实施方式中，图案生成器310是选通生成器，因此写定时基准信号是写数据选通信号。

在一个实施方式中，数据发送电路76中以及图案发送电路72中的时钟调节电路被配置为使得每一写数据发送时钟和图案发送时钟具有彼此间预定的相位关系(例如，约90°)。因此，每一WDQ信号和WDQS信号还具有彼此间预定的相位关系。

控制器发送的写数据和写定时基准信号分别在存储器设备处被WDQ接收电路98和写定时基准接收电路94接收。在WDQ接收电路中，写数据信号根据存储器设备时钟(DCLK)73被采样，其可以基于从存储器控制器接收的PCLK被产生。WDQ接收电路产生的采样将作为写数据75被存储在存储器设备的存储单元中。为了保证写数据信号被DCLK正确采样，写数据信号应相对于DCLK被适当定时，即，写数据信号和DCLK应具有适当的相位关系。在系统10中，根据从写定时基准信号WDQS得到的信息调节WDQ信号的定时。

在一个实施方式中，如图2所示，系统10通过采样在存储器设备接收的写定时基准信号获得WDQ信号的适当定时，分析所述采样的结果，以及根据分析调节WDQ信号和写定时基准信号的定时。更具体地，根据DCLK和/或其在定时基准接收电路94的导数来采样写定时基准信号。电路94可以包括时钟调节电路以获得DCLK的导数(例如，相位调节的DCLK)以及可以根据例如同相DCLK信号(“数据时钟信号”)和/或正交或90度延迟的DCLK信号(“边沿时钟信号”)而采样信号，从而产生对应的定时基准信号采样组、I-采样和/或Q采样。从采样基准信号得到的结果，例如，I-采样和/或Q采样和/或其表示，存储在存储器设备55中的存储元件320中。存储元件320可以是专用存储元件，如存储器设备55的接口中的数据高速缓存，或存储器设备55的核心中的一组存储单元的一部分。采样或从其得到的结果在例如读操作期间被从存储器设备发送到控制器用于分析，其中数据被从存储器设备发送到控制器。

在一个实施方式中，写定时基准信号的采样或从其得到的信息以写校准信号的形式(RWDQS)被从存储器设备发送到控制器，其可以通过与将写定时基准信号(WDQS)发送到存储器设备所用的相同的线被发送到控制器。在其他实施方式中，所述写校准信号可以被返回到已用于写数据信号的线上。在其他实施方式中，不承载写定时基准信号或写数据信号的边带信号可以用于返回写校准信号RWDQS。

写校准信号RWDQS被控制器50的RWDQS接收电路74接收。在一个实施方式中，RWDQS信号包括存储在存储320中的有关I-采样和Q-采样的信息。RWDQS接收电路74将接收的RWDQS信号传递到处理电路130，如果必需，其使用适当的解码器获得I-采样和Q-采样，并按对考虑采样，每一对采样包括I-采样和其相应的Q-采样。

例如，处理电路可以对每一对I/Q采样执行异或运算，以产生与采样相关的数字序列(由逻辑“1”和/或“0”组成的序列)。然后处理电路查找数字序列中一个或更多预定图案的出现。每个预定图案与一个或更多可能的错误特征相关，如下面参考图5A至图5E的示例所述。当确定定时基准信号以展现具体的错误特征时，处理电路130向图案发送电路72和数据发送电路76产生校正信号131，以校正错误或使错误最小化。

在备选实施方式中，仅同相采样用于跟踪定时基准信号。即，由于WDQS的边沿可以与写数据的中心对准，同相WDQS采样可以提供足够的信息，以跟踪定时基准信号相对于DCLK的移动。这具有以下优点：存储器55不必生成90度移位的DCLK，且在WDQS接收电路94中不必包括2组接收器。

在另一备选实施方式中，仅正交采样被用于跟踪定时基准信号。即，如果WDQS的边沿与写数据信号WDQ的边沿对准，则根据90度移位的DCLK产生的采样可以提供足够的信息，以跟踪定时基准信号相对于DCLK的移动。

图3所示为根据一个实施方式，使用读定时基准信号(RDQS)校准读数据(RDQ)接收电路78中一个或更多系数和/或参数的示例。在读操作期间，从存储器设备55读取数据，并将其发送到控制器50，从存储器设备的存储单元访问读数据510，并将其传递到RDQ发送电路96。RDQ发送电路根据DCLK得到计时，以及电路的输出是一个或更多读数据信号525(RDQ)。

定时基准发送电路88基于图案89产生读定时基准信号(RDQS)527。所述图案是电路88根据存储器设备时钟(DCLK)的时钟输出以产生读定时基准信号。在一个实施方式中，图案生成器产生的图案是读数据选通，因此读定时基准信号是读数据选通信号。

因为RDQ和读定时基准信号是由DCLK对它们对应的发送电路的时钟输出，它们是同步的(即，它们彼此具有预定的相位关系)。

存储器设备发送的读定时基准信号和读数据信号分别通过读定时基准信号(RDQS)接收电路70和RDQ接收电路78在控制器处被接收。在RDQ接收电路处，读数据信号根据至少一个读数据时钟被采样，它可以由RDQ接收电路78中或RDQS接收电路70中的一个或更多时钟调节电路从PCLK得到。多个时钟调节电路可以用于产生多个读数据接收时钟，以控制对从RDQ发送电路96输出的多个RDQ信号进行采样的定时。多个读数据接收时钟可以具有相对于彼此固定的相位偏移，以解决多个WDQ信号通过信道15时可能经历的不同的偏差量。RDQ接收电路78产生的采样存储在控制器中，或被控制器作为读数据转发。在RDQS接收电路70处，RDQS信号根据读数据接收时钟被采样，以及RDQS信号的采样被传递到处理电路120。

为了保证读数据信号被正确采样，到达控制器50的读数据信号应该与相应的读数据接收时钟具有适当的相位关系。系统10使用读定时基准信号提供读数据接收时钟的相位和/或占空比的校准。

在一个实施方式中，图3的系统采样读定时基准信号，分析所述采样的结果，以及根据所述分析，来调节与RDQ接收电路78和/或RDQS接收电路70相关的一个或更多系数或参数。更具体地，读定时基准信号在接收电路70处被PCLK采样。接收电路70可以根据同相时钟信号(“数据时钟信号”)和90度延迟的时钟信号(“边沿时钟信号”)采样读定时基准信号，以生成对应的采样组、I-采样和Q-采样。接收电路产生的I-采样和Q-采样被传递到处理电路120。处理电路按对考虑定时基准信号采样，每一对包括I-采样和其相应的Q-采样。在一个实施方式中，处理电路可以对每一对I/Q采样执行异或运算，以产生与采样相关的数字序列(由逻辑“1”和/或“0”组成的序列)。就此，处理电路120可以类似于图2的处理电路130，且可以与处理电路130共享某些电路元件。

而且，类似于处理电路130，处理电路120查找数字序列中一个或更多预定图案的出现，以检测与采样读数据信号相关的一个或更多可能的错误特征，如下文参考图5A至图5F的示例所述。当识别具体的错误特征时，处理电路120向RDQ接收电路78和/或RDQS接收电路70产生校正信号121，以校正或使相关的错误最小。

在图3的实施方式中，在处理电路120检测与读数据接收时钟的不适当定时相关的错误的情况下，这种错误可以被处理电路120校正，发送校正信号121以通过例如增加或减少读数据接收时钟的相位，来命令RDQ接收电路78对读数据接收时钟应用适当调节。每次当从存储器设备读数据时，可以分析读选通采样。因此，可以周期性地调节采样读数据的定时，以校正可能由例如环境因素引起的任何定时错误。

图4A所示为根据一个实施方式，包括控制器50中接口电路52的字节片断的一部分和包括存储器设备55中接口电路57的字节片断的一部分。所示接口电路52和57的字节片断用于并行发送和接收通过信道15的一部分传送的信号，信道15的该部分是11比特宽度，且能够并行传送11个信号，包括8个(比特[0:7])WDQ或RDQ信号，以及相应地，1个(比特[8])WDM或RDBI信号，1个(比特[9])WDBI或RDQS信号以及1个(比特[10])WDQS或RWDQS信号。

在一个实施方式中，控制器接口52包括第一输入电路401，它具有，例如，一组前置放大器102和相应的一组输入采样器104(但是为了便于说明，每种仅示出1个)。第一输入电路401可以包括用于接收RDQ信号的接收电路78和/或用于接收RDBI信号的接收电路66。接口52还包括第二输入电路70，其具有例如一个或更多前置放大器112以及一个或更多输入采样器114，用于接收RDQS信号。来自第一和第二输入电路的数据采样输出可以通过由PCLK驱动的相应的重定时电路106和116来重定时。第一和第二输入电路401和70由第一时钟信号115驱动，所述第一时钟信号115可以从PCLK通过时钟调节电路118得到，所述时钟调节电路118可以包括，例如，用于调节时钟信号115的相位的混相器(未示出)。第一时钟信号可以是读数据接收时钟。

控制器接口52还包括第三输入电路74，其具有例如一个或更多前置放大器122以及一个或更多输入采样器124，用于接收RWDQS信号。第二输入电路因此可以包括RWDQS接收电路74。来自第三输入电路的数据采样输出可以通过由PCLK驱动的一个或更多重定时电路126被重定时。第三输入电路由第二时钟信号125驱动，所述第二时钟信号125可以通过时钟调节电路128从PCLK得到，所述时钟调节电路128可以包括，例如，用于调节时钟信号125的相位的混相器。

控制器接口52还包括第一输出电路411，其具有例如一组输出驱动器132和一组输出复用器134。第一输出电路可以包括用于发送WDQ信号的WDQ发送电路76、用于发送WDM信号的WDM发送电路64和/或用于发送WDBI信号的WDBI发送电路68。第一输出电路411由第三时钟信号135驱动，所述第三时钟信号135可以从PCLK通过时钟调节电路138得到，所述时钟调节电路138可以包括，例如，用于调节时钟信号135的相位的混相器。第三时钟信号可以是写数据发送时钟。

控制器接口52还包括第二输出电路72，其具有例如一个或更多输出驱动器142以及一个或更多输出复用器144，用于发送WDQS信号。第二输出电路由第四时钟信号145驱动，所述第四时钟信号145可以从PCLK通过时钟调节电路148得到，所述时钟调节电路148可以包括，例如，用于调节时钟信号145的相位的混相器。

相应地，存储器接口57包括第一输出电路421，其具有例如一组输出驱动器152和相应的一组输出复用器154(但是为了便于说明，每种仅示出1个)。第一输出电路21可以包括用于发送RDQ信号的发送电路96和/或用于发送RDBI信号的发送电路84。接口57还包括第二输出电路88，其具有例如一个或更多输出驱动器162以及一个或更多输出复用器164，用于发送RDQS信号。

存储器接口57还包括第一输入电路431，其具有例如一组前置放大器172和一组输入采样器174(但是为了便于说明，每种仅示出1个)。第一输入电路401可以包括用于接收WDQ信号的接收电路98、用于接收WDM信号的接收电路86和/或用于接收WDBI信号的接收电路90。

存储器接口57还包括第二输入电路94，其具有例如一个或更多前置放大器182以及一个或更多输入采样器184，用于接收WDQS信号，以及数据高速缓存190用于存储采样WDQS信号的结果，如，来自第二输入电路和/或其导数的WDQS数据采样输出。在一个实施方式中，数据高速缓存190响应于控制信号，如写使能信号WEN和读使能信号REN。当断定WEN时，数据高速缓存190对在其输入处的数据进行时钟输入并将其存储。当断定REN时，数据高速缓存190对存储在其中的数据进行时钟输出。备选地，不提供数据高速缓存190，且从采样WDQS信号得到的结果存储在存储器设备55的核心中的一组存储器单元(未示出)中，以及在读和写操作期间被写入和读出存储器单元。

存储器接口57还包括第三输出电路92，其具有例如一个或更多输出驱动器192以及一个或更多输出复用器194，用于发送RWDQS信号，它是使用存储在数据高速缓存190或存储器设备55的核心中的采样WDQS信号的结果形成的。

在一个实施方式中，第一、第二和第三输出电路、第一和第二输入电路以及数据高速缓存由存储器设备55中的时钟信号DCLK驱动。DCLK可以获得自从控制器50接收的PCLK信号或从独立于PCLK的时钟。

图4A还示出控制器50中的第三输出电路，其具有例如一个或更多输出驱动器202以及一个或更多输出复用器204，用于发送PCLK信号，以及控制器50中的第四输出电路，其具有例如一个或更多输出驱动器212以及一个或更多输出复用器214，用于发送CA信号。第四输出电路由控制器50中的215驱动，所述第五时钟信号215可以通过时钟调节电路218从PCLK得到，时钟调节电路218可以包括，例如，调节时钟信号215的相位的混相器。

在一个实施方式中，控制器50还包括处理电路120，它接收RDQS采样或其来自第二输入电路70的导数，以及其包括确定是否需要基于RDQS采样或其导数调节时钟信号115和/或125的相位和/或占空比的逻辑，如下更详细所述，以及响应于该确定输出校正信号121。时钟调节电路118和/或128接收校正信号121和PCLK信号并相应地调节对应的时钟115和/或125的相位和/或占空比。控制器50还可以包括处理电路130，它接收RWDQS采样或其来自第三输入电路74的导数，以及包括确定是否需要基于RDQS采样或其导数调节时钟信号135和/或145的相位和/或占空比的逻辑，如下更详细所述，以及响应于该确定输出校正信号131。时钟调节电路138和/或148接收校正信号131和PCLK信号，并相应地调节对应的时钟135和/或145的相位和/或占空比。

除了调节控制器50中的时钟信号，也可以基于处理电路120和/或130的输出来调节与控制器50和/或存储器55中输入和输出电路相关的其他系数和参数。例如，可以基于RWDQS采样和/或RDQS采样和/或其导数调节控制器50和存储器55之一或二者中的某些或所有前置放大器使用的基准电压电平。图4B所示为控制器50中具有动态基准调节电路240的存储器系统10。动态基准调节电路240接收来自处理电路120和/或130的输出以及向控制器50和/或存储器55中某些或所有前置放大器输出基准电压电平(REF)。可以提供一组一个或更多专用信号线241用于将已调节的REF传送到存储器设备55。备选地，用于存储器设备55的REF可以使用共享的信号线传送。

如上所述，处理电路130和120可以用于检测由控制器时钟的相位漂移引起的定时错误以及在控制器50和/或存储器设备55接收信号使用的基准电压的漂移引起的错误。图5A至图5F是用于说明根据该实施方式如何使用定时基准信号检测与控制器时钟相位漂移和/或基准电压漂移有关的错误的定时图。

在一个实施方式中，如上所述以及如图5A所示，根据2个时钟信号510和515接收定时基准信号520，其彼此具有相位偏移，例如90度。所述示例中的定时基准信号520具有简单的类似选通的图案。如果定时基准信号520是读定时基准信号，则其在控制器50处被接收；或者如果定时基准信号520是写定时基准信号，则其在存储器设备55被接收。时钟信号510可以是同相DCLK信号(“数据时钟信号”)，以及时钟信号515可以是90度延迟的DCLK信号(“边沿时钟信号”)。在采样定时基准信号520中采用基准电压电平525。图5A示出了高基准电压的效果。图5A还示出2个采样序列530和535。采样序列530和535分别对应于根据第一时钟信号510和第二时钟信号515进行的定时基准信号520的采样。该采样可以被包括逻辑电路540的处理电路120或130处理。逻辑电路540可以通过执行，例如，对选通信号的每一对I/Q采样进行异或运算(即，对每一对I/Q采样执行逻辑异或以及然后对结果取反)，来为给定的定时基准信号产生数字序列。

在图5A的示例中，根据数据时钟信号510对定时基准信号520的采样产生I-采样“1010101”，以及根据边沿时钟信号515对定时基准信号520的采样产生Q-采样“0000000”。当重定时I-采样和Q-采样时，于是相应的采样互相对准，并且已对准的采样被提供给逻辑电路520，该逻辑电路520对每一对I-采样和Q-采样执行异或运算，以及输出序列(550)，在所述示例中该序列包括图案“0101”，该图案表明如下可能性：选通信号基准电压太高。

现在参考图5B，示出了基准电压525是正确的，但是定时基准信号520相对于采样时钟信号较早的情况。因此，定时基准信号520的采样产生I-采样“1010101”以及Q-采样“1010101”。在对采样执行异或运算540之后，产生数字序列“1111”，表明如下可能性：定时基准信号520相对于时钟信号较早。即序列“1111”表明已使定时基准信号520的相位向定时图的左侧移动的相位错误。定时基准信号520中的相位错误可以表明在用于定时发送定时基准信号的发送时钟或者在用于接收定时基准信号的接收时钟中的相位错误。

现在参考图5C，示出了定时基准信号520和基准电压525是正确的，但是定时基准信号520的占空比太高的情况。从图5C可以看出，产生的数字序列是“1010”。定时基准信号520中的占空比错误可以表明当定时基准信号520在发送时钟的上升沿和下降沿被时钟输出时，用于定时发送定时基准的发送时钟中的占空比错误。

有时，需要使用不同图案的另一定时基准信号520以更确定地识别错误的原因。例如，如图5D所示，定时基准信号520的定时和占空比是正确的但是基准电压525太低。在这种情况下，产生的数字序列是“1010”，与图5C情况中的序列一样。因此，在图5A至图5D的示例实施方式中，数字序列“1010”可以表示2个可能的错误，占空比错误和基准电压错误。

为了解决模糊性，图5E示出的具有不同图案的另一定时基准信号520，如图案“11001100”被发送和接收，以及观察产生的数字序列。图案11001100是不受发送时钟的占空比错误影响的，但是受基准电压中的错误影响。图5E示出当接收具有图案“11001100”的定时基准信号520时基准电压太低的场景，产生包括图案“1110”的数字序列。因此，通过发送和接收具有不同图案的一个或更多定时基准信号，可以更确定地识别错误的原因。例如，如上所述，当与第一定时基准信号520相关的第一序列550包括图案“1010”时，它表明可能是占空比错误或基准电压错误。为了进一步识别错误的原因，观察具有图案“11001100”的第二定时基准信号520的第二序列550。如果第二序列550包括图案“1110”，则确定占空比可能是适当的，但是基准电压可能太低。如果仍存在混淆，可以使用具有不同且可能更复杂图案的更多定时基准信号520，以进一步识别错误的原因。还可以调节第一和第二时钟信号510和515的相位以及观察产生的序列550以进一步识别错误的原因。

应注意，结合图5A至图5E讨论的实施方式仅是示例性的。回顾本公开，本领域技术人员将易于理解可以应用图5A至图5F的原理的很多实施方式。例如，结合图5A5E讨论的原理可以应用于校正符号间干扰(ISI)和/或数据线上的串扰。而且，定时基准信号图案不限于图5A至图5E所述的那些。

在一个实施方式中，控制器50可以使用基于选通的定时架构利用存储器设备55或常规的存储器设备250工作，如图6所示。图6中示出存储器250中存储器接口251的字节片断包括第一输出电路，具有例如一组输出驱动器252和对应的一组输出复用器254，用于发送RDQ信号和RDBI信号，以及第二输出电路，具有例如，一个或更多输出驱动器262和一个或更多输出复用器264，用于发送一个或更多读选通RDQS信号。

存储器接口251还包括第一输入电路，其具有例如一组前置放大器272和一组输入采样器274，用于接收WDQ信号、WDM信号和WDBI信号。

存储器接口251还包括第二输入电路，其具有例如一个或更多前置放大器275，用于接收一个或更多写选通WDQS信号。

在一个实施方式中，存储器设备55中第一和第二输出电路被存储器设备时钟DCLK驱动，以及存储器设备250中第一输入电路被接收的写选通信号WDQS驱动。

对应地，当利用存储器250工作时，控制器50还使用读选通信号RDQS采样进入的读数据RDQ。因此，控制器50还包括延迟电路292，它接收前置放大器112的输出，所述前置放大器112接收RDQS，以及对RDQS信号增加适当的预定延迟以解决RDQ和RDQS信号路径的任何不匹配。控制器50还包括选择电路294，如复用器，它响应于模式选择信号(MODE)选择来自延迟电路292的所接收的RDQS信号295输出或时钟信号115以对采样电路104计时，104采样RDQ信号。因此，基于设置MODE信号，控制器50可以配置为与存储器设备55或存储器设备250一起工作。

鉴于此处所述的单个存储器控制器/单个存储器设备的实施方式，本领域技术人员将易于理解本发明可以实现为具有一个存储器控制器和多个存储器设备的系统。但是，应注意，在一种多存储器设备实施方式中，存储器控制器为每个存储器设备提供不同的定时基准信号，每个这种定时基准信号通过一条对应的定时基准信号线传送，或被对应的定时基准信号线传送。因此，使用多存储器设备系统中的定时基准信号校准发送或接收系数或参数可以通过执行关于每个存储器设备的上述操作而实现。

在上述实施方式中，分析定时基准信号的采样以及调节发送或接收参数或系数的任务在控制器中处理。因此，存储器设备中要求的组件可以简单且节约。例如，在参考图2的讨论的上述实施方式中，存储器设备中进行的写定时基准信号的采样被存储并送回控制器，而没有任何进一步的处理。但是，可能进行最少的处理，例如，在存储器设备对采样对进行异或处理，因此所述最少处理的结果而不是采样本身被存储并送回控制器。但是，在存储器设备任何期望的处理是最少的，以使存储器设备的电路复杂度最小。实际上，可以在存储器设备中形成一组采样的“第一级”或“第二级”表示。第一级表示包括采样本身和/或对该组中的采样或采样组应用不超过一个逻辑过程的结果，例如，异或运算的结果。一组采样的“第二级”表示包括对该组中的采样或采样组应用一个或多于一个逻辑过程的结果。例如，“第二级”表示可以是对异或运算的结果执行的图案检测操作的结果。

此外，上述实施方式使用了类似DRAM的存储器架构，仅作为存储器的示例。上述技术可以应用于其他形式的存储器。

可以使用上述特征的这些和其他变更和组合，而不脱离如权利要求所限定的本发明，上述实施方式的说明应理解为举例而不是限制如权利要求所限定的本发明。

Claims (46)

1.一种在存储器设备中操作的方法，所述方法包括：

从存储器控制器通过数据信号线接收数据信号，通过选通信号线接收选通信号以及通过定时信号线接收定时信号；

与所述定时信号同步采样所述数据信号以产生代表在所述数据信号中传送的数据的数据采样；

与所述定时信号同步采样所述选通信号，以产生表明所述定时信号与所述数据信号之间的定时关系的定时信息；以及

通过所述选通信号线向所述存储器控制器输出所述定时信息。

2.根据权利要求1所述的方法，其中与所述定时信号同步采样所述选通信号包括：响应于所述定时信号的转变来采样所述选通信号。

3.根据权利要求1所述的方法，其中与所述定时信号同步采样所述选通信号包括：响应于相对于所述定时信号具有第一相位偏移的第一信号的转变，来采样所述选通信号；以及响应于相对于所述第一信号具有预定相位偏移的第二信号的转变，来采样所述选通信号。

4.根据权利要求3所述的方法，其中所述预定相位偏移对应于所述选通信号的相继转变之间的标称时间间隔的一半。

5.根据权利要求3所述的方法，其中所述定时信号是时钟信号，以及其中所述第一信号是所述时钟信号的第一延迟版本，以及所述第二信号是所述时钟信号的第二延迟版本。

6.根据权利要求5所述的方法，其中所述预定相位偏移对应于所述时钟信号周期的四分之一。

7.根据权利要求1所述的方法，还包括通过控制地址线接收控制信号，以及与所述定时信号同步采样所述控制信号。

8.根据权利要求1所述的方法，还包括在所述存储器设备中存储所述定时信息。

9.根据权利要求8所述的方法，其中在所述存储器设备中存储所述定时信息包括：将所述定时信息存储在数据高速缓存中。

10.根据权利要求8所述的方法，其中在所述存储器设备中存储所述定时信息包括：将所述定时信息存储在所述存储器设备的存储器核心中。

11.根据权利要求1所述的方法，其中，至少在通过所述数据信号线发送数据的时段期间，所述选通信号比所述定时信号的振荡频率低。

12.一种在存储器控制器中操作的方法，包括：

通过数据信号线与第一时钟信号同步向存储器设备发送数据信号；

通过定时信号线与所述第一时钟信号同步向第一存储器设备发送定时信号，所述定时信号使所述存储器设备能相对于所述数据信号的转变在期望的采样时刻采样所述数据信号；

通过选通信号线与所述第一时钟信号同步向所述存储器设备发送选通信号；

通过所述选通信号线从所述存储器设备接收表明在所述存储器设备中所述定时信号与所述选通信号之间的定时关系的定时信息；以及

响应于所述定时信息，来调节所述定时信号与所述选通信号之间的相位偏移。

13.根据权利要求12所述的方法，其中所述选通信号线和数据信号线产生相似的信号传播延迟，使得所述选通信号的转变与所述数据信号的期望采样时刻在所述存储器设备处标称对准，以及其中调节所述定时信号与所述选通信号之间的相位偏移包括：减少所述定时信号触发的实际数据采样时刻与期望采样时刻之间的不期望的定时偏移。

14.根据权利要求12所述的方法，其中通过定时信号线发送定时信号包括：通过所述定时信号线发送时钟信号。

15.根据权利要求14所述的方法，还包括：通过控制地址线与所述定时信号同步向所述存储器设备发送控制信号。

16.根据权利要求12所述的方法，其中，至少在通过所述数据信号线发送数据的时段期间，所述选通信号比所述定时信号的振荡频率低。

17.一种在存储器控制器中操作的方法，所述方法包括：

与至少一个定时基准信号并行接收代表读数据的数据信号；

根据第一时钟信号采样所述数据信号；

采样所述至少一个定时基准信号；以及

分析采样所述至少一个定时基准信号的结果，以确定是否需要调节所述第一时钟信号。

18.根据权利要求17所述的方法，还包括：响应于已确定需要调节所述第一时钟信号，调节所述第一时钟信号的相位。

19.根据权利要求17所述的方法，其中采样所述至少一个定时基准信号包括：根据与所述第一时钟信号具有预定相位偏移的第二时钟信号，来采样所述至少一个定时基准信号。

20.根据权利要求17所述的方法，其中所述至少一个定时基准信号包括选通信号。

21.根据权利要求17所述的方法，其中所述至少一个定时基准信号包括具有预定图案的信号。

22.一种在包括存储器控制器和存储器设备的存储器系统中操作的方法，包括：

与数据信号并行从所述存储器控制器向所述存储器设备发送第一定时基准信号；

在所述存储器设备采样所述第一定时基准信号；

经由至少一个信号线，从所述存储器设备向所述存储器控制器发送从采样所述第一定时基准得到的结果，所述至少一个信号线也用于将所述第一定时基准信号从所述存储器控制器发送至所述存储器设备；以及

基于采样所述第一定时基准信号的所述结果，在所述存储器控制器调节控制器时钟。

23.根据权利要求22所述的方法，还包括：

从所述存储器设备向所述存储器控制器发送第二定时基准信号；

采样所述第二定时基准信号；以及

基于采样所述第二定时基准信号的结果，来调节控制器时钟。

24.根据权利要求23所述的方法，其中所述第一定时基准信号包括写选通信号。

25.根据权利要求23所述的方法，其中所述第二定时基准信号包括读选通信号。

26.根据权利要求23所述的方法，其中所述第一定时基准信号包括具有预定图案的信号。

27.根据权利要求23所述的方法，其中所述第二定时基准信号包括具有预定图案的信号。

28.一种存储器系统，包括：

存储器控制器，用于在存储器写操作期间与第一定时基准信号并行发送写数据信号；以及

存储器设备，用于接收所述写数据信号和所述第一定时基准信号，对所述接收到的写数据信号和第一定时基准信号进行采样，以及经由至少一个信号线，将从采样所述第一定时基准信号得到的结果发送到所述存储器控制器，所述至少一个信号线也用于将所述第一定时基准信号从所述存储器控制器发送至所述存储器设备；

所述存储器控制器接收并分析采样所述第一定时基准信号得到的所述结果，以及响应于已确定需要调节存储器控制器时钟，来调节第一存储器控制器时钟。

29.根据权利要求28所述的存储器系统，其中所述存储设备还被配置为在存储器读操作期间，发送读数据信号和第二定时基准信号，以及所述存储器控制器将接收所述读数据信号和所述第二定时基准信号，对接收到的所述读数据信号和第二定时基准信号进行采样，以及基于从采样所述第二定时基准信号得到的结果，调节第二存储器控制器时钟。

30.根据权利要求28所述的存储器系统，其中所述第一定时基准信号包括写选通信号。

31.根据权利要求29所述的存储器系统，其中所述第二定时基准信号包括读选通信号。

32.根据权利要求28所述的存储器系统，其中所述第一定时基准信号包括具有预定图案的信号。

33.根据权利要求29所述的存储器系统，其中所述第二定时基准信号包括具有预定图案的信号。

34.一种存储器控制器，包括：

输出电路，用于根据一个或更多第一存储器控制器时钟，通过数据信号线输出写数据信号、以及通过定时基准信号线输出第一定时基准信号；以及

第一输入电路，用于通过所述定时基准信号线接收从采样所述第一定时基准信号得到的信息；以及

第一处理电路，用于分析所述接收到的信息以确定是否需要调节一个或更多第一存储器控制器时钟。

35.根据权利要求34所述的控制器，其中所述第一定时基准信号是写选通信号。

36.根据权利要求34所述的控制器，其中所述第一定时基准信号是具有预定图案的信号。

37.根据权利要求34所述的控制器，还包括：

第二输入电路，用于根据一个或更多第二存储器控制器时钟接收读数据信号和第二定时基准信号；

采样电路，用于对所述读数据信号和所述第二定时基准信号采样；以及

第二处理电路，用于分析采样所述第二定时基准信号的结果，以及确定是否需要调节一个或更多第二存储器控制器时钟。

38.根据权利要求37所述的控制器，其中所述第二定时基准信号是读选通信号。

39.根据权利要求37所述的控制器，其中所述第二定时基准信号是具有预定图案的信号。

40.一种用于形成存储器控制器的方法，包括：

形成输出电路，其用于根据一个或更多第一存储器控制器时钟，通过数据信号线输出写数据信号，以及通过定时基准信号线输出第一定时基准信号；

形成第一输入电路，其用于通过所述定时基准信号线接收从采样所述第一定时基准信号得到的信息；以及

形成第一处理电路，其用于分析所述接收到的信息，以确定是否需要调节一个或更多第一存储器控制器时钟。

41.一种存储器设备，包括：

输入电路，用于通过数据信号线接收代表写数据的数据信号，以及通过定时基准信号线接收至少一个定时基准信号；

采样电路，用于对所述数据信号和所述至少一个定时基准信号采样；以及

至少一个输出电路，用于通过所述定时基准信号线发送从采样所述至少一个定时基准信号获得的定时信息。

42.根据权利要求41所述的存储器设备，其中所述至少一个定时基准信号包括选通信号。

43.根据权利要求41所述的存储器设备，其中所述至少一个定时基准信号包括具有预定图案的信号。

44.根据权利要求41所述的存储器设备，还包括：高速缓存，用于存储所述从采样所述至少一个定时基准信号获得的定时信息。

45.根据权利要求41所述的存储器设备，其中所述采样电路包括至少一个第一采样器，用于根据第一时钟信号对所述至少一个定时基准信号采样，以及至少一个第二采样器，用于根据与所述第一时钟信号具有预定相位偏移的第二时钟信号对所述至少一个定时基准信号采样。

46.一种用于形成存储器控制器的方法，包括：

形成输入电路，其用于通过数据信号线接收代表写数据的数据信号，以及通过定时基准信号线接收至少一个定时基准信号；

形成采样电路，其用于对所述数据信号和所述至少一个定时基准信号采样；以及

形成至少一个输出电路，其用于通过所述定时基准信号线发送从采样所述至少一个定时基准信号获得的定时信息。

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