CN101692350A - 硅-氧化物-氮化物-氧化物-硅型与非门闪存的擦除法 - Google Patents

硅-氧化物-氮化物-氧化物-硅型与非门闪存的擦除法 Download PDF

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CN101692350A CN200810170343A CN200810170343A CN101692350A CN 101692350 A CN101692350 A CN 101692350A CN 200810170343 A CN200810170343 A CN 200810170343A CN 200810170343 A CN200810170343 A CN 200810170343A CN 101692350 A CN101692350 A CN 101692350A
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Abstract

本发明公开了一种硅-氧化物-氮化物-氧化物-硅(SONOS)型与非门闪存的擦除法，包括由栅极施加一初始电压至存储单元的衬底一预定期间，以降低存储单元的阈值电压。此外，该方法也包括由栅极施加一连串的电压至存储单元的衬底，以进一步降低存储单元的阈值电压，其中该一连串的电压中的一后续电压的大小是小于该一连串的电压中的一先前电压的大小。

Description

硅-氧化物-氮化物-氧化物-硅型与非门闪存的擦除法
技术领域
本发明是主张2007年10月18日提出的美国临时申请案60/980,793号(其发明名称为「硅-氧化物-氮化物-氧化物-硅(SONOS)型与非门闪存的高效能擦除法」)为优先权，该申请案的所有内容被纳入本文作为参考。
本发明是属于存储器的技术领域，特别是关于可用以擦除具有介电电荷捕捉结构的电荷捕捉存储单元的方法。
背景技术
闪存是属于一种非易失性存储器。传统上，闪存多使用浮动栅极存储单元，其是将电荷储存在介于晶体管通道与栅极间的导电层上。储存的电荷会影响晶体管的阈值电压，且由储存的电荷所造成的阈值电压可用来表示数据。
然而，当浮动栅极存储单元的密度逐渐增加时，由相邻浮动栅极内所储存的电荷将产生干扰，因而限制了浮动栅极存储单元的发展。
另一种存储单元则是利用介电电荷捕捉结构来将电荷储存在晶体管的通道与栅极之间。此种介电电荷捕捉存储单元并没有像浮动栅极存储单元的问题，因此，其可被应用在高密度闪存上。
在介电电荷捕捉存储单元中，介电电荷储存层被形成于隧穿介电层上，而后者是可将电荷储存层与半导体衬底的信道区分离。此外，介电阻绝层被形成于电荷储存层上，并将电荷储存层与栅极分离。较具代表性的介电电荷捕捉存储单元为硅-氧化物-氮化物-氧化物-硅(简称SONOS)型的存储单元。
目前有几种已知的偏压技术可将电子隧穿至电荷储存层内，以达成SONOS型元件的程序化，这些技术包括富勒-诺丁汉隧穿法(FN)与信道热电子注入法(CHE)等等。
在擦除SONOS型元件时，可将空穴隧穿至电荷储存层内，或将电子由电荷储存层内释放。由于介电电荷储存层内的电子并无法自由移动，为达成实务上擦除速度的要求，空穴隧穿的方式较受到欢迎。
于擦除的过程中，由栅极注入至介电电荷储存层的电子，将导致电荷储存层内的电子逐渐趋向一平衡状态，进而达到一擦除饱和状态，并限制存储单元的最低阈值电压。此部分请参照美国专利公告号7,075,828(其发明名称为「电荷捕捉非易失性存储器的电荷平衡擦除操作机制」，发明人为吕函庭等人)内的相关说明。
一般而言，低擦除阈值电压是较受到偏好的，对于用于与非门(NAND)阵列内的存储单元更是如此。因为这么一来，在进行读取和程序化存储单元时，只需要较低的电压就可进行操作。此外，若擦除阈值电压过高，对许多应用而言，介于程序化与擦除状态之间的存储器操作区间会变得过小。
传统上，为达到较低的擦除阈值电压而使用的偏压技术，会导致擦除速度较慢，主要原因在于在栅极与信道间所使用的电压不能过大。
其它用来达到低擦除阈值电压的方法包括，利用具有高功函数的材料作为栅极材料及/或具有高介电常数的材料作为介电阻绝层，来减少由栅极注入的电子。然而，前述的擦除饱和问题仍会影响介电电荷捕捉存储单元的效能。
有鉴于前述问题，有必要针对擦除饱和的问题，提出可用来擦除介电电荷捕捉存储单元的高效能方法，进而降低擦除阈值电压。
发明内容
有鉴于此，本发明的主要目的在于提供一种操作介电电荷捕捉存储单元的方法，其包括由栅极施加一初始电压至存储单元的衬底一预定期间，以降低存储单元的阈值电压。本发明的方法还包括由栅极施加一连串的电压至存储单元的衬底，以进一步降低存储单元的阈值电压，其中该一连串的电压中的一后续电压的大小是小于该一连串的电压中的一先前电压的大小。
本发明还提供一种存储器元件，包括一介电电荷捕捉存储单元，该介电电荷捕捉存储单元具有一阈值电压且包括一衬底，衬底包括一信道区、位于信道区上的一介电电荷捕捉结构以及位于介电电荷捕捉结构上的一栅极。该存储器元件还包括一偏压调整状态机构，用以施加一偏压调整以调整该存储单元。该偏压配置包括一初始电压，是由栅极施加至存储单元的衬底一预定期间，以降低存储单元的阈值电压。该偏压配置还包括一连串的电压，是由栅极施加至存储单元的衬底，以进一步降低存储单元的阈值电压，其中该一连串的电压中的一后续电压的大小是小于该一连串的电压中的一先前电压的大小。
当电子由栅极与衬底中任一者注入，或空穴由栅极与衬底中另一者隧穿时，其将导致储存在介电电荷捕捉层内的电荷达到一平衡态，进而造成擦除饱和现象。虽然介于栅极与衬底之间的强电场可增加元件的擦除速度，但电场强度会增加电子注入并使该元件的擦除饱和电压变得更高。于本发明中，一开始先施加偏压以在栅极与衬底间产生强电场，进而增加元件的擦除速度，之后改变偏压来降低栅极与衬底间的电场，以避免造成擦除饱和状态，并获得一较低的阈值电压。因此，存储单元在避免擦除饱和问题的同时，其仍可被快速擦除。
举凡本发明的特征、目的及优点等将可透过下列说明所附图式、实施方式及申请专利范围获得充分了解。
附图说明
图1是先前技术SONOS存储单元的剖面图。
图2是先前技术MONOS存储单元的剖面图。
图3是先前技术BE-SONOS存储单元的剖面图。
图4为不同栅极电压下擦除速度与擦除饱和电压的关系图，其是以与非门中使用的BE-SONOS作为例子。
图5是一用以说明降低介电电荷捕捉存储单元阈值电压用的高效能擦除法的关系图。
图6是另一用以说明降低介电电荷捕捉存储单元阈值电压用的高效能擦除法的关系图。
图7是先前技术BE-SONOS存储单元的剖面图，其中该BE-SONOS存储单元可利用由栅极至该介电电荷捕捉层的空穴隧穿进行擦除。
图8为衬底上与非门阵列结构中介电电荷捕捉存储单元的示意图。
图9A与图9B是一实施例的与非门阵列中BE-SONOS存储单元结构的剖面图，前者是横越字线作剖面，后者是沿着字线作剖面。
图10是图9A另一实施例横越字线作剖面的与非门阵列剖面图。
图11是可应用本发明的集成电路1100的简化方块图。
【主要元件符号说明】
100    衬底
105    通道区
110    掺杂区
120    掺杂区
130    隧穿介电层
140    介电电荷储存层
150    介电阻绝层
160    栅极
250    介电阻绝层
260    栅极
330    隧穿介电结构
332    下介电层
334    中介电层
336    上介电层
700    衬底
705    通道区
710    掺杂区
720    掺杂区
730    隧穿介电结构
732    第一介电层
734    第二介电层
736    第三介电层
740    介电电荷捕捉层
750    介电阻绝层
760    栅极
810    字串选择晶体管
820    接地选择晶体管
900    衬底
901    掺杂源极/漏极端
902    掺杂源极/漏极端
903    掺杂源极/漏极端
904    通道区
905    通道区
906    介电隧穿结构
907    介电电荷捕捉层
908    介电阻绝层
909    字线
920    存储单元
930    存储单元
940    存储单元
982    浅沟道隔离结构
983    浅沟道隔离结构
984    浅沟道隔离结构
1100   集成电路
1112   存储器阵列
1114   字线(或列)与区块选择译码器
1116   字线与字串选择线
1118   位线译码器
1120   位线
1122   总线
1124   感应放大器与数据输入结构
1126   总线
1128            数据输入线
1130            其它电路
1132            数据输出线
1134            控制器
1136            偏压调整供应电压与电流源
800-1、800-2...800-N-1、800-N    存储单元
904A                             通道区
BL1、BL2、BL3、BL4               位线
GSL                              接地选择线
SL                               源极线
SSL                              字串选择线
WL1、WL2、WLN-1、WLN             字线
具体实施方式
以下说明请配合参考图1至图11以了解本发明各实施例。
图1至图3是先前技术介电电荷捕捉存储单元的剖面图(不按比例)。图1是形成于半导体衬底100的SONOS存储单元。其中作为源极与漏极的掺杂区110、120是由通道区105所隔开，且掺杂区110、120与衬底100的导电型式相反。
隧穿介电层130是位于通道区105上，且其包括厚度介于2至4纳米的二氧化硅或氮氧化硅。于本实施例中，介电电荷储存层140包括厚度大于5纳米(如约9纳米)的氮化硅，且其是位于隧穿介电层130上。于本实施例中，介电阻绝层150包括厚度大于5纳米(如约9纳米)的二氧化硅，且其是位于介电电荷储存层140上。于本实施例中，栅极160可包含p型或n型多晶硅，且其位于介电阻绝层150上。其它应用多层阻绝层的实施方式也可被采用。具有高功函数的材料也可搭配多晶硅使用或取代多晶硅，而与介电阻绝层150形成接点，此种材料可以是钽、钛、铂、氮化钽、氮化钛等等。
透过施加电压至栅极160与衬底100，可在二者间形成电场，并藉此以程序化或擦除存储单元。借着将电子隧穿进入介电电荷储存层140，存储单元可利用各种已知方法中的任一种进行程序化(如富勒-诺丁汉隧穿法与信道热电子注入法等等)。此外，存储单元可透过将空穴由衬底100隧穿至介电电荷储存层140内，或将电子由介电电荷储存层140内释放来进行擦除。
在导电性的浮动栅极中，由于电子可以自由移动，故其可快速地隧穿通过隧穿层并进入衬底。然而，在介电电荷捕捉存储单元中，电荷是被限制于介电电荷储存层140中，因此若使用电子释放擦除法来进行擦除，其速度相对较慢。故，若欲达成可接受的速度，可采用空穴隧穿法。
曾有研究发现较薄的(小于约3纳米)隧穿介电层130会使SONOS存储单元的电荷维持性质变得较差，此主要起因于电子会隧穿通过隧穿介电层130，即便是在低电场情形下也是如此。然而，若增加隧穿介电层130的厚度，则欲达成特定擦除速度的电场就需要较大的电场以达到足够的空穴流密度。此外，电场越大，由栅极160注入的电子就越多，并会使得元件的擦除饱和电压变高。大电场同时还会使电子注入大于此空穴流，因此使存储单元的阈值电压无法降低。
用来降低介电电荷捕捉存储单元的擦除阈值电压的方法包括，在栅极利用具有高功函数的材料及/或在介电阻绝层中利用具有高介电常数的材料，来减少由栅极注入的电子，而MONOS型元件便是使用该方法的一种元件。图2是先前技术MONOS存储单元的剖面图，其中介电阻绝层250包括具有高介电常数的材料(如氧化铝)，而栅极260包括具有高功函数的材料(如氮化钽)。栅极260具有相对高功函数的材料可抑制电子穿越过介电阻绝层250，而介电阻绝层250的高介电常数，则可降低越过介电阻绝层250相对于隧穿介电层130的电场大小。各种适合用于栅极材料的高功函数材料可参见美国专利号6,912,163内的说明，且该专利内容也并入本发明作为参考。尽管MONOS元件可降低栅极的电子注入，并降低擦除饱和电压，先前如图1所述的问题如电荷维持、擦除饱和与擦除时间等等仍无法解决。
过去曾有针对如何提升隧穿作用的效能以利用低电场来达到擦除的相关研究，图3是先前技术的能隙工程-SONOS(Bandgap EngineeredSONOS，BE-SONOS)元件的剖面图，该BE-SONOS元件包括一隧穿介电结构330，其将介电电荷储存层140与通道区105分隔开。隧穿介电结构330包括(1)一厚度小于2纳米(如约1.3纳米)的二氧化硅的下介电层332、(2)位于下介电层332上，且厚度小于2.5纳米(如约2纳米)的氮化硅的中介电层334以及(3)位于中介电层334上，且厚度小于3.5纳米(如约2.5纳米)的二氧化硅的上介电层336。于本实施例中，介电电荷储存层140包括厚度大于5纳米(如约7纳米)的氮化硅或其它电荷捕捉介电材料，而介电阻绝层150包括厚度大于5纳米(如约9纳米)的二氧化硅。其它应用多层阻绝层或如氧化铝的高介电常数材料的实施方式也可被采用。此外，栅极160可包括p型或n型的多晶硅。具有高功函数的材料也可搭配多晶硅使用或取代多晶硅，而与介电阻绝层150形成接触，此种材料可以是钽、钛、铂、氮化钽等等。关于BE-SONOS元件的进一步描述，请参见美国专利申请案公开号US2006/0198189A1(其发明名称为「非易失性存储单元、包含该非易失性存储单元的存储器阵列及操作存储单元与阵列的方法」)，且其中的描述内容也并入本发明作为参考。
经证实，BE-SONOS元件可提供良好的效能，如解决先前技术的SONOS型存储器中，与擦除速度、操作次数和电荷维持相关的问题。
然而，配合图4与后续相关描述可知，介电电荷捕捉存储单元的操作参数仍不免受到擦除饱和问题的限制。
图4为不同栅极电压下擦除速度与擦除饱和电压的关系图，其是以与非门中使用的BE-SONOS作为例子。于此实施例中，衬底是被接地，故栅极电压VG表示的是存储单元栅极与衬底间的电压。如图所示，栅极电压的大小较大时，其初始擦除速度也较大(当VG为-18V时，小于1毫秒)，然而，此时也更快达到擦除饱和。本处所述由栅极至衬底电压的「大小」是指栅极与衬底间的电压绝对值。
如图4所示，欲降低擦除饱和电压，需施加较小的栅极电压。然而，施加较小的栅极电压却也会降低存储单元的擦除速度。
图5是一用以说明本发明的一实施例用以降低介电电荷捕捉存储单元阈值电压用的高效能擦除法的关系图。
图5是以与非门中使用的BE-SONOS作方例子，显示阈值电压的变化与每2毫秒施加一次栅极电压-18V的擦除阶段(擦除次数)的关系。于此实施例中，衬底是被接地，故栅极电压VG表示的是存储单元栅极与衬底间的电压。由于电子由栅极注入，若在每个擦除阶段施加固定电压，终将使存储单元达到一擦除饱和电压，使得后续的擦除阶段无法进一步降低该存储单元的阈值电压。
图5另也说明以BE-SONOS为例的高效能擦除法，其中施加至元件栅极的电压是依照方程式(1)进行改变，且衬底是接地，以诱发由衬底至介电电荷捕捉结构的富勒-诺丁汉空穴隧穿：
VG＝-(18.5-阶段×0.5)伏特       (1)
由于较大的擦除电压可增加擦除速度，在第一擦除阶段所使用由栅极至衬底的擦除电压大小较大(图5中为-18V)，且其被施加一预定期间(图5中为2毫秒)。在第二擦除阶段中，降低了所使用由栅极至衬底的擦除电压大小(图5中为-17.5V)。而每一后续擦除阶段中，由栅极施加至衬底的擦除电压大小乃根据式(1)持续减少。于图5中，衬底是被维持在0伏特，但其并不以此为限。
由于低栅极电压可使元件的擦除饱和电压变低，通过在后续擦除阶段中使用较低的栅极电压，存储单元的阈值电压可于每一擦除阶段中被持续降低，进而解决前述关于擦除饱和的问题。
此外，由于栅极电压的大小较大时，其擦除速度也较大，通过施加一较大的初始栅极电压，相较于使用一固定的低栅极电压，此方法将可达到较快的擦除速度。于图5中由栅极至衬底的初始电压为-18伏特，然其并不以此为限。
于图5中，每一擦除阶段的施加期间均相同(2毫秒)。图6是相对于图5的另一关系图，其中每一后续阶段的擦除时间是依方程式(2)增加：
擦除时间＝(1+1×阶段)毫秒        (2)
由于低栅极电压将使改变阈值电压一定量所需时间变长，存储单元的阈值电压可通过增加每一擦除阶段的擦除时间而更为有效率地降低。
尽管图5与图6是以BE-SONOS元件为例，说明高效能擦除方法。然而，无庸置疑地，该方法也可使用于其它类型的介电电荷捕捉元件。
在图5与图6中，衬底是接地。然而，衬底也可被设定于其它电压值，并不以接地为限。
于图5与图6中，在连续的擦除阶段中，栅极电压的减少量为一0.5伏特的定量，然应注意的是，该减少量并不以此为限。其它用来减少栅极电压的方法，如以非线性方式或以线性与非线性混合使用的方式，均可为本发明所采用。此外，其它用来降低由栅极至衬底的电压大小也可为本发明所采，其包括改变衬底的偏压或改变栅极与衬底两者的偏压。
于图6中，擦除时间是以毫秒/阶段的固定比率增加，然其并不以此为限。其它以线性及/或非线性方式来增加擦除时间的方式也可为本发明所采。
于图5与图6中，由栅极至衬底的偏压大小在每一擦除阶段中均有减少，但本发明并不以此为限。一般来说，就一连串由栅极施加至衬底的电压而言，只要至少一后续电压的大小是小于一先前电压的大小，则存储单元的阈值电压即可被降低。举例来说，于一连串的电压中，两个以上(包含两个)的擦除阶段可以相同的电压由栅极施加至衬底。
于一以空穴隧穿来擦除存储单元的代表性实施例中，介于栅极与衬底间的初始偏压是介于-10到-20伏特之间，在连续阶段间电压大小的减少量是介于0.2到1.0伏特之间，且每一擦除阶段被施加0.5至3秒。于另一代表性实施例中，介于栅极与衬底间的初始偏压是介于-10到-20伏特之间，且其施加时间介于0.5至3秒，在连续阶段间电压大小的减少量是介于0.2到1.0伏特之间，而每一阶段间的擦除时间增加量介于0.5至2毫秒。
于图5与图6中所述的高效能擦除法中，擦除的方式是透过空穴由衬底隧穿至介电电荷捕捉层来达成，然而本发明并不以此为限。例如从衬底的电子注入与栅极的空穴隧穿，介电电荷捕捉层内的电荷将达到平衡，而造成擦除平衡。
图7是先前技术BE-SONOS存储单元的剖面图，其中该BE-SONOS存储单元可利用由栅极760至该介电电荷捕捉层740的空穴隧穿进行擦除。该存储单元包括作为源极与漏极的掺杂区710、720，二者是由衬底700内的通道区705所分隔开。介电阻绝层750是位于通道区705上，介电电荷捕捉层740位于介电阻绝层750上，隧穿介电结构730则位于介电电荷捕捉层740与栅极760之间。隧穿介电结构730包括(1)一厚度小于3.5纳米(如约2.5纳米)的二氧化硅的第一介电层732、(2)位于第一介电层732上，且厚度小于2.5纳米(如约2纳米)的氮化硅的第二介电层734以及(3)位于第二介电层734上，且厚度小于2纳米(如约1.3纳米)的二氧化硅的第三介电层736。于本实施例中，介电电荷捕捉层740包括厚度大于5纳米(如约7纳米)的氮化硅或其它电荷捕捉介电材料，而介电阻绝层750包括厚度大于5纳米(如约9纳米)的二氧化硅。其它应用多层阻绝层或如氧化铝的高介电常数材料的实施方式也可被采用。此外，栅极760可包括p型或n型的多晶硅。具有高功函数的材料也可搭配多晶硅使用或取代多晶硅，而与隧穿介电结构730形成接触。
图7所示的存储单元可利用与图5与图6及其变化形式相反的极性(由栅极至衬底的正电压)来有效擦除。举例来说，施加至存储单元的第一擦除阶段包括一由栅极760至衬底700的初始大电压(如+18伏特)，且其施加一预定期间(如2毫秒)，可诱发由栅极760至介电电荷捕捉层740的富勒-诺丁汉空穴隧穿，并降低存储单元的阈值电压。于第二阶段中，由栅极至衬底施加的电压大小将被减少(如+17.5伏特)，以进一步降低该存储单元的阈值电压。于每一后续阶段中，由栅极至衬底施加的电压大小可持续降低。此外，如同图6的相关描述，每一后续阶段中的擦除时间可被增加。
尽管图7是以BE-SONOS元件为例，说明高效能擦除方法。然而，无庸置疑地，该方法也可使用于其它类型的介电电荷捕捉结构。
当电子由栅极与衬底中任一者注入，或空穴由栅极与衬底中另一者隧穿时，其将导致储存在介电电荷捕捉层内的电荷达到一平衡态，进而造成擦除饱和现象。虽然介于栅极与衬底之间的强电场可增加元件的擦除速度，但电场强度会增加电子注入并使该元件的擦除饱和电压变得更高。本发明一开始先施加偏压以在栅极与衬底间产生强电场，进而增加元件的擦除速度，之后改变偏压来降低栅极与衬底间的电场，以避免造成擦除饱和，并获得一较低的阈值电压。因此，存储单元在避免擦除饱和问题的同时，存储单元仍可被快速擦除。
本发明所述的擦除方法可被应用于各种存储单元，如与非门型、与门(AND)型、或非门(NOR)型、虚拟接地型等等。
图8为衬底上与非门阵列结构中介电电荷捕捉存储单元的示意图。其中，该阵列包括多条位线BL1、BL2、BL3、BL4...以及多条字线WL1、WL2...WLN-1、WLN。每群有N个存储单元的数群存储单元是依序串接于一耦接至相应位线的字串选择晶体管与一耦接至源极线SL的接地选择晶体管之间。一字串选择线SSL是耦接至一列字串选择晶体管的栅极，而一接地选择线GSL是耦接至一列接地选择晶体管的栅极。因此，以位线BL2为例，一字串选择晶体管810将依字串选择线SSL的信号，把一组由800-1到800-N的存储单元连接至位线BL2。而一组中的最后一个存储单元800-N将被接至接地选择晶体管820，且该接地选择晶体管820将依接地选择线GSL的信号，把该组存储单元耦接至源极线SL。
与非门阵列的程序化可利用增量步进脉冲程序化(ISPP)或其它方法来达成。ISPP是涉及步进程序化电压的使用，其是始于如约+17伏特的栅极偏压，且于每个程序化阶段均增加电压约0.2伏特。每一脉冲可具有固定脉冲宽如约10微秒。应注意的是，每一接续脉冲的脉冲宽与电压增量可以视需要而改变。此种类型的存储单元具有相对线性的程序化特性，此外，与先前技术相比较，其存储器操作区间相对较大，故其特别适合于利用多阶程序化技术来在每个存储单元中储存多个位。此外，本发明也可依照各种阵列特性的兼容性来使用其它偏压配置。
如图5至图7中所述，与非门阵列中的存储单元可利用高效能的擦除方法进行擦除，因此可有效克服擦除饱和的问题，并可降低存储单元的阈值电压。举例来说，在擦除过程中，SSL与GSL可被设定为0伏特，而源极线SL与位线BL可以为浮动或设定为与衬底的电压相同。
于擦除过程中，初始电压是由字线施加至衬底(举例来说，以-18V的电压施加至字线，而0V的电压施加至衬底)，来诱发由衬底至存储单元的介电电荷捕捉结构的富勒-诺丁汉空穴隧穿，以降低存储单元的阈值电压。之后，降低由字线施加至衬底的擦除电压(举例来说，以-17.5V的电压施加至字线，而0V的电压施加至衬底)。由字线施加至衬底的擦除电压的大小可持续降低，举例来说，其可按照方程式(1)的算式对每一擦除阶段进行降低。也如图5和图6的相关说明所述，擦除法的不同变化可以是只改变衬底电压，或改变字线电压与衬底电压，且其可以线性或非线性方式为之。此外，每一后续阶段的擦除时间也可如同先前所述般进行改变。
图9A与图9B是一代表性实施例的与非门阵列中BE-SONOS存储单元结构的剖面图，前者是横越字线作剖面，后者是沿着字线作剖面。如后所述，本发明也可使用其它类型的介电电荷捕捉存储单元。
如图9A所示，半导体衬底900包括通道区904、905以及与通道区904、905相接触的掺杂源极/漏极端901、902、903。介电电荷捕捉存储单元920、930被分别迭置于通道区904、905之上。以存储单元920为例，其包括(1)一位于通道区904上的介电隧穿结构906、(2)一位于介电隧穿结构906上的介电电荷捕捉层907、(3)一位于介电电荷捕捉层907上的介电阻绝层908及(4)一位于介电阻绝层908上的字线909。如图所示，字线909系穿越图9A的截面，且其是做为存储单元920的栅极。于一实施例中，介于源极与漏极端之间的通道长度是小于50纳米，如其可为30纳米或更小。
图9B所示者为图9A沿字线909进行剖面而得的剖面图，其包括如图9A与图9B所示的部份元件，且其是以相同元件符号表示。多行串联的存储单元是由浅沟道隔离结构(STI)982、983、984所分隔开。如图所示，信道904与相邻信道904A的表面均为平面，但依照生产方式与最终产品的性质的不同，该元件也可采凹陷(内凹)或伸出(外凸)的通道表面。介电隧穿结构906以及其它部分907、908、909是以一共形的方式迭置于信道表面上，不论该表面是平面、内凹或外凸。于一实施例中，介于STI结构间的信道宽是小于50纳米，且在STI技术可接受的情形下，该通道宽越小越好。
图10是图9A另一实施例横越字线作剖面的与非门阵列剖面图，其所示者为一分离栅型与非门阵列，该种阵列是可达到较高的存储单元密度。如图10所示，存储单元920、930、940之间的空隙可被缩小，藉此，于足量的电压施加至作为存储单元栅极的所有字线时，反转层将延伸至存储单元920、930、940下。如此一来，存储单元可透过在存储单元920、930、940之间没有扩散区的方式排列。于某些实施例中，包含有字串选择晶体管与接地选择晶体管的存储单元组将仅是包括两个扩散区，其一是与存储单元组任一端上的每一选择晶体管相邻。关于分离栅型存储单元与其制造方法的相关描述，请参照先前所述的美国专利申请案公开号US2006/0198189A1(其发明名称为「非易失性存储单元、包含该非易失性存储单元的存储器阵列及操作存储单元与阵列的方法」)。
图11是可应用本发明的集成电路1100的简化方块图。集成电路1100包括一在半导体衬底上采用介电电荷捕捉存储单元的存储器阵列1112。字线(或列)与区块选择译码器1114被耦接至多条字线与字串选择线1116，其间并形成电性连接，且该字线(或列)与区块选择译码器1114是沿着存储器阵列1112的列排列。位线(行)译码器与驱动器1118是耦接并电性连接至多条沿着存储器阵列1112的行排列的位线1120，以由存储器阵列1112中的存储单元读取数据，或将数据写入其中。地址是透过总线1122提供至字线译码器与驱动器1114及位线译码器1118。方块1124中的感应放大器与数据输入结构，包括读取、程序化与擦除模式的电流来源，是透过总线1126耦接至位线译码器1118。数据是由集成电路1100上的输入/输出端口，透过数据输入线1128传送至方块1124的数据输入结构。如本实施例所示，集成电路1100也可包括其它电路1130，如一般用途的处理器、特定用途的应用电路或是可提供此存储单元阵列所支持的系统单芯片功能的多模块的组合。数据是由方块1124中的感应放大器，透过数据输出线1132，传送至集成电路1100上的输入/输出端或其它集成电路内或外的数据目的地。
阵列1112可以是与非门阵列、及门阵列或是或非门阵列，端视应用目的而定。
于本实施例中，控制器1134是以偏压调整状态机构为例，其是控制偏压调整供应电压与电流来源1136，如读取、程序化、此处所述的高效能擦除、擦除验证、供字线与位线的程序化验证电压或电流，此外，控制器1134也控制使用存取控制过程的字线/源极线操作，而控制器1134可利用技术领域中已知的特殊目的逻辑电路来实作。于其它实施方式中，控制器1134可包括一般用途的处理器以执行计算机程序来控制元件的操作，而该处理器可以实作于相同的集成电路上。于另外的实施方式中，控制器1134可利用特殊目的逻辑电路与一般用途的处理器的组合来实作。
虽然本发明是已参照实施例来加以描述，然本发明创作并未受限于其详细描述内容。替换方式及修改样式已于先前描述中所建议，且其它替换方式及修改样式将为熟习此项技艺的人士所思及。特别是，所有具有实质上相同于本发明的构件结合而达成与本发明实质上相同结果者，皆不脱离本发明的精神范畴。因此，所有此等替换方式及修改样式系意欲落在本发明于随附权利要求范围及其均等物所界定的范畴之中。

Claims (18)

1.一种操作一介电电荷捕捉存储单元的方法，该介电电荷捕捉存储单元具有一阈值电压且包括一衬底，该衬底包括一信道区、位于该信道区上的一介电电荷捕捉结构以及位于该介电电荷捕捉结构上的一栅极，其特征在于，该方法包括：
由该栅极施加一初始电压至该存储单元的该衬底一预定期间，以降低该存储单元的该阈值电压；以及
由该栅极施加一连串的电压至该存储单元的该衬底，以进一步降低该存储单元的该阈值电压，其中该一连串的电压中的一后续电压的大小是小于该一连串的电压中的一先前电压的大小。
2.根据权利要求1所述的方法，其特征在于，该施加一初始电压的步骤与该施加一连串的电压的步骤是可诱发由该衬底至该介电电荷捕捉结构的富勒-诺丁汉空穴隧穿，以降低该存储单元的该阈值电压。
3.根据权利要求1所述的方法，其特征在于，该施加一连串的电压的步骤包括降低该一连串的电压中相连续的电压间的该电压大小。
4.根据权利要求3所述的方法，其特征在于，该施加一连串的电压的步骤更包括：
于该一连串的电压中相连续的电压间改变该栅极的电压并维持该衬底的电压，或者
于该一连串的电压中相连续的电压间改变该衬底的电压并维持该栅极的电压。
5.根据权利要求3所述的方法，其特征在于，该施加一连串的电压的步骤更包括：
由该栅极施加该一连串的电压中的一第一电压至该衬底，其中该第一电压的大小为该初始电压减去一预定电压值；以及
于该第一电压施加后，由该栅极施加该一连串的电压中的个别电压至该衬底，该多个个别电压的大小为该一连串的电压中一紧邻在先电压的大小减去该预定电压值。
6.根据权利要求5所述的方法，其特征在于，该施加一连串的电压的步骤更包括施加该一连串的电压中的每一个电压该预定期间。
7.根据权利要求6所述的方法，其特征在于：
由该栅极至该衬底的该初始电压介于-10至-20伏特；
该预定电压值介于0.2至1.0伏特；以及
该预定期间介于0.5至3毫秒。
8.根据权利要求5所述的方法，其特征在于，该施加一连串的电压的步骤更包括：
由该栅极施加该一连串的电压中的该第一电压至该衬底一段期间，该段期间为该预定期间加上一第二预定期间；以及
于该第一电压施加后，施加该一连串的电压中的个别电压一段期间，此段期间为该一连串的电压中一紧邻在先电压的施加期间加上该第二预定期间。
9.根据权利要求8所述的方法，其特征在于：
由该栅极至该衬底的该初始电压介于-10至-20伏特；
该预定电压值介于0.2至1.0伏特；
该预定期间介于0.5至3毫秒；以及
该第二预定期间介于0.5至2毫秒。
10.一种存储器元件，其特征在于，包括：
一介电电荷捕捉存储单元，其具有一阈值电压且包括一衬底，该衬底包括一信道区、位于该信道区上的一介电电荷捕捉结构以及位于该介电电荷捕捉结构上的一栅极；以及
一偏压调整状态机构，用以施加一偏压调整以调整该存储单元，该偏压配置包括：
一初始电压，是由该栅极施加至该存储单元的该衬底一预定期间，以降低该存储单元的该阈值电压；以及
一连串的电压，是由该栅极施加至该存储单元的该衬底，以进一步降低该存储单元的该阈值电压，其中该一连串的电压中的一后续电压的大小是小于该一连串的电压中的一先前电压的大小。
11.根据权利要求10所述的元件，其特征在于，该偏压配置是可诱发由该衬底至该介电电荷捕捉结构的富勒-诺丁汉空穴隧穿，以降低该存储单元的该阈值电压。
12.根据权利要求10所述的元件，其特征在于，该偏压配置更包括于该一连串的电压中相连续的电压间，减少由该栅极施加至该衬底的该电压的大小。
13.根据权利要求12所述的元件，其特征在于，该偏压配置更包括：
于该一连串的电压中相连续的电压间，该栅极的电压被改变且该衬底的电压被维持，或者
于该一连串的电压中相连续的电压间，该衬底的电压被改变且该栅极的电压被维持。
14.根据权利要求12所述的元件，其特征在于，该偏压配置更包括：
该一连串的电压中的一第一电压，其是由该栅极施加至该衬底，且其大小为该初始电压减去一预定电压值；以及
该一连串的电压中的不同电压，其是于该第一电压施加后由该栅极施加至该衬底，且其大小为该一连串的电压中一紧邻在先电压的大小减去该预定电压值。
15.根据权利要求14所述的元件，其特征在于，该偏压配置更包括该一连串的电压中的每一个电压施加该预定期间。
16.根据权利要求15所述的元件，其特征在于：
由该栅极至该衬底的该初始电压介于-10至-20伏特；
该预定电压值介于0.2至1.0伏特；以及
该预定期间介于0.5至3毫秒。
17.根据权利要求14所述的元件，其特征在于，该偏压配置更包括：
由该栅极施加至该衬底的该一连串的电压中的该第一电压是施加一段期间，且该段期间是该预定期间加上一第二预定期间；以及
于该第一电压施加后，该一连串的电压中的不同电压是施加一段期间，且此段期间是将该一连串的电压中一紧邻在先电压的施加期间加上该第二预定期间。
18.根据权利要求17所述的元件，其特征在于：
由该栅极至该衬底的该初始电压介于-10至-20伏特；
该预定电压值介于0.2至1.0伏特；
该预定期间介于0.5至3毫秒；以及
该第二预定期间介于0.5至2毫秒。
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