CN101740630A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101740630A
CN101740630A CN200910206768A CN200910206768A CN101740630A CN 101740630 A CN101740630 A CN 101740630A CN 200910206768 A CN200910206768 A CN 200910206768A CN 200910206768 A CN200910206768 A CN 200910206768A CN 101740630 A CN101740630 A CN 101740630A
Authority
CN
China
Prior art keywords
electrode
film
layer
oxide semiconductor
drain electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910206768A
Other languages
English (en)
Other versions
CN101740630B (zh
Inventor
山崎舜平
秋元健吾
河江大辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN101740630A publication Critical patent/CN101740630A/zh
Application granted granted Critical
Publication of CN101740630B publication Critical patent/CN101740630B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/40—Organic transistors
    • H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462—Insulated gate field-effect transistors [IGFETs]
    • H10K10/466—Lateral bottom-gate IGFETs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00—Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having a potential-jump barrier or a surface barrier
    • H10K10/80—Constructional details
    • H10K10/82—Electrodes
    • H10K10/84—Ohmic electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Abstract

公开了一种结构及其制造方法，通过该结构可减轻可能在底栅薄膜晶体管中的源电极与漏电极之间出现的电场集中，并抑制开关特性的的劣化。制造了一种底栅薄膜晶体管，在该底栅薄膜晶体管中氧化物半导体层被设置在源电极和漏电极上，而且与氧化物半导体层接触的源电极的侧表面的角θ1和与氧化物半导体层接触的漏电极的侧表面的角θ2分别被设置为大于或等于20°且小于90°，从而增大了各个电极的侧表面中从上边缘到下边缘的距离。

Description

半导体器件及其制造方法
技术领域
本发明涉及使用氧化物半导体的显示器件及其制造方法。
背景技术
如通常在液晶显示器件中所见到地，在诸如玻璃基板之类的平板上形成的薄膜晶体管是使用非晶硅或多晶硅制造的。使用非晶硅制造的薄膜晶体管具有低场效应迁移率，但能在较大的玻璃基板上形成。反之，使用晶体硅制造的薄膜晶体管具有高场效应迁移率，但由于诸如激光退火之类的结晶步骤的必要，不是总适合于在较大的玻璃基板上形成这样的晶体管。
鉴于上述描述，已经注意到使用氧化物半导体制造薄膜晶体管并将其应用于电子电器或光学器件的技术。例如，专利文献1和专利文献2公开了使用氧化锌或In-Ga-Zn-O基氧化物半导体来形成氧化膜半导体膜以制造薄膜晶体管、以及使用这样的晶体管作为图像显示装置的开关元件等的技术。
专利文献1：日本已公开专利申请No.2007-123861
专利文献2：日本已公开专利申请No.2007-096055
发明内容
本发明的一个目的是提供一种结构及其制造方法，通过该结构可减轻在底栅薄膜晶体管中的源电极与漏电极之间可能出现的电场集中，并抑制开关特性的劣化。
此外，本发明的一个目的是提供一种结构及其制造方法，通过该结构能改善氧化物半导体层的覆盖。
根据本发明，制造了一种底栅薄膜晶体管，在该底栅薄膜晶体管中氧化物半导体层被设置在源电极和漏电极上，而且与氧化物半导体层接触的源电极的侧表面的角θ1和与氧化物半导体层接触的漏电极的侧表面的角θ2分别被设置为大于或等于20°且小于90°，从而增大了各个电极的侧表面中从上边缘到下边缘的距离。
此说明书中公开的本发明的一个实施例是一种半导体器件，其中在具有绝缘表面的基板上形成栅电极，在该栅电极上形成绝缘层，在该绝缘层上形成源和漏电极层，在源和漏电极各自彼此相对的侧表面之间形成氧化物半导体层以与栅电极交迭，且该氧化物半导体层与栅电极之间插入有绝缘层，而且基板表面与源电极的侧表面之间形成的角和基板表面与漏电极的侧表面之间形成的角分别大于或等于20°且小于90°。
通过上述实施例，可实现那些目的中的至少一个。
至少在源和漏电极的侧表面上形成天然氧化物膜，这取决于源和漏电极的金属材料。在蚀刻以形成源和漏电极之后，通过暴露在诸如空气之类的包含氧气的气氛中形成天然氧化物膜。还在蚀刻以形成源和漏电极之后，利用沉积氧化物半导体层的气氛中所包含的氧气来形成天然氧化物膜。
为防止在电极上形成天然氧化物膜，优选地在不暴露给空气的情况下在通过溅射方法形成的金属膜上并与之接触地连续形成缓冲层(也称为n+层)。此缓冲层是氧化物半导体层，它具有比其上形成的氧化物半导体层更小的电阻，而且起源区和漏区的作用。
在上述实施例中，缓冲层被设置在源和漏电极的上表面上，而氧化物半导体层被设置在缓冲层上。在不暴露给空气的情况下连续形成缓冲层(也称为n+层)，这样防止在源和漏电极的上表面上形成天然氧化物膜。
此外，在该底栅薄膜晶体管中，当通过对栅电极施加足够高于阈值电压的电压而使晶体管导通时，漏极电流的通路(沟道长度方向中的电流通路)从漏电极开始通过位于与栅绝缘膜所成界面附近的氧化物半导体层到源电极。
注意，在源和漏电极上设置有氧化物半导体层的底栅薄膜晶体管的沟道长度对应于源和漏电极之间的最短距离，而且是位于源和漏电极之间的、位于与栅绝缘膜所成的界面附近的那部分氧化物半导体层的距离。
在漏和源电极中的每一个的上表面上形成n+层并与该上表面接触的情况下，当各个电极的侧表面上形成的天然氧化物膜的电导率低时，漏极电流的主通路从漏电极开始，并通过n+层、位于与漏电极的侧表面所成的界面附近的那部分氧化物半导体层、位于与栅绝缘膜所成的界面附近的那部分氧化物半导体层、位于与源电极的侧表面所成的界面附近的那部分氧化物半导体层以及n+层到源电极。对于通过溅射方法形成的氧化物半导体层，与形成该膜的表面所成界面附近的膜质量倾向于受形成该膜表面的材料的影响。此处的氧化物半导体层具有与不同材料的至少三个界面：与n+层的界面、与源和漏电极中的每一个的侧面的界面、以及与栅绝缘膜的界面。因此，在该氧化物半导体层中，与漏电极的侧表面上的天然氧化物膜的界面态不同于与栅绝缘膜的界面态，因此位于与漏电极的侧表面所成的界面附近的那部分氧化物半导体层起第一电场驰豫区的作用。同样，在该氧化物半导体层中，与源电极层的侧表面上的天然氧化物膜的界面态不同于与栅绝缘膜的界面态，因此位于与源电极的侧表面所成的界面附近的那部分氧化物半导体层起第二电场驰豫区的作用。
如上所述，与源电极和漏电极的侧表面交迭的氧化物半导体层区域起电场驰豫区的作用。
作为在此说明书中使用的氧化物半导体，形成描述为InMO3(ZnO)m(m＞0)的薄膜，而且制造了使用该薄膜作为半导体层的薄膜晶体管。注意，M表示从Ga、Fe、Ni、Mn以及Co中选择的单种金属元素或多种金属元素。例如，在某些情况下M是Ga，而且M包括除Ga之外的另一种金属元素，在某些情况下诸如Ga和Ni或Ga和Fe。而且，在该氧化物半导体中，在某些情况下，除包含该金属元素作为M之外，还包含诸如Fe或Ni之类的过渡金属元素或过渡金属的氧化物作为杂质元素。在此说明书中，此薄膜也称为In-Ga-Zn-O基非单晶膜。
通过X射线衍射(XRD)观测到非晶结构作为In-Ga-Zn-O基非单晶膜的晶体结构。注意，在通过溅射方法沉积膜之后，对要观测的In-Ga-Zn-O非单晶膜在200℃到500℃，通常在300℃到400℃下，进行热处理10分钟到100分钟。
与氧化物半导体层接触的源电极的侧表面的角度θ1和与氧化物半导体层接触的漏电极的侧表面的角度θ2分别被设置成大于或等于20°且小于90°，因此增大了各个电极的侧表面中从电极上边缘到下边缘的距离，从而增大了第一和第二电场驰豫区的长度，以减轻电场集中。而且，还可通过增大电极的厚度来增大各个电极的侧表面中从电极上边缘到下边缘的距离。
此外，在通过溅射方法形成氧化物半导体层的情况下，如果该电极的侧表面垂直于基板表面，则在电极的侧表面上形成的氧化物半导体层部分的厚度会小于该在电极的上表面上形成的氧化物半导体层部分的厚度。因此，与氧化物半导体层接触的源电极的侧表面的角θ1和与氧化物半导体层接触的漏电极的侧表面的角θ2分别被设置成大于或等于20°且小于90°，因此甚至可在各个电极的侧表面上提高氧化物半导体层的厚度均匀性且能减轻电场的集中。
此外，如图1所示，在连接源电极的侧表面的上边缘与源电极的侧表面的下边缘的直线与源电极的侧表面的斜率基本重合的情况下，可以认为源电极具有楔形，而源电极的侧表面相对于基板表面的角θ1也可被称为第一斜角。同样，在连接漏电极的侧表面的上边缘与漏电极的侧表面的下边缘的直线与漏电极的侧表面的斜率基本重合的情况下，可以认为漏电极具有楔形，而漏电极的侧表面相对于基板表面的角θ2也可被称为第二斜角。
此外，本发明不限于电极的侧表面仅具有一个角的情况，该电极的侧表面可具有台阶，只要源电极的下边缘的侧表面的角θ1和漏电极的下边缘的侧表面的角θ2分别大于或等于20°且小于90°。
本发明的另一实施例是一种半导体器件，其中在具有绝缘表面的基板上形成栅电极，在该栅电极形成上绝缘层，在该绝缘层形成上源和漏电极层，在源和漏电极各自彼此相对的侧表面之间形成氧化物半导体层以与栅电极交迭，且该氧化物半导体层与栅电极之间插入有绝缘层，而且基板表面与源电极下边缘的侧表面之间形成的角和基板表面与漏电极下边缘的侧表面之间形成的角分别大于或等于20°且小于90°。
在上述实施例中，使基板表面与源电极的下边缘的侧表面之间形成的角不同于基板表面与源电极的上边缘的侧表面之间形成的角。此外，使基板表面与漏电极的下边缘的侧表面之间形成的角不同于基板表面与漏电极的上边缘的侧表面之间形成的角。彼此相对而且之间插入有氧化物半导体层的源电极的侧表面的截面与漏电极的侧表面的截面具有彼此基本相同的形状，因为在它们上面进行了同一蚀刻步骤。
例如，源电极和漏电极的上边缘的侧表面各自的角度可被设置为90°，从而源电极和漏电极的下边缘的侧表面各自的角度不同于源电极和漏电极的上边缘的侧表面各自的角度。通过将源电极和漏电极的上边缘的侧表面的各自的角度增大至大于源电极和漏电极的下边缘的侧表面的各自的角度，可将用于形成源和漏电极的掩模之间的间隔设计得较小，这会导致沟道长度的更短设计，例如，1到10μm的沟道长度。
源电极和漏电极中的每一个的侧表面可具有弯曲表面；例如，在源电极和漏电极中的每一个的截面形状中，电极的下边缘部分可具有一弯曲表面，该弯曲表面至少部分源自位于电极以外的曲率半径中心。源和漏电极层中的每一个的侧表面可具有从各个电极层的上表面向基板扩展的截面形状。
可通过干法蚀刻或湿法蚀刻形成具有如上所述的多种截面形状的这些电极。作为用于干法蚀刻的蚀刻装置，可使用利用反应离子蚀刻法(RIE法)的蚀刻装置、使用诸如ECR(电子回旋共振)或ICP(感应耦合等离子体)之类的高密度等离子体源的干法蚀刻装置。作为相比于ICP蚀刻装置可在更大面积上获得均匀放电的干法蚀刻装置，存在ECCP(增强电容性耦合等离子体)模式装置，在该装置中，上电极接地、13.56MHz的高频功率源连接至下电极、而且3.2MHz的低频功率源连接至下电极。例如，即使使用了第十代的超过3m大小的基板作为该基板，也能应用此ECCP模式蚀刻装置。
源和漏电极中的每一个可以是单层或使用两种不同材料形成的至少两层的叠层。
涉及实现上述结构的制造方法的本发明的另一实施例是一种用于制造半导体器件的方法，其中：在具有绝缘表面的基板上形成栅电极；形成栅绝缘层以覆盖该栅电极；在不暴露给空气的情况下形成导电层和缓冲层以堆叠在该栅绝缘层上；选择性蚀刻导电层和缓冲层以形成各具有侧表面的源电极和漏电极，侧表面相对于基板表面形成大于或等于20°且小于90°的角；以及在栅绝缘层、源电极以及漏电极上形成氧化物半导体层。
在涉及该制造方法的上述实施例中，缓冲层包含铟、镓以及锌，而且可在使用与用于在缓冲层上形成的氧化物半导体层的靶相同的靶的情况下使用。可通过改变膜沉积气氛单独地形成缓冲层和氧化物半导体层，而且可通过使用相同靶降低制造成本。
根据涉及该制造方法的上述实施例，在不暴露给空气的情况下形成堆叠在栅绝缘层上的导电层和缓冲层，即执行连续膜沉积。
在涉及制造方法的上述实施例中，使用诸如铝、钨、铬、钽、钛或钼之类的金属材料或它们的合金材料形成导电层，该导电层又形成源和漏电极。该导电层可以是至少两层的叠层；例如，可使用层叠了作为下层的铝层和作为上层的钛层的叠层、层叠了作为下层的钨层和作为上层的钼层的叠层、层叠了作为下层的铝层和作为上层的钼层的叠层等。此说明书中的连续膜沉积指的是，通过控制设置了加工基板的气氛以使它稳定处于真空或惰性气体气氛(氮气气氛或稀有气体气氛)而不暴露给诸如空气之类的受污染环境，执行从通过溅射法的第一膜沉积步骤到通过溅射法的第二膜沉积步骤的一系列步骤。通过连续膜沉积，可在已经清洁过的加工基板上执行膜沉积，以免水汽附着等。
在同一室中执行从第一沉积步骤到第二膜沉积步骤的一系列步骤在此说明书的连续膜沉积的范围内。
此外，以下情况也在此说明书的连续膜沉积的范围内：在不同室中执行从第一膜沉积步骤到第二膜沉积步骤的一系列步骤的情况下，在第一膜沉积步骤之后在不暴露给空气的情况下将加工基板转移至另一室并使其经受第二膜沉积。
此外，以下情况也在此说明书的连续膜沉积的范围内：在第一膜沉积步骤与第二膜沉积步骤之间设置基板转移步骤、对齐步骤、缓慢冷却步骤、将基板加热或冷却至第二膜沉积步骤所需温度的步骤等。
不过，在第一膜沉积步骤与第二膜沉积步骤之间设置了诸如清洁步骤、湿法蚀刻、或抗蚀剂形成之类的使用了液体的步骤的情况不在此说明书的连续膜沉积的范围内。
在此说明书中，在器件被设置在基板表面上的情况下，诸如“在......上”、“在......下”、“侧”、“水平”、或“垂直”之类的表达方向的词表示基于基板表面的方向。
注意，此说明书中所使用的诸如“第一”和“第二”之类的序数是为了方便，而不表示步骤顺序或层堆叠顺序。此外，此说明书中的序数不表示指定本发明的特定名称。
调节了基板表面与源电极的侧表面形成的角度和基板表面与漏电极的侧表面形成的角度，从而改善了设置在源电极和漏电极上的氧化物半导体层的覆盖。
提供了电场驰豫区，从而减轻了源电极与漏电极之间可能出现的电场集中，并抑制薄膜晶体管的开关特性的降低。
附图说明
图1是示出半导体器件的一个示例的截面图。
图2是示出半导体器件的一个示例的截面图。
图3A和3B是示出用于制造半导体器件的方法的一个示例的截面图。
图4A到4C是示出用于制造半导体器件的方法的一个示例的截面图。
图5是示出用于制造半导体器件的方法的一个示例的俯视图。
图6是示出用于制造半导体器件的方法的一个示例的俯视图。
图7是示出用于制造半导体器件的方法的一个示例的俯视图。
图8是示出用于制造半导体器件的方法的一个示例的俯视图。
图9A1和9B1是示出端子部分的截面图的一个示例的视图，而图9A2和9B2是示出端子部分的俯视图的一个示例的视图。
图10是示出用于制造半导体器件的方法的一个示例的俯视图。
图11是示出半导体器件的一个示例的截面图。
图12A和12B是示出半导体器件的框图的示例的视图。
图13是示出信号线驱动器电路的结构的一个示例的简图。
图14是示出信号线驱动器电路的操作的时序图。
图15是示出信号线驱动器电路的操作的一个示例的时序图。
图16是示出移位寄存器的结构的一个示例的简图。
图17是示出图16中所示的触发器的连接结构的简图。
图18是示出半导体器件的像素等效电路的一个示例的简图。
图19A到19C是示出半导体器件的示例的截面图。
图20A1和20A2是示出半导体器件的示例的俯视图，而图20B是示出半导体器件的一个示例的截面图。
图21是示出半导体器件的一个示例的截面图。
图22A和22B是示出半导体器件的一个示例的俯视图和截面图。
图23A和23B是示出电子纸的使用模式的示例的视图。
图24是电子书阅读器的一个示例的外部视图。
图25A和25B是示出电视设备和数码相框的各自示例的外部视图。
图26A和26B是娱乐机的示例的外部视图。
图27是示出移动电话的一个示例的外部视图。
图28是示出薄膜晶体管的电特性的一个示例的曲线图。
图29是制造用来测量电特性的薄膜晶体管的俯视图。
图30A到30C是示出用于制造样本的工艺的截面图。
图31A和31B是示出样本的截面的一部分的照片和截面图。
图32A是示出半导体器件的截面结构的一个示例，图32B是其等效电路图，而图32C是其俯视图。
图33A到33C是示出计算模型的结构的截面图。
图34是示出计算结果的曲线图。
图35是示出计算结果的曲线图。
图36是示出计算结果的曲线图。
图37A和37B是示出计算结果的曲线图(比较示例)。
具体实施方式
以下将描述本发明的实施例。
[实施例1]
在图1中示出了薄膜晶体管170设置在基板上的情况。图1是薄膜晶体管的截面图的一个示例。
设置在具有绝缘表面的基板100上的栅电极101被栅绝缘层102覆盖，而第一引线和第二引线设置在与栅电极101交迭的栅绝缘层102上。缓冲层设置在起源电极层105a和漏电极层105b作用的第一引线和第二引线中的每一个上。第一缓冲层104a设置在源电极层105a上，而第二缓冲层104b设置在漏电极层105b上。氧化物半导体层103设置在第一缓冲层104a和第二缓冲层104b上。
在图1中，作为具有透光性的基板100，可使用以康宁有限公司制造的7059玻璃、1737玻璃等为代表的钡硼硅玻璃、铝硼硅玻璃等基板。
栅电极101是单层或由不同金属材料制成的叠层。作为栅电极101的材料，使用金属材料(从铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)以及钪(Sc)中选择的元素或包括该元素作为其组成部分的合金)。栅电极101的侧面的角度被设置成大于或等于20°且小于90°。通过蚀刻形成栅电极101，以至少在其边缘部分具有楔形形状。
可使用通过溅射方法或等离子体CVD方法获得的诸如氧化硅膜、氧氮化硅膜、氮化硅膜、氧化铝膜或氧化钽膜之类的绝缘膜将栅绝缘层102形成为具有单层结构或层叠结构。优选地选择能提供足够高的蚀刻选择性的材料，以便蚀刻而在栅绝缘层102上形成源电极层105a和漏电极层105b。在蚀刻源电极层105a和漏电极层105b时，栅绝缘层102的表面可最多被蚀刻约20nm；而且优选地将栅绝缘层102的浅层蚀刻去较小厚度以去除金属材料的蚀刻残留物。
源电极层105a和漏电极层105b分别是单层或由不同金属材料制成的叠层。作为源电极层105a和漏电极层105b中的每一个的材料，使用金属材料(从铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)以及钪(Sc)中选择的元素或包括该元素作为其组成部分的合金)。
关于源电极层105a的截面形状，如图1所示，基板表面与源电极层105a侧面之间形成的角θ1被设置成大于或等于20°且小于90°。同样，关于漏电极层105b的截面形状，如图1所示，基板表面与漏电极层105b侧面之间形成的角θ2被设置成大于或等于20°且小于90°。角θ1和θ2基本彼此相等，因为在其上执行了相同的蚀刻步骤(干法蚀刻或湿法蚀刻)。与氧化物半导体层接触的源电极层105a的侧面的角θ1和与氧化物半导体层接触的漏电极层105b的侧面的角θ2均被设置成大于或等于20°且小于90°，因此增大了源电极层105a和漏电极层105b中的每一个中从上边缘到下边缘的距离。
虽然描述了当假定基板的后表面的平面是图1中的基板表面时的角θ1和θ2，但本发明不限于此，而且即使假定基板的前表面的平面是基板表面，角θ1和θ2也不变，因为基板的后表面的平面与基板的前表面的平面平行。
在具有上述形状的源电极层105a和漏电极层105b上形成氧化物半导体层103。如下地形成氧化物半导体层103：使用包括In、Ga以及Zn(In2O3∶Ga2O3∶ZnO＝1∶1∶1)的氧化物半导体靶，在基板与靶之间的距离为170mm、压力为0.4Pa以及直流(DC)电源为0.5kW、包含氧气的氩气气氛下的条件下进行膜沉积，并形成抗蚀剂掩模，而且所沉积的膜被选择性蚀刻以去除其不必要的部分。注意，优选地使用脉冲直流(DC)电源，这样可减少灰尘并使厚度分布均匀。氧化物半导体膜的厚度被设置为5到200nm。在此实施例中，氧化物半导体膜的厚度为100nm。
优选地在源电极层105a与氧化物半导体层103之间设置第一缓冲层104a。优选地在漏电极层105b与氧化物半导体层103之间设置第二缓冲层104b。
第一缓冲层104a和第二缓冲层104b分别是具有比氧化物半导体层103更低电阻的氧化物半导体层(n+层)，并起源区和漏区的作用。
在此实施例中，分别形成n+层如下：使用In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶在压力为0.4Pa、功率为500W、沉积温度为室温以及氩气流速为40sccm的条件下通过溅射方法进行膜沉积。不论是否使用In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶，在开始膜沉积之后可立刻形成包括大小为1到10nm晶粒的In-Ga-Zn-O基非单晶膜。注意，可以认为通过适当调节靶中的组分比、膜沉积压力(0.1到2.0Pa)、功率(250到3000W∶8英寸
Figure G2009102067683D0000111
)、温度(室温到100℃)、反应溅射沉积条件等可调节晶粒的存在与否或晶粒的密度，并可将其直径大小调节在1到10nm范围内。第二In-Ga-Zn-O基非单晶膜具有5nm到20nm的厚度。不言而喻，当膜包括晶粒时，各个晶粒的大小不会超过膜的厚度。在此实施例中，第二In-Ga-Zn-O基非单晶膜的厚度是5nm。
在不暴露给空气的情况下通过溅射方法形成和堆叠形成源电极层105a和漏电极层105b的导电膜和形成n+层的氧化物半导体膜，可防止源和漏电极层在制造过程中暴露给空气，从而可防止灰尘附着于其上。
对于通过溅射方法形成的氧化物半导体层103，在与形成该膜的表面所成的界面附近，膜质量倾向于受形成该膜表面的材料的影响。此处的氧化物半导体层具有与不同材料的至少三个界面：与n+层的界面、与源和漏电极中的每一个的侧面的界面、以及与栅绝缘膜的界面。因此，在氧化物半导体层103中，与漏电极层的侧表面上的天然氧化物膜的界面态不同于与栅绝缘膜的界面态，因此在与漏电极层的侧表面所成的界面附近的氧化物半导体层部分起第一电场驰豫区106a的作用。同样，在氧化物半导体层中，与源电极层的侧表面上的天然氧化物膜的界面态不同于与栅绝缘膜的界面态，因此在与源电极层的侧表面所成的界面附近的氧化物半导体层部分起第二电场驰豫区106b的作用。与氧化物半导体层接触的源电极的侧表面的角度θ1和与氧化物半导体层接触的漏电极的侧表面的角度θ2分别被设置成大于或等于20°且小于90°，因此增大了各个电极的侧表面中从上边缘到下边缘的距离，从而增大了第一电场驰豫区106a的长度L1和第二电场驰豫区106b的长度L2，以减轻电场集中。还可通过增大电极的厚度来增大各个电极的侧表面中从电极上边缘到下边缘的距离。
此外，在通过溅射方法形成氧化物半导体层103的情况下，如果电极的侧表面垂直于基板表面，则在电极的侧表面上形成的氧化物半导体层103部分的厚度会小于在电极的上表面上形成的氧化物半导体层103部分的厚度。因此，与氧化物半导体层接触的源电极的侧表面的角θ1和与氧化物半导体层接触的漏电极的侧表面的角θ2分别被设置成大于或等于20°且小于90°，因此甚至可在各个电极的侧表面上提高氧化物半导体层的厚度均匀性、可抑制氧化物半导体层103的厚度的部分减少、以及可减轻电场的集中。
[实施例2]
图1中示出了连接源电极层(或漏电极层)的侧表面的上边缘与源电极层(或漏电极层)的侧表面的下边缘的直线与源电极层(或漏电极层)的侧表面的斜率基本重合的情况。在实施例2中，将使用图2描述源电极层(或漏电极层)的侧表面具有台阶的情况。只要源电极层的下边缘的侧表面的角θ1和漏电极层的下边缘的侧表面的角θ2分别大于或等于20°且小于90°，则该电极的侧表面就会具有台阶。注意，在图2中，对与图1中共有的部分使用了相同的附图标记。
设置在具有绝缘表面的基板100上的栅电极101被栅绝缘层102覆盖，而第一引线和第二引线设置在与栅电极101交迭的栅绝缘层102上。缓冲层设置在起源电极层405a和漏电极层405b作用的第一引线和第二引线中的每一个上。第一缓冲层404a设置在源电极层405a上，而第二缓冲层404b设置在漏电极层405b上。氧化物半导体层403设置在第一缓冲层404a和第二缓冲层404b上。
具有绝缘表面的基板100、栅电极101以及栅绝缘层102与实施例1中的相同，从而在此实施例中省略了对它们的具体描述。
源电极层405a和漏电极层405b分别是单层或由不同金属材料制成的叠层。作为源电极层405a和漏电极层405b中的每一个的材料，使用金属材料(从铝(Al)、铜(Cu)、钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)以及钪(Sc)中选择的元素或包括该元素作为其组成部分的合金)。
在此实施例中描述了使用100nm厚的单层钨膜作为源电极层405a和漏电极层405b、而且通过使用环形天线利用ICP蚀刻装置形成图2中所示的源电极层405a和漏电极层405b的侧表面形状的情况。
在此实施例中，通过在以下条件下产生等离子体进行蚀刻：CF4的气体流速是25sccm、Cl3的气体流速是25sccm、O2的气体流速是10sccm、以及500W的RF(13.56MHz)功率在1.5Pa的压力下被施加给环形电极。10W的RF(13.56MHz)功率被施加给基板侧(样本平台)，这意味着实质上施加了负自偏置电压。当至少绝缘栅膜102被暴露某种程度时，此蚀刻工艺停止，从而形成具有台阶的电极的侧表面。
通过上述蚀刻条件，相对于源电极层405a的截面形状，可使基板的表面与源电极层405a的侧表面的下边缘之间形成的角度θ1大于或等于20°且小于90°；且如图2所示，θ1约为40°。此外，基板表面与源电极层405a的侧表面的上边缘之间形成的角度是约90°。彼此相对而且之间插入有氧化物半导体层403的源电极层405a的侧表面的截面与漏电极层405b的侧表面的截面具有彼此基本相同的形状，因为在它们上面进行了同一蚀刻步骤。
通过将源电极层405a和漏电极层405b的上边缘的侧表面的各自角度增大至大于源电极层405a和漏电极层405b的下边缘的侧表面的各自角度，可将用于形成源和漏电极层405a和405b的掩模之间的间隔设计得较小，这会导致沟道长度的更短设计，例如1到10μm的沟道长度。
本发明不限于上述方法，而且还可通过以下方法在各个电极的侧表面中形成台阶：堆叠形成源电极层405a和漏电极层405b的具有对蚀刻气体的不同蚀刻速率的材料，以使具有低蚀刻速率的材料层和具有高蚀刻速率的材料层分别被堆叠为下层和上层，并在它们上面执行蚀刻。
彼此相对且之间插入有氧化物半导体层403的电极的两个侧表面均具有台阶，因此增大了在各个电极的侧表面中电极的上边缘到下边缘的距离，从而增大了第一电场驰豫区406a的长度L3和第二电场驰豫区的长度L4，以减轻电场集中。
为进一步增大源电极层和漏电极层中的每一个的侧表面中从电极的上边缘到下边缘的距离，可在上述干法蚀刻之后执行湿法蚀刻，以为彼此相对且之间插入有氧化物半导体层403的电极的侧表面提供部分弧形表面。
替代地，代替上述干法蚀刻，可通过湿法蚀刻形成源电极层和漏电极层，以使源电极层的下边缘的侧表面的角θ1和漏电极层的下边缘的侧表面的角θ2分别大于或等于20°且小于90°。源和漏电极层中的每一个的侧表面可具有从各个电极层的上表面向基板扩展的截面形状。
此实施例可酌情与实施例1组合。
[实施例3]
在此实施例中，参考图3A和3B、4A到4C、5到8以及图9A1和9A2以及9B1和9B2描述薄膜晶体管及其制造方法。
在图3A中，作为具有透光性质的基板100，可使用钡硼硅玻璃、铝硼硅玻璃等玻璃基板。
接着，在基板100的整个表面上形成导电层，执行第一光刻步骤以形成抗蚀剂掩模，以及通过蚀刻去除不必要的部分以形成引线和电极(栅极引线包括栅电极101、电容器引线108以及第一端子121)。此时，进行蚀刻以使栅电极101的至少边缘部分成为楔形。图3A是此阶段的截面图。此阶段的俯视图对应于图5。
使用从钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、铝(Al)以及铜(Cu)中选择的元素或包括该元素作为组分的合金、或组合该元素的合金膜、或包括该元素作为其组分的氮化物分别形成包括栅电极101的栅引线、电容器引线108以及端子部分中的第一端子121。在这些元素中，优选地使用诸如铝(Al)或铜(Cu)之类的低阻导电材料，不过因为铝自身具有诸如低耐热性和有受腐蚀倾向之类的缺点，所以使用以下来形成它们：从钛(Ti)、钽(Ta)、钨(W)、钼(Mo)、铬(Cr)、钕(Nd)、铝(Al)以及铜(Cu)中选择的元素、包括这些元素的任一种或全部的组合的合金膜、或包括该元素作为其组分的氮化物。
然后，在整个栅电极层101之上形成栅绝缘层102。通过溅射方法等将栅绝缘层102形成为50nm到250nm的厚度。
例如，作为栅绝缘层102，通过溅射方法形成100nm厚的氧化硅膜。栅绝缘层102不限于这样的氧化硅膜，且可以是使用诸如氧氮化硅膜、氮化硅膜、氧化铝膜或氧化钽膜之类的另一绝缘膜的单层或叠层。
接着，通过溅射方法或真空蒸发方法使用金属材料在栅绝缘层102上形成导电膜。作为导电膜的材料，可以是从Al、Cr、Ta、Ti、Mo以及W中选择的元素、包含这些元素中的任一种作为其组分的合金、包含这些元素中的任一种或全部的组合的合金膜等。在此实施例中，通过以此顺序堆叠铝(Al)膜和钛(Ti)膜形成导电膜。替代地，该导电膜可具有钛膜叠在钨膜上的三层结构。进一步替代地，该导电膜可具有包含硅的钛膜或铝膜的单层结构。
接着，通过溅射方法在导电膜上形成第一氧化物半导体膜(第一In-Ga-Zn-O基非单晶膜)。在此实施例中，如下地形成第一氧化物半导体膜：使用In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶在压力为0.4Pa、功率为500W、沉积温度为室温以及氩气流速为40sccm的条件下通过溅射方法进行膜沉积。不论是否使用In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶，在开始膜沉积之后可立刻形成包括大小为1到10nm的晶粒的In-Ga-Zn-O基非单晶膜。注意，可以认为通过适当调节靶中的组分比、膜沉积压力(0.1到2.0Pa)、功率(250到3000W：8英寸
Figure G2009102067683D0000151
)、温度(室温到100℃)、反应溅射沉积条件等可调节晶粒的存在与否或晶粒的密度，并可将其直径大小调节在1到10nm范围内。第一In-Ga-Zn-O基非单晶膜具有5nm到20nm厚度。不言而喻，当膜包括晶粒时，晶粒的大小不会超过膜的厚度。在此实施例中，第一In-Ga-Zn-O基非单晶膜的厚度是5nm。接着，执行第二光刻步骤以形成抗蚀剂掩模，并且蚀刻第一In-Ga-Zn-O基非单晶膜。在此实施例中，执行使用ITO07N(由Kanto Chemical公司制造)的湿法蚀刻工艺以去除像素部分中的不必要部分，从而形成第一In-Ga-Zn-O基非单晶膜111a和111b。此处的蚀刻工艺不限于湿法蚀刻，而可以是干法蚀刻。
接着，通过使用像用于蚀刻第一In-Ga-Zn-O基非单晶膜一样的抗蚀剂掩模，通过蚀刻去除不必要的部分以形成源电极层105a和漏电极层105b。这时使用湿法蚀刻或干法蚀刻作为蚀刻方法。这里，执行使用SiCl4、Cl2以及BCl3的混合气体的湿法蚀刻工艺以蚀刻堆叠了Al膜和Ti膜的导电膜，从而形成源电极层105a和漏电极层105b。图3B示出了此阶段的截面。图6A是此阶段的俯视图。
通过此蚀刻步骤，使与稍后形成的氧化物半导体层接触的源电极层105a的侧表面的角θ1和漏电极层105b的侧表面的角θ2大于或等于20°且小于90°。彼此相对且之间插入有氧化物半导体层的电极的侧表面的楔形使氧化物半导体层与源电极层和漏电极层的侧表面交迭的相应区域起电场驰豫区的作用。
在第二光刻工艺中，使用与源电极层105a和漏电极层105b的材料相同的材料形成的第二端子122保留在端子部分中。注意，第二端子122电连接至源引线(包括源电极层105a的源引线)。在端子部分中，第一In-Ga-Zn-O基非单晶膜123保留在第二端子122上与第二端子122交迭。
在电容器部分中，保留由与源电极层105a和漏电极层105b的材料相同的材料制成的电容器电极层124。此外，在电容器部分中，第一In-Ga-Zn-O基非单晶膜111c保留在电容器电极层124上与电容器电极层124交迭。
接着，去除抗蚀剂掩模，然后在不暴露给空气的情况下形成第二氧化物半导体膜(此实施例中的第二In-Ga-Zn-O基非单晶膜)。在等离子体处理之后在不暴露给空气的情况下形成第二In-Ga-Zn-O基非单晶膜可有效防止灰尘等附着到栅绝缘层与半导体膜之间的界面。在此实施例中，在氩气或氧气气氛中使用具有8英寸直径且包含In、Ga以及Zn(In2O3∶Ga2O3∶ZnO＝1∶1∶1)的氧化物半导体靶、在基板与靶的距离被设置成170mm、0.4Pa的气压下、以及直流(DC)功率源为0.5kW的情况下形成第二In-Ga-Zn-O基非单晶膜。注意，优选地使用脉冲直流(DC)电源，这样可减少灰尘并使厚度分布均匀。第二In-Ga-Zn-O基非单晶膜被形成为具有5nm到200nm厚度。在此实施例中，第二In-Ga-Zn-O基非单晶膜的厚度是100nm。
第二In-Ga-Zn-O基非单晶膜的膜沉积条件不同于第一In-Ga-Zn-O基非单晶膜的沉积条件，从而形成的第二In-Ga-Zn-O基非单晶膜具有比第一In-Ga-Zn-O基非单晶膜更高的电阻。例如，在氧气流速与氩气流速比高于第一In-Ga-Zn-O基非单晶膜的沉积条件下的氧气流速与氩气流速比的条件下形成第二In-Ga-Zn-O基非单晶膜。具体而言，第一In-Ga-Zn-O基非单晶膜在稀有气体(例如氩气或氦气)气氛(或氧气少于或等于10％且氩气多于或等于90％的气氛)中形成，而第二In-Ga-Zn-O基非单晶膜在氧气气氛(或氧气流速与氩气流速比为1∶1或更高的气氛)中形成。
然后，优选地在200℃至600℃下，通常在300℃至500℃下，执行热处理。在此实施例中，在氮气气氛或空气下、在350℃、在熔炉中执行热处理一小时。通过此热处理，在In-Ga-Zn-O基非单晶膜中发生原子级重排。因为热处理释放了阻止载流子运动的应力，所以热处理(包括光退火)是很重要的。对热处理的定时不存在特殊限制，只要它在第二In-Ga-Zn-O基非单晶膜形成之后进行即可，而且例如，可在像素电极形成之后执行热处理。
接着，执行第三光刻工艺以形成抗蚀剂掩模，而且通过蚀刻去除不必要的部分，从而形成半导体层103。在此实施例中，执行使用ITO07N(由Kanto Chemical公司制造)的湿法蚀刻工艺以去除第二In-Ga-Zn-O基非单晶膜，从而形成半导体层103。在通过湿法蚀刻去除的情况下，可使用蚀刻的废液再造氧化物半导体以用于再次制造靶。
通过回收氧化物半导体中包括的已知为稀有金属的铟或镓可实现使用氧化物半导体形成的产品的资源节省和成本降低。
同一蚀刻剂用于第一In-Ga-Zn-O基非单晶膜和第二In-Ga-Zn-O基非单晶膜，因此通过此蚀刻操作去除了第一In-Ga-Zn-O基非单晶膜。因此，被第二In-Ga-Zn-O基非单晶膜覆盖的第一In-Ga-Zn-O基非单晶膜的侧表面受到保护，而暴露给外部的第一In-Ga-Zn-O基非单晶膜的部分111a和111b被蚀刻，从而形成第一缓冲层104a和第二缓冲层104b。半导体层103的蚀刻工艺不限于湿法蚀刻，而可以是干法蚀刻。通过上述步骤，可制造包括作为沟道形成区的半导体层103的薄膜晶体管170。图4A是此阶段的截面图。图7示出了此阶段的俯视图。
接着，去除抗蚀剂掩模，并形成保护绝缘膜107以覆盖半导体层。可通过溅射方法使用氮化硅膜、氧化硅膜、氧氮化硅膜、氧化铝膜、氧氮化铝膜、氧化钽膜等形成保护绝缘膜107。
接着，执行第四光刻步骤以形成抗蚀剂掩模，并蚀刻保护绝缘层107以形成达到漏电极层105b的接触孔125。此外，还在同一蚀刻步骤中形成达到第二端子122的接触孔127。此外，还在同一蚀刻步骤中形成达到电容器电极层124的接触孔109。为减少掩模数量，优选使用同一抗蚀剂掩模蚀刻栅绝缘层，从而使用同一抗蚀剂掩模形成达到栅电极的接触孔126。图4B是此阶段的截面图。
接着，去除抗蚀剂掩模，并且形成透明导电膜。通过溅射方法、真空蒸发方法等使用氧化铟(In2O3)、氧化铟一氧化锡合金(In2O3-SnO2，简称为ITO)等形成该透明导电膜。使用盐酸基溶液对这样的材料执行蚀刻处理。替代地，因为在蚀刻ITO时尤其往往会产生残留物，所以可使用氧化铟和氧化锌合金(In2O3-ZnO)以提高蚀刻可加工性。
接着，执行第五光刻步骤以形成抗蚀剂掩模，从而通过蚀刻去除不必要的部分以形成像素电极层110。
在第五光刻步骤中，通过电容器电极层124和像素电极层110以及电容器部分中用作电介质的栅绝缘层102形成存储电容器。电容器引线108通过接触孔109电连接至电容器电极层124。
此外，在第五光刻步骤中，第一端子和第二端子被抗蚀剂掩模覆盖，从而透明导电膜128和129保留在端子部分中。透明导电膜128和129用作用于与FPC连接的电极或引线。在第二端子122上形成的透明导电膜129用作起源引线的输入端子作用的连接端子电极。
然后去除抗蚀剂掩模，而图4C是此阶段的截面图。图8A是此阶段的俯视图。
图9A1和9A2分别是此阶段的栅引线端子部分的截面图和俯视图。图9A1是沿图9A2中的线C1-C2的截面图。在图9A1中，在保护绝缘膜154上形成的透明导电膜155是起输入端子作用的连接端子电极。此外，在图9A1的端子部分中，由与栅引线相同的材料形成的第一端子151和由与源引线相同的材料形成的连接电极层153彼此交迭且它们之间插入有栅绝缘层152，且通过透明导电膜155彼此电连接。注意，图4C中所示的透明导电膜128和第一端子121彼此接触的部分对应于图9A1中透明导电膜155与第一端子151彼此接触的部分。
图9B1和9B2分别是不同于图4C中所示源引线端子部分的源引线端子部分的截面图和俯视图。图9B1是沿图9B2中的线D1-D2的截面图。在图9B1中，在保护绝缘膜154上形成的透明导电膜155是起输入端子作用的连接端子电极。在图9B1中的端子部分中，使用与栅引线的材料相同的材料形成的电极156位于电连接至源引线的第二端子150下方且与其交迭，其中栅绝缘层102插入在电极156与第二端子150之间。电极156未电连接至第二端子150。当电极156被设置成，例如，浮置、GND或0V，以使电极156的电位不同于第二端子150的电位时，可形成用于防止噪声或静电的电容器。此外，第二端子150电连接至透明导电膜155，其中保护绝缘膜154插入它们之间。
根据像素密度设置多个栅引线、源引线以及电容器引线。在端子部分中，还分别安排了多个与栅引线相同电位的第一端子、与源引线相同电位的第二端子、与电容器引线相同电位的第三端子等。对各种端子的数量并无特殊限制，而且可酌情确定端子的数量。
通过这六个光刻步骤，可使用五个光刻掩模完成包括作为底栅n沟道薄膜晶体管的薄膜晶体管170的像素薄膜晶体管部分，且可完成存储电容器。当这些像素薄膜晶体管部分和存储电容器被安排在对应于它们各自像素的矩阵中时，可形成像素部分，而且可获得用于制造有源矩阵显示装置的基板之一。为简便起见，在此说明书中将这样的基板称为有源矩阵基板。
当制造有源矩阵液晶显示装置时，有源矩阵基板和设置有对电极的对基板被相互接合，液晶层插入在它们之间。注意，在有源矩阵基板上设置有电连接至对基板上的对电极的公共电极，而且在端子部分中设置有电连接至公共电极的第四端子。设置此第四端子从而公共电极被固定至诸如GND或0V之类的预定电位。
本发明的一个实施例不限于图8的像素结构，而且图10示出了不同于图8的俯视图的示例。图10示出未设置电容器引线、且像素电极与毗邻像素的栅引线交迭、而且保护绝缘膜和栅绝缘层插入在像素电极与毗邻像素电极之间以形成存储电容器的示例。在该情况下，可忽略电容器引线和连接至该电容器引线的第三端子。注意，在图10中，由相同的附图标记标注与图8中相同的部分。
在有源矩阵液晶显示装置中，通过驱动排列成矩阵的像素电极在屏幕上形成显示图案。具体而言，在选定的像素电极与对应于该像素电极的对电极之间施加电压时，设置在该像素电极与该对电极之间的液晶层受光调制，而此光调制被识别为显示图案。
在显示运动图像时，液晶显示装置具有的问题在于，液晶分子本身的长响应时间引起运动图像的拖影或模糊。为改善液晶显示装置的运动图像特性，采用了称为黑插入的驱动方法，其中每隔一个帧周期在整个屏幕上显示黑色。
替代地，可采用称为双帧率驱动的驱动方法，其中垂直周期率是通常垂直周期的1.5或2倍，以改善运动图像特性。
进一步替代地，为改善液晶显示装置的运动图像特性，可采用一种启动方法，其中使用多个LED(发光二极管)或多个EL光源来形成作为背光的表面光源、而且在一个帧周期中以脉冲方式独立地驱动该表面光源的各个光源。作为该表面光源，可使用三种或更多种类型的LED，或可使用发射白光的LED。因为能独立地控制多个LED，所以可使LED的发光时序与光调制液晶层的时序同步。根据此驱动方法，可使部分LED截止；从而，可获得降低功耗的效果，尤其是显示具有大部分为黑的图像的情况下。
通过组合这些驱动方法，相比于常规液晶显示装置的显示特性，可改善液晶显示装置的诸如运动图像特性之类的显示特性。
实施例3中获得的n沟道晶体管包括沟道形成区中的In-Ga-Zn-O基非单晶半导体膜且具有良好的动态特性。因此，可对此实施例的n沟道晶体管组合应用这些驱动方法。
当制造发光显示器件时，有机发光元件的一个电极(也称为阴极)被设置为诸如GND或0V之类的低电源电位；因此，端子部分设置有用于将该阴极设置为诸如GND或0V之类的低电源电位的第四端子。此外，当制造发光显示器件时，除源引线和栅引线之外，还设置了电源线。因此，端子部分设置有电连接至该电源线的第五端子。
根据此实施例，该薄膜晶体管具有包括栅电极层、栅绝缘层、源和漏电极层、源和漏区(包含In、Ga以及Zn的氧化物半导体层)以及半导体层(包含In、Ga以及Zn的氧化物半导体层)的层叠结构，而且通过等离子体处理改变栅绝缘层的表面质量，因此可保持半导体膜薄且能抑制寄生电容。注意，即使半导体层薄时也能充分抑制寄生电容，因为其厚度相对于栅绝缘层的厚度是足够的。
根据此实施例，可获得具有高导通/截止比的薄膜晶体管，从而可制造具有高动态特性的薄膜晶体管。因此，可提供包括具有高电特性和高可靠性的薄膜晶体管的半导体器件。
[实施例4]
在此实施例中，将描述作为半导体器件的电子纸的示例。
图11示出作为半导体器件的示例的有源矩阵电子纸，它不同于液晶显示装置。可按照类似于实施例3中所描述的像素部分中的薄膜晶体管相似的方式制造在该半导体器件的像素部分中使用的薄膜晶体管581，而且它是包括In-Ga-Zn-O基非单晶膜作为半导体层的薄膜晶体管。此外，如实施例1所描述，彼此相对且之间插入有氧化物半导体层的两个电极的侧表面的楔形允许制造包括设置有电场驰豫区的多个高可靠薄膜晶体管的电子纸。
图11中的电子纸是使用扭转球显示系统的显示器件的示例。扭转球显示方法采用一种方法，其中通过将分别着色为黑色或白色的球状粒子安排在作为用于显示元件的电极层的第一电极层与第二电极层之间、而且在第一电极层与第二电极层之间产生电势差以控制球状粒子方向从而实现显示。
薄膜晶体管581是底栅薄膜晶体管，其源或漏电极层通过绝缘层585中形成的开口与第一电极层587接触，藉此薄膜晶体管581电连接至第一电极层587。在第一电极层587与第二电极层588之间设置了各具有黑区590a、白区590b以及被液体填充的围绕这些区的腔594的球状粒子589。球状粒子589周围的空间被诸如树脂之类的填充物595填充(参见图11)。
代替扭转球，还可使用电泳元件。使用了具有约10μm到200μm直径、且其中密封了透明液体和带正电的白色微粒以及带负电的黑色微粒的微胶囊。在设置在第一电极层与第二电极层之间的微胶囊中，当通过第一电极层和第二电极层施加电场时，白微粒和黑微粒移动到彼此相反侧，从而可显示白色或黑色。使用此原理的显示元件是电泳显示元件，而且一般称为电子纸。电泳显示元件比液晶显示元件具有更高反射率，因此不需要辅助光、功耗低、甚至可在暗处识别其显示部分。此外，即使未对显示部分提供电能，也能保持已经显示过一次的图像；因此，即使具有显示功能的半导体装置(可简称为显示装置或设置有显示装置的半导体装置)远离电波源，也能保存已显示的图像。
通过上述工艺，可以降低的成本制造作为半导体器件的电子纸。
可与实施例1到3中描述的结构中的任一种以适当的组合实现此实施例。
[实施例5]
在此实施例中，以下将描述一示例，其中在作为半导体器件的一个示例的显示器件中的同一基板上形成排列在像素部分中的驱动器电路和薄膜晶体管的至少一部分。
根据实施例1或2形成设置在像素部分中的薄膜晶体管。此外，实施例1或2中描述的薄膜晶体管是n沟道TFT，因此在与像素部分的薄膜晶体管相同的基板上形成驱动器电路中可包括驱动器电路中的n沟道TFT的那一部分。
图12A是作为半导体装置的示例的有源矩阵液晶显示装置的框图的示例。图12A中所示的显示装置在基板5300上包括：包括分别设置有显示元件的多个像素的像素部分5301；选择像素的扫描线驱动器电路5302；以及控制输入选定像素的视频信号的信号线驱动器电路5303。
像素部分5301通过从信号线驱动器电路5303沿列向延伸的多条信号线S1到Sm(未示出)连接至信号线驱动器电路5303，且通过从扫描线驱动器电路5302沿行向延伸的多条扫描线G1到Gn(未示出)连接至扫描线驱动器电路5302。像素部分5301包括排列成矩阵以便对应于信号线S1到Sm和扫描线G1到Gn的多个像素(未示出)。各个像素连接至信号线Sj(信号线S1到Sm中的一条)和扫描线Gj(扫描线G1到Gn中的一条)。
实施例1或2中描述的薄膜晶体管是n沟道TFT，参考图13描述包括n沟道TFT的信号线驱动器电路。
图13中所示的信号线驱动器电路包括驱动器IC 5601、开关组5602_1到5602_M、第一引线5611、第二引线5612、第三引线5613以及引线5621_1到5621_M。开关组5602_1到5602_M中的每一个包括第一薄膜晶体管5603a、第二薄膜晶体管5603b以及第三薄膜晶体管5603c。
驱动器IC 5601连接至第一引线5611、第二引线5612、第三引线5613以及引线5621_1到5621_M。开关组5602_1到5602_M中的每一个连接至第一引线5611、第二引线5612以及第三引线5613，而引线5621_1到5621_M分别对应于开关组5602_1到5602_M。引线5621_1到5621_M中的每一条经由第一薄膜晶体管5603a、第二薄膜晶体管5603b以及第三薄膜晶体管5603c连接至三条信号线。例如，第J列的引线5621_J(引线5621_1到5621_M中的一条)经由开关组5602_J中包括的第一薄膜晶体管5603a、第二薄膜晶体管5603b以及第三薄膜晶体管5603c连接至信号线Sj-1、信号线Sj以及信号线Sj+1。
信号被输入第一引线5611、第二引线5612以及第三引线5613中的每一条。
注意，优选地在单晶半导体基板上形成驱动器IC 5601。此外，优选地在与像素部分的基板相同的基板上形成开关组5602_1到5602_M。因此，优选地，通过FPC等连接驱动器IC 5601和开关组5602_1到5602_M。
接着，参考图14中的时序图描述图13中所示的信号线驱动器电路的操作。图14中的时序图示出选择了第i行的扫描线Gi的情况。第i行的扫描线Gi的选择周期被分成第一子选择周期T1、第二子选择周期T2以及第三子选择周期T3。即使当选择了另一行的扫描线时，图13中的信号线驱动器电路也与图14中的信号线驱动器电路类似地工作。
注意，图14中的时序图示出第J列的引线5621_J经由第一薄膜晶体管5603a、第二薄膜晶体管5603b以及第三薄膜晶体管5603c连接至信号线Sj-1、信号线Sj以及信号线Sj+1的情况。
图14中的时序图示出选择了第i行的扫描线Gi的时序、第一薄膜晶体管5603a导通/截止的时序5703a、第二薄膜晶体管5603b导通/截止的时序5703b、第三薄膜晶体管5603c导通/截止的时序5703c以及输入第J列的引线5621_J的信号5721_J。
在第一子选择周期T1、第二子选择周期T2以及第三子选择周期T3中，不同的视频信号被输入引线5621_1到5621_M。例如，在第一子选择周期T1中输入引线5621_J的视频信号被输入信号线Sj-1，在第二子选择周期T2中输入引线5621_J的视频信号被输入信号线Sj，以及在第三子选择周期T3中输入引线5621_J的视频信号被输入信号线Sj+1。分别通过数据j-1、数据j以及数据j+1表示在第一子选择周期T1中、第二子选择周期T2中以及第三子选择周期T3中输入引线5621_J的视频信号。
如图14所示，在第一子选择周期T1中，第一薄膜晶体管5603a导通，而第二薄膜晶体管5603b和第三薄膜晶体管5603c截止。此时，输入引线5621_J的数据_j-1经由第一薄膜晶体管5603a被输入信号线Sj-1。在第二子选择周期T2中，第二薄膜晶体管5603b导通，而第一薄膜晶体管5603a和第三薄膜晶体管5603c截止。此时，输入引线5621_J的数据_j经由第二薄膜晶体管5603b被输入信号线Sj。在第三子选择周期T3中，第三薄膜晶体管5603c导通，而第一薄膜晶体管5603a和第二薄膜晶体管5603b截止。此时，输入引线5621_J的数据_j+1经由第三薄膜晶体管5603c被输入信号线Sj+1。
如上所述，在图13中的信号线驱动器电路中，通过将一个门选周期分成三个，可在一个门选周期中将视频信号从一条引线5621输入到三条信号线中。因此，在图13中的信号线驱动器电路中，在设置有驱动器IC 5601的基板与设置有像素部分的基板之间的连接的数量可以是信号线数量的约1/3。连接数量被减少到信号线数量的约1/3，因此可提高图13中的信号线驱动器电路的可靠性、生产率等。
要注意的是，对薄膜晶体管的排列、数量、驱动方法等并无特殊限制，只要将一个门选周期分成多个子选择周期，并如图13所示地在相应的子选择周期将视频信号从一条引线输入多条信号线即可。
例如，当在三个或更多个子选择周期中将视频信号从一条引线输入到三条或更多条信号线时，必须添加薄膜晶体管和用于控制该薄膜晶体管的引线。要注意的是，当一个门选择周期被分成四个或多个子选择周期时，一个子选择周期变短。因此，优选地将一个门选择周期分成两个或三个子选择周期。
作为另一示例，可将一个门选择周期分成如图15的时序图所示的预充电周期Tp、第一子选择周期T1、第二子选择周期T2以及第三子选择周期T3。图15中的时序图示出选择了第i行的扫描线Gi的时序、第一薄膜晶体管5603a导通/截止的时序5803a、第二薄膜晶体管5603b导通/截止的时序5803b、第三薄膜晶体管5603c导通/截止的时序5803c以及输入第J列的引线5621_J的信号5821_J。如图15所示，第一薄膜晶体管5603a、第二薄膜晶体管5603b以及第三薄膜晶体管5603c在预充电周期Tp中导通。此时，输入引线5621_J的预充电电压Vp经由第一薄膜晶体管5603a、第二薄膜晶体管5603b以及第三薄膜晶体管5603c被输入信号线Sj-1、信号线Sj以及信号线Sj+1中的每一条。在第一子选择周期T1中，第一薄膜晶体管5603a导通，而第二薄膜晶体管5603b和第三薄膜晶体管5603c截止。此时，输入引线5621_J的数据_j-1经由第一薄膜晶体管5603a被输入信号线Sj-1。在第二子选择周期T2中，第二薄膜晶体管5603b导通，而第一薄膜晶体管5603a和第三薄膜晶体管5603c截止。此时，输入引线5621_J的数据j经由第二薄膜晶体管5603b被输入信号线Sj。在第三子选择周期T3中，第三薄膜晶体管5603c导通，而第一薄膜晶体管5603a和第二薄膜晶体管5603b截止。此时，输入引线5621_J的数据_j+1经由第三薄膜晶体管5603c被输入信号线Sj+1。
如上所述，在应用了图15的时序图的图13的信号线驱动器电路中，可将视频信号高速写入像素中，因为通过在子选择周期之前提供预充电选择周期可对信号线预充电。注意，通过共同的附图标记标识图15中类似于图14的部分，而且省略相同部分或具有相似功能的部分的详细描述。
接着，描述扫描线驱动器电路的结构。该扫描线驱动器电路包括移位寄存器和缓冲器。此外，在某些情况下可包括电平移动器。在该扫描线驱动器电路中，当将时钟信号(CLK)和起动脉冲信号(SP)输入移位寄存器时，产生选择信号。所产生的选择信号被缓冲器缓存和放大，而所得的信号被提供给相应的扫描线。一行的像素中的晶体管的栅电极连接至扫描线。因为一行的像素中的晶体管必须同时导通，所以使用了能提供大电流的缓冲器。
参考图16和17描述用于扫描线驱动器电路的一部分的移位寄存器的一种模式。
图16示出该移位寄存器的电路构造。图16中所示的移位寄存器包括多个触发器5701-i(触发器5701-1到5701-n中的一个)。此外，通过输入第一时钟信号、第二时钟信号、起动脉冲信号以及复位信号操作该移位寄存器。
以下将描述图16中的移位寄存器的连接关系。在图16的移位寄存器中的第i级触发器5701_i(触发器5701_1到5701_n中的一个)中，图17中所示的第一引线5501连接至第七引线5717_i-1，图17中所示的第二引线5502连接至第七引线5717_i+1，图17中所示的第三引线5503连接至第七引线5717_i，以及图17中所示的第六引线5506连接至第五引线5715。
此外，图17中所示的第四引线5504连接至奇数级的触发器中的第二引线5712，且连接至偶数级的触发器中的第三引线5713。图17中所示的第五引线5505连接至第四引线5714。
注意，图17中所示的第一级触发器5701_1的第一引线5501连接至第一引线5711，而图17中所示的第n级触发器5701_n的第二引线5502连接至第六引线5716。
注意，第一引线5711、第二引线5712、第三引线5713以及第六引线5716可被分别称为第一信号线、第二信号线、第三信号线以及第四信号线。第四引线5714和第五引线5715可被分别称为第一电源线和第二电源线。
接着，图17示出图16中所示触发器的细节。图17中所示的触发器包括第一薄膜晶体管5571、第二薄膜晶体管5572、第三薄膜晶体管5573、第四薄膜晶体管5574、第五薄膜晶体管5575、第六薄膜晶体管5576、第七薄膜晶体管5577以及第八薄膜晶体管5578。第一薄膜晶体管5571、第二薄膜晶体管5572、第三薄膜晶体管5573、第四薄膜晶体管5574、第五薄膜晶体管5575、第六薄膜晶体管5576、第七薄膜晶体管5577以及第八薄膜晶体管5578中的每一个均为n沟道晶体管，而且在栅-源电压(Vgs)超过阈值电压(Vth)时导通。
接着，以下描述图16中所示的触发器的连接结构。
第一薄膜晶体管5571的第一电极(源电极和漏电极中的一个)连接至第四引线5504。第一薄膜晶体管5571的第二电极(源电极和漏电极中的另一个)连接至第三引线5503。
第二薄膜晶体管5572的第一电极连接至第六引线5506，而第二薄膜晶体管5572的第二电极连接至第三引线5503。
第三薄膜晶体管5573的第一电极连接至第五引线5505；而第三薄膜晶体管5573的第二电极连接至第二薄膜晶体管5572的栅电极；以及第三薄膜晶体管5573的栅电极连接至第五引线5505。
第四薄膜晶体管5574的第一电极连接至第六引线5506；而第四薄膜晶体管5574的第二电极连接至第二薄膜晶体管5572的栅电极；以及第四薄膜晶体管5574的栅电极连接至第一薄膜晶体管5571的栅电极。
第五薄膜晶体管5575的第一电极连接至第五引线5505；而第五薄膜晶体管5575的第二电极连接至第一薄膜晶体管5571的栅电极；以及第五薄膜晶体管5575的栅电极连接至第一引线5501。
第六薄膜晶体管5576的第一电极连接至第六引线5506；第六薄膜晶体管5576的第二电极连接至第一薄膜晶体管5571的栅电极；以及第六薄膜晶体管5576的栅电极连接至第二薄膜晶体管5572的栅电极。
第七薄膜晶体管5577的第一电极连接至第六引线5506；第七薄膜晶体管5577的第二电极连接至第一薄膜晶体管5571的栅电极；以及第七薄膜晶体管5577的栅电极连接至第二引线5502。第八薄膜晶体管5578的第一电极连接至第六引线5506；第八薄膜晶体管5578的第二电极连接至第二薄膜晶体管5572的栅电极；以及第八薄膜晶体管5578的栅电极连接至第一引线5501。
注意，第一薄膜晶体管5571的栅电极、第四薄膜晶体管5574的栅电极、第五薄膜晶体管5575的第二电极、第六薄膜晶体管5576的第二电极以及第七薄膜晶体管5577的第二电极所连接的点均被称为节点5543。第二薄膜晶体管5572的栅电极、第三薄膜晶体管5573的第二电极、第四薄膜晶体管5574的第二电极、第六薄膜晶体管5576的栅电极以及第八薄膜晶体管5578的第二电极所连接的点均被称为节点5544。
注意，第一引线5501、第二引线5502、第三引线5503以及第四引线5504可被分别称为第一信号线、第二信号线、第三信号线以及第四信号线。第五引线5505和第六引线5506可被分别称为第一电源线和第二电源线。
可仅使用实施例1或2中描述的n沟道TFT形成信号线驱动器电路和扫描线驱动器电路。在该情况下，因为使用氧化物半导体层的晶体管的迁移率高，所以能提高驱动器电路的驱动频率。此外，因为实施例1或2中描述的n沟道TFT中的每一个中的源区和漏区降低了寄生电容，所以频率特性(也称为f特性)高。例如，使用实施例1或2中所描述的n沟道TFT的扫描线驱动器电路可高速地工作，从而可提高帧频率并实现黑图像的插入。
此外，例如，通过提高扫描线驱动器电路中的晶体管信道带宽或设置多个扫描线驱动器电路，可实现更高的帧频率。当设置了多个扫描线驱动器电路时，用于驱动偶数扫描线的扫描线驱动器电路被设置在一侧，而用于驱动奇数行扫描线的扫描线驱动器电路被设置在另一侧；因此，可实现帧频率的提高。
此外，当制造作为半导体装置的示例的有源矩阵发光显示装置时，在至少一个像素中安排多个薄膜晶体管，从而优选地安排多个扫描线驱动器电路。图12B是示出有源矩阵发光显示装置的示例的框图。
图12B中所示的发光显示装置在基板5400上包括：具有分别设置有显示元件的多个像素的像素部分5401；选择像素的第一扫描线驱动器电路5402和第二扫描线驱动器电路5404；以及控制输入选定像素的视频信号的信号线驱动器电路5403。
当输入图12B中所示的发光显示装置的像素的视频信号是数字信号时，像素通过开关晶体管的导通/截止的切换而处于发光状态或不发光状态。因此，可使用面积比灰度法或时间比灰度法显示灰度。面积比灰度法指的是通过将一个像素分成多个子像素并基于视频信号独立地驱动各个子像素从而显示灰度的驱动方法。此外，时间比灰度法指的是通过控制像素发射光的周期从而显示灰度的驱动方法。
因为发光元件的响应时间比液晶元件等的响应时间快，所以发光元件适合于时间比灰度法。具体而言，在利用时间比灰度法实现显示的情况下，将一个帧周期分成多个子帧周期。接着，根据视频信号，在各个子帧周期中将像素中的发光元件置为发光状态或不发光状态。通过将一个帧周期分成多个子帧周期，可通过视频信号控制像素在一个帧周期中实际发光的总时间长度，从而可显示灰度。
在图12B中所示的发光显示装置的示例中，在开关TFT和电流控制TFT这两个TFT被安排在一个像素中时，第一扫描线驱动器电路5402产生被输入用作开关TFT的栅极引线的第一扫描线的信号，而第二扫描线驱动器电路5404产生被输入用作电流控制TFT的栅极引线的第二扫描线的信号；不过，一个扫描线驱动器电路既可产生被输入第一扫描线的信号又可产生被输入第二扫描线的信号。此外，例如，有可能在每个像素中设置用于控制开关元件的操作的多条第一扫描线，这取决于开关元件中所包括的晶体管的数量。在该情况下，输入多条第一扫描线的信号可全部由一个扫描线驱动器电路产生或由单独的多个扫描线驱动器电路产生。
而且在该发光显示装置中，可在与像素部分的薄膜晶体管相同的基板上形成可包括驱动器电路中的n沟道TFT的驱动器电路的一部分。可仅使用实施例1或2中描述的n沟道TFT形成信号线驱动器电路和扫描线驱动器电路。
通过上述工艺，可制造作为半导体装置的高可靠的显示装置。
可与其它实施例中公开的任一结构以适当的组合实现此实施例。
[实施例6]
在此实施例中，将描述作为半导体装置的发光显示装置的示例。作为显示装置中包括的显示元件，此处描述了利用电致发光的发光元件。利用电致发光的发光元件根据发光材料的类型来分类，即根据发光材料是有机化合物还是无机化合物来分类。一般而言，前者被称为有机EL元件，而后者被称为无机EL元件。
在有机EL元件中，通过对发光元件施加电压，使电子从电极注入包含发光有机化合物的层中，而空穴从另一电极注入包含发光有机化合物的层中，且电流流动。然后通过这些载流子(电子和空穴)的复合，具有发光性质的发光有机化合物变成激发态，当激发态返回基态时发光。由于这种机制，这样的发光元件被称为电流激发型发光元件。
无机EL元件被分类为散射型无机EL元件和薄膜无机EL元件。散射型无机EL元件包括发光材料的粒子散布在粘合剂中的发光层，而且其发光机制是利用施主能级和受主能级的施主-受主复合发光。在薄膜无机EL元件中，发光层被夹在介电层之间，而介电层被夹在电极之间。薄膜无机EL元件的发光机制是其中利用金属离子的内层电子跃迁的局部发光。在此实施例中，将使用有机EL元件作为发光元件进行该描述。
图18示出可应用数字时间灰度驱动的作为半导体器件的示例的像素结构的示例。
以下描述可应用数字时间灰度驱动的像素的结构和操作。在此实施例中描述了一个像素包括使用沟道形成区中的氧化物半导体层(In-Ga-Zn-O基非单晶膜)的两个n沟道晶体管的示例。
像素6400包括开关晶体管6401、驱动晶体管6402、发光元件6404以及电容器6403。开关晶体管6401的栅极连接至扫描线6406，开关晶体管6401的第一电极(源电极和漏电极中的一个)连接至信号线6405，而开关晶体管6401的第二电极(源电极和漏电极中的另一个)连接至驱动晶体管6402的栅极。驱动晶体管6402的栅极通过电容器6403连接至电源线6407，驱动晶体管6402的第一电极连接至电源线6407，以及驱动晶体管6402的第二电极连接至发光元件6404的第一电极(像素电极)。发光元件6404的第二电极对应于公共电极6408。
发光元件6404的第二电极(公共电极6408)被设置为低电源电位。该低电源电位是满足低电源电位小于高电源电位的电位，其中该高电源电位被设置到作为基准的电源线6407。例如可采用GND、0V等作为低电源电位。高电源电位与低电源电位之间的电位差被施加给发光元件6404，从而向发光元件6404提供电流。这里，为了使发光元件6404发光，设置各个电位以使高电源电位与低电源电位之间的电位差是正向阈值电压或更高。
驱动晶体管6402的栅极电容可用作电容器6403的替代物，因此可省去电容器6403。可在沟道区与栅电极之间形成驱动晶体管6402的栅电容。
在电压输入电压驱动方法的情况下，视频信号被输入驱动晶体管6402的栅极，从而使驱动晶体管6402处于充分导通和截止这两种状态中的任一种。即，驱动晶体管6402在线性区中工作。因为驱动晶体管6402在线性区中工作，因此高于电源线6407电压的电压被施加给驱动晶体管6402的栅极。注意，大于或等于驱动晶体管6402的电源线电压与电压Vth之和的电压被施加给信号线6405。
在执行模拟灰度驱动法代替数字时间灰度法的情况下，通过改变信号输入可使用如图18中一样的像素结构。
在执行模拟灰度驱动的情况下，大于或等于发光元件6404的正向电压与驱动晶体管6402的Vth之和的电压被施加给驱动晶体管6402的栅极。发光元件6404的正向电压指的是获得期望照度的电压，且包括至少正向阈值电压。输入了使驱动晶体管6402工作于饱和区的视频信号，从而可将电流提供给发光元件6404。为了使驱动晶体管6402能工作于饱和区，电源线6407的电位高于驱动晶体管6402的栅极电位。因为视频信号是模拟信号，与视频信号一致的电流在发光元件6404中流动，从而可执行模拟灰度驱动。
注意，图18中所示的像素结构不限于此。例如，可向图18中的像素添加开关、电阻器、电容器、晶体管、逻辑电路等。
接着，将使用图19A到19C描述发光元件的结构。在此实施例中，作为示例，将以驱动TFT是薄膜晶体管170的情况为例描述像素的截面结构。可按照与实施例1中所描述的薄膜晶体管170相似的方式制造用于图19A到19C中所示的半导体器件的驱动TFT 7001、7011以及7021，而且它们是分别包括In-Ga-Zn-O基非单晶膜作为半导体层的具有高电特性的薄膜晶体管。
为提取从发光元件发出的光，需要发光元件的阳极或阴极中的至少一个是透明的。在基板上形成薄膜晶体管和发光元件。发光元件可具有通过与基板相对的表面提取光的顶发光结构、通过基板一侧上的表面提取光的底发光结构、或通过与基板相对的表面和基板一侧上的表面提取光的双发光结构。可将图18中所示的像素结构应用于具有这些发光结构中的任一种的发光元件。
将参考图19A描述具有顶发光结构的发光元件。
图19A是驱动TFT 7001是图1B中所示的薄膜晶体管170而且从发光元件7002发射的光通过至阳极7005侧的情况下的像素的截面图。在图19A中，发光元件7002的阴极7003电连接至驱动TFT 7001，而发光层7004和阳极7005以此顺序堆叠在阴极7003上。可由多种导电材料形成阴极7003，只要它们具有低功函数并反射光。例如，优选地使用Ca、Al、CaF、MgAg、AlLi等。可使用单层或堆叠的多层形成发光层7004。如果使用多层形成发光层7004，则通过按照以下顺序在阴极7003上堆叠电子注入层、电子传输层、发光层、空穴传输层以及空穴注入层形成发光层7004。不一定要形成所有这些层。使用诸如包含氧化钨的氧化铟膜、包含氧化钨的氧化锌铟膜、包含氧化钛的氧化铟膜、包含氧化钛的氧化锡铟膜、氧化锡铟膜(下文称为ITO)、氧化锌铟或其中添加了氧化硅的氧化锡铟膜之类的透光导电膜形成阳极7005。
发光层7004夹在阴极7003与阳极7005之间的区域对应于发光元件7002。在图19A中所示像素的情况下，如箭头所示，光从发光元件7002发射至阳极7005侧。
接下来参考图19B描述具有底发光结构的发光元件。图19B是驱动TFT7011是图1A中所示的薄膜晶体管170而且从发光元件7012发射的光传送至阴极7013侧的情况下的像素的截面图。在图19B中，在电连接至驱动TFT 7011的透光导电膜7017上形成发光元件7012的阴极7013，而发光层7014和阳极7015以此顺序堆叠在阴极7013上。当阳极7015具有透光性质时，可形成用于反射和阻挡光的挡光膜7016来覆盖阳极7015。对于阴极7013，与图19A的情况一样可使用多种材料，只要它们是具有低功函数的导电材料。阴极7013具有可透射光的厚度(优选约5到30nm)。例如，具有20nm厚度的铝膜可用作阴极7013。以类似于图19A的方式，可使用单层结构或多层的层叠结构形成发光层7014。虽然阳极7015不需要透光，但也可按照类似于图19A一样的方式使用透光导电材料形成阳极7015。作为挡光膜7016，可使用反射光的金属等；不过它不限于金属膜。例如，可使用添加了黑色素的树脂等。
发光层7014夹在阴极7013与阳极7015之间的区域对应于发光元件7012。在图19B中所示像素的情况下，如箭头所示，光从发光元件7012发射至阴极7013侧。
接着，将参考图19C描述具有双发光结构的发光元件。在图19C中，在电连接至驱动TFT 7021的透光导电膜7027上形成发光元件7022的阴极7023，而发光层7024和阳极7025以此顺序堆叠在阴极7023上。像图19A的情况一样，可使用多种导电材料形成阴极7023，只要它们具有低功函数。阴极7023具有可透射光的厚度。例如，具有20nm厚度的铝膜可用作阴极7023。以类似于图19A的方式，可使用单层结构或多层的层叠结构形成发光层7024。以与图19A相似的方式，可使用透光导电材料形成阳极7025。
阴极7023、发光层7024以及阳极7025彼此交迭的区域对应于发光元件7022。在图19C中所示像素的情况下，如箭头所示，光从发光元件7022发射至阳极7025侧和阴极7023侧。
虽然在此实施例中描述了有机EL元件作为发光元件，但还可提供无机EL元件作为发光元件。
此实施例描述了控制发光元件的驱动的薄膜晶体管(驱动TFT)电连接至发光元件的示例。不过，电流控制TFT可连接在驱动TFT与发光元件之间。
此实施例中描述的半导体器件不限于图19A到19C中所示的结构，而且可基于根据此说明书中公开的本发明的技术的精神以多种方式修改。
接着，将参照图22A和22B描述作为半导体器件的一个实施方式的发光显示面板(也称为发光面板)的上表面和截面。图22A是使用密封剂将薄膜晶体管和发光元件密封在第一基板与第二基板之间的面板的俯视图。图22B是沿图22A的线H-I所取的截面图。
密封剂4505被设置成包围设置在第一基板4501上的像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b。此外，第二基板4506设置在像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b上。因此，像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b连同填充物4507被第一基板4501、密封剂4505以及第二基板4506密封到一起。优选地，显示器件被保护膜(诸如粘接膜或紫外可固化树脂膜)或具有高气密性和几乎无除气的覆盖材料封装(密封)，从而该显示器件未被暴露给外部空气。
形成在第一基板4501上的像素部分4502、信号线驱动器电路4503a和4503b以及扫描线驱动器电路4504a和4504b各包括多个薄膜晶体管，而在图20B中示出了作为示例的包括在像素部分4502中的薄膜晶体管4510和包括在信号线驱动器电路4503a中的薄膜晶体管4509。
作为薄膜晶体管4509和4510，可使用如实施例1所描述的分别包括In-Ga-Zn-O基非单晶膜作为半导体层的高可靠薄膜晶体管。
此外，附图标记4511表示发光元件。包括在发光元件4511中的作为像素电极的第一电极层4517电连接至薄膜晶体管4510的源电极层或漏电极层。注意，包括第一电极层4517、电致发光层4512以及第二电极层4513的发光元件4511的结构不限于实施例6中所描述的结构。可根据从发光元件4511提取光的方向等酌情改变发光元件4511的结构。
使用有机树脂膜、无机绝缘膜或有机聚硅氧烷形成堤部4520。尤其优选地使用光敏材料形成堤部4520，且在第一电极层4517上具有开口，以使开口的侧壁被形成为具有连续弯曲的斜面。
电致发光层4512可被形成为单层或堆叠的多层。
可在第二电极层4513和堤部4520上形成保护膜，以阻止氧气、氢气、水汽、二氧化碳等进入发光元件4511。作为保护膜，可形成氮化硅膜、氮氧化硅膜、DLC膜等。
从FPC 4518a和4518b将多个信号和电压提供给信号线驱动器电路4503a和4503b、扫描线驱动器电路4504a和4504b或像素部分4502。在实施例6中，连接端子电极4515由与发光元件4511中所包括的第一电极层4517相同的导电膜形成，而端子电极4516由与薄膜晶体管4509和4510中包括的源和漏电极层相同的导电膜形成。
连接端子电极4515通过各向异性导电膜4519电连接至FPC 4518a的端子。
位于从发光元件4511提取光的方向的第二基板需要具有透光性质。在该情况下，使用诸如玻璃板、塑料板、聚酯膜或丙烯酸膜之类的具有透光性质的材料。
作为填充物4507，除诸如氮气或氩气之类的惰性气体之外，还可使用紫外可固化树脂或热固性树脂。例如，可使用PVC(聚氯乙烯)、丙烯酸、聚酰亚胺、环氧树脂、硅酮树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯乙酸乙烯酯)。
此外，在需要时，可在发光元件的发光表面上酌情设置诸如极化板、圆形极化板(包括椭圆极化板)、阻滞板(四分之一波板或半波板)或滤色器之类的光学膜。此外，极化板或圆形极化板可设置有抗反射膜。例如，可执行抗眩光处理，通过该处理能通过表面上的凸起和凹陷漫射反射光以减少眩光。
信号线驱动器电路4503a和4503b和扫描线驱动器电路4504a和4504b可作为使用单晶半导体膜或多晶半导体膜形成的驱动器电路安装在单独制备的单晶半导体基板或绝缘基板上。替代地，可仅单独形成和安装信号线驱动器电路及其部分或扫描线驱动器电路及其部分。此实施例不限于图22A和22B中所示的结构。
通过上述工艺，可以低成本制造发光显示器件(显示面板)。
可与实施例1到3中描述的结构中的任一种以适当的组合实现此实施例。
[实施例7]
在此实施例中，将使用图20A1、20A2以及20B描述对应于半导体器件的一个示例的液晶显示面板的上表面和截面。图20A1和20A2分别是面板的俯视图，其中在第一基板4001上形成薄膜晶体管4010和4011，而且液晶元件4013被密封剂4005密封在第一基板4001与第二基板4006之间。薄膜晶体管4010和4011依照实施例1，且分别包括In-Ga-Zn-O基非单晶膜作为半导体层。图20B是沿图20A1和图20A2的线M-N的截面图。
设置了密封剂4005以包围设置在第一基板4001上的像素部分4002和扫描线驱动器电路4004。在像素部分4002和扫描线驱动器电路4004之上设置第二基板4006。因此，通过第一基板4001、密封剂4005以及第二基板4006使像素部分4002和扫描线驱动器电路4004以及液晶层4008密封到一起。在单独制备的基板上使用单晶半导体膜或多晶半导体膜形成的信号线驱动器电路4003被安装在第一基板4001上与被密封剂4005包围的区域不同的区域中。
要注意，对于单独形成的驱动器电路的连接方法无特殊限制，而且可使用COG方法、引线接合方法、TAB方法等。图20A1示出通过COG方法安装信号线驱动器电路4003的示例，而图20A2示出通过TAB方法安装信号线驱动器电路4003的示例。
在第一基板4001上设置的像素部分4002和扫描线驱动器电路4004各包括多个薄膜晶体管。图20B示出像素部分4002中包括的薄膜晶体管4010和扫描线驱动器电路4004中包括的薄膜晶体管4011。绝缘层4020和4021设置在薄膜晶体管4010和4011上。
作为薄膜晶体管4010和4011中的每一个，可使用如实施例1所描述的包括In-Ga-Zn-O基非单晶膜作为半导体层的薄膜晶体管。该薄膜晶体管4011对应于实施例1的图1中所示的薄膜晶体管170。
液晶元件4013中包括的像素电极层4030电连接至薄膜晶体管4010。在第二基板4006上形成液晶元件4013的对电极层4031。像素电极层4030、对电极层4031以及液晶层4008相互交迭的部分对应于液晶元件4013。要注意，像素电极层4030和对电极层4031分别设置有起对准膜作用的绝缘层4032和绝缘层4033。液晶层4008被夹在像素电极层4030与对电极层4031之间，其中还插入有绝缘层4032和4033。
可使用玻璃、金属(通常是不锈钢)、陶瓷或塑料形成第一基板4001和第二基板4006。作为塑料，可使用FRP(玻璃纤维增强塑料)板、PVF(聚氟乙烯)膜、聚酯膜、或丙烯酸类树脂膜。此外，还可使用PVF膜或聚酯膜之间夹有铝箔的薄板。
通过绝缘膜的选择性蚀刻而获得由附图标记4035表示的柱状隔离件，而且被设置用于控制像素电极层4030与对电极层4031之间的距离(单元间隙)。注意，可使用球状隔离件。对电极层4031电连接至设置在与薄膜晶体管4010相同的基板上的公共电位线。通过使用公共连接部分，对电极层4031可通过设置在该对基板之间的导电粒子电连接至该公共电位线。注意，这些导电粒子包含在密封剂4005中。
替代地，可使用不需要对准膜的表现出蓝相的液晶。蓝相是液晶相之一，当胆甾型液晶的温度升高时，蓝相刚好在胆甾相变成各向同性相之前产生。因为仅在窄温度范围中产生蓝相，所以将包含5％或更多重量百分比的手性剂的液晶组分用于液晶层4008以改善该温度范围。包括表现出蓝相的液晶和手性剂的液晶组合物具有10μs到100μs的短响应时间、具有不需要对准工艺的光学各向同性、且具有小的视角依赖性。
虽然在此实施例中描述了透射型液晶显示装置的示例，但本发明还可应用于反射型液晶显示装置或半透射半反射型液晶显示装置。
在实施例7中，描述了极化板设置在基板的外表面(观看者侧)上、而用于显示元件的着色层和电极层以此顺序设置在基板的内表面上的液晶显示装置的示例；不过，极化板还可设置在基板的内表面上。极化板和着色层的层叠结构不限于实施例7中描述的结构，而可根据极化板和着色层的材料或制造步骤的条件来酌情设置。此外，可设置用作黑色矩阵的挡光膜。
在此实施例中，为减少薄膜晶体管的表面粗糙度和提高薄膜晶体管的可靠性，使用分别作为保护膜或平坦化绝缘膜的绝缘层(绝缘层4020和绝缘层4021)覆盖实施例1获得的薄膜晶体管。设置该保护膜用于防止漂浮在空气中的诸如有机物质、金属物质或水汽之类的杂质进入，而且优选地该保护膜是致密膜。可通过溅射法将该保护膜形成为氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化铝膜、氮化铝膜、氧氮化铝膜和/或氮氧化铝膜的单层膜或层叠膜。虽然在此实施例中描述了通过溅射方法形成保护膜的示例，但本发明的实施例不限于此示例，而且可通过诸如PCVD法之类的多种方法形成该保护膜。
在此实施例中，形成具有层叠结构的绝缘层4020作为该保护膜。作为绝缘层4020的第一层，通过溅射方法形成氧化硅膜。使用氧化硅膜作为保护膜具有防止用于源和漏电极层的铝膜的小丘的效果。
此外，形成绝缘层作为保护膜的第二层。在此实施例中，通过溅射方法形成氮化硅膜作为绝缘层4020的第二层。将氮化硅膜用作保护膜可防止钠离子等移动离子进入半导体区，从而抑制TFT的电特性变化。
在形成保护膜之后，可使该半导体层经受退火(在300℃到400℃下)。
接着，形成绝缘层4021作为平坦化绝缘膜。可使用诸如聚酰亚胺、丙烯酸、苯并环丁烯、聚酰胺或环氧树脂之类的具有耐热性的有机材料形成绝缘层4021。除这些有机材料之外，还有可能使用低介电常数材料(低k材料)、硅氧烷基树脂、PSG(磷硅玻璃)、BPSG(硼磷硅玻璃)等。注意，可通过堆叠使用这些材料中的任一种形成的多层绝缘膜形成绝缘层4021。
注意，硅氧烷树脂是由作为起始材料的硅氧烷材料形成且具有Si-O-Si键的树脂。硅氧烷基树脂可使用有机基(例如烷基或芳香基)或氟基作为取代基。该有机基可具有氟基。
对于形成绝缘层4021的方法没有特殊限制，而且根据材料，可通过溅射法、SOG法、旋涂法、浸渍法、喷涂法、液滴放电法(例如喷墨法、丝网印刷、胶版印刷等)、刮片法、辊涂法、幕涂法、刀涂法等形成绝缘层4021。在使用材料解决方案形成绝缘层4021的情况下，可在烘焙步骤同时对该半导体层退火(在300℃到400℃下)。绝缘层4021的烘焙步骤也用作半导体层的退火步骤，藉此可高效地制造半导体器件。
可由诸如包含氧化钨的氧化铟、包含氧化钨的氧化锌铟、包含氧化钛的氧化铟、包含氧化钛的氧化锡铟、氧化锡铟(下文称为ITO)、氧化锌铟或添加了氧化硅的氧化锡铟之类的透光导电材料制成像素电极层4030和对电极层4031。
包含导电高分子(也称为导电聚合物)的导电组合物可用于形成像素电极层4030和对电极层4031。优选地，使用导电组合物形成的像素电极具有10000欧姆/□或更低的薄膜电阻和在550nm波长下的70％或更高的透射率。此外，优选地，导电组合物中包含的导电高分子具有小于或等于0.1Ω·cm的电阻率。
作为该导电高分子，可使用所谓的π电子共轭导电高分子。作为示例，可给出聚苯胺及其衍生物、聚吡咯及其衍生物、聚噻吩及其衍生物、或这些材料中的两种或多种的共聚物。
从FPC 4018对单独形成的信号线驱动器电路4003以及扫描线驱动器电路4004或像素部分4002提供多个信号和电压。
在实施例7中，由与液晶元件4013中所包括的像素电极层4030相同的导电膜形成连接端子电极4015，而由与薄膜晶体管4010和4011的源和漏电极层相同的导电膜形成端子电极4016。
连接端子电极4015通过各向异性导电膜4019电连接至FPC 4018中包括的端子。
虽然图20A1和20A2示出了单独形成信号线驱动器电路4003且安装在第一基板4001上的示例；不过，此实施例不限于此结构。可单独形成扫描线驱动器电路然后安装，或仅单独形成信号线驱动器电路的一部分或扫描线驱动器电路的一部分然后安装。
图21示出通过使用TFT基板2600形成为半导体器件的液晶显示模块的示例。图21示出液晶显示模块的示例，其中TFT基板2600和对基板2601通过密封剂2602相互固定，而包括TFT等的像素部分2603、包括液晶层的显示元件2604、着色层2605以及极化板2606设置在所述基板之间以形成显示区。着色层2605是实现彩色显示所必需的。在RGB系统的情况下，为相应的像素设置了对应于红色、绿色以及蓝色的相应的着色层。在TFT基板2600和对电极2601外设置了极化板2606和2607以及漫射板2613。光源包括冷阴极管2610和反射板2611，而电路基板2612通过柔性线路板2609连接至TFT基板2600的引线电路部分2608，且包括诸如控制电路或电源电路之类的外部电路。极化板和液晶层可堆叠，而且它们之间插入有阻滞膜。
液晶显示模块可使用以下模式中任何一种：TN(扭曲向列)模式、IPS(共面切换)模式、FFS(边缘场切换)模式、MVA(多畴垂直取向)模式、PVA(图像垂直调整)模式、ASM(轴对称排列微单元)模式、OCB(光学补偿双折射)模式、FLC(铁电液晶)模式、AFLC(反铁电液晶)模式等。
通过上述工艺，可以降低的成本制造作为半导体器件的液晶显示面板。
可与实施例1到3中描述的结构中的任一种以适当的组合来实现此实施例。
[实施例8]
电子纸可用于多种领域的电子器件，只要它们显示数据。例如，电子纸可应用于电子书阅读器(电子书)、海报、诸如火车之类的车辆中的广告、或诸如信用卡之类的多种卡的显示器。图23A和23B以及图24中示出了该电子器件的示例。
图23A示出使用电子纸形成的招贴2631。在广告媒体是印刷纸的情况下，通过手工更换广告；然而，通过使用应用了实施例3的电子纸，可在短时间内改变广告。此外，可在无显示缺陷的情况下获得稳定的图像。该招贴可具有能无线发送和接收数据的配置。
图23B示出诸如火车之类的车辆中的广告2632。在广告媒体是印刷纸的情况下，通过手工更换广告；然而，通过使用应用了实施例3的电子纸，可在短时间内以更少人力改变广告显示。此外，可在无显示缺陷的情况下获得稳定的图像。该招贴可具有能无线发送和接收数据的配置。
图24示出电子书阅读器2700的示例。例如，电子书阅读器2700包括两个外壳——外壳2701和外壳2703。外壳2701和外壳2703与枢纽2711组合，从而该电子书阅读器2700可以该枢纽2711为轴打开和关闭。利用这样的结构，电子书阅读器2700可类似于纸书一样工作。
显示部分2705和显示部分2707分别被包括在外壳2701和外壳2703中。显示部分2705和显示部分2707可显示一幅图像或不同图像。例如，在显示部分2705和显示部分2707显示不同图像的情况下，右边的显示部分(图24中的显示部分2705)可显示文字，而左边的显示部分(图24中的显示部分2707)可显示图像。
图24示出外壳2701设置有操作部分等的示例。例如，外壳2701设置有电源开关2721、操作键2723、扬声器2725等。利用操作键2723可翻页。注意，可在外壳的显示部分的同一表面上设置键盘、指向装置等。此外，可在外壳的后面或侧面上设置外部连接端子(耳机端子、USB端子、可连接至诸如AC适配器和USB电缆之类的各种电缆的端子等)、记录介质插入部分等。而且，电子书阅读器2700可具有电子词典功能。
电子书阅读器2700可具有能无线发送和接收数据的配置。通过无线通信，可从电子书服务器购买和下载想要的图书数据等。
[实施例9]
根据本发明的一个实施例的半导体器件可应用于多种电子设备(包括娱乐机)。电子设备的示例包括：电视机(也称为电视或电视接收器)、计算机显示器等、诸如数码相机或数码摄像机之类的相机、数码相框、蜂窝电话(也称为移动电话或移动电话机)、便携式游戏终端、便携式信息终端、音频再现设备、诸如弹球盘机之类的大尺寸游戏机等。
图25A示出电视机9600的示例。在电视机9600中，显示部分9603被包括在外壳9601中。显示部分9603可显示图像。在图25A中，外壳9601由支架9605支承。
可利用外壳9601的操作开关或独立的遥控器9610操作电视机9600。可利用遥控器9610的操作键9609控制频道和音量，从而控制显示部分9603上显示的图像。此外，遥控器9610可设置有用于显示从遥控器9610输出的数据的显示部分9607。
注意，电视机9600设置有接收器、调制解调器等。通过利用该接收器，可接收一般的电视广播。此外，当显示设备经由调制解调器通过有线或无线连接连接至通信网络时，可实现单向(从发射器到接收器)或双向(发射器与接收器之间、接收器之间等)数据通信。
图25B示出数码相框9700的示例。例如，在数码相框9700中，显示部分9703被包括在外壳9701中。可在显示部分9703上显示多幅图像。例如，显示部分9703可显示数码相机等拍摄的图像数据而起普通相框的作用。
注意，数码相框9700设置有操作部分、外部连接部分(USB端子、可连接至诸如USB电缆之类的多种电缆的端子等)、记录介质插入部分等。虽然它们可被设置在与显示部分相同的表面上，但优选地，为了数码相框9700的设计而将它们设置在侧面或后面。例如，存储由数码相机拍摄的图像数据的存储器被插入数码相框的记录介质插入部分中，藉此图像数据可被下载并显示在显示部分9703上。
数码相框9700可无线地发送和接收数据。通过无线通信，可下载期望的图像数据以供显示。
图26A是便携式游戏机，包括两个外壳——外壳9881和外壳9891，外壳9881和9891与连接部分9893连接以使该便携式游戏机能打开或折叠。显示部分9882和显示部分9883分别被包括在外壳9881和外壳9891中。此外，图26A中所示的便携式游戏机设置有扬声器部分9884、记录介质插入部分9886、LED灯9890、输入装置(操作键9885、连接端子9887、传感器9888(具有测量力、位移、位置、速度、加速度、角速度、旋转频率、距离、光、液体、磁性、温度、化学物质、声音、时间、硬度、电场、电流、电压、电功率、射线、流速、湿度、梯度、振动、气味或红外线功能))以及话筒9889)等。不言而喻，该便携式娱乐机的结构不限于上述结构，只要该结构设置有包括实施例1或2中描述的薄膜晶体管的至少一个半导体器件。该便携式娱乐机可酌情包括其它附加设备。图26A中所示的便携式游戏机具有读取存储在记录介质中的程序或数据以显示在显示部分上的功能，以及通过无线通信与另一便携式游戏机共享信息的功能。图26A中所示的便携式游戏机的功能不限于上述功能，而且该便携式游戏机可具有多种功能。
图26B示出作为大尺寸娱乐机的自动售货机9900的示例。在自动售货机9900中，显示部分9903包括在外壳9901中。此外，自动售货机9900包括诸如起始杆或停止开关之类的操作装置、硬币槽、扬声器等。不言而喻，该自动售货机9900的结构不限于上述结构，只要该结构设置有包括实施例1或2中描述的薄膜晶体管的至少一个半导体器件。该自动售货机9900可酌情包括其它附加设备。
图27示出移动电话1000的示例。移动电话1000设置有包括在外壳1001中的显示部分1002、操作按钮1003、外部连接端口1004、扬声器1005、话筒1006等。
当用手指等触摸图27中所示的移动电话1000的显示部分1002时，数据可被输入移动电话1000。此外，可通过手指等触摸显示部分1002来执行诸如打电话和编辑邮件之类的操作。
显示部分1002主要有三种屏幕模式。第一种模式是主要用于显示图像的显示模式。第二种模式是主要用于输入诸如文字之类的数据的输入模式。第三种模式是其中组合了显示模式和输入模式这两种模式的显示-输入模式。
例如，在打电话或编辑邮件的情况下，为显示部分1002选择主要用于输入文字的文字输入模式，从而可输入显示在屏幕上的文字。在该情况下，优选地在显示部分1002的屏幕的几乎全部区域上显示键盘或数字按钮。
当诸如陀螺仪或加速度传感器之类的包括用于检测倾斜的传感器的检测设备设置在移动电话1000内部时，可通过确定移动电话1000的取向(无论移动电话1000被放置成水平还是垂直以用于景色模式或肖像模式)自动切换显示部分1002的屏幕上的显示内容。
通过触摸显示部分1002或操作外壳1001的操作按钮1003可切换屏幕模式。替代地，可根据显示部分1002上显示的图像类型切换屏幕模式。例如，当显示在显示部分上的图像信号是移动图像数据时，屏幕模式被切换成显示模式，而当该信号是文字数据时，屏幕模式被切换成输入模式。
此外，在输入模式中，当在指定时间内未进行通过触摸显示部分1002的输入、同时显示部分1002中的光传感器检测到信号时，可控制屏幕模式从输入模式切换至显示模式。
显示部分1002可起图像传感器的作用。例如，通过用手掌或手指触摸显示部分1002拍摄掌纹、指纹等图像，藉此执行个人认证。此外，通过为显示部分提供背光或发射近红外光的感测光源，也能采集指纹、掌纹等图像。
[实施例10]
在实施例1和2中描述了设置了缓冲层的示例。在此实施例中，将描述未设置缓冲层的示例。此外，以下将描述使用两个n沟道薄膜晶体管形成的反相器电路的示例。
用于驱动像素部分的驱动器电路是使用反相器电路、电容器、电阻器等形成的。当组合两个n沟道TFT以形成反相器电路时，存在两种类型的组合：增强型晶体管和耗尽型晶体管的组合(下文将通过这种组合形成的电路称为“EDMOS”电路)以及增强型TFT的组合(下文将通过这种组合形成的电路称为“EEMOS电路”)。注意当n沟道TFT的阈值电压为正时，该n沟道TFT被定义为增强型晶体管，而当n沟道TFT的阈值电压为负时，该n沟道TFT被定义为耗尽型晶体管，而且此说明书遵循上述定义。
在同一基板上形成像素部分和驱动器电路。在像素部分中，使用安排在矩阵中的增强型晶体管切换施加给像素电极的电压的开/关。安排在像素部分中的这些增强型晶体管使用氧化物半导体。因为增强型晶体管在±20V的栅极电压下具有诸如大于或等于109的导通/截止比之类的电特性，所以漏电流小而且能实现低功耗驱动。
图32A示出驱动器电路的反相器电路的截面结构。在图32A中，第一栅电极1401和第二栅电极1402设置在基板1400上。可使用诸如钼、钛、铬、钽、钨、铝、铜、钕、或钪之类的金属材料或包括这些材料中的任一种作为其主要组分的合金材料来分别形成具有单层结构或层叠结构的第一栅电极1401和第二栅电极1402。例如，作为第一栅电极1401和第二栅电极1402中的每一个的两层结构，优选采用以下结构：铝层和叠在该铝层上的钼层的两层结构、铜层和堆叠在该铜层上的钼层的两层结构、铜层和堆叠在该铜层上的氮化钛层或氮化钽层的两层结构、以及氮化钛层和钼层的两层结构。作为三层结构，优选钨层或氮化钨层、铝和硅的合金层或铝和钛的合金层、以及氮化钛层或钛层的叠层。
此外，在覆盖第一栅电极1401和第二栅电极1402的栅绝缘层1403上设置了第一引线1409、第二引线1410以及第三引线1411。第二引线1410通过形成在栅绝缘层1403中的接触孔1404直接连接至第二栅电极1402。
此外，在第一引线1409和第二引线1410上且与它们接触的第一氧化物半导体层1405被设置在与第一栅电极1401交迭的位置处，而在第二引线1410和第三引线1411上且与它们接触的第二氧化物半导体层1407被设置在与第二栅电极1402交迭的位置处。
第一薄膜晶体管1430包括：第一栅电极1401；与第一栅电极1401交迭的第一氧化物半导体层1405，它们之间插入有栅绝缘层1403；以及第一引线1409，它是地电位的电源线(接地电源线)。此地电位的电源线可以是施加了负电压VDL的电源线(负电源线)。
此外，第二薄膜晶体管1431包括：第二栅电极1402；与第二栅电极1402交迭的第二氧化物半导体层1407，它们之间插入有栅绝缘层1403；以及第三引线1411，它是施加了正电压VDD的电源线(正电源线)。
彼此相对且之间插入有第一氧化物半导体层1405的第一引线1409和第二引线1410的侧表面的楔形使氧化物半导体层与源电极层和漏电极层的侧表面交迭的相应区域能起电场驰豫区的作用。
此外，彼此相对且之间插入有第二氧化物半导体层1407的第二引线1410和第三引线1411的侧表面的楔形使氧化物半导体层与源电极层和漏电极层的侧表面交迭的相应区域能起电场驰豫区的作用。
如图32A所示，电连接至第一氧化物半导体层1405和第二氧化物半导体层1407的第二引线1410通过形成在栅绝缘层1403中的接触孔1404直接连接至第二薄膜晶体管1431的第二栅电极1402。第二引线1410和第二栅电极1402相互直接连接，藉此可实现良好的接触以减少接触电阻。与第二栅电极1402和第二引线1410利用另一导电膜(例如插入它们之间的透明导电膜)相互连接的情况相比，可实现接触孔数量的减少和通过接触孔数量的减少而使驱动器电路占据的面积减小。
进一步，图32C是驱动器电路的反相器电路的俯视图。沿图32C的点划线Z1-Z2所取的截面对应于图32A。
此外，图32B示出EDMOS电路的等效电路。图32A和32C中所示的电路连接对应于图32B中所示的电路连接。在所示示例中，第一薄膜晶体管1430是增强型n沟道晶体管，而第二薄膜晶体管1431是耗尽型n沟道晶体管。
虽然在此实施例中描述了EDMOS电路的示例，但也可使用其中使用了增强型n沟道晶体管的EEMOS电路形成该驱动器电路。
此外，虽然在此实施例中描述了未设置缓冲层的示例，但本发明不限于此，而且可如实施例1中一样在第一引线1409、第二引线1410以及第三引线1411上设置缓冲层。
此实施例可与实施例1到9中的任一个自由组合。
[实施例11]
在实施例11中，计算了具有图33A到33C所示的模型结构的薄膜晶体管在被施加偏置时的电特性降低。
在图33A所示结构中，栅电极层302和栅绝缘层303以此顺序堆叠在玻璃基板301上，而在它们之上形成源电极层304和漏电极层305。氧化物层307和氧化物层308分别设置在源电极层304的侧表面上和漏电极层305的侧表面上。此处的氧化物层307和308是源电极层304和漏电极层305各自的天然氧化物膜。形成氧化物半导体层306以覆盖源电极层304、漏电极层305以及氧化物层307和308。
在此实施例中，使用钼形成栅电极层302，而使用与栅电极层302一样的材料形成源电极层304和漏电极层305。栅绝缘层303是氧化硅膜，其厚度是100nm，而相对介电常数εr是4.1。氧化物半导体层306的厚度是50nm，且该层的材料是In-Ga-Zn-O基非单晶膜。薄膜晶体管的沟道长度L是10μm，而沟道宽度W是10μm。
至于施加给该薄膜晶体管的偏置，栅电压Vgs被设置为2V，而源-漏电压设置为20V。施加偏置的时间段为1000秒，然后将施加应力之前和之后的电特性进行比较。
使用Silvaco制作的器件模拟器“Atlas”用于计算。
此外，在源电极层304的斜角θ1为27°、45°以及63°的各个情况下进行该计算。源电极层304的斜角θ1被设置成与漏电极层305的斜角θ2相同的角度。
在图34中示出源电极层304的斜角θ1为27°的情况下的计算结果。
在图35中示出源电极层304的斜角θ1为45°的情况下的计算结果。
在图36中示出源电极层304的斜角θ1为63°的情况下的计算结果。
根据图34到36的这些结果，可获得降低(degradation)随着源电极层304的斜角θ1更小而变得更小这样的结果。
作为比较，在图37A中示出了以相似方式对斜角θ1是90°的图33B所示的结构进行计算的结果。除了斜角θ1不同于图33A之外，图33B中所示的结构与图33A中所示的结构相同。
此外，作为比较，在图37B中示出了以相似方式对图33C中所示结构执行计算的结果，在图33C中所示的结构中，斜角θ1为27°，而且源电极层304和漏电极层305的每一个的侧表面上未形成氧化层。只要各个电极层的侧表面上没有氧化层，则改变斜角θ1不会改变结果。在各个电极层的侧表面上无氧化层的情况下，栅绝缘层303与氧化物半导体层306之间的界面对应于电流路径，因此源电极层304的侧表面的斜角不会影响该电流路径。
根据这些结果，可以认为，通过在源电极层304和漏电极层305的各自侧表面上设置氧化物层307和氧化物层308并将斜角θ1设置为小于90°，可抑制薄膜晶体管的电特性降低。
将在以下示例中更详细地描述上述实施例。
示例1
在此示例中，将描述使用氧化物半导体层制造的薄膜晶体管的特性。
以下将描述在此示例中使用的用于制造晶体管的方法。
首先，在基板上形成第一导电膜，并通过光刻方法形成图案以形成栅电极502。然后，在栅电极502上形成栅绝缘层503。接着，在栅绝缘层503上形成第二导电膜和缓冲层。在不使基板暴露给空气的情况下连续形成第二导电膜和缓冲层。接着，通过光刻方法使第二导电膜和缓冲层形成图案，从而形成相应部分与栅电极交迭的源电极层506a和漏电极层506b。接着，在栅绝缘层、源电极层以及漏电极层上形成氧化物半导体层，并通过光刻方法形成图案以形成起沟道形成区作用的岛状氧化物半导体层。然后，在氮气气氛中在350℃下执行热处理1小时。
作为基板，可使用ASAHI玻璃有限公司(ASAHI GLASS CO.，LTD.)制造的玻璃基板(产品名称：AN 100)。
作为用于形成栅电极502的第一导电膜，通过溅射方法形成100nm厚度的钨膜。
作为栅绝缘层503，通过等离子CVD方法形成厚度为100nm的氧氮化硅膜。
作为用于形成源电极层506a和漏电极层506b的第二导电膜，通过溅射方法形成100nm厚度的钨膜。
作为缓冲层，通过溅射方法形成具有5到10nm厚度的In-Ga-Zn-O基非单晶膜。作为膜沉积条件，仅使用氩气，且使用其中In2O3∶Ga2O3∶ZnO＝1∶1∶1的靶。
作为氧化物半导体层，通过溅射方法形成具有150nm厚度的In-Ga-Zn-O基非单晶膜。膜沉积条件如下：压力为0.4Pa、功率为500W、膜沉积温度为25℃、氩气流速为10sccm、氧气流速为5sccm、玻璃基板与靶之间的距离为170mm，且使用了直流(DC)功率源。作为靶，使用了In2O3∶Ga2O3∶ZnO＝1∶1∶1(In∶Ga∶Zn＝1∶1∶0.5)的靶。在执行等离子体处理之后，在不将基板500暴露给空气的情况下，继续形成氧化物半导体层。根据感应耦合等离子体质谱测量(ICP-MS)的测量结果，通过此膜沉积条件获得的氧化物半导体层的组分是InGa0.94Zn0.40O3.31。
图28是示出薄膜晶体管的Vg-Id曲线的曲线图。在此示例中，针对测量，漏电压(施加给漏极的电压相对于施加给源极的电压)被设置为1V。
还在此示例中，如图29所示，晶体管的结构如下。具体而言，该晶体管的沟道长度L被设置为100μm、该晶体管的沟道宽度被设置为100μm、源电极层506a和栅电极502相互交迭的长度Ls被设置为5μm、漏电极层506b和栅电极502相互交迭的长度Ld被设置为5μm、以及氧化物半导体层510在平行于沟道宽度的方向上未与源电极层506a或漏电极层506b交迭的各个长度A被设置为5μm。
通过上述设置，发现在不将基板暴露给空气的情况下连续形成第二导电膜和缓冲层能提供晶体管的导通/截止比并提高电子场效应迁移率。
示例2
在此示例中，将描述蚀刻之后的电极形状的一个示例。首先，将使用图30A到30C描述制造样品的工艺。该样品与示例1中所描述的薄膜晶体管的不同之处仅在于源电极层和漏电极层中的每一个的截面形状以及未形成缓冲层，而且将使用与示例1中所描述的薄膜晶体管的那些部分相同的附图标记描述该样品。
首先，在基板上形成第一导电膜，并通过光刻方法形成图案以形成栅电极502。然后，在栅电极502上形成栅绝缘层503(参见图30A)。然后，在栅绝缘层503上形成第二导电膜。接着，通过光刻方法使第二导电膜形成图案，从而形成相应部分与栅电极交迭的源电极层606a和漏电极层606b(参见图30B)。接着，在栅绝缘层、源电极层以及漏电极层上形成氧化物半导体层，并通过光刻方法形成图案以形成起沟道形成区作用的岛状氧化物半导体层610(参见图30C)。
作为基板，可使用ASAHI玻璃有限公司(ASAHI GLASS CO.，LTD.)制造的玻璃基板(产品名称：AN 100)。
作为用于形成栅电极502的第一导电膜，通过溅射方法形成100nm厚度的钨膜。
作为栅绝缘层503，通过等离子CVD方法形成厚度为100nm的氧氮化硅膜。
作为用于形成源电极层606a和漏电极层606b的第二导电膜，通过溅射方法形成厚度为100nm的钨膜。
作为氧化物半导体层，通过溅射方法形成具有150nm厚度的In-Ga-Zn-O基非单晶膜。膜沉积条件与示例1中的相同。
通过使用利用环形天线的ICP蚀刻装置蚀刻源电极层606a和漏电极层606b。通过在以下条件下产生等离子体来执行该蚀刻：CF4的气体流速被设置为25sccm、Cl3的气体流速被设置为25sccm、O2的气体流速被设置为10sccm、以及500W的RF(13.56MHz)功率在1.5Pa的压力下被施加给环形电极。10W的RF(13.56MHz)功率被施加给基板侧(样本平台)，这意味着实质上对其施加了负自偏置电压。当至少绝缘栅膜503被暴露某种程度时，此蚀刻工艺停止，从而形成具有台阶的电极侧表面。
通过上述蚀刻条件，对于源电极层606a的截面形状，可使基板的表面与源电极层606a的侧表面的下边缘之间形成的角度θ1大于或等于20°且小于90°。图31A是图30C中被虚线包围的部分的截面照片。图31B是图31A的图案简图。如图31A所示，θ1约为40°。此外，如图31A所示，基板表面与源电极层606a的侧表面的上边缘之间形成的角度约为90°。彼此相对而且之间插入有氧化物半导体层610的源电极层606a的侧表面的截面与漏电极层606b的侧表面的截面具有彼此基本相同的形状，因为在它们上面进行了同一蚀刻步骤。
根据此示例，可以认为制造了实施例2中所描述的源电极层和漏电极层中的每一个的截面形状。
此申请基于2008年11月7日向日本专利局提交的日本专利申请S/N.2008-287187，该申请的全部内容通过引用结合于此。

Claims (15)

1.一种半导体器件，包括：
在具有绝缘表面的基板上形成的栅电极；
在所述栅电极上形成的绝缘层；
在所述绝缘层上形成的源电极和漏电极；以及
在彼此相对的所述源电极的侧表面与所述漏电极的侧表面之间形成的氧化物半导体层，所述氧化物半导体与所述栅电极交迭，且所述氧化物半导体层与所述栅电极之间插入有绝缘层，
其中所述氧化物半导体层至少与所述源和漏电极各自的侧表面接触，以及
其中所述基板的表面与所述源电极的所述侧表面之间形成的第一角和所述基板的所述表面与所述漏电极的所述侧表面之间形成的第二角分别大于或等于20°且小于90°。
2.如权利要求1所述的半导体器件，其特征在于，还包括在所述源电极和漏电极上的缓冲层，
其中所述氧化物半导体层设置在所述缓冲层上。
3.如权利要求1所述的半导体器件，其特征在于，所述氧化物半导体层与所述源电极的所述侧表面交迭的第一区和所述氧化物半导体层与所述漏电极的所述侧表面交迭的第二区是电场驰豫区。
4.如权利要求1所述的半导体器件，其特征在于，所述氧化物半导体层包含从由铟、镓以及锌组成的组中选择的至少一种材料。
5.一种半导体器件，包括：
在具有绝缘表面的基板上形成的栅电极；
在所述栅电极上形成的绝缘层；
在所述绝缘层上形成的源电极和漏电极；以及
在彼此相对的所述源电极的侧表面与所述漏电极的侧表面之间形成的氧化物半导体层，所述氧化物半导体与所述栅电极交迭，且所述氧化物半导体层与所述栅电极之间插入有绝缘层，
其中所述氧化物半导体层至少与所述源电极和漏电极各自的侧表面接触，以及
其中所述基板的表面与所述源电极的第一下边缘的侧表面之间形成的第一角和所述基板的所述表面与所述漏电极的第二下边缘的侧表面之间形成的第二角分别大于或等于20°且小于90°。
6.如权利要求5所述的半导体器件，其特征在于，所述基板的所述表面与所述源电极的所述第一下边缘的所述侧表面之间形成的角不同于所述基板的所述表面与所述源电极的上边缘的侧表面之间形成的所述第一角。
7.如权利要求5所述的半导体器件，其特征在于，所述基板的所述表面与所述漏电极的所述第二下边缘的所述侧表面之间形成的角不同于所述基板的所述表面与所述漏电极的上边缘的侧表面之间形成的所述第二角。
8.如权利要求5所述的半导体器件，其特征在于，所述源电极和漏电极中的每一个的所述侧表面具有至少部分弯曲的表面。
9.如权利要求5所述的半导体器件，其特征在于，还包括在所述源电极和漏电极上的缓冲层，
其中所述氧化物半导体层设置在所述缓冲层上。
10.如权利要求5所述的半导体器件，其特征在于，所述氧化物半导体层与所述源电极的所述侧表面交迭的第一区和所述氧化物半导体层与所述漏电极的所述侧表面交迭的第二区是电场驰豫区。
11.如权利要求5所述的半导体器件，其特征在于，所述氧化物半导体层包含从由铟、镓以及锌组成的组中选择的至少一种材料。
12.一种用于制造半导体器件的方法，所述方法包括以下步骤：
在具有绝缘表面的基板上形成栅电极；
形成栅绝缘层以覆盖所述栅电极；
在不暴露给空气的情况下在所述栅绝缘层上堆叠导电层和缓冲层；
选择性蚀刻所述导电层和所述缓冲层，以形成各具有侧表面的源电极和漏电极，所述侧表面相对于所述基板的表面形成大于或等于20°且小于90°的角；以及
在所述栅绝缘层、所述源电极以及所述漏电极上形成氧化物半导体层。
13.如权利要求12所述的用于制造半导体器件的方法，其特征在于，所述氧化物半导体层包含从由铟、镓以及锌组成的组中选择的至少一种材料。
14.如权利要求12所述的用于制造半导体器件的方法，其特征在于，所述缓冲层包含从由铟、镓以及锌组成的组中选择的至少一种材料。
15.如权利要求12所述的用于制造半导体器件的方法，其特征在于，所述氧化物半导体层和所述缓冲层各使用具有同一组分的靶。
CN200910206768.3A 2008-11-07 2009-11-09 半导体器件及其制造方法 Active CN101740630B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-287187 2008-11-07
JP2008287187 2008-11-07

Publications (2)

Publication Number Publication Date
CN101740630A true CN101740630A (zh) 2010-06-16
CN101740630B CN101740630B (zh) 2014-03-12

Family

ID=42164363

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910206768.3A Active CN101740630B (zh) 2008-11-07 2009-11-09 半导体器件及其制造方法

Country Status (5)

Country Link
US (8) US8373164B2 (zh)
JP (6) JP5631574B2 (zh)
KR (10) KR101641553B1 (zh)
CN (1) CN101740630B (zh)
TW (9) TW201921700A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157562A (zh) * 2011-01-18 2011-08-17 上海交通大学 底栅金属氧化物薄膜晶体管的制备方法
WO2016150075A1 (zh) * 2015-03-24 2016-09-29 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制备方法及阵列基板
CN108780255A (zh) * 2016-02-23 2018-11-09 夏普株式会社 液晶显示装置

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8284142B2 (en) 2008-09-30 2012-10-09 Semiconductor Energy Laboratory Co., Ltd. Display device
TW201921700A (zh) * 2008-11-07 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8841661B2 (en) * 2009-02-25 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Staggered oxide semiconductor TFT semiconductor device and manufacturing method thereof
TWI485851B (zh) * 2009-03-30 2015-05-21 Semiconductor Energy Lab 半導體裝置及其製造方法
KR101820973B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP5740169B2 (ja) * 2010-02-19 2015-06-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US8883555B2 (en) 2010-08-25 2014-11-11 Semiconductor Energy Laboratory Co., Ltd. Electronic device, manufacturing method of electronic device, and sputtering target
US8835917B2 (en) 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US8803143B2 (en) 2010-10-20 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor including buffer layers with high resistivity
KR102233959B1 (ko) * 2011-01-28 2021-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
KR101909704B1 (ko) * 2011-02-17 2018-10-19 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
WO2012137472A1 (ja) * 2011-04-05 2012-10-11 シャープ株式会社 アクティブマトリクス基板及び液晶表示装置
KR101830170B1 (ko) 2011-05-17 2018-02-21 삼성디스플레이 주식회사 산화물 반도체 소자, 산화물 반도체 소자의 제조 방법, 산화물 반도체소자를 포함하는 표시 장치 및 산화물 반도체 소자를 포함하는 표시 장치의 제조 방법
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101949225B1 (ko) 2012-04-16 2019-04-26 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시 장치
KR101968115B1 (ko) * 2012-04-23 2019-08-13 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR101960743B1 (ko) * 2012-06-06 2019-03-21 엘지디스플레이 주식회사 어레이 기판 및 이의 제조방법
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8900938B2 (en) * 2012-07-02 2014-12-02 Shenzhen China Star Optoelectronics Technology Co., Ltd. Manufacturing method of array substrate, array substrate and LCD device
TWI492389B (zh) 2012-07-13 2015-07-11 Au Optronics Corp 畫素結構及畫素結構的製作方法
CN102832254B (zh) * 2012-09-10 2016-04-06 京东方科技集团股份有限公司 一种阵列基板及其制造方法、显示面板
TWI513993B (zh) 2013-03-26 2015-12-21 Ind Tech Res Inst 三軸磁場感測器、製作磁場感測結構的方法與磁場感測電路
KR20150011472A (ko) 2013-07-23 2015-02-02 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
JP6326312B2 (ja) * 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
TWM493712U (zh) * 2014-08-01 2015-01-11 Superc Touch Corp 具有遮罩功能的感應電極之生物辨識裝置
CN104218151A (zh) * 2014-08-20 2014-12-17 京东方科技集团股份有限公司 一种有机薄膜晶体管及其制作方法、阵列基板和显示装置
KR102254524B1 (ko) * 2014-09-22 2021-05-21 엘지디스플레이 주식회사 유기전계발광 표시장치
JP6546387B2 (ja) * 2014-10-28 2019-07-17 株式会社ジャパンディスプレイ 表示装置
KR102430573B1 (ko) * 2015-05-14 2022-08-08 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함한 백플레인 기판
US10760466B2 (en) * 2016-03-24 2020-09-01 Kerdea Technologies, Inc. Resistive based NOx sensing method and apparatus
CN108878650B (zh) * 2017-05-10 2021-12-03 元太科技工业股份有限公司 有机薄膜晶体管
WO2019053549A1 (en) 2017-09-15 2019-03-21 Semiconductor Energy Laboratory Co., Ltd. DISPLAY DEVICE AND ELECTRONIC DEVICE
KR102546293B1 (ko) * 2017-12-28 2023-06-20 엘지디스플레이 주식회사 전계 발광 표시장치
WO2020109923A1 (ja) * 2018-11-30 2020-06-04 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110190028A (zh) * 2019-06-10 2019-08-30 北海惠科光电技术有限公司 薄膜晶体管阵列基板制备方法
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板

Family Cites Families (188)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
EP0445535B1 (en) 1990-02-06 1995-02-01 Sel Semiconductor Energy Laboratory Co., Ltd. Method of forming an oxide film
JP2585118B2 (ja) 1990-02-06 1997-02-26 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0764112A (ja) * 1993-08-30 1995-03-10 Sanyo Electric Co Ltd 液晶表示装置とその製造方法
JPH08236775A (ja) * 1995-03-01 1996-09-13 Toshiba Corp 薄膜トランジスタおよびその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5847410A (en) 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
CN100533528C (zh) 1997-02-17 2009-08-26 精工爱普生株式会社 显示装置
US6462722B1 (en) 1997-02-17 2002-10-08 Seiko Epson Corporation Current-driven light-emitting display apparatus and method of producing the same
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
KR100661825B1 (ko) 1999-12-28 2006-12-27 엘지.필립스 엘시디 주식회사 반사투과형 액정 표시장치의 어레이 기판 및 그의 제조방법
US6620719B1 (en) * 2000-03-31 2003-09-16 International Business Machines Corporation Method of forming ohmic contacts using a self doping layer for thin-film transistors
JP4785229B2 (ja) * 2000-05-09 2011-10-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2003037268A (ja) * 2001-07-24 2003-02-07 Minolta Co Ltd 半導体素子及びその製造方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
TW563088B (en) 2001-09-17 2003-11-21 Semiconductor Energy Lab Light emitting device, method of driving a light emitting device, and electronic equipment
JP3810724B2 (ja) 2001-09-17 2006-08-16 株式会社半導体エネルギー研究所 発光装置及び電子機器
YU27104A (sh) * 2001-10-04 2005-09-19 Oystertec Plc. Spojevi
JP4164562B2 (ja) * 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP2003280587A (ja) 2002-01-18 2003-10-02 Semiconductor Energy Lab Co Ltd 表示装置およびそれを使用した表示モジュール、電子機器
US7224333B2 (en) 2002-01-18 2007-05-29 Semiconductor Energy Laboratory Co. Ltd. Display device and driving method thereof
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
JP2004046218A (ja) 2002-07-09 2004-02-12 Semiconductor Energy Lab Co Ltd 発光装置の駆動におけるデューティー比の決定方法及び該デューティー比を用いた駆動方法
US9153168B2 (en) 2002-07-09 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Method for deciding duty factor in driving light-emitting device and driving method using the duty factor
JP2004103905A (ja) * 2002-09-11 2004-04-02 Pioneer Electronic Corp 有機半導体素子
JP4627961B2 (ja) 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7185485B2 (en) * 2003-05-29 2007-03-06 Honeywell International Inc. Method and system for failure accommodation of gas generator fuel metering system
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US8937580B2 (en) 2003-08-08 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Driving method of light emitting device and light emitting device
JP4939737B2 (ja) 2003-08-08 2012-05-30 株式会社半導体エネルギー研究所 発光装置
JP4550389B2 (ja) * 2003-09-12 2010-09-22 株式会社日立製作所 半導体装置
JP4865331B2 (ja) 2003-10-20 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2005223049A (ja) * 2004-02-04 2005-08-18 Ricoh Co Ltd 半導体装置、半導体装置の製造方法、および表示装置
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
JP2005266346A (ja) 2004-03-18 2005-09-29 Seiko Epson Corp 基準電圧発生回路、データドライバ、表示装置及び電子機器
JP4461873B2 (ja) 2004-03-29 2010-05-12 カシオ計算機株式会社 亜鉛酸化物の加工方法および薄膜トランジスタの製造方法
JP2005354036A (ja) 2004-05-14 2005-12-22 Toppan Printing Co Ltd 半導体装置の形成方法
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4541787B2 (ja) * 2004-07-06 2010-09-08 株式会社神戸製鋼所 表示デバイス
EP1624333B1 (en) 2004-08-03 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Display device, manufacturing method thereof, and television set
JP4877873B2 (ja) 2004-08-03 2012-02-15 株式会社半導体エネルギー研究所 表示装置及びその作製方法
KR100603361B1 (ko) * 2004-08-05 2006-07-20 삼성에스디아이 주식회사 평판 디스플레이 장치
US7208756B2 (en) * 2004-08-10 2007-04-24 Ishiang Shih Organic semiconductor devices having low contact resistance
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5118810B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 電界効果型トランジスタ
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US8003449B2 (en) 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
JP5036173B2 (ja) 2004-11-26 2012-09-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
JP2006227238A (ja) 2005-02-17 2006-08-31 Sony Corp 表示装置、表示方法
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5046529B2 (ja) 2005-02-25 2012-10-10 株式会社半導体エネルギー研究所 半導体装置
US7566633B2 (en) 2005-02-25 2009-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
JP4984416B2 (ja) 2005-03-31 2012-07-25 凸版印刷株式会社 薄膜トランジスタの製造方法
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
KR101182263B1 (ko) * 2005-04-22 2012-09-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 유기 트랜지스터용 전극, 유기 트랜지스터, 및 반도체장치
JP4542008B2 (ja) 2005-06-07 2010-09-08 株式会社神戸製鋼所 表示デバイス
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP2007043121A (ja) 2005-06-30 2007-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
US7986287B2 (en) * 2005-08-26 2011-07-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of driving the same
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
US7712009B2 (en) * 2005-09-21 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Cyclic redundancy check circuit and semiconductor device having the cyclic redundancy check circuit
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1995787A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5089139B2 (ja) 2005-11-15 2012-12-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
KR101229280B1 (ko) 2005-12-28 2013-02-04 삼성디스플레이 주식회사 표시 기판과, 이의 제조 방법 및 이를 구비한 표시 패널
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
WO2007086534A1 (en) 2006-01-26 2007-08-02 Semiconductor Energy Laboratory Co., Ltd. Organic field effect transistor and semiconductor device
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP5364242B2 (ja) 2006-04-28 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
US8900970B2 (en) 2006-04-28 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a flexible substrate
JP4728170B2 (ja) * 2006-05-26 2011-07-20 三菱電機株式会社 半導体デバイスおよびアクティブマトリクス型表示装置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP2008042043A (ja) * 2006-08-09 2008-02-21 Hitachi Ltd 表示装置
US7736936B2 (en) 2006-08-29 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Method of forming display device that includes removing mask to form opening in insulating film
JP5230145B2 (ja) 2006-08-29 2013-07-10 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7968453B2 (en) * 2006-10-12 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, and etching apparatus
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
US7889528B2 (en) * 2006-11-29 2011-02-15 Semiconductor Energy Laroratory Co., Ltd. Rectifier circuit, power supply circuit, and semiconductor device
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP2008151963A (ja) 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
JP5665256B2 (ja) 2006-12-20 2015-02-04 キヤノン株式会社 発光表示デバイス
WO2008081806A1 (ja) 2006-12-28 2008-07-10 Ulvac, Inc. 配線膜の形成方法、トランジスタ、及び電子装置
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5365007B2 (ja) * 2007-01-25 2013-12-11 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7968382B2 (en) 2007-02-02 2011-06-28 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR100858088B1 (ko) 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008241783A (ja) 2007-03-26 2008-10-09 Sony Corp 表示装置及びその駆動方法と電子機器
JP4727684B2 (ja) * 2007-03-27 2011-07-20 富士フイルム株式会社 薄膜電界効果型トランジスタおよびそれを用いた表示装置
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5138276B2 (ja) * 2007-05-31 2013-02-06 株式会社ジャパンディスプレイイースト 表示装置の製造方法
US7987013B2 (en) * 2007-06-01 2011-07-26 Globalfoundries Inc. Estimating yield fluctuation for back-end planning
US7839636B2 (en) * 2007-09-14 2010-11-23 Ricoh Company, Limited Image processing apparatus, fan control method, and energy-saving control device
WO2009060922A1 (en) * 2007-11-05 2009-05-14 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor and display device having the thin film transistor
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
KR100977189B1 (ko) * 2008-03-14 2010-08-23 한국과학기술연구원 다결정 금속산화물 반도체층을 이용한 전계효과트랜지스터와 그 제조방법
JP5256850B2 (ja) * 2008-05-29 2013-08-07 ミツミ電機株式会社 電界効果トランジスタ及びその製造方法
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
TWI491048B (zh) * 2008-07-31 2015-07-01 Semiconductor Energy Lab 半導體裝置
TWI508282B (zh) 2008-08-08 2015-11-11 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5525778B2 (ja) 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
JP5602390B2 (ja) * 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5484853B2 (ja) * 2008-10-10 2014-05-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI467663B (zh) 2008-11-07 2015-01-01 Semiconductor Energy Lab 半導體裝置和該半導體裝置的製造方法
KR101659703B1 (ko) * 2008-11-07 2016-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TW201921700A (zh) * 2008-11-07 2019-06-01 日商半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI473273B (zh) * 2011-08-15 2015-02-11 Au Optronics Corp 薄膜電晶體、畫素結構及其製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102157562A (zh) * 2011-01-18 2011-08-17 上海交通大学 底栅金属氧化物薄膜晶体管的制备方法
CN102157562B (zh) * 2011-01-18 2013-07-10 上海交通大学 底栅金属氧化物薄膜晶体管的制备方法
WO2016150075A1 (zh) * 2015-03-24 2016-09-29 京东方科技集团股份有限公司 薄膜晶体管、薄膜晶体管的制备方法及阵列基板
US10199510B2 (en) 2015-03-24 2019-02-05 Boe Technology Group Co., Ltd. Thin film transistor, thin film transistor manufacturing method and array substrate
CN108780255A (zh) * 2016-02-23 2018-11-09 夏普株式会社 液晶显示装置
CN108780255B (zh) * 2016-02-23 2021-05-18 夏普株式会社 液晶显示装置

Also Published As

Publication number Publication date
US20180114844A1 (en) 2018-04-26
TWI655780B (zh) 2019-04-01
CN101740630B (zh) 2014-03-12
JP2021073740A (ja) 2021-05-13
TW201605054A (zh) 2016-02-01
KR102260789B1 (ko) 2021-06-07
TW201921700A (zh) 2019-06-01
KR20190139178A (ko) 2019-12-17
US9847396B2 (en) 2017-12-19
KR20200038911A (ko) 2020-04-14
TW201717409A (zh) 2017-05-16
TWI574423B (zh) 2017-03-11
KR101968494B1 (ko) 2019-04-12
JP2022191292A (ja) 2022-12-27
KR102401287B1 (ko) 2022-05-24
US11239332B2 (en) 2022-02-01
US20200243654A1 (en) 2020-07-30
KR20220068211A (ko) 2022-05-25
KR101641553B1 (ko) 2016-07-21
JP2019114799A (ja) 2019-07-11
US20140339556A1 (en) 2014-11-20
KR20170102449A (ko) 2017-09-11
US9293545B2 (en) 2016-03-22
US8373164B2 (en) 2013-02-12
KR20160088276A (ko) 2016-07-25
US20100117077A1 (en) 2010-05-13
TWI606595B (zh) 2017-11-21
US20160204270A1 (en) 2016-07-14
KR20220146385A (ko) 2022-11-01
US20220149164A1 (en) 2022-05-12
TW202025500A (zh) 2020-07-01
JP2015052789A (ja) 2015-03-19
JP2017130667A (ja) 2017-07-27
TW201727925A (zh) 2017-08-01
KR101774745B1 (ko) 2017-09-05
JP2010135780A (ja) 2010-06-17
KR102071855B1 (ko) 2020-01-31
KR20190039900A (ko) 2019-04-16
JP7150906B2 (ja) 2022-10-11
TWI589006B (zh) 2017-06-21
TW202115917A (zh) 2021-04-16
US20190074361A1 (en) 2019-03-07
TW201029187A (en) 2010-08-01
KR102457863B1 (ko) 2022-10-24
KR20200096450A (ko) 2020-08-12
TW202209687A (zh) 2022-03-01
US8803146B2 (en) 2014-08-12
US10665684B2 (en) 2020-05-26
KR102100334B1 (ko) 2020-04-13
KR20100051560A (ko) 2010-05-17
JP5631574B2 (ja) 2014-11-26
TW201813108A (zh) 2018-04-01
US10411102B2 (en) 2019-09-10
US20130214270A1 (en) 2013-08-22
KR102141908B1 (ko) 2020-08-06
TW202404099A (zh) 2024-01-16
TWI518913B (zh) 2016-01-21
KR20210068000A (ko) 2021-06-08

Similar Documents

Publication Publication Date Title
CN101740630B (zh) 半导体器件及其制造方法
CN101740633B (zh) 半导体器件及其制造方法
CN102496628B (zh) 显示装置
CN101752425B (zh) 半导体装置及其制造方法
CN101640220B (zh) 半导体装置及其制造方法
CN105448969B (zh) 半导体装置的制造方法
CN103400838B (zh) 显示装置
CN102160105B (zh) 显示装置及其制造方法
CN102842585B (zh) 半导体装置以及半导体装置的制造方法
CN103872141B (zh) 半导体装置及其制造方法
CN102569189B (zh) 半导体装置的制造方法
CN101740634B (zh) 半导体装置及其制造方法
CN101783368B (zh) 半导体器件及其制造方法、以及具有该半导体器件的电子设备
CN101866952B (zh) 半导体装置及其制造方法
CN103545342B (zh) 半导体装置
CN101800250B (zh) 半导体装置以及半导体装置的制造方法
CN103700704A (zh) 半导体器件
CN101728433A (zh) 半导体装置及其制造方法
CN101997007A (zh) 半导体装置及制造半导体装置的方法
CN101997005A (zh) 半导体器件及其制造方法
CN104332472A (zh) 显示装置
TWI831050B (zh) 半導體裝置和其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant