CN101779286B - 半导体器件的应力消减 - Google Patents
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Abstract
一种半导体器件(10)包括管芯(12),管芯(12)包括有源区(16、32、42、50)、划片区(24)以及周界,其中与有源区相比,划片区更靠近周界。在一个实施例中,该管芯还包括形成在划片区中的断裂滞止结构(26),以及其中该断裂滞止结构包括围绕位于管芯的至少一个拐角处或附近的公共中心同心地取向的曲线形和多边形中的一种。
Description
技术领域
本公开总体上涉及半导体器件,更具体地说,涉及半导体器件的应力消减。
背景技术
在制造过程中和应用环境中,在半导体器件中引起应力。例如,可能因为模具密封剂具有与半导体器件中的其它层不同的材料性质而发生应力。断裂(crack)在半导体器件内开始并传播,以消减该应力。该断裂亦称为层离(delamination)或分离。该层离可能导致电气故障或功能失效。
为了提高半导体器件的性能,对于层间电介质(ILD)层使用低介电常数材料。但是,低介电常数材料对于层离有更大的倾向性。因此,存在最小化或防止层离的需要,特别是在对于ILD层使用低介电常数材料时。
发明内容
根据本发明一个方面,提供了一种半导体器件,包括:
管芯,其包括有源区和管芯边缘;
该管芯还包括在断裂停止体外的划片区,其中该断裂停止体至少部分地围绕该有源区;以及
该管芯还包括断裂滞止结构,其中至少部分断裂滞止结构形成在该管芯的划片区中,
其中该管芯还包括:
衬底,
覆盖在衬底上面的第一层,其中该第一层包括金属,
覆盖在第一层上面的第二层,其中该第二层包括金属,
覆盖在第二层上面的第三层,其中该第三层包括金属,以及
其中断裂滞止结构包括:
形成在第一层中的第一部分,其中该第一部分具有位于距所述管芯边缘第一距离处的第一外边缘;
形成在第二层中的第二部分,其中该第二部分具有位于距所述管芯边缘第二距离处的第二外边缘,并且第二距离大于第一距离;以及
形成在第三层中的第三部分,其中该第三部分具有位于距所述管芯边缘第三距离处的第三外边缘,并且其中第三距离大于第二距离。
根据本发明另一方面,提供了一种半导体器件,包括:
管芯,其包括有源区、管芯边缘、划片区、衬底、和周界,其中与有源区相比,划片区更靠近周界;
该管芯还包括:
形成在划片区中的断裂滞止结构,其中该断裂滞止结构包括围绕位于该管芯的至少一个拐角处或附近的公共中心同心地取向的曲线形和多边形中的一种,
覆盖在衬底上面的第一层,其中该第一层包括金属;
覆盖在第一层上面的第二层,其中该第二层包括金属;以及
覆盖在第二层上面的第三层,其中该第三层包括金属;并且
其中所述断裂滞止结构包括:
形成在第一层中的第一部分,其中该第一部分具有位于距所述管芯边缘第一距离处的第一外边缘;
形成在第二层中的第二部分,其中该第二部分具有位于距所述管芯边缘第二距离处的第二外边缘,并且第二距离大于第一距离;以及
形成在第三层中的第三部分,其中第该三部分具有位于距所述管芯边缘第三距离处的第三外边缘,并且其中第三距离大于第二距离。
附图说明
以示例的方式图示说明本发明,且本发明不受附图的限制,在附图中相同参考标记表示类似的元件。为简单和清楚起见,图示了图中的一些元件,这些元件没有必要按比例绘制。
图1图示了根据一实施例的工件的自顶向下的视图;
图2图示了根据另一实施例的工件的自顶向下的视图;
图3图示了根据另一实施例的工件的自顶向下的视图;以及
图4图示了图3的一部分的剖面图。
具体实施方式
断裂通常在管芯(die)的边缘或拐角附近开始,朝着有源电路区的方向传播,破坏器件的功能。为了增加成品率,防止这些应力减小的断裂的开始和传播是合符需要的。断裂滞止(crack arrest)结构可用于防止管芯边缘附近的层离或防止层离进入有源电路区。在一个实施例中,断裂滞止结构包括曲线形或(多边缘)多边形断裂特征。在一个实施例中,该断裂滞止特征包括金属结构,该金属结构包括通孔,形成在管芯的高应力问题区中的半导体器件的所有金属层中(即从最顶部金属层下至第一金属层)。在一个实施例中,以台阶或梯阶状(stair-step)图案层叠该金属结构,以使断裂传播从有源电路区转移。在一个实施例中,断裂滞止结构的存在减小了应力集中并阻止x-y面中的层离。如果该金属结构是梯阶状,那么该结构可以合乎希望地引导层离在z平面传播,其中所述z平面垂直于半导体器件的衬底。
图1图示了根据一实施例的工件或(半导体)晶片10的自顶向下视图。在晶片10上图示了四个管芯,第一管芯12、第二管芯13、第三管芯14以及第四管芯15,每个管芯包括周界。技术人员将理解,在晶片10上可以存在许多管芯。管芯12-15被划片区(scribe region)24和锯片区(saw region)40互相隔开。锯片区40是在后续加工过程中使用锯子或其它设备将管芯12-15互相单颗化(singulate)的区域。
划片区可以包括锯片区。因此,划片区可以被定义为划片区24,如图所示,锯片区40和锯片区40可以是划片区24内的任何地方。但是,为了便于理解划片区24,在此,其不同于锯片区40,且因此不包括锯片区40。
第一管芯12包括有源区16和划片区24。有源区16包括所属领域的技术人员已知的有源电路(未示出)。相反,划片区24不包括有源电路。因此,划片区中的任意电路或特征不直接用于管芯的电气性能,但是可能用于电气测试或其他使用。例如,如果第一管芯12是微处理器,那么在划片区24中没有电路用于微处理功能。在一个实施例中,断裂停止体(crack stop)22从划片区24勾画有源区16。在一个实施例中,有源区16包括边缘密封(edge seal)20。在另一实施例中,边缘密封20是有源区的一部分并至少部分地围绕有源区16。在一个实施例中,断裂停止体22至少部分地围绕有源区16。在一个实施例中,边缘密封20是湿气和断裂阻挡物,而断裂停止体22是断裂阻挡物。但是,边缘密封20和断裂停止体22不能充分地使断裂停止,特别是当对于ILD层使用低介电常数材料时产生的断裂。
第一管芯12包括拐角区3和非拐角区。拐角区是划片区24的一部分,靠近第一管芯12的拐角。在图1所示的实施例中,拐角区3的一部分由断裂停止体22限定。在另一实施例中,断裂停止体22不限定拐角区3的边界。在一个实施例中,第一管芯12是正方形或矩形的,由此,本实施例中的第一管芯12具有四个拐角区3,尽管仅仅图示了一个拐角区3。尽管大多数管芯是正方形或矩形的,且因此将具有四个拐角区,但是管芯可以具有任意数目的拐角区。不是拐角区的管芯部分是非拐角区。
第二管芯13包括有源区32和划片区24。有源区32包括所属领域技术人员所知的有源电路(未示出)。相反,划片区24不包括有源电路。在一个实施例中,断裂停止体36从划片区24勾画有源区32。在一个实施例中,有源区32包括边缘密封34。在另一实施例中,该边缘密封34是有源区的一部分并且至少部分地围绕有源区32。在一个实施例中,断裂停止体36至少部分地围绕有源区32。
第二管芯包括拐角区5和非拐角区。拐角区5等同于拐角区3。因此,拐角区5是划片区24的一部分。类似地,断裂停止体36可以限定拐角区5的边界。不是拐角区5的第二管芯13部分是非拐角区。
第三管芯14包括有源区42和划片区24。有源区42包括所属领域技术人员所知的有源电路(未示出)。相反,划片区24不包括有源电路。在一个实施例中,断裂停止体48从划片区24勾画有源区42。在一个实施例中,有源区42包括边缘密封46。在另一实施例中,边缘密封46不是有源区的一部分,且至少部分地围绕有源区42。在一个实施例中,断裂停止体48至少部分地围绕有源区42。第三管芯14包括拐角区9和非拐角区。拐角区9等同于拐角区3和5。
第四管芯15包括有源区50和划片区24。有源区50包括所属领域技术人员所知的有源电路(未示出)。相反,划片区24不包括有源电路。在一个实施例中,断裂停止体56从划片区24勾画有源区50。在一个实施例中,有源区50包括边缘密封54。在另一实施例中,该边缘密封54不是有源区的一部分,且至少部分地围绕有源区50。在一个实施例中,断裂停止体56至少部分地围绕有源区50。第四管芯15包括拐角区7和非拐角区。拐角区7等同于拐角区3、5和9。
在图1所示的实施例中,断裂停止体22、36、48和56以及边缘密封20、34、46和54以相对于管芯12-15的边缘大约45度角横截管芯12-15的拐角。但是,断裂停止体22、36、48和56以及边缘密封20、34、46和54也可以平行于管芯12-15的边缘以及具有约90度角。断裂停止体22、36、48和56以及边缘密封20、34、46和54的任意其他结构也是可能的。此外,可以不存在断裂停止体22、36、48和56或边缘密封20、34、46和54。
在图1所示的实施例中,断裂滞止或消减结构26桥接划片区24和锯片区40。因此,四个管芯12-15至少包括部分断裂滞止结构26。由于图1所示的部分断裂滞止结构26在锯片区40内,因此当沿锯片区40将管芯12-15单颗化时,部分断裂滞止结构26将被破坏。
如图1所示,断裂滞止结构26在管芯12-15的拐角区3、5、7和9中。尽管未图示,但是断裂滞止结构26也可以在管芯12-15的不止一个拐角区(例如,所有拐角区)中。在所示的实施例中,非拐角区无断裂滞止结构26。换句话说,仅仅每个管芯12-15的至少一个拐角区3、5、7和9包括可以是其一部分的断裂滞止结构26。如上所述,在管芯12-15被单颗化之后,断裂滞止结构26将被分为多个部分。与仅仅部分断裂滞止结构相对的,这些部分可以被称为断裂滞止结构。
断裂滞止结构26包括断裂滞止特征(feature)28、29和30。在一个实施例中,断裂滞止特征28、29和30是金属特征或结构。在一个实施例中,断裂滞止特征28、29和30从顶视图看是同心的。在一个实施例中,每个断裂滞止特征是(多边缘的)多边形。在所示的实施例中,每个断裂滞止特征是八边的多边形;但是,该多边形可以具有任意数目的边缘。形成断裂滞止结构26的每个断裂滞止特征28-30可以不具有彼此相同数目的边缘,或者可以不是彼此相同的形状。例如,一个断裂滞止特征可以具有八个边缘而另一断裂滞止特征可以具有十二个边缘。尽管图示了三个断裂滞止特征28-30,但是断裂滞止结构26可以包括任意数目的断裂滞止特征。
图2图示了晶片10上的断裂滞止特征的另一实施例。技术人员将认识到,在不同的图中具有相同元件编号的元件是等同的。第一管芯12包括具有断裂滞止特征60、62和64的断裂滞止结构100。第二管芯13包括具有断裂滞止特征70、72和74的断裂滞止结构102。第三管芯14包括具有断裂滞止特征80、82和84的断裂滞止结构106。第四管芯15包括具有断裂滞止特征90、92和94的断裂滞止结构104。类似于图1的断裂滞止结构26,断裂滞止结构100、102、104和106是多边形。与图1中的断裂滞止结构26不同,断裂滞止结构100、102、104和106的没有任何一部分在锯片区40内。因此,在该实施例中,当使用锯将管芯12-15单颗化时,例如,锯将不破坏或切穿断裂滞止结构的诸部分。锯片区40中没有断裂滞止结构使得容易切割管芯和减小单颗化过程中可能发生ILD层的层离的风险。
图3图示了晶片10上的断裂滞止特征的另一实施例。第一管芯12包括具有断裂滞止特征118、120和122的断裂滞止结构110。第二管芯13包括具有断裂滞止特征124、126和128的断裂滞止结构112。第三管芯14包括具有断裂滞止特征130、132和134的断裂滞止结构116。第四管芯15包括具有断裂滞止特征136、138和140的断裂滞止结构114。类似于图2的断裂滞止结构100、102、104和106,断裂滞止结构110、112、114和116不在锯片区40内。但是,在一个实施例中,断裂滞止结构110、112、114和116延伸到锯片区40中,并形成连续的断裂滞止特征。断裂滞止结构110、112、114和116不同于图1和2的断裂滞止结构26、100、102、104和106,因为断裂滞止结构110、112、114和116是同心圆。在一个实施例中,断裂滞止特征28、29和30可以是曲线形,诸如圆、卵形、椭圆或半月形等,或者是其一部分。在另一实施例中,一个断裂滞止特征可以是多边形,而另一断裂滞止特征可以是曲线形。
断裂滞止结构使断裂的开始或传播基本上或完全停止,以使得在有源区中的各种层之间(特别,在低介电常数材料和金属层之间)不发生层离。在一个实施例中,当管芯受应力时,在管芯的拐角处发生层离,并以径向方式朝向管芯的中心传播。(因此,在该实施例中,任意断裂在管芯的拐角处开始并朝向中心传播。)因此,当使用扫描声显微术观察层离时,出现部分圆圈,圆圈中心在管芯的拐角处或附近。期望断裂滞止特征具有类似于应力传播分布的形状。因此,在一个实施例中,断裂滞止特征是同心圆。如果断裂滞止特征的形状是曲线形,那么断裂滞止特征的形状最紧密地匹配层离传播分布。因此,与其他形状相比,曲线形更均匀地分布应力,因此减少了层离。此外,当断裂滞止特征是曲线形时,断裂滞止特征的表面积大于断裂滞止特征是多边形的时的断裂滞止特征的表面积。该表面积的增加,增加了防止任意通过断裂滞止结构并进入管芯的有源区中的断裂或层离的侵蚀的可能性。但是,由于工艺限制或困难,断裂滞止特征可能不是与应力传播分布相同的形状,尽管希望是相同的形状。例如,由于形成曲线形的工艺限制,断裂滞止特征可能是与圆形相反的多边形。
如上所述,断裂滞止结构可以包括曲线形或多边形的同心断裂滞止特征。在图1-3所示的实施例中,断裂滞止特征围绕公共中心同心地延伸,该公共中心位于锯片区中,更具体地,在形成锯片区的线的交叉点的中心。在另一实施例中,断裂滞止特征可以围绕处于锯片区内的不同位置中的公共中心同心地延伸,或者,它们可以围绕在管芯拐角处的公共中心同心地延伸。此外,该断裂滞止特征可以围绕位于拐角区中的管芯上的公共中心同心地延伸。例如,公共中心可以处于划片区中。换句话说,断裂滞止特征可以围绕管芯的拐角上或附近(例如,在锯片或划片区中)的公共中心同心地延伸。
图4图示了从管芯12的有源区16中的位置到第一管芯12的边缘获得的剖面图,在该实施例中该边缘是拐角。如图4所示,晶片10包括第一管芯12的一部分,其包括衬底144。为了避免模糊,在图4中未图示所属领域的技术人员所知的电路和元件(如晶体管)。在衬底144上形成金属特征或结构。金属特征148、150、152、154和156形成在第一层间电介质层146内,第一层间电介质层可以是任意适合的电介质材料,如低介电常数材料。金属特征160、162、164、166和168形成在第二层间电介质层158内,第二层间电介质层可以是任意适合的电介质材料,如低介电常数材料。金属特征172、174、176、178、180和182形成在第三层间电介质层170内,第三层间电介质层可以是任意适合的电介质材料,如低介电常数材料。金属特征186、188、190、192、194和196形成在第四层间电介质层184内,第四层间电介质层可以是任意适合的电介质材料,如低介电常数材料。在所示的实施例中,每个金属结构都包括导电线下面的通孔(via)。在一个实施例中,金属结构可以是具有相等尺寸的两个层(例如,形成金属线而不是通孔来作为每个金属结构的下层)。
在第一管芯12内是有源区16和划片区24,该划片区24包括断裂滞止结构110。有源区16包括有源电路142、边缘密封20和断裂停止体22。有源电路142包括:衬底144上的第一金属特征148;第一金属特征148上的第二金属特征160;第二金属特征160上的第三金属特征172;以及第三金属特征172上的第四金属特征186。边缘密封20包括:衬底144上的第一金属特征150;第一金属特征150上的第二金属特征162;第二金属特征162上的第三金属特征174;以及第三金属特征174上的第四金属特征188。断裂停止体22包括:衬底144上的第一金属特征152;第一金属特征152上的第二金属特征164;第二金属特征164上的第三金属特征176;以及第三金属特征176上的第四金属特征190。
断裂滞止结构110包括第一断裂滞止特征118、第二断裂滞止特征120以及第三断裂滞止特征122。第一断裂滞止特征118包括:衬底144上的第一金属特征154;第一金属特征154上的第二金属特征166;第二金属特征166上的第三金属特征178;以及第三金属特征178上的第四金属特征192。第一断裂滞止特征118是梯阶状的(即,金属特征是梯阶状的结构),使得每个金属结构与任意上覆的结构相比更靠近边缘,或者在所示的实施例中,更靠近管芯12的拐角。如果第一断裂滞止特征是梯阶状的,那么其可以强迫断裂200每个层向上传播并防止断裂200传播到管芯12的有源区16中,如图4所示。如果断裂200如图4所示传播,管芯12的在管芯12右边的部分可能从管芯12破裂开。该破裂消减了应力,并因此可以防止形成断裂。
第一金属特征154距管芯12的该边缘是第一距离202,该边缘可以是拐角。金属特征和在此使用的另一位置之间的距离是从金属特征的最近的边缘(即,外边缘)到那个位置的距离。第二金属特征166距该边缘是第二距离204。第二距离204大于第一距离202。第三金属特征178距该边缘是第三距离206。第三距离206大于第二距离204。第四金属特征192距该边缘是第四距离208。第四距离208大于第三距离206。如图所示,第一断裂滞止特征118具有四个金属特征;但是,第一断裂滞止特征118可以具有任意数目的金属特征,诸如一个或多个。此外,在所示的实施例中,与下面的金属特征相比,每个金属特征具有较少的通孔。例如,第一金属特征154具有五个通孔,如图所示,第二金属特征166具有四个通孔,第三金属特征178具有三个通孔,以及第四金属特征192具有两个通孔。每个层的通孔数目可以改变;图4中的通孔数目是说明性的。但是,通孔越少,在该区域中半导体器件越容易层离。
第二断裂滞止特征120包括第二电电介质158上的第一金属特征180,以及第一金属特征180上的第二金属特征194。第一金属特征180距该边缘是第五距离210。第五距离210小于距离202、204、206和208。第二金属特征194距该边缘是第六距离212。第六距离212小于距离202、204、206和208。在所示的实施例中,第六距离212近似等于第五距离210。但是,第六距离212可以大于或小于第五距离210。在一个实施例中,第二断裂滞止特征120是梯阶状的,使得第六距离212大于第五距离210。如图所示,第二断裂滞止特征120具有两个金属特征;但是,第二断裂滞止特征120也可以具有任何数目的金属特征,诸如一个或多个。
第三断裂滞止特征122包括:衬底144上的第一金属特征156;形成在第一金属特征156上的第二金属特征168;第二金属特征168上的第三金属特征182;以及第三金属特征182上的第四金属特征196。第一金属特征156距该边缘是第七距离214。第二金属特征168距该边缘是第八距离216。第九金属特征182距该边缘是第九距离218。第四金属特征196距该边缘是第十距离220。距离214、216、218和220小于距离202、204、206、208、210和212。在所示的实施例中,距离214、216、218和220近似相等。但是,距离214、216、218和220可以不同。例如,第三断裂滞止特征122可以是梯阶状的。如图所示,第三断裂滞止特征122具有四个金属特征;但是,第三断裂滞止特征122也可以具有任何数目的金属特征,诸如一个或多个。
在一些实施例中,第二断裂滞止特征120、第三断裂滞止特征122或两者都不存在。在另一实施例中,存在附加的断裂滞止特征。在一个实施例中,断裂滞止结构沿管芯的边缘延伸,且也可以存在于管芯的拐角中或附近。此外,代替梯阶状的图案,当在剖面图中观察断裂滞止特征时,可以以曲线形形成不同的断裂滞止金属特征。曲线形将引导该断裂,以使得它不进入有源电路区。
至此应该理解,提供了一种用来最小化或防止层离的结构,特别当对ILD层使用低介电常数材料时,以及提供了形成这种结构的方法。在一个实施例中,断裂滞止结构包括曲线形或多边形,其中该形状围绕管芯的至少一个拐角处或附近的公共中心同心地取向。在一个实施例中,围绕位于管芯的至少一个拐角处或附近的公共中心同心地设置断裂滞止特征。在一个实施例中,该管芯包括拐角区和非拐角区,其中非拐角区没有断裂滞止结构,以及至少一个拐角区包括断裂滞止结构。在一个实施例中,该断裂滞止结构包括金属特征,该金属特征形成梯阶图案以将断裂或层离从管芯的下部引导到管芯的上部。
尽管在此参考具体实施方式描述了本发明,但是可以进行各种改进和改变,而不脱离下面的权利要求中阐述的本发明的范围。例如,图4中的金属特征可以由除了金属之外的材料制成。此外,可以不存在锯片区40。在管芯上可以使用所述的断裂滞止结构,即使不用锯子执行单颗化。由此,说明书和附图被认为是说明性的而不是限制性的,并且意图将所有的这些修改包括在本发明的范围内。在此就具体实施方式描述的任何益处、优点或问题的解决办法并不意图解释为任意或所有权利要求的关键的、必需的或实质性的特征或要素。
除非另有说明,措词如“第一”和“第二”用来任意地区分这种措词描述的要素。因此,这些措词并不必然意图表示这种要素的时间上的或其它优先顺序。此外,在此使用的措词“一”被定义为一个或不止一个。此外,权利要求中的引导性措辞如“至少一个”和“一个或多个”不应该被解释为暗示了,由不定冠词“一”引入的另一权利要求要素将包含这种引入的权利要求要素的任意特定的权利要求限制于仅仅包含一个这种要素,即使在同一权利要求包含引导性措辞“一个或多个”或“至少一个”以及不定冠词如“一”时也是如此。这也适用于定冠词的使用。此外,说明书和权利要求中的措词“前”、“后”、“顶部”、“底部”、“在...上”、“在...下”等等,即使有,也是用于描述性的目的,并不必然用于描述永久的相对位置。应当理解,如此使用的措词在适当的情况下是可互换的,以使得例如,在此描述的本发明的实施例能够在与在此示出的或以其它方式描述的所不同的其它取向上操作。
Claims (11)
1.一种半导体器件,包括:
管芯,其包括有源区和管芯边缘;
该管芯还包括在断裂停止体外的划片区,其中该断裂停止体至少部分地围绕该有源区;以及
该管芯还包括断裂滞止结构,其中至少部分断裂滞止结构形成在该管芯的划片区中,其中该管芯还包括:
衬底,
覆盖在衬底上面的第一层,其中该第一层包括金属,
覆盖在第一层上面的第二层,其中该第二层包括金属,
覆盖在第二层上面的第三层,其中该第三层包括金属,以及
其中断裂滞止结构包括:
形成在第一层中的第一部分,其中该第一部分具有位于距所述管芯边缘第一距离处的第一外边缘;
形成在第二层中的第二部分,其中该第二部分具有位于距所述管芯边缘第二距离处的第二外边缘,并且第二距离大于第一距离;以及
形成在第三层中的第三部分,其中该第三部分具有位于距所述管芯边缘第三距离处的第三外边缘,并且其中第三距离大于第二距离。
2.如权利要求1的半导体器件,还包括边缘密封,其中该边缘密封至少部分地围绕有源区。
3.如权利要求1的半导体器件,其中管芯还包括拐角区和非拐角区,其中非拐角区没有断裂滞止结构,而至少一个拐角区包括断裂滞止结构。
4.如权利要求3的半导体器件,其中该断裂滞止结构包括曲线形,其中该曲线形从处于管芯的至少一个拐角处或附近的公共中心同心地取向。
5.如权利要求3的半导体器件,其中该断裂滞止结构包括多边形,其中该多边形从处于管芯的至少一个拐角处或附近的公共中心同心地取向。
6.如权利要求1的半导体器件,其中该管芯形成在半导体晶片上,该半导体晶片包括邻近所述管芯边缘的锯片区,以及其中该断裂滞止结构延伸到锯片区中。
7.如权利要求1的半导体器件,其中该断裂滞止结构还包括形成在第一层中的第四部分,其中该第四部分具有位于距所述管芯边缘第四距离处的第四外边缘,且第一距离大于第四距离。
8.如权利要求1的半导体器件,其中该断裂滞止结构还包括:
形成在第二层中的第五部分;其中该第五部分具有位于距所述管芯边缘第五距离处的第五外边缘,其中第二距离大于第五距离;以及
形成在第三层中的第六部分,其中该第六部分具有位于距所述管芯边缘第六距离处的第六外边缘,其中第三距离大于第六距离。
9.一种半导体器件,包括:
管芯,其包括有源区、管芯边缘、划片区、衬底、和周界,其中与有源区相比,划片区更靠近周界;
该管芯还包括:
形成在划片区中的断裂滞止结构,其中该断裂滞止结构包括围绕位于该管芯的至少一个拐角处或附近的公共中心同心地取向的曲线形和多边形中的一种,
覆盖在衬底上面的第一层,其中该第一层包括金属;
覆盖在第一层上面的第二层,其中该第二层包括金属;以及
覆盖在第二层上面的第三层,其中该第三层包括金属;并且
其中所述断裂滞止结构包括:
形成在第一层中的第一部分,其中该第一部分具有位于距所述管芯边缘第一距离处的第一外边缘;
形成在第二层中的第二部分,其中该第二部分具有位于距所述管芯边缘第二距离处的第二外边缘,并且第二距离大于第一距离;以及
形成在第三层中的第三部分,其中第该三部分具有位于距所述管芯边缘第三距离处的第三外边缘,并且其中第三距离大于第二距离。
10.如权利要求9的半导体器件,其中所述第一部分、第二部分以及第三部分形成梯阶状图案,以将断裂从管芯的下部引导到管芯上部。
11.如权利要求9的半导体器件,其中该断裂滞止结构还包括形成在第一层中的第四部分,其中该第四部分具有位于距所述管芯边缘第四距离处的第四外边缘,并且第一距离大于第四距离。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/835,680 US7960814B2 (en) | 2007-08-08 | 2007-08-08 | Stress relief of a semiconductor device |
US11/835,680 | 2007-08-08 | ||
PCT/US2008/068023 WO2009020713A1 (en) | 2007-08-08 | 2008-06-24 | Stress relief of a semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101779286A CN101779286A (zh) | 2010-07-14 |
CN101779286B true CN101779286B (zh) | 2012-01-11 |
Family
ID=40341625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN2008801023319A Active CN101779286B (zh) | 2007-08-08 | 2008-06-24 | 半导体器件的应力消减 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7960814B2 (zh) |
JP (1) | JP5341087B2 (zh) |
KR (1) | KR101462063B1 (zh) |
CN (1) | CN101779286B (zh) |
TW (1) | TWI433222B (zh) |
WO (1) | WO2009020713A1 (zh) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
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US8013425B2 (en) * | 2008-05-13 | 2011-09-06 | United Microelectronics Corp. | Scribe line structure for wafer dicing and method of making the same |
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US8125053B2 (en) * | 2009-02-04 | 2012-02-28 | Texas Instruments Incorporated | Embedded scribe lane crack arrest structure for improved IC package reliability of plastic flip chip devices |
US8124448B2 (en) * | 2009-09-18 | 2012-02-28 | Advanced Micro Devices, Inc. | Semiconductor chip with crack deflection structure |
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- 2007-08-08 US US11/835,680 patent/US7960814B2/en active Active
-
2008
- 2008-06-24 KR KR1020107001862A patent/KR101462063B1/ko active IP Right Grant
- 2008-06-24 CN CN2008801023319A patent/CN101779286B/zh active Active
- 2008-06-24 WO PCT/US2008/068023 patent/WO2009020713A1/en active Application Filing
- 2008-06-24 JP JP2010520024A patent/JP5341087B2/ja active Active
- 2008-07-14 TW TW097126694A patent/TWI433222B/zh not_active IP Right Cessation
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KR101462063B1 (ko) | 2014-11-17 |
TWI433222B (zh) | 2014-04-01 |
CN101779286A (zh) | 2010-07-14 |
WO2009020713A1 (en) | 2009-02-12 |
JP2010536174A (ja) | 2010-11-25 |
JP5341087B2 (ja) | 2013-11-13 |
TW200913041A (en) | 2009-03-16 |
KR20100050489A (ko) | 2010-05-13 |
US20090039470A1 (en) | 2009-02-12 |
US7960814B2 (en) | 2011-06-14 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder |
Address after: Texas in the United States Patentee after: NXP America Co Ltd Address before: Texas in the United States Patentee before: Fisical Semiconductor Inc. |
|
CP01 | Change in the name or title of a patent holder |