CN101836259B - 编程存储器单元数组的方法及装置 - Google Patents

编程存储器单元数组的方法及装置 Download PDF

Info

Publication number
CN101836259B
CN101836259B CN200880105278.8A CN200880105278A CN101836259B CN 101836259 B CN101836259 B CN 101836259B CN 200880105278 A CN200880105278 A CN 200880105278A CN 101836259 B CN101836259 B CN 101836259B
Authority
CN
China
Prior art keywords
line
memory
voltage
source electrode
bit line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200880105278.8A
Other languages
English (en)
Other versions
CN101836259A (zh
Inventor
斐德列克·B·杰能
辛西亚·拉纳库马
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Cypress Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cypress Semiconductor Corp filed Critical Cypress Semiconductor Corp
Publication of CN101836259A publication Critical patent/CN101836259A/zh
Application granted granted Critical
Publication of CN101836259B publication Critical patent/CN101836259B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles

Abstract

本发明揭示一种用于编程一存储器单元数组的方法及装置。

Description

编程存储器单元数组的方法及装置
此申请案主张于2007年10月2日申请的美国临时专利申请案第60/997,413号的申请日期的权利，该案的全部内容是以引用的方式并入本文内。
技术领域
本发明的具体实施例是关于存储器的编程。
背景技术
SONOS(硅-氧化氮-氧化硅)是一种非挥发性、捕获电荷半导体存储器技术，其提供超过浮动闸极快闪存储器的数个有区别特征，包括对单点故障的免疫性与在较低电压下的编程。对比在一传导闸极上储存电荷的浮动闸极器件，SONOS器件在一介电层内捕获电荷。SONOS晶体管是使用一称为均匀通道、修改富雷-诺特海姆(Fowler-Nordheim)穿隧的量子力学效应来加以编程及抹除。此编程及抹除方法可提供比其它方法(诸如热载子注入)更佳的可靠性。一SONOS晶体管是一绝缘闸极场效晶体管(IGFET)，其具有在一控制闸极与在晶体管的主体或基板内的一通道之间的一电荷捕获介电堆栈。一SONOS晶体管可使用CMOS(互补金氧半导体)制作方法来制作成一P型或N型IGFET。
一SONOS晶体管是通过在该控制闸极与该基板之间施加一适当极性、量值及持续时间的电压来加以编程或抹除。一正闸极至基板电压引起电子从该通道穿隧至一电荷捕获介电层而一负闸极至通道电压引起电洞从该通道穿隧至该电荷捕获介电层。在一情况下，该晶体管的临限电压是升高而在另一情况下，该晶体管的临限电压是降低。该临限电压是在汲极与源极端子之间施加一电压时引起该晶体管传导电流的闸极至源极电压。对于一给定数目的捕获电荷，该临限电压变化方向取决于该晶体管是否是一N型或P型FET。然而，单元干扰可能会妨碍此类晶体管的编程。
发明内容
本揭示致力于减低存储器单元数组内的干扰。
在某些实施例中，一种用于在一存储器单元数组内减低干扰的方法，其包含：选择该存储器单元数组的一第一行用于一写入操作，该第一行包含在存储器单元数组的一第一列内的一第一存储器单元与在存储器单元数组的一第二列内的一第二存储器单元，其中该第一存储器单元是连接于一第一位元线与一第一源极线之间而该第二存储器单元是连接于一第二位元线与一第二源极线之间；连接该第一位元线至该第一源极线并连接该第二位元线至该第二源极线，其中该第一源极线是与该第一位元线等电位而该第二源极线是与该第二位元线等电位；以及抹除存储器单元数组的该第一行。
在某些其它实施例中，一种装置包含：一存储器数组，其包含以行及列配置的存储器单元；以及耦合至该存储器数组的一存储器控制器，其包含：一行控制器，其是经组态用以选择该存储器数组的一第一行用于一写入操作以及取消选择该存储器数组的一第二行，其中该第一行包含在该存储器数组的一第一列内耦合于一第一位元线与一第一源极线之间的一第一存储器单元与在该存储器数组的一第二列内耦合于一第二位元线与一第二源极线之间的一第二存储器单元；以及一列控制器，其是经组态用以连接该第一位元线至该第一源极线以及连接该第二位元线至该第二源极线，该列控制器进一步经组态用以抹除该存储器数组的该第一行。
在某些额外的实施例中，一种装置包含：选择构件，其用于在一存储器数组内选择存储器单元的一行用于一写入操作；以及符合构件，其用于使在该等存储器单元的源极线上的电压选择性地符合在该等存储器单元的位元线上的电压；以及编程构件，其用于选择性地编程并抹除在存储器单元的该行内的存储器单元。
附图说明
本发明的具体实施例是在该等附图的图式中通过范例方式而非通过限制方式来加以解说，其中：
图1A依据本发明的一具体实施例解说在一SONOS晶体管中的编程及抹除临限电压；
图1B依据本发明的一具体实施例解说一浮动源极线双晶体管(2T)SONOS存储器单元；
图1C依据本发明的一具体实施例解说在一浮动源极线(2T)SONOS存储器单元内位元线干扰的影响；
图1D依据本发明的一具体实施例解说在一浮动源极线SONOS存储器单元内传递闸极干扰的影响；
图2A依据本发明的一具体实施例解说一浮动源极线SONOS存储器数组；
图2B依据本发明的一具体实施例解说在一浮动源极线SONOS存储器数组内的一大量抹除操作；
图2C依据本发明的一具体实施例解说在一浮动源极线SONOS存储器数组内的一写入操作；
图2D依据本发明的一具体实施例解说在一浮动源极线SONOS存储器数组内的传递闸极干扰；
图3解说在本发明的一具体实施例中的一非挥发性、SONOS型捕获电荷半导体器件的结构；
图4A解说在本发明的一具体实施例中的一SONOS型存储器数组；
图4B解说在本发明的一具体实施例中在一SONOS型存储器数组内的一大量抹除操作；
图4C解说在本发明的一具体实施例中在一SONOS型存储器数组内的一写入操作；
图4D解说在本发明的一具体实施例中在一SONOS型存储器数组内的一读取操作；
图4E解说在本发明的一具体实施例中传递闸极干扰的减低；
图5解说在本发明的一具体实施例中位元线干扰的一减低；
图6解说在本发明的一具体实施例中传递闸极干扰的一减低；
图7是解说在一具体实施例中一种用于减低SONOS单元干扰的方法的一流程图；以及
图8是解说其中可实施本发明的具体实施例的一处理系统的一方块图。
具体实施方式
本文所说明的一具体实施例包括具有减低单元干扰的一非挥发性捕获电荷存储器。在以下说明中，提出许多特定细节，诸如特定组件、器件、方法等的范例，以便提供本发明的具体实施例的一透彻理解。然而习知此项技术者应明白，不一定运用该等特定细节来实施本发明的具体实施例。在其它实例中，未曾详细说明熟知材料或方法以免不必要地混淆本发明的具体实施例。
为了方便说明，本文中使用SONOS存储器器件作为非挥发性捕获电荷存储器器件的范例来说明本发明的具体实施例。然而，本发明的具体实施例并不如此受限制并可能包括任一类型的非挥发性、捕获电荷器件。
图1A依据本发明的一具体实施例解说对于一+10伏特编程电压脉冲与一-10伏特抹除电压脉冲，一N型SONOS晶体管的临限电压VT变化与时间成函数关系。在大约10毫秒之后，该编程临限电压是大于+1伏特而该抹除临限电压是小于-1伏特。在完成一编程或抹除操作之后，该晶体管的状态可通过设定该闸极至源极电压为零，在该等汲极与源极端子之间施加一较小电压并感测流过该晶体管的电流来加以读取。在编程状态下，该N型SONOS晶体管可是截止(OFF)，因为该闸极至源极电压可能低于该编程临限电压VTP。在该抹除状态下，该N型SONOS晶体管可是接通(ON)，因为该闸极至源极电压可能超过该抹除临限电压VTE。一般而言，该接通状态是相关联于一逻辑″0″而该截止状态是相关联于一逻辑″1″。
图1B是依据本发明的一具体实施例在一双晶体管(2T)存储器单元数组内的一存储器单元的一示意图。依据本发明的一具体实施例，在图1B中的该存储器单元包括一IGFET传递晶体管与一SONOS存储器晶体管。该单元包括在该单元上的写入操作期间使用的一写入线(WL)，其是连接至该存储器晶体管的闸极。该单元还包括用以选择该单元用于一数据读出的一读取线(RL)，其是连接至该传递晶体管的闸极。该存储器晶体管的汲极是连接至一位元线(BL)而该传递晶体管的源极是连接至一源极线，其是在写入操作期间处于一浮动条件下。该存储器晶体管的源极与该传递晶体管的汲极共享一共同连接。该传递晶体管与该存储器晶体管还共享一共同基板。
非挥发性存储器的可靠性是通过其耐久性(写入循环的数目)、数据保持力(存储器可维持一明确数据状态的时间周期)以及在数据读出操作期间感测电流的可重复性来加以测量。基于类似于图1B中所解说者的一浮动源极线存储器单元的存储器会受到特定干扰，其随着时间劣化该存储器的效能。如下面更详细地说明，该等干扰包括″位元线干扰″与″传递闸极干扰″。图1C是依据本发明的一具体实施例解说位元线干扰对一浮动源极线存储器单元的影响的一图表。图1C比较一未受干扰SONOS存储器单元与在1,000,000个位元线干扰后的一编程SONOS存储器单元的数据保持力。
在图1C中，该未受干扰SONOS单元在其编程与抹除临限电压之间在其寿命开始(BOL)时展现一较大初始分离。随着时间，电荷泄漏引起该编程临限电压减低而该抹除临限电压增加。用于读取该单元的一感测窗口(定义为可靠地代表一″1″的最小临限电压与可靠地代表一″0″的最大临限电压)是定位以最大化至该单元的寿命结束(EOL)的时间，使得平均起来该编程临限电压与抹除临限电压同时衰减至其个别感测窗口限制。然而在该受干扰单元的情况下，该编程临限电压的BOL值是由于在循环期间位元线干扰的累积效应而减低，且该衰减速率是增加，因为每一位元线干扰可能会对穿隧层造成某损坏，其增加电荷泄漏速率。
图1D依据本发明的一具体实施例解说传递闸极干扰对一浮动源极线存储器单元的读取电流的影响与写入循环的数目成函数关系。在一未受干扰单元中，该传递晶体管的临限电压是固定的，(例如在0.7至1.2伏特的范围内)，因此当在该传递晶体管的闸极与源极之间施加一给定偏压电压(例如2伏特)时，其可能具有一可预测且恒定接通电阻(on resistance)。当在该单元的位元线与源极线之间施加一指定读取电压(例如1伏特)，且该存储器晶体管处于一抹除状态(即传导)时，穿过该单元的读取电流可能是可预测且恒定(例如，如在图1D中20微安培)。由此，与在该单元是编程且该存储器晶体管是截止时该单元的泄漏电流相比较，可基于该单元的读取电流来容易地区别一″1″与一″0″。如下面更详细地说明，传递闸极干扰引起该传递晶体管的临限电压增加，因此当将该给定偏压电压施加至该传递晶体管时，其可能更少接通并具有一更高的接通电阻。在该指定读取电压下，该读取电流可能减低(例如如在图1D中至1微安培)并可能不可能区别在该抹除状态下的读取电流与在该编程状态下的泄漏电流，因此一数据读取错误可能会出现。
图2A依据本发明的一具体实施例解说具有浮动源极线的一双晶体管(2T)N型SONOS存储器单元数组。该数组包含在两行(行0、行1)与两列(列0、列1)内的四个存储器单元(A、B、C、D)。每一单元包括一IGFET传递晶体管与一SONOS存储器晶体管。在图2A中，假定存储器单元A与D是编程(由该存储器晶体管的阴影来指示)并假定单元B与C是抹除。每一行包括一写入线(WL0、WL1)，其是用以在一存储器晶体管的选定行上执行写入操作。每一行还包括一读取线(RL0、RL1)，其是用以选择一行用于数据读出。所有单元均共享一共同基板电压(SUB)。每一列均包括一浮动源极线(SL0、SL1)，其是连接至在该列内的所有传递晶体管的源极侧；及一位元线(BL0、BL1)，其是连接至在该列内的所有存储器晶体管的汲极侧。该传递晶体管的汲极与该存储器晶体管的源极在每一单元内共用一共同节点。类似于其它类型的非挥发性存储器，逐行地执行在SONOS类型存储器内的读取及写入操作。
一写入操作包括在一行上执行的一大量抹除操作，随后在该行内的个别单元上执行的一编程或禁止操作。图2B依据本发明的一具体实施例解说在该数组的行0上的一大量抹除操作。对于此操作，使源极线SL0与SL1浮动，将+6伏特施加至位元线BL0与BL1、施加至基板SUB及写入线WL1，并将-4伏特施加至写入线WL0。该等偏压条件横跨行0内的该等存储器晶体管施加-10伏特电压，其是足以抹除在行0内的任何编程晶体管。在此操作期间，横跨单元C与D内的该等存储器晶体管的电压是0伏特，使得在一抹除状态下的单元C保持抹除，而在一编程状态下的单元D保持编程。
在大量抹除一行之后写入数据至该行，包括编程在单元内用于储存一″1″的抹除后存储器晶体管并禁止编程在单元内用于储存一″0″的抹除后存储器晶体管。图2C依据本发明的一具体实施例解说一写入操作，其中单元A是被编程而单元B是被禁止。对于此操作，再次使源极线SL0与SL1浮动，将+6伏特施加至写入线WL0，将-4伏特施加至读取线RL0及RL1、写入线WL1与位元线BL0。在单元B内的禁止功能是通过施加0伏特至位元线BL1内来达成。
该等偏压条件横跨单元A内的存储器晶体管而施加+10伏特，其是足以编程该存储器晶体管。然而在单元B中，仅存在横跨该存储器晶体管的一+6伏特电位，因为其闸极是处于+6伏特，其汲极是处于0伏特，且因为该晶体管是在抹除状态下″接通″，其源极也处于0伏特，且其汲极至源极电压是大约0。横跨单元B内存储器晶体管的减低电压是不足以编程该存储器晶体管。然而，一些电子确实穿隧至该电荷储存层并正偏移该临限电压。此正临限电压偏移是在一存储器写入操作的背景下称为软编程或″禁止干扰″。
在行1中，该等偏压条件横跨单元C内的存储器晶体管施加0伏特，使得其不受干扰。然而，在单元D中，在该存储器晶体管上存在一-4伏特闸极至汲极电位。此外，浮动源极线SL1将单元B内的传递晶体管的源极上的任何电压耦合至单元D内的传递晶体管的源极。对于图2C中所示的该等偏压条件，在单元B内的传递晶体管的源极展现大约-3伏特的一瞬态电压(超过-4伏特闸极电压大约1伏特)。此电压是耦合至在单元D内的传递晶体管的源极，其中组合在单元D内传递晶体管上的一0伏特闸极电压，其使在单元D内的传递晶体管经受一接通瞬态。由此，在单元D内的传递晶体管的汲极展现大约-1伏特的一瞬态电压。此电压加到单元D的存储器晶体管的源极上，横跨该存储器晶体管产生一大约-3伏特的瞬态闸极至源极电压。该等电压(闸极至汲极与闸极至源极)是不足以抹除该晶体管，但一些电洞确实从该存储器晶体管的闸极、汲极及通道穿隧至该电荷储存层并负偏移临限电压。此负临限电压偏移是在一存储器写入操作的背景下称为软抹除或″位元线干扰″。
在一抹除单元上的连续禁止干扰的最大数目是限于一(1)，因为该单元在一写入操作的第一部分期间是始终抹除的。对比之下，在一给定行及列内的一编程单元上的连续位元线干扰的最大数目是在所有其它行上的写入操作的总数目，其中施加一禁止电压至给定列上的位元线。例如，若在一存储器数组内存在64行，且每一行是写入(循环)100,000次，则该编程单元可看见的位元线干扰的最大数目是等于[(64-1)*100,000]，其等于6,300,000个位元线干扰。统计上，此意味着，编程临限电压偏移是在SONOS存储器内的限制因素。
如上所述，存在相关联于浮动源极线的另一干扰来源，其是称为传递闸极干扰。此干扰在如上所说明并解说于图2B中的大量抹除操作期间发生。图2D依据本发明的一具体实施例解说在一大量抹除操作期间在单元A内的电压。在t1，读取线RL0是脉动至+2伏特。在t2，位元线BL0与基板电压SUB是脉动至+6伏特而写入线WL0是脉动至-4伏特。该等条件在该传递晶体管与该存储器晶体管之间的浮动节点N0处建立一电压脉冲，其是电容性耦合至浮动源极线SL0。在t3，当在BL0、WL0及SUB上的该等脉动电压回复至零时，在N0处的电压回复至零且在SL0上的电压衰减至零，一RC时间常数是由在SL0上的分布电容与电阻来加以决定。当衰减瞬态开始时，横跨该传递晶体管存在一汲极至源极电压。此电压将热电子注入至该传递晶体管的通道内，从而如上所说明提升该传递晶体管的临限电压，引起一传递闸极干扰，其可能限制单元读取电流，即减低可靠性。
图3解说一非挥发性捕获电荷半导体器件100的一具体实施例。半导体器件100包括形成于一基板102上的一闸极堆栈104。半导体器件100进一步包括在闸极堆栈104的任一上在基板102内的源极/汲极区域110，其界定在闸极堆栈104下面在基板102内的一通道区域112。闸极堆栈104包括一穿隧介电层104A、一电荷捕获层104B、一顶部介电层104C及一闸极层104D。闸极层104D是通过中间介电层与基板102电绝缘。
半导体器件100可能是任一非挥发性捕获电荷存储器器件。依据本发明的一具体实施例，半导体器件100是一SONOS型器件，其中该电荷捕获层是具有一电荷捕获位置浓度的一绝缘介电层。传统上，SONOS代表″硅-氧化物-氮化物-氧化物-硅″，其中第一个″硅″是指闸极层材料，第一个″氧化物″是指顶部介电层(又称为一阻隔介电层)，″氮化物″是指电荷捕获介电层，第二个″氧化物″是指穿隧介电层而第二个″硅″是指通道区域。然而，一SONOS型器件不限于该等特定材料。
基板102并因此通道区域112可能是适用于半导体器件制作的任何材料。在一具体实施例中，基板102可能是一材料的一单晶的一主体基板，该材料可能包括(但不限于)硅、锗、硅/锗或一III-V化合物半导体材料。在另一具体实施例中，基板102可能是具有一顶部磊晶层的一主体层。在一特定具体实施例中，该主体层可能是一材料的一单晶，该材料可能包括(但不限于)硅、锗、硅/锗、一III-V化合物半导体材料及石英，而该顶部磊晶层可能是一单晶层，其可能包括(但不限于)硅、锗、硅/锗及一III-V化合物半导体材料。在另一具体实施例中，基板102可能是在一中间绝缘物层上的一顶部磊晶层，该中间绝缘物层是在一较低主体层上方。该顶部磊晶层可能是一单晶层，其可能包括(但不限于)硅(例如用以形成一绝缘物上硅半导体基板)、锗、硅/锗及一III-V化合物半导体材料。该绝缘物层可能包括(但不限于)二氧化硅、氮化硅及氮氧化硅。该较低主体层可能是一单晶，其可能包括(但不限于)硅、锗、硅/锗、一III-V化合物半导体材料及石英。基板102及因此通道区域112可能包括掺杂物杂质原子。在一特定具体实施例中，通道区域112是P型掺杂且在一替代性具体实施例中，通道区域112是N型掺杂。
在基板102内的源极/汲极区域110可能具有与通道区域112相反导电率的任何区域。例如，依据本发明的一具体实施例，源极/汲极区域110是N型掺杂区域而通道区域112是一P型掺杂区域。在一具体实施例中，基板102并因此通道区域112可能是硼掺杂单晶硅，其具有在1015至1019原子/cm3的范围内的一硼浓度。源极/汲极区域110可能是磷掺杂或砷掺杂区域，其具有在5×1016至5×1019原子/cm3的范围内的N型掺杂物浓度。在一特定具体实施例中，源极/汲极区域110可能具有在80至200奈米的范围内的在基板102内的一深度。例如，依据本发明的一替代性具体实施例，源极/汲极区域110是P型掺杂区域而通道区域112是一N型掺杂区域。
穿隧介电层104A可能是任一材料并具有任一适用于允许电荷载子在一施加闸极偏压下穿隧进入该电荷捕获层内的厚度。在一具体实施例中，穿隧介电层104A可能是由一热氧化程序所形成的一二氧化硅或氮氧化硅层。在另一具体实施例中，穿隧介电层104A可能是由化学汽相沈积或原子层沈积所形成的一高介电常数(高k)材料并可能包括(但不限于)氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪及氧化镧。在一特定具体实施例中，穿隧介电层104A可能具有在1至10奈米的范围内的一厚度。在一特定具体实施例中，穿隧介电层104A可能具有大约2奈米的一厚度。
电荷捕获层104B可能是任一材料并具有任一适用于储存电荷并因此调变闸极堆栈104的临限电压的厚度。在一具体实施例中，电荷捕获层104B可能是由一化学汽相沈积程序所形成的一介电材料并可能包括(但不限于)化学计量氮化硅、富含硅的氮化硅及氮氧化硅。在一具体实施例中，电荷捕获层104B的厚度可能是在5至10奈米的范围内。
顶部介电层104C可能是任一材料并可能具有任一适用于在一施加闸极偏压下维持一电荷泄漏及穿隧阻障的厚度。在一具体实施例中，顶部介电层104C是通过一化学汽相沈积程序来形成并由二氧化硅或氮氧化硅所构成。在另一具体实施例中，顶部介电层104C可能是由原子层沈积所形成的一高k介电材料并可能包括(但不限于)氧化铪、氧化锆、硅酸铪、氮氧化铪、氧化锆铪及氧化镧。在一特定具体实施例中，顶部介电层104C可能具有在1至20奈米的范围内的一厚度。
闸极层104D可能是适用于在该SONOS型器件的操作期间容纳一偏压电压的任一导体或半导体材料。依据本发明的一具体实施例，闸极层104D可能是由一化学汽相沈积程序所形成的掺杂多晶硅。在另一具体实施例中，闸极层104D可能是由化学或物理汽相沈积所形成的一含金属材料并可能包括(但不限于)金属氮化物、金属碳化物、金属硅化物、铪、锆、钛、钽、铝、钌、钯、铂、钴及镍。
图4A解说依据本发明的一具体实施例的一存储器300的一范例性片段，其可能是一大型存储器单元数组的部分。在图4A中，存储器300包括四个存储器单元301、302、303及304，其是以两行(行0、行1)与两列(列0、列1)来配置。
在行0及列0内的单元301包括存储器晶体管331与传递晶体管341。存储器晶体管331的汲极371是连接至位元线312(BL0)，存储器晶体管331的闸极391是连接至写入线322(WL0)而存储器晶体管331的源极是在共同节点361处连接至传递晶体管341的汲极。传递晶体管341的闸极381是连接至读取线321(RL0)而传递晶体管341的源极351是连接至源极线311(SL0)。
在行0及列1内的单元302包括存储器晶体管332与传递晶体管342。存储器晶体管332的汲极372是连接至位元线314(BL1)，存储器晶体管332的闸极392是连接至写入线322(WL0)而存储器晶体管332的源极是在共同节点362处连接至传递晶体管342的汲极。传递晶体管342的闸极382是连接至读取线321(RL0)而传递晶体管342的源极355是连接至源极线313(SL1)。
在行1及列0内的单元303包括存储器晶体管333与传递晶体管343。存储器晶体管333的汲极373是连接至位元线312(BL0)，存储器晶体管333的闸极393是连接至写入线324(WL1)而存储器晶体管333的源极是在共同节点363处连接至传递晶体管343的汲极。传递晶体管343的闸极383是连接至读取线323(RL1)而传递晶体管343的源极353是连接至源极线311(SL0)。
在行1及列1内的单元304包括存储器晶体管334与传递晶体管344。存储器晶体管334的汲极374是连接至位元线314(BL1)，存储器晶体管334的闸极394是连接至写入线324(WL1)而存储器晶体管334的源极是在共同节点364处连接至传递晶体管344的汲极。传递晶体管344的闸极384是连接至读取线323(RL1)而传递晶体管344的源极354是连接至源极线313(SL1)。此外，在存储器数组300内的所有晶体管可能共享一共同基板节点340。
在列0内，源极线311是耦合至开关401与开关402，其可能是兼容于用以制造存储器数组300的制作程序的任一类型单极、单投半导体开关(例如在此项技术中所习知的二极管或晶体管开关)。开关401是还耦合至位元线312。开关401是由在线407上的一READ/WRITE(读取/写入)控制信号来加以控制。开关402是由一反相器403的输出控制，该反相器反转线407上的该READ/WRITE控制信号，使得当开关401断开时，开关402闭合且当开关401闭合时，开关402断开。存储器数组300的列1在其源极线313与位元线314之间具有一相当开关组态，其中开关404、开关405、线408及反相器406分别对应于开关401、开关402、线407及反相器403。
在下列说明中，为了解释清楚及方便，假定在存储器数组300内的所有晶体管均为N型场效晶体管。应了解，不失一般性，可通过反转该等施加电压的极性来说明一P型组态，且此一组态是在本发明的预期具体实施例内。此外，在下列说明中所使用的该等电压是为了方便解释而选择且仅代表本发明的一范例性具体实施例。可在本发明的不同具体实施例内运用其它电压。
图4B解说在一具体实施例中在存储器数组300内的一选定行(行0)上的一大量抹除操作，其抹除存储器单元301与存储器单元302。在图4B中，施加一WRITE信号至控制线407与408，其闭合开关401及404并断开开关402及405。在此组态下，源极线311(SL0)是连接至位元线312(BL0)并与其等电位，而源极线313(SL1)是连接至位元线314(BL1)并与其等电位。一正电压脉冲(+2伏特)是施加于读取线321(RL0)上，一负电压脉冲(-4伏特)是施加于写入线322(WL0)上，且一正电压脉冲(+6伏特)是施加于位元线312(BL0)、位元线314(BL1)与共同基板节点340(SUB)上。
由于该等施加电压与开关401、402、403及404的组态，传递晶体管341及342是截止偏压而传递晶体管341的源极351是箝位至位元线312。存储器晶体管331与332二者均具有负闸极至基板电压与闸极至汲极电压，其是足以引起电洞穿隧至其个别电荷捕获层内，抹除该等存储器晶体管并在移除该等偏压电压时致使该等晶体管进入一接通状态，如上所说明。然而，不同于以上所说明的浮动源极线抹除操作，依据本发明的一具体实施例，大体上排除该浮动源极线瞬态，因为该等源极线电压追踪其对应位元线电压，如图4E中所解说。图4E是等效于图2D，除了在SL0上的电压外，该电压从+6伏特转变至0伏特，而在节点N0处的电压从大约+5.3伏特转变至0伏特。由于，在传递晶体管341上的汲极至源极电压从未超过大约-0.7伏特，其是完全低于用于热电子注入的临限值，从而大体上排除传递闸极干扰。应了解，存在一等效条件用于存储器单元302内的传递晶体管342。
图4C依据本发明的一具体实施例解说在存储器数组300的一行0上的一写入操作。在图4C中，单元301是欲写入至一逻辑″1″状态的目标单元，而单元302是欲写入至一逻辑″0″状态。然而，由于单元302是通过前面大量抹除操作(图4B)已抹除至一逻辑″0″状态，写入一逻辑″0″形同禁止编程单元302。此处，在图4B中，施加一WRITE信号至控制线407及408，该等控制线闭合开关401与404并断开开关402与405，使得源极线311连接至位元线312而源极线313连接至位元线314。此外，-4伏特是施加至读取线321(RL0)、位元线312(BL0)与基板340(SUB)，+6伏特是施加至写入线322(WL0)而一0伏特禁止电压中施加至位元线314。
由于该等施加电压，使得传递晶体管341由于0V闸极至基板与闸极至源极电压而截止偏压。存储器晶体管331是曝露于大约+10V的一闸极至基板与闸极至汲极电压，其是足以引起电子穿隧至存储器晶体管302的电荷捕获层并在移除该等偏压电压时将存储器晶体管331置于一截止状态。
在存储器单元302中，传递晶体管342也由于一0伏特闸极至汲极电压与一-4伏特闸极至源极电压而截止偏压。存储器晶体管332是通过如上所说明施加0伏特禁止电压而禁止编程。
在行1中，存储器晶体管333不受行0上的编程操作影响，因为其闸极(393)、汲极(373)及源极(363)端子均处于相同电位(-4伏特)下。在存储器单元304中，传递晶体管344的源极(354)是箝位至0伏特，因为源极线313是经由开关403而连接至位元线314。由此，使得传递晶体管344截止偏压且在传递晶体管344内不存在任何接通瞬态干扰存储器晶体管334，且与一浮动源极线SONOS型存储器相比，存储器晶体管334上的位元线干扰大体上降低。
图4D解说在一具体实施例中如何可读取存储器数组300。在图4D中，行0是通过施加一选择电压(+2伏特)至读取线321(RL0)来选择用于读取，该读取线接通传递晶体管341及342。一READ控制信号是施加至控制线407与408，其断开开关401及404并闭合开关402及405。源极线SL0与SL1是接地或另外保持至一0伏特电位。一感测电压(例如+1伏特)是施加至位元线BL0与BL1的每一个并可感测流过其个别存储器单元(301与302)的电流。感测放大器与电流感测方法是在此项技术中习知。据此，不提供一详细说明。在图4D的范例性存储器数组300中，单元301是编程(存储器晶体管331是截止)而存储器单元302是抹除(存储器晶体管332是接通)。因此，电流可能不流过存储器单元301而电流可能流过存储器单元302。
图5是比较在一百万循环上在一浮动源极线SONOS型存储器内位元线干扰(数据点集合501)与在一百万循环上在依据本发明的具体实施例的一SONOS型存储器内位元线干扰(数据点集合502)的一图表500。如图5中所解说，与用于具有浮动源极线的设计的几乎300毫伏相比，用于曲线502的总临限电压偏移是小于50毫伏。
图6是比较对于一浮动源极线SONOS型存储器在一百万循环上的读取电流(数据点集合601)与依据本发明的具体实施例在一百万循环上的读取电流(数据点集合602)的一图表600。如图6中所解说，依据本发明的一具体实施例，用于数据集602的读取电流比较用于浮动源极线组态的读取电流是大体上未变，用于该浮动源极线组态的读取电流从大约20毫安培减低至大约一毫安培，如上所说明。
图7是解说在一具体实施例中一种用于在一SONOS型存储器数组中减低传递闸极干扰与位元线干扰的方法的一流程图700。在图7中，选择一存储器数组的一第一行用于一写入操作，其中该第一行包括在一第一列内的一存储器单元与在一第二列内的一存储器单元，其中该第一存储器单元是连接于一第一位元线与一第一源极线之间而该第二存储器单元是连接于一第二位元线与一第二源极线之间(操作701)。在下一操作中，连接该第一位元线至该第一源极线并连接该第二位元线至该第二源极线，其中该第一源极线是与该第一位元线等电位而该第二源极线是与该第二位元线等电位(操作702)。接着抹除该存储器数组的该第一行(操作703)并编程该第一存储器单元，同时禁止编程该第二存储器单元(操作704)。
图8是包括依据本发明的一具体实施例的一SONOS型存储器800的处理系统900的一方块图。在图8中，该SONOS型存储器800包括一SONOS型存储器数组801，其可能组织成SONOS型存储器单元的行及列，如上所说明。在一具体实施例中，存储器数组801可能是一2m+k列乘以2n-k行的存储器单元数组(诸如存储器单元200)，其中k是一数据字符的位元长度。存储器数组801可能经由2n-k个写入线(诸如写入线322与324)并通过2n-k个读取线(诸如读取线321与323)802A来耦合至一行解码器及控制器802，如上所说明。存储器数组801还可能经由2m+k个源极线(诸如源极线311与313)并通过2m+k个位元线(诸如位元线321与323)803A来耦合至一列解码器及控制器802，如上所说明。行及列解码器及控制器是在此项技术中习知并据此本文中不作详细说明。列解码器及控制器802可能包括诸如开关401与402的开关以如上所说明连接及断开源极线及位元线来大体上排除传递闸极干扰与位元线干扰，如上所说明。存储器数组801还可耦合至此项技术中所习知的复数个感测放大器804以从存储器数组801中读取k位字符。存储器800还可包括命令及控制电路805，如此项技术中所习知，以控制行解码器及控制器802、列解码器及控制器803及感测放大器804，并还从感测放大器804接收读取数据。
存储器800还可经由一地址总线807、一数据总线808及一控制总线809来耦合至一处理器806。例如，处理器806可能是任一类型的通用或专用处理器件。
在一具体实施例中，行控制器802可经组态用以选择存储器数组801的一第一行用于一写入操作以及取消选择存储器数组801的一第二行用于该写入操作。列控制器803可经组态用以选择在该第一行内的一第一存储器单元(例如单元301)用于编程以及禁止编程在该第一行内的一第二存储器单元(例如单元302)。列控制器803可经组态用以连接一第一源极线至由该第一存储器单元与在该存储器数组的一未选定行内的一第三存储器单元(例如单元304)所共用的一第一位元线以及在该第一位元线施加一抹除电压，随后在该第一位元线施加一编程电压，其中大体上排除在该第一存储器单元内的一传递闸极干扰。列控制器803可经组态用以连接一第二源极线至由该第二存储器单元与在该存储器数组的一未选定行内的一第四、已编程存储器单元(例如单元304)所共用的一第二位元线以及在该第二位元线施加一抹除电压，随后在该第二位元线施加一禁止电压，其中大体上减低在该第二存储器单元内的一传递闸极干扰并大体上减低在该第四存储器单元内的一位元线干扰。
尽管已参考特定范例性具体实施例说明本发明的具体实施例，但显然，可以对这些具体实施例进行各种修改及变化而不脱离随附申请专利范围中所提出的本发明具体实施例的更广泛精神及范畴。据此，本说明书及图式应视为解说性，而不应视为限制性。

Claims (18)

1.一种用于在一存储器单元数组内减低干扰的方法，其包含：
选择该存储器单元数组的一第一行用于一写入操作，该第一行包含在该存储器单元数组的一第一列内的一第一存储器单元与在该存储器单元数组的一第二列内的一第二存储器单元，其中该第一存储器单元是连接于一第一位元线与一第一源极线之间而该第二存储器单元是连接于一第二位元线与一第二源极线之间；
连接该第一位元线至该第一源极线并连接该第二位元线至该第二源极线，其中该第一源极线是与该第一位元线等电位而该第二源极线是与该第二位元线等电位；
抹除该存储器单元数组的该第一行；以及
编程该第一存储器单元并禁止该第二存储器单元。
2.如权利要求1的方法，其中该第二列包括在该数组的一第二行内的一第三存储器单元而该第一列包括在该存储器单元数组的该第二行内的一第四存储器单元，其中该第三存储器单元是连接于该第二位元线与该第二源极线之间而该第四存储器单元是连接于该第一位元线与该第一源极线之间。
3.如权利要求2的方法，其进一步包含在由该第一存储器单元与该第二存储器单元所共用的一第一写入线上施加一第一参考电压，其中
编程该第一存储器单元包含在该第一位元线上施加一编程电压，以及
禁止该第二存储器单元包含在该第二位元线上施加一禁止电压。
4.如权利要求3的方法，其进一步包含：
在由该第一存储器单元与该第二存储器单元所共用的一第一读取线上施加该编程电压；
在由该第三存储器单元与该第四存储器单元所共用的一第二写入线上施加该编程电压；以及
在由该第三存储器单元与该第四存储器单元所共用的一第二读取线上施加该禁止电压。
5.如权利要求4的方法，其进一步包含在该第一写入线上施加一第二参考电压，其中抹除该存储器数组的该第一行包含在该第一位元线与该第二位元线施加一抹除电压。
6.如权利要求5的方法，其进一步包含：
在该第二写入线上施加该第二参考电压；
在该第二读取线上施加该禁止电压；以及
在该第一读取线上施加一持断电压。
7.如权利要求4的方法，其中该等第一、第二、第三及第四存储器单元的每一者包括一非挥发性储存电荷存储器晶体管与一场效传递晶体管，该等晶体管具有连接至该编程电压与该抹除电压之一者的一共同主体，该存储器晶体管具有连接至一个别位元线的一汲极、连接至一个别写入线的一控制闸极及连接至该传递晶体管的一汲极的一源极，该传递晶体管具有连接至一个别读取线的一控制闸极与连接至一个别源极线的一源极。
8.如权利要求7的方法，其中该存储器晶体管包含一浮动闸极晶体管与一捕获电荷SONOS型晶体管之一。
9.一种用于编程存储器单元数组的装置，其包含：
一存储器数组，其包含以行及列配置的存储器单元；以及
耦合至该存储器数组的一存储器控制器，其包含：
一行控制器，其是经组态用以选择该存储器数组的一第一行用于一写入操作以及取消选择该存储器数组的一第二行，其中该第一行包含在该存储器数组的一第一列内耦合于一第一位元线与一第一源极线之间的一第一存储器单元与在该存储器数组的一第二列内耦合于一第二位元线与一第二源极线之间的一第二存储器单元；以及
一列控制器，其是经组态用以连接该第一位元线至该第一源极线以及连接该第二位元线至该第二源极线，该列控制器进一步经组态用以抹除该存储器数组的该第一行，且编程该第一存储器单元并禁止编程该第二存储器单元。
10.如权利要求9的装置，其中该第二行包含耦合于该第二位元线与该第二源极线之间的一第三存储器单元与耦合于该第一位元线与该第一源极线之间的一第四存储器单元。
11.如权利要求10的装置，
其中该行控制器是经组态用以在由该第一存储器单元与该第二存储器单元所共用的一第一写入线上施加一第一参考电压，
其中为了编程该第一存储器单元，该列控制器是经组态用以在该第一位元线上施加一编程电压，以及
其中为了禁止该第二存储器单元，该列控制器是经组态用以在该第二位元线上施加一禁止电压。
12.如权利要求11的装置，其中该行控制器是经组态用以：
在由该第一存储器单元与该第二存储器单元所共用的一第一读取线上以及在由该第三存储器单元与该第四存储器单元所共用的一第二写入线上施加该编程电压；以及
在由该第三存储器单元与该第四存储器单元所共用的一第二读取线上施加该禁止电压。
13.如权利要求12的装置，其中该行控制器是进一步经组态用以在该第一写入线上施加一第二参考电压，其中为了抹除该存储器数组的该第一行，该列控制器是经组态用以在该第一位元线与该第二位元线施加一抹除电压。
14.如权利要求13的装置，其中该行控制器是进一步经组态用以：
在该第二写入线上施加该第二参考电压；
在该第二读取线上施加该禁止电压；以及
在该第一读取线上施加一持断电压。
15.如权利要求12的装置，其中该等第一、第二、第三及第四存储器单元的每一者包括一非挥发性储存电荷存储器晶体管与一场效传递晶体管，该等晶体管具有连接至该编程电压与该抹除电压之一者的一共同主体，该存储器晶体管具有连接至一个别位元线的一汲极、连接至一个别写入线的一控制闸极及连接至该传递晶体管的一汲极的一源极，该传递晶体管具有连接至一个别读取线的一控制闸极与连接至一个别源极线的一源极。
16.如权利要求15的装置，其中该存储器晶体管包含一浮动闸极晶体管与一捕获电荷SONOS型晶体管之一。
17.一种用于编程存储器单元数组的装置，其包含：
选择构件，其用于在一存储器数组内选择存储器单元的一行用于一写入操作；以及
连接构件，其用于当选择性地编程并抹除在所述存储器单元的该行内的存储器单元时，将所述存储器单元的源极线选择性地连接至所述存储器单元的位元线，以让在所述源极线上的电压符合在所述位元线上的电压。
18.如权利要求17的装置，进一步包含用于选择性地追踪所述源极线电压至所述位元线电压的构件，其中该用于选择性地追踪所述源极线电压至所述位元线电压的构件包含用于选择性地连接以及断开所述源极线至所述位元线的构件。
CN200880105278.8A 2007-10-02 2008-09-30 编程存储器单元数组的方法及装置 Active CN101836259B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US99741307P 2007-10-02 2007-10-02
US60/997,413 2007-10-02
US12/240,184 2008-09-29
US12/240,184 US8045373B2 (en) 2007-10-02 2008-09-29 Method and apparatus for programming memory cell array
PCT/US2008/011315 WO2009045400A1 (en) 2007-10-02 2008-09-30 Method and apparatus for programming memory cell array

Publications (2)

Publication Number Publication Date
CN101836259A CN101836259A (zh) 2010-09-15
CN101836259B true CN101836259B (zh) 2014-06-18

Family

ID=40508103

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880105278.8A Active CN101836259B (zh) 2007-10-02 2008-09-30 编程存储器单元数组的方法及装置

Country Status (4)

Country Link
US (1) US8045373B2 (zh)
CN (1) CN101836259B (zh)
TW (1) TWI498919B (zh)
WO (1) WO2009045400A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7791149B2 (en) * 2008-07-10 2010-09-07 Qimonda Ag Integrated circuit including a dielectric layer
US8582359B2 (en) * 2010-11-16 2013-11-12 Zeno Semiconductor, Inc. Dual-port semiconductor memory and first-in first-out (FIFO) memory having electrically floating body transistor
CN102324429B (zh) * 2011-09-29 2017-09-29 上海华虹宏力半导体制造有限公司 新型双晶体管sonos闪存存储单元结构及其操作方法
US8953380B1 (en) * 2013-12-02 2015-02-10 Cypress Semiconductor Corporation Systems, methods, and apparatus for memory cells with common source lines
US9324439B1 (en) 2014-10-20 2016-04-26 Sandisk Technologies Inc. Weak erase after programming to improve data retention in charge-trapping memory
CN104715791A (zh) * 2015-03-30 2015-06-17 山东华芯半导体有限公司 一种基于rram的非易失性sram存储单元
US10074438B2 (en) 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10796763B2 (en) * 2018-01-26 2020-10-06 Stmicroelectronics (Rousset) Sas Method for programming a split-gate memory cell and corresponding memory device
EP3841739A1 (en) * 2018-08-23 2021-06-30 Raytheon Company Per-pixel detector bias control
US11561132B2 (en) 2020-06-04 2023-01-24 Raytheon Company Per-pixel detector bias control
US11195589B1 (en) * 2020-07-15 2021-12-07 Ferroelectric Memory Gmbh Memory cell arrangement and methods thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685443A (zh) * 2002-11-14 2005-10-19 柰米闪芯集成电路有限公司 一种新单体式复合型非易失性存储器
CN1694253A (zh) * 2004-05-06 2005-11-09 海力士半导体有限公司 具有芯片上终结电路的半导体存储器件
CN1754230A (zh) * 2003-01-28 2006-03-29 桑迪士克股份有限公司 具有存储有循环计数值的大擦除块的非易失性半导体存储器
CN1822223A (zh) * 2004-12-22 2006-08-23 松下电器产业株式会社 存储器电路
CN1954433A (zh) * 2004-05-10 2007-04-25 微米技术股份有限公司 Nrom器件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5317535A (en) 1992-06-19 1994-05-31 Intel Corporation Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays
US5912837A (en) 1996-10-28 1999-06-15 Micron Technology, Inc. Bitline disturb reduction
US5943263A (en) 1997-01-08 1999-08-24 Micron Technology, Inc. Apparatus and method for programming voltage protection in a non-volatile memory system
JP3951443B2 (ja) 1997-09-02 2007-08-01 ソニー株式会社 不揮発性半導体記憶装置及びその書き込み方法
US6660585B1 (en) 2000-03-21 2003-12-09 Aplus Flash Technology, Inc. Stacked gate flash memory cell with reduced disturb conditions
KR100386611B1 (ko) * 2000-05-08 2003-06-02 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이와 그를 이용한 데이터프로그램방법과 소거방법
KR100379553B1 (ko) * 2001-01-11 2003-04-10 주식회사 하이닉스반도체 플래쉬 메모리 셀의 어레이 및 이를 이용한 데이터프로그램방법 및 소거방법
US6671207B1 (en) 2001-02-08 2003-12-30 Advanced Micro Devices, Inc. Piggyback programming with staircase verify for multi-level cell flash memory designs
KR20040070218A (ko) 2001-12-13 2004-08-06 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 2트랜지스터 플래시 메모리 셀과 그 어레이 판독 방법 및메모리 디바이스
WO2003073433A1 (fr) * 2002-02-28 2003-09-04 Renesas Technology Corp. Memoire a semi-conducteurs non volatile
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6987693B2 (en) * 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US6744675B1 (en) 2002-11-26 2004-06-01 Advanced Micro Devices, Inc. Program algorithm including soft erase for SONOS memory device
US6989562B2 (en) * 2003-04-04 2006-01-24 Catalyst Semiconductor, Inc. Non-volatile memory integrated circuit
KR20040107967A (ko) 2003-06-16 2004-12-23 삼성전자주식회사 Ｓｏｎｏｓ메모리 소자 및 그 정보 소거방법
US6975535B2 (en) 2003-08-14 2005-12-13 Mosel Vitelic, Inc. Electronic memory, such as flash EPROM, with bitwise-adjusted writing current or/and voltage
KR20050034884A (ko) 2003-10-10 2005-04-15 삼성전자주식회사 소노스 메모리 장치와 그 제조 및 동작방법
US7269071B2 (en) 2003-12-16 2007-09-11 Micron Technology, Inc. NROM memory cell, memory array, related devices and methods
US7177977B2 (en) 2004-03-19 2007-02-13 Sandisk Corporation Operating non-volatile memory without read disturb limitations
US7369438B2 (en) * 2004-12-28 2008-05-06 Aplus Flash Technology, Inc. Combo memory design and technology for multiple-function java card, sim-card, bio-passport and bio-id card applications
US7262994B2 (en) 2005-12-06 2007-08-28 Sandisk Corporation System for reducing read disturb for non-volatile storage
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US7433231B2 (en) * 2006-04-26 2008-10-07 Micron Technology, Inc. Multiple select gates with non-volatile memory cells
US7349261B2 (en) 2006-06-19 2008-03-25 Sandisk Corporation Method for increasing programming speed for non-volatile memory by applying counter-transitioning waveforms to word lines
US7706180B2 (en) * 2007-09-25 2010-04-27 Cypress Semiconductor Corporation Method and apparatus for reduction of bit-line disturb and soft-erase in a trapped-charge memory
US7808831B2 (en) * 2008-06-30 2010-10-05 Sandisk Corporation Read disturb mitigation in non-volatile memory
US7910979B2 (en) * 2008-07-08 2011-03-22 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685443A (zh) * 2002-11-14 2005-10-19 柰米闪芯集成电路有限公司 一种新单体式复合型非易失性存储器
CN1754230A (zh) * 2003-01-28 2006-03-29 桑迪士克股份有限公司 具有存储有循环计数值的大擦除块的非易失性半导体存储器
CN1694253A (zh) * 2004-05-06 2005-11-09 海力士半导体有限公司 具有芯片上终结电路的半导体存储器件
CN1954433A (zh) * 2004-05-10 2007-04-25 微米技术股份有限公司 Nrom器件
CN1822223A (zh) * 2004-12-22 2006-08-23 松下电器产业株式会社 存储器电路

Also Published As

Publication number Publication date
CN101836259A (zh) 2010-09-15
TWI498919B (zh) 2015-09-01
WO2009045400A1 (en) 2009-04-09
US20090086538A1 (en) 2009-04-02
TW200923964A (en) 2009-06-01
US8045373B2 (en) 2011-10-25

Similar Documents

Publication Publication Date Title
CN101836259B (zh) 编程存储器单元数组的方法及装置
CN100547687C (zh) 用于选择性地编程存储单元的方法及可再编程非易失性存储器系统
US5319229A (en) Semiconductor nonvolatile memory with wide memory window and long data retention time
US5586073A (en) Semiconductor device having a multi-layer channel structure
JP3317459B2 (ja) 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法
KR100391404B1 (ko) 반도체 메모리
CN100508199C (zh) 具有非易失存储器的半导体装置及其制造方法
CN101563781B (zh) 减小电荷俘获存储器位线干扰和软擦除的方法和装置
US20070279987A1 (en) Non-Volatile Memory Embedded In A Conventional Logic Process And Methods For Operating Same
CN103094285B (zh) 非挥发存储单元
CN102136293A (zh) 非易失性半导体存储装置的编程方法
CN104718613B (zh) 非易失性半导体存储装置
JP4697993B2 (ja) 不揮発性半導体メモリ装置の制御方法
KR101393312B1 (ko) 비휘발성 메모리 소자의 동작 방법
CN101548331B (zh) 可编程的csonos逻辑单元
KR20100030452A (ko) 공통 피웰을 이용하는 낸드 플래시 메모리 및 이의 동작방법
KR0159325B1 (ko) 불휘발성 반도체 기억장치
JP3251699B2 (ja) 不揮発性記憶装置
US8455974B2 (en) N well implants to separate blocks in a flash memory device
JP3422812B2 (ja) 不揮発性半導体メモリセルの書き換え方式
JP4359166B2 (ja) 不揮発性半導体メモリ装置、並びに不揮発性半導体メモリ装置のデータ読み出し方法およびデータ消去方法
JPH11163173A (ja) 不揮発性半導体記憶装置と、その読み出し方法、及び書き込み方法
JP3426641B2 (ja) 不揮発性記憶素子およびこれを利用した不揮発性記憶装置ならびにこの記憶装置の駆動方法
JP2807382B2 (ja) 不揮発性記憶装置およびその情報の書き込み方法
JPH0677491A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant