CN101889326A - 用于形成高密度图案的方法 - Google Patents
用于形成高密度图案的方法 Download PDFInfo
- Publication number
- CN101889326A CN101889326A CN200880119291.9A CN200880119291A CN101889326A CN 101889326 A CN101889326 A CN 101889326A CN 200880119291 A CN200880119291 A CN 200880119291A CN 101889326 A CN101889326 A CN 101889326A
- Authority
- CN
- China
- Prior art keywords
- post
- group
- etching
- hole
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
Abstract
本发明揭示方法,例如涉及在集成电路(200)中增加经隔离特征的密度的那些方法。在一个或一个以上实施例中,提供用于形成具有经隔离特征图案的集成电路(200)的方法,所述经隔离特征图案具有比所述集成电路(200)中的经隔离特征的开始密度大2或2以上的倍数的经隔离特征的最终密度。所述方法可包含形成具有密度X的柱(122)图案,及在所述柱(122)之间形成孔(140)图案,所述孔(140)具有至少X的密度。可选择性地移除所述柱(122)以形成具有至少2X密度的孔(141)图案。在一些实施例中,为提供具有密度2X的柱图案,可例如通过在衬底(300)上进行外延沉积而在所述孔(141)图案中形成插塞(150)。在其它实施例中,可通过蚀刻将所述孔(141)图案转移到衬底(100)。
Description
技术领域
本发明的实施例涉及半导体处理,且更特定来说涉及掩蔽技术。
背景技术
存在对更快且更小的集成电路的持续需求。可通过减小形成集成电路的相应元件或电子装置的大小及其之间的分离距离来制成更快且更小的集成电路。此增加电路元件跨越衬底的密度的工艺通常被称作“按比例缩放”。由于对更快且更小的集成电路的需求,存在对按比例缩放以形成具有高密度的经隔离特征的方法的持续需要。
附图说明
附图为示意性,未必按比例绘制,且打算图解说明而非限制本发明的实施例。
图1A为图解说明根据本发明的一个或一个以上实施例的工艺的流程图。
图1B为图解说明根据本发明的一个或一个以上实施例的工艺的另一流程图。
图2图解说明根据本发明的一个或一个以上实施例的部分形成的集成电路的横截面侧视图。
图2A图解说明根据本发明的一个或一个以上实施例的部分形成的集成电路的俯视图。
图2B图解说明沿图2A中所示剖切线2B的图2A的部分形成的集成电路的横截面侧视图。
图3A图解说明在根据本发明的一个或一个以上实施例已修整柱图案之后的图2A的部分形成的集成电路的俯视图。
图3B图解说明沿图3A中所示剖切线3B的图3A的部分形成的集成电路的横截面侧视图。
图4A图解说明在根据本发明的一个或一个以上实施例将柱图案转移到下伏掩模层之后的图3A的部分形成的集成电路的俯视图。
图4B图解说明沿图4A中所示剖切线4B的图4A的部分形成的集成电路的横截面侧视图。
图5A图解说明在根据本发明的一个或一个以上实施例已移除掩蔽层中的一者之后的图4A的部分形成的集成电路的俯视图。
图5B图解说明沿图5A中所示剖切线5B的图5A的部分形成的集成电路的横截面侧视图。
图6A图解说明根据本发明的一个或一个以上实施例在柱上沉积间隔件材料期间图5A的部分形成的集成电路的俯视图。
图6B图解说明沿图6A中所示剖切线6B的图6A的部分形成的集成电路的横截面侧视图。
图7A图解说明在根据本发明的一个或一个以上实施例沉积间隔件材料之后的图6A的部分形成的集成电路的俯视图。
图7B图解说明沿图7A中所示剖切线7B的图7A的部分形成的集成电路的横截面侧视图。
图8A图解说明在根据本发明的一个或一个以上实施例蚀刻间隔件材料之后的图7A的部分形成的集成电路的俯视图。
图8B图解说明沿图8A中所示剖切线8B的图8A的部分形成的集成电路的横截面侧视图。
图9A图解说明在根据本发明的一个或一个以上实施例进一步蚀刻间隔件材料之后的图8A的部分形成的集成电路的俯视图。
图9B图解说明沿图9A中所示剖切线9B的图9A的部分形成的集成电路的横截面侧视图。
图10A图解说明在根据本发明的一个或一个以上实施例蚀刻柱之后的图9A的部分形成的集成电路的俯视图。
图10B图解说明沿图10A中所示剖切线10B的图10A的部分形成的集成电路的横截面侧视图。
图11A图解说明在根据本发明的一个或一个以上实施例形成插塞之后的图10A的部分形成的集成电路的俯视图。
图11B图解说明沿图11A中所示剖切线11B的图11A的部分形成的集成电路的横截面侧视图。
图12A图解说明在根据本发明的一个或一个以上实施例移除间隔件材料之后的图11A的部分形成的集成电路的俯视图。
图12B图解说明沿图12A中所示剖切线12B的图12A的部分形成的集成电路的横截面侧视图。
具体实施方式
本文中所描述的实施例提供形成具有高密度的经隔离特征图案的方法。在一个或一个以上实施例中,提供一种用于形成具有特征图案的集成电路的方法,所述特征图案具有比所述集成电路中的特征的开始密度大2或2以上的倍数的的特征的最终密度。所述方法可包含形成具有密度X的经隔离柱图案。所述方法可进一步包含例如通过将间隔件材料毯覆沉积在所述柱上及周围而在所述柱周围形成间隔件且接着各向同性地蚀刻所述间隔件材料以形成具有至少约X密度的孔图案。可选择性地移除所述柱以形成带有具有至少约2X密度的孔图案的掩模。在一些实施例中,为提供具有至少2X密度的柱图案,可例如通过在衬底上进行外延沉积而在掩模中的孔图案中形成插塞。在其它实施例中,可将所述掩模中的孔图案蚀刻到衬底中以在所述衬底上提供孔图案。
现在将参照各图,其中各图中相同的编号指代相同的部分。
图1A图解说明根据本发明一些实施例的工艺步骤的大体序列。在图1A的步骤1中,例如通过蚀刻到形成于衬底上的一层或层堆叠中或通过在衬底上将材料形成为界定多个柱的图案而在衬底上形成多个柱。例如,可通过光刻、通过将光致抗蚀剂选择性地暴露于光且接着显影所述光致抗蚀剂以留下由所述光致抗蚀剂形成的柱图案来形成所述柱。如本文中所使用,“形成”结构包含执行若干步骤以制成所述结构或提供已预先制成的所述结构。在步骤3中,在所述柱上或周围形成间隔件材料以填充所述柱之间的间隔同时在所述柱之间留下开口图案。在步骤5中,蚀刻所述间隔件材料以形成完全对下伏材料打开的孔图案,所述孔具有至少与柱图案的密度一样大的密度。在步骤7中,移除所述柱以形成其它孔,因此提供密度为先前形成于所述衬底上的柱图案至少两倍大的孔图案。
图1B到12B示意性地图解说明根据本发明一些实施例的工艺步骤的详细序列。在步骤10中,提供衬底100且在其上方形成第一硬掩模层110。(图2图解说明在已实施步骤12之后部分形成的集成电路200。)衬底100可包含用于半导体处理的各种适合工件中的一者或一者以上。例如,所述衬底可包含硅晶片。在一个或一个以上实施例中,第一硬掩模层110包含无定形碳(例如,透明碳),已发现其对于所图解说明的成像或掩蔽堆叠的其它材料具有极佳的蚀刻选择性。用于形成无定形碳的方法揭示于A.Helmbold(A.海姆布)、D.Meissner(D.迈斯纳)的“Thin Solid Films(薄固体膜)”283(1996)196-203及2006年9月21日出版的标题为“PITCH REDUCEDPATTERNS RELATIVE TO PHOTOLITHOGRAPHY FEATURES(相对于光刻特征间距减小的图案)”的美国专利申请公开案第2006/0211260号中,其全部揭示内容特此引用方式并入本文中。在所图解说明的实施例中,还在第一硬掩模层110上方形成第二硬掩模层112以在稍后步骤中的蚀刻期间保护第一硬掩模层110及/或增强通过光刻形成图案的准确度。在一个或一个以上实施例中,第二硬掩模层112包含抗反射涂层(ARC),例如DARC或BARC/DARC,其可通过防止不合意的光反射来促进光刻。
在步骤12中,在第二硬掩模层112上形成可选择性界定层120。可根据用于在半导体制作中提供掩模的众所周知工艺使用光致抗蚀剂形成可选择性界定层120。举例来说,所述光致抗蚀剂可以是与以下系统兼容的任一光致抗蚀剂:157nm、193nm、248nm或365nm波长系统;193nm波长浸没系统;极远紫外系统(包含13.7nm波长系统)或电子束平版印刷系统。另外,可使用无掩模平版印刷或无掩模光刻来界定可选择性界定层120。优选光致抗蚀剂材料的实例包含氟化氩(ArF)敏感光致抗蚀剂(即,适合与ArF光源一起使用的光致抗蚀剂),及氟化氪(KrF)敏感光致抗蚀剂(即,适合与KrF光源一起使用的光致抗蚀剂)。ArF光致抗蚀剂较佳与利用相对短波长光(例如193nm)的光刻系统一起使用。KrF光致抗蚀剂优选地与较长波长光刻系统(例如248nm系统)一起使用。在其它实施例中,可由抗蚀剂形成可选择性界定层120及任何后续抗蚀剂层,所述抗蚀剂可通过纳米压印平版印刷来图案化,例如通过使用模具或机械力图案化所述抗蚀剂。图2A及2B图解说明在已实施步骤12之后部分形成的集成电路200。如图2A及2B中所显示,可选择性界定层120可包含掩模图案,所述图案包含具有大致圆形横截面的多个柱121。可选择性界定层120中柱121的宽度为A。可使用光刻技术来图案化柱121。在一个或一个以上实施例中,A可大致等于可使用平版印刷技术形成的最小特征大小。在其它实施例中,为增强通过光刻形成的图案的准确度,可将柱121形成为其宽度A大于通过光刻形成及随后经修整的最小可形成特征大小。将了解,光刻技术通常可更容易且更准确地形成其大小超出所述技术的大小极限的特征。
如图2A中所显示,最近的相邻柱121的中心之间(例如柱121a与柱121b之间)的距离为B。在所图解说明的实施例中,B大致等于宽度A的两倍,此有利于如本文中所描述形成布置成若干行及若干列的孔图案。在其中宽度A大于距离B的一半的实施例中,为实现如下文中所描述的尺寸C、D及E,在修整步骤14期间修整可选择性界定层120的柱121。虽然图2A及2B中所显示的掩模图案包含其中心位于正方形的拐角点处的柱121,但也可能有其它图案,如下文中将更全面描述。
图3A及3B图解说明在已实施图1B的步骤14之后部分形成的集成电路200。在步骤14中,修整可选择性界定层120,例如通过使可选择性界定层120经受O2/Cl2或O2/HBr电浆。图3B显示在修整步骤14之后可选择性界定层120的柱121具有小于宽度A的宽度C。因此,修整步骤14可有利地提供小于可通过使用用于图案化可选择性界定层120的平版印刷技术形成的最小特征大小的特征大小。在一个或一个以上实施例中,宽度C大致等于
图3B还显示在修整步骤14之后可选择性界定层120的两个远距离柱121之间(例如柱121a与柱121c之间)的距离为E。在一个或一个以上实施例中,距离E大致等于
图3A显示在修整步骤14之后可选择性界定层120的相邻柱121之间(例如柱121a与柱121b之间)的距离为D。在一个或一个以上实施例中,距离D大致等于
Y在本文中用作具有距离尺寸的乘数,以阐明在一个或一个以上实施例的图案中各种尺寸之间的关系。虽然C大致等于
但在图3A及3B中,Y可以是大于0的任一实数(包含可使用已知平版印刷技术形成的最小特征大小),且在步骤12之后未必与柱121的宽度A有某一关系。
具有这些尺寸的图案的可选择性界定层120可在稍后步骤中产生间隔件界定孔的图案,所述图案有利地与可选择性界定层120中柱121的图案对准。特定来说,图3A中所显示的可选择性界定层120的图案可被描述为形成为若干列及若干行的一组柱121,其中最左边的柱121a定位在第一列及第二行中,最上边的柱121b定位在第二列及第一行中,最下边的柱121d定位在第二列及第三行中且最右边的柱121c定位在第三列及第二行中。当使用上述尺寸形成掩模图案时,在稍后步骤中形成的孔可有利地定位在相同列及行中的空缺位置中,使得孔图案与柱图案对准。下文更全面描述的图8A显示孔140的图案,其中孔140a定位在第一列及第一行中,另一孔140d定位在第一列及第三行中,另一孔140c定位在第二列及第二行中,另一孔140b定位在第三列及第一行中,且另一孔140e定位在第三列及第三行中。
在图1B的步骤16中,将可选择性界定层120的柱121的图案转移到第二硬掩模层112,例如通过穿过可选择性界定层120各向异性地蚀刻第二硬掩模层112。
图4A及4B图解说明在已实施图1B的步骤20之后部分形成的集成电路200。在步骤20中,通过穿过可选择性界定层120及第二硬掩模层112各向异性地蚀刻第一硬掩模层110而在第一硬掩模层110中形成柱122。如图4A及4B中所显示,在步骤20中形成的柱122可具有与可选择性界定层120中的图案大致相同的图案。可在蚀刻步骤20期间或之后移除可选择性界定层120。在包含第二硬掩模层112的实施例中,可在步骤22中移除第二硬掩模层112,例如通过实施湿剥除蚀刻。在其它实施例中,通过用于在第一硬掩模层110中界定柱122的相同蚀刻移除可选择性界定层120。图5A及5B图解说明在移除可选择性界定层120之后部分形成的集成电路200。
在图1B的步骤30中,在柱122上沉积间隔件材料130(图6A,图6B)。图6A及6B图解说明在实施图1B的步骤30时部分形成的集成电路200。所述间隔件材料可包含绝缘材料,例如氧化物(例如氧化硅),特定来说可相对于柱122的材料及其它经暴露表面选择性蚀刻的材料。其它间隔件材料的实例包含氮化硅、Al2O3、TiN等。在一个或一个以上实施例中,沉积步骤30包含将间隔件材料130均匀地沉积在柱122及衬底100上,例如通过化学气相沉积而对间隔件材料130进行毯覆沉积。
图6A及6B显示,在将间隔件材料130沉积在柱122上时,当间隔件材料130形成具有厚度F的层时,间隔件材料130填充相邻柱122之间的间隔。在一个或一个以上实施例中,厚度F大致等于
优选地,继续沉积间隔件材料130使其超出填充最近相邻柱122之间的间隔,使得环绕最近相邻柱122之间隔件材料130收敛且形成具有大致圆形横截面的空洞。有利地,由于拐角具有相对较高的表面区域用于与前驱物相互作用,已发现由所述收敛形成的拐角处的沉积速率大于柱122之间的其它部分处,从而致使柱122之间打开间隔的拐角变成圆形。
图7A及7B图解说明在已实施沉积步骤30之后部分形成的集成电路200。如图7A及7B中所显示,已沉积足够的间隔件材料130以形成具有大致圆形横截面的孔140。孔140以与柱122的图案对准的图案出现,如上所述,且所述孔的密度大于部分形成的集成电路的所图解说明部分中的柱122的密度。
为实现孔140的圆形横断面,可能有必要沉积如此多的间隔件材料130以使得孔140的宽度小于所述柱的宽度C。在图1B的步骤32中,可修整间隔件材料130,例如通过各向同性蚀刻以均匀地扩展孔140的宽度。图8A及8B图解说明在已实施图1B的步骤32之后部分形成的集成电路200。如图8B中所显示,在用以扩展孔140的任一蚀刻之后,间隔件材料130的层具有厚度G且孔140已被扩展而形成具有宽度H的孔141。在一个或一个以上实施例中,宽度H及厚度G均大致等于柱122的宽度C,从而有利地提供大致相同大小的孔141及柱122的图案。为实现所需形状及大小的孔141,可根据需要重复图1B的步骤30及32。
在图1B的步骤34中,各向异性地蚀刻间隔件材料130(图9A,图9B)以暴露柱122及衬底100的上表面。图9A及9B图解说明在已实施图1B的步骤34之后部分形成的集成电路200。孔141的宽度H及孔141与柱122之间间隔件材料130的厚度G保持与步骤34之前大致相同。在一些实施例中,可颠倒步骤32与34的次序,使得在通过(例如)各向同性蚀刻修整间隔件材料130之前先对其进行各向异性蚀刻。在此类实施例中,可形成具有不同宽度的孔。
在图1B的步骤40中,例如通过相对于间隔件材料130选择性地蚀刻第一硬掩模层110来蚀刻柱122(图9A,图9B),以移除柱122。图10A及10B图解说明在已实施图1B的步骤40之后部分形成的集成电路200。在此阶段,已实现孔141的图案,其具有大于或等于约两倍于在可选择性界定层120中形成的特征的密度的密度。此外,孔141具有小于首先通过光刻在可选择性界定层120中形成的柱121的特征大小的特征大小,且孔141以与可选择性界定层120中的柱121的图案对准的图案出现。
在图1B的步骤50中,在孔141中形成插塞150(图11A,图11B)。图11A及11B图解说明在已实施图1B的步骤50之后部分形成的集成电路200。可由与衬底100相同的材料形成插塞150。可将间隔件材料130选择为可相对于形成插塞150的材料选择性地蚀刻。在一个或一个以上实施例中,插塞150由多晶硅形成且间隔件材料130由氧化硅形成。可根据包含但不限于化学气相沉积(CVD)、等离子增强化学气相沉积(PECVD)或旋涂的众所周知沉积工艺实施沉积步骤50。在一些实施例中,可通过外延生长形成插塞150(图11A及11B)。
在步骤60中,例如通过选择性地蚀刻间隔件材料130来移除间隔件材料130(图11A,图11B)。在步骤50中在使用旋涂、CVD或PECVD沉积插塞150的工艺中,可能有必要例如通过化学机械抛光工艺首先使表面平坦化,或执行插塞材料回蚀工艺以便暴露间隔件材料130。
图12A及12B图解说明在已实施步骤60之后部分形成的集成电路200。已在衬底100上形成插塞150的图案,其密度大于或等于约两倍于在可选择性界定层120上形成的柱的密度。此外,插塞150具有小于首先在可选择性界定层120上形成的柱121的特征大小,且插塞150以与可选择性界定层120中的柱121的图案对准的图案出现。
尽管上述方法可提供密度大于或等于约两倍于在可选择性界定层120上形成的特征的密度的插塞图案,但也可重复所述方法以制作特征密度大于或等于约四倍于原始图案的密度的图案。接着可重复所述方法以实现特征密度大于或等于约八倍于原始图案的密度的图案如此等等,直到达到所需密度。例如,应了解,使用层130(图10A及10B)作为掩模在衬底100中图案化的插塞150或柱可在所述方法的后续重复中用作柱122。例如,在形成这些柱之后可重复步骤30到60。因此,可形成具有密度2n的经隔离特征,其中n为重复图1A及1B的方法的次数。
可能有本文中所描述的实施例的许多变化。例如,尽管在上述方法中孔141与柱122具有相同大小,但在某些应用中可能需要形成大于或小于柱的孔。因此,可调整间隔件材料的厚度以实现所需结果。
另外,尽管上述方法提供具有大体圆形横截面的柱及孔,但也可能有其它形状。例如,柱及孔可具有大体呈正方形、矩形或椭圆形的形状的横截面。
此外,尽管上述方法以与柱122的图案对准的图案提供孔140,但也可通过以除上述柱图案以外的图案(例如其中柱的中心出现在正方形的拐角处的图案)开始将孔放置在相对于柱的其它位置中。可使用的另一图案的一个实例为三个柱的图案,其可用于在三个柱之间形成一孔。
此外,上述实施例可用于选择性地形成在集成电路的一些区域中具有较高密度而在其它区域中不具有较高密度的图案。在其中将形成新的较高密度图案的区域中,可将特征间隔开可由间隔件材料的厚度填充的足够小的距离。在其中不期望有较高密度图案的区域中,可将特征间隔开大到无法由间隔件材料填充的距离及/或可选择性地使用保护掩模来防止将由间隔件材料形成的图案转移到衬底110,或防止在由间隔件材料130形成的相同开口中进行沉积。以此方式,可在集成电路的一些区域但不在其它区域中选择性地提供高密度图案。
另外,应了解可有利地应用包含光致抗蚀剂、ARC及无定形碳的成像堆叠的使用来促进间隔件材料的沉积。通常用于间隔件材料的化学气相沉积的温度可能不合意地使光致抗蚀剂变形,因此,使用无定形碳形成上面沉积有间隔件材料的柱。在其中使用低温沉积工艺(例如,原子层沉积)来沉积间隔件材料的其它实施例中,可省略ARC及无定形碳层,且可将所述间隔件材料沉积在由光致抗蚀剂形成的柱上。
根据上述实施例,提供一种方法。此方法可包含(例如)提供衬底及在所述衬底上形成第一组柱。所述方法可进一步包含在所述第一组柱上沉积间隔件材料以形成第一孔图案,其中所述孔中的至少一者位于所述第一组的柱之间,且其中在沉积之后,间隔件材料填充所述第一组的第一柱与所述第一组的最近相邻柱之间的间隔。
在其它实施例中,提供一种方法。所述方法可包含提供衬底及在所述衬底上形成多个柱,所述柱具有密度X。所述方法可进一步包含将材料毯覆沉积在所述柱上以在所述柱的层面上形成孔图案,所述孔具有至少X的密度。
在其它实施例中,提供一种方法。所述方法可包含提供衬底及在所述衬底上形成一组柱,其中所述柱具有约为下式的宽度
且其中第一柱与第二柱分离约为下式的距离
且其中所述第一柱与第三柱分离约为下式的距离
所述方法可进一步包含在所述组的柱上沉积材料。所述方法可进一步包含蚀刻所述材料以形成孔图案,其中所述图案包括第一柱与第三柱之间的孔。
在其它实施例中,提供一种方法。所述方法可包含在衬底上提供一组柱,所述柱布置成两个或两个以上的行及两个或两个以上的列。所述方法可进一步包含将间隔件材料毯覆沉积在所述组的柱上以邻近所述柱形成孔图案。所述方法可进一步包含各向同性地蚀刻间隔件材料以扩大所述孔的宽度。所述方法可进一步包含各向异性地蚀刻所述间隔件材料以暴露所述柱。
所属领域的技术人员将了解,在不背离本发明的范围的情况下,可对上述方法及结构作出各种其它省略、添加及修改。希望所有此类改变均归属于如所附权利要求书所界定的本发明的范围内。
Claims (35)
1.一种方法,其包括:
提供衬底;
在所述衬底上形成第一组柱;及
在所述第一组柱上沉积间隔件材料以形成第一孔图案,其中所述孔中的至少一者位于所述第一组的柱之间,且其中在沉积之后,间隔件材料填充所述第一组的第一柱与所述第一组的最近相邻柱之间的间隔。
2.根据权利要求1所述的方法,其中所述第一组柱包括至少一个列及至少一个行,所述至少一个列横切于所述至少一个行而定向,所述至少一个列及所述至少一个行中的每一者包括多个柱。
3.根据权利要求2所述的方法,其中所述第一孔图案包括至少三个列及至少三个行。
4.根据权利要求1所述的方法,其中所述第一组柱包括具有大体圆形横截面的柱。
5.根据权利要求1所述的方法,其中所述第一孔图案包括具有大体圆形横截面的孔。
6.根据权利要求1所述的方法,其中所述间隔件材料为绝缘材料。
7.根据权利要求1所述的方法,其中所述间隔件材料为半导电材料或导电材料。
8.根据权利要求1所述的方法,其中形成第一组柱包括:
在所述衬底上方形成第一硬掩模层;
在所述第一硬掩模层上方形成可选择性界定层,所述可选择性界定层包括柱图案;
修整所述可选择性界定层的所述柱;及
穿过所述可选择性界定层蚀刻所述第一硬掩模层以将所述经修整柱的图案转移到所述第一硬掩模层。
9.根据权利要求8所述的方法,其中修整所述可选择性界定层的所述柱包括对所述可选择性界定层进行湿蚀刻。
10.根据权利要求8所述的方法,其进一步包括:
在形成所述可选择性界定层之前在所述第一硬掩模层上方形成第二硬掩模层,其中在所述第二硬掩模层上方形成所述可选择性界定层;及
在蚀刻所述第一硬掩模层之前,穿过所述可选择性界定层蚀刻所述第二硬掩模层。
11.根据权利要求1所述的方法,其进一步包括在沉积所述间隔件材料之后,各向同性地蚀刻所述间隔件材料以增加所述孔的宽度。
12.根据权利要求11所述的方法,其中在各向同性地蚀刻之后,所述孔的所述宽度在所述柱的宽度的约50%与约150%之间。
13.根据权利要求1所述的方法,其进一步包括在沉积所述间隔件材料之后,各向异性地蚀刻所述间隔件材料以暴露所述第一组的所述柱。
14.根据权利要求13所述的方法,其进一步包括在暴露所述第一组的所述柱之后,选择性地蚀刻所述第一组柱以形成第二孔图案,所述第二孔图案包括所述第一孔图案的所述孔及通过选择性地蚀刻所述第一组柱而形成的所述孔。
15.根据权利要求14所述的方法,其进一步包括通过将柱沉积到所述第二孔图案中来形成第二组柱。
16.一种方法,其包括:
提供衬底;
在所述衬底上形成多个柱,所述柱具有密度X;及
将材料毯覆沉积在所述柱上以在所述柱的层面上形成孔图案,所述孔具有至少X的密度。
17.根据权利要求16所述的方法,其中形成所述多个柱包括形成具有大体圆形横截面的柱。
18.根据权利要求16所述的方法,其中所述多个柱包括透明碳。
19.根据权利要求16所述的方法,其中形成所述多个柱包括使用掩模蚀刻所述柱。
20.根据权利要求19所述的方法,其中由光致抗蚀剂形成所述掩模。
21.根据权利要求16所述的方法,其中所述图案的所述孔具有大体圆形横截面。
22.根据权利要求16所述的方法,其进一步包括移除所述多个柱以形成密度为至少2X的孔图案。
23.根据权利要求22所述的方法,其进一步包括在密度为至少2X的所述孔图案中形成插塞。
24.根据权利要求23所述的方法,其中形成插塞包括在所述孔内侧将插塞外延沉积在所述衬底上。
26.根据权利要求25所述的方法,其中形成一组柱包括形成具有大体圆形横截面的柱。
27.根据权利要求25所述的方法,其中沉积包括填充所述第一柱与所述第二柱之间的间隔。
28.根据权利要求25所述的方法,其中所述图案包括具有大体圆形横截面的孔。
29.根据权利要求28所述的方法,其中所述孔具有约的直径。
30.一种方法,其包括:
在衬底上提供一组柱,所述柱布置成两个或两个以上的行及两个或两个以上的列;
将间隔件材料毯覆沉积在所述组的柱上以邻近所述柱形成孔图案;
各向同性地蚀刻所述间隔件材料以扩大所述孔的宽度;及
各向异性地蚀刻所述间隔件材料以暴露所述柱。
31.根据权利要求30所述的方法,其中所述组的柱具有密度X且沉积间隔件材料形成由所述间隔件材料界定的孔图案,其中所述孔具有至少X的密度。
32.根据权利要求31所述的方法,其进一步包括选择性地移除所述柱以形成具有密度为至少2X的孔图案。
33.根据权利要求30所述的方法,其中所述柱具有大体圆形横截面。
34.根据权利要求30所述的方法,其中在各向同性地蚀刻之后,所述孔具有大体圆形横截面。
35.根据权利要求30所述的方法,其中在各向异性地蚀刻所述间隔件材料之前执行各向同性地蚀刻所述间隔件材料。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/952,017 | 2007-12-06 | ||
US11/952,017 US7659208B2 (en) | 2007-12-06 | 2007-12-06 | Method for forming high density patterns |
PCT/US2008/081474 WO2009075959A1 (en) | 2007-12-06 | 2008-10-28 | Method for forming high density patterns |
Publications (2)
Publication Number | Publication Date |
---|---|
CN101889326A true CN101889326A (zh) | 2010-11-17 |
CN101889326B CN101889326B (zh) | 2012-07-11 |
Family
ID=40722113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN200880119291.9A Active CN101889326B (zh) | 2007-12-06 | 2008-10-28 | 用于形成高密度图案的方法 |
Country Status (6)
Country | Link |
---|---|
US (3) | US7659208B2 (zh) |
EP (1) | EP2232530A4 (zh) |
KR (1) | KR101564474B1 (zh) |
CN (1) | CN101889326B (zh) |
TW (1) | TWI505324B (zh) |
WO (1) | WO2009075959A1 (zh) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104934302A (zh) * | 2014-03-21 | 2015-09-23 | 华亚科技股份有限公司 | 半导体器件的制作方法 |
CN105762070A (zh) * | 2015-01-07 | 2016-07-13 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
CN105800549A (zh) * | 2016-01-16 | 2016-07-27 | 苏州工业园区纳米产业技术研究院有限公司 | 金属纳米点阵列和用于形成纳米点装置的方法 |
CN109411334A (zh) * | 2017-08-17 | 2019-03-01 | 南亚科技股份有限公司 | 半导体元件的精细线图案形成方法 |
CN109427556A (zh) * | 2017-09-05 | 2019-03-05 | 南亚科技股份有限公司 | 半导体元件的精细岛状图案形成方法 |
CN109427560A (zh) * | 2017-09-03 | 2019-03-05 | 南亚科技股份有限公司 | 半导体元件的精细岛状图案形成方法 |
Families Citing this family (36)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US7659208B2 (en) * | 2007-12-06 | 2010-02-09 | Micron Technology, Inc | Method for forming high density patterns |
US7759201B2 (en) * | 2007-12-17 | 2010-07-20 | Sandisk 3D Llc | Method for fabricating pitch-doubling pillar structures |
US7790531B2 (en) | 2007-12-18 | 2010-09-07 | Micron Technology, Inc. | Methods for isolating portions of a loop of pitch-multiplied material and related structures |
US7887999B2 (en) * | 2007-12-27 | 2011-02-15 | Sandisk 3D Llc | Method of making a pillar pattern using triple or quadruple exposure |
US8030218B2 (en) | 2008-03-21 | 2011-10-04 | Micron Technology, Inc. | Method for selectively modifying spacing between pitch multiplied structures |
US7981592B2 (en) | 2008-04-11 | 2011-07-19 | Sandisk 3D Llc | Double patterning method |
US7786015B2 (en) * | 2008-04-28 | 2010-08-31 | Sandisk 3D Llc | Method for fabricating self-aligned complementary pillar structures and wiring |
US7732235B2 (en) * | 2008-06-30 | 2010-06-08 | Sandisk 3D Llc | Method for fabricating high density pillar structures by double patterning using positive photoresist |
US7781269B2 (en) * | 2008-06-30 | 2010-08-24 | Sandisk 3D Llc | Triangle two dimensional complementary patterning of pillars |
US8076208B2 (en) | 2008-07-03 | 2011-12-13 | Micron Technology, Inc. | Method for forming transistor with high breakdown voltage using pitch multiplication technique |
US8659165B2 (en) | 2008-08-12 | 2014-02-25 | Texas Instruments Incorporated | Contact and VIA interconnects using metal around dielectric pillars |
US8076056B2 (en) * | 2008-10-06 | 2011-12-13 | Sandisk 3D Llc | Method of making sub-resolution pillar structures using undercutting technique |
US8492282B2 (en) | 2008-11-24 | 2013-07-23 | Micron Technology, Inc. | Methods of forming a masking pattern for integrated circuits |
KR20100083581A (ko) * | 2009-01-14 | 2010-07-22 | 삼성전자주식회사 | 반도체 소자의 형성방법 |
JP5330004B2 (ja) * | 2009-02-03 | 2013-10-30 | 株式会社東芝 | 半導体装置の製造方法 |
CN101963754B (zh) * | 2009-06-26 | 2012-12-19 | 罗门哈斯电子材料有限公司 | 形成电子器件的方法 |
US7923305B1 (en) | 2010-01-12 | 2011-04-12 | Sandisk 3D Llc | Patterning method for high density pillar structures |
US8026178B2 (en) | 2010-01-12 | 2011-09-27 | Sandisk 3D Llc | Patterning method for high density pillar structures |
US8890318B2 (en) | 2011-04-15 | 2014-11-18 | International Business Machines Corporation | Middle of line structures |
US9054160B2 (en) | 2011-04-15 | 2015-06-09 | International Business Machines Corporation | Interconnect structure and method for fabricating on-chip interconnect structures by image reversal |
US8900988B2 (en) | 2011-04-15 | 2014-12-02 | International Business Machines Corporation | Method for forming self-aligned airgap interconnect structures |
KR101231294B1 (ko) | 2011-05-31 | 2013-02-07 | 삼성에스디에스 주식회사 | 데이터의 병렬 수신을 위한 스트림 제어 방법 및 장치 |
US8822137B2 (en) * | 2011-08-03 | 2014-09-02 | International Business Machines Corporation | Self-aligned fine pitch permanent on-chip interconnect structures and method of fabrication |
US20130062732A1 (en) | 2011-09-08 | 2013-03-14 | International Business Machines Corporation | Interconnect structures with functional components and methods for fabrication |
US9087753B2 (en) | 2012-05-10 | 2015-07-21 | International Business Machines Corporation | Printed transistor and fabrication method |
KR102015568B1 (ko) | 2012-08-27 | 2019-08-28 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
KR102037874B1 (ko) | 2013-02-07 | 2019-10-29 | 삼성전자주식회사 | 반도체 소자의 홀 패턴들을 형성하는 방법 |
US8802551B1 (en) | 2013-02-21 | 2014-08-12 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using voids in a sacrificial layer |
US9368348B2 (en) * | 2013-10-01 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned patterning process |
US9177797B2 (en) * | 2013-12-04 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using high selectivity spacers for pitch reduction |
TWI640042B (zh) | 2015-03-09 | 2018-11-01 | 聯華電子股份有限公司 | 半導體裝置之圖案化結構的製作方法 |
KR102325201B1 (ko) | 2015-04-22 | 2021-11-11 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
KR102274738B1 (ko) | 2016-01-08 | 2021-07-07 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
US11067895B2 (en) | 2017-01-13 | 2021-07-20 | International Business Machines Corporation | Method and structures for personalizing lithography |
US11114299B2 (en) * | 2019-07-05 | 2021-09-07 | Applied Materials, Inc. | Techniques for reducing tip to tip shorting and critical dimension variation during nanoscale patterning |
Family Cites Families (194)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5748237Y2 (zh) | 1978-12-28 | 1982-10-22 | ||
US4234362A (en) | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
US4508579A (en) | 1981-03-30 | 1985-04-02 | International Business Machines Corporation | Lateral device structures using self-aligned fabrication techniques |
US4432132A (en) | 1981-12-07 | 1984-02-21 | Bell Telephone Laboratories, Incorporated | Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features |
US4419809A (en) | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
DE3242113A1 (de) | 1982-11-13 | 1984-05-24 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper |
US4716131A (en) | 1983-11-28 | 1987-12-29 | Nec Corporation | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
US4648937A (en) | 1985-10-30 | 1987-03-10 | International Business Machines Corporation | Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer |
GB8528967D0 (en) | 1985-11-25 | 1986-01-02 | Plessey Co Plc | Semiconductor device manufacture |
DE3682395D1 (de) * | 1986-03-27 | 1991-12-12 | Ibm | Verfahren zur herstellung von seitenstrukturen. |
US5514885A (en) | 1986-10-09 | 1996-05-07 | Myrick; James J. | SOI methods and apparatus |
JP2805702B2 (ja) * | 1987-07-24 | 1998-09-30 | ソニー株式会社 | 半導体メモリ装置 |
JPS6435916U (zh) | 1987-08-28 | 1989-03-03 | ||
US4838991A (en) | 1987-10-30 | 1989-06-13 | International Business Machines Corporation | Process for defining organic sidewall structures |
US4776922A (en) | 1987-10-30 | 1988-10-11 | International Business Machines Corporation | Formation of variable-width sidewall structures |
US5328810A (en) | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
US5013680A (en) | 1990-07-18 | 1991-05-07 | Micron Technology, Inc. | Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography |
US5053105A (en) | 1990-07-19 | 1991-10-01 | Micron Technology, Inc. | Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template |
DE4034612A1 (de) | 1990-10-31 | 1992-05-07 | Huels Chemische Werke Ag | Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen |
IT1243919B (it) | 1990-11-20 | 1994-06-28 | Cons Ric Microelettronica | Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi |
JPH05343370A (ja) | 1992-06-10 | 1993-12-24 | Toshiba Corp | 微細パタ−ンの形成方法 |
US5330879A (en) | 1992-07-16 | 1994-07-19 | Micron Technology, Inc. | Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer |
DE4236609A1 (de) | 1992-10-29 | 1994-05-05 | Siemens Ag | Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats |
US5407785A (en) | 1992-12-18 | 1995-04-18 | Vlsi Technology, Inc. | Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures |
US5470661A (en) | 1993-01-07 | 1995-11-28 | International Business Machines Corporation | Diamond-like carbon films from a hydrocarbon helium plasma |
US6042998A (en) | 1993-09-30 | 2000-03-28 | The University Of New Mexico | Method and apparatus for extending spatial frequencies in photolithography images |
KR970007173B1 (ko) | 1994-07-14 | 1997-05-03 | 현대전자산업 주식회사 | 미세패턴 형성방법 |
JPH0855920A (ja) | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置の製造方法 |
JPH0855908A (ja) | 1994-08-17 | 1996-02-27 | Toshiba Corp | 半導体装置 |
US5600153A (en) | 1994-10-07 | 1997-02-04 | Micron Technology, Inc. | Conductive polysilicon lines and thin film transistors |
TW366367B (en) | 1995-01-26 | 1999-08-11 | Ibm | Sputter deposition of hydrogenated amorphous carbon film |
US5795830A (en) | 1995-06-06 | 1998-08-18 | International Business Machines Corporation | Reducing pitch with continuously adjustable line and space dimensions |
KR100190757B1 (ko) | 1995-06-30 | 1999-06-01 | 김영환 | 모스 전계 효과 트랜지스터 형성방법 |
JP3393286B2 (ja) | 1995-09-08 | 2003-04-07 | ソニー株式会社 | パターンの形成方法 |
US5789320A (en) | 1996-04-23 | 1998-08-04 | International Business Machines Corporation | Plating of noble metal electrodes for DRAM and FRAM |
TW329539B (en) * | 1996-07-05 | 1998-04-11 | Mitsubishi Electric Corp | The semiconductor device and its manufacturing method |
JP3164026B2 (ja) | 1996-08-21 | 2001-05-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US5933742A (en) * | 1996-09-06 | 1999-08-03 | Powerchip Semiconductor Corp. | Multi-crown capacitor for high density DRAMS |
US6395613B1 (en) | 2000-08-30 | 2002-05-28 | Micron Technology, Inc. | Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts |
US5998256A (en) | 1996-11-01 | 1999-12-07 | Micron Technology, Inc. | Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry |
US5895740A (en) | 1996-11-13 | 1999-04-20 | Vanguard International Semiconductor Corp. | Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers |
KR100231134B1 (ko) * | 1997-06-14 | 1999-11-15 | 문정환 | 반도체장치의 배선 형성 방법 |
US6063688A (en) | 1997-09-29 | 2000-05-16 | Intel Corporation | Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition |
KR100247862B1 (ko) | 1997-12-11 | 2000-03-15 | 윤종용 | 반도체 장치 및 그 제조방법 |
US6143476A (en) | 1997-12-12 | 2000-11-07 | Applied Materials Inc | Method for high temperature etching of patterned layers using an organic mask stack |
US6291334B1 (en) | 1997-12-19 | 2001-09-18 | Applied Materials, Inc. | Etch stop layer for dual damascene process |
US6004862A (en) | 1998-01-20 | 1999-12-21 | Advanced Micro Devices, Inc. | Core array and periphery isolation technique |
JP2975917B2 (ja) | 1998-02-06 | 1999-11-10 | 株式会社半導体プロセス研究所 | 半導体装置の製造方法及び半導体装置の製造装置 |
US5933725A (en) | 1998-05-27 | 1999-08-03 | Vanguard International Semiconductor Corporation | Word line resistance reduction method and design for high density memory with relaxed metal pitch |
US6020255A (en) | 1998-07-13 | 2000-02-01 | Taiwan Semiconductor Manufacturing Company | Dual damascene interconnect process with borderless contact |
US6245662B1 (en) | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
US6071789A (en) | 1998-11-10 | 2000-06-06 | Vanguard International Semiconductor Corporation | Method for simultaneously fabricating a DRAM capacitor and metal interconnections |
US6204187B1 (en) | 1999-01-06 | 2001-03-20 | Infineon Technologies North America, Corp. | Contact and deep trench patterning |
US6211044B1 (en) | 1999-04-12 | 2001-04-03 | Advanced Micro Devices | Process for fabricating a semiconductor device component using a selective silicidation reaction |
JP2000307084A (ja) | 1999-04-23 | 2000-11-02 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
US6110837A (en) | 1999-04-28 | 2000-08-29 | Worldwide Semiconductor Manufacturing Corp. | Method for forming a hard mask of half critical dimension |
US6136662A (en) | 1999-05-13 | 2000-10-24 | Lsi Logic Corporation | Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same |
US6204115B1 (en) * | 1999-06-03 | 2001-03-20 | Stanford University | Manufacture of high-density pillar memory cell arrangement |
JP2000357736A (ja) | 1999-06-15 | 2000-12-26 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2001077196A (ja) | 1999-09-08 | 2001-03-23 | Sony Corp | 半導体装置の製造方法 |
US6362057B1 (en) | 1999-10-26 | 2002-03-26 | Motorola, Inc. | Method for forming a semiconductor device |
US6582891B1 (en) | 1999-12-02 | 2003-06-24 | Axcelis Technologies, Inc. | Process for reducing edge roughness in patterned photoresist |
US6573030B1 (en) | 2000-02-17 | 2003-06-03 | Applied Materials, Inc. | Method for depositing an amorphous carbon layer |
US6967140B2 (en) | 2000-03-01 | 2005-11-22 | Intel Corporation | Quantum wire gate device and method of making same |
US6297554B1 (en) | 2000-03-10 | 2001-10-02 | United Microelectronics Corp. | Dual damascene interconnect structure with reduced parasitic capacitance |
US6423474B1 (en) | 2000-03-21 | 2002-07-23 | Micron Technology, Inc. | Use of DARC and BARC in flash memory processing |
JP3805603B2 (ja) | 2000-05-29 | 2006-08-02 | 富士通株式会社 | 半導体装置及びその製造方法 |
US6632741B1 (en) | 2000-07-19 | 2003-10-14 | International Business Machines Corporation | Self-trimming method on looped patterns |
US6455372B1 (en) | 2000-08-14 | 2002-09-24 | Micron Technology, Inc. | Nucleation for improved flash erase characteristics |
US6348380B1 (en) | 2000-08-25 | 2002-02-19 | Micron Technology, Inc. | Use of dilute steam ambient for improvement of flash devices |
SE517275C2 (sv) | 2000-09-20 | 2002-05-21 | Obducat Ab | Sätt vid våtetsning av ett substrat |
US6335257B1 (en) | 2000-09-29 | 2002-01-01 | Vanguard International Semiconductor Corporation | Method of making pillar-type structure on semiconductor substrate |
US6667237B1 (en) | 2000-10-12 | 2003-12-23 | Vram Technologies, Llc | Method and apparatus for patterning fine dimensions |
US6534243B1 (en) | 2000-10-23 | 2003-03-18 | Advanced Micro Devices, Inc. | Chemical feature doubling process |
US6926843B2 (en) | 2000-11-30 | 2005-08-09 | International Business Machines Corporation | Etching of hard masks |
US6664028B2 (en) | 2000-12-04 | 2003-12-16 | United Microelectronics Corp. | Method of forming opening in wafer layer |
JP3406302B2 (ja) | 2001-01-16 | 2003-05-12 | 株式会社半導体先端テクノロジーズ | 微細パターンの形成方法、半導体装置の製造方法および半導体装置 |
KR100399436B1 (ko) * | 2001-03-28 | 2003-09-29 | 주식회사 하이닉스반도체 | 마그네틱 램 및 그 형성방법 |
US6740594B2 (en) | 2001-05-31 | 2004-05-25 | Infineon Technologies Ag | Method for removing carbon-containing polysilane from a semiconductor without stripping |
US6960806B2 (en) | 2001-06-21 | 2005-11-01 | International Business Machines Corporation | Double gated vertical transistor with different first and second gate materials |
US6522584B1 (en) | 2001-08-02 | 2003-02-18 | Micron Technology, Inc. | Programming methods for multi-level flash EEPROMs |
US6744094B2 (en) | 2001-08-24 | 2004-06-01 | Micron Technology Inc. | Floating gate transistor with horizontal gate layers stacked next to vertical body |
TW497138B (en) | 2001-08-28 | 2002-08-01 | Winbond Electronics Corp | Method for improving consistency of critical dimension |
DE10142590A1 (de) | 2001-08-31 | 2003-04-03 | Infineon Technologies Ag | Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße |
US7045383B2 (en) | 2001-09-19 | 2006-05-16 | BAE Systems Information and Ovonyx, Inc | Method for making tapered opening for programmable resistance memory element |
JP2003133437A (ja) | 2001-10-24 | 2003-05-09 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
US7226853B2 (en) | 2001-12-26 | 2007-06-05 | Applied Materials, Inc. | Method of forming a dual damascene structure utilizing a three layer hard mask structure |
TW576864B (en) | 2001-12-28 | 2004-02-21 | Toshiba Corp | Method for manufacturing a light-emitting device |
US6638441B2 (en) | 2002-01-07 | 2003-10-28 | Macronix International Co., Ltd. | Method for pitch reduction |
DE10207131B4 (de) | 2002-02-20 | 2007-12-20 | Infineon Technologies Ag | Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe |
US6620715B1 (en) | 2002-03-29 | 2003-09-16 | Cypress Semiconductor Corp. | Method for forming sub-critical dimension structures in an integrated circuit |
US6759180B2 (en) | 2002-04-23 | 2004-07-06 | Hewlett-Packard Development Company, L.P. | Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography |
US20030207584A1 (en) | 2002-05-01 | 2003-11-06 | Swaminathan Sivakumar | Patterning tighter and looser pitch geometries |
US6951709B2 (en) | 2002-05-03 | 2005-10-04 | Micron Technology, Inc. | Method of fabricating a semiconductor multilevel interconnect structure |
US6602779B1 (en) | 2002-05-13 | 2003-08-05 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer |
US6703312B2 (en) | 2002-05-17 | 2004-03-09 | International Business Machines Corporation | Method of forming active devices of different gatelengths using lithographic printed gate images of same length |
US6818141B1 (en) | 2002-06-10 | 2004-11-16 | Advanced Micro Devices, Inc. | Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines |
US6734107B2 (en) | 2002-06-12 | 2004-05-11 | Macronix International Co., Ltd. | Pitch reduction in semiconductor fabrication |
US6559017B1 (en) | 2002-06-13 | 2003-05-06 | Advanced Micro Devices, Inc. | Method of using amorphous carbon as spacer material in a disposable spacer process |
KR100476924B1 (ko) | 2002-06-14 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 미세 패턴 형성 방법 |
US6924191B2 (en) | 2002-06-20 | 2005-08-02 | Applied Materials, Inc. | Method for fabricating a gate structure of a field effect transistor |
AU2003280498A1 (en) | 2002-06-27 | 2004-01-19 | Advanced Micro Devices, Inc. | Method of defining the dimensions of circuit elements by using spacer deposition techniques |
US6835663B2 (en) | 2002-06-28 | 2004-12-28 | Infineon Technologies Ag | Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity |
US6500756B1 (en) | 2002-06-28 | 2002-12-31 | Advanced Micro Devices, Inc. | Method of forming sub-lithographic spaces between polysilicon lines |
US6689695B1 (en) | 2002-06-28 | 2004-02-10 | Taiwan Semiconductor Manufacturing Company | Multi-purpose composite mask for dual damascene patterning |
US20040018738A1 (en) | 2002-07-22 | 2004-01-29 | Wei Liu | Method for fabricating a notch gate structure of a field effect transistor |
US6913871B2 (en) | 2002-07-23 | 2005-07-05 | Intel Corporation | Fabricating sub-resolution structures in planar lightwave devices |
US6673684B1 (en) | 2002-07-31 | 2004-01-06 | Advanced Micro Devices, Inc. | Use of diamond as a hard mask material |
US6800930B2 (en) | 2002-07-31 | 2004-10-05 | Micron Technology, Inc. | Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies |
US6764949B2 (en) | 2002-07-31 | 2004-07-20 | Advanced Micro Devices, Inc. | Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication |
US6939808B2 (en) | 2002-08-02 | 2005-09-06 | Applied Materials, Inc. | Undoped and fluorinated amorphous carbon film as pattern mask for metal etch |
KR100480610B1 (ko) | 2002-08-09 | 2005-03-31 | 삼성전자주식회사 | 실리콘 산화막을 이용한 미세 패턴 형성방법 |
US6566280B1 (en) | 2002-08-26 | 2003-05-20 | Intel Corporation | Forming polymer features on a substrate |
US6756284B2 (en) | 2002-09-18 | 2004-06-29 | Silicon Storage Technology, Inc. | Method for forming a sublithographic opening in a semiconductor process |
US6706571B1 (en) | 2002-10-22 | 2004-03-16 | Advanced Micro Devices, Inc. | Method for forming multiple structures in a semiconductor device |
JP4034164B2 (ja) | 2002-10-28 | 2008-01-16 | 富士通株式会社 | 微細パターンの作製方法及び半導体装置の製造方法 |
US6888755B2 (en) | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
US7119020B2 (en) | 2002-12-04 | 2006-10-10 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
US6686245B1 (en) | 2002-12-20 | 2004-02-03 | Motorola, Inc. | Vertical MOSFET with asymmetric gate structure |
US6916594B2 (en) | 2002-12-30 | 2005-07-12 | Hynix Semiconductor Inc. | Overcoating composition for photoresist and method for forming photoresist pattern using the same |
US7015124B1 (en) | 2003-04-28 | 2006-03-21 | Advanced Micro Devices, Inc. | Use of amorphous carbon for gate patterning |
US6773998B1 (en) | 2003-05-20 | 2004-08-10 | Advanced Micro Devices, Inc. | Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning |
JP4578785B2 (ja) | 2003-05-21 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US6835662B1 (en) | 2003-07-14 | 2004-12-28 | Advanced Micro Devices, Inc. | Partially de-coupled core and periphery gate module process |
DE10345455A1 (de) | 2003-09-30 | 2005-05-04 | Infineon Technologies Ag | Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung |
KR100536801B1 (ko) | 2003-10-01 | 2005-12-14 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
US6867116B1 (en) | 2003-11-10 | 2005-03-15 | Macronix International Co., Ltd. | Fabrication method of sub-resolution pitch for integrated circuits |
JP2005150333A (ja) | 2003-11-14 | 2005-06-09 | Sony Corp | 半導体装置の製造方法 |
KR100554514B1 (ko) | 2003-12-26 | 2006-03-03 | 삼성전자주식회사 | 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법. |
US6998332B2 (en) | 2004-01-08 | 2006-02-14 | International Business Machines Corporation | Method of independent P and N gate length control of FET device made by sidewall image transfer technique |
US6875703B1 (en) | 2004-01-20 | 2005-04-05 | International Business Machines Corporation | Method for forming quadruple density sidewall image transfer (SIT) structures |
US7064078B2 (en) | 2004-01-30 | 2006-06-20 | Applied Materials | Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme |
US8486287B2 (en) | 2004-03-19 | 2013-07-16 | The Regents Of The University Of California | Methods for fabrication of positional and compositionally controlled nanostructures on substrate |
US7098105B2 (en) | 2004-05-26 | 2006-08-29 | Micron Technology, Inc. | Methods for forming semiconductor structures |
US6955961B1 (en) | 2004-05-27 | 2005-10-18 | Macronix International Co., Ltd. | Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution |
US7183205B2 (en) | 2004-06-08 | 2007-02-27 | Macronix International Co., Ltd. | Method of pitch dimension shrinkage |
US7473644B2 (en) | 2004-07-01 | 2009-01-06 | Micron Technology, Inc. | Method for forming controlled geometry hardmasks including subresolution elements |
US7220982B2 (en) * | 2004-07-27 | 2007-05-22 | Micron Technology, Inc. | Amorphous carbon-based non-volatile memory |
US7074666B2 (en) | 2004-07-28 | 2006-07-11 | International Business Machines Corporation | Borderless contact structures |
KR100704470B1 (ko) | 2004-07-29 | 2007-04-10 | 주식회사 하이닉스반도체 | 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법 |
US7151040B2 (en) | 2004-08-31 | 2006-12-19 | Micron Technology, Inc. | Methods for increasing photo alignment margins |
US7175944B2 (en) | 2004-08-31 | 2007-02-13 | Micron Technology, Inc. | Prevention of photoresist scumming |
US7910288B2 (en) | 2004-09-01 | 2011-03-22 | Micron Technology, Inc. | Mask material conversion |
US7442976B2 (en) | 2004-09-01 | 2008-10-28 | Micron Technology, Inc. | DRAM cells with vertical transistors |
US7115525B2 (en) | 2004-09-02 | 2006-10-03 | Micron Technology, Inc. | Method for integrated circuit fabrication using pitch multiplication |
US7655387B2 (en) | 2004-09-02 | 2010-02-02 | Micron Technology, Inc. | Method to align mask patterns |
KR100614651B1 (ko) | 2004-10-11 | 2006-08-22 | 삼성전자주식회사 | 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법 |
US7208379B2 (en) | 2004-11-29 | 2007-04-24 | Texas Instruments Incorporated | Pitch multiplication process |
US7298004B2 (en) | 2004-11-30 | 2007-11-20 | Infineon Technologies Ag | Charge-trapping memory cell and method for production |
KR100596795B1 (ko) | 2004-12-16 | 2006-07-05 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 및 그 형성방법 |
US7183142B2 (en) | 2005-01-13 | 2007-02-27 | International Business Machines Corporation | FinFETs with long gate length at high density |
US7271107B2 (en) | 2005-02-03 | 2007-09-18 | Lam Research Corporation | Reduction of feature critical dimensions using multiple masks |
KR100787352B1 (ko) | 2005-02-23 | 2007-12-18 | 주식회사 하이닉스반도체 | 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법 |
US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
US7390746B2 (en) | 2005-03-15 | 2008-06-24 | Micron Technology, Inc. | Multiple deposition for integration of spacers in pitch multiplication process |
US7611944B2 (en) | 2005-03-28 | 2009-11-03 | Micron Technology, Inc. | Integrated circuit fabrication |
KR100640639B1 (ko) | 2005-04-19 | 2006-10-31 | 삼성전자주식회사 | 미세콘택을 포함하는 반도체소자 및 그 제조방법 |
US7429536B2 (en) * | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7547599B2 (en) | 2005-05-26 | 2009-06-16 | Micron Technology, Inc. | Multi-state memory cell |
US7560390B2 (en) | 2005-06-02 | 2009-07-14 | Micron Technology, Inc. | Multiple spacer steps for pitch multiplication |
US7396781B2 (en) | 2005-06-09 | 2008-07-08 | Micron Technology, Inc. | Method and apparatus for adjusting feature size and position |
JP2006351861A (ja) | 2005-06-16 | 2006-12-28 | Toshiba Corp | 半導体装置の製造方法 |
TW200705541A (en) | 2005-07-25 | 2007-02-01 | Li Bing Huan | Manufacturing method of nano-sticker |
US7413981B2 (en) | 2005-07-29 | 2008-08-19 | Micron Technology, Inc. | Pitch doubled circuit layout |
US7291560B2 (en) | 2005-08-01 | 2007-11-06 | Infineon Technologies Ag | Method of production pitch fractionizations in semiconductor technology |
US7816262B2 (en) | 2005-08-30 | 2010-10-19 | Micron Technology, Inc. | Method and algorithm for random half pitched interconnect layout with constant spacing |
US7829262B2 (en) | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
US7393789B2 (en) | 2005-09-01 | 2008-07-01 | Micron Technology, Inc. | Protective coating for planarization |
US7572572B2 (en) | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7776744B2 (en) | 2005-09-01 | 2010-08-17 | Micron Technology, Inc. | Pitch multiplication spacers and methods of forming the same |
US7759197B2 (en) | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
US7687342B2 (en) | 2005-09-01 | 2010-03-30 | Micron Technology, Inc. | Method of manufacturing a memory device |
US7244638B2 (en) * | 2005-09-30 | 2007-07-17 | Infineon Technologies Ag | Semiconductor memory device and method of production |
KR101200938B1 (ko) | 2005-09-30 | 2012-11-13 | 삼성전자주식회사 | 반도체 장치의 패턴 형성 방법 |
KR100714305B1 (ko) | 2005-12-26 | 2007-05-02 | 삼성전자주식회사 | 자기정렬 이중패턴의 형성방법 |
TWI293207B (en) * | 2006-01-11 | 2008-02-01 | Promos Technologies Inc | Dynamic random access memory structure and method for preparing the smae |
KR100672123B1 (ko) | 2006-02-02 | 2007-01-19 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
US7842558B2 (en) | 2006-03-02 | 2010-11-30 | Micron Technology, Inc. | Masking process for simultaneously patterning separate regions |
US20070210449A1 (en) | 2006-03-07 | 2007-09-13 | Dirk Caspary | Memory device and an array of conductive lines and methods of making the same |
US7351666B2 (en) | 2006-03-17 | 2008-04-01 | International Business Machines Corporation | Layout and process to contact sub-lithographic structures |
US7902074B2 (en) | 2006-04-07 | 2011-03-08 | Micron Technology, Inc. | Simplified pitch doubling process flow |
US8003310B2 (en) | 2006-04-24 | 2011-08-23 | Micron Technology, Inc. | Masking techniques and templates for dense semiconductor fabrication |
US7488685B2 (en) | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
US7537866B2 (en) | 2006-05-24 | 2009-05-26 | Synopsys, Inc. | Patterning a single integrated circuit layer using multiple masks and multiple masking layers |
US7795149B2 (en) | 2006-06-01 | 2010-09-14 | Micron Technology, Inc. | Masking techniques and contact imprint reticles for dense semiconductor fabrication |
US7611980B2 (en) | 2006-08-30 | 2009-11-03 | Micron Technology, Inc. | Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures |
US7825460B2 (en) * | 2006-09-06 | 2010-11-02 | International Business Machines Corporation | Vertical field effect transistor arrays and methods for fabrication thereof |
US7666578B2 (en) | 2006-09-14 | 2010-02-23 | Micron Technology, Inc. | Efficient pitch multiplication process |
US20080292991A1 (en) | 2007-05-24 | 2008-11-27 | Advanced Micro Devices, Inc. | High fidelity multiple resist patterning |
US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
US8563229B2 (en) | 2007-07-31 | 2013-10-22 | Micron Technology, Inc. | Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures |
US7737039B2 (en) | 2007-11-01 | 2010-06-15 | Micron Technology, Inc. | Spacer process for on pitch contacts and related structures |
US7851135B2 (en) | 2007-11-30 | 2010-12-14 | Hynix Semiconductor Inc. | Method of forming an etching mask pattern from developed negative and positive photoresist layers |
US7659208B2 (en) * | 2007-12-06 | 2010-02-09 | Micron Technology, Inc | Method for forming high density patterns |
-
2007
- 2007-12-06 US US11/952,017 patent/US7659208B2/en active Active
-
2008
- 2008-10-28 WO PCT/US2008/081474 patent/WO2009075959A1/en active Application Filing
- 2008-10-28 KR KR1020107014880A patent/KR101564474B1/ko active IP Right Grant
- 2008-10-28 EP EP08858925.4A patent/EP2232530A4/en not_active Withdrawn
- 2008-10-28 CN CN200880119291.9A patent/CN101889326B/zh active Active
- 2008-11-11 TW TW097143566A patent/TWI505324B/zh active
-
2010
- 2010-01-13 US US12/686,602 patent/US8324107B2/en active Active
-
2012
- 2012-11-30 US US13/690,266 patent/US8871648B2/en active Active
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104934302A (zh) * | 2014-03-21 | 2015-09-23 | 华亚科技股份有限公司 | 半导体器件的制作方法 |
CN104934302B (zh) * | 2014-03-21 | 2018-06-01 | 美光科技公司 | 半导体器件的制作方法 |
CN105762070A (zh) * | 2015-01-07 | 2016-07-13 | 爱思开海力士有限公司 | 制造半导体器件的方法 |
CN105800549A (zh) * | 2016-01-16 | 2016-07-27 | 苏州工业园区纳米产业技术研究院有限公司 | 金属纳米点阵列和用于形成纳米点装置的方法 |
CN105800549B (zh) * | 2016-01-16 | 2018-08-21 | 苏州工业园区纳米产业技术研究院有限公司 | 金属纳米点阵列和用于形成纳米点装置的方法 |
CN109411334A (zh) * | 2017-08-17 | 2019-03-01 | 南亚科技股份有限公司 | 半导体元件的精细线图案形成方法 |
CN109411334B (zh) * | 2017-08-17 | 2020-06-09 | 南亚科技股份有限公司 | 半导体元件的精细线图案形成方法 |
CN109427560A (zh) * | 2017-09-03 | 2019-03-05 | 南亚科技股份有限公司 | 半导体元件的精细岛状图案形成方法 |
CN109427560B (zh) * | 2017-09-03 | 2020-09-04 | 南亚科技股份有限公司 | 半导体元件的精细岛状图案形成方法 |
CN109427556A (zh) * | 2017-09-05 | 2019-03-05 | 南亚科技股份有限公司 | 半导体元件的精细岛状图案形成方法 |
CN109427556B (zh) * | 2017-09-05 | 2020-10-02 | 南亚科技股份有限公司 | 半导体元件的精细岛状图案形成方法 |
Also Published As
Publication number | Publication date |
---|---|
EP2232530A1 (en) | 2010-09-29 |
WO2009075959A9 (en) | 2010-07-08 |
US8324107B2 (en) | 2012-12-04 |
KR20100106455A (ko) | 2010-10-01 |
US7659208B2 (en) | 2010-02-09 |
US20090149026A1 (en) | 2009-06-11 |
CN101889326B (zh) | 2012-07-11 |
US20100112818A1 (en) | 2010-05-06 |
TW200935497A (en) | 2009-08-16 |
US8871648B2 (en) | 2014-10-28 |
TWI505324B (zh) | 2015-10-21 |
US20130089977A1 (en) | 2013-04-11 |
KR101564474B1 (ko) | 2015-10-29 |
EP2232530A4 (en) | 2014-10-22 |
WO2009075959A1 (en) | 2009-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN101889326B (zh) | 用于形成高密度图案的方法 | |
CN101512726B (zh) | 高效的间距倍增工艺 | |
CN101297391B (zh) | 具有用于间距倍增的间隔物的掩膜图案及其形成方法 | |
TWI471903B (zh) | 使用間隙物罩幕以倍增頻率之方法 | |
US20100075503A1 (en) | Integral patterning of large features along with array using spacer mask patterning process flow | |
CN100576447C (zh) | 相对于光刻部件间距减小的图案 | |
KR100921588B1 (ko) | 포토리소그래피의 피쳐들에 관련된 감소된 피치를 갖는패턴들 | |
EP2095402B1 (en) | Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions | |
US6429123B1 (en) | Method of manufacturing buried metal lines having ultra fine features | |
KR100874196B1 (ko) | 마스크 물질 변환 | |
US8288083B2 (en) | Methods of forming patterned masks | |
US7846849B2 (en) | Frequency tripling using spacer mask having interposed regions | |
US9564342B2 (en) | Method for controlling etching in pitch doubling | |
US20140252556A1 (en) | Single-mask spacer technique for semiconductor device features |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |