CN101919004B - 读取、验证字线参考电压以跟踪源极电平 - Google Patents
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Abstract
非易失性存储器器件具有要被并行感测的各页存储器单元。存储器器件包括源极电平跟踪电路，被耦接以接收来自字线电压源的预定的字线电压和一个或多个页的聚集源极节点处的电压电平，并被耦接以在感测操作期间向存储器的字线提供输出电压，其中源极电平跟踪电路包括运算放大器，由此输出电压是偏移了一定量来跟踪在聚集节点处的电压电平并补偿由于在接地环路中的有限电阻而引起的源极偏压误差的字线电压。
Description
技术领域
本发明一般地涉及非易失性半导体存储器，诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM，并且具体地涉及具有补偿由于在接地环路中的有限电阻而引起的源极偏压误差的改进的感测电路的非易失性半导体存储器。
背景技术
近来，能够进行电荷的非易失性存储的固态存储器，尤其是以被包装为小外型规格卡(small form factor card)的EEPROM和快闪EEPROM的形式，已经成为多种移动和手持设备、特别是信息电器和消费电子产品中选择的存储装置。不同于也是固态存储器的RAM(随机存取存储器)，闪存是非易失性的，并且即使在断电后也保持其存储的数据。尽管成本较高，但闪存越来越多地用于大容量存储应用中。基于旋转磁介质的传统大容量存储装置，如硬盘和软盘，不适合于移动和手持环境。这是因为盘驱动器趋于体积较大，容易有机械故障并且具有高等待时间(latency)和高功率需求。这些不期望的属性使得基于盘的存储装置在大多数移动和便携式应用中是不实际的。另一方面，理想地，被嵌入可移除卡且以可移除卡的形式的闪存由于其小尺寸、低功耗、高速和高可靠性特征而适合于移动和手持环境中。
EEPROM和电可编程只读存储器(EPROM)是能被擦除并使新数据被写入或“被编程”到它们的存储器单元中的非易失性存储器。两者都利用位于半导体衬底中的沟道区上方、在源极和漏极区之间的场效应晶体管结构的浮置(不连接的)导电栅极。然后在浮置栅极上提供控制栅极。该晶体管的阈值电压特性由在该浮置栅极中保留的电荷量控制。即，对于在浮置栅极上的给定的电荷水平，存在必须在该晶体管被“导通”以允许其源极和漏极区之间导电之前被施加到控制栅极的相应电压(阈值)。
浮置栅极能保持一个范围的电荷，因而能被编程为阈值电压窗内的任何阈值电压电平。阈值电压窗的大小由该器件的最小和最大阈值电平界定，该器件的最小和最大阈值电平又对应于能被编程到浮置栅极上的电荷的范围。该阈值窗一般取决于存储器器件的特性、工作条件和历史。原则上，在该窗内的每个不同的可分辨的阈值电压电平可用来指定该单元的有限储器状态。
用作存储器单元的晶体管一般被两种机制之一编程为“已编程”状态。在“热电子注入”中，被施加到漏极的高电压将电子加速通过衬底沟道区。同时，被施加到控制栅极的高电压将热电子拉动通过薄栅极电介质到浮置栅极上。在“隧穿注入(tunneling injection)”中，相对于衬底，高电压被施加到控制栅极。以此方式，电子从衬底被拉到中间的浮置栅极。
该存储器器件可通过多种机制擦除。对于EPROM，该存储器能通过紫外辐射从浮置栅极移除电荷来大量擦除。对于EEPROM，存储器单元能通过将高电压施加到相对于控制栅极的衬底以便引起在浮置栅极中的电子穿过薄氧化物而隧穿到衬底沟道区来电擦除(即，Fowler-Nordheim隧穿)。典型地，EEPROM可逐字节地擦除。对于快闪EEPROM，该存储器可一次全部电擦除或一次电擦除一个或多个块，其中块可由存储器的512字节或更多构成。
非易失性存储器单元的例子
典型地，存储器器件包括可被安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、写和读电路的外围电路支撑的存储器单元的阵列。可以有具有执行智能和更高级存储器操作和接口(interfacing)的控制器的更复杂的存储器器件。存在现在正使用的商业上许多成功的非易失性固态存储器器件。这些存储器器件可采用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
图1A-1E示意性地例示了非易失性存储器单元的不同例子。
图1A示意性地例示了以具有用于存储电荷的浮置栅极的EEPROM单元形式的非易失性存储器。电可擦除可编程只读存储器(EEPROM)具有类似于EPROM的结构，但额外提供了用于在施加合适的电压时从其浮置栅极电地加载和移除电荷而无需暴露给UV辐射的机制。在美国专利号5595924中给出了这样的单元的例子和制造它们的方法。
图1B示意性地例示了具有选择栅极和控制或操纵(steering)栅极这两者的快闪EEPROM。存储器单元10具有在源极14和漏极16扩散区(diffusion)之间的“分裂沟道”12。有效地利用串联的两个晶体管T1和T2来形成单元。T1用作具有浮置栅极20和控制栅极30的存储器晶体管。该浮置栅极能够存储可选量的电荷。能流经该沟道的T1的部分的电流量取决于在控制栅极30上的电压和驻留在中间的浮置栅极20上的电荷量。T2用作具有选择栅极40的选择晶体管。当T2被在选择栅极40处的电压导通时，其允许该沟道的T1的部分中的电流在源极和漏极之间通过。该选择晶体管提供独立于在控制栅极处的电压的、沿着源极-漏极沟道的开关。一个优点是它可用于截止如下那些单元，那些单元在由于在它们的浮置栅极处的其电荷耗尽(正)而引起的在零控制栅极电压处仍然导电。其他优点是它允许更容易地实现源极侧注入编程。
分裂沟道存储器单元的一个简单的实施例是如图1B中的虚线示意性所示，选择栅极和控制栅极被连接到同一字线。这通过使得电荷存储元件(浮置栅极)位于该沟道的一部分上方以及使得控制栅极结构(其为字线的一部分)位于其他沟道部分上方以及位于该电荷存储元件上方来实现。这有效地形成具有串联的两个晶体管的单元，一个(存储器晶体管)具有在电荷存储元件上的电荷量和在控制能流经该沟道的其部分的电流量的字线上的电压的组合，另一个(选择晶体管)具有单独用作其栅极的字线。在美国专利号5070032、5095344、5315541、5343063和5661053中给出了这样的单元的例子、它们在存储器系统中的用途和制造它们的方法。
图1B中所示的分裂沟道单元的更精细的实施例是选择栅极和控制栅极是独立的，并且它们之间不用虚线相连。一种实现方式使得在单元的阵列中的一列的控制栅极被连接到与字线垂直的控制(或操纵)线。效果是使得字线不必在读取或编程所选单元时同时执行两个功能。这两个功能是(1)用作选择晶体管的栅极，由此需要合适的电压来导通和截止该选择晶体管，以及(2)通过在字线和电荷存储元件之间的电场(电容性)耦合将电荷存储元件的电压驱动到期望电平。常常难以利用单个电压以最佳方式执行这两个功能。利用控制栅极和选择栅极的分开控制，字线仅仅需要执行功能(1)，而附加的控制线执行功能(2)。该能力允许设计更高性能的编程，其中编程电压被调整为目标数据。例如，在美国专利号5313421和6222762中描述了在快闪EEPROM阵列中的独立的控制(或操纵)栅极的使用。
图1C示意性地例示了具有双浮置栅极和独立的选择和控制栅极的另一快闪EEPROM单元。存储器单元10类似于图1B，除了它有效地具有串联的三个晶体管以外。在该类型的单元中，两个存储元件(即T1-左侧和T1-右侧的那个)被包括在源极和漏极扩散区之间的其沟道上方，且选择晶体管T1在它们之间。这些存储器晶体管分别具有浮置栅极20和20’以及控制栅极30和30’。选择晶体管T2由选择栅极40控制。在任何一个时间，这对存储器晶体管中只有一个被存取用于读或写。当正访问该存储单元T1-左侧时，T2和T1-右侧均被导通以允许在该沟道的T1-左侧的部分中的电流在源极和漏极之间通过。类似地，当存储单位(unit)T1-右侧正被存取时，T2和T1-左侧被导通。通过使得选择栅极多晶硅的一部分靠近浮置栅极并将大的正电压(例如，20V)施加到选择栅极从而使得在浮置栅极中存储的电子能隧穿到选择栅极多晶硅，来实施擦除。
图1D示意性地例示了被组织为NAND链的存储器单元的串(string)。NAND链50由通过它们的源极和漏极来菊花链(daisy-chain)的一系列存储器晶体管M1、M2、…Mn(n＝4、8、16或更大)构成。一对选择晶体管S1、S2控制该存储器晶体管链经由NAND链的源极端54和漏极端56与外部的连接。在存储器阵列中，当导通源极选择晶体管S1时，源极端被耦接到源极线。类似地，当导通漏极选择晶体管S2时，NAND链的漏极端被耦接到该存储器阵列的位线。在该链中的每个存储器晶体管具有用来存储给定量的电荷的电荷存储元件，以便代表想要的存储器状态。每个存储器晶体管的控制栅极提供对读和写操作的控制。选择晶体管S1、S2的每个的控制栅极提供分别经由其源极端54和漏极端56对NAND链的控制存取。
当在NAND链内的被寻址的存储器晶体管在编程期间被读取和验证时，向其控制栅极提供合适的电压。同时，在NAND链50中的剩余的未寻址的存储器晶体管通过在它们的控制栅极上施加足够的电压而充分被导通。以此方式，有效地建立从各个存储器晶体管的源极到NAND链的源极端54的导电路径，以及同样地建立从各个存储器晶体管的漏极到该链的漏极端56的导电路径。在美国专利号5570315、5903495、6046935中描述了具有这样的NAND链结构的存储器器件。
图1E示意性地例示了具有用于存储电荷的介电层的非易失性存储器。取代前面描述的导电的浮置栅极元件，使用介电层。已经由Eitan等的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”，IEEEElectron Device Letters，第21卷，第11期，2000年11月，543-545页描述了利用介电存储元件的这种存储器器件。ONO介电层在源极与漏极扩散区之间的沟道上延伸。用于一个数据位的电荷局限于邻近于漏极的介电层中，且用于另一数据位的电荷局限于邻近于源极的介电层中。例如，美国专利号5768192和6011725公开了具有夹在两个二氧化硅层之间的捕获电介质(trapping dielectric)的非易失性存储器单元。通过单独读取在该电介质内的空间上分隔的电荷存储区的二进制状态来实现多状态数据存储。
存储器阵列
典型地，存储器器件由在行和列中排列且能由字线和位线寻址的存储器单元的二维存储器阵列构成。可根据NOR型或NAND型架构来该形成阵列。
NOR阵列
图2例示了存储器单元的NOR阵列的例子。已经利用图1B或1C所示的这类型的单元来实现具有NOR型架构的存储器器件。每行存储器单元按照菊花链方式通过它们的源极和漏极连接。该设计有时被称为虚拟地设计。每个存储器单元10具有源极14、漏极16、控制栅极30和选择栅极40。一行中的单元使其选择栅极连接到字线42。一列中的单元使其源极和漏极分别连接到所选的位线34和36。在其中这些存储器单元使其控制栅极和选择栅极被独立地控制的一些实施例中，操纵线30也连接一列中的单元的控制栅极。
利用每个都用连接在一起的其控制栅极和选择栅极形成的存储器单元来实现许多快闪EEPROM装置。在该情况下，无需操纵线。且字线仅连接沿着每行的单元的所有控制栅极和选择栅极。在美国专利号5172338和5418752中公开了这些设计的例子。在这些设计中，字线基本上执行两个功能：行选择和将控制栅极电压提供给在该行中的所有单元以用于读取或编程。
NAND阵列
图3例示了如图1D所示的存储器单元的NAND阵列的例子。沿着NAND链的每列，位线被耦接到每个NAND链的漏极端56。沿着NAND链的每行，源极线可连接所有其源极端54。而且，沿着一行的NAND链的控制栅极被连接到一系列相应的字线。可通过利用在其控制栅极上的合适电压来经由所连接的字线导通该选择晶体管对(见图1D)，来寻址整行NAND链。当正读取代表NAND链中的存储器单元的存储器晶体管时，经由它们相关联的字线来硬(hard)导通该链中的其余存储器晶体管，从而流经该链的电流基本上取决于在正被读取的单元中所存储的电荷的水平。在美国专利号5570315、5774397和6046935中找到了NAND架构阵列的例子及其作为存储器系统的一部分的操作。
块擦除
电荷存储存储器器件的编程可以仅导致向其电荷存储元件增加更多电荷。因而，在编程操作之前，必须移除(或擦除)在电荷存储元件中的已有电荷。提供擦除电路(未示出)来擦除存储器单元的一个或多个块。诸如EEPROM的非易失性存储器被称为“快闪”EEPROM，当一起(即，一次闪光)电擦除整个阵列的单元或该阵列的多组单元。一旦被擦除，则能对该组单元重新编程。能一起擦除的该组单元可由一个或多个可寻址擦除单元构成。典型地，该擦除单元或块存储一页或多页数据，页是编程和读取的单位，虽然在单个操作中可编程或读取多于一页。典型地，每页存储一个或多个扇区的数据，扇区的大小由主机系统定义。一个例子是遵循对磁盘建立的标准的512字节的用户数据加上关于用户数据和/或其被存储在其中的块的一些字节的开销信息(overhead information)的扇区。
读/写电路
在常用两状态EEPROM单元中，建立至少一个电流断点水平，以便将导电窗分为两个区域。当通过施加预定的固定电压来读取单元时，其源极/漏极电流通过与断点水平(或参考电流IREF)比较而被分辨为存储器状态。如果读出的电流高于断点水平，则确定该单元处于一个逻辑状态(例如，“0”状态)。另一方面，如果电流小于断点水平，则确定该单元处于另一逻辑状态(例如，“1”状态)。因此，这样的两状态单元存储一位数字信息。常常提供可被外部编程的参考电流源作为存储器系统的一部分以生成断点水平电流。
为了增加存储器容量，随着半导体技术状态的进步，正制造具有越来越高密度的快闪EEPROM器件。增加存储容量的另一方法是使得每个存储器单元存储超过两个状态。
对于多状态或多级EEPROM存储器单元，导电窗被多于一个的断点分为多于两个的区域，从而每个单元能够存储超过一位的数据。给定的EEPROM阵列能存储的信息由此随着每个单元能存储的状态的数量而增加。已经在美国专利号5172338中描述了具有多状态或多级存储器单元的EEPROM或快闪EEPROM。
实践中，当参考电压被施加到控制栅极时，通常通过感测横跨该单元的源极和漏极的传导电流来读取该单元的存储器状态。由此，对于单元的浮置栅极上的每个给定电荷，可检测相对于固定参考控制栅极电压的相应传导电流。类似地，可编程到浮置栅极上的电荷的范围限定了相应的阈值电压窗或相应的传导电流窗。
或者，取代检测在所划分的电流窗之间的传导电流，可以设置在控制栅极处用于被测试的给定存储器状态的阈值电压，并检测传导电流是低于还是高于阈值电流。在一个实现方式中，通过检查传导电流正通过位线的电容而放电的速率来实现传导电流相对于阈值电流的检测。
图4例示了对于浮置栅极可在任何时间中选择性地存储的四种不同电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。四条实线的ID对VCG曲线代表了能在存储器单元的浮置栅极上编程的四个可能的电荷水平，分别对应于四个可能的存储器状态。作为例子，全体(population)单元的阈值电压窗的范围可以从0.5V到3.5V。可通过将阈值窗分为每个相隔0.5V的五个区域，来对六个存储器状态划界。例如，如果如所示地使用2μA的参考电流IREF，则用Q1编程的单元可被当作处于存储器状态“1”，因为其曲线与IREF在被VCG＝0.5V和1.0V划界的阈值窗的区域中相交。类似地，Q4处于存储器状态“5”。
如可从以上描述看到的，使得存储器单元存储的状态越多，则其阈值窗被划分得越细。这将需要在编程和读取操作中更高的精度，以便能够实现所需的分辨率。
美国专利号4357685公开了编程2-状态EPROM的方法，其中当单元被编程为给定状态时，其经历连续的编程电压脉冲，每次向浮置栅极增加递增的电荷。在脉冲之间，回读或验证该单元以确定相对于断点水平的其源极-漏极电流。编程在电流状态已被验证为达到期望状态时停止。所使用的编程脉冲串(train)可具有增加的周期或幅度。
现有技术编程电路仅仅施加编程脉冲以逐步经过阈值窗从擦除或地状态开始直到达到目标状态。实践中，为了允许足够的分辨率，每个所分割或划界的区域都将需要至少大约五个编程步骤来横跨(transverse)。该性能对于2-状态存储器单元是可以接受的。然而，对于多状态单元，所需的步骤的数量随着分割的数量而增加，因而，必须增加编程精度或分辨率。例如，16-状态单元可能需要平均至少大约40个编程脉冲来编程到目标状态。
图5示意性地例示了具有可经由行解码器130和列解码器160由读/写电路170存取的存储器阵列100的典型配置的存储器器件。如结合图2和图3所述，在存储器阵列100中的存储器单元的存储器晶体管可经由一组所选的(一个或多个)字线和(一个或多个)位线寻址。行解码器130选择一个或多个字线，且列解码器160选择一个或多个位线，以便将合适的电压施加到所寻址的存储器晶体管的各个栅极。读/写电路170被提供以读或写(编程)所寻址的存储器晶体管的存储器状态。读/写电路170包括可经由位线连接到该阵列中的存储器元件的多个读/写模块。
影响读/写性能和准确度的因素
为了改善读取和编程性能，并行地读取或编程在阵列中的多个电荷存储元件或存储器晶体管。由此，一起读取或编程一个逻辑“页”的存储器元件。在现有存储器架构中，典型地，一行包含几个交织的页。一页的所有存储器元件将被一起读取或编程。列解码器将选择性地将这些交织页中的每一个连接到相应数目的读/写模块。例如，在一个实现方式中，存储器阵列被设计为具有532字节(512字节加上开销的20字节)的页尺寸。如果每列包含漏极位线并且每行存在两个交织页，则这总计达到8512列，且每页与4256列相关联。将存在可连接以并行读或写所有偶数位线或奇数位线的4256个感测模块。以此方式，从该页存储器元件读取并行的一页4256位(即，532字节)的数据，或将并行的一页4256位(即，532字节)的数据编程到该页存储器元件中。形成读/写电路170的读/写模块可被布置为各种架构。
如前所述，传统的存储器器件通过以大规模并行方式一次对所有偶数或所有奇数位线操作来改善读/写操作。由两个交织页构成的一行的这种“交替位线(alternate-bit-line)”架构将有助于减轻适应读/写电路的块的问题。这还通过考虑控制位线到位线电容性耦合来实行(dictate)。使用块解码器将该组读/写模块复用到偶数页或奇数页。以此方式，无论何时读取或编程一组位线，交织组可接地以最小化紧邻的耦合。
然而，交织页架构至少在三个方面中是不利的。第一，它需要额外的复用电路。第二，它性能上较慢。为完成由字线连接的存储器单元或一行中的存储器单元的读取或编程，需要两个读取操作或两个编程操作。第三，当在不同时间、诸如在奇数和偶数页中分开地对两个邻居编程时，它在解决诸如在浮置栅极电平处的相邻电荷存储元件之间的场耦合的其他干扰效应时并不是最优的。
美国专利公开号2004-0057318-A1公开了允许并行感测多个邻近的存储器单元的存储器器件及其方法。例如，沿着共享相同的字线的行的所有存储器单元被一起读取或编程作为一页。该“所有位线(all-bit-line)”架构使得“交替位线”架构的性能加倍，同时最小化由于相邻干扰效应引起的错误。然而，感测所有位线确实引起了在相邻位线之间由于来自它们相互的电容的感应电流而产生的串扰(cross-talk)的问题。这通过基本与时间无关地保持在每个相邻的位线对之间的电压差同时感测它们的传导电流来解决。当施行该条件时，由于各种位线的电容而引起的所有位移电流(displacement current)被去除(drop out)，因为它们都取决于随时间改变的电压差。被耦接到每个位线的感测电路具有在该位线上的电压箝位，从而所连接的位线的任何相邻对上的电势差是与时间无关的。利用被箝位的位线电压，不能应用感测由于位线电容引起的放电的传统方法。取而代之，感测电路和方法通过关注其独立于位线而对给定电容器放电或充电的速率来允许确定存储器单元的传导电流。这将允许感测电路独立于存储器阵列的架构(即，独立于位线电容)。尤其是，其允许在感测期间箝位这些位线电压，以便避免位线串扰。
如前所述，传统的存储器器件通过以大规模并行方式操作来改善读/写操作。该方式改善了性能但是却对读和写操作的准确度有影响。
一个问题是源极线偏压误差。这对于其中大量存储器单元使得其源极在源极线中一起被耦接到地的存储器架构尤其明显。具有公共源极的这些存储器单元的并行感测导致了经过源极线的大电流。由于在源极线中的非零电阻，这又导致在真实的地和每个存储器单元的源电极之间的可观的电势差。在感测期间，被提供给每个存储器单元的控制栅极的阈值电压是相对于它的源电极，但系统电源是相对于真实的地。由此，感测可能由于源极线偏压误差的存在而变得不准确。
美国专利公开号2004-0057287-A1公开了允许并行感测多个邻近存储器单元的存储器器件及其方法。通过具有用于多遍(multi-pass)感测的特征和技术的读/写电路来实现源极线偏压的减少。当并行感测一页存储器单元时，每一遍有助于利用高于给定划界电流值的传导电流来标识和关闭(shutdown)存储器单元。通过将它们的相关联的位线拉至地来关闭所标识的存储器单元。换言之，具有更高的传导电流且与本次感测无关的那些单元被标识，并且使得它们的电流在读取当前感测的实际数据之前关闭。
因而，存在对具有减少的功耗的高性能和高容量非易失性存储器的一般需要。具体地，存在对于具有增强的读取和编程性能的功率高效的紧致型非易失性存储器的需要。
发明内容
通过具有用来并行读和写相应页的存储器单元的大页的读/写电路，来满足对高容量和高性能非易失性存储器器件的这些需要。具体地，消除或最小化可能将误差引入读取和编程中的在高密度芯片集成中固有的交互噪声影响。
源极线偏压是由读/写电路的接地环路中的非零电阻引入的误差。当电流流动时，该误差由于横跨源极路径到芯片的地的的电阻的电压降而产生。
提供了一种具有要被并行感测的各页存储器单元的非易失性存储器器件，其中每个存储器单元具有源极、漏极、电荷存储单位和用于控制沿着所述漏极和源极的传导电流的控制栅极。该存储器器件包括：页源极线，耦接到页中的每个存储器单元的源极；聚集节点，耦接到各个页源极线；源极电压控制电路，经由所述聚集节点耦接到用于存储器操作的被选择页的页源极线；字线，耦接到所述页的每个存储器单元的控制栅极。字线电压源向用于感测操作的所述页的每个存储器单元的字线提供预定的字线电压。该存储器器件还包括源极电平跟踪电路，被耦接来接收字线电压和在聚集节点处的电压电平，以及被耦接来在感测操作期间向字线提供输出电压，其中所述源极电平跟踪电路包括运算放大器，所述运算放大器具有提供所述输出电压的输出并具有被连接以接收从字线电压和聚集节点电压得到的电压的第一输入以及具有由反馈环路从所述输出连接的第二输入。
提供了一种具有要被并行感测的各页存储器单元的非易失性存储器器件，其中每个存储器单元具有源极、漏极、电荷存储单位和用于控制沿着所述漏极和源极的传导电流的控制栅极。该存储器器件包括：页源极线，耦接到页中的每个存储器单元的源极；聚集节点，耦接到各个页源极线；源极电压控制电路，经由所述聚集节点被耦接到用于存储器操作的被选择页的页源极线；以及字线，耦接到所述页的每个存储器单元的控制栅极。字线电压源向用于感测操作的所述页的每个存储器单元的字线提供预定的字线电压。存储器器件还包括源极电平跟踪电路，被耦接以接收字线电压和在聚集节点处的电压电平，以及被耦接以在感测操作期间向字线提供输出电压，其中源极电平跟踪电路包括运算放大器，由此所述输出电压是偏移了一定量来跟踪在聚集节点处的电压电平的字线电压。
本发明的各方面、优点、特征和实施例被包括在其示例实施例的以下描述中，该描述应结合附图。这里引用的所有专利、专利申请、文章、其他公开物、文档和事物为了所有目的在此通过该引用合并其全文。如有任何合并的公开物、文档或事物与本申请之间有术语定义或使用的任何不一致或冲突，以本申请内容为准。
附图说明
图1A-1E示意性地例示了非易失性存储器单元的不同例子。
图2例示了存储器单元的NOR阵列的例子。
图3例示了如图1D所示的存储器单元的NAND阵列的例子。
图4例示了对于浮置栅极在任何一个时间可存储的四种不同电荷Q1-Q4的源极-漏极电流和控制栅极电压之间的关系。
图5示意性地例示了具有可经由行和列解码器由读/写电路存取的存储器阵列的典型布置。
图6A示意性地例示了具有提供其中实现本发明的环境的一组(bank)读/写电路的紧致型存储器器件。
图6B例示了图6A所示的紧致型存储器器件的优选布置。
图7A例示了传统布置，其中位线电压控制、字线电压控制和源极电压控制均参照IC存储器芯片的相同的地。
图7B例示了由源极线电压降引起的存储器单元的栅极电压和漏极电压两者中的误差。
图8例示了对于4-状态存储器的一页存储器单元的示例总数分布中的源极偏压误差的影响。
图9示出了用于跟踪本地源极电压的字线电压生成电路的示例实施例。
具体实施方式
图6A示意性地例示了具有提供其中实现本发明的环境的一组(bank)读/写电路的紧致型存储器器件。该存储器器件包括存储器单元的二维阵列300、控制电路310和读/写电路370。存储器阵列300可经由行解码器330由字线存取或经由列解码器360由位线存取。读/写电路370被实现为一组感测模块480，并且允许并行地读取或编程一块(也称为一“页”)存储器单元。在优选实施例中，一页由相邻行的存储器单元组成。在另一实施例中，在一行存储器单元被分为多个块或页的情况下，提供块复用器350以将读/写电路370复用到各个块。
控制电路310与读/写电路370协作以对存储器阵列300进行存储器操作。控制电路310包括状态机312、片上地址解码器314和功率控制模块316。状态机312提供存储器操作的芯片级控制。片上地址解码器314向解码器330和370所使用的硬件地址提供由主机或存储器控制器使用的地址之间的地址接口。功率控制模块316控制在存储器操作期间向字线和位线提供的功率和电压。
图6B例示了图6A所示的紧致型存储器器件的优选布置。以对称方式在该阵列的相对侧上实现由各种外围电路对存储器阵列300的存取，从而在每一侧上的存取线和电路减半。由此，行解码器被分为行解码器330A和330B，并且列解码器被分为列解码器360A和360B。在其中一行存储器单元被分为多个块的实施例中，块复用器350被分为块复用器350A和350B。类似地，读/写电路被分为从阵列300的底部连接到位线的读/写电路370A和从阵列300的顶部连接到位线的读/写电路370B。以此方式，读/写模块的密度以及因此的该群感测模块480的密度实质上被减少一半。
并行操作的整个组的p个感测模块480允许并行地读取或编程沿着一行的一块(或一页)p个单元。一个示例存储器阵列可具有p＝512字节(512×8位)。在优选实施例中，块是一条(run)整行单元。在另一实施例中，块是在该行中的单元的子集。例如，单元的子集可以是整行的一半或整行的四分之一。单元的子集可以是一条邻近单元或每隔一个单元一个，或者每隔预定数目的单元一个。每个感测模块包括用于感测存储器单元的传导电流的感测放大器。在美国专利公开号2004-0109357-A1中公开了优选的感测放大器，其全部公开在此通过引用合并于此。
源极线误差管理
感测存储器单元的一个潜在问题是源极线偏压。当并行地感测大量存储器单元时，它们的组合电流可能导致具有有限电阻的接地环路中的显著电压降。这导致源极线偏压，其在采用阈值电压感测的感测操作中产生误差。而且，如果该单元接近于线性区域而操作，则一旦处于该区域，传导电流对源极-漏极电压敏感，并且当漏极电压偏移了该源极线偏压时，该源极线偏压将引起在感测操作中的错误。
图7A例示了传统布置，其中位线电压控制、字线电压控制和源极电压控制均参照IC存储器芯片的相同的地。读/写电路370同时对一页存储器单元操作。在读/写电路中的每个感测模块480经由位线、诸如位线36被耦接到相应单元。例如，感测模块480感测存储器单元10的传导电流i1(源极-漏极电流)。该传导电流从感测模块流经位线36，流到存储器单元10的漏极，从源极14流出，之后经过源极线34和统一源极线40，然后经由源极控制电路400到达该芯片的地401。典型地，源极线34联结在沿着存储器阵列中的一行的页中的存储器单元的所有源极。在集成电路芯片中，在存储器阵列中的各行的源极线34都被系在一起，作为被连接到源极控制电路400的统一源极线40的多个分支。源极控制电路400具有被控制为将统一源极线40拉至芯片的地401的下拉晶体管402，该下拉晶体管402最终连接到存储器芯片的外部地焊盘(例如，Vss焊盘)。即使当使用金属箍(strapping)来减少源极线的电阻时，在存储器单元的源电极和地焊盘之间保留非零电阻R。典型地，平均接地环路电阻R可高达50欧姆。
对于并行感测的整页存储器，流经统一源极线40的总电流是所有传导电流的总和，即iTOT＝i1+i2+…ip。通常，每个存储器单元具有取决于被编程到其电荷存储元件中的电荷的量的传导电流。对于存储器单元的给定控制栅极电压，较小的编程电荷将得到相对较高的传导电流(见图4)。当在存储器单元的源电极和地焊盘之间的路径中存在有限电阻时，由Vdrop～iTOTR来给出横跨该电阻的电压降。
例如，如果4256个位线同时放电，每个具有1μA的电流，则源极线电压降将等于4000线×1μA/线×50欧姆～0.2伏特。这意味着不是处于地电势，而是有效源极现在处于0.2V。因为相对于相同的芯片的地401来参照位线电压和字线电压，所以0.2伏特的该源极线偏压将使得有效漏极电压和控制栅极电压这两者减少0.2V。
图7B例示了由源极线电压降引起的存储器单元的阈值电压电平中的误差。被提供到存储器单元10的控制栅极30的阈值电压VT相对于芯片的地401。然而，存储器单元看到的有效VT是在其控制栅极30和源极14之间的电压差。在所提供的和有效的VT之间存在大约Vdrop或ΔV的差(忽略从源极14到源极线的电压降的较小贡献)。当感测存储器单元的阈值电压时，该ΔV或源极线偏压将促成例如0.2伏特的感测误差。该偏压不能被轻易地移除，因为它是依赖于数据的，即，依赖于该页的存储器单元的存储器状态。
图7B还例示了由源极线电压降引起的存储器单元的漏极电压电平中的误差。被施加到存储器单元10的漏极16的漏极电压相对于芯片的地401。然而，存储器单元看到的有效漏极电压VDS是在其漏极16和源极14之间的电压差。在所提供的和有效的VDS之间存在大约ΔV的差。当在对VDS敏感的操作区中感测存储器单元时，该ΔV或源极线偏压将促成感测误差。如上所述，该偏压不能轻易地移除，因为它是依赖于数据的，即，依赖于该页的存储器单元的存储器状态。
图8例示了对于4-状态存储器的一页存储器单元的示例总数分布中的源极偏压误差的影响。每簇存储器状态被编程到彼此清晰分开的传导电流ISD的范围内。例如，断点381是分别代表“1”和“2”的存储器状态的两个簇之间的分界电流值。“2”的存储器状态的必要条件将是它具有小于断点381的传导电流。如果没有源极线偏压，则将由实线的曲线给出相对于所提供的阈值电压VT的该布居分布。然而，由于源极线偏压，每个存储器单元在其控制栅极处的有效阈值电压从所提供的电压相对于地减少了源极线偏压ΔV。类似地，有效漏极电压也从所提供的电压减少了源极线偏压。
源极线偏压导致在该分布(虚线)向着较高的所提供的VT偏移，以补偿在有效电压中的不足。该偏移对于较高(较低电流)的存储器状态将更大。如果断点381被设计为针对没有源极线误差的情况，则源极线误差的存在将使得具有传导电流的“1”状态的尾端的一部分出现在不导电的区域中，这意味着比断点381更高。这将导致一些“1”状态(更加导电)被错误地划界为“2”状态(更少导电)。
用本地源极电平的字线电压跟踪
如前面部分所述，随着存储器密度增加，所组合的总存储器单元电流可使得源极电压(阵列的地)被估计为多达在当前设计中的一伏特的数十分之一，其具有参照图7B和图8所述的得到的感测误差。在多平面读/验证操作中，由于阈值电压在每个平面中的分布，每个平面可具有不同的阵列地电势。利用标准字线电压偏压方案，在感测阈值电压中的偏移量在单元处于导电状态时或截止状态时之间将较大。为避免在这些情形下的误检测，因此将需要在阈值分布之间分隔得更大，除非考虑在源极电势中的该弹跳(bounce)。
在本部分中给出的实施例允许在诸如读取和验证的感测操作中被施加到存储器单元的控制栅极电压电平跟踪已升高的阵列地电势。无需修正现有读取/验证电压生成器，本部分描述的实施例可用于帮助解决这些阵列地和多平面操作问题，且对裸片(die)大小或功耗影响相对较小。
除了本部分描述的技术之外，在美国专利号7170784和7173854中以及在与本申请同时提交的Dana Lee、Nima Mokhlesi和Deepak Chandra Sekar的题为“Regulation of Source Potential to Combat Cell Source IR Drop”的美国专利申请中给出用于处理此类源极电平或阵列地、与相对于芯片的地电平的弹跳的其他方法。这些各种方式在如下方面具有各种相对的优点并且是可取的，其中可针对特定应用组合它们中的一个或多个，并且如本领域中熟悉的，可选择的是基于平衡性能、面积布局、功耗等各种需要的设计决定。本部分的实施例提供了良好的响应时间，具有低电流消耗(current draw)，使用相对小的裸片面积，并无需对现有电压偏压电路进行改变。
图9示出了允许字线电压跟踪在阵列区段的聚集源极(aggregate source)处看到的弹跳的电路的示例实施例。控制栅极读取电压(CGRV)生成器910提供在各种操作期间使用的电压电平，并且可以是本领域中已有的或待开发的任何生成器。例如，美国专利申请号11/618541和11/499067描述了合并温度补偿的版本。输出VCGRV被提供给节点C，其从该节点C分送到各个平面。然后，该电压被用于借助于所选字线将偏压电平提供给正被感测的单元。(在感测操作期间耦合这些读取或验证电压的各种开关和控制电路没有在此明确示出，但是将被理解为本领域中熟悉的任何装置。)图9的示例实施例在平面上的接收的VCGRV值和将该电压提供给字线之间的某个点，将本地VCGRV跟踪元件940添加到每个平面。
应注意，在每个平面一个本地跟踪元件940的情况下进行上述描述。在其他实施例中，对于在感测过程中使用的其他子结构，它可按不同级别实现。例如，不在聚集源极节点35处一起调节整个结构块，而是如果需要更接近的调节，则也可调节各个页(即，调节图7A的每个源极线34而不是组合线40)；然而，这将以增加电路和复杂度为代价。
每个平面可具有本地跟踪电路，示出了其中两个本地跟踪电路(9401、9402)。每个跟踪电路940将具有从节点C提供的VCGRV和在平面的聚集源极节点35(或对应于正被感测的一页或多页的合适的节点)处得到的本地阵列地电平VCS(见图7A)作为输入，以及任何需要的电源和地连接。作为输出，跟踪电路940将具有补偿的控制栅极读取电压V’CGRV，其随后被传递以在感测操作中在所选字线上使用。在示例实施例中，该电路被构造为使得V’CGRV＝VCGRV+VCS，并且V’CGRV是有源电路元件的反馈环路的一部分，从而将以源极电平被升高的相同量来补偿控制电压。在替换的版本中，可改变该补偿以跟踪不同量，V’CGRV＝VCGRV+cVCS，其中c是某一常数；例如，如果期望提供小的附加补偿，或者如果存在从实际单元源极到正被跟踪的VCS的额外电压降，则c可以取值为比1略大。
在图9的实施例中，运算放大器951的+输入由串联连接于从CGRV生成器910提供的VCGRV和从聚集节点35提供的VCS之间的一对电阻元件R3945和R4 947之间的节点B提供。运算放大器(op amp)951的-输入被反馈环路馈送了从串联连接于运算放大器951的输出和地之间的电阻元件R1941和R2 943之间的节点A得出的输出。
在示例实施例中，电阻元件R1 941、R2 943、R3 945和R4 947都取相同的值，从而节点B处的电压是VB＝(VCGRV+VCS)/2，并且在903上的输出电压则是所期望的V’CGRV＝2VB＝VCGRV+VCS。例如，可使用其他值，以具有输入电压的不同组合，从而提供附加补偿。
在该基本实施例中，每个平面所需的电路是每个平面的一个运算放大器和两对电阻器。可替换地，取代电阻器除法器，而可使用电容性除法器。运算放大器可由本领域中熟悉的任何方式来实现。因此，对布图面积的影响是较小的。作为基于电压的实现方式，得到的电流和因此的功率需求也是最小的。另外，无需高电压电源来供应任何元件。
尽管已经参照特定实施例描述了本发明的各个方面，但应理解本发明要求所附权利要求的全部范围的保护。
Claims (16)
1.一种非易失性存储器器件，具有要被并行感测的各页存储器单元，每个存储器单元具有源极、漏极、电荷存储单元和用于控制沿着所述漏极和源极的传导电流的控制栅极，该存储器器件包括：
页源极线，耦接到页中的每个存储器单元的源极；
聚集节点，耦接到各个页源极线；
源极电压控制电路，经由所述聚集节点耦接到用于存储器操作的被选择页的页源极线；
字线，耦接到所述页的每个存储器单元的控制栅极；
字线电压源，用于提供预定的字线电压；以及
源极电平跟踪电路，可连接来接收字线电压和在聚集节点处的电压电平，以及可连接来在感测操作期间向字线提供输出电压，所述源极电平跟踪电路包括运算放大器，所述运算放大器具有提供所述输出电压的输出并具有被连接以接收从字线电压和聚集节点电压得到的电压的第一输入以及具有由反馈环路从所述输出连接的第二输入，
其中所述源极电平跟踪电路还包括第一电阻元件和第二电阻元件或者还包括第一电容性元件和第二电容性元件：
该第一电阻元件和第二电阻元件串联连接在所述字线电压和在聚集节点处的电压电平之间，其中所述第一输入经由在所述第一和第二电阻元件之间的节点而连接，
该第一电容性元件和第二电容性元件串联连接在所述字线电压和在聚集节点处的电压电平之间，其中所述第一输入经由在所述第一和第二电容性元件之间的节点而连接。
2.如权利要求1所述的非易失性存储器器件，其中所述源极电平跟踪电路包括第一电阻元件和第二电阻元件，以及其中所述源极电平跟踪电路还包括：
第三电阻元件和第四电阻元件，串联连接在所述输出和地之间，其中所述第二输入经由在所述第三和第四电阻元件之间的节点而连接。
3.如权利要求2所述的非易失性存储器器件，其中所述第一、第二、第三和第四电阻元件被形成为具有基本相等的电阻值。
4.如权利要求2所述的非易失性存储器器件，其中所述第一、第二、第三和第四电阻元件被形成以便它们不都具有基本相等的电阻值。
5.如权利要求1所述的非易失性存储器器件，其中所述源极电平跟踪电路包括第一电容性元件和第二电容性元件，其中所述源极电平跟踪电路还包括：
第三电容性元件和第四电容性元件，串联连接在所述输出和地之间，其中所述第二输入经由在所述第三和第四电容性元件之间的节点而连接。
6.如权利要求1所述的非易失性存储器器件，其中输出电压等于字线电压和在聚集节点处的电压电平的预定比例的总和。
7.如权利要求6所述的非易失性存储器器件，其中输出电压等于字线电压和在聚集节点处的电压电平的总和。
8.如权利要求1所述的非易失性存储器器件，其中所述感测操作是读取操作。
9.如权利要求1所述的非易失性存储器器件，其中所述感测操作是验证操作。
10.如权利要求1所述的非易失性存储器器件，其中所述预定的字线电压包括温度补偿。
11.一种感测一页存储器单元的方法，在具有要被并行感测的各页存储器单元的非易失性存储器器件中，每个存储器单元具有源极、漏极、电荷存储单元和用于控制沿着所述漏极和源极的传导电流的控制栅极，该方法包括：
提供页源极线；
将所述页的每个存储器单元的源极耦接到所述页源极线；
提供耦接到各个页源极线的聚集节点；
将该聚集节点耦接到用于感测操作的源极电压控制电路；
提供字线；
将字线耦接到所述页的每个存储器单元的控制栅极；
提供预定的字线电压；
在源极电平跟踪电路处接收字线电压和在聚集节点处的电压电平；以及
从所述源极电平跟踪电路向字线提供输出电压，所述源极电平跟踪电路包括运算放大器，从而所述输出电压是偏移了一定量来跟踪在聚集节点处的电压电平的所述字线电压，所述运算放大器具有提供所述输出电压的输出并具有被连接以接收从字线电压和聚集节点电压得到的电压的第一输入以及具有由反馈环路从所述输出连接的第二输入，
所述源极电平跟踪电路还包括第一电阻元件和第二电阻元件或者还包括第一电容性元件和第二电容性元件：
该第一电阻元件和第二电阻元件串联连接在所述字线电压和在聚集节点处的电压电平之间，其中所述第一输入经由在所述第一和第二电阻元件之间的节点而连接，
该第一电容性元件和第二电容性元件串联连接在所述字线电压和在聚集节点处的电压电平之间，其中所述第一输入经由在所述第一和第二电容性元件之间的节点而连接。
12.如权利要求11所述的方法，其中输出电压等于字线电压和在源极节点上的聚集节点处的电压电平的预定比例的总和。
13.如权利要求12所述的方法，其中输出电压等于字线电压和在聚集节点处的电压电平的总和。
14.如权利要求11所述的方法，其中所述感测操作是读取操作。
15.如权利要求11所述的方法，其中所述感测操作是验证操作。
16.如权利要求11所述的方法，其中所述预定的字线电压包括温度补偿。
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