CN102194830A - 氮化镓与硅器件和电路的单片集成、结构和方法 - Google Patents

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Abstract

用于包括硅器件层和氮化镓(GaN)器件层的半导体器件的结构和方法。在实施方案中，硅器件层和GaN器件层具有彼此共平面的上表面。在另一实施方案中，GaN器件层并不直接位于硅器件层下面，和硅器件层并不直接位于GaN器件层下面。半导体器件还可包括在硅器件层上和/或内形成的硅基半导体器件，和在GaN器件层上和/或内形成的氮化物基半导体器件。GaN器件层可包括多个层，所述多个层可形成为共形遮盖层和然后平坦化，或者可选择性地形成然后平坦化。

Description

氮化镓与硅器件和电路的单片集成、结构和方法
相关申请的交叉引用
该申请要求2010年1月28日提交的美国临时申请序列no.61/299,013的优先权，其通过引用的方式并入本文中。
实施方案的描述
下面详细参照本教导的示例性实施方案，其可包括用于半导体器件的方法和结构，所述半导体器件包括氮化镓(GaN)器件层和硅器件层作为半导体晶片衬底组件的部件，其例子示于附图中。引入并构成该说明书一部分的附图结合描述一起示出本教导的实施方案，并起到解释本教导的原理的作用。在图中：
图1-6是依照本教导的实施方案的进程内器件的中间结构的剖视图；
图7-9是依照本教导的另一实施方案的进程内器件的中间结构的剖视图；
图10-16是依照本教导的另一实施方案的进程内器件的中间结构的剖视图；
图17-19是依照本教导的另一实施方案的进程内器件的中间结构的剖视图；
图20-26是依照本教导的另一实施方案的进程内器件的中间结构的剖视图；
图27-29是依照本教导的另一实施方案的进程内器件的中间结构的剖视图；
图30是示出依照本教导的实施方案的电子系统的框图；和
图31是依照本教导的实施方案的器件的剖视图，所述器件具有在硅器件层上和内的硅基器件以及在氮化镓器件层上和内的氮化物基器件。
应该注意，所述图的一些细节已经被简化并绘制以促进理解本教导的实施方案，而不是保持严格的结构精确度、细节和规格。
能够进行GaN基器件和电路以及硅基器件和电路的单片集成的半导体晶片衬底组件对于多种类型的半导体组件和系统都是期望的。例如，能够在较宽工作电压范围内(即，在约5V至1000V之间)在高电流下(即，大于1amp)工作的高电流功率器件，联合基于深亚微米互补金属氧化物半导体(CMOS)或双极-CMOS-DMOS(BCD)技术的控制电路系统将有利地形成在这种晶片上。特别地，在单片功率产品的制造中这种晶片将是有利的，所述晶片包括形成为相同衬底的部件并且具有共平面的上表面的GaN基器件和硅基器件(硅和硅-锗例如SiGe)。
提供这种半导体晶片衬底组件(具有GaN和硅衬底)的方法的实施方案示于图1-6中，并在下面进行描述。
图1示出结构10，其可包括蓝宝石上硅(SOS)结构，其具有蓝宝石层12和硅层14。蓝宝石层12可以是作为具有<0001>晶体取向的衬底的立方面(即，“C-面”)蓝宝石晶片，并且硅层14可以是具有<100>晶体取向的硅晶片。蓝宝石晶片例如商购自Kyocera of Kyoto，Japan和Rubicon of Franklin Park，IL，蓝宝石上硅(SOS)晶片可得自Monocrystal of Stavropol，Russia。硅层14可以使用本领域已知的外延生长法来形成在蓝宝石晶片12上，并且取决于形成的器件可以掺杂或未掺杂。在实施方案中，蓝宝石晶片12可以为约200微米至约700微米厚，而硅层14可以为约0.1微米(即，
Figure BSA00000433651600021
Figure BSA00000433651600022
)至约10微米厚。
硬掩模层16形成在硅层14的表面的上方。硬掩模层16可包括氧化物、氮化物或两者，并且可使用热氧化、化学气相沉积(CVD)、垫氧化物成形或其组合来形成。如果单独使用氧化物，硬掩模层16可以为约
Figure BSA00000433651600023
至约
Figure BSA00000433651600024
厚。如果单独使用氮化物，硬掩模层16可以为约至约
Figure BSA00000433651600026
Figure BSA00000433651600027
厚。如果使用氮化物和氧化物，可形成约
Figure BSA00000433651600028
至约
Figure BSA00000433651600029
的氮化物层，接下来形成约
Figure BSA000004336516000210
至约
Figure BSA000004336516000211
厚的氧化物层。在另一实施方案中，首先形成氧化物层，接下来形成氮化物层。约
Figure BSA000004336516000212
至约的垫氧化物可以形成在氮化物下以降低硅上的应力。可以形成多个氧化物和/或氮化物层，通常氮化硅作为顶层以用于下述多个层的遮盖生长。多晶硅顶层可用作成核层以用于下述层在硅层14上方的多晶生长，在其外部将形成GaN器件。在该实施方案的方法中，硬掩模16将包括氮化硅顶层。为了完成图1的结构，例如使用常规光刻技术形成图案化光致抗蚀剂(抗蚀剂)层18。抗蚀剂内的开口20将暴露硬掩模16和硅层14的部分，并且将限定随后形成的GaN器件层的宽度。抗蚀剂18内开口20的宽度将取决于形成的器件。
然后，进行蚀刻以移除暴露的硬掩模16和硅14，如图2中所示。第一蚀刻可用于移除暴露的硬掩模16，并且第二蚀刻可用于移除暴露的硅14和停止在蓝宝石12上。氧化物和氮化物蚀刻是本领域熟知的。可对于蓝宝石是选择性的移除硅的化学蚀刻包括例如使用六氟化硫(SF6)、四氟甲烷(CF4)、氯气(Cl2)及其组合与一种或多种气体(例如氧气)、利用标准反应性离子蚀刻(RIE)或等离子体蚀刻技术的氟或氯基化学作用。抗蚀剂层18可以在下列情况下移除：在蚀刻硬掩模16后和使用硬掩模作为图案蚀刻硅层14之前，或在蚀刻硬掩模16和硅层14之后。在移除抗蚀剂层18后，保持图2的结构，其中开口22在硅层14和硬掩模16中。在一个形成器件和电路的示例性方法中，开口22可以为约10微米至约1000微米。
随后，可进行图2的结构的未图案化的热氧化以导致图3的结构。热氧化法氧化暴露的硅层14以形成介电间隔物30(例如包括氧化物)，而蓝宝石层12和硬掩模16保持未氧化。用于形成氧化物30的热氧化法还可使硬掩模层16致密，使得其对于蚀刻更具抗性。在一个示例性方法中，氧化物间隔物可以为约
Figure BSA00000433651600031
至约
Figure BSA00000433651600032
厚。
然后，如图4中所示，形成多种共形遮盖层以提供氮化物基器件和电路层。这些层可包括接触蓝宝石层的应力释放层40、形成在应力释放层40上的缓冲层42、任选的二进制阻挡层43、载流子施主层44和任选的封盖层46。这些层的各层可由多于一个的单独层形成。
接触蓝宝石层12的应力释放层40可包括氮化铝(AlN)、GaN和氮化铝镓(AlGaN)中的一种或多种。应力释放层40可使用低温(LT，例如在约500℃至约1000℃之间)或高温(HT，例如大于约1000℃)加工来形成为共形遮盖层。硅层14中开口22内的应力释放层的总厚度可以为约至约
Figure BSA00000433651600041
一个实施方案可包括应力释放层40，其具有约
Figure BSA00000433651600042
至约
Figure BSA00000433651600043
的AlN底层、约
Figure BSA00000433651600044
至约
Figure BSA00000433651600045
的GaN中间层、和约
Figure BSA00000433651600046
至约
Figure BSA00000433651600047
的AlGaN顶层。应力释放层可以由AlN和GaN的交替层而不是单一AlN层形成，或由AlGaN/Al/GaN组合的交替层形成。应力释放层可降低随后形成的层对于蓝宝石层的损害。
缓冲层42可包括GaN层，其为约
Figure BSA00000433651600048
至约
Figure BSA00000433651600049
通常为约1.0微米至约2.0微米。缓冲层42可用于提供晶体管沟道层，在如下所讨论沉积电子施主层后在所述晶体管沟道层内形成二维电子气体(称为“2DEG”)。合适的GaN层可使用类似于上述用于GaN应力释放层的方法来形成。另外，缓冲层42可包括多于一个的层。例如，缓冲层42可包括高度掺杂的N-型(N+)掩埋区域和轻度掺杂的N-型(N-)缓冲层。该构造可用于形成具有垂直电流的器件，例如二极管和双极晶体管。
任选的二进制阻挡层43可包括例如在约
Figure BSA000004336516000410
至
Figure BSA000004336516000411
之间的AlN层。如果形成，该任选的阻挡层43可以改善在缓冲层42和随后形成的载流子施主层44之间形成的晶体管沟道中的载流子密度，如下所述。该层43称为二进制阻挡层，因为其可辅助限制2DEG。合适的AlN二进制阻挡层可以使用类似于上述用于AlN应力释放层的方法来形成。
载流子施主层44可包括AlGaN或氮化铟铝(InAlN)或两者的一个或多个层，并且可具有约
Figure BSA000004336516000412
至约
Figure BSA000004336516000413
的厚度。载流子施主层44可以是用于2DEG的电子施主供应层。载流子密度随着载流子施主层44的厚度的增加而增加，并且还是载流子施主层44的组成的函数。更高铝(Al)含量的材料增加应变和电荷密度，并且还限制层的最大厚度。对于许多应用，AlGaN载流子施主层内的Al含量可以在约10％至约30％的范围内，例如约25％。当联合GaN缓冲层42时，载流子施主层44起到施主供应层的作用，以在缓冲层42内提供2DEG高导电性层。如上所述，缓冲层42可赋予在半导体晶片衬底组件上方形成的电路晶体管沟道。
封盖层46可包括选自GaN和AlN的一个或多个层，并且可形成为约
Figure BSA000004336516000414
至约
Figure BSA000004336516000415
厚。在AlGaN或InAlN载流子施主层上方形成GaN或AlN封盖层46可改善表面钝化，并且还可提供和器件结构改善的接触。合适的GaN和/或AlN封盖层可使用上述GaN和/或AlN法来形成。封盖层46可未掺杂或掺杂至例如N+导电性。
在完成类似图4的结构后，图4的结构的表面被平坦化低至这样的水平，该水平移除硬掩模16以导致图5的结构。可以使用机械抛光法例如化学机械抛光(CMP)来进行平坦化。根据本教导的实施方案(例如图5中所示)可包括应力释放层40、GaN缓冲层42和载流子施主层44，并且可包括阻挡层43和封盖层46。为了该公开的目的，这些结构40、42和44以及层43和46(如果存在)统称为GaN器件层，并在图5示出为50，而硅层14提供硅器件层。示出的GaN器件层50是示例性层40-46的叠堆，但可包括少于所有这些层，或可依照本教导包括另外的层，例如另外的缓冲层、阻挡层、应力释放层、隔离层等。介电氧化物间隔物30通过氧化物间隔物30夹置在GaN器件层50和硅器件层14之间。
硅器件层14包括和GaN器件层50的平坦化表面54基本上共平面的平坦化表面52。如下所讨论，一个或多个半导体器件可形成在硅器件层14和GaN器件层50中的各层上和/或内，使得平坦化的表面52、54共平面，并赋予其上方形成的导体器件有源表面(即，有源区)。为了该公开的目的，“基本上共平面”的表面或结构是指这样的两个或多个表面或结构，其位于相同平面中，具有位于相同平面中的部分，或具有在除了加工变化(例如源自平坦化过程中的形成凹陷或有意过度抛光)的相同平面中的表面或结构。在平坦化的表面52、54上方形成的器件可具有本身基本上共平面的类似特征，例如晶体管栅极、间隔物或其他类似导电或介电材料。表面的共平面性可相对于晶片或衬底的常规平面或工作表面来测量。应该注意，共平面的程度可通过硅器件层14的初始厚度、GaN器件层50的总厚度和抛光量来调节。例如，如果GaN器件层50薄于硅器件层14，硅器件层14可过度抛光。此外，特别是如果硅14薄于GaN器件层50，共平面性可通过潜在地过度蚀刻(或凹陷)区域22(图2)来调节。
随后，如图6中所示，另外的结构可在图5的结构的上方和/或内形成，例如多种半导体器件和电路系统。硅器件层14提供块硅(即，硅半导体功能)用于硅基或硅锗基器件的形成，而GaN器件层50提供块GaN(即，GaN半导体功能)用于GaN基器件的形成。图6示出可在硅器件层14上和/或内形成的第一半导体器件60和第二半导体器件62，和可在GaN器件层50上和/或内形成的半导体器件64。将理解可使用硅层和/或GaN结构作为半导体衬底来形成任意数量的器件。这样，器件60、62和64各自使用虚线在一个可能的位置示出，所述位置可随着器件类型而改变。
半导体器件60、62和64可以是在硅器件层14和GaN器件层50上和/或内形成的任何期望的器件。器件60、62和64可包括例如类似于参照下面图31所述的那些的器件或其他类型的器件。例如，器件(例如在硅器件层上和/或内形成的器件60或62)可包括N和P沟道金属氧化物半导体(MOS)、场效应晶体管(FET)、结FET(JFET)、双极晶体管、电阻器、栅极驱动电路、功率管理电路(例如高端和/或低端功率器件)、和/或用于电压转换器器件、模拟电路、混合信号电路、控制器电路、二极管、肖特基二极管、垂直双扩散MOSFET(例如，VDMOS)、横向双扩散MOS、绝缘栅极双极晶体管(IGBT)、可控硅整流管(SCR)、静电放电(ESD)结构、电容器、电阻器的控制器电路系统等。此外，示出的器件60、62可各自是电路的组合，例如互补MOS(CMOS)器件、两个或多个双极器件、双极结晶体管和CMOS器件(即，BiCMOS)、互补双极、互补BiCMOS等。器件例如在GaN器件层上和/或内形成的器件64可包括一个或多个横向二极管、高电子迁移晶体管(HEMT)、金属-绝缘体-半导体场效应晶体管(MISFET)、金属半导体场效应晶体管(MESFET)、异质结构FET(HFET)、JFET、垂直晶体管、功率器件、交换器、增强模式FET、耗尽模式FET、绝缘栅极FET、二极管、双极晶体管等。另外，所述结构可形成在硅器件层14和GaN器件层50上方，例如薄膜晶体管(TFT)。此外，焊接的晶片可附接图5的结构。
由60、62、64表示的器件可包括半导体层14和50内区域，例如掺杂的源极区域、漏极区域、沟道区域、触点等。器件60、62和64可以是一个或多个晶体管栅极、电极、触点、互连、钝化层等。
根据本教导的器件可包括多种特性中的一个或多个。例如，器件可包括半导体晶片衬底组件，其中GaN器件层和硅器件层作为相同半导体芯片的部件。此外，可生长GaN器件层，并因此避免晶片焊接技术(其可导致晶片翘曲)。GaN器件层50和硅器件层14可具有位于相同平面中的表面(即，基本上共平面)，这可简化晶片加工。另外，当垂直于表面52、54测量时，GaN器件层50并不直接位于硅器件层14下方或直接位于硅器件层14上方，并且硅器件层14并不直接位于GaN器件层50下方或直接位于GaN器件层50上方。因此，GaN器件和电路64以及硅器件和电路60、62可单片集成在单一衬底(其包括GaN器件层50和硅器件层14)上。蓝宝石层12为GaN器件层50和硅器件层14(它们都物理接触蓝宝石层12)提供支撑。
本教导的另一实施方案可包括使用选择性氮化物生长来提供GaN器件层，所述GaN器件层可用作例如半导体块层。在使用选择性氮化物生长以提供GaN器件层的方法中，例如使用参照图1-3所述的方法来形成类似于图3中所示的结构的结构。在该实施方案中，硬掩模16可包括氧化硅顶层。随后，可使用选择性生长来形成氮化物基器件和电路层，从而导致类似于图7中所示的结构的结构。为了描述的目的，图7的结构忽略了形成任选的阻挡层(例如图5中的层43)，但是所述器件也可包括形成任选的阻挡层。和图4的遮盖生长相反，该生长通过掩模层16的氧化硅被抑制，使得生长只发生在蓝宝石晶片12上方(而不是硅器件层14上方)氧化物间隔物30之间的开口内，从而导致选择性氮化物生长。选择性生长导致开口32内的应力释放层70、缓冲层72、载流子施主层74和任选的封盖层76，并且还可包括类似于图5的层43的任选的二进制阻挡层(未示出)，在该实施方案中其被忽略描述。
应力释放层可包括一个或多个单独的层，并且提供应力释放以抑制对于下方蓝宝石层的损害。在一个方法中，可以使用低温AlN(AlN-LT)、高温AlN(AlN-HT)、GaN和AlGaN的交替层。可以使用根据参照图1-6上述实施方案的类似加工。
在一个示例性实施方案中，进行AlN-LT层的选择性生长，然后进行GaN的选择性生长。然后，可以在GaN层上进行AlGaN的选择性生长。
在如上所述完成应力释放层70或不同应力释放层后，进行缓冲层72在应力释放层70上的选择性生长。可使用上述用于应力释放层70的方法持续足以形成GaN层的时间来形成合适的GaN缓冲层72。
然后，载流子施主层74可在GaN缓冲层72上选择性生长。合适的载流子施主层可包括约
Figure BSA00000433651600071
至约
Figure BSA00000433651600072
的AlGaN层或InAlN层，并且可使用上述用于应力释放层的选择性生长的方法来形成。
随后，可进行任选的封盖层76的选择性生长。封盖层76可包括例如使用如上所述的方法或本领域已知技术形成的AlN或GaN层。
在完成应力释放层70、缓冲层72和载流子施主层74、以及任选的二进制阻挡层和封盖层76中的一者或两者后，保持类似于图7的结构的结构。
随后，图7的结构的表面被平坦化以移除硬掩模层16并导致图8的结构。为了该公开的目的，选择性生长的层在本文中统称为GaN器件层80，而硅器件层14提供硅器件层。对于该示例性方法，GaN器件层80包括层70、72、74和76。GaN器件层80可以通过氧化物间隔物30和硅器件层14电隔离。在该方法中，硬掩模16包括氧化硅顶层例如二氧化硅，而不是之前所述实施方案的氮化硅层。GaN器件层80不在二氧化硅表面上形成，使得硬掩模16抑制GaN层的生长。
然后，如图9中所示，另外的结构可在图8的结构的上方和/或内形成，例如多种半导体器件和电路系统。硅器件层14提供块硅(即，硅半导体功能)，而GaN器件层80提供块GaN(即，GaN半导体功能)。图9示出可形成在硅器件层14上和/或内的第一半导体器件90和第二半导体器件92，和可形成在GaN器件层80上和/或内的半导体器件94。将理解可使用硅层和/或GaN结构作为半导体衬底来形成任意数量的器件，例如参照图6所述的那些。这样，器件90、92和94各自使用虚线在一个可能的位置示出，所述位置可随着器件类型而改变。
半导体器件90、92和94可以是在硅器件层14和GaN器件层80上和/或内形成的任何期望的器件。器件90、92和94可包括例如类似于参照下面图31所述的那些的器件或其他类型的器件。例如，器件(例如器件90或92)可包括参照图6涉及器件60、62所述的器件。另外，所述结构可形成在硅器件层14和GaN器件层80上方，例如薄膜晶体管(TFT)。此外，焊接的晶片可附接图8的结构。
由90、92、94表示的器件可包括半导体层14和80内区域，例如掺杂的源极区域、漏极区域、沟道区域、触点等。器件90、92和94可以是一个或多个晶体管栅极、电极、触点、互连、钝化层等。
本教导的另一实施方案可包括使用硅处理晶片作为衬底和氮化物器件层在硅处理晶片上的共形遮盖生长。示例性起始结构100示于图10中，并且可包括硅处理晶片102(例如具有<111>晶体取向)、掩埋氧化物层104、和硅层106(例如具有<100>晶体取向)。具有<111>晶体取向的处理晶片102将提供足够的随后氮化物器件层形成。掩埋氧化物层104(可以是由硅处理晶片102氧化而形成的二氧化硅(SiO2))可以为约
Figure BSA00000433651600091
至约
Figure BSA00000433651600092
厚。
然后，硬掩模层108依照上述实施方案形成在硅层106表面的上方。硬掩模层可包括氧化物、氮化物或两者，并且可使用热氧化、化学气相沉积(CVD)、垫氧化物成形或其组合来形成。可形成多个氧化物和/或氮化物层。对于该实施方案，硬掩模108包括暴露的氮化硅上层，使得GaN层在硬掩模上形成以覆盖硅层106。为了完成图10的结构，例如使用常规光刻技术来形成图案化抗蚀剂层110。抗蚀剂内的开口112将暴露硬掩模108和硅层106的部分，并且将限定随后形成的GaN器件层的宽度。抗蚀剂110内开口112的宽度取决于形成的器件。
然后，暴露的硬掩模108和暴露的硅层106针对掩埋氧化物层104选择性蚀刻，并且抗蚀剂110被移除(剥去)以导致类似于图11的结构。第一蚀刻可用于蚀刻硬掩模108，并且第二蚀刻可用于蚀刻硅层106和停止在掩埋氧化物层104上。氮化物、氧化物、和硅蚀刻是本领域熟知的。抗蚀剂110可在下列情况下移除(剥去)：在蚀刻硬掩模108后，或在蚀刻硬掩模108和硅层106后。
随后，可进行图11的结构的未图案化的热氧化以导致图12的结构。热氧化法氧化暴露的硅层106以形成氧化物间隔物120。用于形成氧化物120的热氧化法还可使硬掩模层108致密，使得其对于蚀刻更具抗性。
随后，进行各向异性氧化物蚀刻以移除开口122底部处的暴露的掩埋氧化物104，从而导致图13的结构。暴露的氧化物的移除可包括针对<111>硅层102选择性进行暴露的氧化物104的反应性离子蚀刻。蚀刻在开口122处暴露<111>硅层102的表面。
在暴露硅层102后，形成多个共形遮盖层以提供氮化物基器件和电路层。这些层可包括应力释放层140、缓冲层142、载流子施主层144和封盖层146。这些层140-146可依照上述实施方案(例如参照图4)来形成，并且可包括任选的二进制阻挡层，其类似于参照图5所示和描述的层43。为了简洁并未重复用于形成这些层的各种步骤。
在形成图14的结构后，进行平坦化方法以导致图15的结构。平坦化方法可移除层108和140-146以形成平坦表面，其包括所示的硅层106、氧化物间隔物120、应力释放层140、缓冲层142、载流子施主层144和封盖层146。为了该公开的目的，这些结构140、142、144和146统称为“GaN器件层”，并且在图15示为150，而硅层106提供硅器件层。GaN器件层150可通过氧化物间隔物120和硅层106电隔离。示出的GaN器件层150是层140-146的示例性叠堆，但可包括少于所有这些层，或可依照本教导包括另外的层，例如另外的缓冲层、一个或多个阻挡层、应力释放层、隔离层等。
随后，如图16中所示，另外的结构可形成在图15的结构的上方和/或内，例如多种半导体器件和电路系统。硅层106提供块硅(即，硅半导体功能)，而GaN器件层150提供块GaN(即，GaN半导体功能)。图16示出可形成在硅层106上和/或内的第一半导体器件160和第二半导体器件162，和可形成在GaN器件层150上和/或内的半导体器件164。将理解可使用硅层和/或GaN结构作为半导体衬底来形成任意数量的器件。这样，器件160、162和164各自使用虚线在一个可能的位置示出，所述位置可随着器件类型而改变。这些器件例如可如相对于图6所讨论的那样形成，并且为了简洁此处不在讨论。
本教导的另一实施方案可包括使用硅处理晶片和氮化物器件层在硅处理晶片上和上方的选择性生长。实施方案可开始于形成类似于图13中所示的结构，包括在开口122处暴露的<111>硅处理晶片102。另外，硬掩模108包括氧化硅上层(例如二氧化硅)以抑制GaN层在硬掩模上方的生长和GaN层在开口122内的选择性生长。然后，多个层可选择性生长在开口122内，如图17中所示。这些层可包括应力释放层170、缓冲层172、载流子施主层174和任选的封盖层176。这些层例如可依照相对于图9所讨论的技术形成，并且可包括二进制阻挡层。为了简洁，此处并未重复用于形成这些结构的方法。
在形成类似图17的结构后，所述结构的表面被平坦化以移除硬掩模层108和封盖层176的一部分，从而导致类似于图18中所示的结构。图18的结构的上表面包括<100>硅层106、可包括AlGaN和/或InAlN的封盖层176、以及氧化物间隔物120。氧化物间隔物可电隔离硅层106和层170-176，其在本文中统称为GaN器件层180，而硅层106提供硅器件层。
在形成图18的结构后，一个或多个半导体器件190、192可形成在硅器件层106上和/或内，并且一个或多个半导体器件194可形成在GaN器件层180上和/或内，如图19中所示。这些器件190-194可类似于相对于图6所讨论的器件60-64，并且为了简洁此处不在讨论。
本教导的另一实施方案可包括硅至硅(SS)直接焊接。实施方案可开始于类似于图20中所示的结构的结构200，其可包括<111>硅处理晶片202、<100>硅层204、具有暴露的氮化硅上面的硬掩模层206、具有其中的开口210的图案化抗蚀剂掩模208。硅层204可例如依照已知技术通过晶片焊接方法附接硅处理晶片202，这种技术可包括使用范德华力效应放置两块晶片彼此接触和退火。开口210的宽度将限定随后形成的GaN器件层的宽度。
在形成图20的结构后，穿过开口210进行一步或多步蚀刻以蚀刻穿过硬掩模层206、硅层204并部分进入<111>硅处理晶片202，从而导致图21的结构。
然后，暴露的硅表面例如使用热氧化法被氧化，以导致图22中所示的氧化物层220。该方法氧化硅处理晶片202和硅层204的暴露的硅表面。
然后，进行氧化物层220的各向异性间隔物蚀刻以导致图23的结构，其包括氧化物间隔物230和开口232。该间隔物蚀刻从硅处理晶片202移除大部分氧化物层220。
在本教导的各种实施方案中，在一些应用中例如可忽略氧化物间隔物230以减少加工步骤的数量。这将在例如这样的器件中是可适用的，其中在随后形成的GaN器件层和硅处理晶片202或硅层204之间不需要电隔离。
然后，可形成多个共形遮盖层，其可包括应力释放层240、缓冲层242、任选的阻挡层244和封盖层246，如图24中所示。这些层可使用依照图4的实施方案的技术来形成，并且为了简洁此处不在重复。
然后，图24的结构例如使用CMP法平坦化以导致图25的结构。图25包括平坦化表面，其包括<100>硅层204、应力释放层240、缓冲层242、任选的阻挡层244和封盖层246以及间隔物220。层240-246在本文中统称为GaN器件层250，而硅层204提供硅器件层。GaN器件层250可通过间隔物220和硅层204电隔离。
如图25中所示，GaN器件层250和硅器件层204覆盖并直接接触(即，物理接触)硅处理晶片202。这样，两层电阻性(当覆盖层和硅处理晶片被掺杂至相同类型，例如，N型)或通过二极管(当硅处理晶片202和覆盖层的掺杂被掺杂至相反导电性，N型和P型)电连接硅处理晶片202。氮化镓器件层250和硅器件层204之间的结隔离可例如使用下列方式来实现：被掺杂至一定浓度的净P型导电性的硅处理晶片202连接地面，而覆盖GaN器件层240和覆盖硅层204被掺杂至一定浓度的净N型导电性。施加至硅处理晶片202、硅器件层204和氮化镓器件层250的偏压、以及这些层的掺杂剂类型和浓度可被选择至在器件操作过程中在硅器件层204和氮化镓器件层250之间提供结隔离。隔离硅层204和GaN层240的其他结隔离也是可行的。
随后，一个或多个半导体器件260、262可在硅层204上方形成，并且一个或多个半导体器件264可在GaN器件层250上方形成，如图26中所示。这些器件260-264可类似于相对于图6所讨论的器件60-64，并且为了简洁此处不在讨论。
本教导的另一实施方案可包括多个层在硅处理晶片上方的选择性形成。实施方案可开始于图22的结构，其可依照相对于图19-22讨论的技术利用氧化硅硬掩模206来形成，以抑制GaN层在硅层204上方的形成，并且为了简洁不在重复。
在形成类似于图23的结构后，在开口232内进行多个层的选择性形成，以导致类似于图27中所示的结构。多种层可包括应力释放层270、缓冲层272、任选的阻挡层274和封盖层276。这些层可依照相对于图7讨论的技术形成。
在形成图27的结构后，进行平坦化方法(例如CMP)以导致图28的结构。层270-276在本文中统称为GaN器件层280，而硅层204提供硅器件层。结构282的上表面包括硅层204、封盖层276和氧化物间隔物220。
在形成图28的结构后，一个或多个半导体器件290、292可形成在硅器件层204上和/或内，并且一个或多个半导体器件294可形成在GaN器件层280上和/或内。这些器件290-294可类似于相对于图6所讨论的器件60-64，并且为了简洁此处不在讨论。
根据本教导的器件可包括多种特性中的一个或多个。例如，器件可包括半导体晶片衬底组件，其中GaN器件层和硅器件层作为相同半导体芯片的部件。此外，可生长GaN器件层，并因此避免晶片焊接技术(其可导致晶片翘曲)。GaN器件层和硅器件层可具有位于相同平面中的表面(即，基本上共平面)，这可简化晶片加工。另外，GaN器件层不在硅器件层下方或上方，并且硅器件层不在GaN器件层下方或上方。因此GaN器件和电路以及硅器件和电路可单片集成在单一衬底(其包括GaN器件层和硅器件层)上以形成集成电路。
在一些实施方案中，蓝宝石层为GaN器件层和硅器件层(它们都可物理接触蓝宝石层)提供支撑。在其他实施方案中，硅处理层为GaN器件层和硅器件层(它们都可物理接触硅处理晶片)提供支撑。
GaN器件层可使用氧化硅硬掩模选择性生长在<0001>蓝宝石晶片或<111>硅处理晶片上方，或使用氮化硅硬掩模利用共形遮盖成形生长。<0001>蓝宝石层和<111>硅层都允许GaN器件层的高质量生长。在所述实施方案中，在氮化物层生长后在所述结构上不进行焊接，这避免当在氮化物层生长后进行焊接时可能发生的晶片翘曲。
如上所述的半导体器件可和其他半导体器件(例如一个或多个微处理器)一起附接印刷电路板(例如计算机主板)，以用作诸如个人计算机、微型电子计算机、主机之类的电子系统的部件或另一电子系统。根据本教导的电子系统300的特定实施方案示于图30的框图中。电子系统300可包括通过第一电源总线308电耦接一个或多个电压调节器(电压转换器)304、306的电源(电力供应)302。电源302可以是转换的AC电源或DC电源，例如DC电力供应或电池。电子系统还可包括电路芯片，例如可以是微处理器、微控制器、嵌入式处理器、数字信号处理器、或上述两种或多种的组合中的一种或多种的处理器310。处理器310可通过第二电源总线312电耦接第一电压调节器304。在该实施方案中，第一电压调节器304适应于转换通过第一电源总线308从电源302接收的功率，并且通过第二电源总线312将转换的电力供应至处理器310。电子系统300还可包括存储器阵列314，例如至少一个存储器器件。所述至少一个存储器器件可包括一个或多个静态随机存取存储器、动态随机存取存储器、只读存储器、闪存、或上述两种或多种的组合。存储器阵列可通过第三电源总线316电耦接第二电压调节器306。在该实施方案中，第二电压调节器适应于转换通过第一电源总线308从电源302接收的功率，并且通过第三电源总线316将转换的功率供应至存储器阵列314。处理器可通过数据总线318电耦接存储器阵列。任意或所有所示的器件，即电源302、第一电压调节器304、第二电压调节器306、处理器310和存储器阵列314中的一个或多个存储器器件，可包括依照上面讨论的教导的GaN器件层和硅器件层。电子系统300可以是相关远程通信、汽车工业、半导体测试和制造设备、消费电子学、或事实上消费或工业电子设备的任意工件的器件。
图31示出具有形成在衬底上和内的晶体管的本教导的实施方案。图31的结构可包括图5的结构，以及硅基MOSFET晶体管在各个示出的硅层14上方并且氮化物基HEMT晶体管在GaN器件层上方。晶体管可根据已知技术形成。晶体管是示例性的，因为可以形成任意数量的晶体管或其他器件类型，例如，参照图6的元件60、62和64所述的器件。各MOSFET晶体管包括接触第一N肼332的晶体管源极金属330、和接触第二N肼336的晶体管漏极金属334。MOSFET栅极338使用栅极介电材料340和硅器件层14电隔离。HEMT晶体管包括均接触载流子施主层44的源极金属342和漏极金属344、和接触GaN封盖层46的HEMT栅极346。HEMT晶体管和MOSFET晶体管的源极金属和漏极金属可使用相同的图案化的层形成，并且可包括铝、钛、镍和金中的一种或多种。
在形成的过程中，HEMT源极金属342和漏极金属344可扩散到载流子施主层44和二进制阻挡层43(如果使用)中，以和缓冲层42电接触。对于铝HEMT源极和漏极，使铝加热至800℃或更高可导致与载流子施主层44和二进制层43反应，从而导致电接触缓冲层42。在各种实施方案中，铝可加热到约300℃至约800℃或更高，特别是当铝不接触硅时。当铝接触硅时，加热可限定至约300℃或更低，其低于铝-硅的共晶温度。
如图31中所示，硅基半导体器件和氮化物基半导体器件基本上共平面。例如，硅基器件的源极金属330、MOSFET栅极338和漏极金属334与氮化物基器件的源极金属342、HEMT栅极346和漏极金属344基本上共平面。
如图31中进一步所示，缓冲层42物理接触应力释放层40，二进制阻挡层43物理接触缓冲层，载流子施主层44物理接触二进制阻挡层43和封盖层46物理接触载流子施主层44。
尽管阐述本教导的较大范围的数值范围和参数是近似的，但是在特定例子中阐述的数值尽可能精确地记录。然而，任何数值固有地包含由在它们相应的试验测量中发现的标准方差必然引起的某些误差。此外，应当理解本文中公开的所有数值范围涵盖其中任何和所有子范围。例如，“小于10”的范围可以包括在最小值0和最大值10之间(和包括)的任何和所有子范围，即具有等于或大于0的最小值和等于或小于10的最大值之间的任何和所有子范围，例如1至5。在某些情况下，所述用于参数的数值可采用负值。在该情况下，所述为“小于10”的例子数值可呈现为负值，例如-1、-2、-3、-10、-20、-30等。
尽管参照一个或多个实施方式来描述本教导，但是在不偏离所附权利要求的精神和范围的情况下，可以对示出的实施例进行修改和/或改变。另外，尽管可只参照数个实施方式中的一个描述本公开的特定特征，但是对于任何给定或特定的功能，这种特征可联合其他实施方式中的一个或多个其他特征，只要其可是期望的和有利的。另外，在某些程度上，在详细说明和权利要求中使用术语“包括”、“包含”、“具有”、“有”、“带有”或其变体形式，这些术语旨在以类似于术语“包含”的方式包括在内。术语“至少一种”用于表示可以选择的所列项目中的一个或多种。另外，在本文讨论和权利要求中，针对一个位于另一个“上面”的两个材料使用的术语“上面”表示材料之间的至少一些接触，而“之上”表示材料接近，但是可能有一个或多个附加的插入材料，使得可能相接触，但不是必须的。“上面”或“之上”都不暗示本文中使用的任何方向。术语“共形”描述了涂层材料，其中共形材料保留底层材料的夹角。术语“约”指示可能稍微变化的所列举的值，只要变化不会引起所示实施方案的方法或结构的不一致即可。最后，“示例性”指示描述用作例子，而不是暗示其是假设的。考虑到本文中公开的说明和实施，本领域技术人员将会明白本教导的其他实施方案。旨在说明和例子被仅认为是示例性的，本教导的真实范围和精神通过所附权利要求而指示。
根据与常规平面或晶片或衬底的工作表面平行的平面限定在本申请中使用的相关位置的术语，而不管晶片或衬底的取向。在本申请中使用的术语“水平”或“侧向”被定义为平行于常规平面或晶片或衬底的工作表面的平面，而不管晶片或衬底的取向。术语“垂直”是指垂直于水平的方向。术语如“上面”、“侧面”(如“侧壁”)、“较高”、“较低”、“之上”、“顶部”和“下方”针对处于晶片或衬底顶面的常规平面或工作表面来限定，而不管晶片或衬底的取向。

Claims (29)

1.一种集成半导体器件，包括：
衬底；
覆盖所述衬底并且具有有源表面的硅器件层；
覆盖所述衬底并且具有有源表面的氮化镓器件层；
其中所述硅器件层的所述有源表面和所述氮化镓器件层的所述有源表面基本上共平面；
至少一个硅基半导体器件在所述硅器件层的所述有源表面上和/或内；以及
至少一个氮化物基半导体器件在所述氮化镓器件层的所述有源表面上和/或内。
2.根据权利要求1所述的集成半导体器件，其中所述至少一个硅基半导体器件和所述至少一个氮化物基半导体器件基本上共平面。
3.根据权利要求1所述的集成半导体器件，还包括：
所述硅器件层并不直接位于所述氮化镓器件层下面；和
所述氮化镓器件层并不直接位于所述硅器件层下面。
4.根据权利要求1所述的集成半导体器件，其中所述氮化镓器件层包括：
包含氮化铝、氮化铝镓和氮化镓中的至少一种的应力释放层；和
包括物理接触所述应力释放层的氮化镓层的缓冲层。
5.根据权利要求4所述的集成半导体器件，还包括载流子施主层，所述载流子施主层覆盖所述应力释放层和所述缓冲层，并且包含氮化铝镓或氮化铟铝中的至少一种。
6.根据权利要求4所述的集成半导体器件，其中所述载流子施主层物理接触所述缓冲层。
7.根据权利要求4所述的集成半导体器件，其中所述氮化镓器件层还包括下列中的至少一种：
物理接触所述氮化镓缓冲层的氮化铝二进制阻挡层，其中所述载流子施主层物理接触所述氮化铝阻挡层；和
包含氮化镓和氮化铝中的至少一种的封盖层，其中所述封盖层物理接触所述载流子施主层。
8.根据权利要求1所述的集成半导体器件，其中所述衬底包括蓝宝石层。
9.根据权利要求8所述的集成半导体器件，其中所述蓝宝石衬底的表面是立方面(C-面)。
10.根据权利要求1所述的集成半导体器件，还包括：
所述硅器件层包括具有第一晶体取向的硅层；和
所述衬底包括具有不同于所述第一晶体取向的第二晶体取向的硅层。
11.根据权利要求10所述的集成半导体器件，还包括：
所述第一晶体取向是<100>；和
所述第二晶体取向是<111>。
12.根据权利要求11所述的集成半导体器件，还包括：
夹置在所述衬底的硅层和所述硅器件层的硅层之间的氧化物层。
13.根据权利要求10所述的集成半导体器件，其中所述氮化镓器件层的一部分和所述硅器件层的一部分物理接触所述衬底的硅层。
14.根据权利要求13所述的集成半导体器件，还包括：
物理接触所述衬底的硅层的所述氮化镓器件层的部分具有掺杂浓度；
物理接触所述衬底的硅层的所述硅器件层的部分具有掺杂浓度；
所述氮化镓器件层物理接触的所述衬底的硅层具有掺杂浓度；以及
所述硅器件层物理接触的所述衬底的硅层具有掺杂浓度，
其中在所述集成半导体器件的操作过程中，偏压被施加至所述氮化镓器件层、所述硅器件层和所述衬底，并且在所述集成半导体器件的操作过程中，所述掺杂浓度适应于在所述硅器件层和所述氮化镓器件层之间提供结隔离。
15.根据权利要求1所述的集成半导体器件，还包括：
夹置在所述硅器件层和所述氮化镓器件层之间的介电层，所述介电层使所述硅器件层和所述氮化镓器件层电隔离。
16.根据权利要求15所述的集成半导体器件，其中所述介电层是氧化物间隔物。
17.一种制造集成半导体器件的方法，包括：
在衬底上方形成硅层；
在所述硅层上方形成硬掩模；
图案化所述硬掩模以在所述硬掩模内形成开口；
图案化所述硅层以所述硅层内形成开口并限定硅器件层；
至少在所述硅层中的所述开口内形成氮化镓器件层；
平坦化所述氮化镓器件层和所述硬掩模以暴露所述硅器件层，
其中所述硅器件层的有源表面和所述平坦化氮化镓器件层的有源表面基本上共平面；
在所述硅器件层的所述有源表面上和/或内形成至少一个硅基半导体器件；以及
在所述氮化镓器件层的所述有源表面上和/或内形成至少一个氮化物基半导体器件，
其中所述至少一个硅基半导体器件和所述至少一个氮化物基半导体器件基本上共平面。
18.根据权利要求17所述的方法，还包括：
在图案化所述硅层后，在所述硅层上形成间隔物，其中所述间隔物使所述硅器件层和所述氮化镓器件层电隔离。
19.根据权利要求17所述的方法，其中在所述衬底上方形成所述硅层包括在蓝宝石晶片上方形成所述硅层。
20.根据权利要求17所述的方法，其中在所述衬底上方形成所述硅层包括在硅晶片上方形成所述硅层。
21.根据权利要求20所述的方法，还包括：
形成氧化物层，其中在形成所述硅层后，所述氧化物层夹置在所述硅晶片和所述硅层之间。
22.根据权利要求17所述的方法，还包括：
在所述硅层上方形成所述硬掩模包括形成介电层，所述介电层选自由热氧化物、化学气相沉积的氧化物、垫氧化物和氮化物构成的组。
23.根据权利要求17所述的方法，还包括：
图案化所述硅层以在所述硅层内形成所述开口限定所述硅器件层的第一位置和所述氮化镓器件层的第二位置。
24.根据权利要求17所述的方法，其中形成所述氮化镓器件层还包括：
在所述硅器件层上方形成所述氮化镓器件层；和
平坦化所述氮化镓器件层以从所述硅器件层上方移除所述氮化镓器件层。
25.根据权利要求17所述的方法，其中形成所述氮化镓器件层还包括：
形成所述硬掩模包括形成具有氧化硅顶层的硬掩模；和
在所述硅层中的所述开口内生长所述氮化镓器件层，其中所述硬掩模的所述氧化硅顶层在所述硅层上方抑制所述氮化镓器件层的生长。
26.一种电子系统，包括：
电源；
通过第一电源总线电耦接所述电源的至少一个电压调节器，其中所述第一电压调节器适应于转换来自所述电力供应的功率；
通过第二电源总线电耦接所述至少一个电压调节器的电路芯片；以及所述电源中的至少一个、所述至少一个电压调节器和所述电路芯片包括：
衬底；
覆盖所述衬底并且具有有源表面的硅器件层；
覆盖所述衬底并且具有有源表面的氮化镓器件层；
其中所述硅器件层的所述有源表面和所述氮化镓器件层的所述有源表面基本上共平面；
至少一个硅基半导体器件在所述硅器件层的所述有源表面上和/或内；以及
至少一个氮化物基半导体器件在所述氮化镓器件层的所述有源表面上和/或内。
27.根据权利要求26所述的电子系统，其中所述至少一个硅基半导体器件和所述至少一个氮化物基半导体器基本上共平面。
28.根据权利要求26所述的电子系统，还包括：
所述硅器件层并不直接位于所述氮化镓器件层下面；和
所述氮化镓器件层并不直接位于所述硅器件层下面。
29.根据权利要求26所述的电子系统，其中所述电路芯片是处理器。
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