CN102342024A - 用于在同步系统中使用的基于晶体的振荡器 - Google Patents
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Abstract
公开了一种基于晶体振荡器的模块，其包括从第一总线接收经调节的信号并将谐振器信号传递到持续级放大器的晶体谐振器。同步范围扩展电路连接在增益控制网络和谐振器之间。三态缓冲器具有主输入，其连接成通过缓冲器接收谐振器信号。三态缓冲器的输出连接到第二总线，如果必要穿过匹配网络。同步时钟系统可通过将这些模块交替地连接到这两个总线来形成。三态缓冲器也具有控制输入，其可连接到在Vcc和地之间的延迟电路，以便允许热插拔和其它益处。
Description
发明背景
本发明涉及晶体振荡器，且具体地涉及用于在同步系统中与其它类似的晶体振荡器一起使用的晶体振荡器。
时钟信号是在数字系统中最重要的控制信号。不管是什么调制方案，逻辑转换的定时都由系统时钟指示。在任何级别——在芯片上、在电路板上或越过电路板——的系统的性能由在组件中间的时钟信号的协调来断言。示例性已知的应用可如下被描述。
同步系统。同步系统提供在每次发送/接收交换时频率锁定的时钟信号并要求具有零偏斜的设计以设置在信号和时钟之间的相位关系。在同步系统中协调时钟信号时的困难不同于在芯片、电路以及系统级别处。在芯片上，单个时钟容易被分布以驱动每个元件，且数据时钟偏斜容易被控制。在电路(多芯片)和系统(多电路板)级别的情况更加复杂。同步性要求(1)中心时钟分布在整个电路中，(2)在电路组件本地的独立时钟被频率锁定，或(3)低频基准时钟分布在整个电路中并一直增加到在每个组件的数据速率。在当前系统中使用的这些解决方案的每个引入在组件成本、设计复杂性、增加的抖动和噪声以及减少的可靠性方面的另一层面的问题。此外，困难还进一步随着组件计数和分隔距离而增加。
在理想的同步电路中，每个组件在逻辑级别上的每个改变同时由公共时钟信号的级别改变定义；所有事件的定时可被安全地假设，且有源组件不需要监控和协调不同事件的定时。实际上，逻辑转换具有有限的上升/下降时间，信号传播有延迟，以及寄存器具有组合来指示最大可能的系统速度的非零锁存时间。在芯片级别，时钟质量和每个组件的延迟的组合设置对最大时钟速度的限制。在电路和系统级别，事情是不同的，所有事件可能不是同步的，但每个事件的定时在系统级别被协调。在板间系统(例如，刀片服务器应用)中，在一个时钟域中操作的模块不可避免地需要将数据发送到在第二时钟域中操作的另一模块。
当前的同步系统通过使主时钟成扇形散布到系统的每个组件来分布公共时钟信号。单个输入时钟信号由几个输出缓冲器再驱动。缓冲器具有传播延迟，虽然合并锁相环(PLL)来消除在输出之间的偏斜的扇出是可用的。然而，PLL引入抖动。当需要多于一个的扇出部分时，在电路中包括可调节的延迟以消除在扇出模块之间的偏斜很重要。在许多当前应用中，低频时钟成扇形散布在整个系统中，且时钟被增加至在每个组件的数据速率。PLL倍增器的电压控制振荡器(VCO)的抖动被添加到时钟信号，以及作为倍增的结果，时钟本身的抖动作为倍增因子的平方增加。
用于时钟分布的另一当前技术是简化在整个系统中的单个时钟信号的菊花链。在每个组件，适当调整的延迟必须被提供以同步系统。实际上，完美地匹配阻抗使得时钟信号不在每个分支处反射很难。多个反射干扰信号并引起噪声和抖动。
偏斜是在两个信号之间的固定定时。偏斜的主要原因是在轨迹长度上的差异，但影响信号传播的任何事情可能促成此：商品宽度(trade width)和阻抗、介电常数的变化以及温度。如果接收机在时钟信号的上升沿上对数据采样，那么只要时钟在正确的时间给接收机提供上升沿，就不存在相关的偏斜。然而，考虑到抖动，确保用于生成数据转换的同一时钟沿也用于频闪指示(strobe)在接收机处的转换可显著地减少系统的有效抖动。如果数据系统和时钟信号都具有相同的抖动，它们可追踪彼此。确保在接收机中使用的时钟具有相同的抖动，因为数据是采用异步架构的驱动动机之一。
异步系统。异步系统具有比同步系统更自主的组件；它们不是频率锁定或相位锁定的，以及在组件之间，延迟和偏斜不成为问题。在发射机，时钟信号确定逻辑转换，以及在接收机，不是使用同步定时的平凡假设的简单的进入数据，单独的时钟必须至少暂时被相位锁定和频率锁定，以使比特可在它们的中央被采样。
当前的异步架构具有优于在板间级别的同步设计的几个优势，优于在电路级别的一些优势，以及除了在最罕见的情况下，在芯片级别没有优势。异步系统解决由普通同步系统提出的几个问题：扇出以及相关的增加的抖动不提出问题，偏斜不是问题，以及有多个时钟减少了灾难性的中央时钟故障的可能性。异步架构的自主性质提供可量测性和冗余度。在电路板之间减少的协调如所需要的提供更容易的加法和减法。
然而，不同的组件必须仍然在系统中通信，以及为了这样做，需要同步性的元件。在从同步架构移动到异步架构时产生的第一牺牲是在系统中的每个事件的无缝透明定时。这相当于放弃超高性能，其可仅在每个事件协调地发生的系统中获得。达到在异步系统中通信所必须的同步的级别的一种方式是有数据信号的由一个时钟控制的发送，以及由另一个时钟控制的接收。另一方式是使用时钟恢复系统。在此，PLL的VCO被锁定到进入数据的转换并被用于闪控接收机；用于重构进入数据的时钟被嵌入数据本身。除了在时钟恢复电路内以外，其中频闪的定位必须在设置中适当地位于中央并保持接收机的舒适区，偏斜的问题被消除。时钟恢复电路的带宽越宽，在时钟上的抖动就越多地追踪在数据上的抖动。在一些设计中，低频时钟信号被分布到接收机以帮助时钟恢复电路。基于PLL的时钟恢复电路是昂贵的组件，以及数字交替的相位插入器(PI)更便宜但更难以表征。PI也更有可能遭受非线性影响且通常要求分布式时钟。
具有两个同步总线和可选地将时钟模块连接到它们的基本概念在Ransom Stephens的The Future of Multi-Clock Systems，Roman Boroditskyand Jorge Gomez，DesignCon 2008中被描述。该论文描述了同步时钟电路，其中第一SXO模块的同步输入连接到同步A总线，第一SXO模块的同步输出连接到同步B总线，第二SXO模块的同步输入连接到同步B总线，SXO第二模块的同步输出连接到同步A总线。
发明概述
然而，在Stephens的论文中描述的同步时钟电路不与任何设计的SXO模块一起工作。因此需要提供具有异步结构的许多益处——包括没有中央时钟、没有扇出或缓冲器、没有PLL、以及因此没有一个与这些额外的组件相关的问题——以及同步架构的所有益处的时钟同步系统。还需要提供消除灾难性的中央时钟故障的可能性并提供冗余度和可量测性的系统。最后，需要SXO模块，其提供在Boroditsky的论文中描述的双总线系统中所希望的益处。
本发明因此提供基于晶体振荡器的模块，其包括用于从第一总线接收同步信号并输出经调节的信号的调节电路。晶体谐振器连接成接收经调节的信号并输出谐振器信号。持续级放大器连接成接收谐振器信号并输出持续级信号。增益控制网络连接成接收持续级信号。同步范围扩展电路连接在增益控制网络和谐振器之间。缓冲器接收持续级信号并输出缓冲信号。三态缓冲器具有主输入和控制输入，该主输入被连接成接收缓冲信号。模块也包括延迟电路，其连接在Vcc和地之间并连接到三态缓冲器的控制输入。三态缓冲器也具有输出，其经由匹配网络连接到第二总线。根据本发明的基于晶体振荡器的模块也可包括RF输出缓冲器，其连接到接收缓冲器的输出并提供振荡器同步的RF输出。
本发明的其它目的和优势将在下文变得明显。
附图的简要说明
图1为根据本发明的优选的实施方式构造的基于晶体的振荡器的原理图。
图2为使用在图1中示出的多个基于晶体的振荡器的同步时钟系统。
本发明的详细描述
如在图1中所示，根据本发明的优选实施方式的同步晶体振荡器(SXO)模块10包括在这种情况下由CMOS反相器栅极U1与偏压电阻器R1形成的持续级放大器12，以及由感应器L1和电容器C3形成的相移增益控制网络14。还包括谐振器Z1(在这种情况下为石英晶体)，其与同步范围扩展电路16串联。电路16允许系统的成本的显著减少并提高相位噪声和抖动性能。这个目标通过在谐振器Z1中使用较高Q、拉伸较少的和便宜得多的谐波晶体谐振器来完成。在示出的实施方式中，同步范围扩展电路16由与谐振器Z1串联的感应器L2形成。电容器C1提供相移功能，以及电容器C2提供DC阻隔功能。
信号从同步B总线进入SXO模块10，这与同步A总线相反，此模块将它的同步信号输出到该同步A总线。也就是说，根据本发明以及如在图2中所示的，也存在连接到同步A和同步B的至少一个其它SXO模块，但其它SXO模块具有连接到同步A的其同步输入以及连接到同步B的其同步输出。此交替的连接的效应是防止任一SXO模块试图独自同步。对于最好的结果，SXO模块10应成对地被添加，直到大约3-5对，以及最优选地至少五对，如在此描述以及在图2中所示交替的其连接，虽然它们可在下文被单独地添加。
在此应注意，如果没有来自同步B总线的信号，来自谐振器Z1的振荡是自持续的且将发生在由谐振器的性质确定的自由运行频率处。
进入的同步信号由调节电路18调整为适当的振幅和相位。在示出的实施方式中，调节电路18由电阻器R7加偏压的CMOS反相器U5以及LC延迟部分和泄放电阻器R2形成，LC延迟部分由感应器L3和电容器C7形成。电容器C6和C8为DC阻隔电容器。
振荡器信号由CMOS反相器栅极U2缓冲，然后分为两个方向。一条路径穿过RF输出缓冲器、CMOS反相器栅极U4，并将振荡器同步的RF输出提供到系统。另一条路径穿过三态缓冲器U3，如果必要穿过匹配网络，以及最终到同步A总线，与同步B总线相反，该模块的同步信号接收自同步B总线。匹配网络20由电阻器R4、R5、R6最佳地形成，其中R5和R6串联在总线中，以及R4被连接在三态缓冲器输出和在电阻器R5和R6之间的节点之间。三态缓冲器U3也具有控制输入22，其被连接到由电阻器R3和电容器C4形成的延迟电路24。电阻器R3和电容器C4的值被选择成使得延迟电路22具有比振荡器启动时间大至少一个数量级的时间常数。该特征通过在振荡被建立和同步到在输入总线上的同步信号之前不允许模块10将其同步信号输出到输出总线，来允许系统的“热插拔”能力。如果连接到同步A和同步B总线的所有模块被同时地上电，它也允许平稳的上电顺序。电容器C9和C10为DC阻隔电容器。电容器C5和C11是使集电极电源线Vcc去耦合的去耦电容器。
同步信号因此被注入节点，以使它将与自持续的振荡同相，以及在被应用到放大器输入同步输出之前由谐振器Z1过滤。
虽然以上描述的装置实际上适用于满足如前所述的预期目标，应理解，本发明并没有被规定为限制到如在该描述中所述的同步晶体振荡器模块的具体的优选实施方式。相反，本发明应被理解为包括以下陈述的权利要求的主题的所有合理的等效形式。
Claims (16)
1.一种基于晶体振荡器的模块，包括：
调节电路，其用于从第一总线接收同步信号并输出经调节的信号；
晶体谐振器，其连接成接收所述经调节的信号并输出谐振器信号；
持续级放大器，其连接成接收所述谐振器信号并输出持续级信号；
增益控制网络，其连接成接收所述持续级信号；
同步范围扩展电路，其连接在所述增益控制网络和所述谐振器之间；
接收缓冲器，其用于接收所述持续级信号并输出缓冲信号；
三态缓冲器，其具有主输入、控制输入以及输出，所述主输入连接成接收所述缓冲信号，以及所述输出连接到第二总线。
2.根据权利要求1所述的基于晶体振荡器的模块，还包括延迟电路，所述延迟电路由与在Vcc和地之间的电容器串联的电阻器形成，以及其中所述三态缓冲器的所述控制输入连接到在所述电阻器和所述电容器之间的节点。
3.根据权利要求2所述的基于晶体振荡器的模块，还包括RF输出缓冲器，所述RF输出缓冲器连接到所述接收缓冲器的输出并提供振荡器同步的RF输出。
4.根据权利要求3所述的基于晶体振荡器的模块，其中所述调节电路包括由电阻器加偏压的CMOS反相器以及LC延迟部分和泄放电阻器。
5.根据权利要求4所述的基于晶体振荡器的模块，其中所述持续级放大器包括CMOS反相器和偏压电阻器。
6.根据权利要求5所述的基于晶体振荡器的模块，其中所述增益控制网络包括与电容器串联的感应器。
7.根据权利要求6所述的基于晶体振荡器的模块，其中所述同步范围扩展网络包括与所述晶体谐振器串联的感应器。
8.根据权利要求7所述的基于晶体振荡器的模块，其中所述三态缓冲器的所述输出经由匹配网络连接到所述第二总线，所述匹配网络由互相串联并与所述第二总线串联的两个电阻器以及连接在所述三态缓冲器的所述输出与在这两个串联的电阻器之间的节点之间的第三电阻器形成。
9.一种同步时钟系统，包括：
第一同步总线；
第二同步总线；
第一基于晶体振荡器的模块，其包括：
调节电路，其用于从所述第一同步总线接收同步信号并输出经调节的信号；
晶体谐振器，其连接成接收所述经调节的信号并输出谐振器信号；
持续级放大器，其连接成接收所述谐振器信号并输出持续级信号；
增益控制网络，其连接成接收所述持续级信号；
同步范围扩展电路，其连接在所述增益控制网络和所述谐振器之间；
接收缓冲器，其用于接收所述持续级信号并输出缓冲信号；
三态缓冲器，其具有主输入、控制输入以及输出，所述主输入连接成接收所述缓冲信号，以及所述输出连接到所述第二同步总线；以及
第二基于晶体振荡器的模块，其包括：
调节电路，其用于从所述第二同步总线接收同步信号并输出经调节的信号；
晶体谐振器，其连接成接收所述经调节的信号并输出谐振器信号；
持续级放大器，其连接成接收所述谐振器信号并输出持续级信号；
增益控制网络，其连接成接收所述持续级信号；
同步范围扩展电路，其连接在所述增益控制网络和所述谐振器之间；
接收缓冲器，其用于接收所述持续级信号并输出缓冲信号；
三态缓冲器，其具有主输入、控制输入以及输出，所述主输入连接成接收所述缓冲信号，以及所述输出连接到所述第一同步总线。
10.根据权利要求9所述的同步时钟系统，其中所述基于晶体振荡器的模块的至少一个包括RF输出缓冲器，所述RF输出缓冲器连接到所述接收缓冲器的输出并提供振荡器同步的RF输出。
11.根据权利要求10所述的同步时钟系统，其中所述调节电路的至少一个包括由电阻器加偏压的CMOS反相器以及LC延迟部分和泄放电阻器。
12.根据权利要求11所述的同步时钟系统，其中所述持续级放大器的至少一个包括CMOS反相器和偏压电阻器。
13.根据权利要求12所述的同步时钟系统，其中所述增益控制网络的至少一个包括与电容器串联的感应器。
14.根据权利要求13所述的同步时钟系统，其中所述同步范围扩展网络的至少一个包括与所述晶体谐振器串联的感应器。
15.根据权利要求14所述的同步时钟系统，其中所述基于晶体振荡器的模块的至少一个还包括延迟电路，所述延迟电路由与在Vcc和地之间的电容器串联的电阻器形成，以及其中所述三态缓冲器的所述控制输入连接到在所述电阻器和所述电容器之间的节点。
16.根据权利要求15所述的同步时钟系统，其中所述三态缓冲器输出的至少一个经由匹配网络连接到相应的同步总线，所述匹配网络由互相串联并与相应的总线串联的两个电阻器以及连接在所述三态缓冲器的所述输出与在这两个串联的电阻器之间的节点之间的第三电阻器形成。
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