CN102498568A - 制造全局快门像素传感器单元的结构、设计结构和方法 - Google Patents

制造全局快门像素传感器单元的结构、设计结构和方法 Download PDF

Info

Publication number
CN102498568A
CN102498568A CN2010800413451A CN201080041345A CN102498568A CN 102498568 A CN102498568 A CN 102498568A CN 2010800413451 A CN2010800413451 A CN 2010800413451A CN 201080041345 A CN201080041345 A CN 201080041345A CN 102498568 A CN102498568 A CN 102498568A
Authority
CN
China
Prior art keywords
area
dielectric isolation
diffusion node
adjacency
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800413451A
Other languages
English (en)
Other versions
CN102498568B (zh
Inventor
J·阿德基松
J·埃尔利斯-莫纳格汉
M·雅菲
R·拉塞尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102498568A publication Critical patent/CN102498568A/zh
Application granted granted Critical
Publication of CN102498568B publication Critical patent/CN102498568B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/1461—Pixel-elements with integrated switching, control, storage or amplification elements characterised by the photosensitive area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies

Abstract

本发明涉及像素传感器单元、用于制造像素传感器单元的方法以及用于像素传感器单元的设计结构。像素传感器单元包括：在半导体层(100)的第一区域中的光电二极管主体(150)；在该半导体层的第二区域中的浮动扩散节点(165)，该半导体层的第三区域位于该第一区域与该第二区域之间并且与该第一区域和该第二区域邻接；以及在该半导体层中的介电隔离(105)，该介电隔离围绕该第一区域、该第二区域和该第三区域，该介电隔离与该第一区域、该第二区域和该第三区域以及该光电二极管主体邻接，该介电隔离不与该浮动扩散节点邻接，该第二区域的部分置于该介电隔离与该浮动扩散节点之间。

Description

制造全局快门像素传感器单元的结构、设计结构和方法
技术领域
本发明涉及固态图像传感器件领域；更具体地，本发明涉及基于CMOS的像素传感器单元器件、制造基于CMOS的像素传感器单元器件的方法和用于基于CMOS的像素传感器单元器件的设计结构。
背景技术
当前的基于CMOS(互补型金属氧化物半导体)的图像传感器依赖于所使用的快门系统而遭受到两种缺陷之一。在滚动快门系统中，像素传感器单元在不同时间进行曝光。在全局快门系统中，来自像素传感器单元的信号强度可以变化。在这两种情况下，均产生不太理想的图像。因此，在本领域中存在对缓解上文所描述的缺陷和限制的需要。
发明内容
本发明的第一方面是一种像素传感器单元，包括：在半导体层的第一区域中的光电二极管主体；在该半导体层的第二区域中的浮动扩散节点，该半导体层的第三区域位于该第一区域与该第二区域之间并且与该第一区域和该第二区域邻接；以及在该半导体层中的介电隔离，该介电隔离围绕该第一区域、该第二区域和该第三区域，该介电隔离与该第一区域、该第二区域和该第三区域以及该光电二极管主体邻接，该介电隔离不与该浮动扩散节点邻接，该第二区域的部分置于该介电隔离与该浮动扩散节点之间。
本发明的第二方面是一种用于制造像素传感器单元的方法，包括：在半导体层的第一区域中形成光电二极管主体；在该半导体层的第二区域中形成浮动扩散节点，该半导体层的第三区域位于该第一区域与该第二区域之间并且与该第一区域和该第二区域邻接；以及在该半导体层中形成介电隔离，该介电隔离围绕该第一区域、该第二区域和该第三区域，该介电隔离与该第一区域、该第二区域和该第三区域以及该光电二极管主体邻接，该介电隔离不与该浮动扩散节点邻接，该第二区域的部分置于该介电隔离与该浮动扩散节点之间。
本发明的第三方面是一种设计结构，包括有形地体现在机器可读介质中的设计数据，该设计数据用于设计、制造或测试集成电路，该设计数据包括描述像素传感器单元的信息，该像素传感器单元包括：在半导体层的第一区域中的光电二极管主体；在该半导体层的第二区域中的浮动扩散节点，该半导体层的第三区域位于该第一区域与该第二区域之间并且与该第一区域和该第二区域邻接；以及在该半导体层中的介电隔离，该介电隔离围绕该第一区域、该第二区域和该第三区域，该介电隔离与该第一区域、该第二区域和该第三区域以及该光电二极管主体邻接，该介电隔离不与该浮动扩散节点邻接，该第二区域的部分置于该介电隔离与该浮动扩散节点之间。
以下描述本发明的这些和其它方面。
附图说明
本发明的特征在随附的权利要求书中阐明。然而，通过以连同附图阅读的方式参考说明性实施例的以下详细描述，将最佳地理解本发明本身，在附图中：
图1A为俯视图并且图1B、图1C、图1D和图1E为穿过图1A的相应的线1B-1B、1C-1C、1D-1D和1E-1E的横截面，其图示了根据本发明的实施例制造像素传感器单元；
图2A为俯视图并且图2B、图2C、图2D和图2E为穿过图2A的相应的线2B-2B、2C-2C、2D-2D和2E-2E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图3A为俯视图并且图3B、图3C、图3D和图3E为穿过图3A的相应的线3B-3B、3C-3C、3D-3D和3E-3E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图4A为俯视图并且图4B、图4C、图4D和图4E为穿过图4A的相应的线4B-4B、4C-4C、4D-4D和4E-4E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图5A为俯视图并且图5B、图5C、图5D和图5E为穿过图5A的相应的线5B-5B、5C-5C、5D-5D和5E-5E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图5F为穿过图5A的线5B-5B的、图示了栅极结构的横截面；
图6A为俯视图并且图6B、图6C、图6D和图6E为穿过图6A的相应的线6B-6B、6C-6C、6D-6D和6E-6E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图7A为俯视图并且图7B、图7C、图7D和图7E为穿过图7A的相应的线7B-7B、7C-7C、7D-7D和7E-7E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图8A为俯视图并且图8B、图8C、图8D和图8E为穿过图8A的相应的线8B-8B、8C-8C、8D-8D和8E-8E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图9A为俯视图并且图9B、图9C、图9D和图9E为穿过图9A的相应的线9B-9B、9C-9C、9D-9D和9E-9E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元；
图10A、图10B、图10C和图10D图示了用于根据本发明的实施例的像素传感器单元的存储节点的备选结构；
图11为图示了像素传感器单元电路中的结构元件的互连的俯视图；
图12为根据本发明的实施例的像素传感器单元电路的电路图；
图13为图示了根据本发明的实施例的全局快门像素传感器单元的阵列的示意图；以及
图14示出了用于例如半导体IC逻辑设计、仿真、测试、布局和制造中的示例性设计流程400的方框图。
具体实施方式
固态成像器件包含排列成行和列的阵列的、基于CMOS的像素传感器单元以及用于对像素传感器单元阵列进行曝光的快门机构。
在滚动快门方法中，在逐行基础上捕捉图像。对给定行而言，图像由光电二极管捕捉，传送到浮动扩散节点并且继而在移动到下一行前将该节点读出到列采样电路。重复这一过程，直到捕捉和读出所有像素传感器单元行。在得到的图像中，每行表示不同时间的主题(subject)。因此，对于高度动态的主题(诸如以高速率移动的对象)，滚动快门方法可能造成图像伪影。
在全局快门方法中，对于像素传感器单元阵列的所有行和列，在光电二极管中针对整个帧同时捕捉图像。继而，图像信号被传送到浮动扩散节点，其中图像信号存储在浮动扩散节点中，直到在逐行基础上将其读出。全局快门方法解决了对高速主题的图像捕捉问题，但引入了像素传感器单元的电荷存储节点上的电荷水平改变问题。
在滚动快门方法中，图像信号在电荷存储节点中保持的时间显著地短于光电二极管的实际曝光时间，并且对于阵列中的所有像素传感器单元而言这个保持时间是相同的，从而使得简单地利用标准CDS技术对存储节点中的电荷水平改变进行校正。在全局快门方法中，图像信号在存储节点中保持变化量的时间。第一行中的时间为最短时间(读出单个行的时间)并且最后一行中的时间为最长时间(读取所有行的时间)。因此，在存储节点上发生的任何电荷产生或泄漏可能对从行读出的信号具有显著影响。
为了改进全局快门效率，本发明的实施例减小在像素传感器单元的浮动扩散节点上保存的电荷的改变量。本发明的实施例使用独特的阱和浮动扩散节点离子注入设计层级/掩膜来创建具有由杂散载流子引起的最小暗电流产生和泄漏的浮动扩散节点，杂散载流子可在相邻半导体区域中产生。在本发明的实施例中，漏极离子注入设计层级/掩膜在浮动扩散节点与介电隔离侧壁之间留下空间。阱离子注入设计层级/掩膜被设计成使得阱在浮动扩散节点和介电隔离下方延伸。
可选地，提供电子屏蔽离子注入设计层级/掩膜。可选地，提供介电沟槽侧壁钝化离子注入设计层级/掩膜，其减少可能沿着介电隔离侧壁表面发生的载流子产生。可选地，提供表面钉扎离子注入设计层级/掩膜，其使光电二极管和浮动扩散节点的表面钝化。以下按照优选顺序呈现制造工艺，但其它顺序也是可能的。
图1A为俯视图并且图1B、图1C、图1D和图1E为穿过图1A的相应的线1B-1B、1C-1C、1D-1D和1E-1E的横截面，其图示了根据本发明的实施方制造式像素传感器单元。在图1A、图1B、图1C、图1D和图1E中，在半导体层100上形成介电沟槽隔离105。在一个示例中，半导体层100是单晶硅衬底或在单晶硅或半导体衬底上的外延单晶硅层。在一个示例中，半导体层是绝缘体上半导体衬底的上部半导体层(其可以是单晶硅层)，该绝缘体上半导体衬底包括通过掩埋氧化物(BOX)层而与下部半导体层(其可以是单晶硅层)分离的上部半导体层。例如，通过以下步骤来形成介电隔离105：在衬底100中以光刻方式界定并且蚀刻沟槽，继而用介电材料(例如，SiO2)填充该沟槽，以及执行化学机械抛光以使介电隔离的顶表面106与衬底100的顶表面107共面。在一个示例中，半导体层100是P型掺杂的。
光刻过程是如下过程，其中将光致抗蚀剂层涂覆到衬底的表面，光致抗蚀剂层通过图案化的光掩膜(其基于设计层级制造)曝露给光化辐射，以及对曝露的光致抗蚀剂层进行显影以形成图案化的光致抗蚀剂层。当光致抗蚀剂层包括正光致抗蚀剂时，显影剂溶解曝露给光化辐射的光致抗蚀剂的区域而不溶解其中图案化的光掩膜阻挡辐射(或极大地衰减辐射强度)冲击在光致抗蚀剂层上的区域。当光致抗蚀剂层包括负光致抗蚀剂时，显影剂不溶解曝露给光化辐射的光致抗蚀剂的区域而溶解其中图案化的光掩膜阻挡辐射(或极大地减弱辐射强度)冲击在光致抗蚀剂层上的区域。在处理(例如，蚀刻或离子注入)之后，移除图案化的光致抗蚀剂。处理导致衬底的物理变化。
图2A为俯视图并且图2B、图2C、图2D和图2E为穿过图2A的相应的线2B-2B、2C-2C、2D-2D和2E-2E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图2A、图2C和图2D中，在半导体层100中沿介电隔离的选定表面形成可选的介电钝化层110。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对该区域进行离子注入来形成介电钝化层110。在一个示例中，介电钝化层110是P型掺杂的。在图2C和图2D中，介电钝化层110沿着介电隔离105的侧壁和底表面延伸。图2C图示了半导体层100的、随后将形成光电二极管的区域，并且图2D图示了半导体层100的、随后将形成浮动扩散节点的区域。
图3A为俯视图并且图3B、图3C、图3D和图3E为穿过图3A的相应的线3B-3B、3C-3C、3D-3D和3E-3E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图3A、图3B和图3E中，在半导体层100中形成第一阱115A和第二阱115B。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对该区域进行离子注入来同时形成第一P型阱115A和第二P型阱115B。在一个示例中，第一阱115A和第二阱115B是P型掺杂的。在图3B和图3E中，第一阱115A和第二阱115B沿着介电隔离105的底表面延伸。在图3C(其中随后将形成光电二极管)和图3D(其中随后将形成浮动扩散节点)中不形成阱。
图4A为俯视图并且图4B、图4C、图4D和图4E为穿过图4A的相应的线4B-4B、4C-4C、4D-4D和4E-4E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图4A、图4B和图4D中，在半导体层100中形成可选的电子屏蔽120。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对该区域进行离子注入来形成电子屏蔽120。在一个示例中，电子屏蔽120是P型掺杂的。在图4B和图4E中，电子屏蔽120为掩埋层并且不延伸到半导体层100的顶表面107，在它们之间置于电子屏蔽120上方的半导体层100的区域。电子屏蔽120沿着介电隔离105的底表面延伸。在图4D中(其中随后将形成浮动扩散节点)，电子屏蔽120与介电钝化层110邻接(即，邻接)并且在介电隔离105下方延伸。如果不存在介电钝化层110，则电子屏蔽120与介电隔离105邻接。
图5A为俯视图并且图5B、图5C、图5D和图5E为穿过图5A的相应的线5B-5B、5C-5C、5D-5D的5E-5E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图5A和5B中，形成栅电极125、130、135、140和145。粗线图示了栅电极125、130、135、140的145的周界。在一个示例中，可以通过以下步骤来同时形成栅电极125、130、135、140和145：沉积栅极介电层，并且继而在栅极介电层上沉积多晶硅层，接着以光刻方式界定多晶硅层的未受保护区域(通过图案化光致抗蚀剂层)并且继而蚀刻掉该未受保护区域。
图5F为穿过图5A的线5B-5B的图示了栅极结构的横截面。在图5F中，栅极介电层126、131、136、141和146置于相应的栅电极125、130、135、140和145与半导体层100之间。由于完成的像素传感器单元将是五晶体管像素传感器单元，因此存在五个栅电极。
图6A为俯视图并且图6B、图6C、图6D和图6E为穿过图6A的相应的线6B-6B、6C-6C、6D-6D和6E-6E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图6A、图6B和图6C中，在半导体层100中形成光电二极管主体150。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对该区域进行离子注入来形成光电二极管主体150。在一个示例中，光电二极管主体150是N型掺杂的。当光电二极管主体是N型并且半导体层100是P型时，光电二极管主体150形成光电二极管的阴极并且半导体层100形成光电二极管的阳极。在图6B和图6C中，光电二极管主体150不延伸到与介电隔离到半导体层100中的相同深度，并且与介电钝化层110邻接。在图6B和6C中，光电二极管主体150为掩埋结构且不延伸到半导体层100的顶表面107，在它们之间置于光电二极管主体150上方的半导体层100的区域。在图6C中，光电二极管主体150与介电隔离钝化层110邻接。如果不存在介电隔离钝化层110，则光电二极管主体150直接与介电隔离105邻接。
图7A为俯视图并且图7B、图7C、图7D和图7E为穿过图7A的相应的线7B-7B、7C-7C、7D-7D和7E-7E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图7A、图7B、图7C和图7D中，在半导体层100中形成可选的钉扎层155。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对该区域进行离子注入来形成钉扎层155。在一个示例中，钉扎层155是P型掺杂的。在图7B和图7D中，钉扎层155从半导体层100的顶表面107延伸到光电二极管主体150。在图7D中(其中随后将形成浮动扩散节点)，如果存在电子屏蔽120，则钉扎层155从半导体层100的顶表面107朝向电子屏蔽120延伸但不与电子屏蔽120邻接。如果存在电子屏蔽120，则半导体层100的区域置于钉扎层155与电子屏蔽120之间。在图7D中，钉扎层155与介电隔离105邻接并且与电子屏蔽120的相对侧重叠。半导体层100的顶表面107的区域曝露在钉扎层155的区域之间。在图7D中，如果存在介电钝化层110，则钉扎层155与介电钝化层110邻接。
图8A为俯视图并且图8B、图8C、图8D和图8E为穿过图8A的相应的线8B-8B、8C-8C、8D-8D和8E-8E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图8A、图8B和图8E中，在半导体层100中形成源极/漏极160A、160B、160C和160D。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对等区域进行离子注入来同时形成源极/漏极160A、160B、160C和160D。在一个示例中，源极/漏极160A、160B、160C和160D是N型掺杂的。在图8C(其中已形成了光电二极管)、图8D(其中将形成浮动扩散节点)中，尚未形成第一源极/漏极。源极/漏极160A、160B、160C和160D从半导体层100的顶表面107延伸的距离小于介电隔离延伸到半导体层100中的距离。
图9A为俯视图并且图9B、图9C、图9D和图9E为穿过图9A的相应的线9B-9B、9C-9C、9D-9D和9E-9E的横截面，其图示了根据本发明的实施例继续制造像素传感器单元。在图9A、图9B和图9D中，在半导体层100中形成浮动扩散节点165。在一个示例中，通过以光刻方式界定衬底100的选定区域并且继而对该区域进行离子注入来形成浮动扩散节点165。在一个示例中，浮动扩散节点165是N型掺杂的。在图9B和图9D中，浮动扩散节点165从半导体层100的顶表面107延伸到电子屏蔽120中但不穿过电子屏蔽120(如果存在电子屏蔽120)。图9D图示了具有所有可选元件的浮动扩散节点(FD节点)。本发明的实施例的特征在于，浮动扩散节点165不与介电隔离105邻接。本发明的实施例的特征在于，浮动扩散节点165不与钉扎层155(如果存在钉扎层155)邻接。本发明的实施例的特征在于，浮动扩散节点165不延伸到介电隔离钝化层110(如果存在介电隔离钝化层110)。在图9D中，半导体层100的区域置于浮动扩散节点与介电隔离105和/或介电隔离钝化层110和/或钉扎层155之间。
图10A、图10B、图10C和图10D图示了用于根据本发明的实施例的像素传感器单元的存储节点的备选结构。图10A、图10B、图10C和图10D图示了界定根据本发明的实施例的电荷存储节点的结构元件的四种可能组合。
在图10A中，第一电荷存储节点170包括浮动扩散节点165和半导体层100。浮动扩散节点165不与介电隔离105邻接，半导体层100置于浮动扩散节点165与介电隔离105之间。这是根据本发明的实施例的浮动扩散节点最小数目的元件。
在图10B中，第二电荷存储节点175包括浮动扩散节点165、半导体层100和电子屏蔽120。浮动扩散节点165不延伸到介电隔离105，半导体层100置于浮动扩散节点165与介电隔离105之间。电子屏蔽120与介电隔离105邻接。电子屏蔽120不与半导体层100的顶表面107邻接，半导体层100的区域置于电子屏蔽120与半导体层100的预表面107之间。浮动扩散节点165延伸到半导体层100中但不延伸到电子屏蔽120，半导体层100的区域置于浮动扩散节点165与电子屏蔽120之间。备选地，浮动扩散节点165延伸到电子屏蔽120或部分地延伸到电子屏蔽120中。
在图10C中，第三电荷存储节点180包括浮动扩散节点165、半导体层100、电子屏蔽120和介电隔离钝化层110。介电隔离钝化层110与介电隔离105的侧壁和底表面邻接。浮动扩散节点165不与介电隔离钝化层110邻接，半导体层100的区域置于浮动扩散节点165与介电隔离钝化层110之间。电子屏蔽120与介电隔离钝化层110邻接。电子屏蔽120不与半导体层100的顶表面107邻接，半导体层100的区域置于电子屏蔽120与半导体层100的顶表面107之间。浮动扩散节点165延伸到半导体层100中但不延伸到电子屏蔽120，半导体层100的区域置于浮动扩散节点165与电子屏蔽120之间。备选地，浮动扩散节点165延伸到电子屏蔽120或部分地延伸到电子屏蔽120中。
在图10D中，第四电荷存储节点185包括浮动扩散节点165、半导体层100、电子屏蔽120、介电隔离钝化层110和钉扎层155。介电隔离钝化层110与介电隔离105的侧壁和底表面邻接。浮动扩散节点165不与介电隔离钝化层110邻接，半导体层100置于浮动扩散节点165与介电隔离钝化层110之间。电子屏蔽120与介电隔离钝化层110邻接。电子屏蔽120不与半导体层100的顶表面107邻接，半导体层100的区域置于电子屏蔽120与半导体层100的顶表面107之间。浮动扩散节点165从顶表面107延伸到半导体层100中但不延伸到电子屏蔽120，半导体层100的区域置于浮动扩散节点165与电子屏蔽120之间。备选地，浮动扩散节点165延伸到电子屏蔽120或部分地延伸到电子屏蔽120中。钉扎层155从顶表面107延伸到半导体层100中并且沿顶表面107朝向浮动扩散节点165延伸，但不与浮动扩散节点165邻接，半导体层100的区域置于钉扎层155与浮动扩散节点165之间。备选地，钉扎层155延伸以与浮动扩散节点165邻接。钉扎层155与介电隔离105、介电钝化层110和半导体层100的区域邻接，但不与电子屏蔽120邻接。半导体层100的区域置于钉扎层155与电子屏蔽120之间。
根据本发明的实施例的电荷存储节点的其它可能组合包括具有插入到浮动扩散节点165与介电隔离105之间的半导体层100的区域的浮动扩散节点165与以下各项的组合：(i)仅介电隔离钝化层110，(ii)仅介电隔离钝化层110和钉扎层155，(iii)仅钉扎层155，以及(iv)仅钉扎层155和电子屏蔽120。
图11为图示了像素传感器单元电路中的结构元件的互连的俯视图。图11类似于图9。在图11中，源极/漏极160A连接到Vdd，栅极125连接到全局快门信号(GS)，栅极130连接到传输门信号(TG)，浮动扩散节点165连接到栅极140，栅极135连接到复位栅极信号(RG)，源极/漏极160B连接到Vdd，栅极145连接到行选择信号(RS)并且源极/漏极160D连接到数据输出。
图12为根据本发明的实施例的像素传感器单元电路的电路图。在图12中，电路200描述图11的器件。电路200包括NFET T1(复位晶体管)、T2(源极跟随器)、T3(行选择晶体管)、T4(全局快门晶体管)和T5(传输门)以及光电二极管D1(光子探测器)。NFET T1的栅极连接到RG，NFET T2的栅极连接到浮动扩散节点(FD节点)，NFET T3的栅极连接到RS，NFET T4的栅极连接到GS并且NFET T5的栅极连接到TG。NFET T1的漏极、NFET T2的漏极和NFET T4的漏极连接到Vdd。NFET T1的源极连接到FD节点，NFET T2的源极连接到NFET T3的漏极并且NFET T3的源极连接到数据输出。NFET T4的源极连接到NFET T5的源极并且NFETT5的漏极连接到FD节点。二极管D1的阴极连接到NFET T4的源极和NFET T5的源极，并且二极管D1的阳极连接到GND。二极管D1为图11的钉扎光电二极管。
电路200利用NFET。然而，NFET T1、T2、T3、T4和T5可由PFET代替。在利用PFET的电路中，图11的元件的掺杂类型被改变。半导体层100、介电钝化层110、阱115A和115B、电子屏蔽120和钉扎层155是N型掺杂的而光电二极管主体150、源极/漏极160A、160B、160C和160D以及浮动扩散节点165是P型掺杂的。Vdd和GND同样被颠倒，并且二极管D1的阳极连接到现在的PFETT4和PFET T5的现在的漏极。
图13为图示了根据本发明的实施例的全局快门像素传感器单元的阵列的示意图。在图13中，图像传感器300包括像素传感器单元P的阵列305(行是水平的而列是垂直的)、像素传感器单元驱动器310和列采样器315。每个像素传感器单元P为图11的电路200。图12的GS、TG、RG和RS信号从像素传感器单元行驱动器310连接到像素传感器单元P。图12的来自像素传感器单元P的数据输出信号连接到列采样器315。
在操作中，通过以下执行全局曝光：(1)用脉冲使GS接通/断开(接通＝对于NFET为高，断开＝对于NFET为低)对光电二极管进行充电(从断开时开始曝光)，(2)通过用脉冲使RG接通/断开来复位FD节点，以及(3)用脉冲使TG接通/断开以将电荷移动到FD节点。通过以下执行读出：(1)接通RS以读取选定行中的所有列，以及(2)在读取选定行之后用脉冲使RG接通/断开。针对每行顺序地重复步骤(1)和(2)，从第一行开始并且到最后一行结束。
图14示出了用于(例如)半导体IC逻辑设计、仿真、测试、布局和制造的示例性设计流程400的方框图。设计流程400包括各种过程和机制，其用于处理设计结构或器件以产生上文所描述并且在图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中示出的设计结构和/或器件的、在逻辑上或功能上等效的表示。由设计流程400处理和/或产生的设计结构可以编码在机器可读传输介质或存储介质上以包括数据和/或指令，该数据和/或指令当在数据处理系统上执行或以其它方式处理时，产生硬件组件、电路、器件或系统的在逻辑上、结构上、机械上或功能上等效的表示。设计流程400可以依赖于正被设计的表示的类型而变化。例如，用于构建专用IC(ASIC)的设计流程400可以不同于用于设计标准组件的设计流程400或不同于用于将设计实体化到可编程阵列(例如，可编程门阵列(PGA)或现场可编程门阵列(FPGA))中的设计流程400。
图14图示了多个此类设计结构，其包括优选地由设计过程410处理的输入设计结构420。在一个实施例中，设计结构420包括输入设计数据，该数据用于设计过程中并且包括关于如图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的CMOS成像单元描述本发明的实施例的信息。以示意图或HDL(硬件描述语言(例如，Verilog、VHDL、C等))形式的设计数据可以体现在一个或多个机器可读介质上。例如，设计结构420可以是如图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的本发明的实施例的文本文件、数字数据或图形表示。设计结构420可以是由设计过程410产生并处理以产生硬件器件的在逻辑上等效的功能性表示的逻辑仿真设计结构。设计结构420还可以包括或备选地包括数据和/或程序指令，该数据和/或程序在由设计过程410处理时产生硬件器件的物理结构的功能性表示。无论其表示功能性设计特征和/或结构设计特征，设计结构420都可以使用诸如由核心开发者/设计者实施的电子计算机辅助设计(ECAD)来产生。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构420可以由设计过程410内的一个或多个硬件和/或软件模块访问和处理，以仿真或以其它方式在功能上表示诸如图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的电子部件、电路、电子或逻辑模块、装置、器件或系统。这样，设计结构420可以包括文件或其它数据结构，其包括当由设计或仿真数据处理系统处理时在功能上仿真或以其它方式表示硬件逻辑设计的电路或其它层级的人类和/或机器可读源代码、编译结构和计算机可执行代码结构。此类数据结构可以包括硬件描述语言(HDL)设计实体或符合较低层级HDL设计语言(诸如，Verilog和VHDL)和/或较高层级设计语言(诸如，C或C++)和/或与此类较低层级HDL设计语言和/或此类较高层级设计语言兼容的其它数据结构。
设计过程410优选地使用并且并入硬件和/或软件模块，其用于合成、转译或以其它方式处理图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的部件、电路、器件或逻辑结构的设计/仿真功能等效形式，以产生可以包含诸如设计结构420的设计结构的网表480。网表480可以包括例如表示导线、分立部件、逻辑门、控制电路、I/O设备、模型等的列表的经编译或以其它方式处理的数据结构，该列表描述到集成电路设计中的其它元件和电路的连接。可以使用迭代过程来合成网表480，其中依赖于设计规范和器件的参数，网表480被一次或多次重新合成。如同在此描述的其它设计结构类型，可以将网表480记录在机器可读数据存储介质上或编程到可编程门阵列中。该介质可以是非易失性存储介质，诸如磁盘驱动器或光盘驱动器、可编程门阵列、微型闪存或其它闪存。附加地或备选地，该介质可以是系统或高速缓存、缓冲器空间、或可供数据分组在上面传输并且经由因特网或其它适合联网的装置中间存储的电传导或光传导器件和材料。
设计过程410可以包括用于处理多种输入数据结构类型(包括网表480)的硬件模块和软件模块。此类数据结构类型可以驻留在例如库元件430内并且包括针对给定制造技术(例如，不同技术节点，32nm、45nm、90nm等)的通常使用的元件、电路和器件(包括模型、布局和符号表示)的集合。数据结构类型可以进一步包括设计规范440、特征化数据450、验证数据460、设计规则470和测试数据文件485，其可包括输入测试图案、输出测试结果和其它测试信息。设计过程410可以进一步包括例如针对诸如铸造、模塑和模压成形等操作的标准机械设计过程，诸如应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的普通技术人员可以领会到，在不背离本发明的范围和精神的情况下用于设计过程410中的可能的机械设计工具和应用的范围。设计过程410也可以包括用于执行标准电路设计过程(诸如，时序分析、验证、设计规则检查、布局与布线操作等)的模块。
设计过程410使用并且并入逻辑和物理设计工具(诸如，HDL编译器和仿真模型构建工具)以处理设计结构420连同某些或所有所描绘的支持数据结构连同任何附加机械设计或数据(如果适用)，从而产生输出设计结构490，输出设计结构490包括以用于集成电路的布局数据的交换的数据格式和/或符号数据格式(例如，以GDSII(GDS2)、GLl、OASIS、映射文件或用于存储此类设计结构的任何其它合适格式进行存储的信息)体现在存储介质上的输出设计数据。在一个实施例中，第二设计数据以用于机械器件和结构的数据交换的数据格式(例如，采取IGES、DXF、Parasolid XT、JT、DRG或用于存储或再现此类机械设计结构的任何其它合适格式进行存储的信息)驻留在存储介质或可编程门阵列上。类似于设计结构420，设计结构490优选地包括一个或多个文件、数据结构或其它计算机编码的数据或指令，该一个或多个文件、数据结构或其它计算机编码的数据或指令驻留在传输或数据存储介质上并且在由ECAD系统处理时产生图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的本发明的一个或多个实施例的逻辑或功能等效形式。在一个实施例中，设计结构490可以包括在功能上仿真图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的器件的经编译的可执行HDL仿真模型。设计结构490也可以使用用于集成电路的布局数据的交换的数据格式和/或符号数据格式(例如，采取GDSII(GDS2)、GLl、0ASIS、映射文件或用于存储此类设计数据结构的任何其它合适格式存储的信息)。设计结构490可以包括诸如例如以下各项的信息：符号数据、映射文件、测试数据文件、设计内容文件、制造数据、布局参数、导线、金属层级、通孔、形状、用于布线通过制造线的数据和制造者或其它设计者/开发者产生如上所述并在图9A、图9B、图9C、图9D、图9E、图10A、图10B、图10C、图10D、图11、图12和图13中所示出的器件或结构所需的任何其它数据。设计结构490继而可以进行到阶段495，其中例如设计结构490进行到流片(tape-out)、发布以用于制造、发布到掩膜制造厂、被发送到另一设计室、发送回到顾客等。
以上出于理解本发明的目的提供了对本发明的实施例的描述。应当理解，本发明并不限于在此描述的特定实施例，而是能够使在不背离本发明的范围的情况下进行的各种修改、重新布置和替换对本领域技术人员而言变得显而易见。因此，旨在使以下权利要求书涵盖落入本发明的真实精神和范围内的所有此类修改和改变。

Claims (25)

1.一种像素传感器单元，包括：
在半导体层的第一区域中的光电二极管主体；
在所述半导体层的第二区域中的浮动扩散节点，所述半导体层的第三区域位于所述第一区域与所述第二区域之间并且与所述第一区域和所述第二区域邻接；以及
所述半导体层中的介电隔离，所述介电隔离围绕所述第一区域、所述第二区域和所述第三区域，所述介电隔离与所述第一区域、所述第二区域和所述第三区域以及所述光电二极管主体邻接，所述介电隔离不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电隔离与所述浮动扩散节点之间。
2.根据权利要求1所述的像素传感器单元，进一步包括：
在所述第二区域中的掩埋电子屏蔽，所述掩埋电子屏蔽与所述第二区域中的所述介电隔离和所述浮动扩散节点的底表面邻接，所述掩埋电子屏蔽不延伸到所述半导体层的顶表面，所述第二区域的部分置于所述掩埋电子屏蔽与所述半导体层的所述顶表面之间。
3.根据权利要求2所述的像素传感器单元，其中所述掩埋电子屏蔽在所述第二区域中的所述介电隔离的底表面下方延伸。
4.根据权利要求1所述的像素传感器单元，进一步包括：
介电隔离钝化层，其与所述第二区域中的所述介电隔离邻接，所述介电隔离钝化不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电钝化层与所述浮动扩散节点之间。
5.根据权利要求4所述的像素传感器单元，其中所述介电隔离钝化层在所述第二区域中的所述介电隔离的底表面下方延伸。
6.根据权利要求1所述的像素传感器单元，进一步包括
钉扎层，其从所述半导体层的顶表面延伸到所述第二区域中，所述钉扎层与所述第二区域中的所述介电隔离邻接，所述钉扎层不与所述浮动扩散节点邻接，所述浮动扩散节点比所述钉扎层在所述第二区域中延伸得更远。
7.根据权利要求1所述的像素传感器单元，其中所述半导体层被掺杂为第一掺杂剂类型并且所述光电二极管主体和所述浮动扩散节点被掺杂为第二掺杂剂类型，所述第一掺杂剂类型与所述第二掺杂剂类型相反。
8.根据权利要求1所述的像素传感器单元，进一步包括以下各项中的两项或更多项：
(i)在所述第二区域中的掩埋电子屏蔽，所述掩埋电子屏蔽与所述第二区域中的所述介电隔离和所述浮动扩散节点的底表面邻接，所述掩埋电子屏蔽不延伸到所述半导体层的顶表面，所述第二区域的部分置于所述掩埋电子屏蔽与所述半导体层的所述顶表面之间；
(ii)介电隔离钝化层，其与所述第二区域中的所述介电隔离邻接，所述介电隔离钝化不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电钝化层与所述浮动扩散节点之间；以及
(iii)钉扎层，其从所述半导体层的顶表面延伸到所述第二区域中，所述钉扎层与所述第二区域中的所述介电隔离邻接，所述钉扎层不与所述浮动扩散节点邻接，所述浮动扩散节点比所述钉扎层在所述第二区域中延伸得更远。
9.根据权利要求8所述的像素传感器单元，其中所述半导体层、所述电子屏蔽、所述介电隔离钝化层和所述钉扎层被掺杂为第一掺杂剂类型，并且所述光电二极管主体和所述浮动扩散节点被掺杂为第二掺杂剂类型，所述第一掺杂剂类型与所述第二掺杂剂类型相反。
10.一种用于制造像素传感器单元的方法，包括：
在半导体层的第一区域中形成光电二极管主体；
在所述半导体层的第二区域中形成浮动扩散节点，所述半导体层的第三区域位于所述第一区域与所述第二区域之间并且与所述第一区域和所述第二区域邻接；以及
在所述半导体层中形成介电隔离，所述介电隔离围绕所述第一区域、所述第二区域和所述第三区域，所述介电隔离与所述第一区域、所述第二区域和所述第三区域以及所述光电二极管主体邻接，所述介电隔离不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电隔离与所述浮动扩散节点之间。
11.根据权利要求10所述的方法，进一步包括：
在所述第二区域中形成掩埋电子屏蔽，所述掩埋电子屏蔽与所述第二区域中的所述介电隔离和所述浮动扩散节点的底表面邻接，所述掩埋电子屏蔽不延伸到所述半导体层的顶表面，所述第二区域的部分置于所述掩埋电子屏蔽与所述半导体层的所述顶表面之间。
12.根据权利要求11所述的方法，其中所述掩埋电子屏蔽在所述第二区域中的所述介电隔离的底表面下方延伸。
13.根据权利要求10所述的方法，进一步包括：
形成介电隔离钝化层，其与所述第二区域中的所述介电隔离邻接，所述介电隔离钝化不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电钝化层与所述浮动扩散节点之间。
14.根据权利要求13所述的方法，其中所述介电隔离钝化层在所述第二区域中的所述介电隔离的底表面下方延伸。
15.根据权利要求10所述的方法，进一步包括：
形成钉扎层，其从所述半导体层的顶表面延伸到所述第二区域中，所述钉扎层与所述第二区域中的所述介电隔离邻接，所述钉扎层不与所述浮动扩散节点邻接，所述浮动扩散节点比所述钉扎层在所述第二区域中延伸得更远。
16.根据权利要求10所述的方法，其中所述半导体层被掺杂为第一掺杂剂类型并且所述光电二极管主体和所述浮动扩散节点被掺杂为第二掺杂剂类型，所述第一掺杂剂类型与所述第二掺杂剂类型相反。
17.根据权利要求10所述的方法，进一步包括以下步骤中的两者或更多步骤：
(i)在所述第二区域中形成掩埋电子屏蔽，所述掩埋电子屏蔽与所述第二区域中的所述介电隔离和所述浮动扩散节点的底表面邻接，所述掩埋电子屏蔽不延伸到所述半导体层的顶表面，所述第二区域的部分插入所述掩埋电子屏蔽与所述半导体层的所述顶表面之间；
(ii)形成介电隔离钝化层，其与所述第二区域中的所述介电隔离邻接，所述介电隔离钝化不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电钝化层与所述浮动扩散节点之间；以及
(iii)形成钉扎层，其从所述半导体层的顶表面延伸到所述第二区域中，所述钉扎层与所述第二区域中的所述介电隔离邻接，所述钉扎层不与所述浮动扩散节点邻接，所述浮动扩散节点比所述钉扎层在所述第二区域中延伸得更远。
18.根据权利要求17所述的方法，其中所述半导体层、所述电子屏蔽、所述介电隔离钝化层和所述钉扎层被掺杂为第一掺杂剂类型并且所述光电二极管主体和所述浮动扩散节点被掺杂为第二掺杂剂类型，所述第一掺杂剂类型与所述第二掺杂剂类型相反。
19.一种设计结构，其包括有形地体现在机器可读介质中的设计数据，所述设计数据用于设计、制造或测试集成电路，所述设计数据包括描述像素传感器单元的信息，所述像素传感器单元包括：
在半导体层的第一区域中的光电二极管主体；
在所述半导体层的第二区域中的浮动扩散节点，所述半导体层的第三区域位于所述第一区域与所述第二区域之间并且与所述第一区域和所述第二区域邻接；以及
所述半导体层中的介电隔离，所述介电隔离围绕所述第一区域、所述第二区域和所述第三区域，所述介电隔离与所述第一区域、所述第二区域和所述第三区域以及所述光电二极管主体邻接，所述介电隔离不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电隔离与所述浮动扩散节点之间。
20.根据权利要求19所述的设计结构，其中所述像素传感器单元进一步包括：
所述第二区域中的掩埋电子屏蔽，所述掩埋电子屏蔽与所述第二区域中的所述介电隔离和所述浮动扩散节点的底表面邻接，所述掩埋电子屏蔽不延伸到所述半导体层的顶表面，所述第二区域的部分置于所述掩埋电子屏蔽与所述半导体层的所述顶表面之间。
21.根据权利要求19所述的设计结构，其中所述像素传感器单元进一步包括：
介电隔离钝化层，其与所述第二区域中的所述介电隔离邻接，所述介电隔离钝化不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电钝化层与所述浮动扩散节点之间。
22.根据权利要求19所述的设计结构，其中所述像素传感器单元进一步包括：
钉扎层，其从所述半导体层的顶表面延伸到所述第二区域中，所述钉扎层与所述第二区域中的所述介电隔离邻接，所述钉扎层不与所述浮动扩散节点邻接，所述浮动扩散节点比所述钉扎层在所述第二区域中延伸得更远。
23.根据权利要求19所述的设计结构，其中所述像素传感器单元进一步包括以下项中的两项或更多项：
(i)在所述第二区域中的掩埋电子屏蔽，所述掩埋电子屏蔽与所述第二区域中的所述介电隔离和所述浮动扩散节点的底表面邻接，所述掩埋电子屏蔽不延伸到所述半导体层的顶表面，所述第二区域的部分置于所述掩埋电子屏蔽与所述半导体层的所述顶表面之间；
(ii)介电隔离钝化层，其与所述第二区域中的所述介电隔离邻接，所述介电隔离钝化不与所述浮动扩散节点邻接，所述第二区域的部分置于所述介电钝化层与所述浮动扩散节点之间；以及
(iii)钉扎层，其从所述半导体层的顶表面延伸到所述第二区域中，所述钉扎层与所述第二区域中的所述介电隔离邻接，所述钉扎层不与所述浮动扩散节点邻接，所述浮动扩散节点比所述钉扎层在所述第二区域中延伸得更远。
24.根据权利要求19所述的设计结构，其中所述设计结构以用于集成电路的布局数据的交换的数据格式驻留在存储介质上。
25.根据权利要求19所述的设计结构，其中所述设计结构包括网表。
CN201080041345.1A 2009-09-17 2010-09-02 制造全局快门像素传感器单元的结构和方法 Expired - Fee Related CN102498568B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/561,581 2009-09-17
US12/561,581 US8138531B2 (en) 2009-09-17 2009-09-17 Structures, design structures and methods of fabricating global shutter pixel sensor cells
PCT/US2010/047599 WO2011034737A2 (en) 2009-09-17 2010-09-02 Structures, design structures and methods of fabricating global shutter pixel sensor cells

Publications (2)

Publication Number Publication Date
CN102498568A true CN102498568A (zh) 2012-06-13
CN102498568B CN102498568B (zh) 2014-08-20

Family

ID=43729662

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201080041345.1A Expired - Fee Related CN102498568B (zh) 2009-09-17 2010-09-02 制造全局快门像素传感器单元的结构和方法

Country Status (7)

Country Link
US (1) US8138531B2 (zh)
JP (1) JP5731513B2 (zh)
CN (1) CN102498568B (zh)
DE (1) DE112010003704B4 (zh)
GB (1) GB2486607B (zh)
TW (1) TWI493700B (zh)
WO (1) WO2011034737A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658322A (zh) * 2012-11-09 2018-02-02 索尼公司 成像元件及其制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8637800B2 (en) 2011-04-19 2014-01-28 Altasens, Inc. Image sensor with hybrid heterostructure
KR20140047934A (ko) * 2012-10-15 2014-04-23 삼성전자주식회사 3차원 이미지 센서 및 이의 제조 방법
JP2015012240A (ja) * 2013-07-01 2015-01-19 ソニー株式会社 撮像素子および電子機器
US9496304B2 (en) 2013-08-15 2016-11-15 Omnivision Technologies, Inc. Image sensor pixel cell with switched deep trench isolation structure
KR102114343B1 (ko) * 2013-11-06 2020-05-22 삼성전자주식회사 센싱 픽셀 및 이를 포함하는 이미지 센서
JP6399301B2 (ja) * 2014-11-25 2018-10-03 セイコーエプソン株式会社 固体撮像装置およびその製造方法
JP6650668B2 (ja) * 2014-12-16 2020-02-19 キヤノン株式会社 固体撮像装置
US9729810B2 (en) 2015-03-23 2017-08-08 Tower Semiconductor Ltd. Image sensor pixel with memory node having buried channel and diode portions
US9865632B2 (en) 2015-03-23 2018-01-09 Tower Semiconductor Ltd. Image sensor pixel with memory node having buried channel and diode portions formed on N-type substrate
US9819883B2 (en) * 2015-12-03 2017-11-14 Omnivision Technologies, Inc. Global shutter correction
US9748330B2 (en) 2016-01-11 2017-08-29 Semiconductor Component Industries, Llc Semiconductor device having self-isolating bulk substrate and method therefor
US10026728B1 (en) 2017-04-26 2018-07-17 Semiconductor Components Industries, Llc Semiconductor device having biasing structure for self-isolating buried layer and method therefor
US10225498B2 (en) * 2017-05-16 2019-03-05 Bae Systems Information And Electronic Systems Integration Inc. pMOS/nMOS pixel design for night vision imaging sensor
US10224323B2 (en) 2017-08-04 2019-03-05 Semiconductor Components Industries, Llc Isolation structure for semiconductor device having self-biasing buried layer and method therefor
JP2019080081A (ja) * 2019-02-14 2019-05-23 株式会社ニコン 固体撮像素子および撮像装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859450A (en) * 1997-09-30 1999-01-12 Intel Corporation Dark current reducing guard ring
US6593607B1 (en) * 1999-09-30 2003-07-15 Pictos Technologies, Inc. Image sensor with enhanced blue response and signal cross-talk suppression
US20050151218A1 (en) * 2004-01-12 2005-07-14 Chandra Mouli Using high-k dielectrics in isolation structures method, pixel and imager device
CN1722457A (zh) * 2004-06-14 2006-01-18 豪威科技有限公司 采用不对称传输晶体管的有源像素单元
CN1875487A (zh) * 2003-09-03 2006-12-06 微米技术有限公司 成像光传感器中的暗电流抑制
US20080035957A1 (en) * 2006-06-05 2008-02-14 Jung-Ho Park Complementary Metal Oxide Semiconductor (CMOS) Image Sensor
CN101197388A (zh) * 2006-10-04 2008-06-11 索尼株式会社 固态成像装置及其制造方法以及电子装置
WO2008133144A1 (ja) * 2007-04-18 2008-11-06 Rosnes Corporation 固体撮像装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4604296B2 (ja) * 1999-02-09 2011-01-05 ソニー株式会社 固体撮像装置及びその製造方法
JP2000353801A (ja) * 1999-06-14 2000-12-19 Mitsubishi Electric Corp 固体撮像素子を有する半導体装置およびその製造方法
US7129979B1 (en) 2000-04-28 2006-10-31 Eastman Kodak Company Image sensor pixel for global electronic shuttering
US6566697B1 (en) 2000-11-28 2003-05-20 Dalsa, Inc. Pinned photodiode five transistor pixel
JP4270742B2 (ja) * 2000-11-30 2009-06-03 Ｎｅｃエレクトロニクス株式会社 固体撮像装置
US6462365B1 (en) * 2001-11-06 2002-10-08 Omnivision Technologies, Inc. Active pixel having reduced dark current in a CMOS image sensor
KR100494030B1 (ko) * 2002-01-10 2005-06-10 매그나칩 반도체 유한회사 이미지센서 및 그 제조 방법
JP3840203B2 (ja) * 2002-06-27 2006-11-01 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いたカメラシステム
US6853046B2 (en) * 2002-09-24 2005-02-08 Hamamatsu Photonics, K.K. Photodiode array and method of making the same
US7180111B1 (en) * 2003-01-08 2007-02-20 Cypress Semiconductor Corporation Gate n-well/p-substrate photodiode
US7078745B2 (en) * 2003-03-05 2006-07-18 Micron Technology, Inc. CMOS imager with enhanced transfer of charge and low voltage operation
EP1608023B1 (en) * 2003-03-06 2012-01-18 Sony Corporation Solid state image sensing device and production method therefor
US6921934B2 (en) * 2003-03-28 2005-07-26 Micron Technology, Inc. Double pinned photodiode for CMOS APS and method of formation
US6812539B1 (en) * 2003-04-10 2004-11-02 Micron Technology, Inc. Imager light shield
US7071505B2 (en) * 2003-06-16 2006-07-04 Micron Technology, Inc. Method and apparatus for reducing imager floating diffusion leakage
US7115855B2 (en) * 2003-09-05 2006-10-03 Micron Technology, Inc. Image sensor having pinned floating diffusion diode
US7745858B2 (en) * 2003-09-05 2010-06-29 Aptina Imaging Corporation Photodiode with self-aligned implants for high quantum efficiency and method of formation
KR100560309B1 (ko) * 2003-12-31 2006-03-14 동부아남반도체 주식회사 씨모스 이미지 센서 및 그 광 칼라 감도 감지 방법
JP4341421B2 (ja) * 2004-02-04 2009-10-07 ソニー株式会社 固体撮像装置
JP5230058B2 (ja) * 2004-06-07 2013-07-10 キヤノン株式会社 固体撮像装置およびカメラ
US7898010B2 (en) * 2004-07-01 2011-03-01 Micron Technology, Inc. Transparent conductor based pinned photodiode
US7176532B2 (en) * 2004-07-22 2007-02-13 Dialog Semiconductor Gmbh CMOS active pixel sensor with improved dark current and sensitivity
US7385238B2 (en) * 2004-08-16 2008-06-10 Micron Technology, Inc. Low dark current image sensors with epitaxial SiC and/or carbonated channels for array transistors
JP4585964B2 (ja) * 2004-12-16 2010-11-24 パナソニック株式会社 固体撮像装置
JP2006186261A (ja) * 2004-12-28 2006-07-13 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7368762B2 (en) * 2005-01-06 2008-05-06 Teledyne Licensing, Llc Heterojunction photodiode
EP1679749A1 (en) * 2005-01-11 2006-07-12 Ecole Polytechnique Federale De Lausanne Epfl - Sti - Imm - Lmis3 Semiconductor photodiode and method of making
US7808022B1 (en) * 2005-03-28 2010-10-05 Cypress Semiconductor Corporation Cross talk reduction
US7205591B2 (en) * 2005-04-06 2007-04-17 International Business Machines Corporation Pixel sensor cell having reduced pinning layer barrier potential and method thereof
KR100690884B1 (ko) * 2005-04-28 2007-03-09 삼성전자주식회사 이미지 센서 및 그 제조 방법
US7432121B2 (en) * 2005-05-24 2008-10-07 Micron Technology, Inc. Isolation process and structure for CMOS imagers
US7253461B2 (en) 2005-05-27 2007-08-07 Dialog Imaging Systems Gmbh Snapshot CMOS image sensor with high shutter rejection ratio
KR100721661B1 (ko) * 2005-08-26 2007-05-23 매그나칩 반도체 유한회사 이미지 센서 및 그 제조 방법
KR20070033718A (ko) * 2005-09-22 2007-03-27 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7633106B2 (en) * 2005-11-09 2009-12-15 International Business Machines Corporation Light shield for CMOS imager
US7728277B2 (en) * 2005-11-16 2010-06-01 Eastman Kodak Company PMOS pixel structure with low cross talk for active pixel image sensors
US7952158B2 (en) * 2007-01-24 2011-05-31 Micron Technology, Inc. Elevated pocket pixels, imaging devices and systems including the same and method of forming the same
KR100778854B1 (ko) * 2005-12-29 2007-11-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
JP2008028176A (ja) * 2006-07-21 2008-02-07 Fujifilm Corp 固体撮像素子ウェハの検査装置及び方法
KR100869744B1 (ko) * 2006-12-29 2008-11-21 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7821046B2 (en) * 2007-04-27 2010-10-26 Aptina Imaging Corporation Methods, structures and sytems for an image sensor device for improving quantum efficiency of red pixels
US7651883B2 (en) * 2007-05-09 2010-01-26 Sharp Laboratories Of America, Inc. High energy implant photodiode stack
KR101146590B1 (ko) * 2007-05-29 2012-05-16 삼성전자주식회사 다중우물 시모스 이미지센서 및 그 제조방법
KR100881016B1 (ko) * 2007-06-25 2009-01-30 주식회사 동부하이텍 이미지 센서 및 그 제조방법
JP4486985B2 (ja) * 2007-08-06 2010-06-23 シャープ株式会社 固体撮像装置および電子情報機器
JP5366396B2 (ja) * 2007-12-28 2013-12-11 キヤノン株式会社 光電変換装置の製造方法、半導体装置の製造方法、光電変換装置、及び撮像システム
EP2109143B1 (en) * 2008-04-09 2013-05-29 Sony Corporation Solid-state imaging device, production method thereof, and electronic device
US7915652B2 (en) * 2008-10-24 2011-03-29 Sharp Laboratories Of America, Inc. Integrated infrared and color CMOS imager sensor
US8021941B2 (en) * 2009-07-21 2011-09-20 International Business Machines Corporation Bias-controlled deep trench substrate noise isolation integrated circuit device structures

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859450A (en) * 1997-09-30 1999-01-12 Intel Corporation Dark current reducing guard ring
US6593607B1 (en) * 1999-09-30 2003-07-15 Pictos Technologies, Inc. Image sensor with enhanced blue response and signal cross-talk suppression
CN1875487A (zh) * 2003-09-03 2006-12-06 微米技术有限公司 成像光传感器中的暗电流抑制
US20050151218A1 (en) * 2004-01-12 2005-07-14 Chandra Mouli Using high-k dielectrics in isolation structures method, pixel and imager device
CN1722457A (zh) * 2004-06-14 2006-01-18 豪威科技有限公司 采用不对称传输晶体管的有源像素单元
US20080035957A1 (en) * 2006-06-05 2008-02-14 Jung-Ho Park Complementary Metal Oxide Semiconductor (CMOS) Image Sensor
CN101197388A (zh) * 2006-10-04 2008-06-11 索尼株式会社 固态成像装置及其制造方法以及电子装置
WO2008133144A1 (ja) * 2007-04-18 2008-11-06 Rosnes Corporation 固体撮像装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107658322A (zh) * 2012-11-09 2018-02-02 索尼公司 成像元件及其制造方法
CN107658322B (zh) * 2012-11-09 2021-04-16 索尼公司 成像元件及其制造方法

Also Published As

Publication number Publication date
TWI493700B (zh) 2015-07-21
TW201138079A (en) 2011-11-01
JP5731513B2 (ja) 2015-06-10
GB2486607A (en) 2012-06-20
CN102498568B (zh) 2014-08-20
JP2013505580A (ja) 2013-02-14
GB201204572D0 (en) 2012-05-02
US8138531B2 (en) 2012-03-20
DE112010003704B4 (de) 2015-10-22
WO2011034737A2 (en) 2011-03-24
DE112010003704T5 (de) 2012-10-18
GB2486607B (en) 2014-01-08
WO2011034737A3 (en) 2011-06-30
US20110062542A1 (en) 2011-03-17

Similar Documents

Publication Publication Date Title
CN102498568B (zh) 制造全局快门像素传感器单元的结构和方法
US8507962B2 (en) Isolation structures for global shutter imager pixel, methods of manufacture and design structures
TWI493699B (zh) 使用共用浮動擴散之影像感測器像素結構
KR100614653B1 (ko) 백점 및 오버플로우의 문제없이 글로벌 노출이 가능한씨모스 이미지 센서 및 그 제조 방법
US8298853B2 (en) CMOS pixel sensor cells with poly spacer transfer gates and methods of manufacture
US9106854B2 (en) Pixel sensor cell with hold node for leakage cancellation and methods of manufacture and design structure
JP2010212668A (ja) 遮光部を含む画素センサ・セルおよび製造方法
US20110193146A1 (en) Charge Carrier Barrier for Image Sensor
JP2004253729A (ja) 固体撮像装置およびその製造方法
US8592244B2 (en) Pixel sensor cells and methods of manufacturing
US20080059930A1 (en) Mesa Optical Sensors and Methods of Manufacturing the Same
US7919347B2 (en) Methods of fabricating P-I-N diodes, structures for P-I-N diodes and design structure for P-I-N diodes
US8383443B2 (en) Non-uniform gate dielectric charge for pixel sensor cells and methods of manufacturing
CN105489625B (zh) 一种全局曝光像元的防漏光存储电容结构及其形成方法
US8492214B2 (en) Damascene metal gate and shield structure, methods of manufacture and design structures
CN115775806A (zh) Cmos图像传感器像素单元制备方法
Lee et al. Analytical Model of the Vertical Pinned Photodiode
CN104347684A (zh) 通过器件隔离结构隔离的半导体开关器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171109

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171109

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140820

Termination date: 20190902

CF01 Termination of patent right due to non-payment of annual fee