CN102804755A - 图像拾取器件和图像拾取系统 - Google Patents

Abstract

在采用像素共享技术的图像传感器中，如果使用传统的电路，则存在无法正确地选择像素的风险，导致不正确的操作。除了用于存储读取行地址的第一存储单元和用于存储快门行地址的第二存储单元之外，在行选择单元中设置用于控制多个像素所共享的元件的第三存储单元。

Description

图像拾取器件和图像拾取系统

技术领域

本发明涉及一种图像拾取器件和图像拾取系统。

背景技术

电子摄像机或电子静态照相机中所使用的图像拾取器件的例子包括MOS传感器或X-Y地址传感器。X-Y地址传感器通过指定地址来从位于指定位置处的像素获得信号。通过该特征，X-Y地址传感器实现“全像素读取模式”和“缩小读取模式”，在“全像素读取模式”下，获得所有像素的信号，在“缩小读取模式”下，跳过一些行和列，并且从其它像素获得信号。

在PTL1中，提供第一存储部件和第二存储部件，以便在例如“缩小读取模式”下执行复杂的快门操作，第一存储部件存储将对其执行快门扫描的地址，第二存储部件存储将对其执行读取扫描的地址。此外，PTL1还可公开了由多个像素共享浮置扩散的像素共享技术，而且还公开了用于在该技术中选择像素的电路，所述浮置扩散临时保持存储在像素中的电荷，并且是这些像素中所包括的晶体管的一部分。

引文列表

PTL

PTL 1：日本专利公开No.2008-288903

发明内容

技术问题

然而，如果PTL1中所公开的电路用在利用像素共享技术的图像传感器中，则可能不能适当地执行像素的选择，因此，可能执行不正确的操作。

本发明的目的是提供一种即使当利用像素共享技术时也防止执行不正确的操作的图像拾取器件、图像拾取系统和用于驱动该图像拾取器件的方法。

问题的解决方案

本发明提供一种图像拾取器件，包括：像素阵列，所述像素阵列包括按矩阵布置的多个像素；和行选择单元，所述行选择单元选择像素行之一，并且所述行选择单元包括：地址产生单元，其用时分复用法产生与像素行之一的地址对应的地址信号；解码器，其对由所述地址产生单元产生的地址信号进行解码，并且输出所得的解码的值；第一存储单元，其存储与要从其读取信号的像素行之一的地址对应的解码的值；和第二存储单元，其存储与要被初始化的像素行之一的地址对应的解码的值。在按矩阵布置的像素之中，相邻行中所包括的多个像素形成具有各自的共享晶体管的多个像素块，并且所述行选择单元还包括第三存储单元，其存储与包括共享晶体管的像素块之一对应的解码的值。

本发明的有益效果

根据本发明，即使当利用像素共享技术时，也可适当地选择像素，并且也可防止执行不正确的操作。

附图说明

图1是示意性地示出根据本发明的图像拾取器件的框图。

图2是示出根据第一实施例的图像拾取器件的配置的电路图。

图3是示出根据第一实施例的图像拾取器件的操作的定时图。

图4是示出根据第二实施例的图像拾取器件的配置的电路图。

图5是示出根据第二实施例的图像拾取器件的操作的定时图。

图6是示出根据第三实施例的图像拾取器件的操作的定时图。

图7是示出根据第四实施例的图像拾取器件的配置的电路图。

图8是示出根据第四实施例的图像拾取器件的操作的定时图。

图9是示出根据第五实施例的图像拾取器件的配置的电路图。

图10是示出根据第五实施例的图像拾取器件的操作的定时图。

图11是示意性地示出根据第六实施例的图像拾取系统的框图。

具体实施方式

为了阐明本发明的优点，将详细描述在PTL1中所公开的配置中会出现的问题。

通常使用在包括按矩阵布置的像素的像素区域中使用多个行选择单元来选择像素的技术。将作为例子描述下述情况，即，使用两个行选择单元之一来选择奇数行的像素，并且使用所述选择单元中的另一个来选择偶数行的像素。假设彼此相邻的第一行和第二行的像素共享浮置扩散部分（以下称为“FD”部分），则第一行的像素由所述行选择单元之一控制，第二行的像素由所述行选择单元中的另一个控制。

当共享FD部分的两个像素用作单个像素块并且多个像素块按矩阵布置时，可以对某一像素块中所包括的第一行的像素执行快门操作，并且可以不对同一像素块中所包括的第二行的像素执行快门操作。

当在这种情况下使用PTL1中所公开的电路时，在控制第一行的像素的电路中，用于选择快门行的锁存器输出“1”，而在控制第二行的像素的电路中，用于选择快门行的锁存器输出“0”。这里，当信号STR被输入以执行快门操作时，控制第一行的像素的电路输出信号RST“1”，而控制第二行的像素的电路输出信号RST“0”。也就是说，不同的信号从两个不同的选择电路输出，因此，由信号RST控制的开关是否为导电状态是不确定的。因此，可能执行不正确的操作。

第一实施例

将参照附图来描述本发明的第一实施例。

图1是示意性地示出根据本发明的图像拾取器件的框图。图像拾取器件1包括像素阵列10、行选择单元20L和20R、地址产生单元30、定时产生单元40和水平传输单元50。这些组件可布置在同一半导体基板上，并且它们中的一些可布置在不同的半导体基板上。

像素阵列10包括按矩阵布置的多个像素。相邻行的像素共享电路。以下，共享电路的多个像素被称为“像素块”。也就是说，像素阵列10包括按矩阵布置的多个像素块。

行选择单元20L和20R将像素阵列10夹在它们之间。行选择单元20L选择像素阵列10中的奇数行的像素，而行选择单元20R选择像素阵列10中的偶数行的像素。具体地讲，用作第一行选择电路的行选择单元20L和用作第二行选择电路的行选择单元20R被配置为交替地选择像素阵列10中的像素行。

此外，行选择单元20L包括地址解码器21L、第一存储单元22L、第二存储单元23L、第三存储单元24L和像素脉冲产生单元25L。地址解码器21L输出通过对由地址产生单元30产生的地址值进行解码而获得的解码的值，并且选择与该地址值对应的地址。

第一存储单元22L存储从地址解码器21L输出的解码的值。第一存储单元22L的输出用作从像素阵列10中所包括的像素读取信号的行的地址。

第二存储单元23L存储从地址解码器21L输出的解码的值。第二存储单元23L的输出用作像素阵列10中的像素中所包括的光电转换单元被重置的行的地址。

第三存储单元24L存储从地址解码器21L输出的解码的值。第三存储单元24L的输出用于控制由像素阵列10的像素块中所包括的多个像素共享的元件。

地址产生单元30基于从定时产生单元40供给的信号来产生地址值，并且将所产生的地址值供给行选择单元20L和20R。地址产生单元30用时分复用法输出地址信号vaddr，以使得单个地址解码器选择多个地址。更具体地讲，地址产生单元包括产生地址值的多个电路，基于从定时产生单元40供给的信号来选择这些电路之一的输出，并且输出所选的输出作为地址信号vaddr。

定时产生单元40供给用于控制地址产生单元30何时产生地址值的信号，并且供给用于控制行选择单元20L和20R以及水平传输单元50的操作定时的信号。

水平传输单元50从输出端子out输出通过垂直信号线vline(n)从像素阵列10读取的信号。具体地讲，水平传输单元50包括对于各条垂直信号线vline(n)提供的放大器、AD转换器、CDS电路和线存储器电路，并且使用水平扫描电路从输出端子out连续地输出从像素阵列10读取的信号。线存储器电路可以是模拟存储器或数字存储器（诸如SRAM和锁存电路）。

行选择单元20L和20R彼此具有相同的配置，因此，省略行选择单元20R的描述。水平扫描电路可由解码器构成，以使得任意行可被访问。通过这样，随机访问与行选择单元20L和20R组合实现。显然，即使当行选择单元和水平扫描电路由解码器构成时，也按地址次序连续地执行扫描。

图2是图1中所示的配置的详细电路图，除了定时产生单元40和水平传输单元50之外。

像素阵列10包括布置在其中的多个像素块1100、1101等，并且在图2中，提取了按四行一列的矩阵布置的像素块。像素块1100包括四个像素。第一行的像素包括作为光电转换单元的光电二极管D1101、传输晶体管M1101-1、放大晶体管M1103、用作重置单元的重置晶体管M1140和选择晶体管M1105。当使传输晶体管M1101-1变为导通状态时，存储在光电二极管D1101中的电荷被传输到放大晶体管M1103的栅极节点。虽然未示出，但是放大晶体管M1103的栅极与浮置扩散部分连接，该浮置扩散部分用作半导体基板上的传输晶体管M1101-1的第一主电极，并且光电二极管的电荷被传输到该浮置扩散部分。以下，浮置扩散单元被称为“FD部分”。放大晶体管M1103具有第一主电极和第二主电极，第一主电极接收电源电压vcc的供给，第二主电极通过选择晶体管M1105与垂直信号线vline(n)之一连接。当使选择晶体管M1105变为导通状态时，放大晶体管M1103与和垂直信号线vline(n)连接的电流源一起形成源极跟随器电路，并且输出与FD部分的电势对应的信号。重置晶体管M1104的第一主电极与FD部分连接。当使重置晶体管M1104变为导通状态时，重置晶体管M1104根据供给到第二电极的电势对FD部分进行重置。第二行的像素包括光电二极管D1102、传输晶体管M1101-2、放大晶体管M1103、用作重置单元的重置晶体管M1104和选择晶体管M1105。类似地，第三行和第四行的像素中的每个包括光电二极管、传输晶体管、放大晶体管和重置晶体管。这四个像素共享放大晶体管M1103、重置晶体管M1104和选择晶体管M1105。与像素块1100一样，在像素块1101、1102等中的每个中，放大晶体管M1103、重置晶体管M1104和选择晶体管M1105由相邻四行的像素共享。

地址解码器21L基于从定时产生单元40供给的控制信号来接收从地址产生单元30输出的地址信号vaddr。地址信号vaddr是n比特信号，例如，使用高位的(n-1)个比特来表示像素块，并且使用n个比特来表示像素块内的像素。在图2中，解码的值vdecu(x)使用n个比特（0≤x≤(2^(n-1))-1）来设置，并且解码的值vdec(y)使用低位的n个比特（0≤y≤(2^n)-1）来设置。注意，当像素块包括两个像素时，用具有m个比特的地址信号的m个比特来表示像素块。

第一存储单元22L中所包括的多个第一存储电路1220L、1221L等包括各自的存储1比特数据的D锁存器。第一存储电路1220L中所包括的D锁存器具有D端子和G端子，该D端子与地址解码器21L的输出vdec(0)连接，该G端子与传送信号platen_rd的线连接。第一存储电路1221L、1222L等类似地包括各自的D锁存器，但是其D端子共同地与地址解码器21L的不同输出连接。传送信号platen_rd的线也共同地与其它存储电路1221L、1222L等连接。

第二存储单元23L中所包括的第二存储电路1230L、1231L等包括各自的AND电路和各自的SR锁存器，所述SR锁存器具有与和所述AND电路的对应输出连接的S端子。AND电路的第一输入端子与地址解码器21L的输出vdec(0)连接，第二输入端子与传送信号platen_sh_1的线连接。SR锁存器的R端子与传送信号platrst_sh_1的线连接。传送信号platrst_sh的线也共同地与第二存储单元中所包括的其它第二存储电路1231L、1232L等连接。

第三存储单元24L中所包括的第三存储电路1240L、1241L等包括各自的AND电路和各自的SR锁存器，所述SR锁存器具有与对应的AND电路的输出连接的S端子。AND电路的第一输入端子与地址解码器21L的输出vdecu(0)连接，第二输入端子与传送信号platen_shf的线连接。SR锁存器的R端子共同地与传送信号platrst_sh的线连接。传送信号platen_shf和platrst_sh的线也共同地与第三存储单元中所包括的其它第三存储电路1241L、1242L等连接。

像素脉冲产生单元25L中所包括的像素脉冲产生电路1250L、1251L等中的每个包括AND电路和OR电路。然而，这些电路的配置不限于本实施例的配置。像素脉冲产生电路1250L输出将作为信号pres(0)、psel(0)、ptx1(0)和ptx3(0)供给像素块1100的信号presi、pseli、ptx1i和ptx2i。信号presi是作为以下两个逻辑AND的逻辑OR而产生的：即，输出第一存储电路1220L与1221L的逻辑OR的OR电路的输出与信号pres_rd的逻辑AND；以及第三存储电路1240L的输出与信号pres_sh的逻辑AND。信号pseli是作为以下两者的逻辑OR而产生的：即，输出第一存储电路1220L与1221L的逻辑OR的OR电路的输出；以及信号psel。然后，ptx1i是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路1220L的输出与信号ptx_rd_1的逻辑AND；以及第二存储电路1230L的输出与信号ptx_sh的逻辑AND。信号ptx2i是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路1221L与信号ptx_rd_1的逻辑AND；以及第二存储电路1231L的输出与信号ptx_sh的逻辑AND。

将描述行选择单元20R的与行选择单元20L的配置不同的配置。因为行选择单元20R控制像素阵列10的偶数行的像素，所以与行选择单元20L的不同之处在于，从像素脉冲产生单元25R输出的信号被供给偶数行的像素。因此，第二存储单元23R接收信号platen_sh_2，而不是供给第二存储单元23L的信号platen_sh_1。类似地，像素脉冲产生单元25R接收信号ptx_rd_2，而不是供给像素脉冲产生单元25L的信号ptx_rd_1。对于其它单元，相同信号被供给行选择单元20L和20R。

注意，信号platen_rd、platen_sh_1、platen_sh_2、platrst_sh、platen_shf、ptx_rd_1、ptx_rd_2、ptx_sh、pres_rd、pres_sh和psel由定时产生单元40产生。

接着，将参照图3中所示的定时图来描述图1和图2中所示的图像拾取器件1的操作。当指代字符L和R在以下描述中没有特别描述时，行选择单元20L和20R执行相同的操作。

这里，将作为例子描述下述情况，即，在像素阵列10中，从第一行的像素、第四行的像素、第七行的像素等读取信号，并且除了第一行至第三行组合之外，还对第四行至第六行组合、第七行至第九行组合、等等、第N行至第(N+2)行组合、第(N+3)行至第(N+5)行组合、第(N+6)行至第(N+8)行组合等等执行快门（shutter）操作。快门操作是指光电二极管的重置，也被称为像素的初始化。假设，在图3中所示的时间t100，第二存储单元23和第三存储单元24中所包括的SR锁存器保持低电平。

首先，在时间t100，从外部设备（未示出）将水平同步信号供给定时产生单元40，在时间t101，定时产生单元40使信号platen_rd变为高电平。在时间t102，因为从地址产生单元30供给的地址信号vaddr的值R1为“0”，所以仅使地址解码器21的输出之中的输出vdecu(0)和vdec(0)变为高电平。也就是说，使第一存储电路1220的D锁存器的输出变为高电平。水平同步信号定义水平同步时间段，在该水平同步时间段内，读取与一行的像素对应的信号。

当在时间t102使信号psel变为高电平时，由于第一存储电路1220L和1220R中所包括的D锁存器的输出与信号psel的逻辑AND，使像素块1100中所包括的选择晶体管M1005变为高电平。因此，像素块1100中所包括的放大晶体管M1003与连接至垂直信号线vline(n)的电流源（未示出）一起形成源极跟随器，并且将与FD部分F1101的电势对应的信号供给垂直信号线vline(n)中的对应一条。

当在时间t103使信号pres_rd变为高电平时，由于信号pres_rd与第一存储器电路1220L和1220R的输出的逻辑AND，使将供给像素块1100的信号pres(0)变为高电平。

在从时间t103到时间t105的时间段内，使像素块1100中所包括的重置晶体管M1104变为导通状态，并且FD部分F1101被重置。这里，具有与FD部分F1101的重置对应的电平的信号被供给垂直信号线vline(n)中的对应一条，并且该信号包括由重置晶体管M1104、放大晶体管M1004和FD部分F1101产生的噪声分量。在水平传送单元50包括CDS电路的配置中，在该时间段内被供给垂直信号线vline(n)的信号被采样。

当在时间t106使信号ptx_rd_1变为高电平时，由于信号ptx_rd_1与第一存储电路1220L中所包括的锁存器的输出的逻辑AND，使将供给像素块1100的信号ptx1(0)变为高电平，因此，使传输晶体管M1001-1变为导通状态。通过这样，存储在光电二极管D1101中的电荷被传输到FD部分F1101，因此，FD部分F1101的电势改变，并且供给垂直信号线vline(n)中的对应一条的信号的电平改变。该信号相对于在FD部分F1101被重置之后立即获得的电平改变通过光电转换产生的电荷量。因此，噪声分量可通过获得该信号与存储在CDS电路中的噪声分量之间的差来降低。

在时间t107，从地址产生单元30供给的地址信号vaddr的值从R1变为S11。注意，“S11”表示要被重置（将被进行快门操作）的像素的地址，并且在此刻为“0”。因此，在从地址解码器21供给的信号之中，仅使信号vdecu(0)和vdec(0)变为高电平。

此外，在时间t107，使信号latrst_sh变为高电平，因此，第二存储单元23和第三存储单元24的SR锁存器被重置。

在时间t108，使信号platen_sh_1、platen_sh_2、platen_shf变为高电平。由于信号platen_sh_1、platen_sh_2与信号vdec(0)的逻辑AND，使第二存储电路1230L和1230R中所包括的SR锁存器的输出变为高电平。此外，由于信号platen_shf与vdecu(0)的逻辑AND，使第三存储电路1240L和1240R的输出变为高电平。

其后，使从地址产生单元30供给的地址信号vaddr的值变为S12。这里，值S12为“1”。因此，在从地址解码器21供给的信号之中，仅使信号vdecu(0)和vdec(1)变为高电平。

在时间t109，使信号platen_sh_1和platen_shf变为高电平。由于信号platen_sh_1与vdec(1)的逻辑AND，使第二存储电路1231L的SR锁存器的输出变为高电平。此外，由于信号platen_shf与vdecu(0)的逻辑AND，使第三存储电路1240L和1240R的SR锁存器的输出变为高电平。

通过上述从时间t107到时间t109执行的操作，与第一行至第三行中所包括的像素对应的第二存储电路1230L、1230R和1231L以及第三存储电路1240L和1240R被设置为高电平。

应该注意，与第三行中的像素对应的地址使用值S12来设置，并且第二存储电路1231L使用信号platen_sh_1来设置，同时，第三存储电路1240L和1240R使用信号platen_shf来设置。在本实施例中，第一行至第三行中所包括的像素在像素块1100中被重置，以便对第一行至第三行进行重置，但是第四行中所包括的像素不被重置。在PTL1中所公开的配置中，对于第一行至第三行中的像素，意图使重置晶体管导通，而对于第四行中的像素，意图使重置晶体管截止，因此，可能执行不正确的操作。另一方面，在本发明中，提供第三存储单元，以便控制由像素块中所包括的多个像素共享的晶体管。因此，即使在像素块中所包括的一些像素被重置、但是其它像素不被重置的情况下，也可执行适当的操作。

从时间t110开始，类似地对第N行至第(N+2)行执行从时间t107开始的操作，以使得第二存储单元和第三存储单元的锁存器被设置。通过上述操作，六行（包括第一行至第三行和第N行至第(N+2)行）像素被设置为要进行快门操作的像素。在图3中，示出了地址信号vaddr被设置为S22、其后变为R1的例子。然而，地址信号vaddr的值可保持为S22。

定时产生单元40使上述CDS电路在使已在时间t105变为高电平的信号ptx_rd_1变为低电平之后执行采样操作。然后，在已被CDS电路处理的信号被存储在线存储器中之后，定时产生单元40控制水平传输单元50，以使得水平传输单元50从输出端子out输出与第一行的像素对应的信号。

在时间t111，开始读取第五行中的像素的操作。对第四行执行的读取操作类似于以上参照时间t100到t111描述的、对第一行执行的读取操作。

因为第四行中所包括的像素包括在像素块1100的第四行中，所以在时间t117，供给信号ptx_rd_2，而不是信号ptx_rd_1。此外，从时间t118开始，设置与第四行至第六行和第(N+3)行至第(N+5)行中所包括的像素对应的第二存储单元和第三存储单元。然而，因为第四行中的像素包括在像素块1100的第四行中，所以当供给信号platen_sh_1和platen_sh_2时的定时不同于对第二行执行的读取操作中的定时。

当在时间t115使信号ptx_sh和pres_sh变为高电平时，第一行至第三行和第N行至第(N+2)行中所包括的像素的重置晶体管和传输晶体管导通。因此，第一行至第三行和第N行至第(N+2)行中的像素被重置。

如上所述，根据本实施例，因为地址被存储在第三存储单元中以用于控制同一像素块中所包括的共享元件，所以即使当要被重置的像素和不要被重置的像素包括在同一像素块中时，也可执行适当的操作。

第二实施例

参照附图，将描述本发明的第二实施例。图4是图1中所示的配置的除了定时产生单元40和水平传输单元50之外的详细电路图。

像素阵列10包括布置在其中的多个像素块2100、2101等。在图2中，提取了按四行一列的阵列布置的像素块。像素块2100包括两个像素。第一行的像素包括用作光电转换单元的光电二极管D2101、用作传输单元的传输晶体管M2101、用作像素输出单元的放大晶体管M2103和用作重置单元的重置晶体管M2104。当使传输晶体管M2101变为导通状态时，存储在光电二极管D2101中的电荷被传输到放大晶体管M2103的栅极节点。虽然未示出，但是在半导体基板上，放大晶体管M2103的栅极与用作传输晶体管M2101的第一主电极的FD部分连接，并且从光电二极管供给的电荷被传输到FD部分。放大晶体管M2103具有第一主电极和第二主电极，第一主电极接收电源电压vcc的供给，第二主电极与垂直信号线vline(n)中的对应一条连接。放大晶体管M2103和与垂直信号线vline(n)连接的电流源形成输出与FD部分的电势对应的信号的源极跟随器。重置晶体管M2104具有与FD部分连接的第一主电极。当使重置晶体管M2104变为导通状态时，重置晶体管M2104基于供给其第二主电极的电势来对FD部分进行重置。第二行中的像素包括光电二极管D2102、传输晶体管M2102、用作像素输出单元的放大晶体管M2103和用作重置单元的重置晶体管M2104。这两个像素共享放大晶体管M2103和重置晶体管M2104。与像素块2100一样，像素块2101、2102等中的每个具有相邻两行的两个像素，这些像素共享放大晶体管和重置晶体管。从该描述可见，本实施例中的像素与第一实施例中的像素的不同之处在于，每个像素不包括选择晶体管。

地址解码器21L根据从定时产生单元40供给的控制信号来接收从地址产生单元30供给的地址信号vaddr。地址信号vaddr为n比特信号，并且具有与布置在像素阵列10中的像素块中所包括的奇数行的像素之一对应的值。例如，当地址信号vaddr具有与“1”对应的值时，地址解码器21L输出高电平的信号vdec(1)，并且另一个输出低电平的信号vdec(0)、vdec(2)等。

第一存储单元22L中所包括的多个存储电路2220L、2221L等包括D锁存器，每个D锁存器存储1比特数据。存储电路2220L中所包括的D锁存器具有D端子和G端子，该D端子与地址解码器21L的输出vdec(0)连接，该G端子与用于传送信号platen_rd的线连接。与存储电路2220L一样，第一存储电路2221L、2222L等每个均包括D锁存器。然而，不同的输出从地址解码器21L供给不同的D锁存器。用于传送信号platen_rd的线也共同地与第一存储电路2221L、2222L等连接。

第二存储单元23L中所包括的第二存储电路2230L、2231L等中的每个包括AND电路和SR锁存器，该SR锁存器具有与该AND电路的输出连接的S端子。AND电路的第一输入端子与地址解码器21L的输出vdec(0)连接，第二输入端子与用于传送信号platen_sh_1的线连接。锁存器的R端子与用于传送信号platrst_sh的线连接。用于传送信号platrst_sh的线还共同地与第二存储电路2231L、2232L等连接。

第三存储单元24L中所包括的第三存储电路2240L、2241L等中的每个包括AND电路和SR锁存器，该SR锁存器具有与该AND电路的输出连接的S端子。AND电路的第一输入端子与地址解码器21L的输出vdec(0)连接，第二输入端子与用于传送信号platen_shf的线连接。SR锁存器的R端子与用于传送信号platrst_sh的线连接。传送信号platen_shf和platrst_sh的线共同地与第三存储单元中所包括的其它存储电路2241L 2242L等连接。

像素脉冲产生单元25L中所包括的像素脉冲产生电路2250L、2251L等中的每个包括AND电路和OR电路。然而，这些电路的配置不限于本实施例的配置。像素脉冲产生电路2250L输出作为信号vres(0)、pres(0)和ptxi(0)供给像素块2100的信号vresi、presi和ptxi。信号vresi是作为以下两个逻辑AND的逻辑OR而产生的：即，存储电路2220L的输出与信号vres_rd的逻辑AND；以及第三存储电路2240L的输出与信号vres_sh的逻辑AND。信号presi是作为以下两个逻辑AND的逻辑OR而产生的：即，存储电路2220L的输出与信号pres_rd的逻辑AND；以及第三存储电路2240L的输出与信号pres_sh的逻辑AND。此外，信号ptxi是作为以下两个逻辑的AND的逻辑OR而产生的：即，存储电路2220L的输出与信号ptx_rd_1的逻辑AND；以及第二存储电路2230L的输出与信号ptx_sh的逻辑AND。

将描述行选择单元20R的与行选择单元20L的部分不同的部分。

因为行选择单元20R控制像素阵列10中所包括的偶数行的像素，所以从像素脉冲产生单元25R输出的信号被输入到偶数行的像素，这不同于行选择单元20L。因此，信号platen_sh_2被供给第二存储单元23R，而不是供给第二存储单元23L的信号platen_sh_1。类似地，信号ptx_rd_2被供给像素脉冲产生单元25R，而不是供给像素脉冲产生单元25L的信号ptx_rd_1。供给行选择单元20R的其它信号与供给行选择单元20L的其它信号相同。

注意，信号platen_rd、platen_sh_1、platen_sh_2、platrst_sh、platen_shf、ptx_rd_1、ptx_rd_2、ptx_sh、pres_rd、pres_sh、vres_rd和vres_sh由定时产生单元40产生。

接下来，将参照图5中的定时图来描述图1和图2中所示的图像拾取器件1的操作。以下，当指代字符L和R没有特别描述时，行选择单元20L和20R执行相同的操作。

这里，将描述下述示例性情况，即，从像素阵列10中的第二行、第五行、第八行等中的像素读取信号，并且对以下像素进行快门操作：即，包括关注像素以及在该关注像素前面和后面的三行（即，第一行至第三行、第四行至第六行、第七行至第九行等）中所包括的像素，另外，还有第N行至第(N+2)行、第(N+3)行至第(N+5)行、第(N+6)行至第(N+8)行等中的像素。注意，在图5中所示的时间t100，第二存储单元23和第三存储单元24的SR锁存器保持低电平。

当在时间t200从外部设备（未示出）将水平同步信号供给定时产生单元40时，定时产生单元40在时间t201输出信号pres_rd，并且在时间t202进一步输出信号platen_rd。在时间t202从地址产生单元30供给的地址信号vaddr的值R1为“0”，因此，仅使地址解码器21的输出之中的输出vdec(0)变为高电平。也就是说，使第一存储电路的D锁存器的输出变为高电平。因此，通过使用D锁存器的输出与信号pres_rd的逻辑AND，使将供给像素块2100的信号pres(0)变为高电平。

当在时间t203使信号vres_rd变为高电平时，由于信号vres_rd与第一存储电路2220的输出的逻辑AND，使供给像素块2100的信号vres(0)变为高电平。

在从时间t203到时间t204的时间段内，像素块2100中所包括的重置晶体管M2104处于导通状态。因此，FD部分F2101被高电平的信号vres(0)重置，并且像素块变为被选状态，在被选状态下，该像素块的输出被供给垂直信号线vline(n)中的对应一条。这里，具有与FD部分F2101的重置对应的电平的信号被供给垂直信号线vline(n)，并且该信号包括由放大晶体管M2103、重置晶体管M2104和FD部分F2101产生的噪声分量。如果水平传输单元50包括CDS电路，则对直到时间t205为止供给垂直信号线vline(n)的信号进行采样。

当在时间t205使信号ptx_rd_2变为高电平时，由于信号ptx_rd_2与第一存储电路2220R的锁存器的输出的逻辑AND，使将供给像素块2100的信号ptx2(0)变为高电平，因此，使传输晶体管M2102变为导通状态。通过这样，存储在光电二极管D2102中的电荷被传输到FD部分F2101，因此，FD部分F2101的电势改变，并且供给垂直信号线vline(n)的信号的电平改变。此时，该信号的电平相对于在FD部分F2101被重置之后立即获得的电平改变与通过光电转换产生的电荷量对应的量。因此，噪声分量可通过获得该信号与存储在CDS电路中的噪声分量之间的差来降低。以这种方式，完成从第二行的像素读取信号的操作。

在时间t206，从地址产生单元30供给的地址信号vaddr的值从R1变为S11。值S11表示要被重置（将进行快门操作）的像素的地址，并且值S11在此刻为“0”。因此，在地址解码器21的输出之中，仅使输出vdec(0)变为高电平。

此外，在时间t206，使信号latrst_sh变为高电平。通过这样，第二存储单元23和第三存储单元24的SR锁存器被重置。

在时间t207，使信号platen_sh_1和platen_shf变为高电平。分别地，由于信号platen_sh_1与输出vdec(0)的逻辑AND和信号platen_shf与输出vdec(0)的逻辑AND，使第二存储电路2230L的SR锁存器的输出和第三存储电路2240的SR锁存器的输出变为高电平。

其后，从地址产生单元30供给的地址信号vaddr的值变为S12。这里，值S12为“0”。因此，在地址解码器21的输出之中，仅使信号输出vdec(0)变为高电平。

在时间t208，使信号platen_sh_2和platen_shf变为高电平。使第二存储电路2230R的SR锁存器的输出和第三存储电路2240的SR锁存器的输出变为高电平。

其后，从地址产生单元30供给的地址信号vaddr的值变为S13。这里，值S13为“1”。因此，在从地址解码器21输出的信号之中，仅使信号vdec(1)变为高电平。

在时间t209，使信号platen_sh_1和platen_shf变为高电平。分别地，由于信号platen_sh_1与信号vdec(1)的逻辑AND和信号platen_shf与信号vdec(1)的逻辑AND，使第二存储电路2231L的SR锁存器的输出和第三存储电路2241的SR锁存器的输出变为高电平。

通过在从时间t206到时间t209的时间段内执行的操作，第二存储电路2230L、2230R和2231L以及第三存储电路2240L、2240R和2241L被设置为高电平。

应该注意，与第三行的像素对应的地址使用值S13来设置，并且第二存储电路2231L使用信号platen_sh_1来设置，同时，第三存储电路2241L和2241R使用信号platen_shf来设置。因为在本实施例中第一行至第三行被重置，所以在像素块2101中，这些行之一（第三行）中的像素被重置，另一行（第四行）中的像素不被重置。就PTL1中所公开的配置而言，对于第三行中所包括的像素，意图使重置晶体管导通，而对于第四行中所包括的像素，意图使重置晶体管导通，因此，可能执行不正确的操作。另一方面，在本发明中，提供第三存储单元来控制由像素块中所包括的多个像素共享的晶体管。通过这样，即使当像素块中所包括的一些像素被重置、而同一像素块中所包括的其它像素不被重置时，也可执行适当的操作。

从时间t210开始，对第N行至第(N+2)行执行相同的操作，并且对应的第二存储单元和第三存储单元的锁存器被设置。通过该操作，六行（即，第一行至第三行和第N行至第(N+2)行）中的像素被设置为要进行快门操作的像素。在图5中，示出了地址信号vaddr的值在地址信号vaddr被设置为值S23之后变为R1的情况。然而，该值可保持为S23。

定时产生单元40使上述CDS电路在使已在时间t205变为高电平的信号ptx_rd_2变为低电平之后执行采样操作。然后，定时产生单元40控制水平传输单元50，以使得在已被CDS电路处理的信号被存储在线存储器中之后，从输出端子out输出与第二行中的像素对应的信号。

在时间t211，开始读取第五行的像素的操作。对第五行执行的读取操作与对第二行执行的、在从时间t200到时间t211的时间段内执行的读取操作相同。

因为第五行中的像素包括在像素块2102的第一行中，所以在时间t218供给信号ptx_rd_1，而不是信号ptx_rd_2。此外，虽然从时间t219开始设置与第四行至第六行和第(N+3)行至第(N+5)行对应的第二存储单元和第三存储单元，但是因为第四行中的像素对应于像素块2101的第二行，所以当供给信号platen_sh_1和platen_sh_2时的定时不同于对第二行执行的读取操作时的定时。

当在时间t214处信号vres_sh变为高电平时，由于信号vres_sh与和第一行至第三行以及第N行至第(N+2)行对应的第三存储单元24的相应输出的相应逻辑AND，所以使与第一行至第三行和第N行至第(N+2)行中的像素对应的信号vresi变为高电平。

当使信号ptx_sh和pres_sh变为高电平时，分别地，由于信号ptx_sh和pres_sh与第二存储单元的相应输出和第三存储单元的各个输出的逻辑AND，所以第一行至第三行和第N行至第(N+2)行中的像素的重置晶体管和传输晶体管导通。通过这样，第一行至第三行和第N行至第(N+2)行中的像素被初始化。其后，使信号ptx_sh变为低电平，并且传输晶体管截止。

虽然在时间t216使信号vres_sh变为低电平，但是因为直到时间t217为止信号pres_sh都处于高电平状态，所以第一行至第三行和第N行至第(N+2)行中的像素的FD部分的电势变为与低电平的信号vres_sh对应的电势。因为低电平的信号vres_sh的电势被设置为使得放大晶体管不导通，所以在从时间t216到时间t217的时间段内使第一行至第三行和第N行至第(N+2)行中的像素变为非选择状态。也就是说，要进行快门操作的像素的地址通过执行在时间t206开始的操作来存储，并且在时间t215开始的操作中执行快门操作，其后，直到时间t217为止执行将像素设置为非选择状态的操作。

如上所述，根据本实施例，因为地址被存储在第三存储单元中以用于控制同一像素块中的共享元件，所以即使当同一像素块中的一些像素被重置、而其它像素不被重置时，也可执行适当的操作。

第三实施例

将参照附图来描述本发明的第三实施例。本实施例的操作不同于第二实施例的操作。以下，将主要描述与第二实施例的部分不同的部分。

图6是示出根据本实施例的图像拾取器件的操作的定时图。当执行与图5中所示的操作相同的操作时的定时用与图5中所示的标号相同的标号来表示。与第二实施例一样，将描述下述示例性情况，即，从像素阵列10中的第二行的像素、第五行的像素、第八行的像素等读取信号，并且对与以下三行对应的像素进行快门操作（光电二极管的重置），所述三行包括具有其中执行读取的像素的关注行以及该关注行前面和后面的行，即，第一行至第三行、第四行至第六行、第七行至第九行，另外，还有第N行至第(N+2)行、第(N+3)行至第(N+5)行、第(N+6)行至第(N+8)行。在图6中所示的时间t200，第二存储单元23和第三存储单元24的SR锁存器保持低电平。

在本实施例中，从时间t206之后的时间t321开始的操作不同于第二实施例。

在第二实施例中，在时间t207，设置第二存储电路2230L和第三存储电路2240的SR锁存器，其后，在时间t208，设置第二存储电路2230R和第三存储电路2240的SR锁存器。

另一方面，在本实施例中，在时间t321，使信号platen_sh_1和platen_sh_2变为高电平，由此设置第二存储电路2230L和2230R的SR锁存器。在第二实施例的操作中，三个操作是设置第一行至第三行的快门行地址所需的。然而，根据本实施例，可通过两个操作设置三个快门行的地址。

根据本实施例，因为地址被存储在第三存储单元中以使得同一像素块中的共享元件被控制，所以即使当同一像素块中一些像素被重置、而其它像素不被重置，也可执行适当的操作。此外，根据本实施例，因为可在当与第二实施例的时间段相比更短的时间段内设置快门行地址，所以可获得图像拾取器件的高速性能。

第四实施例

将参照附图来描述本发明的第四实施例。图7是图1中所示的除了定时产生单元40和水平传输单元50之外的配置的详细电路图。以下，将主要描述与第二实施例不同的部分。

在本实施例的图像拾取器件中，相邻四行的像素共享放大晶体管M4103和重置晶体管M4104，并且构成单个像素块，这与图4中所示的图像拾取器件不同。此外，在本实施例中，放大晶体管M4103的第一主电极和重置晶体管M4104的第一主电极彼此连接，并且接收电源电压vcc。

此外，地址解码器的配置不同于图4中所示的图像拾取器件的地址解码器21。本实施例的地址解码器21L根据从定时产生单元40供给的控制信号来接收从地址产生单元30输出的地址信号vaddr。地址信号vaddr是例如n比特信号，并且使用高位的n-1个比特来表示像素块，并且使用n个比特来表示像素块中所包括的像素。在图7中，值vdecu(x)使用高位的n-1个比特（0≤x≤(2^(n-1))-1）来设置，并且值vdec(y)使用n个比特（0≤y≤(2^n)-1）来设置。注意，当像素块包括两个像素时，像素块用具有m个比特的地址信号的m个比特来表示。

此外，本实施例的图像拾取器件与第二实施例的图像拾取器件的不同之处在于，第一存储单元22L具有选择器，这些选择器选择输入到D锁存器的D端子的信号，以使得存储在同一像素块中所包括的多个光电二极管中的电荷可彼此相加。

第一存储单元22L包括不包括选择器的第一存储电路4220L、4222L等和包括选择器的第一存储电路4221AL、4223AL等。第一存储电路4220L中所包括的D锁存器具有D端子和G端子，该D端子与地址解码器21L的输出vdec(0)连接，该G端子与用于传送信号platen_rd的线连接。另一方面，第一存储电路4221AL中所包括的D锁存器具有D端子和G端子，该D端子与选择器41SEL的输出端子连接，该G端子与用于传送信号platen_rd的线连接。选择器41SEL与地址解码器4210L的输出端子之中的输出端子vdec(0)和输出端子vdec(1)连接，并且使用信号fdadd将输出端子vdec(0)或vdec(1)的输出传送到D锁存器。当信号fdadd处于高电平时，选择器41SEL输出信号vdec(0)，而当信号fdadd处于低电平时，选择器41SEL输出信号vdec(1)。第一存储电路4222L、4223AL等被类似地配置。注意，用于传送信号platen_rd的线共同地与第一存储单元22L中所包括的其它存储电路4222L、4223AL等连接。此外，用于传送信号fdadd的线还与第一存储单元22L中所包括的其它存储电路4223AL等连接。

虽然作为例子描述了像素脉冲产生单元25L中所包括的像素脉冲产生电路4250L、4251L等中的每个具有AND电路和OR电路的情况，但是这些电路的配置不限于本实施例的配置。像素脉冲产生电路4250L输出作为信号pres(0)、ptx1(0)和ptx3(0)供给像素块4100的信号presi、ptx1i和ptx2i。信号presi是作为以下两个逻辑AND的逻辑OR而产生的：即，输出第一存储电路4220L与4221L的逻辑OR的OR电路的输出与信号pres_rd的逻辑AND；以及第三存储电路4240L的输出与信号pres_sh的逻辑AND。信号ptx1i是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路4220L的输出与信号ptx_rd_1的逻辑AND；以及第二存储电路4230L的输出与信号ptx_sh的逻辑AND。信号ptx2i是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路4221L的输出与信号ptx_rd_1的逻辑AND；以及第二存储电路4231L的输出与信号ptx_sh的逻辑AND。

将描述行选择单元20R与行选择单元20L的部分不同的部分。因为行选择单元20R控制像素阵列10中的偶数行的像素，所以从像素脉冲产生单元25R输出的信号被输入到偶数行的像素，这不同于行选择单元20L。因此，第二存储单元23R接收信号platen_sh_2，而不是供给第二存储单元23L的信号platen_sh_1。类似地，像素脉冲产生单元25R接收信号ptx_rd_2，而不是供给像素脉冲产生单元25L的信号ptx_rd_1。供给行选择单元20R的其它信号与供给行选择单元20L的其它信号相同。

注意，信号platen_rd、platen_sh_1、platen_sh_2、platrst_sh、platen_shf、fdadd、ptx_rd_1、ptx_rd_2、ptx_sh、pres_rd、pres_sh和vcc由定时产生单元40控制。

接下来，将参照图8中所示的定时图来描述图1和图7中所示的图像拾取器件的操作。以下，当指代字符L和R没有特别描述时，行选择单元20L和20R执行相同的操作。

这里，将描述下述示例性情况，即，第一行和第三行、第二行和第四行等中的像素的信号彼此相加，并且读取所得的信号，并且除了第一行和第三行、第二行和第四行等中的像素之外，还对第N行和第(N+2)行、第(N+1)行和第(N+3)行等中的像素进行快门操作（光电二极管的重置）。在下述时间段期间，信号fdadd处于高电平，选择器41SEL、43SEL等分别输出信号vdec(0)、vdec(2)等。假设，在图8中，在时间t300，第二存储单元23和第三存储单元24的SR锁存器保持低电平。

首先，当在时间t400从外部设备（未示出）将水平同步信号供给定时产生单元40时，定时产生单元40在时间401输出信号ptx_sh和pres_sh。然而，因为第二存储单元和第三存储单元的SR锁存器保持低电平，所以从像素脉冲产生单元25输出的信号presi、ptx1i和ptx2i处于低电平。

在时间t402，使信号vcc变为低电平，但是不对任何像素块执行将状态变为非选择状态的操作，因为信号presi处于低电平。

在时间t403，使信号pres_rd变为高电平，并且在时间t404，使信号platen_rd变为高电平。因为R1为“0”，所以在地址解码器21L的输出之中，仅使输出vdecu(0)和vdec(0)变为高电平。这里，因为信号fdadd处于高电平，所以选择器41SEL输出信号vdec(0)。因此，当在时间t404使信号platen_rd变为高电平时，使第一存储电路4220L和4221AL的D锁存器的输出变为高电平。因为信号pres_rd处于高电平，所以由于信号pres_rd与第一存储电路4220L的输出的逻辑AND，使信号pres(0)变为高电平。通过这样，使像素块4100的重置晶体管M4104变为导通状态。在这种状态下，当使电源电压vcc变为高电平时，FD部分F4101被电源电压vcc重置，并且像素块变为被选状态，在被选状态下，从像素块输出的信号被供给垂直信号线vline(n)中的对应一条。供给垂直信号线vline(n)的信号具有与FD部分F4101的重置对应的电平，并且该信号包括由放大晶体管M4103、重置晶体管M4104和FD部分F4101产生的噪声分量。在包括具有CDS电路的水平传输单元50的配置中，对供给垂直信号线vline(n)的信号进行采样，直到时间t405为止。

当在时间t405使信号ptx_rd_1变为高电平时，由于信号ptx_rd_1与第一存储电路4220L的输出的逻辑AND，使信号ptx1(0)变为高电平，并且另外，由于信号ptx_rd_1与第一存储电路4221AL的输出的逻辑AND，使信号ptx3(0)变为高电平。通过这样，使传输晶体管M4101-1和M4101-3变为导通状态，并且存储在光电二极管D4101和D4103中的电荷被传输到FD部分F4101。由于被传输到FD部分F4101的电荷，FD部分F4101的电势改变，因此，供给垂直信号线vline(n)的信号的电平改变。该信号相对于在FD部分F4101被重置之后获得的电平改变与通过光电转换产生的电荷量对应的量。因此，噪声分量可通过获得该信号与存储在CDS电路中的噪声分量之间的差来降低。以这种方式，从第一行的像素和第三行的像素读取信号的操作完成。

在时间t406，从地址产生单元30供给的地址信号vaddr的值从R1变为S11。值S11表示要被重置（将进行快门操作）的像素的地址，并且在此刻为“0”。因此，在地址解码器21的输出之中，仅使信号vdecu(0)和vdec(0)变为高电平。

此外，在时间t406，使信号platrst_sh变为高电平。通过这样，第二存储单元和第三存储单元的SR锁存器被重置。

在时间t407，使信号platen_sh_1和platen_shf变为高电平，因此，使第二存储电路4230L以及第三存储电路4240L和4240R的SR锁存器的输出变为高电平。

其后，地址信号vaddr的值从S11变为S12。这里，值S12为“1”，并且在地址解码器21的输出之中，仅使信号vdecu(0)和vdec(1)变为高电平。

在时间t408，使信号platen_sh_1和platen_shf变为高电平，因此，使第二存储电路4231L以及第三存储电路4240L和4240R的SR锁存器变为高电平。

通过从时间t406到时间t408执行的操作，使与第一行和第三行对应的第二存储电路4230L和4231L以及第三存储电路4240L和4240R变为高电平。

应该注意，与第三行中的像素对应的地址使用值S12来设置，第二存储电路4231L使用信号platen_sh_1来设置，同时，第三存储电路4240L和4240R使用信号platen_shf来设置。因为在本实施例中要对像素块4100中的第一行和第三行进行重置，所以第一行和第三行中的像素被重置，并且第二行和第四行中的像素不被重置。就PTL1中所公开的配置而言，对于第一行和第三行中所包括的像素，意图使重置晶体管导通，而对于第二行和第四行中所包括的像素，意图使重置晶体管截止，因此，可能执行不正确的操作。另一方面，在本发明中，提供第三存储单元来控制由像素块中所包括的多个像素共享的晶体管。通过这样，即使当像素块中所包括的一些像素被重置、而该像素块中所包括的其它像素不被重置时，也可执行适当的操作。

从时间t409开始也对第N行至第(N+2)行执行从时间t407开始执行的操作，以使得第二存储单元和第三存储单元的对应锁存器被设置。通过上述操作，总共四行（即，第一行和第三行以及第N行和第(N+2)行）像素被设置为要进行快门操作的像素。这里，因为第N行的像素位于像素块的偶数行中，所以供给信号platen_sh_2，而不是信号platen_sh_1。虽然图8示出了已被设置为S22的地址信号vaddr的值变为R1的情况，但是该值可保持为S22。

定时产生单元40使上述CDS电路在使已在时间t405变为高电平的信号ptx_rd_1变为低电平之后执行采样操作。然后，定时产生单元40控制水平传输单元50，以使得在被CDS电路处理的信号被存储在线存储器中之后，水平传输单元50从输出端子out输出通过将与第一行的像素和第三行的像素对应的信号彼此相加而获得的信号。

在时间t411，对第二行的像素和第四行的像素启动读取操作。对第二行和第四行执行的读取操作与对第一行和第三行执行的、从时间t400到时间t411执行的读取操作相同。

因为第二行的像素和第四行的像素位于像素块4100的第二行和第四行中，所以在时间416，供给信号ptx_rd_2，而不是信号ptx_rd_1。

此外，虽然从时间t417开始设置与第二行和第四行以及第(N+1)行和第(N+3)行对应的第二存储单元和第三存储单元，但是因为第二行的像素和第四行的像素位于像素块4100的第二行和第四行中，所以当供给信号platen_sh_1和platen_sh_2时的定时不同于对第二行执行的读取操作。这里假设第(N+1)行的像素和第(N+3)行的像素对应于像素块的奇数行的像素。

当在时间t412使信号ptx_sh和pres_sh变为高电平时，由于信号ptx_sh和pres_sh与第二存储单元或第三存储单元的输出的逻辑AND，第一行和第三行以及第N行和第(N+2)行中的像素的重置晶体管和传输晶体管导通。通过这样，第一行和第三行以及第N行和第(N+2)行中的像素被重置。

如上所述，根据本实施例，因为地址被存储在第三存储单元中以用于控制在同一像素块中被共享的元件，所以即使当同一像素块中的一些像素被重置、而同一像素块中的其它像素不被重置时，也可执行合适的操作。此外，根据本实施例，因为选择器包括在第一存储单元中，所以同一像素块中所包括的像素的电荷可在FD部分中彼此相加。

在本实施例和前述实施例中，像素选择单元20L和20R布置在相对侧，其中为了简化绘图，像素阵列10置于它们之间。然而，行选择单元20L和20R可布置在像素阵列10的一侧。

第五实施例

将参照附图来描述本发明的第五实施例。图9是图1中所示的除了定时产生单元40和水平传输单元50之外的配置的详细电路图。以下，将主要描述与第二实施例不同的部分。

在本实施例的图像拾取器件中，相邻两行中的像素共享放大晶体管M5103和重置晶体管M5104，并且构成具有与图4中所示的配置相同的配置的像素块。

本实施例与第二实施例的不同之处在于，对于像素阵列，仅提供单个行选择单元20。

此外，行选择单元20包括地址解码器21、第一存储单元22、第二存储单元23、第三存储单元24和像素脉冲产生单元25。地址解码器21对由地址产生单元30产生的地址值进行解码，并且选择与该地址值对应的地址。

第一存储单元22存储由地址解码器21执行的解码的结果。从第一存储单元22输出的信号用作像素阵列10中所包括的、包括要从其读取信号的像素的行的地址。

第二存储单元23存储由地址解码器21执行的解码的结果。从第二存储单元23输出的信号用作像素阵列10中所包括的、包括具有要被重置的光电转换单元的像素的行的地址。

第三存储单元24存储由地址解码器21执行的解码的结果。从第三存储单元24输出的信号用作包括像素阵列10中的执行非选择操作的像素的FD部分的像素块的地址。

地址产生单元30根据从定时产生单元40供给的信号来产生地址值，并且将该地址值供给行选择单元20。

定时产生单元40供给用于控制地址产生单元30何时产生地址值的定时的信号，并且供给用于控制行选择单元20和水平传输单元50何时操作的定时的信号。

水平传输单元50用于从输出端子out输出通过垂直信号线vline(n)中的对应一条从像素阵列10读取的信号。具体地讲，水平传输单元50包括对于各条垂直信号线vline(n)提供的放大器、AD转换器、CDS电路、采样保持电路等，并且使用水平扫描电路将信号连续地输出到输出端子out。

地址解码器21根据从定时产生单元40供给的控制信号来接收从地址产生单元30输出的地址信号vaddr。地址信号vaddr是n比特信号，其使用高位的n-1个比特来表示像素块，并且使用低位的n个比特来表示该像素块中的像素。在图9中，值vdecu(x)使用高位的n-1个比特来设置，并且值vdec(y)使用低位的n个比特来设置。注意，当像素块包括两个像素时，像素块用m个比特的地址信号的m个比特来表示。

第一存储单元22中所包括的多个第一存储电路5220、5221等中的每个包括存储1比特数据的D锁存器。第一存储电路5220中所包括的D锁存器具有D端子和G端子，该D端子与地址解码器21的输出vdec(0)连接，该G端子与用于供给信号platen_rd的线连接。虽然与存储电路5220类似地，第一存储电路5221、5222等还包括各自的D锁存器，但是D端子与地址解码器21的不同输出连接。用于传送信号platen_rd的线共同地与第一存储单元中所包括的其它存储电路5221、5222等连接。

第二存储单元23中所包括的第二存储电路5230、5231等中的每个具有AND电路和SR锁存器，该SR锁存器具有与该AND电路的输出连接的S端子。AND电路的第一输入端子与地址解码器21L的输出vdec(0)连接，并且AND电路的第二输入端子与用于传送信号platen_sh的线连接。SR锁存器的R端子与用于传送信号platrst的线连接。用于传送信号platrst的线还共同地与第二存储单元中所包括的其它第二存储电路5231、5232等连接。

第三存储单元24中所包括的第三存储电路5240、5241等中的每个包括AND电路和SR锁存器，该SR锁存器具有与该AND电路的输出连接的S端子。AND电路的第一输入端子与地址解码器21的输出vdecu(0)连接，并且AND电路的第二输入端子与用于传送信号platen_rdf的线连接。SR锁存器的R端子与用于传送信号platrst的线连接。用于传送信号platen_rd和platrst的线还共同地与第三存储单元中所包括的其它第三存储电路5241、5242等连接。

虽然作为例子示出了像素脉冲产生单元25中所包括的像素脉冲产生电路5250、5251等中的每个包括AND电路和OR电路的情况，但是这些电路的配置不限于该例子的配置。像素脉冲产生电路5250输出分别作为信号vres(0)、pres(0)、ptx1(0)和ptx2(0)供给像素块5100的信号vresi、presi、ptx1i和ptx2i。信号vresi是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路5220与5221的逻辑OR与信号vres_rd的逻辑AND；以及第二存储电路5230与5231的逻辑OR与信号vres_sh的逻辑AND。信号presi是作为以下两个逻辑AND的逻辑OR而产生的：即，（输出第一存储电路5220与5221的逻辑OR的）OR电路的输出与第三存储电路5240的输出的逻辑OR与信号pres_rd的逻辑AND；以及输出第二存储电路5230与5231的逻辑OR的OR电路的输出与信号pres_sh的逻辑AND。然后，信号ptx1i是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路5220的输出与信号ptx_rd的逻辑AND；以及，第二存储电路5230的输出与信号ptx_sh的逻辑AND。信号ptx2i是作为以下两个逻辑AND的逻辑OR而产生的：即，第一存储电路5221与信号ptx_rd的逻辑AND；以及第二存储电路5221的输出与信号ptx_sh的逻辑AND。

注意，信号vres_rd、vres_sh、platen_rd、platen_sh、platrst、platen_rdf、ptx_rd、ptx_sh、pres_rd和pres_sh由定时产生单元40产生。

接下来，将参照图10中所示出的定时图来描述图9中所示的图像拾取器件的操作。

这里，将描述下述示例性情况，即，从像素阵列10中的第一行、第四行、第七行等中的像素读取信号，并且在对第四行执行读取操作的同时对第六行至第八行中的像素执行快门操作（光电二极管的重置），在对第七行执行读取操作的同时对第十一行至第十三行中的像素执行快门操作，并且类似地对后面的像素执行快门操作。在图10中，在时间t500，第二存储单元23和第三存储单元24的SR锁存器保持低电平。

首先，当在时间t500从外部设备（未示出）将水平同步信号供给定时产生单元40时，在时间t501，定时产生单元40使信号platen_rd变为高电平。因为在当使信号platen_rd变为低电平时的定时从地址产生单元30供给的地址信号vaddr的值R1为“0”，所以仅使地址解码器21的输出之中的输出vdecu(0)和vdec(0)变为高电平。也就是说，使第一存储电路5220的D锁存器的输出变为高电平。

因为在时间t501使信号vres_rd变为高电平，所以由于信号vres_rd与第一存储电路5240的输出的逻辑AND，使信号vres(0)变为高电平。

此外，虽然在时间t501使信号vres_sh变为高电平，但是除了信号vres(0)之外的信号vres(n)保持为低电平，因为第二存储单元23的SR锁存器输出低电平的信号。

其后，当使信号pres_rd变为高电平时，由于信号pres_rd与第一存储电路5220的输出的逻辑AND，使信号pres(0)变为高电平。通过这样，使重置晶体管M5104变为导通状态，并且FD部分根据处于高电平的信号vres(0)被重置。这里，具有与FD部分F5101的重置对应的电平的信号被供给垂直信号线vline(n)中的对应一条。该信号包括由放大晶体管M5103、重置晶体管M5104和FD部分5101产生的噪声分量。当水平传输单元50包括CDS电路时，对到时间t505为止供给垂直信号线vline(n)的信号进行采样。

此外，虽然使信号ptx_sh和pres_sh与信号pres_rd一起变为高电平，但是第二单元和第三单元的SR锁存器的除了信号pres(0)之外的信号pres(n)以及所有信号ptx1(n)和ptx2(n)保持低电平。

当在时间t502使信号platrst变为高电平时，第二存储单元和第三存储单元的SR锁存器被重置。

当在时间t503使信号platen_rdf变为高电平时，由于信号platen_rdf与信号vdecu(0)的逻辑AND，第三存储电路5240的SR锁存器被设置为高电平。

当在时间t504使信号ptx_rd变为高电平时，由于信号ptx_rd与第一存储电路5220的输出的逻辑AND，使信号ptx1(0)变为高电平。通过这样，使传输晶体管M5101变为导通状态，并且存储在光电二极管D5101中的电荷被供给FD部分F5101。因此，FD部分F5101的电势改变，并且供给垂直信号线vline(n)中的对应一条的信号的电平改变。因为该信号相对于在FD部分F5101被重置之后立即获得的电平改变与通过光电转换产生的电荷量对应的量，所以噪声分量可通过获得该信号与存储在CDS电路中的噪声分量之间的差来降低。以这种方式，从第一行中的像素读取信号的操作完成。

在时间t505，从地址产生单元30供给的地址信号vaddr的值从R1变为S11。值S11表示在下一水平同步时间段内要被重置（将进行快门操作）的像素的地址，并且在本实施例中，值S11为“5”。因此，在地址解码器21的输出之中，仅使信号vdecu(2)和vdec(5)变为高电平，并且与第六行的像素对应的第一存储电路至第三存储电路执行操作。

在时间t506，使信号platen_sh变为高电平，因此，仅第二存储电路5235（未示出）的SR锁存器被设置为高电平。

从时间t507开始，地址信号vaddr改变，以便对应于第七行的像素、第八行的像素、第N行至第(N+2)行的像素，并且第二存储电路根据信号platen_sh的定时被设置为高电平。

其后，在当对第四行执行读取操作时的时间t511之后的时间段内，以及在当所有信号ptx_sh、pres_sh和vres_sh都处于高电平时的时间段内，第六行至第八行以及第N行至第(N+2)行中的像素的光电二极管被重置。

应该注意，使用信号platen_rdf将与在随后的水平同步时间段内进行非选择操作的像素的FD部分对应的地址存储在第三存储单元中。在从时间t511开始对第四行的像素执行读取操作之前，应该将包括已在前面的水平同步时间段内进行了读取操作的第一行的像素的像素块设置为非选择状态。这是因为，如果不使包括第一行的像素的像素块5100变为非选择状态，则第一行的像素和第四行的像素的放大晶体管导通，因此，不能适当地确定与第一行的像素对应的信号或者与第四行的像素对应的信号是否已被供给垂直信号线vline(n)，因此，可能执行不正确的操作。

例如，在图5中所示的操作中，在从时间t212到时间t213的时间段内，执行将与在前面的水平同步时间段内读取的像素对应的像素块设置为非选择状态的操作。另一方面，在本实施例中，因为第三存储单元存储与将在随后的水平同步时间段内被重置的像素对应的地址，所以可省略从时间t212到时间t213的时间段，并且可在从时间t512开始的时间段内执行将在前面的水平同步时间段内读取的像素设置为非选择状态的操作。

如上所述，根据本实施例，可缩短将在前面的水平同步时间段内读取的像素设置为非选择状态的操作所需的时间段，因此，可缩短水平消隐时间段。

此外，第一实施例至第四实施例的任何一个概念可与本实施例的概念组合。也就是说，可使用两个第三存储单元。类似地，可使用三个或更多个第三存储单元，以便控制由多个像素共享的元件。

注意，前述实施例中的第一存储单元至第三存储单元中所包括的锁存器不限于这些例子。例如，SR锁存器可包括在所有第一存储单元至第三存储单元中。如图所示，在对于每个像素列提供单条垂直信号线的配置中，仅从单行的像素读取信号。因此，因为D锁存器包括在第一存储单元（其存储包括要从其读取信号的像素的行的地址）中，所以可同时执行设置和重置。此外，因为SR锁存器包括在第二存储单元和第三存储单元中，所以当解码器的输出处于高电平时，锁存器被设置，而当解码器的输出处于低电平时，保持当前值。此外，通过将相同的重置信号供给多个SR锁存器，可同时对这些锁存器的状态进行重置。

第六实施例

将参照图11来示意性地描述第六实施例的图像拾取系统。

图像拾取系统800包括光学单元810、图像拾取器件1000、视频信号处理电路单元830、记录/通讯单元840、定时控制电路单元850、系统控制电路单元860、以及再现/显示单元870。前述实施例中所述的每个图像拾取器件用作图像拾取器件1000。在本实施例中，将作为例子示出下述情况，即，图1中所示的定时产生单元40包括在定时控制电路单元850中，而不是图像拾取器件中。

用作光学系统的光学单元810（诸如透镜）通过使用从被摄体发射的光在像素阵列上形成该被摄体的图像，该像素阵列包括按矩阵布置的多个像素，并且包括在图像拾取器件1000中。图像拾取器件1000在根据从定时控制电路单元850输出的信号的定时输出与用于在像素区域上形成图像的光对应的信号。

从图像拾取器件1000输出的信号被供给用作视频信号处理器的视频信号处理电路单元830。视频信号处理电路单元830根据由程序确定的方法来对输入的电信号执行诸如AD转换的处理。通过由视频信号处理电路单元执行的处理而获得的信号作为图像数据被供给记录/通讯单元840。记录/通讯单元840将用于形成图像的信号供给再现/显示单元870，再现/显示单元870再现并显示电影或静态图像。记录/通讯单元在从视频信号处理电路单元830接收信号时还执行与系统控制电路单元860的通讯，并且另外，执行将用于形成图像的信号记录在记录介质（未示出）中的操作。

系统控制电路单元860整体地控制图像拾取系统的操作，并且控制光学单元810、定时控制电路单元850、记录/通讯单元840和再现/显示单元870的驱动。此外，系统控制电路单元860包括用作记录介质的存储设备（未示出），该存储设备存储用于控制图像拾取系统的操作的程序等。此外，系统控制电路单元860响应于例如图像拾取系统中的用户操作供给用于改变驱动模式的信号。驱动模式改变的例子包括将进行读取或要被重置的行的改变、根据电子变焦的场角改变、以及根据图像稳定化的场角的偏移。

定时控制电路单元850在用作控制器的系统控制电路单元860的控制下控制何时驱动图像拾取器件1000的定时以及何时驱动视频信号处理电路单元830的定时。

以上所述的前述实施例仅仅是实施本发明的例子，并且可在本发明的范围内进行修改和彼此组合。本发明不限于前述实施例，并且可进行各种修改和改变而不脱离本发明的精神和范围。因此，附上权利要求来声明本发明的范围。

标号列表

1 图像拾取器件

10 像素阵列

20,20L,20R 行选择单元

21,21L,21R 地址解码器

22,22L,22R 第一存储单元

23,23L,23R 第二存储单元

24,24L,24R 第三存储单元

25,25L,25R 像素脉冲产生单元

30 地址产生单元

40 定时产生单元

50 水平传输单元

Claims (12)

1.一种图像拾取器件，包括：

像素阵列，所述像素阵列包括按矩阵布置的多个像素；和

行选择单元，所述行选择单元选择像素行，所述行选择单元包括：

地址产生单元，所述地址产生单元用时分复用法产生与像素行的地址对应的地址信号，

解码器，所述解码器对由所述地址产生单元产生的地址信号进行解码，并且输出所得的解码的值，

第一存储单元，所述第一存储单元存储与要从其读取信号的像素行的地址对应的解码的值，和

第二存储单元，所述第二存储单元存储与要被初始化的像素行的地址对应的解码的值，

其中，在所述按矩阵布置的像素之中，相邻的行中的多个像素形成多个像素块，每个像素块具有由所述多个像素共享的共享晶体管，并且

所述行选择单元还包括第三存储单元，所述第三存储单元存储与包括所述共享晶体管的像素块对应的解码的值。

2.根据权利要求1所述的图像拾取器件，

其中，所述第三存储单元存储其地址被所述第二存储单元存储的、由要被初始化的像素块中所包括的多个像素共享的共享晶体管所对应的行的解码的值。

3.根据权利要求1或权利要求2所述的图像拾取器件，

其中，所述第三存储单元存储其地址被所述第一存储单元存储的、由要被读取的像素块中所包括的多个像素共享的共享晶体管所对应的行的解码的值。

4.根据权利要求1至权利要求3中任一项所述的图像拾取器件，

其中，每个像素包括：

光电转换单元；

放大晶体管，所述放大晶体管输出基于由所述光电转换单元产生的电荷的信号；

传输晶体管，所述传输晶体管将由所述光电转换单元产生的电荷传输到所述放大晶体管的栅极节点；和

重置晶体管，所述重置晶体管对所述放大晶体管的栅极节点进行重置，并且

包括在所述像素块之一中的多个像素共享所述放大晶体管和所述传输晶体管。

5.根据权利要求4所述的图像拾取器件，

其中，每个所述像素包括选择像素的选择晶体管。

6.根据权利要求4或权利要求5所述的图像拾取器件，

其中，所述行选择单元根据存储在所述第三存储单元中的解码的值来控制所述重置晶体管。

7.根据权利要求1至权利要求6中任一项所述的图像拾取器件，

其中，所述行选择单元包括第一行选择电路和第二行选择电路，所述第一行选择电路选择所述像素行的一部分，所述第二行选择电路选择所述像素行中的另一部分。

8.根据权利要求7所述的图像拾取器件，

其中，所述第一行选择电路和所述第二行选择电路相对于所述像素阵列布置在相对侧，以便把所述像素阵列夹在中间。

9.根据权利要求7或权利要求8所述的图像拾取器件，

其中，所述像素阵列中的像素行由所述第一选择电路和所述第二选择电路交替地选择。

10.根据权利要求7至权利要求9中任一项所述的图像拾取器件，

其中，所述第一行选择电路中所包括的第三存储单元和所述第二行选择电路中所包括的第三存储单元由相同的信号控制。

11.一种图像拾取系统，包括：

根据权利要求1至权利要求10中任一项所述的图像拾取器件；

光学系统，所述光学系统在所述图像拾取器件的像素区域中形成图像；和

视频信号处理单元，所述视频信号处理单元对从所述图像拾取器件输出的信号进行处理，并且产生图像数据。

12.根据权利要求11所述的图像拾取系统，还包括：

定时产生单元，

其中，所述定时产生单元输出定义水平同步时间段的水平同步信号，在所述水平同步时间段内，读取行中所包括的多个像素的信号，并且

所述图像拾取器件在相同的水平同步时间段内，对基于所述第二存储单元选择的像素进行初始化，同时基于所述第一存储单元来执行要从其读取信号的像素的初始化。

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