CN103003940A - 具有半导体装置和结构的系统 - Google Patents

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CN103003940A
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CN
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transistor
wafer
silicon
oxide
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CN2010800460999A
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English (en)
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兹维·奥尔巴克
布赖恩·克龙奎斯特
伊斯雷尔·拜恩格拉斯
J·L·德容
迪帕克·C·谢卡尔
泽夫·沃尔曼
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Monolithic 3D Inc
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Monod Litt J 3d< Sup> Tm< \/sup> Ltd
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Priority claimed from US12/797,493 external-priority patent/US8115511B2/en
Priority claimed from US12/847,911 external-priority patent/US7960242B2/en
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    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

系统包括一个半导体器件。该半导体器件：一个单独的第一结晶硅层，包括初级晶体管、第一对齐标记以及至少一层金属层(用来覆盖单独的第一结晶硅层)。上述金属层主要由铜或铝组成，也可包括少量其它材料；一个单独的第二结晶硅层，覆盖在上述金属层上。单独的第二结晶硅层包含多个二级晶体管，呈大体平行的带状布置。其中，每个条带都包含一部分二级晶体管，这些晶体管沿条带的中心轴线布置，前后一致。

Description

具有半导体装置和结构的系统
技术领域
本发明涉及集成电路(IC)器件和制造工艺的一般领域，特别是多层/三维集成电路(3D IC)器件及制造工艺的一般领域。
背景技术
众所周知，半导体制造随时间以指数级速度增加器件密度，但是这种改进是有代价的。而每个新工艺技术的掩膜组成本也会以指数级增加。在20年前，一个掩膜组的成本小于2万美元，今天的最新技术掩膜组则通常需要100万美元。
这些变化主要给定制产品带来了更大的挑战，定制器件所针对的更小产量和更加单一的市场，使得难以承受不断增加的产品开发成本。
定制集成电路可以分为2个细分市场：第一个是产品的所有层均为定制的器件。第二个是产品的部分层是通用层，可以应用于不同的定制产品。第二种产品中，有著名的门阵列，即所有的层均使用通用层直至接触层，由接触层完成硅器件与金属导体的连接，还有就是可编程门阵列(FPGA)，所有层均为通用层。上述器件的通用层几乎全部采用重复排列的结构，称为主片，为一个阵列的形式。
逻辑阵列技术即基于通用结构，可以在定制阶段为特定设计进行定制。一个FPGA的定制通常使用电信号编程完成。对于门阵列，现代的结构通常称为结构化专用集成电路(或，结构化ASIC)，定制至少需要一个定制层，可通过直接写入电子束或一个定制掩膜完成。由于设计的逻辑器和存储器以及I/O模块类型的数量可能大不相同，逻辑阵列的供应商通常生产产品系列，每个产品有不同数量的主片，其中包含一系列的逻辑芯片、不同大小的存储芯片和I/O芯片配置，供客户选择。但是，最小主片组的确定一直都是挑战，合适的主片组能够很好的适应大规模的设计方案，而如果每个产品均需要专栅极的掩膜组，则会导致成本飙升。
美国专利4733288，于1977年3月授权给Sato，公开了一种能够制造门阵列LSI芯片的方法，可进行成对芯片切割，每个芯片根据电路设计具有所需尺寸和数量的栅极电路。本专利的参考文献中引用了Sato，该思路能够为不同尺寸的定制器件提供几种利用通用层的方法。
阵列结构符合不同尺寸的要求。提供不同尺寸阵列结构的难点在于需要提供I/O芯片及相应的焊盘，将器件与封装芯片组连接起来。为了突破这一限制，Sato建议了一种方法，I/O芯片可以使用通用逻辑栅极的晶体管来搭建。Anderson也建议了一种类似的方法，在5217916号美国专利中，该专利于1993年7月8日授权给Anderson等人，公开了一种使用晶体管栅极芯片突破预定界限自由设置门阵列的方法，相同类型的芯片用作逻辑芯片，提供输入和输出功能。相应的，输入和输出功能也可以布置在逻辑阵列周围，逻辑阵列的大小根据用途决定。该方法的严重局限在于I/O芯片必须使用逻辑芯片相同的晶体管，因此I/O芯片的工作电压也无法升高。
授权给Or-Bach等人的7105871号美国专利于2006年9月12日公开了一种半导体装置，包括无界限的逻辑阵列和局部I/O芯片。逻辑阵列可包含一个重复的核心，以及至少一个局部I/O，该局部I/O可以作为可设置的I/O。
过去，设计一个可以设置的I/O芯片来满足不同客户需求是很平常的事情。对更高数据传输率I/O的增长需求推动了专用串行I/O电路的研发，称为SerDes(串行器/串并转换器)收发芯片。这些电路均十分复杂，比常规I/O芯片需要更大面积的硅片。因此，不同的配置通过不同数量的逻辑电路、不同数量和类型的存储芯片、以及不同数量和类型的I/O芯片来实现。这就意味着即便是用现有技术的无界限逻辑阵列，依然需要使用多个昂贵的掩膜组。
今天，市售最常见的FPGA芯片均基于静态随机存储器(SRAM)，作为编程元件。浮栅闪存可编程元件也有一些应用。也有少量FPGA使用抗熔存储作为可编程元件。第一代抗熔存储FPGA使用直接内嵌在硅基片上的抗熔存储。第二代则将抗熔存储移至金属层，称为金属-金属抗熔存储。抗熔存储的功能就像可编程的过孔。但是，与过孔使用相同金属制成并用于层间连接不同，抗熔存储通常使用非晶硅和一些界面层。虽然，理论上抗熔存储能够支持比SRAM更高的密度，SRAM FPGA成为了今天市场的主流。实际上，抗熔存储FPGA器件似乎已经没有人继续研发。抗熔存储的严重问题之一就是缺乏可重复编程功能。另外一个缺陷是抗熔存储所需的专门栅极硅生产工艺，该工艺需要额外的研发成本，还会导致相对于标准IC技术按比例缩小的时间滞后。
而常见FPGA技术的缺陷则在于他们相对低效的硅片利用面积。虽然终端用户仅仅关注他们的器件能否实现他们想要的功能，FPGA的功能编程特点要求占用硅片的大部分面积，用于编程和程序校验功能。
本项发明的某些实例将寻求突破目前技术的限制，通过在抗熔存储可编程布线电路之上或之下使用特殊类型的晶体管来实现附加的功能，使得对硅片面积的利用更为有效。
其中一种类型的晶体管就是目前技术中常见的薄膜晶体管，也称为TFT。薄膜晶体管的提出和使用已经经历了30多年。其中一项更为熟知的应用是在显示器上，将TFT布置在玻璃表面，作为显示器屏幕。另外一种晶体管也可以加工到抗熔存储可编程布线电路上，称为真空场效应晶体管(FET)，由30年前的4721885号美国专利提出。
其余可用的技术还包括绝缘硅(SOI)技术。在授权给IBM的6355501号和6832826号美国专利中，提出了一个多层3维互补金属氧化物半导体(CMOS)集成电路。该项专利提出在SOI晶圆上再粘合一薄层SOI晶圆，在一个IC上形成另外一个IC，然后通过穿硅过孔或穿层过孔(TLV)将两个电路连接起来。基片制造商Soitec SA，法国贝赫南(Bernin)现在已经能够提供这项技术，在一个底层晶圆上堆叠一个经过加工的薄层晶圆。
在IC的一个绝缘层上集成一个表层晶体管并不常见，因为现有工艺会导致表层晶体管的质量和密度比底层(基片)层要差。基片可以使用单晶硅，是制造高密度和高质量晶体管的理想办法，也是优选方案。也有专利发明中建议过使用晶体管来搭建存储芯片，比如6815781、7446563号美国专利；还有部分基于SRAM的FPGA，如6515511号和7265421号美国专利。
本专利的实例旨在通过利用表层晶体管的优势来获得更高密度的抗熔存储可编程逻辑芯片。这样做的另外一个优势就是通过使用定制掩膜来代替抗熔存储功能，可以获得进一步削减大批量生产成本的方法，从而最终无需使用表层抗熔存储逻辑芯片。
另外，本发明中的部分实例还为多层3D IC技术提供了新的替代方案。随着片装布线电路成为按比例缩小性能和功率提升的限制因素，3D IC也许能够称为未来IC芯片的一个重要技术。目前，3D IC仅能够使用的封装技术就是矽片直穿过孔(TSV)。TSV的问题在于过孔相对较大(每个的面积为几微米)同时可能导致垂直连接大幅受限。本发明专利或许能够为3D IC提供多个不同的替代方案，在一定程度上改善垂直连接。
构建未来的3D IC将需要新的结构和新的思维方式。尤其是，解决及其复杂3D系统的产量和稳定性问题，目前的深度次微米级一代制程面临的最大挑战就是构建复杂ASIC的产量和稳定性难题。
幸运的是，目前的测试技术很可能被证明适用于3D IC制造，尽管实施的方法可能大不相同。图116给出了2D IC ASIC 11600中使用的现有的组扫描架构。ASIC功能出现在逻辑云11620、11622、11624和11626中，由连续的芯片隔开，如11612、11614和11616中出现的成双触发器的形式。ASIC11600也有输入焊盘11630和输出焊盘11640。触发器通常配有电路，使得它们在测试模式下能够用作移位寄存器。图116中，触发器构成一个扫描寄存器链，使得成双的触发器11612、11614和11616与扫描测试控制器11610结合形成一个序列。图116给出了一个扫描链，但是在实际设计中包含有成百万个触发器和很多个子链。
图116的测试结构中，测试分区在测试模式下移位至扫描链中。然后，在一个或多个时钟周期中这一部分被置于运行模式，之后，触发器的内容被移出，并与预期结构进行比较。尽管测试分区的数目在实际设计中可能非常大，并且有可能使用外部测试器，但是这样就有可能为分离错误和诊断问题提供一个绝佳的方式。
图117给出了以ASIC 11700为例显示的现有技术的边界扫描架构。该部分的功能在逻辑功能块11710中显示。该部分还有各种输入/输出芯片11720，每个芯片包括一个粘接焊盘11722、一个出入缓冲器11724、一个3态输出缓冲器11726。边界扫描寄存器链11732和11734都与扫描测试控制块11730相连成链状。这样的架构与图116中的组扫描架构有类似的工作方式。测试分区移入，该部分开始计时，结构移出后与预期结构进行比较。通常，组扫描和边界扫描在同一个ASIC中是一起使用的，这样就形成完整的测试范围。
图118给出了已有的内置自我测试(BIST)架构，用于测试逻辑块11800，该块中包含一个核心块功能11810(即被测试白垩粉)、输入11812、输出11814、一个BIST控制器11820、一个输入线性反馈移位寄存器(LFSR)11822、一个输出循环冗余校验(CRC)电路11824。在BIST控制器11820的控制下，LFSR11822和CRC11824被初始化(即，赋予已知的起始值)，块11800开始以预定次数计时，同时LFSR11822将伪随机测试分区发送给功能块11810的输入，并且由CRC 11824对功能块11810的输出进行检测。在预定的时钟周期之后，CRC 11824的内容被与预期的值(或签名)进行比较。如果签名相符，功能块11800通过测试，并将被认为工作正常。这种测试对于快速的“合格”或“不合格”测试是有用的，因为测试对于被测试的功能块是独立的，并不要求对大量的测试分区进行分类或使用外部测试器。BIST、组扫描和边界扫描技术通常会以互补的方式结合起来，在同一个ASIC上使用。关于LSFR和CRC的详细理论探讨可以参见《数字系统测试和可测性设计》的432-447页。该书作者为Abramovici，Breuer & Friedman，计算机科学出版社(Computer Science Press)，1990年。
另外一个适用于解决3D IC产量和可靠性问题的技术是三重模块冗余(三模冗余)。该项技术即是使用三层冗余实现电路设计，并将结构进行对比。因为2个或3个电路的输出总是相同的(比如2进制信号)，表决电路(或者3个中的大多数/MAJ3)就会将这一相同的输出作为结构。尽管这一技术主要用于可靠性要求较高或耐辐射要求较高的系统，如军事、航空和空间应用领域，它也可以用来掩盖故障电路的错误，因为只要3个中的任意2个电路是正常的，系统的所有功能都会正常工作。有关TMR系统、单粒子效应(SEE)、单粒子翻转(SEU)、单粒子瞬变(SET)的耐辐射讨论，可以在US专利申请公开2009/0204933中找到，授权人Rezgui。
根据本项发明的部分实例，3D技术也可以形成非常新颖的IC替代方案，能够减少研发成本，增加产量，带来其他优势。
发明内容
本项发明的实例旨在为定制产品的半导体器件制造寻找一种最有效的新工艺。本项发明的实例建议使用可重复编程的抗熔存储和“矽片直穿过孔(TSV)”来构建新的可编程逻辑器，亦即FPGA器件。本项发明的实例可能为现有的半导体制造通用工艺中面临的高掩膜组成本和低灵活性挑战提供解决方案。本项发明中部分实例的另外一个优势在于能够减少制造不同掩膜组的高成本，不同掩膜组能够提供商用逻辑器件系列和产品线，使得每个产品均具有不同的主片组。本项发明的实例应能够在现有技术的多个方面实现改进，包括半导体器件的构建方式，相关半导体器件的制造工艺。
本项发明的实例反映了在已有投资基础上节约掩膜成本的努力，否则则需要生产一组商用主片。本项发明的实例同时也寻求在可设置器件上包含不同类型的存储块的能力。本项发明的实例为构造可设置器件提供了一种工艺，并能够在器件上包含所需数量的逻辑器、存储器、I/O、和模拟功能。
另外，本项发明的实例还能使用重复逻辑板(LT)，能够提供连续分布的逻辑器。本项发明的实例表明，借助于矽片直穿过孔(TSV)，一种模块化方法可以构建不同的可设置系统。一旦定义了TSV的标准尺寸和位置，人们就可以制造不同的可设置逻辑器芯片，可设置内存芯片、可设置I/O芯片，可设置模拟电路芯片，然后将之连接起来搭建不同的可设置系统。事实上，这样就可以制造出不同的可编程芯片混合搭配，混合功能芯片、以及使用不同工艺制造的芯片。
本项发明的某些实例将带来其他优势，如通过在抗熔存储可设置布线电路之上或之下使用特殊类型的晶体管，使得对硅片面积的利用更为有效。通常，FPGA器件使用抗熔存储来设定器件的功能，还可能包括可对抗熔存储编程的电子电路。编程电路首先可以用来配置器件，并且一旦系统设置完成，在大多数时候就成为系统开支。用来给抗熔存储编程的电压通常要远远大于用来器件电路的工作电压。抗熔存储结构的设计可以实现未使用的抗熔存储不会轻易熔融。因此，将抗熔存储编程包含在硅基片上可能需要额外小心编程的高电压，相应的也可能需要分配一块额外的硅片。
为了满足高速器件的性能要求，工作中的晶体管的最大要求是速度，而编程电路可以相对较低的速度工作。所以编程电路可以使用薄膜晶体管，能够很好的满足功能要求，并能减少对硅片面积的需求。
编程电路可以和薄膜晶体管一起构建，可以在工作电路制造完成之后，在可设置布线层上加工，布线层则包含并使用抗熔存储。本发明实例的另外一个优势就是能够降低大批量生产的成本。人们可能只需要使用掩膜定义的连接，而不是抗熔存储和编程电路。也可能会使用一个定制过孔掩膜，这样能减少制造抗熔存储层、薄膜晶体管、和/或编程电路布线层相关的步骤。
根据本项发明的实例，所给出的集成电路器件包括第一成对抗熔可设置布线电路和成对晶体管，晶体管用于对上述抗熔存储之一进行设置，晶体管的制造在抗熔存储之后进行。
进一步根据本项发明的实例，所给出的集成电路器件包括第一成对抗熔可设置布线电路和成对晶体管，用于对上述抗熔存储之一进行设置，晶体管的制造在抗熔存储至上加工完成。
更进一步根据本项发明的实例，给出的集成电路器件包括第二成对抗熔存储可设置逻辑芯片和成对的第二晶体管，用于对上述第二抗熔存储之一进行设置，第二晶体管的制造在抗熔存储之后加工完成。
同理，根据本项发明的实例，给出的集成电路器件包括第二成对抗熔存储可设置逻辑芯片和成对的第二晶体管，用于对上述第二抗熔存储之一进行设置，第二晶体管布置在第二抗熔存储的下方。
根据本项发明的实例，集成电路器件包括：第一抗熔存储层，之上至少有两个金属层，并且有一个第二抗熔存储层位于两金属层之上。
根据本项发明的实例，一个可设置逻辑器件包括：抗熔存储可设置查表逻辑器，通过抗熔存储可设置布线电路相连。
根据本项发明的实例，一个可设置逻辑器件包括：成对抗熔存储可设置查表逻辑器，成对可设置可编程逻辑阵列(PLA)逻辑器，成对抗熔存储布线电路。
根据本项发明的实例，一个可设置逻辑器件包括：成对抗熔存储可设置查表逻辑器，成对可设置驱动芯片，芯片通过成对抗熔存储来设置。
根据本项发明的实例，一个可设置逻辑器件包括：可设置逻辑芯片，由成对抗熔存储可设置布线电路连接，电路中至少有一个抗熔存储设定连接电路通过永久性储存设定。
依然根据本项发明的实例，一个可设置逻辑器件至少包含一个抗熔存储布线电路，并且可通过PLA功能进行设置。
根据本项发明的替代实例，一个集成电路系统包括：一个可设置逻辑芯片和一个I/O芯片，该可设置I/O芯片使用矽片直穿过孔(TSV)与I/O芯片相连
依然根据本项发明的替代实例，一个集成电路系统包括：一个可设置逻辑芯片和一个存储芯片，上述芯片使用矽片直穿过孔(TSV)连接
依然根据本项发明的替代实例，一个集成电路系统包括：一个第一可设置逻辑芯片和一个第二可设置逻辑芯片，第一可设置逻辑芯片和第二可设置逻辑芯片使用矽片直穿过孔(TSV)相连。
并且，根据本项发明的实例，集成电路系统包含一个I/O芯片，该I/O芯片使用不同的工艺制造，制造工艺与可设置逻辑芯片的工艺不同。
依然根据本项发明的替代实例，一个集成电路系统至少包括：两个通过矽片直穿过孔(TSV)相连的逻辑芯片，部分矽片直穿过孔用来传输系统总线信号。
根据本项发明的实例，集成电路系统包含至少一个可设置逻辑器件。
依然根据本项发明的替代实例，一个集成电路系统包括：一个抗熔存储可设置逻辑芯片和一个编程芯片，上述芯片使用矽片直穿过孔(TSV)相连
另外，人们对于减少芯片间布线电路的影响有逐步增长的需求。实际上，目前，布线电路已经成为了IC性能和功率的主要因素。3D IC不失为一个缩短布线电路的办法。目前，对于通用逻辑器3D IC，已知可用的方法就是使用矽片直穿过孔(TSV)将加工好的器件堆叠布置。TSV的问题在于过孔相对较大，每个的面积为几微米，可能会严重限制可以采用的TSV数量。本项发明的部分实例给出了构建3D IC的多个替代方案，很多连接(TSV)的大小可以制成小于1微米，使得3D IC技术能够为大多数器件所使用。
另外，使用本发明中提出3D IC技术还可以为新器件的生产提供替代方案。
附图说明
结合图片和下文的详细说明，读者可以更为深入透彻的理解本项发明中的不同实例。
图1为现有技术的电路示意图；
图2为图1中现有技术电路图的部分剖视图；
图3A为可编程布线电路结构的示意图；
图3B为可编程布线电路结构的示意图；
图4A为可编程布线电路板的示意图；
图4B为2x2可编程布线电路板的示意图；
图5A为逆变器逻辑芯片的的示意图；
图5B为缓冲器逻辑芯片的示意图；
图5C为可设置强度的缓冲器逻辑芯片示意图；
图5D为D-触发器逻辑芯片的示意图；
图6为LUT4逻辑芯片的示意图；
图6A为PLA逻辑芯片的的示意图；
图7为可编程芯片的示意图；
图8为可编程器件层结构的示意图；
图8A为可编程器件多层结构的示意图；
图8B-8I为预加工晶圆和各层以及通用层切；
图9A-9C为一个使用现有矽片直穿过孔(TSV)技术的IC系统；
图10A为现有技术制造的连续阵列晶圆示意图；
图10B为现有技术制造的连续阵列晶圆的部分示意图；
图10C为现有技术制造的连续阵列晶圆的部分示意图；
图11A-11F为一个晶圆上的实际掩膜示意图；
图12A-12E为可设置系统的示意图；
图13为3D逻辑分区流程的示意图；
图14为层切流程的示意图；
图15为底层编程电路的示意图；
图16为底层隔离晶体管电路的示意图；
图17A为底层逆偏压电路的拓扑示意图；
图17B为底层逆偏压电路的示意图；
图17C为电源控制电路的示意图；
图17D为探针电路的示意图；
图18为底层SRAM的示意图；
图19A为底层I/O的示意图；
图19B为边“切”示意图；
图19C为一个3D IC系统的示意图；
图19D为3D IC处理器和DRAM系统的示意图；
图19E为3D IC处理器和DRAM系统的示意图；
图19F为使用定制SOI晶圆构建矽片直穿连接的示意图；
图19G为使用现有技术制造矽片直穿过孔(TSV)的示意图；
图19H为制造定制SOI晶圆的流程示意图；
图19I为一个处理器-DRAM堆的示意图；
图19J为制造定制SOI晶圆的流程示意图；
图20为层切流程的示意图；
图21A为使用预处理晶圆进行层切的示意图；
图21B为可以进行层切的预处理晶圆示意图；
图22A-22H为表层平面晶体管成型示意图；
图23A、23B为使用预处理晶圆进行层切的示意图；
图24A-24F为表层平面晶体管成型示意图；
图25A、25B为使用预处理晶圆进行层切的示意图；
图26A-26F为表层平面晶体管成型示意图；
图27A、27B为使用预处理晶圆进行层切的示意图；
图28A-28E为表层晶体管成型示意图；
图29A-29G为表层平面晶体管成型示意图；
图30为电子供给晶圆的示意图；
图31A为主晶圆上的切出层示意图；
图32为测量对准偏差的示意图；
图33A、33B为连接带的示意图；
图34A-34E为多个预处理晶圆进行层切的示意图；
图35A-35G为表层平面晶体管成型示意图；
图36为板阵列晶圆的示意图；
图37为可编程终端器件的示意图；
图38为调整后的JTAG连接示意图；
图39A-39C为用于制造垂直晶体管的预处理晶圆示意图；
图40A-40I为垂直n-MOSFET表层晶体管的示意图；
图41为带有冗余的3D IC系统示意图；
图42为逆变器芯片的示意图；
图43A-C为3D芯片成型准备步骤的示意图；
图44A-F为3D芯片成型步骤的示意图；
图45A-G为3D芯片成型步骤的示意图；
图46A-C为一层3D逆变器芯片的截面示意图；
图47为2个输入的NOR芯片示意图；
图48A-C为一层3D 2-输入NOR芯片的截面示意图；
图49A-C为2-输入的NOR 3D芯片示意图；
图50A-D为3D CMOS传输芯片示意图；
图51A-D为3D CMOS SRAM芯片示意图；
图52A、52B为无结型晶体管的器件模拟图；
图53A-F为3D CAM芯片的示意图；
图54A-C为无结型晶体管的成型示意图；
图55A-I为无结型晶体管的成型示意图；
图56A-M为无结型晶体管的成型示意图；
图57A-G为无结型晶体管的成型示意图；
图54A-G为无结型晶体管的成型示意图；
图59为现有技术的金属布线堆示意图；
图60为金属布线堆示意图；
图61A-I为无结型晶体管的示意图；
图62A-D为3D NAND2芯片的示意图；
图63A-G为3D NAND8芯片的示意图；
图64A-G为3D NOR8芯片的示意图；
图65A-C为无结型晶体管的成型示意图；
图66为凹槽通道阵列晶体管的示意图；
图67A-F为凹槽通道阵列晶体管的成型示意图；
图68A-F为球型凹槽通道阵列晶体管的成型示意图；
图69为电子供给晶圆的示意图；
图70A、B、B-1和C-H为表层平面晶体管成型示意图；
图71为电子供给晶圆的示意图；
图72AA-F为表层平面晶体管成型示意图；
图73为电子供给晶圆的示意图；
图74为测量对准偏差的示意图；
图75为连接带的示意图；
图76为电子供给晶圆的示意图；
图77为连接带的示意图；
图78A、78B、78C为一层电子供给晶圆的示意图；
图79为连接带的示意图；
图80为连接带阵列结构的示意图；
图81A-F为表层平面晶体管成型示意图；
图82A-G为表层平面晶体管成型示意图；
图83A-L为表层平面晶体管成型示意图；
图83L1-L4为表层平面晶体管成型示意图；
图84A-G为连续晶体管阵列的示意图；
图85A-E为表层平面晶体管成型示意图；
图86A为3D逻辑IC可供维修结构的示意图；
图86B为单层扫描链3D IC示意图；
图86C为无接触测试示意图；
图87为可维修3D IC逻辑器的触发器示意图；
图88A-F为3D DRAM的成型示意图；
图89A-D为3D DRAM的成型示意图；
图90A-F为3D DRAM的成型示意图；
图91为3D DRAM的成型示意图；
图92A-F为3D DRAM的成型示意图；
图93A-D为先进TSV流程的示意图；
图94A-C为先进多连接TSV流程的示意图；
图95A-J为CMOS凹槽通道阵列晶体管的成型示意图；
图96A-J为无结型晶体管的成型示意图；
图97为基本浮体DRAM的示意图；
图98A-H为浮体DRAM晶体管的成型示意图；
图99A-M为浮体DRAM晶体管的成型示意图；
图100A-L为浮体DRAM晶体管的成型示意图；
图101A-K为电阻性存储晶体管的成型示意图；
图102A-L为电阻性存储晶体管的成型示意图；
图103A-M为电阻性存储晶体管的成型示意图；
图104A-F为电阻性存储晶体管的成型示意图；
图105A-G为电荷俘获型晶体管的成型示意图；
图106A-G为电荷俘获型晶体管的成型示意图；
图107A-G为浮栅存储晶体管的成型示意图；
图108A-H为浮栅存储晶体管的成型示意图；
图109A-K为电阻性存储晶体管的成型示意图；
图110A-J为带有上边缘的电阻性存储晶体管的成型示意图；
图111A-D为通用层切流程及对齐窗口的实例示意图；
图112为带有散热器的3D IC系统示意图；
图113A-B为集成了热移出装置的3D-IC示意图；
图114为现场可维修3D IC系统的示意图；
图115为3模态冗余3D IC系统的示意图；
图116为现有技术的组扫描架构示意图；
图117为现有技术的边界扫描架构示意图；
图118为现有技术的BIST架构示意图；
图119为另外一个现场可维修3D IC系统的示意图；
图120为可用于图119所示3D IC的扫描触发器的示意图；
图121A为第三个现场可维修3D IC系统的示意图；
图121B为图121A中现场可维修3D IC系统的另一面；
图122为第四个现场可维修3D IC系统的示意图；
图123为第五个现场可维修3D IC系统的示意图；
图124为第六个现场可维修3D IC系统的示意图；
图125A为第七个现场可维修3D IC系统的示意图；
图125B为图125A中现场可维修3D IC系统的另一面；
图126为第八个现场可维修3D IC系统的示意图；
图127为第二个3模态冗余3D IC系统的示意图；
图128为第三个3模态冗余3D IC系统的示意图；
图129为第四个3模态冗余3D IC系统的示意图；
图130A为第一个过孔技术重叠方式的示意图；
图130B为第二个过孔技术重叠方式的示意图；
图130C为图130A和130B中现场可维修3D IC的过孔技术重叠方式的对准示意图；
图130D为图130C中结构的侧视图；
图131A为第三个过孔技术重叠方式的示意图；
图131B为第四个过孔技术重叠方式的示意图；
图130C为图131A、131B和131C中过孔技术重叠方式的对准示意图；
图132A为第五个过孔技术重叠方式的示意图；
图132B为图132A中3D IC过孔金属重叠方式的对准示意图；
图133A-I为带有源极和漏极矽化物的凹槽通道阵列晶体管的成型示意图；
图134A-F为3D IC FPGA处理器的流程示意图；
图135A-D为3D IC FPGA处理器的替代方案流程示意图；
图136为NVM FPGA设置芯片的示意图；
图137A-G为3D IC NVM FPGA设置芯片处理流程的示意图。
具体实施方式
以下将参照图纸对本项发明的实例进行说明。通常对于该领域仅有基础知识的人们会希望说明和图纸能够解释该项发明而非限制对本项发明的理解，并且图纸无需放大得更清晰。同时，人们也会意识到通过应用本项发明的原理，能够制造出更多的实例，而这些实例均将属于本项发明专利保护的范畴，附件专利权声明中另有说明的除外。
图1为现有技术的电路示意图，例如860-1至860-4均为可编程晶体管，用于对反熔丝850-1，1编程。
图2为图1中现有技术电路图的局部剖视图，编程晶体管860-1作为硅基片的一部分内置。
图3A为可编程连接板的示意图。310-1是4个水平金属带之一，构成平行带。如今，一般的IC都有多个金属层。在一个典型的可编程器件中，前两个或前三个金属层都可以用来搭建逻辑元件。在它们的上方，金属层4-金属层7用来搭建逻辑元件的布线电路。在一个FPGA器件中，逻辑元件是可编程的，逻辑元件之间的布线电路也是。在本发明的可设置布线电路从第4金属层或之上开始搭建。例如，金属层4和5可以作为长插接条，金属层6和7可以构成短插接条。通常，插接条构成了可编程布线电路，具有相同的长高度和延伸方向，就像310-1、310-2、310-3、310-4一样，构成平行的插接条。通常一个能带包含10-40个插接条。通常，后续层的插接条会以垂直方向延伸，如图3A中所示，金属层6的插接条310和金属层7的插接条308(即为垂直关系)。在本例中，金属层6和金属层7之间的绝缘体，在金属层6和7之间的插接条交叉处，构成抗熔存储的位置。板300包括16个这样的抗熔存储。312-1就是位于插接条310-4和308-4交叉位置的抗熔存储。激活后，它可以插接条310-4和插接条308-4。图3A为简化图，通常，板的每一层包含10-40个插接条，并有多个这样的板，包含抗熔存储可设置布线电路结构。
304是与插接条310-1相连的Y可编程晶体管。318是一个与插接条308-4相连的X可编程晶体管。302是Y选择逻辑器，在编程阶段允许对一个Y编程晶体管进行选择。316是X选择逻辑器，在编程阶段允许对一个X编程晶体管进行选择。一旦304和318被选定，就会在插接条310-1上产生编程电压306，同时插接条308-4接地，使得抗熔存储312-4被激活。
图3B为可编程连接结构300B的示意图；300B是300A的变体，能带的部分插接条具有不同的长度。在该变体中，没有插接条308-4，只有两个较短的插接条308-4B 1和308-4B2。这可能对可编程布线电路结构300B的信号输入和输出有益，为了减少一个板中插接条的数目，这些短插接条可用于布线电路结构中信号的输入和输出，而不同于之前通过插接条来进行路径选择。在该变体中，编程电路需要放大来支持对抗熔存储312-4B和312-4B的编程。
与现有技术不同，本项发明中的各种实例建议不在硅基片扩散层构建可编程晶体管，而是在可设置抗熔存储布线电路的上层或下层构建。用来给抗熔存储编程的电压通常要远远大于用来器件电路的工作电压。这也是抗熔存储结构设计的一部分，使得抗熔存储不会轻易被激活。另外，需要注意的是，可能需要进行设计，并添加硅源极来确保编程过程不损坏工作电路。因此，在硅基片上包含抗熔存储可编程晶体管时，需要额外的硅片区域和非常小心。
为了满足高速器件的性能要求，工作中的晶体管的最大要求是速度，而编程电路可以相对以较低速度工作。所以编程电路可以使用薄膜晶体管，可以很好的满足功能，并能减少对硅片面积的要求。
还有其他类型的晶体管，如真空FET、双极管等，也可用于可编程电路，也可不布置在硅基上，而是布置在抗熔存储可设置布线电路的上层或下层。
但是，在另一替代方案中，可编程晶体管和可编程电路可在SOI晶圆上制造，然后将晶圆粘结到可设置逻辑器晶圆上，并使用矽片直穿过孔(TSV)或穿层过孔(TLV)相连。使用SOI晶圆实现抗熔存储编程功能的优势在于，在该晶圆上构建的高电压晶体管非常高效，并且可用于编程电路及支持功能，例如编程控制器功能。另外还有一个变体，可编程电路可以在之前的SOI晶圆工艺上制造，进一步减小成本。也可以在全球其他工艺技术中和/或制造地点使用。
还有其他可在抗熔存储可设置布线电路上整合硅片或其他半导体层的处理技术，实现抗熔存储可编程电路的构建。有一个例子，最近有一种技术，提出使用等离子枪喷洒半导体级硅，形成半导体结构，包括如p-n节。喷洒硅所形成的相应半导体类型是可以预测的。另外，还有越来越多的技术使用石墨烯和碳纳米管(CNT)来实现半导体功能。基于本项发明，我们将使用词组“薄膜晶体管”作为以上技术的总称，也包括所有已知或未知的类似技术。
总之，一个共同的目标就是不进行重新设计，在最小的掩膜附加成本下，减小大批量生产的成本。使用薄膜晶体管，作为可编程晶体管，能够实现相对简单和直接的批量成本节约。不需要在隔离层嵌入抗熔存储，定制掩膜可以用来定义最终所有位置的过孔，尽管之前这些过孔各自有单独的激活抗熔存储。另外，之前需要进行编程的，带之间的相同连接可以通过固定的过孔相连。这样就可能节约制造抗熔存储编程层和编程电路相关的成本。需要注意的是，在抗熔存储电阻和掩膜定义的过孔电阻之间可能存在区别。常规的处理方式是制作两种选择方案的模拟模型，由设计师对设计在两种情况下是否都可行进行验证。
在抗熔存储层之上构建编程电路的另外一个目的在于实现更高的电路密度。为了将编程晶体管与各自的金属插接条连接起来，可能会需要很多连接。如果这些连接向上，则可能不阻断下层连接的布线电路路径，从而减少上方的电路。
如图3A所示为一个4x4插接条的布线电路结构，通常的布线电路结构可能包含多大20x30插接条。对于一个20x30的板，大约需要20+30＝50个编程晶体管。20x30板区域大约为30hpx30vp，“hp”标识水平间距，“vp”标识垂直间距。这样就可能造成可编程晶体管的面积相对较大，大约在12hpxvp(20hpx30vp/50＝12hpxvp)。另外，需要处理：在可编程层之间，每个连接的可用面积，以及可编程布线电路结构。并且，其中的1-2个再分布层可能需要重新分布可用面积内的连接，然后将这些连接向下构建，最好是对准，使得在向可编程布线电路结构的下层插接条310连接的过程中造成的阻碍最小。
图4A为可编程连接板300和另外一个可编程连接板320的示意图。由于硅密度更高，能够以最紧凑的方式在该板上构建可设置布线电路。附图4B为2x2可编程布线电路板的示意图；包括棋盘格形状的板300和板320，板320是板300旋转90度的变体。当一个信号从南到北传输时，需要使用抗熔存储，如406来连接南-北插接条。406和410均为抗熔存储，位于一个插接条的末端，将该插接条与相同方向的其他插接条连接。信号从南到北从金属层6传输到金属层7。如果需要改变方向，则使用类似312-1的抗熔存储。
可设置布线电路结构的可能包括：将输出逻辑芯片和输入逻辑芯片连接起来，构建所需的部分定制逻辑器。逻辑芯片本身通过前几个金属层与硅基片上的晶体管构建。通常金属层1和金属层2用来构建逻辑芯片。有时，使用金属层3或层3的一部分也很有效。
图5A为逆变器504及其输入502和输出506的示意图。逆变器是最简单的逻辑芯片。输入502和输出506可以通过可设置布线结构上的插接条相连。
图5B为缓冲器514及其输入512和输出516的示意图。输入512和输出516可以通过可设置布线结构上的插接条相连。
图5C为可设置强度缓冲器524及其输入522和输出526的示意图。输入522和输出526可以通过可设置布线结构上的插接条相连。524可以通过抗熔存储528-1、528-2和528-3设定，上述抗熔存储构成了一个抗熔存储可设置驱动芯片。
图5D是D-触发器534及其输入532-2和输出536的示意图，包括控制输入532-1、532-3、532-4和532-5。控制信号可与可设置布线电路或本地或全局控制信号相连。
图6为LUT4的示意图。LUT4604是FPGA技术中常见的逻辑元件，叫做16位查找表或LUT4。该元件具有四个输入602-1、602-2、602-3、和602-4。一个输出606。通常一个LUT4可以编程实现任何需要小于等于4个输入的逻辑功能。附图6中的LUT功能可通过32抗熔存储如608-1来实现。604-5是一个2-1多路转换器。在FPGA中，最常见的LUT4实施方法就是使用16位SRAM芯片或15路多工器。附图6显示了一个通过32位抗熔存储和7路多工器的LUT4抗熔存储可设置查表实施方法。图6中的可编程芯片包括额外的输入602-6、602-7，每个输入附加有8位抗熔存储，允许实现LUT4之外的功能。
图6A是一个PLA逻辑器芯片6A00的示意图。在LUT逻辑器成为主流之前，该芯片用于大多数常用可编程逻辑器。其他此类逻辑器的缩写还有PLD和PAL。6A01是抗熔存储的一种，允许对多路输入AND6A14的输入信号进行选择。在该图中，所有垂直和水平线交叉处都包含有一个抗熔存储，使得能够根据所需的最终功能实现连接。大的AND芯片6A14构成了乘积项，实现6A02或逆向副本的输入选择AND功能。一个多输入或6A15在乘积项的选择基础上实现OR功能，构成一个输出6A06。附图6A显示了一个抗熔存储可设置PLA逻辑器。
图5、6和6A中的逻辑芯片仅为代表。可编程逻辑器结构的构建存在很多种不同的方式，包括附加逻辑芯片，如AND、MUX和其他芯片，以及上述芯片的变形。另外，逻辑芯片的构建中，也可能由于输入和输出连接所使用的可设置布线电路结构或使用直接非可设置方式连接而存在不同形式。
图7为可编程芯片700的示意图。通过平铺上述芯片即可构建可编程结构。相同芯片的平铺可以使用重复的方式，形成同质结构。另外，不同芯片的混合可以形成非均匀结构。逻辑芯片700可能是图5和图6中的任意一种，上述的混合搭配，以及它们的前身。逻辑芯片710、输入702和输出706均通过输入和输出插接条708及相连的抗熔存储701与可设置布线结构720相连。较短的布线电路722包括金属插接条，长度与板相同，包括水平插接条722H，位于一个金属层，垂直插接条722V，位于另一个金属层，抗熔存储701HV位于它们的交叉处，使得可以对水平插接条和垂直插接条和连接进行选择。水平插接条与另外一个水平插接条的连接通过抗熔存储701HH实现，功能与图4中的抗熔存储410相同。垂直插接条与另外一个垂直插接条的连接通过抗熔存储701VV实现，功能与图4中的抗熔存储406相同。长水平插接条724用来连接长距离信号，通常其长度为8个板或更多。通常一个长距离插接条都带有一个可选连接，通过抗熔存储724LH来缩短行程，而垂直长距离插接条则用724。附图7为可编程芯片700的二维示意图。在实际使用时，700为三维结构，逻辑芯片710使用硅基、金属层1、2、3。可编程布线结构包括相连的抗熔存储，抗熔存储位于其表面。
图8为可编程器件层结构的示意图，为本发明的一个替代方案。在该方案中，抗熔存储由两层结构。第一层用于设定逻辑器区，并在某些情况下设定逻辑时钟分配。第一抗熔存储层也可用于管理某些功率分配，通过断开未使用电路的供电来节约功率。该层也可用于连接某些长距离传输通道和/或连接逻辑芯片的输入和输出。
器件的制造如图8所示，从包含逻辑器芯片晶体管的半导体基片802开始，基片还包括第一抗熔存储层可编程晶体管。接下来是804层，包括金属层1、绝缘体、金属层2，有时还包括金属层3。这些层用来构建逻辑芯片，I/O和其他模拟芯片。在该替代方案中，第一对抗熔存储包含在隔离层，在金属层1和金属层2之间，或者包含在金属层2和金属层3之间的隔离层，编程晶体管可以内嵌在位于第一抗熔存储之下的硅基片802中。第一抗熔存储可用来对逻辑芯片编程，如520、600、700，也可用来连接各个芯片，实现更大的逻辑功能。第一抗熔存储也可用来编辑逻辑器时钟分配。第一抗熔存储层也可用于管理某些功率分配，通过断开未使用电路的供电来节约功率。该层也可用于连接某些长距离传输通道和/或连接这些芯片的输入和输出。
以下几层806，可构成长距离布线通道，用于全部或部分的功率分配和时钟网络，形成对前几层804中结构的补充。
以下基层807可包含抗熔存储可设置布线结构。也可称之为短距离布线结构。如果金属层6和7用于该可设置布线结构的插接条，第二抗熔存储则可内嵌在层6和层7之间的绝缘层中。
编程晶体管和编程电路的其他部分可用于后续制造，在可设置布线结构810之上。编程元件可以是薄膜晶体管或前述的其他过氧化物晶体管。此时，抗熔存储编程晶体管布置在抗熔层上方，为可设置布线电路808或804的实现提供可能。需要注意的是，在某些情况下，在基层802和804上构建第二抗熔存储编程电路的控制逻辑器是有益的。
最后一步是与外部812的连接。可以使用焊点进行丝焊、也可使用焊球连接倒装芯片、光电或其他连接结构，例如TSV连接。
在本项发明的另一替代方案中，抗熔存储可编程布线结构可用来设计多种用途。相同的结构可以作为布线结构的一部分，或者PLA逻辑芯片的一部分，也可以作为只读存储(ROM)功能的一部分。在FPGA产品中，可能需要一个元件能够用于多个用途。配备多功能的系统资源可以增加FPGA器件的实用性。
图8A为可编程器件层结构的示意图，为本发明的另一个替代方案。在该替代方案中，有一个附加的电路814，与816接触连接，至第一抗熔层804。由下方的器件提供第一抗熔存储层804的编程晶体管。这样，可编程器件的扩散层816就不用承担第一抗熔层804编程晶体管的成本损失。相应的，第一抗熔层804的编程连接就可以直接向下与下方编程器件804相连，同时与第二抗熔层807的编程连接则可以直接向上与编程电路810相连。这样就可以在电路内部的布线路径上减少拥堵。
后续图中的编号808可以是各种预处理晶圆或层的组合，晶圆或层包含多个本项发明所述的传输层(组合)。词组“预处理晶圆或层”为泛指；当在图纸中使用编号808来说明本项发明的实例时，编号808可代表多个不同的预处理晶圆或层类型，包括但不限于下层预制造层、下层布线丝线、基层、基片层、外壳晶圆、目标晶圆、预处理电路、预处理电路接收器晶圆、基片晶圆层、底层、底层主晶圆、基础层、顶层、或厂晶圆。
图8B为通用预处理晶圆或808层。晶圆或808层可能含有预处理电路，例如，逻辑电路、微处理器、包含各种晶体管的电路、其他类型数字或模拟电路，包括且不限于本发明中的各种实例。预处理晶圆或808层可能含有预处理金属布线电路，可能由铜或铝制成。预处理金属布线电路可能用于层传输的设计或制造，还包括从预处理晶圆或808层至该层或传输层的电气连接。
图8C为通用传输层809在加工到预处理晶圆或808层之前的示意图。传输层809在层切过程中可以加工到载体晶圆或基片晶圆上。预处理晶圆或808层可以成为目标晶圆、接收器基片或接收器晶圆。接收器晶圆可以含有接收器晶圆金属连接焊点或插接条，设计制造用于与传输层809的电气连接。传输层809在层切过程中可以加工到载体晶圆或基片晶圆上。传输层809可以含有金属布线电路，设计制造用于与预处理晶圆或808层之间的层传输或电气连接。从传输层809到预处理晶圆或808层之间的电气连接可以使用穿层过孔(TLV)连接。传输层809可以包含单晶硅、结晶硅、或可预测结晶硅单层或多层、其他半导体、金属和绝缘体材料、层等；或者多个单晶硅区域、可预测单晶硅、或其他半导体、金属、或绝缘体材料。
图8D为预处理晶圆或808层由上方的传输层809经过层切形成的示意图。预处理晶圆或808层的上方，可以进一步加工出预处理金属布线电路可能用于层传输的设计制造，还包括从预处理晶圆或808层至该层或传输层的电气连接。
图8E为通用传输层809A在加工到预处理晶圆或808A层之前的示意图。传输层809A在层切过程中可以加工到载体晶圆或基片晶圆上。传输层809A可以含有金属布线电路，设计制造用于与预处理晶圆或808A层之间的层传输或电气连接。
图8F为预处理晶圆或808B层由上方的传输层809A经过预处理晶圆或层808A的层切形成。预处理晶圆或808B层的上方，可以进一步加工出预处理金属布线电路可能用于层传输的设计制造，还包括从预处理晶圆或808B层至该层或传输层的电气连接。
图8G为通用传输层809B在加工到预处理晶圆或808B层之前的示意图。传输层809B在层切过程中可以加工到载体晶圆或基片晶圆上。传输层809B可以含有金属布线电路，设计制造用于与预处理晶圆或808B层之间的层传输或电气连接。
图8H为预处理晶圆或808C层由上方的传输层809B经过预处理晶圆或层808B的层切形成。预处理晶圆或808C层的上方，可以进一步加工出预处理金属布线电路可能用于层传输的设计制造，还包括从预处理晶圆或808C层至该层或传输层的电气连接。
图8I为预处理晶圆或808C层，一个3D IC堆，可包含经过切除的层809A和809B，位于预处理晶圆或层808之上。切出层809A和809B以及初始的预处理晶圆或808层中的一层或多层可能包含一种或多种类型的晶体管，金属喷镀，如一层或多层包含铜或铝，层间上下布线电路，以及层内布线电路。层与层之间，一层之内的晶体管可以是不同的类型。晶体管的布置也可有多种方式。晶体管的布置可以是重复布置或带状布置。晶体管可以在传输层内的多层进行布置。晶体管的布置可以是无极晶体管或凹槽通道晶体管。切出层809A和809B，以及预处理晶圆或808层还可以包含半导体器件，例如电阻、电容、电感，一个或多个可编程布线电路，储存结构和器件、传感器、微波器件、与微波收发器相连的光电布线电路名词“载体晶圆”或“载体基片”也可成为“支撑晶圆”或“支撑基片”。
层切工艺可以重复使用多次，从而生产出包含多个切出层的预处理晶圆，这些晶圆组合起来还可以作为预处理晶圆或层继续进行层切。层切工艺具有足够的灵活性，使得预处理晶圆和传输层在适当的制造插接条件下，可以翻转并在任意一面切割，根据设计选择在任何方向上继续进行切割。
仅具有基础知识的人员将会很容易理解图8-8I中的举例说明(并未放大)。同时，技术熟练人员也会进一步意识到，以预处理晶圆或808层作为基础或基片层，或是以作为预处理或部分预处理电路接收器晶圆，使用晶圆切除流程，可以产生更多的变形。技术熟练人员在读完本说明之后，将会意识到本项发明范围将会囊括非常多的修改变形。因此，本项发明并非仅限于附件中的专利权声明。
这种下层电路的替代技术是“SmartCut”智能切割工艺。“SmartCut”智能切割工艺广泛应用于制造SOI晶圆。智能切割工艺，加上晶圆粘结技术，使得“层切”能够从一个又一个的晶圆上制造出一薄层单晶硅晶圆。“层切”可以在400℃以下完成，生产出的切出层可以小于100nm厚。具有多个变形和名称的工艺已经用于商用，公司有两个，即Soitec(法国Crolles)和SiGen-Silicon Genesis公司(加州圣何塞)。室温下的硅片粘结流程使用粒子束在真空下处理硅表面，最近已由三菱重工集团(日本东京)垄断。该工艺能够在室温下切割硅片层。
另外，使用中的还包括其他技术。例如，其他技术也可用于层切，例如IBM层切工艺，如IEDM2005，A.W.Topol等人所述。IMB的层切工艺使用了一个SOI技术和玻璃基片晶圆。供电电路可以在SOI晶圆上经过高温处理，临时粘结到硼硅玻璃基片晶圆上，使用化学机械打磨将背面打薄，然后将埋入氧化物(BOX)蚀刻掉。此时，对打薄的供电晶圆进行对准，低温氧化物粘结至接受晶圆表面。然后将打薄供电晶圆从玻璃基片晶圆上分离，加工穿层过孔连接。另外，磊晶移植(ELO)技术，如P.Demeester等所述，由IMEC在半导体科学技术1993年期中发布，也可以用于层切。ELO将基片和待切层之间的非常薄的牺牲层有选择性的去除。GaAs或硅待切层可以使用粘性圆柱“滚”起来，或使用柔性载体从基片上去除，例如黑蜡，将待切层结构提起，这一过程与选择性蚀刻同时发生，蚀刻可以使用稀释的氢氟(HF)酸、将表面需要脱离的层清除掉，脱离层可以是SOI或AlAs的硅氧化物。在磊晶移植之后，切出层就与所需的接受基片或晶圆对准并粘结。ELO工艺在多层层切使用中的生产能力由J.Yoon等进行了改进，J.Yoon来自伊利诺伊大学的香槟分校，文章发表在2010年5月20日的自然杂志上。Canon开发了一种层切技术，称之为ELTRAN-多孔硅晶膜层切。也可使用ELTRAN。根据电化学协会会议摘要No.438，2000年，和2001年7月的JSAP国际论文显示，经过HF/乙醇溶液氧化的种子晶圆能够在硅的表层产生气孔，气孔可以使用低温氧化进行处理，然后使用高温下的氢还原来密封气孔。然后可以将硅晶膜放置在多孔硅上，氧化形成SOI BOX。种子晶圆可以与基片晶圆粘结，并使用高压水对准多孔硅层，将种子晶圆分裂。多孔硅然后可以进行选择性蚀刻，形成致密的硅层。
图14为层切流程的示意图。在该项发明的另外一个替代方案中，“层切”被用于构造下层电路814.1402是一个经过处理，用于构造底层电路的晶圆。晶圆1402可以用于大多数先进工艺，或最近几代的工艺。它可以含有编程电路814，以及其他有用的结构，并能作为预处理CMOS硅晶圆，或部分处理CMOS，或其他制造用硅或半导体基片。晶圆1402也可以称之为接收基片或目标晶圆。随后，一个氧化层1412将被布置在晶圆1402上，进行打磨，达到更好的正平和表面等级。然后将供电晶圆1406粘结到1402上。供电晶圆1406和晶圆1402的表面都使用各种表面处理方式进行了预处理，可用于低温粘结，表面处理包括RCA预清理，其中可能包含稀释的氢氧化铵或氢氯酸，也可能包括等离子表面处理，以降低粘结能量并提高晶圆-晶圆的粘结强度。供电晶圆1406经过粒子植入的智能切割作为预处理，原子类型可能包括H+离子，所需的深度根据智能切割1408的刻线而定。智能切割刻线14080可以成为层切划分平面，如虚线所示。智能切割刻线1408或层切划分平面可以在供电晶圆1406的处理之前或之后形成。供电晶圆1406可以粘结到晶圆1402上，通过将供电晶圆1406的表面与晶圆1402的表面接触，然后施加机械力和/或退火还原来强化氧化物-氧化物的键。供电晶圆1406与晶圆1402的对准可以在晶圆粘结之后马上进行。包括退火粘结循环在内，可以接受的键强度不能超过大约400℃。在粘结两个晶圆之后，进行智能切割，沿切割层1408来切开并清除供电晶圆1406的顶部1414。切开可以使用各种能量方式，切至智能切割线1408或层切划分平面，包括小刀的机械切割，水流冲击、气流切割，或现场激光退火或其他适宜的方式。得到的是一个3D晶圆1410，包含晶圆1402和单晶硅(或是多层材料的)附加层1404。层1404可以通过化学或机械的方法打磨，达到适宜的表面质量，供后续加工。层1404可以非常薄，大约在50-200nm之间。上述所需的流程称之为“层切”。层切通常在SOI制造过程中使用，SIO即绝缘硅晶片。对于SOI晶圆，上表面已经氧化，使得在“层切”之后，获得埋入氧化物-BOX，将顶层薄单晶硅层和晶片主体隔离。使用植入原子，例如氢或氦或氢氦混合物，能够产生上述切割平面，在本文件中也叫做“离子-切割”，是层切方法的优选方案。
仅具有基础知识的人们也会很容易理解图14中的举例说明(并未放大)。一般情况下，技术熟练人员可以进一步认识到，例如深度掺杂(大于le20原子/cm3)的硼层或硅锗(SiGe)层可用作蚀刻止点，用于离子-切割工艺流程中，层切割划分平面可以置于蚀刻中止层或置于基片材料以下，或者可以在无植入切割流程时蚀刻中止层，或者施主晶圆可优先蚀刻，直到达到蚀刻中止层。技术熟练还可以进一步认识到，SOI或GeOI主晶圆中的氧化物可用作蚀刻中止层。人们在读完本说明之后，将会意识到本项发明范围将会囊括非常多的修改变化。因此，本项发明并非仅限于附件中的专利权声明。
因此，“层切”工艺可以用来在预处理晶圆1402上粘结一个薄单晶硅层1404，一个标准流程即可确保构件如图8A所示所需电路的剩余部分，从切出层1404上的层802开始。印刷步骤会使用晶圆1402上的对准标记，使得电路802和816等能够与下层电路814对应相连。需要注意的一个因素就是高温，在处理电路802的过程中可能会需要高温环境。晶圆1402上的预处理电路需要承受高温，高温用于激活在层1404上构造的半导体晶体管802。晶圆1402上的电路将包含晶体管和多晶硅局部布线电路(多晶硅或多聚物)以及一些其他类型可以承受高温的电路，如钨(电路)。处理过的晶圆可以在高温下支撑后面加工的晶体管，该晶圆可称为“基础”或基片、基础层、基础电路。使用层切构建下层电路的优势在于可以将层切后的1404做的非常薄，使得穿硅过孔连接816、或穿层过孔(TLV)具有低高宽比，并能更接近正常触点，因此可以做的非常小，将开支面积降至最低。较薄的切出层还能使用传统直接穿层对准技术，可以增加硅过孔连接816的密度。
图15为底层编程电路的示意图。变成晶体管1501和1502均在基片1402上预制，然后再在切出层1404上加工出可编程逻辑电路和抗熔存储1504。编程连接1506、1508利用穿过层1404的接触孔与编程晶体管相连，如图8A中816所示。变成晶体管设计承受抗熔存储1504编程时的较高编程电压。
图16为底层隔离晶体管电路的示意图。将抗熔存储1604变成的高电压可能损害逻辑晶体管1606、1608。为了保护这些逻辑电路，隔离晶体管1601、1602，所以设计晶体管能够承受较高电压。较高的编程电压仅在编程阶段使用，同时隔离晶体管通过控制电路1603关闭。下层晶圆1402可以用来构建隔离晶体管。由于基片1402上的编程晶体管和隔离晶体管较大，使得可以更好的利用初晶硅802(1404)。通常初晶硅都在前期工艺中制造，以得到高密度和性能。基片可以在稍后的工艺步骤中制造，可减少成本并支撑高电压晶体管。也可以不与CMOS晶体管一起加工，例如与双重扩散金属氧化物半导体(DMOS)或双极节晶体管一起加工，这样做有利于变成和隔离功能。在大多数情况下，栅极输入均需要保护二极管，称为天线。这样的保护淀积可以有效的将隔离晶体管的输入整合至基片中。另外，隔离晶体管1601、1602也可提供天线效应的保护，无需额外的二极管。
本项发明的另一个替代方案实例是将基础层1402进行预处理，加工出一对逆偏压发生器。先进半导体逻辑器件的一个主要挑战是晶片-晶片和晶片内的参数偏差。由于掺杂物等原因，晶片的各个部分可能具有不同的导电特性。这些参数中对偏差影响最大的是晶体管的阈值电压。晶片内阈电压的差异主要由于沟道掺杂物、栅极绝缘体、关键尺寸差异造成。这些差异对于次45nm工艺节点器件的影响是巨大的。通常的处理思路是，设计时应考虑最坏情况，造成较大的性能开支。另外，目前正在提出全新的设计思路，来解决偏差问题造成的产量和成本的巨大不确定性。可能的方案包括使用局部逆偏压，来提高最坏区域的性能，在消耗最小额外功率的前提下提升整体性能。基础-局部逆偏压也可用来减少由于工艺偏差造成的漏电。
图17A为逆偏压电路的拓扑示意图。基片1402承载逆偏压电路1711，能够提高初晶器件部分区域1710的性能，否则这些区域的性能将维持较低水平。
图17B为逆偏压电路的示意图；逆偏压控制电路1720控制振荡器1727和1729，从而驱动逆偏压发生器1721。负逆偏压发生器1725将产生所需的负偏压，通过连接1723，与主电路相连，向初晶硅1404上的N-沟道金属氧化物半导体(NMOS)晶体管1732提供逆偏压。正逆偏压发生器1726将产生所需的负偏压，通过连接1724，与主电路相连，向初晶硅1404上的P-沟道金属氧化物半导体(PMOS)晶体管1724提供逆偏压。相应逆偏压的大小根据所在区域在初始化阶段设定。可以使用外部测试器和控制器设定，也可以使用片载自测试电路完成。通常，使用永久性储存来保存各区域的逆偏压大小，使得器件在启动时就能够正常初始化。另外，可以使用动态计划来给不同运行模式的器件设定所需的逆偏压大小。在基片中设置逆偏压电路可以更好利用初晶器件的硅片资源，使得主片器件的逻辑运行失真更少。
图17C为替代方案电路功能，也可用于“基础”。在很多IC设计中，需要整合功率控制，减少对器件部分扇区的供电，或者当这些扇区完全处于“睡眠”状态时，将相应的供电切断。通常，这些供电控制最好使用高电压晶体管来完成。因此，基片上可能需要构建一个功率控制电路芯片17C02。功率控制17C02可使用自身的高电压供电和控制或调整主片器件上17C10和17C08扇区的供电电压。控制可以通过主片器件17C16出发，由基片上的17C04管理。
图17D为替代方案电路功能，也可用于“基础”。在很多IC设计中，需要整合探头辅助系统，使得在调试阶段能够很容易探测器件，并支持生产测试。探头电路在现有技术中也有使用，使用与主电路相同的晶体管。图17D显示了在基片上初晶层有源电路之下构建的探头电路。图17D显示了与连续有源电路元件17D02的连接。连接通过布线线路17D06与基片相连，高阻探头电路17D08用于检测后续元件的输出。选择电路17D12允许一个或多个输出通过一个或以上缓冲器17D16传出，缓冲器可由初晶电路上的信号控制，从而驱动顺序输出信号至探头信号输出17D14，以便调试或测试。人们通常能够理解，例如多个探头电路17D08组、多个探头输出信号17D14、以及信号不从主电路上输出的控制缓冲器17D16，均为可能的配置。
在另外一个方案中，基片1402可以搭载SRAM芯片，如图18所示。SRAM芯片1802在底层基片1402上预制，可以连接1812至1404上的主逻辑电路1806、1808。如上文所述，在1404上构建的各层可以与底层基片1402上的预制结构对准，使得逻辑芯片能够与相应的底层RAM芯片相连。
图19A为底层I/O的示意图。基片1402可以通过预处理搭载I/O电路，或部分I/O，例如输出驱动1912相对较大的晶体管。另外基片上的TSV也可用来将I/O连接1914一路导回到基片背面。图19B为根据本项发明实例的集成器件的边“切”。输出驱动如PMOS和NMOS输出晶体管19B06所示，两个晶体管通过TSV 19B10向列，并与背面焊点或球型焊点19B08相连。基片1402中连接的材料可以进行选择，承受整个1404上器件后续工艺制造过程中的高温，如图8A-802、804、806、807、810、812所示，可以是钨。基片也可以搭载输入保护电路1916，将焊点19B08连接至主电路的输入逻辑器1920上。
本项发明的另外一个实例是在基片上使用TSV，如TSV19B10，将晶片连接起来，构成3D集成系统。通常，每个TSV都需要较大的面积，一般几个平方微米。当需要使用很多TSV时，就会排除所占面积使用高密度晶体管，使得所有TSV的面积开支很大。在施主晶圆上，使用之前的流程进行预处理加工这些TSV，可以显著降低3D TSV连接的有效成本。到初晶硅电路1920的连接1924，可以使用最小的接触面积实现，大约零点几个平方纳米，比TSV所需的几个平方微米的面积小两个数量级。仅具有基础知识的人员将会很容易理解图19B中的举例说明(并未放大)。人们通常很容易理解，使用图19B所述的发明原则，可以构建出很多其他的实力和部件布置，图19B仅供参考。
图19C为一个3D系统，包括3个相连的晶片(19C10、19C20、19C30)和TSV(19C12、19C22、19C32)，以TSV19B10和图19A类似的方式进行说明。3个晶片的堆使用基片上的TSV(19C12、19C22、19C32)构建3D布线电路，使得初晶硅19C14、19C24、19C34与各自的基片通过最小尺寸的过孔相连，影响和硅片面积损失最小。三个晶片堆可以使用球焊19C40与PC主板相连，19C40与晶片TSV19C32的背面相连。仅具有基础知识的人员将会很容易理解图19C中的举例说明(并未放大)。人们通常很容易理解，使用图19C所述的发明原则，可以构建出很多其他的实力和部件布置，图19C仅供参考。例如，一个晶片堆可以使用倒装芯片粘结布置在封装内，也可以使用球焊19C40代替粘结焊点，将该部分倒装并和焊线一起粘结在传统封装内。
图19D为3D IC处理器和DRAM系统的示意图；计算机行业所面临的广为人知的问题是“内存墙“和处理器访问DRAM的速度有关。现有技术给出的解决方案是使用直接布置在处理器之上的TSV连接DRAM堆，并将散热器撞到处理器背面，来给处理器散热。但是，这样做就需要有一个特殊的过孔，穿过DRAM，使得处理器I/O和电流能够通过。过多的处理器“穿DRAM过孔”则会导致一些严重的缺陷。首先，会降低DRAM的可用硅面积，高达几个百分点。然后，会增加上方通过的电流，增幅亦为几个百分点。另外，会要求DRAM的设计与处理器的设计进行协调，这在商业上是个挑战。图19D的实例给出了一个解决方案，可以减小上述问题：使用如19B和19C所示的具有TSV的基片。使用基片和初晶硅结构可以使得与处理器的连接无需穿过DRAM。
图19D中，处理器I/O和电压可以通过朝下的微处理器有源区域19D14连接-初晶硅层，通过过孔19D08穿过散热器基片19D04与底板材料19D06相连。散热器19D12，散热器底板19D04、散热槽19D02都用来带走处理器有源区域19D14产生的热量。穿过底板19D16的TSV(19D22)用来连接DRAM堆19D24。DRAM对包括多个通过TSV 19D20相互连接的薄型DRAM19D18。因此，DRAM堆不需要穿过处理器I/O和电压平面，并且可以无需考虑处理器设计和布置进行独立设计制造。DRAM芯片19D18与基片19D16最近，可以设计用来连接基片TSV 19D22，或者也可以在之间加入一个单独的重新分布层(或RDL，未画出)，或者基片19D16可以用作预处理高温布线层，如前述的钨。另外一个处理器有源区域并未包含TSV，与基片19D16不同。
另外，基片过孔19D22可以用来穿过处理器I/O和功率，连接基片19D04和基片材料19D06，同时DRAM堆可以直接与处理器有源区域19D14相连。人们可以很容易的理解在本项发明的范围内，可以用更多不同的组合。
图19E为本项发明的另外一个实例，DRAM堆19D24可以通过焊线19E24与一个RDL(重新分布层)19E26相连，RDL将DRAM与基片过孔19D22连接起来，然后将它们与朝下的处理器19D14相连。
在另外一个实例中，定制的SOI晶圆可以在晶圆厂加工NuVias 19F00中。NuVias 19F00可以使用传统的TSV，直径大约在1微米以上，也由SOI晶圆供应商加工。如图19F所示，处理晶圆19F02和买入氧化物BOX 19F01。处理晶圆19F02通常有好几百个微米厚，BOX 19F01同差有好几百个纳米厚。集成器件制造商(IDM)或铸造厂随后加工NuContacts 19F03，与NuVias 19F00相连。NuContact可以是常规尺寸的触点，同时在薄SOI硅片的19F05和BOX19F01上蚀刻然后填充金属得到。NuContact的尺寸DnuContact 19F04，如图19F所示，可以加工到纳米级。现有技术如图19G所示，在大块的硅晶圆19G00上进行构建，通常具有一个TSV直径、DTSV_prior_art 19G02，尺寸在微米级。NuContact DnuContact 19F04，如图19F所示，缩减后的尺寸可能对于半导体设计者而言具有重要的意义。对于穿硅连接而言，使用NuContact可以提供缩小的晶片尺寸开支，更小的超薄硅晶圆加工，和更小的设计复杂程度。在传统SOI晶圆上，TSV的布置是基于高产量集成器件制造商(IDM)或铸造厂的要求，或者根据公认的行业标准进行。
如图19H所示的流程图可以用来制造传统SOI晶圆。晶圆供应商就可能使用类似流程。采用硅施主晶圆19H04，表面19H05可以被氧化。然后将一种原子，例如氦，植入到(掺杂)一定的深度19H06。在其他实例中所述的氧化物-氧化物粘结，可以用来将该晶圆与接受晶圆19H08粘结到一起，19H08具有预处理的NuVias 19H07过孔。NuVias 19H07可以使用导电材料构建，例如钨或者掺杂硅，使之可以承受后续加工中的高温。也可以使用绝缘屏障，例如硅氧化物，来将NuVia 19H07与接受晶圆19H08上的硅隔开。另外，晶圆供应商可以使用硅氧化物构建NuVias 19H07。集成器件制造商或铸造厂可以在高温(大于400度)晶体管制造完成后对氧化物进行蚀刻，并可以使用金属，铜或铝，来替代该氧化物。该流程允许较低的熔点，但是会用到高导电性金属，例如铜或铝。在粘结之后，施主晶圆19H04的一部分19H10可以在19H06处进行切割，然后可以用其他实例中所述的化学/机械打磨进行处理。
图19J给出了制造传统SOI晶圆的另外一项技术。可以使用一个标准的SOI晶圆，及基片19J01、BOX 19F01，和表层硅19J02，NuVias 19F00可以按照从背面到氧化层的顺序进行加工。该项技术可能比标准的SOI工艺生产出更厚的埋入氧化物19F01。
图19I说明了如何使用定制SOI晶圆进行处理器19I09和一个DRAM19I10的3D堆加工。在上述配置中，一个处理器的功率分配和I/O连接都从底板19I12，经过DRAM 19I10，然后与处理器19I09相连。图19F中的上述技术可以使得DRAM有源硅片的接触面积较小，对预处理器-DRAM堆的应用而言十分方便。在DRAM晶片上，由于加工穿晶片连接19I13和19I14损失的晶体管面积，由于有源DRAM硅片上NuContact 19I13的直径(10几个纳米)，会变得非常小。当大型的穿硅连接位于DRAM的中间时，占用的较大面积将提高设计难度。较小尺寸的穿硅连接可以应付这个问题。人们可以很容易的想到，使用这项技术可以构建处理器-SRAM堆，处理器-闪存堆、处理器-图形储存堆，和上述芯片的组合，或其他任何类型的与集成电路有关的组合，例如SRAM可编程逻辑器件，和相关的设置ROM/PROM/EPROM/EEPROM器件，ASIC和功率稳压器，微型控制器和模拟功能电路等。另外，绝缘硅(SOI)可以是在绝缘体上的多晶硅、GaAs、GaN等。人们会很容易想到，NuVia和NuContact技术适用非常广，本项发明的范围并非仅限于附件中的权利声明。
本项发明的另外一个实例就是基片1402可以额外搭载重新驱动晶片(通常称为缓冲器)。重新驱动芯片在行业中通常用于路径相对较长的信号传输。由于路径具有较大的阻值和容量损耗，沿传输路径插入一个重新驱动电路有助于避免信号时序和形状的严重衰减。在基片1402上搭载重新驱动的优势在于重新驱动能够使用晶体管构建，因而能够承受较大的编程电压。另外，隔离晶体管，如1601和1602，或者其他隔离方案也可用于逻辑芯片的输入和输出。
图8A为可编程器件多层结构的结构示意图，有两个抗熔存储层。用作第一层804的可编程晶体管，可以在814上预制，然后，使用智能切割，加工出单晶硅层1404，之后再添加主编程逻辑器802与先进逻辑晶体管和其他电路。随后，在多金属层加工时还包含了一个下层抗熔存储804，布线层806、第二抗熔存储层和可设置布线电路807。对于第二抗熔存储，编程晶体管810也可以使用第二次只能切割层加工。
图20为第二层的层切流程示意图。初加工晶圆2002包括所有先前的层814、802、804、806和807。随后，一个氧化层2012将被布置在晶圆2002上，进行打磨，达到更好的正平和表面等级。然后将供电晶圆2006(或是可切除晶圆，如图标注所示)粘结到2002上。施主晶圆2006的预加工包含半导体层2019，随后可以用来构建编程晶体管810的表层，作为TFT晶体管的替代方案。供电晶圆2006也可以经过粒子植入的智能切割作为预处理，原子类型可能包括H+离子，所需的深度根据智能切割2008的刻线而定。在粘结两个晶圆之后，进行智能切割，沿切割层2014来移除供电晶圆2006的顶层2008。这样，施主晶圆现在也可以用来处理和重新加工更多层。得到的是一个3D晶圆2010，包含晶圆2002和单晶硅(或是多层材料的)附加层2004。切出的层2004可以非常薄，大约在10-200nm之间。使用智能切割能够在预处理晶圆上制成单晶半导体层，而无需退火预处理晶圆到4000℃以上。
使用智能切割层切并不超过下层预处理结构的温度上限，可以有多种替代方法来构建表层晶体管，并与下面的预处理层准确对准，如预处理晶圆或层808。由于切出的层厚小于200nm，之上定义的晶体管，按照需要，可以准确的与预处理晶圆或808层的表面金属层对准，这些晶体管的对准误差小于40nm。
一个替代方法是使用一个较薄的单晶硅切出层，用于外缘Ge晶的生长，使用该切出层作为锗的晶种。另外一个方法是使用较薄的单晶硅切出层用作外缘GexSil-x的生长。这些层中Ge/Si百分比由电路晶体管规范指定。现有技术提供的方法是，使用硅基片在氧化物表面通过氧化物孔来结晶锗，从底层硅晶中生长晶体或格状晶种。然而，在多个布线层表面，这样做就十分困难。通过层切，我们可以在表面获得单晶层硅晶，并使得播种和结晶相对简化，获得一个叠加的锗层。在300℃下，使用CVD可以让无定型锗规则的分布，并且与底层的图案对准，底层可以是预处理晶圆或层808，然后使用低温氧化物封装。一个较短的秒级热脉冲将锗层融化，同时将下方结构的温度保持在400℃以下。Ge/Si连接处将开始结晶或格状磊晶生长，结晶成锗，或者形成Ge X Sil-x层。然后，掺杂形成Ge晶体管，通过镭射脉冲激活，不会损坏下层结构，同时利用锗中杂质的低活化温度。
另外一个方法是使用预处理晶圆进行层切，如图21所示。附图21A为使用预处理晶进行层切的示意图；轻度掺杂的P型晶圆(P-晶圆)2101可以加工出一个高度掺杂的N型硅(N+)“埋入”层，通过掺杂和激活实现，也可通过P-磊晶生长2106之后的浅层N+掺杂和扩散实现。另外，如果晶体管的性能需要使用一个基片触点，则可另外掺杂并激活一个浅P+层2108。图21B为一个预处理晶圆，经过掺杂原子后可以用于层切，掺杂原子可以是H+，在下部的N+区域可制备用于智能切割的“切出平面”2110，并且经过氧化物淀积或生长2112后，可生成用于氧化物粘结的氧化层。现在可以执行层切流程，来加工预处理单晶P-硅和N+层，该层位于预处理晶圆或层808之上。预处理晶圆或808层可以进行粘结，使用氧化物沉积和/或表面处理实现。人们通常可以预见，使用上述方法仅为参考，基于本项发明的原则可以推出其他实例和应用范围，发明的范围不受附录的权利声明限制。
图22A-22H为上部平面源极扩展晶体管的成型示意图。图22A为预处理晶圆或808层上部的切出层，在智能切割之后，N+2104位于表面。表面晶体管源极22B04和漏极22B06通过将栅极22B02指定区域的N+蚀刻掉形成，留下一薄层更为清的掺杂N+层，作为后续源极和漏极的扩展，及晶体管22B08的隔离层。利用额外的掩膜层，隔离区域22B08，通过向预处理晶圆或808层表面蚀刻获得，在晶体管或晶体管组之间形成隔离。将晶体管之间的N+层蚀刻掉有助于N+层的导通。该步骤与预处理晶圆或808层的表面对准，使得所形成的晶体管可以与预处理晶圆或808层的金属层形成良好连接。然后，一个高度等效的低温氧化物22C02(或氧化物/氮堆)通过积淀和蚀刻获得，形成图22C所示的结构。图22D为自对齐蚀刻准备步骤后的结构，此次蚀刻用于加工栅极22D02，然后形成源极和漏极扩展22D04。图22E为低温微波氧化技术后得到的结构，该技术可以是TEL SPA(丰田电子有限公司的槽平面天线)氧气自由基等离子，从而生长出或积淀出一个低温栅极绝缘体22E02，用作MOSFET栅极氧化物，或者也可以使用原子层积淀(ALD)技术。另外，栅极结构也可以使用如下高K-金属栅极流程得到。在一个工业标准HF/SC1/SC2清理之后，形成一个原子级光滑的表面，然后沉积出一个高k绝缘层22E02。半导体行业选择了Hafnium基绝缘层作为取代SiO2和硅氮氧化物的首选材料。Hafnium基族绝缘体包括hafnium氧化物和hafnium硅酸盐/hafnium硅氮氧化物。Hafnium氧化物，HfO2，具有大约是hafnium硅酸盐/hafnium硅氮氧化物2倍左右的绝缘常数。(HfSiO/HfSiON k～15)金属的选择是器件正常工作的关键。代替N+多聚物的金属用作栅极的电极，需要大约4.2eV的工作阈值，来保证器件在正常的阈值电压下正常工作。另外，代替P+多聚物的金属用作栅极的电极，需要大约5.2eV的逸出功，来保证正常工作。TiAl和TiAlN基的金属族，可以用来将金属的逸出功从4.2eV提高到5.2eV。
图22F为积淀、研磨和蚀刻之后的金属栅极22F02。另外，为了提高晶体管的性能，可以使用一个目标压力层来诱导更高的沟道应力。可以在低温下积淀出一个拉伸氮化物层，来提高图22中NMOS器件的沟道应力。PMOS晶体管可以通过上述流程来构建，只需改变初始的P-晶圆或2104N+层上的外缘成型P-，为N-晶圆或P+外缘层上的N-晶圆；并且将N+层2104改为一个P+层。然后，在金属栅极成型之后，可以积淀一个压应力氮化物薄膜，来提高PMOS晶体管的性能。
最终积淀出一个厚的氧化物层22G02，并使用掩膜和蚀刻处理触点的开口，准备与晶体管连接，如图22G所示。本文件中的较厚氧化物或者低温氧化物，可以通过化学气相淀积(CVD)、物理气相淀积(PVD)或等离子扩大化学气相淀积(PECVD)技术来加工。该流程能够形成单晶表层MOS晶体管，能够与下层多金属层半导体器件相连，无需将下层器件和布线电路金属暴露在高温中。这些晶体管可以用作层807的抗熔存储编程晶体管，与预处理晶圆或808层相连构成单片3D电路堆，或者用作3D集成电路的其他功能。这些晶体管可以当作“平面MOSFET晶体管”，即晶体管沟道中的电流始终是水平方向的。上述晶体管，包括本文件中的其他晶体管，可以成为水平晶体管，水平方向，或横向晶体管。这一流程的另外一个优势在于，智能切割H+，或者其他原子，的掺杂步骤在MOS晶体管栅极成型之前完成，能够避免损害栅极功能。如有需要，预处理晶圆或808层的表层可以包含一个“背面栅极”22F02-1，栅极22F02可以直接从上方与背面栅极22F02-1对准，如图22H所示。背面栅极22F02-1可以从预处理晶圆或808层的表面金属层加工获得，也可以在金属层表面进行氧化物层淀积将晶圆贴合(晶圆未画出)来作为背面栅极的栅极氧化物。
根据本项发明的部分实例，在器件层的正常制造过程中，如图8所示，每个新的层都必须使用之前加工出的对准标记与下一层对准。有时，一层的对准可以用来对准上方的多个层，有时一个新的层也必须有对准标记，用来与后续制造步骤中与上方其他层对准。所以层804必须与层802对准，层806必须与层804对准，以此类推。上述流程的另外一个优势是，可以使得切出层足够薄，在后续画图步骤中(画图步骤如图22B所述)，切出层可以与预处理晶圆或808层的对准标记对准，也可以与以下的任何一层，如806、804、802，或其他层对准，来制造3D IC。因此，“背面栅极”22F02-1，为预处理晶圆或808层的表面金属层的一部分，可以准确的从下方对齐22F02，因为所有层的标记都是逐层对准的。在本文中，对准精度很大程度上依赖于做标记的设备。对于45nm及以下制程，覆盖对准的精度通常要比5nm更小。对准要求会随着按比例缩小的使用越来越高，现代的步进电机可以做到比2nm更精确。对准要求的更小数量级可以在基于3D IC系统的TSV中实现，如图12及下文所述，要达到0.5微米的覆盖对准精度是非常困难的。表层栅极和背面栅极的连接可以通过表层过孔或TLV实现。这样就可以进一步减小栅极22F02和背面栅极22F02-1的漏电流，两个栅极都可以连接起来，更好的切断晶体管22G20。同时，通过动态改变表层栅极晶体管的阈值电压-通过独立改变背面栅极22F02-1的偏压实现-也可以设计出一个睡眠模式、一个正常睡眠模式、一个快速睡眠模式。另外，通过上述流程来构建一个积累模式(全空乏)MOSFET晶体管，只需改变初始的P-晶圆2102，或将2104N+层上的外缘成型P-2106，变为N-晶圆或N+外缘层上的N-晶圆。
使用该项技术生产表层晶体管的另外一个因素是过孔或TLV的尺寸，过孔或TLV用来将表层晶体管22G20连接至预处理晶圆的金属层和下方808层。通常可靠的经验方法是过孔的尺寸大于所穿过层厚度的1/10.。由于结构的层厚如图12所示，通常大于50微米，则该结构上的TSV通常大于10微米。附图22A中的切出层的厚度小于100nm，所以相应连接表层晶体管22G20至下方预处理晶圆和808层中金属层的过孔尺寸应小于50nm。由于对制程进行缩小，切出层的厚度和相应连接下方结构的过孔的尺寸也可以缩小。对于某些先进制程，切出层的端厚度可以做到低于10nm。
另外一个源极和漏极扩展的平面表层晶体管成型方案是对图21B中的加工晶圆进行处理，如图29A-29G所示。图29A为预处理晶圆或808层上部的切出层，在智能切割之后，N+2104、P-2106和P+2108位于表面。由于辅助粘结晶圆的氧化层未画出。基片P+源29B04的触点开口和晶体管隔离29B02经过掩膜和蚀刻，如图29B所示。利用额外的掩膜层，隔离区域29B02，通过向预处理晶圆或808层表面蚀刻获得，在晶体管或晶体管组之间形成隔离，如图29C所示。将晶体管之间的P+层蚀刻掉有助于P+层的导通。然后淀积低温氧化物29C04并使用化学机械方法打磨。然后，一个薄打磨中止层29C06，可以是低温氮化硅淀积而成，形成如图29C所示结构。源极29D02、漏极29D04、和自对准栅极29D06，可以通过在薄打磨中止层29C06上掩膜和蚀刻，然后进行N+斜面蚀刻得到，如图29D所示。斜面(30-90度，图示45度)蚀刻或双斜面蚀刻可以使用湿化学或等离子蚀刻技术实现。该流程可以形成有角度的源极和漏极扩展29D08。如图29E所示，后续的低温栅极绝缘体29E02的淀积和增密，或者低温微波等离子硅表面氧化物，或原子层淀积(ALD)栅极绝缘体的淀积和增密，可以用作MOSFET栅极氧化物，然后进行栅极材料29E04的淀积，如铝或钨。
另外，高K金属栅极结构也可以使用如下流程得到。在一个工业标准HF/SC1/SC2清理之后，形成一个原子级光滑的表面，然后沉积出一个高k绝缘层29E02。半导体行业选择了Hafnium基绝缘层作为取代SiO2和硅氮氧化物的首选材料。Hafnium基族绝缘体包括hafnium氧化物和hafnium硅酸盐/hafnium硅氮氧化物。Hafnium氧化物，HfO2，具有大约是hafnium硅酸盐/hafnium硅氮氧化物2倍左右的绝缘常数。(HfSiO/HfSiON k～15)金属的选择是器件正常工作的关键。代替N+多聚物的金属用作栅极的电极，需要大约4.2eV的工作阈值，来保证器件在正常的阈值电压下正常工作。另外，代替P+多聚物的金属用作栅极的电极，需要大约5.2eV的工作阈值，来保证正常工作。TiAl和TiAlN基的金属族，可以用来将金属的逸出功从4.2eV提高到5.2eV。
如图29F所示，在使用化学机械打磨金属栅极29E04之后，利用氮化物打磨中止层29C06得到的结构。PMOS晶体管可以通过上述流程来构建，只需改变初始的P-晶圆或2104N+层上的外缘成型P-，为N-晶圆或P+外缘层上的N-晶圆；并且将N+层2104改为一个P+层。类似的，如果将P+改为N+，在基片触点被使用的情况下，层2108也会改变。
最终积淀出一个厚的氧化物层29G02，并使用掩膜和蚀刻处理触点的开口，准备与晶体管连接，如图29G所示。该图还给出了，层切硅过孔29G04，掩膜和蚀刻加工后，为表面晶体管线路至底层808布线电路29G06提供连接。该流程能够形成单晶表层MOS晶体管，能够与下层多金属层半导体器件相连，无需将下层器件和布线电路金属暴露在高温中。这些晶体管可以用作层807的抗熔存储编程晶体管，与预处理晶圆或808层相连构成单片3D IC，或者用作3D集成电路的其他功能。这些晶体管可以当作平面揗OSFET晶体管，即晶体管沟道中的电流是水平方向的。上述晶体管，包括本文件中的其他晶体管，可以成为水平晶体管，水平方向，或横向晶体管。这一流程的另外一个优势在于，智能切割H+，或者其他原子，的掺杂步骤在MOS晶体管栅极成型之前完成，能够避免损害栅极功能。另外，通过上述流程来构建一个积累模式(全空乏)MOSFET晶体管，只需改变初始的P-晶圆，或将2104N+层上的外缘成型P-，变为N-晶圆或N+外缘层上的N-晶圆。另外，也可使用类似于图22H的背面栅极。
另外一个方法是使用预处理晶圆进行层切，如图23所示。图23A为使用预处理晶进行层切的示意图；N-晶圆2302可以加工出一个埋入层N+2304，通过掺杂和激活实现，也可通过N-磊晶生长之后的浅层N+掺杂和扩散实现。附图23B为一个预处理晶圆，经过淀积或氧化物2308的生长后可以用于层切，经过掺杂原子，例如H+后，可以在N+区域的下部准备好智能切割的切出平面2306。现在可以执行层切流程，来加工预处理单晶N-硅和N+层，该层位于预处理晶圆或层808之上。
图24A～24F为上部结栅场效应(JFET)平面晶体管成型示意图。图24A为预处理晶圆或808层上部在层切之后形成的结构。因此，在智能切割之后，N+2304就出现在表面，现标记为24A04。表面晶体管源极24B04和漏极24B06通过将栅极24B02及晶体管22B08的隔离层。指定区域的N+蚀刻掉形成。该步骤与预处理晶圆或808层的表面对准，使得所形成的晶体管可以与预处理晶圆或808层的下层形成良好连接。然后执行额外的掩膜和蚀刻步骤，去除晶体管之间的N-层，如图24C02所示，由此得到图24C所示更好的晶体管隔离层。图24D为P+区域24D02的可选成型方法，用于加工JFET栅极。在该方法中，可能需要使用激光或其它光学缓冷方法来激活P+。图24E为如何在预处理晶圆或808层上部进行激光退火，减小热传递。在较厚氧化物淀积24E02之后，将在反光层添加一层铝24D04或其他反光材料。在反光层的开口24D08掩膜和蚀刻加工之后，激光24D06能够退火P+24D02掺杂区域，并将激光能量24D06的的大部分从预处理晶圆或808层之上反射出去。通常，开口区域24D08的面积小于整个晶圆面积的10％。另外，可以将一层铜24D10，或者一层反光率，或其他反光材料，加工到预处理晶圆或808层之上，使得能够将不需要的激光能连24D06反射开，而不会让热量传递到预处理晶圆或808层上。当成型器件和电路工作时，层24D10也可以用作接地平面或导电背栅极。当然，层24D10也可以加工出开口，用来构建后续连接第二表面切出层和预处理晶圆或808层的过孔。相同的反光激光退火或其他光学退火技术可以用来退火上述任何结构，使得在第二层切出流程中可以对晶体管栅极进行掺杂激活。另外，吸油材料，和/或其他发光材料，可以用在上述激光或其他光学退火方法中。如图24E-1所示，光能吸收层24E04，可以是无定型碳，可以在低温下淀积或喷射到需要激光退火的区域，然后相应进行掩膜和蚀刻加工。这样，就可以使用最少的激光或其他光学能量来有效退火该区域，激活掺杂材料，并将反光层24D04&24D10、预处理晶圆或808层的热应力降至最低。激光退火可以对整个晶圆表面使用，也可以对栅极电路所在区域使用，以便进一步减小总热量并保证不会对下层造成伤害。
图24F所示的结构，在下述加工程序之后得到，激光反光层24D04蚀刻，淀积，掩膜，蚀刻厚氧化物层24F04得到开口触点24F06和24F02，淀积和部分蚀刻(或者化学机械打磨(CMP))铝(或其他金属，在24F02处得到一个Schottky或Ohmic触点)形成24F06触点和栅极24F02。必要时，N+触点24F06和栅极触点24F02可以分开进行掩膜和蚀刻处理，使得之上可以淀积不同的金属，以便在栅极24F02上得到Schottky或Ohmic触点，在N+触点24F06上得到ohmic连接。厚氧化物层24F04为非导电绝缘材料，也填充至表层晶体管之间的蚀刻空隙24B08和24B09，并可以使用其他隔离材料，例如硅氮化物。表层晶体管最后会被隔离绝缘材料包围，与传统整块集成电路晶体管不同，传统晶体管在一个单晶硅晶圆上加工，仅被非导电绝缘材料包围。该流程能够形成单晶表层JFET晶体管，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。
在上述流程的另一个方案中，可以使用晶体管技术-伪MOSFET，利用单分子层，该层通过共价键嫁接到漏极和源极之间的沟道区域。这一工艺流程可以在相对较低的温度下进行(低于400℃)。
另外一个方法是使用预处理晶圆进行层切，如图25所示。图25A为使用预处理晶进行层切的示意图；N-晶圆2502可以加工出一个埋入层N+2304，通过掺杂和激活实现，也可通过N-磊晶生长2508之后的浅层N+掺杂和扩散实现。表面额外加工一个P+层2510。P+层2510可以再次使用掺杂和激活，或者P+磊晶生长进行加工。附图25B为一个预处理晶圆，经过淀积或氧化物2512的生长后可以用于层切，经过掺杂原子，例如H+后，可以在N+区域2504的下部准备好智能切割的切出平面2506。现在可以执行层切流程，来加工预处理单晶硅，掺杂有N-和N+的层，该层位于预处理晶圆或层808之上。
图26A-24E为上部结栅场效应(JFET)平面晶体管(带有逆偏压闸或双闸)的成型示意图。图26A为预处理晶圆或808层上部的切出层，在智能切割之后，N+2504位于表面。表面晶体管源极26B04和漏极26B06通过将栅极26B02及晶体管26B08的隔离层。指定区域的N+蚀刻掉形成。该步骤与预处理晶圆或808层的表面对准，使得所形成的晶体管可以与预处理晶圆或808层的下层形成良好连接。之后，经过掩膜和蚀刻加工，除去晶体管26C12之间的N-，使之与现在的埋入P+层2510接触。然后执行另一个的掩膜和蚀刻步骤，去除晶体管之间的P+层2510，由此得到图26C所示的完全隔离。附图26D为浅层P+区域26D02的备选成型方法，用于构造栅极。在该方法中，可能需要使用激光退火来激活P+。图26E所示结构，通过以下步骤得到，厚氧化物层26E04的淀积和蚀刻/CMP，淀积和回蚀铝(或其他金属，在26E02处获得最佳Schottky或ohmic触点)，获得触点26E06、26E12和栅极26E02。必要时，N+触点26E06和栅极触点26E02可以分开进行掩膜和蚀刻处理，使得之上可以淀积不同的金属，以便在栅极26E02上得到Schottky或Ohmic触点，在N+触点26E06 & 26E12上得到ohmic连接。厚氧化物层26E04为非导电绝缘材料，也填充至表层晶体管之间的蚀刻空隙26B08和26B09，并可以使用其他隔离材料，例如硅氮化物。触点26E12允许添加晶体管背栅，或可以与栅极26E02相连，构成双栅极JFET。另外，背栅的连接可以包含在预处理晶圆或808层之中，从下方连接层2510。该流程能够形成单晶表层超薄体JFET晶体管，带有背栅或双栅极功能，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。
另外一个方法是使用预处理晶圆进行层切，如图27所示。图27A为使用预处理晶进行层切的示意图；一个N+晶圆2702处理后具有埋入层，通过离子注入和激活退火实现，也可以通过扩散来构建一个垂直结构，之上构建NPN块(或PNP块)双极晶体管。磊晶生长的层可以用来构建掺杂多层结构。从P层2704开始，然后是N-层2708，最后是N+层2710，最后通过退火至较高的激活温度将上述层激活。图27B为一个预处理晶圆，经过淀积或氧化物2712的生长后可以用于层切，经过掺杂原子，例如H+后，可以在N+区域的准备好智能切割的切出平面2706。现在可以执行层切流程，来加工预处理层，该层位于预处理晶圆或层808之上。
图28A-E为表层双极晶体管的成型示意图。图28A为预处理晶圆或808层上部的切出层，在智能切割之后，N+28A02(2702的一部分)位于表面。通常在这点上，有一个巨型晶体管覆盖在整个晶圆上。以下为多个蚀刻步骤，如图28B～28D所示，巨型晶体管切割并按需要划分后，与底层预处理晶圆或808层对准。蚀刻步骤还使得包含双极晶体管的不同层露出来，实现发射极2806、基极2802和集电极2808的接触，然后一直蚀刻至预处理晶圆或808层的表面氧化物层，将图28D中的晶体管隔离。表层N+掺杂层28A02可以按如图28B所示进行掩膜和蚀刻加工，形成发射极2806。然后，P 2704和N-2706掺杂层可以按如图28C所示进行掩膜和蚀刻加工，形成基极2802。随后，集电极层2710进行掩膜和蚀刻，直至预处理晶圆或808层的表面氧化物层，实现图28D中的晶体管隔离2809。全部结构可以使用低温氧化物2804覆盖，氧化物使用CMP整平，然后进行掩膜和蚀刻，实现图28E所示的发射极2806、基极2802和集电极2808的接触。厚氧化物层2804为非导电绝缘材料，填充至表层晶体管之间的蚀刻空隙2809，并可以使用其他隔离材料，例如硅氮化物。该流程能够形成单晶表层双极晶体管，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。
图27和图28所示得到的双极晶体管可以用来构成模拟或数字BiCMOS电路，CMOS晶体管位于基片初晶层802和预处理晶圆或808层，双极晶体管可以布置在切出的表层。
另外一类器件可以在层切至带有金属布线电路的基片之前，在高温下构造，然后在层切至无结晶体管(JLT)后，在低温下完成。例如，在深度次微米工艺中，使用了铜喷镀，因此，可以达到大约400℃以上的高温，低温则在400℃及以下。无结晶体管的结构避免了在硅技术放缩时所需的尖锐分层的结点，并能够搭建较厚的栅极氧化层，具有与传统MOSFET晶体管相当的性能。无结晶体管也称为无结纳米线晶体管，或者栅极选电阻，或者纳米线晶体管，见《自然》纳米技术2010年2月21日，由Jean-Pierre Colinge等人发表。构建无结晶体管时，晶体管沟道可以是一个薄固体片，均匀重度掺杂的单晶硅。沟道的掺杂浓度可以与源极和漏极相同。需要考虑的是，纳米线沟道必须足够的薄足够窄，使得当器件关闭时能够完全利用载流子，并且沟道的掺杂必须足够高，使得当器件打开后能够产生所需的电流。这些考虑可能导致工艺变化的余地很小，限制了沟道厚度、宽度、栅极获得逸出功所需的掺杂浓度，和栅极氧化层厚度。
无结晶体管器件的一个挑战就是在栅极偏压为0的时候，关闭沟道的漏电最小。为了提高栅极对晶体管沟道的控制，沟道可以非均匀掺杂，浓度最高的掺杂离栅极最近，并且沟道的掺杂比栅极电极要轻要远。例如，2、3或4个栅极的无结晶体管沟道的中间要比边缘掺杂浓度轻。这样就是的栅极的逸出功的泄漏电流较低，并且实现控制。如图52A和52B所示，分别在对数和线形缩放下，模拟漏极至模拟源极的电流I，作为栅极电压V的函数，来表示出不同无结晶体管沟道的掺杂，其中n-沟道的总厚度为20nm。每个图形的4插接条曲线中，有2个对应于均匀掺杂20nm沟道至1E17和1E18atoms/cm3浓度。剩下的2插接条曲线表示的模拟结果为，20nm沟道分别由2层10nm厚的掺杂层。剩下2插接条曲线的图例解释中，第一个数字对应于10nm层最接近栅极电极的部分。例如，曲线D＝1I18/1I17，表示模拟结果10nm沟道掺杂浓度在1E18的部分，离栅极电极最近，而10nm沟道中，掺杂为1E17浓度的部分离栅极电极较远。图52A中，曲线5202和5204分别对应于掺杂图形的D＝1I18/1E17。根据图52A，在V＝0v时，掺杂区域，D＝1E18/1E17的漏电电流大比相反掺杂区域D＝1E17/1E18低50倍。类似的，图52B中，曲线5206和5208分别对应于掺杂图形的D＝1I18/1E17。图52B中，V＝1v时，两个掺杂区域的I均只相差几个百分点。
无结晶体管沟道的掺杂可以均匀进行、分层进行，或隔层进行。晶体管沟道也可以不适用掺杂单晶硅构建，例如多晶硅、其他半导体、绝缘、或导电材料，例如石墨或其他石墨材料，或者使用与其他层类似或不同材料的组合。例如，沟道的中心可以包括一层氧化物，或者轻度掺杂的硅，边缘可以是重度掺杂的单晶硅。这样就可以提高电阻的栅极在断电状态下的控制效果，由于沟道内其他层的应变效应，还可能增加通路电流。应变技术还可用于覆盖和上下层绝缘材料，以及周围的晶体管沟道和栅极。晶格修饰也可用于拉伸硅，例如嵌入的SiGe掺杂和退火。晶体管沟道的界面可以是矩形、原型、或椭圆形，以便提高栅极对沟道的控制。另外，为了是P-沟道无结晶体管在3D层切加工时的移动性达到最佳状态，在粘结之前，施主晶圆可以相对于受主晶圆旋转90度，以有利于<110>硅平面方向上P-沟道的形成。
为了构建一个n型4面栅控无结晶体管，需要对硅晶圆进行预处理，然后如图56A～56G所示，进行层切。这些流程可能需要在高于400℃的插接条件下进行，因为尚未完成层切至具有金属布线电路的基片。如图56A所示，N-晶圆可以加工出一个层N+5604A，通过掺杂和激活实现，也可通过N+磊晶生长，或通过在重度N+掺杂的多晶硅形成淀积层实现。栅极氧化物5602A可以在掺杂之前或之后生长，厚度大约为所需最终表层栅极氧化物厚度的一半。附图56B为一个预处理晶圆，可用于层切，经过掺杂原子5606，例如H+后，可以在基片的N-区域5600A中准备好切出平面5608，然后经过等离子或其他表面处理，形成晶圆氧化层的氧化物表面，供氧化物进行粘结。另外一个晶圆按照如上方式加工，但是未使用H+进行掺杂，然后如图56C所示，将两个晶圆粘结，用于层切出预处理单晶硅N-和N+层和半栅极氧化层，在类似的预处理，但是切出层未掺杂的N-晶圆5600及N+层5604和氧化层5602。表面晶圆进行层切，并与下方晶圆分离。这样，表面晶圆也可以用来处理和重新加工更多层，用以构建电阻层。剩下的表面晶圆N-和N+层，使用化学机械打磨，直至得到非常薄的N+硅晶层5610，如图56D所示。这一薄N+掺杂硅晶层5610的厚度在5-40nm之间，并最终构成电阻，电阻在4个方向上具有栅控。两个“半”栅极氧化层5602、5602A，现在可以键合到一起，形成栅极氧化层5612，该层最终加工成无结型晶体管的表面栅极氧化层，如图56E所示。可以使用高温退火来去除残余的氧化物或表面电荷。
或者，将构造出图56C中的底部晶圆，N+层5604可以用来构建重度掺杂的多晶硅，并且半栅极氧化层5602在层切之前淀积或生长。底部晶圆N+硅晶或多晶层5604将最终成为无结型晶体管的上层栅极。
如图56E～56G所示，晶圆进行常规加工，温度需高于400℃，制备出可以层切为无结型晶体管结构的加工“外壳”晶圆808。可以生长一薄层氧化物，用来保护较薄的电阻硅层5610的表面，然后就可以掩模蚀刻出薄电阻层上具有重复间距的平行导线5614，如图56E所示，然后清理光刻胶。该薄氧化层，如有，可以在稀释的氢氟酸(HF)溶液中脱去，然后生长出常规氧化层5616和多晶硅层5618，可以掺杂也可以不掺杂，进行淀积，如图56F所示。对多晶硅进行化学和机械打磨(CMP)平整，并生长或淀积出薄氧化层5620，以便在下一步进行低温氧化物-氧化物晶圆粘结。多晶硅5618可以进行额外的掺杂，在CMP之前或之后。多晶硅最终加工成无结型晶体管的底部和侧面栅极。附图56G为一个预处理晶圆，可用于层切，经过掺杂原子5606，例如H+，可以在基片的N-区域5600中准备好“切出平面”5608G，然后经过等离子或其他表面处理，形成晶圆氧化层的氧化物表面，供氧化物进行粘结。受主晶圆808具有逻辑晶体管和金属布线电路，进行预处理后，可用于低温氧化物-氧化物晶圆粘结，及表层氧化物表面处理，粘结如图56H所示。表层施主晶圆层切之后，与下方受主晶圆808分离，表层N-基片通过CMP清除。外壳808中的金属布线带5622如图56H所示。
图56I为晶圆的俯视图，与56H步骤相同，并有2个剖视图I和II。N+层5604，最终构成电阻的顶栅，和顶栅氧化层5612将控制电阻线5614的一侧，底部和侧面栅极氧化层5616和多晶层底部及侧面栅极5618控制电阻5614的其他三个侧面。逻辑器外壳晶圆808具有上氧化层5624，将顶部金属布线插接条5622包裹起来，如俯视图中外部虚线所示。
在图56J中，打磨中止层5626可以使用氧化物或硅氮化物等材料，在晶圆的表层进行淀积，隔离开孔5628经过掩模和蚀刻至外壳808氧化层5624的深度，使得能够完全隔离晶体管。隔离开孔5628完全使用低温填充氧化物，然后经过化学和机械打磨(CMP)打磨平整。顶栅5630的掩模和蚀刻如图56K所示，然后蚀刻开孔5629使用低温填充氧化物淀积进行填充，经过化学和机械(CMP)打磨平整，然后淀积另外一层氧化物，实现布线金属层的隔离。
触点的掩模和蚀刻如图56L所示。栅极触点5632经过掩模和蚀刻，使得触点一直蚀刻穿过顶栅层5630，在金属层开孔掩模和蚀刻过程中，栅极氧化物也被蚀刻，使得顶栅5630和底部5618栅极得以连接。连接电阻层5614两个电极的触点5634也被掩模和蚀刻。然后，至外壳晶圆808和金属布线插接条5622的穿层过孔5636进行掩模蚀刻加工。
如图56M所示，金属线5640由掩模定义并进行蚀刻，使用阻隔金属和铜布线电路填充，经过CMP和常规金属布线电路方案进行加工，完成触点过孔5632与表层5630和底层5618栅极的同时连接，电阻5614的两个电极5634的连接，以及与外壳晶圆808金属布线电路插接条5622的连接。该流程能够形成单晶4面栅极无结晶体管，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。
另外，如图96A～96J所示，一个N-沟道4面栅控无结晶体管(JLT)可以在相应的3D IC制造过程中构建。4面栅控JL也可以成为全栅控JLT，或者硅纳米线JLT。
如图96A所示，一个P-或N-基片施主晶圆9600，可以加工成包含晶圆尺寸的N+掺杂硅晶层9602和9606，以及晶圆尺寸的N+SiGe 9604和9608层。层9602、9604、9608可以进行磊晶生长，然后根据厚度和化学计量学进行小心的加工，以保持由于Si和下方SiGe的晶格不匹配导致的缺陷密度。SiGe的化学计量可能因层不同，将会导致不同的蚀刻速率，下文详述。部分实现不同蚀刻速率的技术包括：保持SiGe层的厚度低于形成缺陷的关键厚度。施主晶圆9600的表面可以进行氧化层9613淀积，从而可以进行氧化物晶圆粘结。这些流程可能需要在高于400℃的插接条件下进行，因为尚未完成层切至具有金属布线电路的基片。个晶圆大小的层能够提供一连续层的材料或材料组合，横跨整个晶圆，直至晶圆的边缘，并可能具有大约一致的厚度。如果晶圆大小的层包含掺杂物，则掺杂的浓度大体上会在x和y向上保持一致，但是可能在z向上(垂直晶圆表面)出现不同。
如图96B所示，层切划分平面9699(如虚线所示)，可能在施主晶圆9600上，通过掺杂氦或其他前述方法实现。
如图96C所示，施主晶圆9600和受主晶圆9610的表层都可以加工进行晶圆粘结，然后将施主晶圆9600反转，与受主晶圆9610上的对准标记(未画出)进行对准，然后在低温下(大约低于400℃)进行粘结。施主晶圆和受主晶圆9610表面的氧化层9613随之进行原子键合，如图9614所示。
如图96D所示，P-施主晶圆基片9600的一部分，该晶圆位于层切划分平面9699之上，可以通过切割和打磨、蚀刻或其他前述的低温方法去除。CMP工艺可以用来去除剩余的P-层，直至达到N+硅晶层9602。然后使用离子注入原子，如氦，的工艺，形成层切划分平面，之后进行切割或打薄，或可称为“离子切割”。受主晶圆9610也可以使用类似于晶圆808的方法进行加工，晶圆808的加工参见图8。
如图96E所示，N+硅堆和N+SiGe层可以加工成晶体管或沟道，然后栅极部分可以通过印刷划线和N+硅层9602&9606及N+SiGe层9604&9608的等离子/RIE蚀刻获得。结果可以得到N+SiGe9616堆和N+硅9618层。堆之间的隔离可以完全使用低温填充氧化物9620填充，然后经过化学物理打磨(CMP)打磨平整。这样就将各个晶体管完全隔开。堆的端部都在图中画出，以便理解。
如图96F所示，最终成群的或共同的栅极部分9630可以使用印刷划线和氧化物蚀刻获得。这样就将晶体管沟道和栅极区域堆的侧面露出来，由交替的N+硅9618和N+SiGe 9616层组成，最终构成成群的或共同的栅极区9630堆的端部都在图中画出，以便理解。
如图96G所示，露出的N+SiGe层9616可以通过选择性蚀刻配方清除，而不会损害到N+硅层9618。这样就在最终成群或共同的栅极区9630中形成了有空隙的N+硅区域9618。上述蚀刻配方在“高温5nm半径双硅纳米线MOSFET(TSNWFET)：在Si晶圆堆上的制造、特征及可靠性”，由S.D.Suk等人编写的Proc.IEDM Tech中，717-720页，2005年出版。离顶部边缘最远的N+SiGe层可以按化学计量进行构造，使得该层(区域)(如N+SiGe层9608)获得稍快的蚀刻速率，相对于其他离顶部较近的层(如，N+SiGe层9604)，并且能够使得最终两个堆晶体管的栅极长度相同。堆的端部都在图中画出，以便理解。
如图96H所示，有一个可选步骤，可以减小表面除草度、圆整边缘，并打薄N+硅晶区域9618的直径，上述区域暴露在成群或公共栅极区域，利用低温进行氧化，然后用HF蚀刻去除氧化层。这一步可以重复多次。对于暴露的N+硅晶表面，也可以在氧化过程中加入氦，或者使用等离子处理进行键合。这样就可以得到圆整的硅似纳米线结构，形成最终的晶体管栅控沟道9636。堆的端部都在图中画出，以便理解。
如图96I所示，可以将基于低温的栅极绝缘体淀积并加密化，用作无结型晶体管的栅极氧化物。另外，可以使用低温微波离子束氧化处理最终晶体管的栅控沟道9636的硅晶表面，作为JLT栅极氧化物或使用原子层淀积(ALD)技术构成HKMG栅极氧化物。也可以进行低温栅极材料9612淀积，例如P+掺杂无定型硅。另外，高K金属栅极结构也可以使用如下流程得到。对栅极材料淀积进行CMP处理。堆的端部都在图中画出，以便理解。
图96J给出了，在图96I中形成的完整JLT晶体管堆，为了清楚观察，特意去掉了氧化层，还包括图96I中的横截面切割I。栅极9612包围了晶体管栅控沟道9636，每个成群的晶体管硅都被氧化物9622与其他堆隔离。晶体管堆源极和漏极的连接可以移至N+硅9618和N+SiGe9616区域，该区域未被栅极9612覆盖。
与四面栅控JLT源极、漏极和栅极的触点可以使用传统的后端工艺(BEOL)加工，将成型的JLT与受主晶圆的连接可以通过穿层过孔(TLV)连接到受主晶圆金属布线电路焊盘上。该流程能够形成单晶硅沟道4面栅极无结晶体管，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。
P沟道4面栅控JLT可以使用上述N+硅层9602和9608作为P+掺杂材料进行构建，栅极金属9612的逸出功能够在栅极电压为0时相应关闭P-沟道。
工艺流程如图96A-J所示，关键步骤包括4面栅控JLT及3D堆部件的成型，本行业资深人员不难想见，可以在此基础上改进该流程。例如，可以增加步骤和额外的材料/区域来增加对JLT的应力。或者N+SiGe层9604和9608可以包含P+SiGe或未掺杂的SiGe，以及选择性磨蚀溶液配方。另外，可以在3D堆上添加多于2层的芯片或电路。同时，也可以使用多种方法来构建硅纳米线晶体管。上述内容在《高性能和高一致性全栅控硅纳米线MOSFET及按比例缩小》中的1-4页和7-9页有所说明，该书为《电子元器件会议(IEDM)》2009年，IEEE，由Bangsaruntip.S，GM；Majundar.A等人于2009年12月编写。(书原名：High performance and highly uniformgate-all-around silicon nanowire MOSFETs with wire size dependent scaling)(“Bangsaruntip”)和上述高性能_5nm半径双硅纳米线MOSFET(TSNWFET)：在Si晶圆堆上的制造、特征及可靠性，由D.Suk、S.-Y.Lee，S.-M.Kim，(“Suk”)等人编写的Proc.IEDM Tech中，717-720页，2005年出版。上述公开的内容均以引用方式纳入本文中。上述公开中的技术可以用来制造四面栅控JLT。
另外，如图57A～57G所示，一个N-沟道3面栅控无结晶体管(JLT)可以在相应的3D IC制造过程中构建。如图57A和57B所示，经过预处理的硅晶圆可以进行层切。这些流程可能需要在高于400℃的插接条件下进行，因为尚未完成层切至具有金属布线电路的基片。如图57A所示，N-晶圆5700可以加工出一个层N+5704，通过掺杂和激活实现，也可通过N+磊晶生长，或通过在重度N+掺杂的多晶硅形成淀积层实现。屏障氧化物502可以在掺杂之前生长，从而能在掺杂过程中保护硅片，并能为后续的晶圆-晶圆粘结提供氧化层。图57B为一个预处理晶圆，可用于层切，经过掺杂5707原子，例如H+后，可以在基片的N-区域5700A中准备好切出平面5708，然后经过等离子或其他表面处理，形成晶圆氧化层的氧化物表面，供氧化物进行粘结。受主晶圆或外壳晶圆808具有逻辑晶体管和金属布线电路，进行预处理后，可用于低温氧化物-氧化物晶圆粘结，及表层氧化物表面处理，粘结如图57C所示。表层施主晶圆层切之后，与下方受主晶圆808分离，表层N-基片通过CMP处理至N+层5704，形成无结型晶体管表层栅极层。受主晶圆或外壳808中的金属布线带5706如图57C所示。为简单清晰起见，图示中的施主晶圆氧化层5702与受主晶圆或外壳808氧化层未分别画出，如图57D～57G所示。
可以生长一薄层氧化物，用来保护较薄的晶体管硅层5704的表面，然后就可以掩模蚀刻出薄晶体管沟道元件5708，如图57D所示，然后清理光刻胶。在薄氧化层经过稀释的HF溶液洗去后，可以将基于低温的栅极绝缘体淀积并加密化，用作无结型晶体管的栅极氧化层5710。另外，可以使用低温微波离子束氧化处理对硅晶表面进行氧化，形成无结型晶体管的栅极氧化层5710，或使用原子层淀积(ALD)技术构成HKMG栅极氧化物。
也可以进行低温栅极材料5712淀积，例如P+掺杂无定型硅，如图57E所示。另外，高K金属门结构也可以使用上述流程得到。之后，栅极材料5712经过掩模和蚀刻交叉加工到晶体管沟道元件5708的表面和侧面栅极5714上，交叉通常为垂直相交，如图57F所示。
之后，整个结构使用低温氧化层5716覆盖，氧化层使用化学和机械打磨平整，并掩模和蚀刻出触点和金属布线电路，如图57G所示。栅极触点5720用于连接栅极5714.两个晶体管沟道的电极触点5722分别连接两侧的晶体管元件5708和栅极5714。穿层过孔5724连接晶体管金属层和布线电路5706处的受主晶圆或外壳晶圆808。该流程能够形成单晶硅4面栅控无结晶体管，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。
另外，如图58A～58G所示，一个N-沟道3面栅控薄面向上的无结晶体管(JLT)可以在相应的3D IC制造过程中构建。薄面向上的无结型晶体管在沟道横截面向上(水平放置)时具有最薄尺寸，横截面与硅基片表面平行。上下文中所述的薄面向上的无结型晶体管，也可以在沟道横截面向上(垂直放置)时具有最薄尺寸，横截面与硅基片表面垂直。如图58A和58B所示，经过预处理的硅晶圆可以进行层切。这些流程可能需要在高于400℃的插接条件下进行，因为尚未完成层切至具有金属布线电路的基片。如图58A所示，N-晶圆5800可以加工出一个层N+5804，通过掺杂和激活实现，也可通过N+磊晶生长，或通过在重度N+掺杂的多晶硅形成淀积层实现。屏障氧化物5802可以在掺杂之前生长，从而能在掺杂过程中保护硅片，并能为后续的晶圆-晶圆粘结提供氧化层。图58B为一个预处理晶圆，可用于层切，经过掺杂5802原子，例如H+，可以在基片的N-区域5800中准备好切出平面5806，然后经过等离子或其他表面处理，形成晶圆氧化层的氧化物表面，供氧化物进行粘结。受主晶圆808具有逻辑晶体管和金属布线电路，进行预处理后，可用于低温氧化物-氧化物晶圆粘结，及表层氧化物表面处理，粘结如图58C所示。表层施主晶圆层切之后，与下方受主晶圆808分离，表层N-基片通过CMP处理至N+层5804，形成无结型晶体管沟道层。图58C为CMP和等离子蚀刻中止层5805的淀积，例如氧化物表面的低温SiN，位于N+层5804表面。受主晶圆或外壳808中的金属布线层5806如图58C所示。为简单清晰起见，图示中的施主晶圆氧化层5802与受主晶圆或外壳808氧化层未分别画出，如图58D～58G所示。
晶体管沟道元件5808经过如图58D所示的掩模和蚀刻加工之后，将光刻胶清除。如图48E所示，基于低温的栅极绝缘体经过淀积和密化，作为无结型晶体管的栅极氧化层5810。另外，可以使用低温微波离子束氧化处理对硅晶表面进行氧化，形成无结型晶体管的栅极氧化层5810，或使用原子层淀积(ALD)技术构成HKMG栅极氧化物。也可以进行低温栅极材料5812淀积，例如P+掺杂无定型硅。另外，高K金属门结构也可以使用上述流程得到。之后，栅极材料5812经过掩模和蚀刻加工到晶体管沟道元件5808的表面和侧面栅极5814上。如图58G所示，整个结构使用低温氧化层5816覆盖，氧化层使用化学和机械打磨平整，并掩模和蚀刻出触点和金属布线电路。栅极触点5820连接电阻栅极5814(例如从其他元件的前后平面连接，如图58G)。两个晶体管沟道的电极触点5822分别连接两侧的晶体管沟道元件5808和栅极5814。穿层过孔5824连接晶体管金属层和布线电路5806处的受主晶圆或外壳晶圆808。该流程能够形成单晶硅3面薄面朝上的栅控无结晶体管，能够与下层多金属层半导体器件相连，无需将下层器件暴露在高温中。仅具有基础知识的人员将会很容易理解图57A～57G，以及图58A～58G中的举例说明(并未放大)。人们也很容易进一步想到，由此可以产生多种变形，例如，结合图57A～57G的上述工艺可以用来制造一种无结型晶体管，该晶体管沟道的高度大于宽度，或者结合58A～58G所述的工艺可以用来制造一种宽度大于高度的无结型晶体管。技术娴熟人员在读完本说明之后，将会意识到本项发明范围将会囊括非常多的修改变形。因此，本项发明并非仅限于附件中的专利权声明。
另外，如图61A～61I所示，一个双层N-沟道3面栅控无结晶体管(JLT)可以在相应的3D IC制造过程中构建。该结构可以提高源极和漏极电阻，通过在触点表面进行比沟道更高浓度的掺杂实现。并且，该结构可以用来构建一个2层沟道，距离栅极较近的沟道掺杂浓度更高。如图61A和61B所示，经过预处理的硅晶圆可以进行层切。这些预处理流程可能需要在高于400℃的插接条件下进行，因为尚未完成层切至具有金属布线电路的基片。如图61A所示，N-晶圆6100可以加工出双层N+，表层6104的掺杂浓度低于底层N+层6103，通过掺杂和激活实现，也可通过N+磊晶生长，或组合方法实现。也可以使用一次或多次就地掺杂无定型硅的淀积来构建垂直掺杂层或梯度。屏障氧化物6102可以在掺杂之前生长，从而能在掺杂过程中保护硅片，并能为后续的晶圆-晶圆粘结提供氧化层。图61B为一个预处理晶圆，可用于层切，经过掺杂6107原子，例如H+后，可以在基片的N-区域6100A中准备好“切出平面”6109，然后经过等离子或其他表面处理，形成晶圆氧化层的氧化物表面，供氧化物进行粘结。
受主晶圆或外壳晶圆808具有逻辑晶体管和金属布线电路，进行预处理后，可用于低温氧化物-氧化物晶圆粘结，及表层氧化物表面处理，粘结如图61C所示。表层施主晶圆层切之后，与下方受主晶圆808分离，表层N-基片通过CMP处理至N+层6103，形成更高掺杂浓度的N+层6103。可以在6103的表面使用低温硅氮化物6105淀积出一个蚀刻硬膜，包括一薄层氧化物应力缓冲层。受主晶圆或外壳808中的金属布线电路焊点或带5706如图61C所示。为简单清晰起见，图示中的施主晶圆氧化层6102与受主晶圆或外壳808氧化层未分别画出，如图61D～61I所示。
源极和漏极的连接区域可以进行掩模，将硅氮化物6105蚀刻掉，然后去除光刻胶。可以进行部分或全部硅等离子蚀刻，或者低温氧化后使用HF酸蚀刻氧化物，直至薄层6103。如图61D所示，双层沟道，前文结合52A和52B进行了说明和模拟，经过上述蚀刻工艺形成的薄层6103几乎被完全去除，生下的部分6103在6104的表面，然后就是6105的下方保留了完整的6103层。可以将表面沟道的6103层完全去除。这一蚀刻过程将用来调整剩余施主晶圆层的晶圆-晶圆CMP变形，例如6100和6103，在层切除厚度变化更小的沟道之后进行。
图61E中，光刻胶6150定义了无结型晶体管的源极6151(一个完整厚度的6103区域)，漏极6152(另一个完整厚度的6104)区域，沟道5153(部分厚度的6130和完整厚度的6104)。
层6104上外露的硅晶，如图61F所示，可以用等离子蚀刻，并将光刻胶6159清除。该过程将形成器件间的隔离，并定义无结型晶体管沟道6108的沟道宽度。
如图61G所示，基于低温的栅极绝缘体经过淀积和密化，作为无结型晶体管的栅极氧化层6110。另外，可以使用低温微波离子束氧化处理对硅晶表面进行氧化，形成无结型晶体管的栅极氧化层6110，或使用原子层淀积(ALD)技术构成HKMG栅极氧化物。也可以进行低温栅极材料6112淀积，例如掺杂无定型硅，如图61G所示。另外，高K金属门结构也可以使用上述流程得到。
之后，栅极材料6112经过掩模和蚀刻交叉加工到晶体管沟道元件6108的表面和侧面栅极6114上，交叉通常为垂直相交，如图61H所示。完成后，可用低温氧化物6116覆盖整个结构，低温氧化物可以通过CMP加工平整。
之后，按如图61I所示，进行触点和金属布线电路的掩模和蚀刻。栅极触点6120用于连接栅极6114。两个晶体管的源极/漏极的电极触点6122分别连接两侧的重度掺杂层6103，然后再与晶体管沟道元件6108和栅极6114相连。穿层过孔6124连接无结型晶体管金属层和布线电路6106处的受主晶圆或外壳晶圆808。过孔6124可以分别掩模和蚀刻，为其他触点6122和6120提供加工余量。该流程能够形成单晶硅双层3面栅控无结晶体管，能够与下层的多个金属层半导体器件相连，无需将下层器件暴露在高温中。
另外，如图65A-C所示，一个1面栅控无结晶体管(JLT)可以在相应的3D IC制造过程中构建。一薄层重度掺杂的硅晶层6503，可以通过在受主晶圆或外壳晶圆808的表面层切得到，使用前述的层切技术，使得施主晶圆的氧化层6501可以用来与受主晶圆或外壳晶圆808进行氧化层粘合。切出的掺杂层6503可以使用N+掺杂，作为N-构造无结型晶体管，或P+掺杂，用作P-构造无结新晶体管。如图65B所示，氧化层隔离6506可以通过在N+层6503上掩模和蚀刻得到，后续的低温氧化物淀积则可进行化学机械打磨，直至沟道硅晶6503的厚度。沟道厚度6504可以在这一步进行调整。低温栅极绝缘层6504和栅极金属层6505可以通过签署的淀积或生长得到，然后进行光刻印刷和蚀刻。如图65C所示，随后可以淀积得到低温氧化层6508，该层也可以提供沟道所需的机械应力，以提高载流子的活性。随后可以加工触点开口6510，用作无结晶体管的能够电极。普通技术人员可以预见，使用上述方法仅为参考，基于本项发明的原则可以推出其他实例和应用范围，发明的范围不受附录的权利声明限制。
由于之前，已经将表层晶体管与下层与制造受主晶圆或外壳晶圆808对齐，此时可以进行垂直器件族的加工。垂直器件可以通过在晶体管的单晶硅层上掺杂和退火加工，使用“智能切割”层切工艺，其中温度上限不得超过下层预制造结构的限值。例如，垂直型MOSFET晶体管，浮栅闪存晶体管，附体DRAM，晶闸管、双极和Schottky栅控JFET晶体管，以及内存器件等。无结型晶体管也可以使用类似方法构建。垂直晶体管或电阻的栅极可以通过内存或逻辑元件进行控制，如MOSFET、DRAM、SRAM、浮动山村、抗熔存储、浮体器件等，上述器件位于垂直嵌件的上下层或同一层。例如，垂直全栅控N-MOSFET晶体管，就可以按如下方法构建。
施主晶圆经过如图39所示的通用层层切工艺作为预处理。得到一个P-晶圆3902可以加工出一个“埋入”层N+3904，通过掺杂和激活实现，也可通过浅层N+掺杂和扩散实现。该工艺之后，是淀积一个P-磊晶生长层3906，并最终在表面加工出另一个N+层3908。该N+层2510可以再次使用掺杂和激活，或者N+磊晶生长进行加工。
图39B为一个可进行导电粘结层切的预处理晶圆，经过在N+层3908表面淀积出一个导电阻隔层3910，如TiN或TaN，然后掺杂原子，例如H+，之后，可以在N+区域3904的下部准备好智能切割的切出平面3912。
如图39C所示，受主晶圆可以使用氧化层预清理加工并淀积出一个导电阻隔层3916和Al-Ge层3914。Al-Ge共晶层3914可以与导电阻隔层3910一起构成Al-Ge共晶粘结，在退火加压的晶圆粘结工艺中实现，属于层切流程的一部分，之后，将预处理单晶硅的N+和P-层进行层切。从而，能够在外壳808表面金属层3920上得到一个导电通道，连接切出的施主晶圆的底部N+层3908。另外，Al-Ge共晶层3914可以使用铜加工，从而获得铜-铜或铜-阻隔层退火加压粘结层。类似的，可以通过将外壳晶圆金属线3920(由铜和阻隔金属)与铜层3910直接退火加压粘结获得连接施主晶圆的导电通道，其中大部分粘结表面为施主晶圆的铜与外壳晶圆的氧化层，其余的表面为施主晶圆的铜与外壳晶圆808的铜和阻碍金属的粘结层。
图40A-40I为垂直全栅控n-MOSFET表层晶体管的成型示意图。图40A为第一步。在上述导电通道层切完成之后，为一个CMP和等离子蚀刻中止层4002的淀积，如低温SiN，通过在N+层3904表面淀积实现。简化起见，导电阻隔的覆盖Al-Ge共晶层3910、3914和3916由导电层4004表示，如图40A所示。
图40B-H为垂直投影(如，水平和垂直界面的俯视图)，表示部分流程和垂直关系。俯视时，晶体管为正方形，但可以构造成长方形，以获得不同的宽度和栅极控制效果。另外，俯视时，正方形的晶体管可以有意构造成圆形，形成一个垂直的圆柱体，或者可以在后续的加工过程中得到该形状，最后成为垂直的塔状。见图40B，垂直晶体管塔4006经过掩膜画线，和等离子/反应离子蚀刻(RIE)蚀刻至化学机械打磨(CMP)中止层4004、N+层3904和3908、以及P-层3906、导电金属粘结层4004、一直到外壳晶圆808的氧化层、随后去除光刻胶，如图40B所示。这一定义和蚀刻则可以构建N-P-N堆，使得底部N+层3908与外壳晶圆金属层3920通过导电层4004相连。
塔与塔之间的面积部分由氧化物4010通过一个旋涂式玻璃法(SPG)进行旋转、凝固，并回蚀，如图40C所示。另外，可以淀积出一个低温CVD空隙填充氧化层，然后使用CMP打磨平整，然后选择性回蚀，构成如图40C所示的相同氧化层形状4010。氧化层4010的高度，可以根据如下确定：底部N+塔层3908的小部分未被氧化层覆盖。另外，这一步也可以通过一个等效的低温氧化物CVD淀积和回蚀工序得到，构成底部N+塔层3908的隔离轮廓覆盖。
另外，侧面栅极氧化物4014通过低温微波氧化技术构建，例如TEL SPA(Tokyo Electron Limited Slot Plane Antenna)氧气自由等离子，使用含水化合物，如稀释的HF，来去除，然后按图40D所示重新生长4014。
之后淀积栅极，例如等效的掺杂无定型硅层4018，如图40E所示。之后，画出栅极掩模光刻胶4020。
如图40F所示，栅极层4018的蚀刻应保证，隔离轮廓栅极4022保留在区域中，未被光刻胶4020覆盖。栅极层4018的全部厚度应在被电阻4020覆盖处全部保留，并且栅极层4020应从塔之间完全清除。最后，将光刻胶4020去除。该方法可以将栅极之漏极的覆盖降至最低，并最终获得与栅极的洁净触点连接。
如图40G所示，塔之间的空隙被填满，塔被氧化层4030通过低温间隙填充淀积和CMP覆盖。
在图40H中，与塔N+层3904连接的过孔触点4034通过掩模和蚀刻得到，然后是掩模并蚀刻与栅极多晶硅4024相连的过孔触点4036。
金属线4040由掩模和蚀刻得到，由隔离金属和铜互连电路填充，并使用正常的布线电路方案进行CMP打磨，从而完成与塔N+3904和栅极4024的的触点过孔连接，如图40I所示。
该流程能够形成单晶硅表层MOS晶体管，能够与下层多金属层半导体器件相连，无需将下层器件和布线电路金属暴露在高温中。这些晶体管可以用作层807的抗熔存储编程晶体管，与晶圆金属层或808层相连构成单片3D IC，作为晶圆或层808上的传输晶体管，或该用户FPGA，或者用于其他3D半导体器件。
另外，垂直全栅控无结型晶体管也可按图54和55进行构建。图54A为使用预处理晶进行层切除的示意图；一个N-晶圆5402可以加工出一个N+层5404，通过离子注入和激活实现，也可通过N+磊晶生长实现。图54B为一个可进行导电粘结层切的预处理晶圆，经过在N+层5410表面淀积出一个导电阻隔层5410，如TiN或TaN，然后掺杂原子，例如H+，之后，可以在N+区域5404的下部准备好智能切割的切出平面5412。
受主晶圆或外壳晶圆808也可以通过氧化物预清理和淀积导电隔离层5416和AL和Ge层进行加工，形成Ge-Al共晶粘结层5414，这一过程在退火加压晶圆粘结中完成，属于层切流程的一部分，然后在受主晶圆或外壳晶圆808的表面，将图54B所示的预处理单晶硅层和一个N+层5404进行层切，如图54C所示。N+层5405可以通过打磨来去除层切工序留下的刮痕。从而，能够在受主晶圆或外壳808表面金属层5420上得到一个导电通道，连接切出的施主晶圆的N+层5404。另外，Al-Ge共晶层5414可以使用铜加工，从而获得铜-铜或铜-阻隔层退火加压粘结层。类似的，可以通过将施主晶圆或外壳晶圆金属线5420(由铜和阻隔金属)与铜层5410直接退火加压粘结获得连接施主晶圆的导电通道，其中大部分粘结表面为施主晶圆的铜与外壳晶圆的氧化层，其余的表面为施主晶圆的铜与施主晶圆或外壳晶圆808的铜和阻碍金属的粘结层。
图55A-55I为，图54C中的预处理受主晶圆或外壳808上方，垂直全栅控无结型晶体管的成型示意图。图55A为CMP和等离子蚀刻中止层5502的淀积，例如低温SiN，位于N+层5504表面。简化起见，图54C中阻隔的覆盖Al-Ge共晶层5410、5414和5416由导电层5500表示。
类似的，图55B-H为垂直投影，表示部分流程和垂直关系。俯视时，无结型晶体管为正方形，但可以构造成长方形，以获得不同的沟道厚度、宽度和栅极控制效果。另外，俯视时，正方形的晶体管可以有意构造成圆形，形成一个垂直的圆柱体，或者可以在后续的加工过程中得到该形状，最后成为垂直的塔状。垂直晶体管塔5506经过掩模画线，和等离子/反应离子蚀刻(RIE)蚀刻至化学机械打磨(CMP)中止层5502、N+层5504和3908、导电金属粘结层5500、一直到外壳晶圆808的氧化层、随后去除光刻胶，如图55B所示。这一定义和蚀刻则可以构建N+晶体管沟道堆，堆的相互之间隔离，但是N+层5404的底部与外壳晶圆金属层5420导通。
塔与塔之间的面积部分由氧化物5510通过一个旋涂式玻璃法(SPG)进行旋转、低温凝固，并回蚀，如图55C所示。另外，可以淀积出一个低温CVD空隙填充氧化层，然后CMP打磨平整，接下来选择性回蚀，构成如图55C所示的相同形状5510。另外，这一步也可以通过一个等效的低温氧化物CVD淀积和回蚀工序得到，构成N+电阻塔层5504的隔离轮廓覆盖。
另外，侧面栅极氧化物5514通过低温微波氧化技术构建，例如TEL SPA(Tokyo Electron Limited Slot Plane Antenna)氧气自由等离子，使用含水化合物，如稀释的HF，去除，然后按图55D所示重新生长5514。
随后淀积得到栅极，如P+掺杂无定型硅晶层5518，然后是化学机械打磨，打磨平整，然后进行选择性回蚀，得到图55E所示的形状5518，然后进行栅极掩模光刻胶5520的画线，如图55E所示。
栅极层5518通过蚀刻，使得栅极层从塔之间完全清楚，然后按图55F所示，清除光刻胶。
如图55G所示，塔之间的空隙被填满，塔被氧化层5530通过低温间隙填充淀积，然后进行CMP加工，和另一次的氧化物淀积，如图55G所示。
在图55H中，与晶体管塔N+层5504连接的触点5534通过掩模和蚀刻得到，然后是掩模并蚀刻与栅极多晶硅5518相连的触点5518。金属线5540由掩模和蚀刻得到，由隔离金属和铜互连电路填充，并使用正常的双镶嵌布线电路方案进行CMP打磨，从而完成与晶体管沟道塔N+5504和栅极5518的的触点过孔连接，如图55I所示。
该流程能够形成单晶硅表层垂直无结型晶体管，能够与下层多金属层半导体器件相连，无需将下层器件和布线电路金属暴露在高温中。这些无结型晶体管可以用作受主晶圆或外壳晶圆808上的可编程晶体管，或者逻辑器件的传输晶体管，或用于FPG，或用于其他3D半导体器件。
凹槽阵列晶体管(RCAT)可以用另外一个晶体管族，以便能够利用层切和蚀刻定义来构建低温整体3D IC。附图66中给出了两种类型的RCAT器件结构。由J.Kim等人在2003-2005年的VLSI技术论坛进行了说明。注意到Kim等说明的这些背景技术，属于单层晶体管，并未使用任何层切技术。他们的工作也使用的高温工艺，例如源极-漏极激活退火，所使用的温度达到400℃以上。不同的是，本项发明的实例中使用了一个二维平面中的晶体管族。所有的晶体管(无结型、凹槽型或耗尽型等)，均在同一个二维平面上具有源极和漏极，可以认为是平面晶体管。
图67A-F所示，层堆叠方法被用于构建3D集成电路和标准RCAT。对于一个N-槽型MOSFET，可以使用一个P-硅晶圆6700作为加工起点。N+Si埋入层6702可以进行掺杂，如图67A所示，得到一个P-层6703，位于施主晶圆表面。另外一个方法就是进行浅层N+Si掺杂，然后外缘淀积一个P-Si层6703。为了激活N+层6702的掺杂材料，晶圆可以进行退火，使用标准的退火程序，例如热退火、峰值退火或激光退火。
然后可以按图67B所示，生长或淀积得到一个氧化物层6701。氮气可以掺杂到晶圆6704中，然后进行智能切割加工，如图67B所示。
然后可以进行层切，将图67B所示的晶圆粘接到一个预处理电路受主晶圆808上，如图67C所示。掺杂氦层6704可以用来切割晶圆6700的剩余部分。
切割之后，可以进行化学机械打磨(CMP)。可以加工出氧化层隔离区域6705，并进行蚀刻，形成如图67D所示的凹槽6706。这一蚀刻过程可以进一步调整，以便尖角都被打磨平整，避免强电场问题。
然后可以淀积得到门绝缘层6707，通过上述原子层淀积或通过低温氧化物成型工艺实现。然后可以淀积得到金属门6708，填充凹槽，再进行CMP和栅极画线，如图67E所示。
然后可以淀积出低温氧化层6709，并使用CMP进行平整化。之后加工出触点6710，连接晶体管的所有电极，如图67F所示。该流程能够在预处理电路808表面形成完整的低温RCAT。然后可以使用模拟工艺加工P-槽MOSFET。P和N槽RCAT可以用来形成整块的3D CMOS电路元件库。
图68A-F所示，层堆叠方法被用于构建3D集成电路和标准RCAT。对于一个N-槽型MOSFET，可以使用一个P-硅晶圆6800作为加工起点。N+Si埋入层6802可以进行掺杂，如图68A所示，得到一个P-层6803，位于施主晶圆表面。另外一个方法就是进行浅层N+Si掺杂，然后外缘淀积一个P-Si层6803。激活N+层6802的掺杂材料，晶圆可以进行退火，使用标准的退火程序，例如气体退火、尖端退火或激光退火。
然后可以按图68B所示，生长或淀积得到一个氧化物层6801。氢气可以掺杂到晶圆6804中，然后进行智能切割加工，如图68B所示。
然后可以进行层切，将图68B所示的晶圆粘接到一个预处理电路受主晶圆808上，如图68C所示。掺杂氦层6804可以用来切割晶圆6800的剩余部分。切割之后，可以进行化学机械打磨(CMP)。
氧化物隔离区域6805可以如图68D所示加工得到。最终的栅极凹槽可以通过掩模和部分蚀刻得到，然后可以进行间隔淀积6806使用等效的低温淀积，如硅氧化层或硅氮化物或上述的组合。
可以对间隔使用各向异性蚀刻，使得间隔材料仅在凹槽栅极开口的垂直侧面得以保留。然后可以进行均匀硅晶蚀刻，形成球型凹槽6807，如图68E所示。侧边的间隔可以使用选择性蚀刻清除。
然后可以淀积得到门绝缘层6808，通过上述原子层淀积或通过低温氧化物成型工艺实现。然后可以淀积得到金属门6809，填充凹槽，再进行CMP和栅极画线，如图68F所示。栅极材料也可以进行掺杂，使用无定型硅或逸出功合适的低温导体。然后可以淀积出低温氧化层6810，并使用CMP进行平整化。之后加工出触点6811，连接晶体管的所有电极，如图68F所示。
该流程能够在预处理电路808表面形成完整的低温S-RCAT。然后可以使用模拟工艺加工P-槽MOSFET。P和N槽S-RCAT可以用来形成整块的3DCMOS电路元件库。另外，使用RCAT构建的SRAM电路可能具有与逻辑电路不同的槽深。RCAT和S-RCAT器件可以用来构建BiCMOS逆变器和其他混合电路，只需外壳808层具有常规双极结型晶体管，并且可以使用层切来构建整块RCAT器件。
3D器件结构可以在单晶硅层中构建，并且利用预处理施主晶圆的优势，通过构建晶圆大小的不同材料层，无需受到温度的限制，然后层切预处理施主晶圆至受主晶圆，之后可选择不同加工步骤进行处理，然后重复上述过程多次，并使用低温(低于400℃)或高温(高于400℃)进行处理，在最后的层切之后，在一个或多个互相对齐的切出层上构建存储器件结构，例如晶体管，各层可与受主晶圆连通。
新型的整块3D动态访问储存(DRAM)可以用上述方法搭建。本项发明的部分实例即为浮体DRAM型。
浮体DRAM是新一代的DRAM，目前有多家公司在对DRAM进行开发，如Innovative Silicon，Synix，和Toshiba。浮体DRAM将数据保存为一个SOI MOSFET的电荷，或一个多栅极MOSFET的电荷。浮体DRAM的细节和工作类型可以在下列美国专利和其他文件中找到：7541616、7514748、7499358、7499352、7492632、7486563、7477540、7476939。整块3D集成DRAM可以使用浮体晶体管搭建。用于构建整块3D DRAM的现有技术使用平面晶体管，结晶硅层使用选择性epi技术或激光重结晶技术成型。选择性epi技术和激光重结晶技术不能够制造完美的单晶硅，并通常具有很高的热能支出。该工艺的说明可以在书《Integrated Interconnect Technologies for 3DNanoelectronic System》中找到，作者Bakir和Meindl。
如图97所示，下文将对工作中的浮体DRAM的基本要素进行说明。为了储存“1”字节，可能需要浮体区域9720中存在多余空穴9702，并改变存储晶片晶体管的阈值电压，晶体管包括源极9704、栅极9706、浮体9720、埋入氧化层(BOX)9718。如图97a所示。为了储存一个比特，可能需要浮体区域9720中存在多余空穴9710，并改变存储晶片晶体管的阈值电压，晶体管包括源极9712、栅极9714、浮体9720、埋入氧化层(BOX)9716。如图97b所示。附图97a和97b中存储芯片晶体管阈值电压的不同使得晶体管在漏极电流9734中处于不同的工作状态，此时晶体管栅极电压9736为指定值。如图97c所示。电流的差别9730可以被读出放大器电路辨别处理，分别作为“0”和“1”的状态，并储存在芯片中。
如图98A-H所示，水平布置的整块3D DRAM的每个存储层使用两个掩模步骤，可以使用合适的3D IC制造流程构建。
如图98A所示，一个P-基片施主晶圆9800，可以加工成包含晶圆大小的p-掺杂硅晶层9804。P-层9804可以和P-基片9800具有相同或不同的掺杂浓度。P-掺杂层9804可以通过离子注入或热退火制造。屏障氧化层9801可以在掺杂之前生长，用来保护硅晶不被掺杂，同时为后续的氧化层晶圆粘结提供氧化层。
如图98B所示，施主晶圆9800的表面，可以通过淀积一个氧化层9802或退火氧化一个P-层9804用于氧化层晶圆粘结，或者使用掺杂屏障氧化层9801进行重新氧化。层切划分平面9899(如虚线所示)，可能在施主晶圆9800上或P-层9804(如图)，通过掺杂氦9807或其他前述方法实现。施主晶圆9800和受主晶圆9810均可以加工用于晶圆粘结，如前所述，粘结时最好使用低温(小于400℃)来减小应力。P-施主晶圆基片9804的一部分，以及P-施主晶圆基片9800的一部分，位于层切划分平面9899之上，可以通过切割和打磨、或其他前述的方法去除，例如离子切割等。
如图98C所示，剩余的P-掺杂层9804’，和氧化层9802经过层切至受主晶圆9810。受主晶圆9810可以包含外围电路，使之能够承受附加的快速高热退火(RTA)的温度，并能保持工作能力和较好的性能。因此，外围电路的构造最好不使用RTA激活掺杂物，或使用弱RTA。而且，外围电路可以使用一种耐高温金属，例如钨，使之能够承受大于400℃的高温。P-掺杂层9804’的表面可以使用化学和机械打磨的方法打磨平整。而今，可以构造晶体管并与受主晶圆9810的对准标记(未画出)对齐。
如图98D所示，浅槽隔离(STI)氧化区域(未画出)可以使用印刷画线和等离子/RIE蚀刻，至至少氧化层9802的表层，去除P-单晶硅层9804区域。间隙填充氧化物可以通过淀积和CMP打磨平整，形成STI氧化物区域，并使用P-掺杂单晶硅区域(未画出)构建晶体管。此时可以选择是否进行阈值调整掺杂。栅极堆9824可以使用栅极绝缘体构建，例如退火氧化层，和栅极金属材料，例如多晶硅。另外，栅极氧化物可以是原子层掺杂(ALD)栅极绝缘层，其逸出功与指定栅极金属对应，根据行业标准，为一个高K金属栅极处理方案。或者，栅极氧化物可以使用快速退火氧化(RTO)成型，进行低温氧化层淀积，或硅表面低温微波等离子氧化，然后点击栅极材料，例如钨或铝。栅极堆对准LDD(轻度掺杂漏极)，然后可以进行环形重度穿层掺杂，用以调整结和晶体管击穿特性。也可以使用氧化物和/或氮化物间隙淀积，并通过后续回蚀在栅极堆9824上构建掺杂偏移间隙(未画出)。可以进行能够自身对准的N+源极和漏极掺杂，构建晶体管源极和漏极9820以及剩下的P-硅晶NMOS晶体管沟道9828。此时可以选择是否进行高温退火步骤，来激活掺杂物和设置初始结深。最后，可用低温氧化物9850覆盖整个间隙填充氧化物9850，并通过CMP加工平整。氧化物表面可以加工作为硅晶粘结氧化物，如前文所述。
如图98E所示，晶体管层的成型，粘结至受主晶圆9810的氧化层9850，以及后续图98A-D的晶体管成型，可以重复进行，构建存储晶体管的第二层9830。在所有的存储层构建完成后，可以采用快速热退火(RTA)激活所有存储层的掺杂材料，以及受体基片9810中的外围电路。另外，也可采用光学退火，例如激光退火等。
如图98F所示，触点和金属布线电路可以通过印刷和等离子/RIE蚀刻加工。位线(BL)触点9840与存储层的晶体管N+区域连通，该区域位于晶体管漏极层9854，而且源极线触点9842与存储层晶体管N+区域相连，该区域位于晶体管源极侧9852。位线(BL)连线9848和源极线(SL)连线9846分别与位线触点9840和源极线触点9842相连。栅极堆，如9834，可以与触点和金属层(未画出)相连，构成字线(WL)。穿层过孔9860(未画出)可以与BL、SL、WL的金属层连通，并与受体基片9810的外围电路，通过受主晶圆金属连接焊点1980(未画出)相连。
如图98G所示，为存储阵列表面的一个俯视剖面图，WL连线9864和SL连线9865可与BL连线9866垂直布置。
如图98H所示，单个层的DRAM阵列的方案中，WL、BL和SL在每个阵列层的连接。阵列的多层结构共用BL、SL触点，但是每个层有自己的WL连接组，并能实现每个字节的单独访问。
该流程能够形成水平布置的整块3D DRAM阵列，利用对每个存储阵列进行两次掩膜加工，通过对晶圆大小的掺杂单晶硅层进行层切，然后该3DDRAM阵列就可以与底层多金属层半导体器件相连，底层器件可能包含/不包含外围电路，用来控制DRAM的读写功能。
仅具有基础知识的人员将会很容易理解图98A～98H中的举例说明(并未放大)。技术熟练人员很容易进一步想到，可以在此基础上衍生出很多的变形，例如晶体管可以为其他类型如RCAT或无结型。或者，触点也可以使用掺杂多晶硅，或其他导电材料。或者，成堆存储层可以与上方的外围电路相连。技术熟练人员在读完本说明之后，将会意识到本项发明范围将会囊括非常多的修改变形。因此，本项发明并非仅限于附件中的专利权声明。
如图99A～99M所示，水平布置的整块3D DRAM的每个存储层使用两个掩模步骤，可以使用合适的3D IC制造流程构建。
如图99A所示，具有外围电路9902的硅基版可以使用耐高温(高于400℃)布线，例如钨。外围电路基片9902可以包含存储控制电路，以及其他功能和类型的电路，例如模拟、数字、微波(RF)或储存功能。外围电路基片9902可以包含外围电路，外围电路能够承受附加的快速热退火(RTA)的温度，并能保持工作能力和较好的性能。因此，外围电路的构造最好不使用RTA激活掺杂物，或使用弱RTA进行激活。施主晶圆9902的表面可以进行氧化层9904淀积，从而可以进行氧化物晶圆粘结，构成受主晶圆2414。
如图99B所示，一个P-基片施主晶圆9912，可以加工成包含晶圆大小的p-掺杂硅晶层9906(未画出)，该层可以的掺杂浓度可以与P-基片9906不同。P-掺杂层可以通过离子注入或退火退火制造。屏障氧化层9908可以在掺杂之前生长或淀积得到，用来保护硅晶不被掺杂，同时为后续的氧化层晶圆粘结提供氧化成。层切划分平面9910(如虚线所示)，可以在P-基片9906的施主晶圆9912上或P-掺杂层上，通过掺杂或其他前述方法实现。施主晶圆9912和受主晶圆9914均可以加工用于晶圆粘结，如前所述，并在表面进行氧化层9904和氧化层9908粘结，粘结时最好使用低温(小于400℃)来减小应力，或者使用中等温度(小于900℃)。
如图99C所示，P-施主晶圆基片9906的一部分，以及位于层切划分平面9910之上的P-晶圆基片9906，可以通过切割和打磨、或其他前述的方法去除，例如离子切割等，从而构建单晶硅P-层9906。剩下的P-层9906’和氧化层9908则可以层切至受主晶圆9914。P-层9906’的表面可以使用化学和机械打磨的方法打磨平整。然后，可以构造晶体管或部分晶体管并与受主晶圆9914的对准标记(未画出)对齐。
如图99D所示，N+硅晶区域9916可以通过印刷画线确定，N型，例如砷，可以使用离子植入到P-硅晶层9906’。这样也可以构建剩余的P-硅晶区域9918。
如图99E所示，氧化层9920可能会淀积，以便为后期的氧化物与氧化物之间的粘结准备好必要的表面，这样就形成了第一层Si/SiO2层9922。Si/SiO2层包括二氧化硅层9920、N+硅区域9916和P-硅区域9918。
如图99F所示，可能会额外形成图99A至99E所示的Si/SiO2层，比如第二层Si/SiO2层9924和第三层Si/SiO2层9926。氧化层9929可能会淀积。所有预期的存储层都构建好之后，可进行快速热退火(RTA)，以便从根本上激活所有存储层9922、9924和9926和外围电路9902中的掺杂物。或者，可进行光学退火，例如激光退火。
如图99G所示，氧化层9929、第三层Si/SiO2层9926、第二层Si/SiO2层9924和第一层Si/SiO2层9922可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。蚀刻可能会形成P-硅区9918(该区形成浮体晶体管沟槽)和N+硅区9916(形成源极、漏极和本地源极线路)。
如图99H所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质9928。栅极电介质9928可能与栅电极9930(如图所示)自对齐，并被栅电极9930覆盖，或者可能充分地覆盖住整个硅/氧化物多层结构。栅电极9930和栅极电介质9928栅极堆叠层的尺寸和对齐方式应确保可充分彻底地覆盖住P-硅区9918。栅极堆叠层(包括栅电极9930和栅极电介质9928)由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速热氧化(RTO)形成。快速高热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅电极，例如钨电极或铝电极。
如图99I所示，间隙填充氧化层9932可彻底覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。为清晰起见，图中氧化层9932显示为透明层。除此之外，还有文字线区(WL)9950、栅电极9930、源极线路区(SL)9952和所示的N+硅区9916’。
如图99J所示，位线(BL)接点9934可进行光刻和等离子体/反应式离子蚀刻，并通过光阻去除的方法进行处理。随后，金属(如铜、铝或钨)可发生淀积，对接点进行填充，然后蚀刻或打磨至氧化层9932的顶部。每个BL接点9934可充分与所有的存储层共享，如图99J中所示的三层存储层。可能会形成穿层过孔9960(未显示)，通过受主晶圆金属连接焊盘9980(未显示)使BL、SL和WL的金属化区域与受主基片9914外围电路发生电耦合。
如图99K所示，可形成BL金属线9936，并与相关的BL接点9934连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。可利用《具有冲孔和填塞工艺的适用于超高密度快闪式存储器的三维芯片层叠技术》(《2007年IEEE超大规模集成技术研讨会》；卷号：无；页码：14-15、12-14；2007年六月刊；作者：Tanaka，H.、Kido，M.、Yahashi，K.和Oomura，M等人)中描述的技术将SL接点制成阶梯状结构。
如图99L、99L1和99L2所示，图99L的横截面剖视图二见图99L1，图99L的横截面剖视图三见图99L2。BL金属线9936、氧化层9932、BL接点9934、WL区9950、栅极电介质9928、P-硅区9918和外围电路基片9902见图99L1。BL接点9934连接浮体晶体管三个水平面的其中一侧。浮体晶体管包括每个水平面的两个N+硅区9916’以及相应的P-硅区9918’。BL金属线9936、氧化层9932、栅电极9930、栅极电介质9928、P-硅区9918’、夹层氧化区(OX)和外围电路基片9902见图99L2。栅电极9930在六个P-硅区9918’中都很常见，它们形成了六个双面栅控浮体晶体管。
如图99M所示，在第一层Si/SiO2层9922上双栅极典型的浮体晶体管可能包括P-硅区9918’(起到浮体晶体管沟槽的作用)、N+硅区9916’(起到源极和漏极的作用)和两个栅电极9930(带相应的栅极电介质9928)。晶体管借助氧化层9908可与下方绝缘。
该流程可形成水平方向单块3D DRAM。在通过逐一转移晶圆大小的单晶掺杂硅层而形成的存储器中，该DRAM使用一个掩蔽工序。同时，该3DDRAM与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图99A至99M中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可采用其他类型的晶体管，比如RCAT等，或采用更少的接头。或者接点可使用掺杂多晶硅或其他的导电材料。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。或者，只要利用激光退火系统完成相关的注入程序，Si/SiO2层9922、9924和9926可逐层退火。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图100A至100L所示，可构建水平方向的3D DRAM。在彻底将所有层转移之后，这种存储器在每个存储层通过共享掩蔽工序的方法不使用附加掩蔽工序。3D DRAM适用于生产3D IC。
如图100A所示，带外围电路10002的硅基片可使用耐高温(超过400℃)配线，例如钨丝。外围电路基片10002可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。外围电路基片10002可包括外围电路。这种外围电路即便在经过附加快速热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。外围电路基片10002的最上面一层可用于将氧化物晶圆和二氧化硅10004的淀积层粘结起来，从而形成受主晶圆10014。
如图100B所示，单晶硅施主晶圆10012可包括晶圆大小的P-掺杂层(未显示)，其中的掺杂物浓度可能与P-基片1006不同。P-掺杂层可通过离子注入和高热退火方式形成。可在注入之前生长或淀积屏蔽氧化层10008，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。通过氢离子注入或前文所描述的其他方法可在P-基片10006或P-掺杂层(未显示)中的施主晶圆10012中形成层转移分界平面10010(图中虚线部分)。如前文所述，施主晶圆10012和受主晶圆10014均用于晶圆粘结，并在氧化层10004和氧化层10008的表面粘结在一起。因低温时应力最低，粘结操作最好在低温(低于400℃)或中温(不超过900℃)下进行。
如图100C所示，可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层转移分界平面10010上方的P-层部分(未显示)和P-晶圆基片10006移除，从而形成剩余的单晶硅P-层10006’。剩余的P-层10006’和氧化层10008被层切到受主晶圆10014上。可通过化学或机械方式将P-层10006’的最上面一层打磨光滑、平坦。现在晶体管已全部或部分形成，并与受主晶圆10014的对准标志(未显示)对齐。氧化层10020可能会淀积，为后期氧化物之间的粘结提供表面。此时，第一层Si/SiO2层10023已形成，包括二氧化硅层10020、P-硅层10006’和氧化层10008。
如图100D所示，可能会额外形成图100A至100C所示的Si/SiO2层，比如第二层Si/SiO2层10025和第三层Si/SiO2层10027。氧化层10029可能会淀积，实现与顶部硅层之间的绝缘。
如图100E所示，氧化层10029、第三层Si/SiO2层10027、第二层Si/SiO2层10025和第一层Si/SiO2层10023可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。存储芯片结构现在已包括P-硅区10016和氧化层区10022。
如图100F所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质10028。栅极电介质10028可能与栅电极10030(如图所示)自对齐，并被栅电极10030覆盖，或者可能充分地覆盖住整个硅/氧化物多层结构。栅极堆叠层(包括栅电极10030和栅极电介质10028)由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速高热氧化(RTO)形成。快速高热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅电极，例如钨电极或铝电极。
如图100G所示，可通过向P-硅区10016中注入N型离子的方法(例如砷)使N+硅区10026与栅电极10030实现自对齐。P-硅区10016不受到栅电极10030的阻隔。这样就在栅电极10030阻隔的区域形成了其余的P-硅区10017(未显示)。在将N型离子置入每层P-硅区10016中时可采用不同的注入能量或角度或注入倍数。在多步注入过程中可使用栅侧壁(未显示)，不同堆叠层中出现的硅层使用的栅侧壁宽度可能也不同，用以说明N型离子注入的不同横向扩散。底层(例如10023)可能比顶层(例如10027)所需的栅侧壁更宽。同样，可使用带基片旋转功能的角度离子注入补偿不同的注入扩散。顶层注入可能具有一定的倾斜角，与晶圆表面并不垂直，因而它将离子置于栅电极10030的边缘的稍下方，与垂直度更好的较低层的离子注入密切配合。因到达将底层所需的注入能量较高，从而产生扩散效应，较低层的离子注入可将离子置入栅电极10030的稍下方。可进行快速高热退火(RTA)，以便从根本上激活所有存储层10023、10025和10027和外围电路10002中的掺杂物。或者，可进行光学退火，例如激光退火。
如图100H所示，间隙填充氧化层10032可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。为清晰起见，图中氧化层10032显示为透明层。除此之外，还有文字线区(WL)10050、栅电极10030、源极线路区(SL)10052和所示的N+硅区10026。
如图100I所示，位线(BL)接点10034可进行光刻和等离子体/反应式离子蚀刻，并通过光阻去除的方法进行处理。随后，金属(如铜、铝或钨)可发生淀积，对接点进行填充，然后蚀刻或打磨至氧化层10032的顶部。每个BL接点10034可充分与所有的存储层共享，如图100I中所示的三层存储层。可能会形成穿层过孔10060(未显示)，通过受主晶圆金属连接焊盘10014(未显示)使BL、SL和WL的金属化区域与受主基片10080外围电路发生电耦合。
如图100J所示，可形成BL金属线10036，并与相关的BL接点10034连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。
图100K的横截面剖视图二见图100K1，图100K的横截面剖视图三见图100K2。BL金属线10036、氧化层10032、BL接点10034、WL区10050、栅极电介质10028、N+硅区10026、P-硅区10017和外围电路基片10002见图100K1。BL接点10034连接浮体晶体管三个水平面的其中一侧。浮体晶体管包括每个水平面的两个N+硅区10026以及相应的P-硅区10017。BL金属线10036、氧化层10032、栅电极10030、栅极电介质10028、P-硅区10017、夹层氧化区(OX)和外围电路基片10002见图100K2。栅电极10030在六个P-硅区10017中都很常见，它们形成了六个双面栅控浮体晶体管。
如图100M所示，在第一层Si/SiO2层10023上双栅极典型的浮体晶体管可能包括P-硅区10017(起到浮体晶体管沟槽的作用)、N+硅区10026(起到源极和漏极的作用)和两个栅电极10030(带相应的栅极电介质10028)。晶体管借助氧化层10008可与下方绝缘。
该流程可形成水平方向单块3D DRAM。在通过逐一转移晶圆大小的单晶掺杂硅层而形成的存储器中，该3D DRAM不使用掩蔽工序。同时，该DRAM与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图100A至100L中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可采用其他类型的晶体管，比如RCAT等，或采用更少的接头。或者接点可使用掺杂多晶硅或其他的导电材料。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，双栅极3D DRAM的每个栅极可独立控制，以更好地控制存储芯片。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
利用材料电阻变化特征的新型单块3D存储技术可采用类似的方式。有很多种电阻性存储器，包括相变存储器、金属氧化物存储器、电阻性随机存储器(RRAM)、忆阻器、固体电介质式存储器、铁电随机存储器和磁性随机存储器等。这些电阻性存储器类型的背景信息见《储存等级的存储器候选设备技术概述》(《IBM公司研究与开发杂志》；卷号：52；编号4.5；页码：449-464；2008年七月刊；作者：G.W.等人)。本说明书中加入了本文件的相关内容，以供参考。
如图101A至101K所示，可利用电阻性无附加掩蔽工序在每个存储层构建3D存储器。3D存储器适用于生产3D IC。该3D存储器使用无结型晶体管，拥有电阻性存储元件，与选择晶体管或存取晶体管串联。
如图101A所示，带外围电路10102的硅基片可使用耐高温(超过400℃左右)配线，例如钨丝。外围电路基片10102可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。外围电路基片10102可包括外围电路。这种外围电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。外围电路基片10102的最上面一层可用于将氧化物晶圆和二氧化硅10104的淀积层粘结起来，从而形成受主晶圆10114。
如图101B所示，单晶硅施主晶圆10112可选择性地包括晶圆大小的N+掺杂层(未显示)，其中的掺杂物浓度可能与N+基片10106不同。N+掺杂层可通过离子注入和高热退火方式形成。可在注入之前生长或淀积屏蔽氧化层10108，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。通过氢离子注入或前文所描述的其他方法可在N+基片10106或N+掺杂层(未显示)中的施主晶圆10112中形成层转移分界平面10110(图中虚线部分)。如前文所述，施主晶圆10112和受主晶圆10114均用于晶圆粘结，并在氧化层10104和氧化层10108的表面粘结在一起。因低温时应力最低，粘结操作最好在低温(低于400℃)或中温(不超过900℃)下进行。
如图101C所示，可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层转移分界平面10110上方的N+层部分(未显示)和N+晶圆基片10106移除，从而形成剩余的单晶硅N+层10106。剩余的N+层10106’和氧化层10108被层切到受主晶圆10114上。可通过化学或机械方式将N+层10106’的最上面一层打磨光滑、平坦。现在晶体管已全部或部分形成，并与受主晶圆10114的对准标志(未显示)对齐。氧化层10120可能会淀积，为后期氧化物之间的粘结提供表面。此时，第一层Si/SiO2层10023已形成，包括二氧化硅层10120、N+硅层10106’和氧化层10108。
如图101D所示，可能会额外形成图101A至101C所示的Si/SiO2层，比如第二层Si/SiO2层10125和第三层Si/SiO2层10127。氧化层10129可能会淀积，实现与顶部N+硅层之间的绝缘。
如图101E所示，氧化层10129、第三层Si/SiO2层10127、第二层Si/SiO2层10125和第一层Si/SiO2层10123可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。存储芯片结构现在已包括N+硅区10126和氧化层区10122。
如图101F所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质10128。栅极电介质10128可能与栅电极10130(如图所示)自对齐，并被栅电极10130覆盖，或者可能充分地覆盖住整个N+硅区10126和氧化层区10122多层结构。栅极堆叠层(包括栅电极10130和栅极电介质10128)由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速高热氧化(RTO)形成。快速热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅电极，例如钨电极或铝电极。
如图101G所示，间隙填充氧化层10132可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。为清晰起见，图中氧化层10132显示为透明层。除此之外，还有文字线区(WL)10150、栅电极10130、源极线路区(SL)10152和所示的N+硅区10126。
如图101H所示，位线(BL)接点10134可通过氧化层10132、三个N+硅区10126和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便与所有的存储层垂直连接。BL接点10134通过光阻去除的方法进行处理。阻变存储器材料10138，比如二氧化铪，接下来可能会淀积，最好为原子层淀积(ALD)。阻变存储器元件的电极接下来可能会被ALD淀积，形成电极/BL接点10134。应对多余的淀积材料进行打磨，使之与氧化层10132顶部或顶部下方处于同一表面。每个带有阻变材料10138的BL接点10034可充分与所有的存储层共享，如图101H中所示的三层存储层。
如图101I所示，可形成BL金属线10136，并与相关的带有阻变材料10138的BL接点10134连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。可能会形成穿层过孔10160(未显示)，通过受主晶圆金属连接焊盘10114(未显示)使BL、SL和WL的金属化区域与受主基片10180外围电路发生电耦合。
图101J的横截面剖视图二见图101J1，图101J的横截面剖视图三见图101J2。附图101J1显示了BL金属线10136、氧化层10132、BL接点/电极10134、阻变材料10138、WL区10150、栅极电介质10128、N+硅区10126和外围电路基片10102。BL接点/电极10134与阻变材料10138的三个水平面的其中一个边相连。阻变材料10138的另外一边与N+区10126相连。BL金属线10136、氧化层10132、栅电极10130、栅极电介质10128、N+硅区10126、夹层氧化区(OX)和外围电路基片10102见图101J2。栅电极10130在六个N+硅区10126中都很常见，它们形成了六个双面栅控无结型晶体管，作为存储器选择晶体管。
如图101K所示，在第一层Si/SiO2层10123上双栅极无结型典型的晶体管可能包括N+硅区10126(起到源极、漏极和晶体管沟槽的作用)和两个栅电极10130(带相应的栅极电介质10128)。晶体管借助氧化层10108可与下方绝缘。
该流程可形成电阻性多层或3D存储阵列，每个存储层不使用附加掩蔽工序。该存储层使用无结型晶体管，其电阻性存储元件与选择晶体管串联。通过层切晶圆大小的掺杂单晶硅层的方式构建存储阵列。同时，该3D存储阵列与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图101A至101K中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可采用其他类型的晶体管，比如RCAT等。此外，在补偿互连电阻时，N+层的掺杂物可能会略微有所不同。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，双栅极3D电阻性存储器的每个栅极可独立控制，以更好地控制存储芯片。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图102A至102L所示，可利用电阻性无附加掩蔽工序在每个存储层构建3D存储器。3D存储器适用于生产3D IC。该3D存储器使用双栅控金属-氧化物半导体场效应晶体管(MOSFET)，拥有电阻性存储元件，与选择晶体管串联。
如图102A所示，带外围电路10202的硅基片可使用耐高温(超过400℃)配线，例如钨丝。外围电路基片10202可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。外围电路基片10202可包括外围电路。这种外围电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。外围电路基片10202的最上面一层可用于将氧化物晶圆和二氧化硅10204的淀积层粘结起来，从而形成受主晶圆10214。
如图102B所示，单晶硅施主晶圆10212可包括晶圆大小的P-掺杂层(未显示)，其中的掺杂物浓度可能与P-基片10206不同。P-掺杂层可通过离子注入和高热退火方式形成。可在注入之前生长或淀积屏蔽氧化层10208，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。通过氢离子注入或前文所描述的其他方法可在P-基片10206或P-掺杂层(未显示)中的施主晶圆10212中形成层转移分界平面10210(图中虚线部分)。如前文所述，施主晶圆10212和受主晶圆10214均用于晶圆粘结，在低温(最好低于400℃，此时应力最低)或中温(不超过900℃)下在氧化层10204和氧化层10208的表面粘结在一起。
如图102C所示，可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层切分界平面10210上方的P-层部分(未显示)和P-晶圆基片10206移除，从而形成剩余的单晶硅P-层10206。剩余的P-层10206’和氧化层10208被层切到受主晶圆10214上。可通过化学或机械方式将P-层10206’的最上面一层打磨光滑、平坦。现在晶体管已全部或部分形成，并与受主晶圆10214的对准标志(未显示)对齐。氧化层10220可能会淀积，为后期氧化物之间的粘结提供表面。此时，第一层Si/SiO2层10223已形成，包括二氧化硅层10220、P-硅层10206’和氧化层10208。
如图102D所示，可能会额外形成图102A至102C所示的Si/SiO2层，比如第二层Si/SiO2层10225和第三层Si/SiO2层10227。氧化层10229可能会淀积，实现与顶部硅层之间的绝缘。
如图102E所示，氧化层10229、第三层Si/SiO2层10227、第二层Si/SiO2层10225和第一层Si/SiO2层10223可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。存储芯片结构现在已包括P-硅区10216和氧化层区10222。
如图102F所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质10228。栅极电介质10228可能与栅电极10230(如图所示)自对齐，并被栅电极10230覆盖，或者可能充分地覆盖住整个硅/氧化物多层结构。栅极堆叠层(包括栅电极10230和栅极电介质10228)由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速高热氧化(RTO)形成。快速热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅电极，例如钨电极或铝电极。
如图102G所示，可通过向P-硅区10216中注入N型离子的方法(例如砷)使N+硅区10226与栅电极10230实现自对齐。P-硅区10216不受到栅电极10230的阻隔。这样就在栅电极10230阻隔的区域形成了其余的P-硅区10217(未显示)。在将N型离子置入每层P-硅区10216中时可采用不同的注入能量或角度或注入倍数。在多步注入过程中可使用栅侧壁(未显示)，不同堆叠层中出现的硅层使用的栅侧壁宽度可能也不同，用以说明N型离子注入的不同横向扩散。底层(例如10223)可能比顶层(例如10027)所需的栅侧壁更宽。同样，可使用带基片旋转功能的角度离子注入补偿不同的注入扩散。顶层注入可能具有一定的倾斜角，与晶圆表面并不垂直，因而它将离子置于栅电极10230的边缘的稍下方，与垂直度更好的较低层的离子注入密切配合。因到达将底层所需的注入能量较高，从而产生扩散效应，较低层的离子注入可将离子置入栅电极10230的稍下方。可进行快速高热退火(RTA)，以便从根本上激活所有存储层10223、10225和10227和外围电路10202中的掺杂物。或者，可进行光学退火，例如激光退火。
如图102H所示，间隙填充氧化层10232可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。为清晰起见，图中氧化层10232显示为透明层。除此之外，还有文字线区(WL)10250、栅电极10230、源极线路区(SL)10252和所示的N+硅区10226。
如图102I所示，位线(BL)接点10234可通过氧化层10232、三个N+硅区10226和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便充分与所有的存储层垂直连接，随后进行光阻去除。阻变存储器材料10238，比如二氧化铪，接下来可能会淀积，最好为原子层淀积(ALD)。阻变存储器元件的电极接下来可能会被ALD淀积，形成电极/BL接点10234。应对多余的淀积材料进行打磨，使之与氧化层10232顶部或顶部下方处于同一表面。每个带有阻变材料10238的BL接点10234可充分与所有的存储层共享，如图102I中所示的三层存储层。
如图102J所示，可形成BL金属线10236，并与相关的带有阻变材料10238的BL接点10234连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。可能会形成穿层过孔10260(未显示)，通过受主晶圆金属连接焊盘10214(未显示)使BL、SL和WL的金属化区域与受主基片10280外围电路发生电耦合。
图102K的横截面剖视图二见图102K1，图102K的横截面剖视图三见图102K2。附图102K1显示了BL金属线10236、氧化层10232、BL接点/电极10234、阻变材料10238、WL区10250、栅极电介质10228、P-硅区10217、N+硅区10226和外围电路基片10202。BL接点/电极10234与阻变材料10238的三个水平面的其中一个边相连。阻变材料10238的另外一边与N+硅区10226相连。如图102K2所示，P-区10217和每个边上的相应N+区10226形成了选择晶体管的源极、漏极和沟槽。BL金属线10236、氧化层10232、栅电极10230、栅极电介质10228、P-硅区10217、夹层氧化区(OX)和外围电路基片10202见图102K2。栅电极10230在六个P-硅区10217中都很常见，它们控制着六个双栅控MOSFET选择晶体管。
如图102L所示，在第一层Si/SiO2层10223上典型的双栅控MOSFET选择晶体管可能包括P-硅区10217(起到晶体管沟槽的作用)、N+硅区10226(起到源极和漏极的作用)和两个栅电极10230(带相应的栅极电介质10228)。晶体管借助氧化层10208可与下方绝缘。
该流程可形成电阻性3D存储器，每个存储层不使用附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图102A至102L中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可采用其他类型的晶体管，比如RCAT等。MOSFET选择元件在沟槽工程中可利用略微掺杂的漏极和halo注入法。或者接点可使用掺杂多晶硅或其他的导电材料。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，双栅极3D DRAM的每个栅极可独立控制，以更好地控制存储芯片。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图103A至103M所示，可利用电阻性在每个存储层构建带一个附加掩蔽工序3D存储器。3D存储器适用于生产3D IC。该3D存储器使用双栅控MOSFET选择晶体管，拥有电阻性存储元件，与选择晶体管串联。
如图103A所示，带外围电路10302的硅基片可使用耐高温(超过400℃)配线，例如钨丝。外围电路基片10302可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。外围电路基片10302可包括电路。这种电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。外围电路基片10302的最上面一层可用于将氧化物晶圆和二氧化硅10304的淀积层粘结起来，从而形成受主晶圆2414。
如图103B所示，单晶硅施主晶圆10312可包括晶圆大小的P-掺杂层(未显示)，其中的掺杂物浓度可能与P-基片10306不同。P-掺杂层可通过离子注入和高热退火方式形成。可在注入之前生长或淀积屏蔽氧化层10308，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。通过氢离子注入或前文所描述的其他方法可在P-基片10310或P-掺杂层(未显示)中的施主晶圆10312中形成层转移分界平面10306(图中虚线部分)。如前文所述，施主晶圆10312和受主晶圆10314均用于晶圆粘结，在低温(最好低于400℃，此时应力最低)或中温(不超过900℃)下在氧化层10304和氧化层10308的表面粘结在一起。
如图103C所示，可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层切分界平面10310上方的P-层部分(未显示)和P-晶圆基片10306移除，从而形成剩余的单晶硅P-层10306。剩余的P-层10306’和氧化层10308被层切到受主晶圆10314上。可通过化学或机械方式将P-层10306’的最上面一层打磨光滑、平坦。现在晶体管已全部或部分形成，并与受主晶圆10314的对准标志(未显示)对齐。
如图103D所示，N+硅区10316可进行光刻该次注入还可以形成其余的P-硅区10318。
如图103E所示，氧化层10320可能会淀积，以便为后期的氧化物与氧化物之间的粘结准备好必要的表面，这样就形成了第一层Si/SiO2层10323。Si/SiO2层包括二氧化硅层10320、N+硅区域10316和P-硅区域10318。
如图103F所示，可能会额外形成图103A至103E所示的Si/SiO2层，比如第二层Si/SiO2层10325和第三层Si/SiO2层10327。氧化层10329可能会淀积。所有预期的存储层都构建好之后，可进行快速高热退火(RTA)，以便从根本上激活所有存储层10323、10325和10327和外围电路10302中的掺杂物。或者，可进行光学退火，例如激光退火。
如图103G所示，氧化层10329、第三层Si/SiO2层10327、第二层Si/SiO2层10325和第一层Si/SiO2层10323可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。蚀刻可能会形成P-硅区10318’(该区形成晶体管沟槽)和N+硅区10316’(形成源极、漏极和本地源极线路)。
如图103H所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质10328。栅极电介质10328可能与栅电极10330(如图所示)自对齐，并被栅电极10330覆盖，或者可能充分地覆盖住整个硅/氧化物多层结构。栅电极10330和栅极电介质10328栅极堆叠层的尺寸和对齐方式应确保可充分彻底地覆盖住P-硅区10318’。栅极堆叠层(包括栅电极10330和栅极电介质10328)由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速高热氧化(RTO)形成。快速高热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅电极，例如钨电极或铝电极。
如图103I所示，间隙填充氧化层10332可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。为清晰起见，图中氧化层10332显示为透明层。除此之外，还有文字线区(WL)10350、栅电极10330、源极线路区(SL)10352和所示的N+硅区10316。
如图103J所示，位线(BL)接点10334可通过氧化层10332、三个N+硅区10316’和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便与所有的存储层垂直连接。BL接点10334通过光阻去除的方法进行处理。阻变存储器材料10338，比如二氧化铪，接下来可能会淀积，最好为原子层淀积(ALD)。阻变存储器元件的电极接下来可能会被ALD淀积，形成电极/BL接点10334。应对多余的淀积材料进行打磨，使之与氧化层10332顶部或顶部下方处于同一表面。每个带有阻变材料10338的BL接点/电极10334可充分与所有的存储层共享，如图103J中所示的三层存储层。
如图103K所示，可形成BL金属线10336，并与相关的带有阻变材料10338的BL接点10334连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。可能会形成穿层过孔10360(未显示)，通过受主晶圆金属连接焊盘10380(未显示)使BL、SL和WL的金属化区域与受主基片10314外围电路发生电耦合。
图103L的横截面剖视图二见图103L1，图103L的横截面剖视图三见图103L2。附图103L2显示了BL金属线10336、氧化层10332、BL接点/电极10334、阻变材料10338、WL区10350、栅极电介质10328、P-硅区10318’、N+硅区10316’和外围电路基片10302。BL接点/电极10334与阻变材料10338的三个水平面的其中一个边相连。阻变材料10338的另外一边与N+硅区10316’相连。如图103L2所示，P-区10318’和每个边上的相应N+区10316’形成了选择晶体管的源极、漏极和沟槽。BL金属线10336、氧化层10332、栅电极10330、栅极电介质10328、P-硅区10318’、夹层氧化区(OX)和外围电路基片10302见图103L2。栅电极10330在六个P-硅区10318’中都很常见，它们控制着六个双栅控MOSFET选择晶体管。
如图103L所示，在第一层Si/SiO2层10323上典型的双栅控MOSFET选择晶体管可能包括P-硅区10318(起到晶体管沟槽的作用)、N+硅区10316(起到源极和漏极的作用)和两个栅电极10330(带相应的栅极电介质10328)。晶体管借助氧化层10308可与下方绝缘。
该流程可形成电阻性3D存储器，每个存储层使用一个附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建电阻性3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图103A至103M中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可采用其他类型的晶体管，比如RCAT等。或者接点可使用掺杂多晶硅或其他的导电材料。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。或者，只要利用激光退火系统完成相关的注入程序，Si/SiO2层10322、10324和10326可逐层退火。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图104A至104F所示，可构建在每个存储层带两个附加掩蔽工序电阻性3D存储器。3D存储器适用于生产3D IC。该3D存储器使用单栅极MOSFET选择晶体管，拥有电阻性存储元件，与选择晶体管串联。
如图104A所示，P-基片施主晶圆10400经加工可包括晶圆大小的P-掺杂层10404。P-掺杂层10404的掺杂物浓度可能与P-基片10400相同，也有可能不同。P-掺杂层10404可通过离子注入和高热退火的方式形成。可在注入之前生长屏蔽氧化层10401，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。
如图104B所示，施主晶圆10400的顶层可用于将氧化物晶圆和氧化层10402的淀积层粘结起来，或通过P-层10404的高热氧化，或注入屏蔽氧化层10401的二次氧化形成氧化层10402。通过氢离子注入10407或前文所描述的其他方法可在施主晶圆10400或P-层10404(如图所示)中形成层转移分界平面10499(图中虚线部分)。如前文所述，施主晶圆10400和受主晶圆10410均可用作晶圆之间的粘结，然后二者再粘结起来。上述粘结最好在低温(不超过400℃)下进行，以将应力控制在最低水平。可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层转移分界平面10499上方的P-层部分和P-施主晶圆基片10400移除。
如图104C所示，剩余的P-掺杂10404’和氧化层10402已被层切到受主晶圆10410上。受主晶圆10410可包括电路。这种电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。另外，外围电路可使用耐火金属，例如耐高温能力超过400℃的钨。可通过化学或机械方式将P-掺杂层10404’的最上面一层打磨光滑、平坦。现在晶体管已形成，并与受主晶圆10410的对准标志(未显示)对齐。
如图104D所示，浅槽绝缘层(STI)氧化区(未显示)可进行光刻和等离子体/反应式离子蚀刻，直至氧化层10402的顶层，从而移除P-单晶硅层区10404。间隙填充氧化层可能会淀积并通过化学-机械打磨(CMP)的方式使之平坦化，形成传统的STI氧化区和P-掺杂单晶硅区(未显示)，从而形成晶体管。也可以同时进行或不进行阈值调整注入。栅极堆叠层由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极氧化层可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)栅极电介质，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极氧化区可通过快速高热氧化(RTO)形成。快速热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅极材料，例如钨或铝。此时可进行栅极堆叠层自对齐LDD(轻掺杂漏极)和halo击穿注入，以调整接头和晶体管的击穿特征。可进行氧化物和氮化物的传统栅侧壁淀积并接着进行深蚀刻，以在栅极堆叠层10424上形成注入便宜栅侧壁(未显示)。接着可进行自对齐N+源极和漏极注入，以产生晶体管源极和漏极10420和其余的P-硅NMOS(N沟道金属-氧化物-半导体)晶体管沟槽10428。此时，要激活注入离子、设置初始接头深度，是否进行高温退火均可。最后，间隙填充氧化层10450可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。如前文所述，氧化表面可用于氧化物与氧化晶圆之间的粘结。
如图104E所示，重复图104A至104D中描述的晶体管层形成、受主晶圆10410与氧化层10450粘结以及随后的晶体管形成过程，可形成存储器晶体管第二层10430。所有预期的存储层都构建好之后，可进行快速高热退火(RTA)，以便从根本上激活所有存储层和受主基片10410外围电路中的掺杂物。或者，可进行光学退火，例如激光退火。
如图104F，可通过光刻和等离子体/反应式离子蚀刻可形成接点和金属布线。位线(BL)接点10440通过电力方式与晶体管漏极侧10454上的存储层晶体管N+区连接起来，而源极线路接点10442与晶体管源极侧10452上的存储层晶体管N+区发生电耦合。位线(BL)配线10448和源极线路(SL)配线10446分别与位线10440和源极线路接点10442发生电耦合。栅极堆叠层，例如10434，可与接点和金属化区域(未显示)连接起来，形成文字线区(WL)。可能会形成穿层过孔10460(未显示)，通过受主晶圆金属连接焊盘1980(未显示)使BL、SL和WL的金属化区域与受主基片10410外围电路发生电耦合。
如图104F所示，源极线路(SL)接点10434可通过每个存储层的氧化层10450、N+硅区10420和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便与所有的存储层垂直连接。SL接点可通过光阻去除的方法进行处理。阻变存储器材料10442，比如二氧化铪，接下来可能会淀积，最好为原子层淀积(ALD)。阻变存储器元件的电极接下来可能会被ALD淀积，形成SL电极/接点10434。应对多余的淀积材料进行打磨，使之与氧化层10450顶部或顶部下方处于同一表面。每个带有阻变材料10442的SL接点/电极10434可充分与所有的存储层共享，如图104F中所示的三层存储层。SL接点10434与晶体管源极侧10452上的存储层晶体管N+区发生电耦合。可形成SL金属线10446，并利用阻变材料10442将其与相关的SL接点10434连接起来。氧化层10452可能会淀积，并被平面化。位线(BL)接点10440可通过每个存储层的氧化层10450、N+硅区10420和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便充分与所有的存储层垂直连接。BL接点10440通过光阻去除的方法进行处理。BL接点10440与晶体管漏极侧10454上的存储层晶体管N+区发生电耦合。可形成BL金属线路10448，并将其与相关的BL接点10440连接起来。栅极堆叠层，例如10424，可与接点和金属化区域(未显示)连接起来，形成文字线区(WL)。可能会形成穿层过孔10460(未显示)，通过受主晶圆金属连接焊盘10480(未显示)使BL、SL和WL的金属化区域与受主基片10410外围电路发生电耦合。
该流程可形成电阻性3D存储器，每个存储层使用两个附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图104A至104F中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可采用其他类型的晶体管，比如PMOS(P沟道金属氧化物半导体)或RCAT等。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，每层存储层可配置略微不同的施主晶圆P-层掺杂分布图。另外，存储器可以采取不同的布局方式，例如BL和SL互换，或者在埋设配线的地方，存储阵列的配线可置于存储层下方、外围电路上方。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
电荷俘获型NAND(与非门)存储设备是另外一种常见的商用非易失性存储器。电荷俘获型设备将其电荷存储在电荷俘获层中。该电荷俘获层会进而影响晶体管沟槽。有关电荷俘获型存储器的背景信息可查阅《3D纳米电子系统集成互连技术》(阿尔泰克出版社；2009年；作者：Bakir和Meindl-下文简称Bakir)、《一种使用无结型埋置沟道BE-SONOS设备的高度可扩展8层3D垂直栅极(VG)TFT NAND闪存》(有关VLSI技术的座谈会；2010年；作者：Hang-Ting Lue等人)和《闪存概述》(Proc.IEEE91；第489至502页(2003)；作者：Bez等人)。Bakir描述的设备使用选择性磊晶生长、激光再结晶或多晶硅形成晶体管沟槽，导致晶体管性能不十分理想。任意一种电荷俘获型存储器都用到图105和106中显示的结构。
如图105A至104G所示，可构建在每个存储层带两个附加掩蔽工序电荷俘获型3D存储器。3D存储器适用于生产3D IC。该3D存储器使用构建在单晶硅中的电荷俘获型晶体管的NAND串。
如图105A所示，P-基片施主晶圆10500经加工可包括晶圆大小的P-掺杂层10504。P-掺杂层10504的掺杂物浓度可能与P-基片10500相同，也有可能不同。P-掺杂层10504可能具有垂直掺杂梯度。P-掺杂层10504可通过离子注入和高热退火的方式形成。可在注入之前生长屏蔽氧化层10501，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。
如图105B所示，施主晶圆10500的顶层可用于将氧化物晶圆和氧化层10502的淀积层粘结起来，或通过P-掺杂层10504的高热氧化，或注入屏蔽氧化层10501的二次氧化形成氧化层10502。通过氢离子注入10507或前文所描述的其他方法可在施主晶圆10500或P-层10504(如图所示)中形成层转移分界平面10599(图中虚线部分)。如前文所述，施主晶圆10500和受主晶圆10510均可用作晶圆之间的粘结，然后二者再粘结起来。上述粘结最好在低温(不超过400℃)下进行，以将应力控制在最低水平。可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层转移分界平面10599上方的P-层部分10504和P-施主晶圆基片10500移除。
如图105C所示，剩余的P-掺杂10504’和氧化层10502已被层切到受主晶圆10510上。受主晶圆10510可包括电路。这种电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。另外，外围电路可使用耐火金属，例如耐高温能力超过400℃的钨。可通过化学或机械方式将P-掺杂层10504’的最上面一层打磨光滑、平坦。现在晶体管已形成，并与受主晶圆10510的对准标志(未显示)对齐。
如图105D所示，浅槽绝缘层(STI)氧化区(未显示)可进行光刻和等离子体/反应式离子蚀刻，直至氧化层10502的顶层，从而移除P-单晶硅层区10504’，并形成P-掺杂区10520。间隙填充氧化层可能会淀积并通过化学-机械打磨(CMP)的方式使之平坦化，形成传统的STI氧化区和P-掺杂单晶硅区(未显示)，从而形成晶体管。也可以同时进行或不进行阈值调整注入。通过生长或电荷俘获型栅极电介质10522(例如高热氧化层和氮化硅层-ONO：氧化物-氮化物-氧化物)和栅极金属材料10524(例如掺杂或无掺杂多晶硅)淀积可形成栅极堆叠层。同样，电荷俘获型栅极电介质可包括封装在氧化物中的硅或III-V纳米晶体。
如图105E所示，栅极堆叠层10528可进行光刻和等离子体/反应式离子蚀刻，从而移除栅极金属材料区10524和电荷俘获栅极电介质10522。可进行自对齐N+源极和漏极注入，以形成晶体管间源极和漏极10534和NAND串源极和漏极的末端10530。最后，间隙填充氧化层10550和氧化层可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。如前文所述，氧化表面可用于氧化物与氧化晶圆之间的粘结。现在已形成第一层存储晶体管10542，包括二氧化硅层10550，栅极堆叠层10528，晶体管间源极和漏极10534、NAND串源极和栅极末端10530、P-硅区10520和氧化层10502。
如图105F所示，重复图105A至105D中描述的晶体管层成型、受主晶圆10510与氧化层10550粘结以及随后的晶体管成型过程，可在存储晶体管10542的第一层顶部形成存储器晶体管第二层10544。所有预期的存储层都构建好之后，可进行快速高热退火(RTA)，以便从根本上激活所有存储层和受主基片10510外围电路中的掺杂物。或者，可进行光学退火，例如激光退火。
如图105G所示，源极线路(SL)接点10548和位线接点10549可通过每个存储层的氧化层10550、NAND串源极和漏极末端10530、P-区10520和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便与所有的存储层垂直连接。然后，SL接地接点和位线接点可通过光阻去除的方法进行处理。可使用金属或重掺杂多晶硅填充接点和金属化区域，以形成BL和SL配线区(未显示)。栅极堆叠层，例如10528，可与接点和金属化区域连接起来，形成文字线区(WL)和WL配线区(未显示)。可能会形成穿层过孔10560(未显示)，通过受主晶圆金属连接焊盘10580(未显示)使BL、SL和WL的金属化区域与受主基片10510外围电路发生电耦合。
该流程可形成电荷俘获型3D存储器，每个存储层使用两个附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图105A至105G中提到的例子仅作为典型范例看待，并非按比例缩小。技术高超的人可考虑更多的变化情况，比如，可通过该流程构建BL或SL选择晶体管。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，每层存储层可配置略微不同的施主晶圆P-层掺杂分布图。另外，存储器可以采取不同的布局方式，例如BL和SL互换，或者将这些结构修改成NOR快闪存储格式，或者在埋设配线的地方，存储阵列的配线可置于存储层下方、外围电路上方。此外，层切前电荷俘获型绝缘层和栅极层可能会淀积，并临时与载子或晶圆保持器或基片粘结起来，然后再利用外围电路转移到受主基片上。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图106A至106G所示，可构建在每个存储层不带附加掩蔽工序电荷俘获型3D存储器。3D存储器适用于生产3D IC。该3D存储器使用电荷俘获型无结型晶体管的NAND串，带有构建在单晶硅中的无结型选择晶体管。
如图106A所示，带外围电路10602的硅基片可使用耐高温(超过400℃)配线，例如钨丝。外围电路基片10602可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。外围电路基片10602可包括外围电路。这种外围电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。外围电路基片10602的最上面一层可用于将氧化物晶圆和二氧化硅10604的淀积层粘结起来，从而形成受主晶圆10614。
如图106B所示，单晶硅施主晶圆10612可包括晶圆大小的N+掺杂层(未显示)，其中的掺杂物浓度可能与N+基片10606不同。N+掺杂层可通过离子注入和高热退火方式形成。可在注入之前生长或淀积屏蔽氧化层10608，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。通过氢离子注入或前文所描述的其他方法可在N+基片10606或N+掺杂层(未显示)中的施主晶圆10612中形成层转移分界平面10610(图中虚线部分)。如前文所述，施主晶圆10612和受主晶圆10614均用于晶圆粘结，并在氧化层10604和氧化层10608的表面粘结在一起。因低温时应力最低，粘结操作最好在低温(低于400℃)或中温(不超过900℃)下进行。
如图106C所示，可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层转移分界平面10610上方的N+层部分(未显示)和N+晶圆基片10606移除，从而形成剩余的单晶硅N+层10606。剩余的N+层10606’和氧化层10608被层切到受主晶圆10614上。可通过化学或机械方式将N+层10606’的最上面一层打磨光滑、平坦。氧化层10620可能会淀积，为后期氧化物之间的粘结提供表面。此时，第一层Si/SiO2层10623已形成，包括二氧化硅层10620、N+硅层10606’和氧化层10608。
如图106D所示，可能会额外形成图106A至106C所示的Si/SiO2层，比如第二层Si/SiO2层10625和第三层Si/SiO2层10627。氧化层10629可能会淀积，实现与顶部N+硅层之间的绝缘。
如图106E所示，氧化层10629、第三层Si/SiO2层10627、第二层Si/SiO2层10625和第一层Si/SiO2层10623可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。存储芯片结构现在已包括N+硅区10626和氧化层区10622。
如图106F所示，通过生长或沉淀电荷俘获型栅极电介质(例如高热氧化层和氮化硅层-ONO：氧化物-氮化物-氧化物)和栅极金属电极层(例如掺杂或无掺杂多晶硅)可形成栅极堆叠层。然后，可通过化学-机械打磨(CMP)使栅极金属电极层平面化。同样，电荷俘获型栅极电介质可包括封装在氧化物中的硅或III-V纳米晶体。选择栅极区10638可包含非电荷俘获型绝缘层。NAND串区域10636和选择晶体管区10638的栅极金属电极区10630和栅极电介质区10628可进行光刻和等离子体/反应式离子蚀刻。
如图106G所示，间隙填充氧化层10632可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。为清晰起见，图中氧化层10632显示为透明层。可形成选择金属线10646，并与相关的选择栅极接点10634连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。文字线区(WL)10636、栅电极10630和位线区(BL)10652，包括所示的N+硅区10626如图所示。通过接点蚀刻和填充可形成源极区10644，使之与NAND串10636源极末端的N+硅区粘结起来。可能会形成穿层过孔10660(未显示)，通过受主晶圆金属连接焊盘10680(未显示)使BL、SL和WL的金属化区域与受主基片10614外围电路发生电耦合。
该流程可形成电荷俘获型3D存储器，每个存储层不使用附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图106A至106G中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况，比如，可采取前文中描述的阶梯方式构建BL或SL接点。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，每层存储层可配置略微不同的施主晶圆N+层掺杂分布图。另外，存储器可以采取不同的布局方式，例如BL和SL互换，或者在埋设配线的地方，存储阵列的配线可置于存储层下方、外围电路上方。通过单晶硅层切的方法还可以构建其他类型的3D电荷俘获型存储器，例如在《一种使用无结型埋置沟道BE-SONOS设备的高度可扩展8层3D垂直栅极(VG)TFT NAND闪存》(有关VLSI技术的座谈会；2010年；作者：Hang-Ting Lue等人)和《一种克服了太比位密度存储器堆叠限制的多层垂直栅极NAND闪存》(有关VLSI技术的座谈会；2009年；作者：W.Kim、S.Choi等人)中提到的存储器。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
浮栅(FG)存储设备是另外一种常见的商用非易失性存储器。浮栅设备将其电荷存储在导电栅极(FG)中，而导电栅极名义上是与无意电场绝缘的。在这些电场中，FG上的电荷会反过来影响晶体管的沟槽。有关浮栅快速存储器的背景信息可查阅《闪存概述》(Proc.IEEE91；第489至502页(2003)；作者：R.Bez等)。任意一种浮栅存储器都用到图107和108中显示的结构。
如图107A至104G所示，可构建在每个存储层带两个附加掩蔽工序浮栅3D存储器。3D存储器适用于生产3D IC。该3D存储器使用构建在单晶硅中的浮栅晶体管的NAND串。
如图107A所示，P-基片施主晶圆10700经加工可包括晶圆大小的P-掺杂层10704。P-掺杂层10704的掺杂物浓度可能与P-基片10700相同，也有可能不同。P-掺杂层10704可能具有垂直掺杂梯度。P-掺杂层10704可通过离子注入和高热退火的方式形成。可在注入之前生长屏蔽氧化层10701，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。
如图107B所示，施主晶圆10700的顶层可用于将氧化物晶圆和氧化层10702的淀积层粘结起来，或通过P-掺杂层10704的高热氧化，或注入屏蔽氧化层10701的二次氧化形成氧化层10702。通过氢离子注入10707或前文所描述的其他方法可在施主晶圆10700或P-层10704(如图所示)中形成层转移分界平面10799(图中虚线部分)。如前文所述，施主晶圆10700和受主晶圆10710均可用作晶圆之间的粘结，然后二者再粘结起来。上述粘结最好在低温(不超过400℃)下进行，以将应力控制在最低水平。可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层切分界平面10799上方的P-层部分10704和P-施主晶圆基片10700移除。
如图107C所示，剩余的P-掺杂10704’和氧化层10702已被层切到受主晶圆10710上。受主晶圆10710可包括电路。这种电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。另外，外围电路可使用耐火金属，例如耐高温能力超过400℃的钨。可通过化学或机械方式将P-掺杂层10704’的最上面一层打磨光滑、平坦。现在晶体管已形成，并与受主晶圆10710的对准标志(未显示)对齐。
如图107D所示，通过生长或淀积隧道氧化层10722(例如高热氧化层)和FG栅极金属材料10724(例如掺杂或无掺杂多晶硅)可形成部分栅极堆叠层。同样，电荷俘获型栅极电介质可包括封装在氧化物中的硅或III-V纳米晶体。浅槽绝缘层(STI)氧化区(未显示)可进行光刻和等离子体/反应式离子蚀刻，直至氧化层10702的顶层，从而移除P-单晶硅层区10704，并形成P-掺杂区10720。间隙填充氧化层可能会淀积并通过化学-机械打磨(CMP)的方式使之平坦化，形成传统的STI氧化区(未显示)。
如图107E所示，多晶硅氧化层10725(例如二氧化硅层和氮化硅层-ONO：氧化物-氮化物-氧化物)和控制栅极(CG)栅极金属材料10726(例如掺杂或无掺杂多晶硅)可能会淀积。栅极堆叠层10728可进行光刻和等离子体/反应式离子蚀刻，从而去除CG栅极金属材料区10726、多晶硅氧化层10725、FG栅极金属材料10724和隧道氧化层10722。去除操作可形成栅极堆叠层10728，包括CG栅极金属区10726、多晶硅氧化区10725、FG栅极金属区10724和隧道氧化层区10722。为清晰起见，只在区域层线条中标注了一个栅极堆叠层10728。可进行自对齐N+源极和漏极注入，以形成晶体管间源极和漏极10734和NAND串源极和漏极的末端10730。最后，间隙填充氧化层10750可覆盖整个结构，可通过化学-机械打磨(CMP)使其平面化。如前文所述，氧化表面可用于氧化物与氧化晶圆之间的粘结。现在已形成第一层存储晶体管10742，包括二氧化硅层10750，栅极堆叠层10728，晶体管间源极和漏极10734、NAND串源极和栅极末端10730、P-硅区10720和氧化层10702。
如图107F所示，重复图107A至107D中描述的晶体管层成型、受主晶圆10710与氧化层10750粘结以及随后的晶体管成型过程，可在存储晶体管10742的第一层顶部形成存储器晶体管第二层10744。所有预期的存储层都构建好之后，可进行快速高热退火(RTA)，以便从根本上激活所有存储层和受主基片10710外围电路中的掺杂物。或者，可进行光学退火，例如激光退火。
如图107G所示，源极线路(SL)接地接点10748和位线接点10749可通过每个存储层的氧化层10750、NAND串源极和漏极末端10730、P-区10720和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便与所有的存储层垂直连接。然后，SL接地接点10748和位线接点10749可通过光阻去除的方法进行处理。可使用金属或重掺杂多晶硅填充接点和金属化区域，以形成BL和SL配线区(未显示)。栅极堆叠层，例如10728，可与接点和金属化区域连接起来，形成文字线区(WL)和WL配线区(未显示)。可能会形成穿层过孔10760(未显示)，通过受主晶圆金属连接焊盘10710(未显示)使BL、SL和WL的金属化区域与受主基片10780外围电路发生电耦合。
该流程可形成浮栅3D存储器，每个存储层使用两个附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图107A至107G中提到的例子仅作为典型范例看待，并非按比例缩小。技术高超的人可考虑更多的变化情况，比如，可通过该流程构建BL或SL选择晶体管。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，每层存储层可配置略微不同的施主晶圆P-层掺杂分布图。另外，存储器可以采取不同的布局方式，例如BL和SL互换，或者在埋设配线的地方，存储阵列的配线可置于存储层下方、外围电路上方。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图108A至108H所示，可构建在每个存储层带一个附加掩蔽工序的浮栅3D存储器。3D存储器适用于生产3D IC。该3D存储器使用构建在单晶硅中的3D浮栅无结型晶体管。
如图108A所示，带外围电路10802的硅基片可使用耐高温(超过400℃)配线，例如钨丝。外围电路基片10802可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。周边电路基片10802可包括周边电路。这种周边电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要轻微RTA或无需RTA的即可激活掺杂物的外围电路。外围电路基片10802的最上面一层可用于将氧化物晶圆和二氧化硅10804的淀积层粘结起来，从而形成受主晶圆10814。
如图108B所示，单晶硅N+施主晶圆10812可包括晶圆大小的N+掺杂层(未显示)，其中的掺杂物浓度可能与N+基片10806不同。N+掺杂层可通过离子注入和高热退火方式形成。可在注入之前生长或淀积屏蔽氧化层10808，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。通过氢离子注入或前文所描述的其他方法可在N+基片10806或N+掺杂层(未显示)中的施主晶圆10812中形成层转移分界平面10810(图中虚线部分)。如前文所述，施主晶圆10812和受主晶圆10814均用于晶圆粘结，并在氧化层10804和氧化层10808的表面粘结在一起。因低温时应力最低，粘结操作最好在低温(低于400℃)或中温(不超过900℃)下进行。
如图108C所示，可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层转移分界平面10810上方的N+层部分(未显示)和N+晶圆基片10806移除，从而形成剩余的单晶硅N+层10806。剩余的N+层10806’和氧化层10808被层切到受主晶圆10814上。可通过化学或机械方式将N+层10806的最上面一层打磨光滑、平坦。现在晶体管已全部或部分形成，并与受主晶圆10814的对准标志(未显示)对齐。
如图108D所示，N+区10816可进行光刻和等离子体/反应式离子蚀刻，从而移除N+层区域10806，并停留在氧化层10808上或部分停留在氧化层10808中。
如图108E所示，隧道电介质10818(比如高热二氧化硅)可能会生长或淀积，浮栅(FG)材料10828(例如掺杂或无掺杂多晶硅)可能会淀积。可通过化学-机械打磨(CMP)方式使该结构大致与N+区10816位于同一平面上。如前文所述，该表面可用于氧化物与氧化晶圆之间的粘结，比如薄层氧化物之间的淀积。现在已形成了第一层存储层10823，包括将来的FG区10828、隧道电介质10818、N+区10816和氧化层10808。
如图108F所示，重复图108A至108E中描述的N+层成型、受主晶圆粘结以及随后的存储层成型过程，可在存储层10823的第一层顶部形成存储器第二层10825。然后，氧化层10829可能会淀积。
如图108G所示，FG区10838可进行化学-机械打磨(CMP)，从而移除第二层存储层10825上的氧化层部分10829、将来的FG区10828和氧化层10808以及第一层存储层10823上的将来的FG区10828，从而停留在第一层存储层10823的氧化层10808上或部分停留在氧化层10808中。
如图108H所示，多晶硅氧化层10850(例如二氧化硅层和氮化硅层-ONO：氧化物-氮化物-氧化物)和控制栅极(CG)栅极材料10852(例如掺杂或无掺杂多晶硅)可能会淀积。通过化学-机械打磨(CMP)方式使该表面平面化，得到薄层氧化层10829’。如图所示，这样就得到了有关四个带N+无结型晶体管的水平方向浮栅存储芯片的信息。可对形成众所周知的存储器出口/译码电路的接点和金属配线进行处理，形成穿层过孔(TLV)。借助受主晶圆金属连接焊盘与存储器出口发生电耦合，并对受主基片外围电路进行解码。
该流程可形成浮栅3D存储器，每个存储层使用一个附加掩蔽工序。通过层切晶圆大小的掺杂单晶硅层的方式构建3D存储器。同时，该3D存储器与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图108A至108H中提到的例子仅作为典型范例看待，并非按比例缩小。技术高超的人可考虑更多的变化情况，比如，可在不同的层(而非同一层)构建存储芯片控制线。或者堆叠式存储器层可与存储堆叠层上方的外围电路连接起来。此外，每层存储层可配置略微不同的施主晶圆N+层掺杂分布图。另外，存储器可以采取不同的布局方式，例如BL和SL互换，或者将这些结构修改成NOR快闪存储格式，或者在埋设配线的地方，存储阵列的配线可置于存储层下方、外围电路上方。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。
本专利申请书中提到的单块3D集成概念可引出基于多晶硅的存储结构的新颖实例。在利用电阻性存储器结构作为范例对下图109和110中的概念进行解释时，对该领域比较熟悉的人就可以很清楚地看到类似的概念可使用在NAND快速存储器、电荷俘获型存储器、DRAM存储器结构中以及本专利申请书前文所述的处理流程中。
如图109A至109K所示，可构建在每个存储层不带附加掩蔽工序的电阻性3D存储器，其方法适用于生产3D IC。该3D存储器使用多晶硅无结型晶体管。这种晶体管使用正或副阈值电压和电阻性存储元件，与选择晶体管或存取晶体管串联。
如图109A所示，带外围电路10902的硅基片可使用耐高温(超过400℃)配线，例如钨丝。外围电路基片10902可包括存储器控制电路以及其他用途的各种电路，例如用于模拟、数字、射频或存储。周边电路基片10902可包括周边电路。这种周边电路即便在经过附加快速高热退火(RTA)后仍然可以继续运行，保持良好的性能。为此，在组建外围电路时应考虑选择那些只需要局部或轻微RTA或无需RTA的即可激活掺杂物的外围电路。二氧化硅层10904在外围电路基片的顶层淀积。
如图109B所示，N+掺杂多晶硅层或非晶硅层10906可能会淀积。可采用化学气相淀积法(例如低压化学气相淀积--LPCVD或等离子体增强化学气相淀积--PECVD或其他的工艺方法)使非晶硅层或多晶硅层10906淀积。在淀积时可掺杂N+掺杂物，例如砷或磷；也可在淀积时不掺杂，淀积后再进行掺杂，例如采用离子注入或PLAD(等离子体掺杂)技术。然后可使二氧化硅层10920淀积或生长。现在就形成了第一层Si/SiO2层10923，包括N+掺杂多晶硅层或非晶硅层10906和二氧化硅层10920。
如图109C所示，可能会额外形成图109B中所示的Si/SiO2层，比如第二层Si/SiO2层10925和第三层Si/SiO2层10927。氧化层10929可能会淀积，实现与顶部N+掺杂多晶硅或非晶硅层之间的绝缘。
如图109D所示，可进行快速高热退火(RTA)，使第一层Si/SiO2层10923、第二次Si/SiO2层10925和第三层Si/SiO2层10927的N+掺杂多晶硅层或非晶硅层10906晶化，形成晶化的N+硅层10916。在RTA过程中温度可高达800℃。或者，也可单独采取光学退火(比如激光退火)，或者同时采取光学退火和RTA，或者采取其他的退火工艺。
如图109E所示，氧化层10929、第三层Si/SiO2层10927、第二层Si/SiO2层10925和第一层Si/SiO2层10923可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。存储芯片结构现在已包括多层晶化的N+硅区10926(前面晶化的N+硅层10916)和氧化层区10922。
如图109F所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质区10928。栅极电介质区10928可能与栅电极10930(如图所示)自对齐，并被栅电极10930覆盖，或者可能充分地覆盖住整个N+硅区10126和氧化层区10922多层结构。栅极堆叠层(包括栅电极10930和栅极电介质区10928)由栅极电介质区(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速高热氧化(RTO)形成。快速热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅极电极，例如钨电极或铝电极。
如图109G所示，间隙填充氧化层10932可覆盖整个结构，可通过化学-机械打磨使其平面化。为清晰起见，图中氧化层10932显示为透明层。除此之外，还有文字线区(WL)10950、栅电极10930、源极线区(SL)10952和所示的晶化的N+硅区10926。
如图109H所示，位线(BL)接点10934可通过氧化层10932、三个晶化的N+硅区10926和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便充分与所有的存储层垂直连接，随后进行光阻去除。阻变存储器材料10938，比如二氧化铪或氧化钛，接下来可能会淀积，最好为原子层淀积(ALD)。阻变存储器元件的电极接下来可能会被ALD淀积，形成电极/BL接点10934。应对多余的淀积材料进行打磨，使之与氧化层10932顶部或顶部下方处于同一表面。每个带有阻变材料10938的BL接点10934可充分与所有的存储层共享，如图109H中所示的三层存储层。
如图109I所示，可形成BL金属线10936，并与相关的带有阻变材料10938的BL接点10934连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。可能会形成穿层过孔10960(未显示)，通过受主晶圆金属连接焊盘10980(未显示)使BL、SL和WL的金属化区域与受主基片外围电路发生电耦合。
图109J的横截面剖视图二见图109J1，图109J的横截面剖视图三见图109J2。附图101J1显示了BL金属线10936、氧化层10932、BL接点/电极10934、阻变材料10938、WL区10950、栅极电介质10928、晶化的N+硅区10926和外围电路基片10902。BL接点/电极10934与阻变材料10938的三个水平面的其中一个边相连。阻变材料10938的另外一边与晶化的N+区10196相连。BL金属线10936、氧化层10932、栅电极10930、栅极电介质10928、晶化的N+硅区10926、夹层氧化区(OX)和外围电路基片10902见图109J2。栅电极10930在六个晶化的N+硅区10926中都很常见，它们形成了六个双面栅控无结型晶体管，作为存储器选择晶体管。
如图109K所示，在第一层Si/SiO2层10923上的带有典型的双面栅控无结型晶体管可能包括晶化的N+硅区10926(起到源极、漏极和晶体管沟槽的作用)和双栅电极10930(带相应的栅极绝缘层10928)。晶体管借助氧化层10908可与下方绝缘。
该流程可形成电阻性多层或3D存储阵列，每个存储层不使用附加掩蔽工序。该存储层使用无结型多晶硅晶体管，其电阻性存储元件与选择晶体管串联。通过层切晶圆大小的掺杂多晶硅层的方式构建存储阵列。同时，该3D存储阵列与下方的多金属层半导体设备连接起来。
具有一般技艺的人可将图109A至109K中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，在图109C中的各层Si/SiO2层形成之后，可对图109D中的N+掺杂多晶硅层或非晶硅层10906进行RTA和/或光学退火。此外，N+掺杂多晶硅层或非晶硅层10906可掺杂P+，或同时加入掺杂物和其他的多晶硅网络改性剂，以增强RTA或光学退火效果和随后的晶化效果，降低N+硅层10916的电阻率。此外，在补偿互连电阻时，晶化的N+层的掺杂物可能会略微有所不同。此外，双栅控3D电阻性存储器的每个栅极可独立控制，以更好地控制存储芯片。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
如图110A至110J所示，可构建在每个存储层不带附加掩蔽工序的电阻性3D存储器的另一个实例，其方法适用于生产3D IC。该3D存储器使用多晶硅无结型晶体管。这种晶体管使用正或副阈值电压和电阻性存储元件，与选择晶体管或存取晶体管串联。它有助于形成外围电路层或者将电路层层切到3D存储阵列的顶部。
如图110A所示，二氧化硅层11004可能会在硅基片11002的顶部淀积或生长。
如图110B所示，N+掺杂多晶硅层或非晶硅层11006可能会淀积。可采用化学汽相淀积法(例如低压化学气相淀积--LPCVD或等离子体增强化学气相淀积--PECVD或其他的工艺方法)使非晶硅层或多晶硅层11006淀积。在淀积时可掺杂N+掺杂物，例如砷或磷；也可在淀积时不掺杂，淀积后再进行掺杂，例如采用离子注入或PLAD(等离子体掺杂)技术。然后可使二氧化硅层11020淀积或生长。现在就形成了第一层Si/SiO2层11023，包括N+掺杂多晶硅层或非晶硅层11006和二氧化硅层11020。
如图110C所示，可能会额外形成图110B中所示的Si/SiO2层，比如第二层Si/SiO2层11025和第三层Si/SiO2层11027。氧化层11029可能会淀积，实现与顶部N+掺杂多晶硅或非晶硅层之间的绝缘。
如图110D所示，可进行快速高热退火(RTA)，使第一层Si/SiO2层11023、第二次Si/SiO2层11025和第三层Si/SiO2层11027的N+掺杂多晶硅层或非晶硅层11006晶化，形成晶化的N+硅层11016。或者，也可单独采取光学退火(比如激光退火)，或者同时采取光学退火和RTA，或者采取其他的退火工艺。在RTA过程中温度可高达700℃，甚至可以达到1400℃。由于这些晶化的N+硅层下方没有电路或金属化层，在退火过程中可使用很高的温度(比如1400℃)，这样就使得多晶硅的质量非常好，晶粒边界很少，载子靠近单晶硅的灵活性更高。
如图110E所示，氧化层11029、第三层Si/SiO2层11027、第二层Si/SiO2层11025和第一层Si/SiO2层11023可进行光刻和等离子体/反应式离子蚀刻，形成存储芯片结构的一部分。存储芯片结构现在已包括多层晶化的N+硅区11026(前面晶化的N+硅层11016)和氧化层区11022。
如图110F所示，栅极电介质和栅电极材料可能会淀积，可通过化学-机械打磨(CMP)使其平面化，然后可进行光刻和等离子体/反应式离子蚀刻，以形成栅极电介质区11028。栅极电介质区11028可能与栅电极11030(如图所示)自对齐，并被栅电极11030覆盖，或者可能覆盖住整个晶化的N+硅区11026和氧化层区11022多层结构。栅极堆叠层(包括栅电极11030和栅极电介质11028)由栅极电介质(例如高热氧化层)和栅电极材料(如多晶硅)组成。或者，栅极电介质可选择与具体的栅极金属的功函数相匹配的原子层淀积(ALD)材料，符合前文所述的高-k金属栅极工艺方案的行业标准。此外，栅极电介质可通过快速高热氧化(RTO)形成。快速热氧化是硅表面的一种低温氧化淀积或低温微波等离子体氧化的过程，最终可淀积成栅电极，例如钨电极或铝电极。
如图110G所示，间隙填充氧化层11032可覆盖整个结构，可通过化学-机械打磨使其平面化。为清晰起见，图中氧化层11032显示为透明层。除此之外，还有文字线区(WL)11050、栅电极11030、源极线区(SL)11052和所示的晶化的N+硅区11026。
如图110H所示，位线(BL)接点11034可通过氧化层11032、三个晶化的N+硅区11026和相关的氧化层垂直绝缘区进行光刻和等离子体/反应式离子蚀刻，以便与所有的存储层垂直连接。BL接点11034通过光阻去除的方法进行处理。阻变存储器材料11038，比如二氧化铪或氧化钛，接下来可能会淀积，最好为原子层淀积(ALD)。阻变存储器元件的电极接下来可能会被ALD淀积，形成电极/BL接点11034。应对多余的淀积材料进行打磨，使之与氧化层11032顶部或顶部下方处于同一表面。每个带有阻变材料11038的BL接点11034可充分与所有的存储层共享，如图110H中所示的三层存储层。
如图110I所示，可形成BL金属线11036，并与相关的带有阻变材料11038的BL接点11034连接在一起。在存储阵列边缘可形成WL和SL的接点和相关的金属布线(未显示)。
如图110J所示，可先使用前文所述的方法(例如离子切割和取代栅极)构建外围电路11078，接着再层切到存储阵列，然后再形成穿层过孔(未显示)，以便使外围电路与存储阵列BL、WL、SL和其他的连接线发生电耦合，比如电源线和接地线。或者，可利用层切晶圆大小的掺杂层和随后的处理过程(例如前文所述的无结型、凹道排列晶体管、V形槽或双极性晶体管成型过程)构建外围电路，并直接与存储阵列和硅基片11002对齐。
该流程可形成电阻性多层或3D存储阵列，每个存储层不使用附加掩蔽工序。该存储层使用无结型多晶硅晶体管，其电阻性存储元件与选择晶体管串联。通过层切晶圆大小的掺杂多晶硅层的方式构建存储阵列。同时，该3D存储阵列与上方的多金属层半导体设备或外围电路连接起来。
具有一般技艺的人可将图110A至110J中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，在图110C中的各层Si/SiO2层形成之后，可对图110D中的N+掺杂多晶硅层或非晶硅层11006进行RTA和/或光学退火。此外，N+掺杂多晶硅层或非晶硅层11006可掺杂P+，或同时加入掺杂物和其他的多晶硅网络改性剂，以增强RTA或光学退火效果和随后的晶化效果，降低N+硅层11016的电阻率。此外，在补偿互连电阻时，晶化的N+层的掺杂物可能会略微有所不同。此外，双栅控3D电阻性存储器的每个栅极可独立控制，以更好地控制存储芯片。而且，通过选择正确的存储层晶体管和存储层电线材料(比如使用钨丝和在配线加工过程中能够耐高温的其他材料)，可在高温(超过700℃)下加工标准的CMOS晶体管，形成外围电路11078。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
单块3D DRAM是本发明的另外一种实例，我们称之为NuDRAM。它可能使用本文件中提到的层切和切割法。这种方法可提供优质单晶硅，有效热量变化较小，是现有技术的一次质的飞跃。
采取图88(A)至(F)中所示的流程可构建本发明的一个实例。附图88(A)描述了本工艺的第一个步骤。可向p-晶圆8801中注入n型掺杂物，形成n+层8802，接下来可进行RTA。n+层8802也可以采取磊晶生长的方法形成。
图88(B)显示了本工艺的下一个步骤。可在p-区8801的一定深度处向晶圆中注入氢。氢的最终位置如虚线8803所示。
图88(C)描述了本工艺的下一个步骤。使用粘合剂将晶圆黏贴到晶圆临时载子8804上。例如，为了达到这个目的，我们可以使用杜邦公司生产的聚酰亚胺粘合剂将晶圆黏贴到玻璃做的晶圆临时载子8804上。然后可采用本文件中所述的切割法在氢平面8803上对晶圆进行切割。切割之后，采取化学-机械打磨法对切割表面进行打磨，从而使氧化层8805在该表面上淀积。所有步骤都彻底完成之后的晶圆结构如图88(C)所示。
图88(D)显示了本工艺的下一个步骤。现在可使用带有DRAM外围电路8806(例如读出放大器、行译码器等)的晶圆作为基极。在表面8807上使用氧化物-氧化物粘结的方式就可以将图88(C)中的晶圆黏贴在该基极的顶部。现在可以将临时载子8804移除了。然后，就可以进行掩膜、蚀刻和氧化操作了，以便确定好扩散行，被类似于图89(B)中的8905氧化层绝缘。扩散行和绝缘行可与下方的外围电路8806对齐。绝缘区成型后，可通过蚀刻、然后淀积栅极电介质8809和栅电极8808构建RCAT(凹道排列晶体管)。图67的描述中进一步对该程序进行了解释。栅电极掩膜可与下方的外围电路8806对齐。氧化层8810可能会淀积，并通过化学-机械打磨法进行打磨。
图88(E)显示了本工艺的下一个步骤。采用图88(A)-(D)中类似的步骤可在第一层RCAT层8811的顶部形成第二层RCAT层8812。多次重复上面的步骤，可得到理想的多层3D DRAM。
图88(F)描述了本工艺的下一个步骤。可完全穿过所有的堆叠层将通孔蚀刻至源极8814和漏极8815。由于在与外围电路8806对齐的过程中还要重复操作本步骤，需要设计一个蚀刻停蚀层，否则就不应当在指定的蚀刻位置下方放置易损坏元件。这就类似于传统的DRAM阵列。在传统的DRAM阵列中，多个RCAT晶体管的栅极8816通过垂直于图88中平面的多晶硅导线或金属线连接起来。连接栅电极可形成类似于图89A-D中说明的文字线。版图将展开多层DRAM结构的文字线，这样每层上都有一个垂直接触孔连线，使外围电路8806可单独控制每层的文字线。接着可使用重掺杂的多晶硅8813进行填充。可采用低温(低于400℃)工艺(例如PECVD)构建重掺杂的多晶硅8813。重掺杂的多晶硅8813不仅能够改善3D DRAM的多个源极、漏极和文字线的接点，而且能够起到隔开相邻的p-层8817和8818的作用。或者，也可以使用氧化层进行隔离。接着可构建多层互联层和通孔，形成位线8815和源极线8814，完成整个DRAM阵列。RCAT晶体管如图88所示。还可利用类似于图88A-F所示的工艺流程构建其他类型的低温堆叠晶体管。例如，可构建V形槽晶体管和本发明中其他实例中描述的其他晶体管。
图89(A)-(D)分别展示了图88(A)-(F)中描述的NuDRAM阵列其中一部分的侧视图、布局图和示意图。图89(A)展示了NuDRAM阵列的一个特定的剖视图。位线(BL)8902可在垂直于文字线(WL)8904和源极线(SL)8903的方向运行。
图89(B)显示了从虚线表示的平面上所看到的剖视图。氧化绝缘区8905可将相邻的晶体管的p-层8906隔开。本质上来说，WL8907可包括连接在一起的各个晶体管的栅电极。
图89(C)显示了本阵列的布局。WL配线8908和SL配线8909可能与BL配线8910垂直。NuDRAM阵列示意图(图89(D))揭示了WL、BL和SL在阵列层次上的连接情况。
图90(A)-(F)描述了本发明的另外一种实例。图90(A)描述了本工艺的第一个步骤。p-晶圆9001包括n+磊晶生长层9002和在n+磊晶生长层上方生长的p-磊晶生长层9003。另外，这些层也在通过注入的方式形成。氧化层9004也可能在晶圆上方生长或淀积。
图90(B)显示了本工艺的下一个步骤。可在n+区9002的一定深度处向晶圆中注入氢H+或其他的原子种类。氢的最终位置如虚线9005所示。
图90(C)描述了本工艺的下一个步骤。通过氧化物之间粘结的方式将晶圆翻转并黏贴到带DRAM外围电路9006的晶圆上。然后可采用本文件中所述的低温(低于400℃)切割法在氢平面9005上对晶圆进行切割。切割之后，可采取化学-机械打磨的方式对切割之后的表面进行打磨。
如图90(D)所示，可以进行掩膜、蚀刻和低温氧化层淀积操作了，以便确定好被上述氧化层绝缘的扩散行。上述扩散行和绝缘行可与下方的外围电路9006对齐。绝缘区成型后，可通过掩膜、蚀刻、淀积栅极电介质9009和栅电极9008构建RCAT(凹道排列晶体管)。图67的描述中进一步对该程序进行了解释。上述栅极可与下方的外围电路9006对齐。氧化层9010可能会淀积，并通过化学-机械打磨法进行打磨。
图90(E)显示了本工艺的下一个步骤。采用图90(A)-(D)中类似的步骤可在第一层RCAT层9011的顶部形成第二层RCAT层9012。多次重复上面的步骤，可得到理想的多层3D DRAM。
图90(F)描述了本工艺的下一个步骤。可完全穿过所有的堆叠层将通孔蚀刻至源极和漏极连接线。这就类似于传统的DRAM阵列。在传统的DRAM阵列中，多个RCAT晶体管的栅电极9016通过垂直于图90中平面的多晶硅导线连接起来。连接栅电极可形成类似于文字线。版图将展开多层DRAM结构的文字线，这样每层上都有一个垂直孔，使外围电路9006可单独控制每层的文字线。接着可使用重掺杂的多晶硅9013进行填充。可采用低温(低于400℃)工艺(例如PECVD)构建重掺杂硅9013。接着可构建多层互联层和通孔，形成位线9015和源极线9014，完成整个DRAM阵列。图90中描述的NuDRAM的阵列结构类似于图89中的阵列。RCAT晶体管如图90所示。还可利用类似于图90所示的工艺流程构建其他类型的低温堆叠晶体管。例如，可构建V形槽晶体管和前文所描述的本发明中其他实例中其他晶体管。
图91A-L中还显示了构建NuDRAM的其他工艺流程。从图91A开始描述的工艺显示了SOI p-晶圆9101中的成型浅槽绝缘层9102。埋设的氧化层标示为9119。
随后，如图91B所示进行栅极沟槽蚀刻9103。图91A显示的是XZ平面上的NuDRAM的剖视图，图91B是YZ平面上的剖视图(因此图91B中并未标注浅槽绝缘层9102)。
图91C展示了本工艺的下一步骤。采用与图67E类似的程序可形成栅极电介质层9105和RCAT栅电极9104。接下来可进行离子注入形成n+区9106的源极和漏极。
图91D展示了层间电介质层9107的成型和打磨过程。
91E展示了本工艺的下一步骤。可取另外一个p-晶圆9108。氧化层9109在p-晶圆9108上生长。为达到切割目的，可在9110的一定深度处向晶圆9108中注入氢H+或其他的原子种类。
接下来可通过氧化物之间粘结的方式将这层“较高的层”9108翻转并黏贴到较低的晶圆9101上。然后可在氢平面9110上进行切割，接着再进行化学-机械打磨，得到图91F中所示的结构。
图91G显示了本工艺的下一个步骤。可采取类似于图91B-D所示的程序构建RCAT9113的另外一层。RCAT的这一层可与底部晶圆9101的部件对齐。
如图91H所示，可采取类似于图91B-D所示的程序构建一层或多层RCAT 9114。
图91I展示了形成的通往不同的n+区和WL层的通孔9115。可使用重掺杂多晶硅构建这些通孔9115。
图91J展示了本工艺的下一步骤。这一步骤可完成快速高热退火(RTA)，以激活注入的掺杂物，使所有层的多晶硅区彻底晶化。
图91K展示了形成的位线BL 9116和源极线SL 9117。
BL 9116和SL 9117成型之后，图91L展示了采用上文所述的程序形成DRAM外围电路9118的晶体管和通孔新层的方法(例如，采用图29A-G的方法形成V形槽MOSFET)。这些外围电路9118可与下方的DRAM晶体管层对齐。本实例中的DRAM晶体管可采取任意一种类型(高温(即超过400℃)加工或低温(即低于400℃)加工的晶体管都可以)；由于外围电路将在铝或铜配线层9116和9117之后构建，外围电路可采用低温加工的晶体管。附图91中的实例的阵列结构可与图89中显示的阵列结构类似。
可使用图91A-L中所示的演变流程作为制作NuDRAM的备选流程。可在晶体管所有步骤都完成之后未进行RTA之前先构建外围电路层。在这些外围电路的本地布线过程中可使用一层或多层金属钨。之后，如图91所示，可利用层切法构建多层RCAT，接着再进行RTA。接下来可增加高导电性铜或铝线层，从而完成DRAM流程。通过共用高温步骤RTA以及一次性彻底处理所有的晶化层的方法，这个流程降低了制作成本，同时也可在3D NuDRAM外围电路中使用类似于传统2D DRAM使用的设计。在这一工艺流程中，可采用任意类型的DRAM晶体管，并不局限于低温光刻晶体管，例如RCAT或V形槽晶体管。
图92A-F展示了采用部分空乏型SOI晶体管构建的NuDRAM。附图99A描述了本工艺的第一个步骤。氧化层9202可能会在p-晶圆9201上生长。92B展示了本工艺的下一步骤。可在p-区9201的一定深度处向晶圆中注入氢。氢的最终位置如虚线9203所示。图92C展示了本工艺的下一步骤。可制备带DRAM外围电路9204的晶圆。这个晶圆带有未经过RTA处理的晶体管。另外，外围电路还可以进行轻微或部分RTA。制备将9204中的晶体管连接在一起的多层钨互联层。通过氧化物之间粘结的方式将图92B中的晶圆翻转并黏贴到带DRAM外围电路9204的晶圆上。然后可采用本文件中所述的切割法在氢平面9203上对晶圆进行切割。切割之后，采取化学-机械打磨法对切割表面进行打磨。图92D展示了本工艺的下一步骤。如图92D所示，可以进行掩膜、蚀刻和低温氧化层淀积操作了，以便确定好被上述氧化层绝缘的扩散行。上述扩散行和绝缘行可与下方的外围电路9204对齐。绝缘区成型之后，构建部分空乏型SOI(PD-SOI)晶体管，使栅极电介质9207和栅电极9205成型，然后对9207和9205进行绘制图形和蚀刻，接下来就形成离子注入源极/漏极区9208。请注意在这一步骤中无需进行RTA激活注入源极/漏极区9208。图92D所示的掩膜可与下方的外围电路9204对齐。氧化层9206可能会淀积，并通过化学-机械打磨法进行打磨。92E展示了本工艺的下一步骤。采取图92A-D中类似的步骤可在第一层PD-SOI晶体管层的顶部形成第二层PD-SOI晶体管层9209。多次重复上面的步骤，可得到理想的多层3D DRAM。接下来可进行RTA，以激活掺杂物，使所有晶体管层的多晶硅区彻底晶化。附图92F描述了本工艺的下一个步骤。可完全穿过所有的堆叠层将通孔9210遮蔽并蚀刻至文字线、源极和漏极连接线。请注意采取类似于图89的方式将晶体管9213的栅极连接起来，形成文字线。接着可使用金属(例如钨)对通孔进行填充。或者也可以使用重掺杂的多晶硅。接着可构建多层互联层和通孔，形成位线9211和源极线9212，完成整个DRAM阵列。图92中描述的NuDRAM的阵列结构类似于图89中的阵列。
对于编程用晶体管，使用一种类型的上层晶体管就足够了。对于逻辑型电路，两只互补性的晶体管可能更有利于CMOS类型的逻辑器。因此，上述各种单体晶体管流程可执行两次。首先彻底地执行所有步骤，以构建“n”型晶体管，接着再层切一次，在“n”型晶体管顶部再构建“p”型晶体管。
另外一种方法是在同一层上构建“n”型晶体管和“p”型晶体管。难点在于如何使这些晶体管与下面的层808对齐。下文将借助图30至33对创新的解决方案进行说明。这种工艺适用于任何采取适用于晶圆传送的方式构建的晶体管，包括但不限于水平或垂直MOSFET、JFET、水平和垂直无结型晶体管、RCAT和球形RCAT等。如图30所示，主要的不同点在于现在已对施主晶圆3000进行预加工，构建不止一种晶体管，而是两种晶体管，包括施主晶圆3000上用于构建“n”型晶体管3004的行和构建“p”型晶体管的行的交替行。附图30还显示了四个基本方向的指示符3040，图33中借助这些指示符进行解释。n型行3004的宽度是Wn，p型行3006的宽度是Wp，二者之和W 3008等于的重复图形的宽度。行自东向西重复排列，而交替行从北向南重复排列。施主晶圆行3004和3006自东向西沿长度方向延伸，延伸距离等于受主裸芯片宽度加上施主晶圆到受主晶圆未对准线之间的最大距离。或者也可以自东向西延伸整个施主晶圆的长度。事实上，可以将晶圆当作划线投影区。在大多数情况下，这些投影区要包含图像或场的多个裸芯片。在大多数情况下，设计用于进一步将晶圆切成单独的裸芯片的划片槽宽度可能会超过20微米。晶圆与晶圆未对准线之间的距离大约为1微米。因此，将图形延伸至划片槽可充分在裸芯片范围内充分利用图形，尽量不影响切割划片槽。Wn和Wp可设置为相应晶体管的最小宽度加上其在选定的工艺节点中的隔离宽度。晶圆3000还具有一条对准标志3020，与作为n 3004和p 3006行的施主晶圆位于同一层。因此，为了将其他的图像绘制和加工过程与上述n 3004和n 3006行相对齐，可稍后再使用晶圆3000。
如前所述，受主晶圆3000将被放置到主晶圆3100的顶部，完成层切。现有技术发展水平可以实现完美的粘结步骤的角对准，但要达到比1m还完美的位置对准却非常困难。
具有一般技艺的人会认为东南西北四个方向只起到说明用途，和真正的地理方向无关；并且会认为仅仅通过将晶圆旋转90°就可以将南北方向变成东西方向(反之亦然)；“n”型晶体管行3004和“p”型晶体管行3006也可以在南北方向上运行，主要取决于设计选择以及对其余的制作工艺进行相应的调整。技艺高超的人可在不同的设计选择中考虑为“n”型晶体管行3004和“p”行晶体管行选择不同的结构。例如，“n”型晶体管行3004和“p”型晶体管行3006可各自包括单行并联的晶体管、多行并联的晶体管和多组不同规格、不同方向和不同类型的晶体管(单只晶体管或组合晶体管均可)，并可为“n”型晶体管行3004和“p”型晶体管行3006选择不同的晶体管尺寸或数量。因此，本发明的范围受限于附加的权利要求。
图31显示了主晶圆3100(带有对准标志3120)以及施主晶圆3000(带有对准标志3020)的切出层3000L。东西方向的未对准线是DX 3124，南北方向的未对准线是DY 3122。为简化下文中的说明，可假设已设置好对准标志3120和3020，这样一来，不管是很圆满地对准了对准标志3020(在公差范围内)，还是采取近似的方式对准了对准标志3120的南方，切出层3020的对准标志将一直位于基片3120对准线的北方。此外，每个晶圆上只能在某些位置设置这些对准标志，可设置在各个步骤场中、各个裸芯片中、各个重复图形W中或者根据不同的设计选择设置在其他的位置。
在构建本文所述的单块3D集成电路时，目标在于以808中各层的连接线相同的密度和精度将层3000L上的结构连接到下方的主晶圆3100和808层上的结构上。该过程中所需的对准精度大约为数十纳米或更高。
在东西方向上采用的方法可与图21至29描述的方法相同。无论未对准线DX 3124是否相同，施主晶圆3000上的预制结构都相同。因此，和前面步骤一样，可利用下方的对准标志3120将预制结构对齐，通过蚀刻和单独加工，形成“n”型晶体管行3004和“p”型晶体管行3006，无需考虑DX。随着图形的改变，南北方向上的情况与此不同。然而，图形重复每段距离W 3008的事实就显示出了图30所示的交替行南北方向上重复图形的预期结构的优点。因此，由于南北方向上的图形可保持重复每段W，有效对齐的不确定性就可降至W 3008。
因此，可采取图32所示的方法计算有效对齐的不确定性，以确定DY3122需要W的数量——完整的“n”行3004和“p”行3006组合的图形，并计算残余Rdy 3202(DY模量W的余数，0＜＝Rdy＜W)。因此，要与南北方向上最近的n 3004和p 3006准确对齐，一定要与下方的Rdy 3202偏移的对准标志3120对齐。因此，应根据受主晶圆对准标志3120和施主晶圆对准标志3020之间的未对准线进行对齐，并考虑重复距离W 3008，计算偏移Rdy 3202所需的合矢量。使用红外灯和光学器件时，可以看到在对齐过程中被晶圆3000L覆盖的对准标志3120，并可将其用于分节器或光刻工具对准系统。
或者，可如图69所示使用施主晶圆上的多个对准标志。可在南北方向上的每段W 6920上精确复制施主晶圆对准标志3020，其距离以能够完全覆盖住施主晶圆和受主晶圆之间可能会出现的南北方向未对准线M 6922为宜。因此，残余Rdy 3202可能是最近的施主晶圆对准标志6920C和受主晶圆对准标志3120之间的南北方向的未对准线。因而，要与施主晶圆层最近的对准标志9620C对齐，而不要与下方的Rdy 3202偏移的对准标志3120对齐。所以，可采用选择施主晶圆上最近的对准标志6920C的方法根据受主晶圆对准标志3120和施主晶圆对准标志6920之间的未对准线进行对齐。
借助图69中的插图可简化说明，实际应用中对准标志可能要超过WxW的大小。在这种情况下，为避免对准标志6920互相重叠，可使用偏移技术，以采取适当的标志，实现理想的对齐效果。
将通过该流程加工的各个晶圆均具有特定的Rdy 3202，具体以实际未对准线DY 3122为准。不过，用于绘制各种图形的掩膜需要预先进行设计、制作；所有晶圆(用于同一终端设备的晶圆)都要使用相同的掩膜，无需考虑实际的未对准线情况。如图33A所示，为改善切出层3000L上的结构与下方的主晶圆3100之间的连接情况，下方的晶圆3100设计有沿W 3008长度方向的南北向插接条接合焊盘33A04以及通孔设计规则所必须的扩展部分。满足通孔设计规则的长度方向或宽度方向的接合焊盘扩展部分可包括补偿因晶圆与晶圆之间的粘结而产生的角度失准，还包括未补偿的施主晶圆弯曲和翘曲。步进电机重叠算法并不补偿角度失准。插接条33A04可成为基片3100的一部分，因此与其对准标志3120对齐。自上而下的通孔33A02(成为顶层3000L图形的一部分，与下方的带有Rdy偏移的对准标志3120对齐)将与接合焊盘33A04连接在一起。
或者，可在顶层3000L上制作南北方向的长度至少为W的接合插接条33B04，以及满足通孔设计规则的延伸部分和上述其他的补偿部分，并相应地域下方的带有Rdy偏移的对准标志3120对齐，从而连接到通孔33B02上，成为下方的图形的一部分(与下方的对准标志3120对齐，无偏移)。
下文列举了在用于CMOS逻辑的单独切出层上产生互补晶体管的工艺流程的范例。首先，可首先对施主晶圆进行预加工，为层切工作做好准备。如图34A所示，可专门加工该互补施主晶圆，以产生p和n井的重复行3400，它们的总宽度是W 3008。重复行3400的长度可能等于受主裸芯片宽度加上施主晶圆与受主晶圆未对准线之间的最大距离；或者，重复行的长度可以与施主晶圆的总长度相等。根据四个基本方向的指示符所示，将图34A相对于图30旋转90°，使图34A与后面的图34B至35G中的方向相同。
图34B是预加工的用于层切的晶圆的剖视图。通过不断在宽度W 3008中掩膜、离子注入和激活方式加工之后的P-晶圆3402具有一层“埋设”N+层3404和一层P+层3406
接下来要进行的是图34C中的P-磊晶生长生长3408和N-区3410的掩膜、离子注入和退火。
下一步，如图34D所示，通过掩膜、浅槽离子注入和RTA激活形成浅槽P+3412和N+3414。
图34E展示了通过原子种类(例如H+)的注入预加工的用于层切的晶圆图纸，在较深的N+和P+区的底部区域形成了SmartCut“切割平面”3416。一薄层氧化层3418可能会淀积或生长，促进氧化物与层808的粘结。氧化层3418可在H+注入之前淀积或生长，包括不同厚度的P+3412和N+3414区，使H+注入范围终止更均匀，促进注入水平的提高和产生连续的SmartCut切割平面3416。可采取其他的方式在必要时调整H+注入的深度，包括为P+3412和N+3414区设置不同的注入深度。
如图20所示，现在可进行层切流程，以转移图35A所示的808顶部上的预加工的插接条多井式单晶硅晶圆。现在可同时采取CMP和化学打磨手段将切割表面打磨光滑，也可不进行打磨。
上述p&n井带状施主晶圆预处理过程也可改为在层切之前采取浅槽蚀刻、电介质填充和CMP的方法预先进行井隔离。
图35A至35G逐步介绍了位于互补施主晶圆(图34所示)上的低温成型的平面CMOS晶体管的侧视图。附图35A展示了在智能切割3502之后转移到晶圆或层808顶部的层；其中N+3404和P+3406位于最上面，根据基本方向3500的指示可判断，它们东西向运行(即垂直于图中的平面)，而重复宽度为南北向。
接下来，如图35B所示，可对基片P+35B06和N+35B08源极和808金属层35B04检查口以及晶体管隔离区35B02进行遮蔽和蚀刻。这一层接接下来所有的遮蔽层都会与图30至32以及图35B所示的层对齐，其中层对准标志3020借助偏移Rdy与基片层808的对准标志3120对齐。
通过使用附加的掩蔽层，隔离区35C02充分地一直被蚀刻至预加工晶圆或层808的顶部，以便将图35C所示的晶体管或晶体管组完全隔离。接下来低温氧化层35C04被淀积，并采取化学-机械打磨的方式打磨。然后，一薄层打磨终止层35C06，例如低温氮化硅，会淀积，生成如图35C所示的结构。
如图35D所示，通过掩蔽和蚀刻一薄层打磨终止层35C06和倾斜的N+蚀刻层，可形成n-沟槽源极35D02、漏极35D04和自对齐栅极35D06。在P+层上重复上述步骤可形成p-沟槽源极35D08、漏极35D10和自对齐栅极35D12，产生互补器件并形成补充金属氧化半导体(CMOS)倾斜(35°至90°，图中显示为45°)蚀刻之后可采取湿式化学或等离子蚀刻技术。这步蚀刻操作可形成N+源极和漏极角度扩展35D12和P+源极和漏极角度扩展35D14。
图35E展示了淀积和致密化之后低温栅极电介质35E02的结构，或者低温微波等离子氧化之后硅表面(充当n&p MOSFET的栅极氧化层)的结构，接下来还展示了栅极材料35E04(例如铝或钨)的淀积情况。此外，还可采取下列方法形成高-k金属栅极结构。采用符合行业标准HF/SC1/SC2的清洗方法，产生原子级平滑表面之后，高-k电介质35E02将会发生淀积。半导体行业已选择铪介电介质作为代替SiO2和氮氧化硅的主要材料。铪介电介质系列包括二氧化铪和硅酸铪/氮氧化铪硅。二氧化铪(HfO2)的介电常数是硅酸铪/氮氧化铪硅(HfSiO/HfSiON k～15)的介电常数的两倍。金属材料的选择对于器件正常运行起到至关重要的作用。代替N+多晶硅成为栅电极的金属的功函数应达到大约4.2eV，这样器件才能在正确的阈值电压下正常运行。或者，代替P+多晶硅成为栅电极的金属的功函数应达到大约5.2eV，这样器件才能正常运行。举例来说，TiAl和TiAlN金属系列可用于将金属的功函数从4.2eV调整为5.2eV。n和p沟槽器件中的栅极氧化层和栅极金属可能会有所不同，可以选择性地移除一种类型的栅极氧化层和栅极金属，代之以其他类型的。
图35F展示了利用氮化物打磨停蚀层35C06进行化学-机械打磨之后的金属栅极35E04的结构。最后，如图35G所示，一厚层氧化层35G02发生了淀积，接点开口被掩蔽、蚀刻，准备好将要连接在一起的晶体管。附图35F还展示了层切硅通孔35G04。层切硅通孔将被掩蔽并蚀刻，以将上层晶体管布线和底层808互连布线35B04之间互相连接起来。这个流程可形成单晶顶层CMOS晶体管，并将金属与高温部件互相连接起来。这些晶体管与下方的多金属半导体器件连接起来，不会暴露下方的器件。这些晶体管可用作层807上的抗熔存储的编程晶体管或者可用于其它的功能，例如与预加工的晶圆的金属层或层808进行电耦合的3D集成电路中的逻辑器或存储器。该流程的另外一个优点在于SmartCut H+或其他的原子种类的注入步骤在MOS晶体管栅极成型之前完成，避免对栅极功能造成潜在的损坏。
具有一般技艺的人会认为，为清晰起见，在解释同时制作P-沟槽和N-沟槽晶体管的方法时，按照图34A至35G制作的晶体管的导电沟槽为南北方向，而它们的栅电极为东西方向。实际上也可以采取其他的方向和结构。技艺高超的人可进一步考虑晶体管可绕着南北方向的栅电极旋转90°。例如，技艺高超的人很容易了解到在东西方向上互相对齐的晶体管可利用低温氧化层35C04互相绝缘，或者根据不同的设计选择共享源极区和漏极区及接点。技艺高超的人还会意识到“n”型晶体管行3004可包含多个南北方向对齐的N-沟槽晶体管，“p”型晶体管行3006可包含多个南北方向对齐的P-沟槽晶体管，逐一形成了背对背的同于有效的逻辑布局的P-沟槽和N-沟槽晶体管的子行。在逻辑布局中，相同类型的子行共享电源线和连接线。在本发明范围内还可以采取很多其他的设计选择，对技艺高超的人有启发作用。因此，本仅受限于附加的权利要求。
或者，可使用晶圆大小的掺杂层的简单层切的方式构建完整的CMOS器件。下文将以n-RCAT和p-RCAT为例对工艺流程进行描述，但该工艺不适用于上述的使用晶圆大小的转移掺杂层构建的器件。
如图95A至95I所示，可使用晶圆大小的掺杂层的简单层切的方式构建n-RCAT和p-RCAT。其工艺流程也适用于生产3D IC。
如图95A所示，P-基片施主晶圆9500可包括四个晶圆大小的层，它们分别是N+掺杂层9503、P-掺杂层9504、P+掺杂层9506和N-掺杂层9508。P-掺杂层9504的掺杂物浓度可能与P-基片9500相同，也有可能不同。可通过离子注入和高热退火的方式形成四个掺杂层9503、9504、9506和9508。另外，可通过连续磊晶生长淀积掺杂硅层或同时使用磊晶生长、离子注入和高热退火的方式形成堆叠层。P-层9504和N-层9508也可进行梯度掺杂，以解决晶体管的性能问题，例如短通到效应。可在注入之前生长或淀积屏蔽氧化层9501，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘结提供氧化层。由于尚未利用金属布线移到已加工的基片上，这些步骤可在超过400℃的温度下完成。
如图95B所示，施主晶圆9500的顶层可用于将氧化物晶圆和氧化层9502的淀积层粘结起来，或通过N-层9508的高热氧化，或注入屏蔽氧化层9501的二次氧化形成氧化层9502。通过氢离子注入9507或前文所描述的其他方法可在施主晶圆9500或N+层9503(如图所示)中形成层切分界平面9599(图中虚线部分)。如前文所述，施主晶圆9500和受主晶圆9510均可用作晶圆之间的粘结，然后二者再在低温(不超过400℃)粘结起来。可通过切割或打磨或前文所述的工序将层切分界平面9599上方的N+层部分9503和P-施主晶圆基片9500移除。通过离子注入原子类别，例如氢注入，形成层切分界平面，随后再进行切割或修磨的方法可称为“离子切割”。受主晶圆的意思类似于前文所述的晶圆808，详情请参考图8。
如图95C所示，剩余的N+层9503、P-掺杂层9504、P+掺杂层9506、N-掺杂层9508和氧化层9502已层切至受主晶圆9510上。可通过化学或机械方式将N+掺杂层9503’的最上面一层打磨光滑、平坦。现在已利用低温(低于400℃)加工工艺形成多个晶体管，并将它们与受主晶圆9510对准标志对齐(未显示)。为便于说明，后面的图纸将不再显示用于促进晶圆与晶圆之间粘结的氧化层(例如9502)。
如图95D所示，晶体管隔离区在成型时可首先进行光刻，接着再通过等离子体/反应式离子蚀刻，至少达到受主基片9510的顶部氧化层，以移除N+掺杂层部分9503、P-掺杂层9504、P+掺杂层9506和N-掺杂层9508。接着，低温间隙填充氧化层可发生淀积，并通过化学-机械方式打磨，保留在晶体管隔离区9520中。这样，已进一步形成了RCAT晶体管N+掺杂区9513、P-掺杂区9514、P+掺杂区9516和N-掺杂区9518。
如图95E所示，晶圆的p-RCAT部分N+掺杂区9513和P-掺杂区9514可进行光刻，并通过等离子体/反应式离子蚀刻或选择性湿式蚀刻法进行移除。接下来p-RCAT隐藏沟槽9542可进行掩膜处理和蚀刻。可采取湿式化学或等离子体/反应式离子蚀刻技术将隐藏沟槽表面和边缘打磨光滑，减少强电场效应。这些工艺步骤就形成了P+源极和漏极区9526和N-晶体管沟槽区9528。
如图95F所示，可形成栅极氧化层9511，栅极金属材料9554可能会发生淀积。栅极氧化层9511可选择与具体的栅极金属9554的功函数相匹配的原子层淀积(ALD)栅极电介质，符合前文所述的高-k金属栅极工艺方案的行业标准，定位为p-沟槽RCAT用途。此外，栅极氧化区9511可通过低温氧化淀积或硅表面的低温微波等离子体氧化形成。接下来栅极材料(例如铂或铝)可能会淀积。接着可采取化学-机械方式对栅极材料9554进行打磨，采取掩膜和蚀刻的方法对p-RCAT栅电极9554’进行处理。
如图95G所示，低温氧化层9550可发生淀积并平面化，覆盖住已成型的p-RCAT。这样一来就可开始加工并形成n-RCAT。
如图95H所示，n-RCAT隐藏沟槽9544可进行掩膜处理和蚀刻。可采取湿式化学或等离子体/反应式离子蚀刻技术将隐藏沟槽表面和边缘打磨光滑，减少强电场效应。这些工艺步骤就形成了N+源极和漏极区9533和P-晶体管沟槽区9534。
如图95I所示，可形成栅极氧化层9512，栅极金属材料9556可能会发生淀积。栅极氧化层9512可选择与具体的栅极金属9556的功函数相匹配的原子层淀积(ALD)栅极电介质，符合前文所述的高-k金属栅极工艺方案的行业标准，定位为n-沟槽RCAT。此外，栅极氧化区9512可通过低温氧化淀积或硅表面的低温微波等离子体氧化形成。接下来栅极材料(例如钨或铝)可能会淀积。接着可采取化学-机械方式对栅极材料9556进行打磨，采取掩膜和蚀刻的方法对栅电极9556’进行处理。
如图95J所示，低温氧化层9552可覆盖整个结构，可通过化学-机械打磨使其平面化。可通过光刻和等离子体/反应式离子蚀刻形成接点和金属布线。n-RCAT N+源极和漏极区9533、P-晶体管沟槽区9534、栅极电介质9512和栅电极9556’如图所示。p-RCAT P+源极和漏极区9526、N-晶体管沟槽区9528、栅极电介质9511和栅电极9554’如图所示。晶体管隔离区9520、氧化层9552、n-RCAT源极接点9562、栅极接点9564和漏极接点9566如图所示。p-RCAT源极接点9572、栅极接点9574和漏极接点9576如图所示。n-RCAT源极接点9562和漏极接点9566与各自的N+区9533发生电耦合。n-RCAT栅极接点9564与栅电极9556’发生电耦合。p-RCAT源极接点9572和漏极接点9576与各自的N+区9526发生电耦合。n-RCAT栅极接点9574与栅电极9554’发生电耦合。P+掺杂区9516和N-掺杂区9518的接点(未显示)可用于允许噪音抑制偏置和背栅/基片偏置。
接下来可利用传统方法形成布线金属化区。可能会形成穿层过孔9560(未显示)，在受主晶圆金属连接焊盘9580(未显示)使互补RCAT的金属化区域与受主基片9510发生电耦合。这个过程可通过预制作晶圆大小的掺杂层的简单层切形成单晶硅n-RCAT和p-RCAT。它们可与下方的多金属层半导体器件连接起来，避免将下方的器件暴露在高温下。
具有一般技艺的人可将图95A至图95J中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，可在p-RCAT之前加工n-RCAT或者适用各种蚀刻硬膜。技艺高超的人可能会进一步考虑对工艺流程稍作变化生成器件，而非互补RCAT，例如，双极结型互补晶体管，或带凸起源极和漏极扩展部分的互补晶体管，或无结型互补晶体管，或V形槽互补晶体管。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
在同一层上构建“n”型和“p”行晶体管的另外一种方法是先在施主晶圆上部分实施晶体管成形的第一个步骤(带常规的CMOS加工过程)，包括“虚拟栅极”，这种工艺适用于后栅极晶体管。在本发明的这个实例中，单晶硅的层切操作可在完成虚拟栅极之后、替换栅极成型之前进行。层切之前的操作没有温度限制，层切过程中和层切之后的操作应在低温下进行，通常应低于400℃。虚拟栅极和替换栅极可采用多种材料(例如硅和二氧化硅)，或者金属和低-k材料(例如TiAlN和HfO2)。另外一个例子是高-k金属栅极(HKMG)CMOS晶体管，有45nm、32nm、22nm和其他代的CMOS英特尔(Intel)和台湾积体电路制造股份有限公司(TSMC)已经证实了“后栅极”方法构建高性能HKMG CMOS晶体管的优点(C，Auth等人；VLSI2008；页码：128-129和C.H.Jan等人；2009IEDM；页码：647)。
如图70A所示，以HKMG“后栅极”的方式采用先进的加工体硅施主晶圆7000，直至多晶硅虚拟栅极出现CMP暴露为止。图70A展示了体硅施主晶圆7000的横截面、晶体管之间的栅侧壁7002、n-型和p-型CMOS虚拟栅极的多晶硅7004和栅极氧化层7005、它们相应的源极和漏极7006(NMOS)和7007(PMOS)以及层间电介质(ILD)7008。图70A中的这些结构就说明了晶体管成形过程的第一步骤的完成情况。如图70B所示，在这一阶段中，或者是刚刚对层7008进行CMP以暴露多晶硅虚拟栅极，或者使氧化层7008平面化，不暴露虚拟栅极，注入原子种类7010(例如H+)可为适于层切的施主基片的体硅准备好切割平面7012。
如图70C所示，现在可使用低温工艺(可促进低温释放)将施主晶圆7000和载子基片7014临时粘结起来。载子基片7014可采用玻璃质基片，使受主晶圆的光学对准达到最先进水平。载子基片7014与施主晶圆7000在界面7016之间的临时粘结可使用聚合材料，例如聚酰亚胺杜邦HD3007。这种材料可通过激光烧蚀、紫外线辐照或热分解的方法在接下来的步骤中释放掉。或者，也可使用单极静电或双极静电技术进行临时粘结，例如Beam Services Inc公司生产的Apache工具。
如图70D所示，接下来可在切割平面上切割施主晶圆7000，再采取化学-机械打磨(CMP)的方式使其变薄。如此一来，晶体管栅侧壁7002可暴露在施主晶圆表面7018上。或者，CMP操作也可持续到接头的底部，生成完全空乏的SOI层。
如图70E所示，薄薄的单晶施主晶圆表面7018可用于借助氧化层7020的低温氧化或沉淀进行层切，以及等离子体或其他表面处理，以便为晶圆氧化物与氧化物之间的粘结准备好氧化表面7022。在为氧化物与氧化物之间的粘结准备表面时，也可在808受主晶圆上采取类似的表面处理方法。
如图70E所示，可进行低温(例如，低于400℃)层切，以便将变薄的、在第一步骤的晶体管成形预加工的HKMG硅层7001(附带载子基片7014)转移到受主晶圆808(顶部金属化)上，包括金属插接条7024，成为在切出层上形成的电路与下方电路-层808之间连接线的接合焊盘。
如图70F所示，接下来可采取低温工艺(例如激光烧蚀)释放载子基片7014。
粘结在一起的受主晶圆808和HKMG晶体管硅层7001现在已准备妥当，可用于先进的“后栅极”晶体管的成形了。如图70G所示，可对层间电介质7008进行化学-机械打磨，以便露出多晶硅虚拟栅极的顶层。接下来可采取蚀刻方式将多晶硅虚拟栅极移除，高-k栅极电介质7026和PMOS特定功函数金属栅极7028可发生淀积。PMOS功函数金属栅极可从NMOS晶体管上移除，NMOS特定功函数金属栅极7030可发生淀积。在NMOS和PMOS栅极上填充铝7032，并对金属进行化学-机械打磨操作。
如图70H所示，电介质层7032可能会发生淀积，现在可进行常规栅极7034和源极/漏极7036接点成形和金属化操作，以便将单晶层上的晶体管连接起来，并通过通孔7040连接到受主晶圆808的顶部金属化插接条7024上。如此一来，可穿过切出层将施主晶圆和受主晶圆连接起来。可形成顶部金属层，成为受主晶圆接合插接条。重复上述工艺流程，以便将另外一个预加工的单晶两步骤成形的晶体管薄层定位好。还可利用上述流程构建其他类型的栅极，比如，热氧化层上的掺杂多晶硅、氮氧化合物上的掺杂多晶硅、或其他金属栅极配置。这些栅极可作为“虚拟栅极”，执行薄薄的单晶层的层切，替换栅电极和栅极养护曾，然后在进行低温布线加工。
或者，可使用硅晶圆作为载子基片7014，使用红外线和光学器件对准。图82A至82G可用于说明载子晶圆的用途。图82A说明了在第一个施主晶圆8206上准备带虚拟栅极8202的晶体管的第一个步骤。第一个步骤可完成晶体管成形的第一个阶段。
图82B说明了通过注入原子粒子8216(例如H+)的方法形成切割线8208的方法。
图82C说明了将第一个施主晶圆8206与第二个施主晶圆8226永久粘结起来的方法。如前文所述，永久粘结可能是氧化物与氧化物晶圆之间的粘结。
图82D展示了第二个施主晶圆8226(在将第一个晶圆切割掉之后它成为载子晶圆)，剩下一薄层8206，带有已埋置的虚拟栅极晶体管8202。
图82E说明了通过向第二个施主晶圆8226中注入原子类型8246(例如H+)的方式形成第二个切割线8218)。
图82F说明了层切的第二个步骤。通过这一步骤，可将已准备好的将要永久粘结的虚拟栅极晶体管8202带入外壳808。为方便解释，此处省略了有关用于各个粘结环节的表面层准备的步骤。
图82G展示了外壳808，顶部带有虚拟栅极晶体管8202。此时第二个施主晶圆已被切割掉，虚拟栅极晶体管顶部的层已被移除。这个流程现在可以开始了，以便用最终的栅极替换掉虚拟栅极，形成金属互联层，继续3D制作过程。
采取载子晶圆流程时，还可以使用另外一种很有趣的方法。在这个过程中，我们可以使用已切出层的两边，在其中一边构建NMOS，在另外一边构建PMOS。正确记录这个过程中替换栅极的时间能够确保互相对齐的晶体管具有良好的性能。这个流程还可以构建压缩3D模块库芯片。
如图83A所示，可使用诸如HKMG“后栅极”流程利用先进技术加工SOI(绝缘基片上的硅)施主晶圆8300，使用调整后的热循环补偿后期的热处理，直至多晶硅虚拟栅极出现CMP暴露为止。或者，施主晶圆8300在开始时可作为体硅晶圆，利用氧离子注入和高热退火的方式形成埋置氧化层，例如SIMOX工艺(即利用氧离子注入进行隔离)。图83A展示了SOI施主晶圆基片8300的横截面、埋置的氧化层(即BOX)8301、SOI晶圆的薄薄的氧化层8302、晶体管之间的栅侧壁8303、n型CMOS虚拟栅极的多晶硅8304和栅极氧化层8305，以及NMOS相关的源极和漏极8306、NMOS晶体管沟槽8307和NMOS层间电介质(ILD)8308。或者，也可在这一阶段构建PMOS器件或完整的CMOS器件。这个步骤可完成晶体管成形的第一个阶段。
如图83B所示，在这一阶段中，或者是刚刚对层8308进行CMP以暴露多晶硅虚拟栅极，或者使氧化层8308平面化，不暴露伪栅极，注入原子种类8310(例如H+)可为适于层切的施主基片的体硅准备好切割平面8312。
如图83C所示，SOI施主晶圆8300现在可永久性地与载子晶圆8320粘结起来。载子晶圆8320具有氧化层8316，可用于氧化物-氧化物与施主晶圆表面8314之间的粘结。
如图83D所示，接下来可在切割平面8312上切割施主晶圆8300，再采取化学-机械打磨(CMP)的方式使其变薄，表面8322可用于晶体管成型。
表面8322上的施主晶圆层8300可采用先进的“后栅极”加工方法进行加工，以形成带虚拟栅极的PMOS晶体管。附图83A展示了PMOS器件成型之后埋置的氧化层(BOX)8301的横截面、SOI基片的薄薄的硅层8300、晶体管之间的栅侧壁8333、p型CMOS虚拟栅极的多晶硅8334和栅极氧化层8335，以及PMOS相关的源极和漏极8336、PMOS晶体管沟槽8337和PMOS层间电介质(ILD)8338。由于共享的基片8300具有相同的对准标志，采用先进的工艺可将PMOS晶体管与NMOS晶体管精确对齐。在这个步骤中，或者是刚刚对层8338进行CMP，这个加工流程可暴露PMOS多晶硅虚拟栅极或者使氧化层8338平面化，不暴露虚拟栅极。现在可将晶圆放入高温退火炉中，以激活NMOS和PMOS晶体管。
如图83F所示，接下来可注入原子种类8340(例如H+)可为适于层切的载子晶圆基片8320的体硅准备好切割平面8321。
PMOS晶体管现在已经准备好，可采用最先进的工艺完成“后栅极”晶体管成型步骤了。如图83G所示，可对层间电介质8338进行化学-机械打磨，以便露出多晶硅伪栅极的顶层。接下来可采取蚀刻方式将多晶硅虚拟栅极移除，PMOS高-k栅极电介质8340和PMOS特定功函数金属栅极8341可发生淀积。在PMOS栅极上填充铝8342，并对金属进行化学-机械打磨操作。电介质层8339可发生淀积，常规栅极8343和源极/漏极8344接点可成型并被金属化。如图83G所示，可部分形成PMOS层至NMOS层通孔8347并发生金属化，氧化层8348可发生淀积，为粘结做好准备。
如图83H所示，接下来载子晶圆和双边n/p层可进行对齐，并利用相关的接合插接条金属8350永久与外壳受主晶圆808粘结起来。
如图83I所示，接下来可在切割平面8321上切割载子晶圆8320，再采取化学-机械打磨(CMP)的方式使其变薄至氧化层8316。
NMOS晶体管现在已经准备好，可采用最先进的工艺完成“后栅极”晶体管成型步骤了。如图83J所示，可对NMOS层间电介质8308进行化学-机械打磨，以便露出NMOS多晶硅虚拟栅极的顶层。接下来可采取蚀刻方式将多晶硅虚拟栅极移除，NMOS高-k栅极电介质8360和NMOS特定功函数金属栅极8361可发生淀积。在NMOS栅极上填充铝8362，并对金属进行化学-机械打磨操作。电介质层8369可发生淀积，常规栅极8363和源极/漏极8364接点可成型并被金属化。可在NMOS层至PMOS层之间形成连接8347的通孔8367，并使通孔发生金属化。
如图83K所示，电介质层8370可发生淀积。接下来可将层与层之间的通孔8372对齐、掩膜、蚀刻并金属化，以便通过电力方式将其连接到受主晶圆808和金属接合插接条8350。如图83K所示，可形成最顶部金属层，成为受主晶圆接合插接条。重复上述工艺流程，以便将另外一个预加工的单晶晶体管薄层定位好。具有一般技艺的人可将图83A至83K中提到的例子仅作为典型范例看待，并非按比例缩小。技艺高超的人可考虑更多的变化情况。比如，BOX8301的每一侧上的晶体管可完全使用CMOS；或者一侧使用CMOS，另一侧使用其他的n型MOSFET晶体管；或者使用其他的组合方式和其他类型的半导体器件。通过阅读本说明书，可使技艺高超的人想起如何在本发明范围内对其他的地方进行修改。因此，本发明仅受限于附加的权利要求。
图83L是重复芯片83L00(是形成栅极阵列的基础芯片)和两个NMOS晶体管83L04(带共享扩散层83L05，“正面向下”)和两个PMOS晶体管83L02(带共享扩散层)的俯视图NMOS晶体管栅极覆盖住PMOS晶体管栅极83L10，覆盖住的栅极通过通孔83L12互相连接在一起。VDD电源线83L06在运行过程中成为正面向下通用结构的一部分，通过通孔83L20与上方的层连接起来。扩散连接83L08将会使用正面向下通用结构83L17，并通过通孔83L14、83L16和83L18将其带上去。
图83L1展示了根据定制NMOS接点83L22、83L24和定制金属83L26定制的通用芯片83L00，可形成双逆变。Vss电源线83L25可在NMOS晶体管顶部运行。
图83L2是用于定制NOR功能的通用芯片83L00的图纸；图83L3是用于定制NAND功能的通用芯片83L00的图纸；图83L3是用于定制多路复用器功能的通用芯片83L00的图纸。因此，83L00可广泛用于定制各种想要的逻辑功能。因此，使用芯片83L00的通用栅极阵列可使用定制接点通孔和金属层定制任何逻辑功能。
另外一个方法请参考图70及其说明。图70B-1详细说明了这个方法。首先通过掩膜和蚀刻致密材料的保护注入停蚀层7050(例如5000埃的钽)可将注入原子类别7010(例如H+)从敏感栅极区7003上掩蔽，并与5000埃的光刻胶粘结起来。这样可在施主晶圆和硅晶圆的体硅中生成分段切割平面7012。另外，可采取打磨的方式提供适合层切的光滑粘结表面。
还可以使用另外一种是用SOI施主晶圆的方法在垂直方向隔离晶体管。例如，可在垂直堆叠的晶体管之间形成pn接头，这些接头可能会出现偏置。此外，可在垂直堆叠的晶体管之间注入氧离子，并进行退火，形成埋置的氧化层。同样，还可在首次成型的虚拟晶体管上使用SRI技术，其中可选择性地对SiGe层进行蚀刻，并重新填充氧化物，产生绝缘硅岛状物。
上述工艺流程的另外一个实例请参考图70，图81A至81F对该实例进行了相吸描述，可在预先加工好的外壳基片顶部提供正面向下的CMOS平面晶体管层。从下文和图70A和70B可以看出，可使用虚拟栅极制作CMOS平面晶体管并在施主晶圆中生成切割平面7012。根据前文描述和图81A的相关内容，此时可将虚拟栅极移除掉了。
可如图81B进行接点和金属化步骤操作，以便在晶体管正面向下时将它们互相连接起来。
如图81C所示，施主晶圆8100的正面8102可利用氧化物淀积8104、等离子体或其他表面处理进行粘结，以便为晶圆与晶圆直接和氧化物与氧化物之间的粘结准备好氧化表面8106。
在为氧化物与氧化物之间的粘结准备表面时，也可在808受主晶圆上采取类似的表面处理方法。如图81D所示，现在可进行低温(不超过400℃)层切流程，将准备好的施主晶圆8100(带顶部表面8106)转移到受主晶圆808上。可使用晶体管线路和金属布线对受主晶圆808进行预加工。受主晶圆808可在顶部进行金属化，包括金属插接条8124，成为在切出层上形成的电路与下方外壳808中电路层之间连接线的接合焊盘。为便于说明，图81D至81F中额外增添了STI(浅槽绝缘层)隔离区8130(无通孔7040)。
如图81E所示，接下来可在切割平面7012上切割施主晶圆8100，再采取化学-机械打磨(CMP)的方式使其变薄。如此一来，晶体管栅侧壁7002和8130可被暴露。或者，CMP操作也可持续到接头的底部，生成完全空乏的SOI层。
如图81F所示，低温氧化层或低-k电介质8136可发生淀积，并被平面化。对通往外壳808的通孔8128、受主晶圆接合插接条8124和接点8140和通孔7040进行蚀刻、金属化并用金属线8150进行连接，以实现施主晶圆晶体管和受主晶圆之间的电力连接。如图32和33A所示，接合插接条8124的长度至少应达到重复宽度W加上满足适当的通孔设计规则的边缘的宽度。满足通孔设计规则的接合焊盘插接条扩展部分可包括补偿因晶圆与晶圆之间的粘结而产生的角度失准，还包括未补偿的施主晶圆弯曲和翘曲。步进电机重叠算法并不补偿角度失准。
正面向下工艺具有一些优点。例如，可激活双栅极晶体管、反向偏晶体管或进入存储器应用程序中的浮体。再例如，可如图81E-1所示构建双栅极晶体管的背栅极。如前文所述，带栅极材料8162的低温栅极氧化层8160可能会生长或淀积，并采取光刻和时刻工艺进行处理。
如图81F-1所示构建金属接线图。
如图81F-2所示，也可按照本流程的要求构建带带接头8170和8171的完全空乏的SOI晶体管，并按照图81E通过CMP使其变薄。
图85A至85E展示了上述双栅极工艺流程的另外一个实例，可在正面向上流程中提供背栅极，详情可参考图70。从下文和图70A和70B可以看出，可使用虚拟栅极制作CMOS平面晶体管并在施主晶圆(体硅或SOI)中生成切割平面7012。从下文和图70C中可以看出，施主晶圆可永久性地或暂时性地黏贴到载子基片上，接着再如图70D所示进行切割和变薄至STI 7002。或者，CMP操作也可持续到接头的底部，生成完全空乏的SOI层。
如图85A所示，第二层栅极氧化层8502可发生生长或淀积，栅极材料8504可发生淀积。栅极氧化层8502和栅极材料8504可使用低温(不超过400℃)材料和工艺形成，例如前文所述的TEL SPA栅极氧化物和非晶硅，ALD技术或高-k金属栅极堆叠(HKMG)；如果载子基片为永久性粘结，并且已对现有平面晶体管掺杂物运动进行说明，也可采取较高温的栅极氧化物或氮氧化合物和掺杂多晶硅。
如图85B所示，可勾画出栅极堆叠层8506的轮廓，电介质8508可发生淀积并使其平面化，接下来可形成局部接点8510和层-层之间的接点8512和金属化层8516。
如图85C所示，可采取前文所述的方法准备好用于层切的薄薄的单晶施主和载子基片堆叠层，包括氧化层8520。在为氧化物与氧化物之间的粘结准备表面时，也可在外壳808受主晶圆上采取类似的表面处理方法。如图85C所示，可进行低温(例如，低于400℃)层切，以便将变薄的、在第一阶段的晶体管成形预加工的HKMG硅层7001和背栅极8506(附带载子基片7014)转移到受主晶圆808(顶部金属化)上，包括金属插接条8124，成为在切出层上形成的电路与下方电路层808之间连接线的接合焊盘。
如图85D所示，如前文所述，接下来可在表面7016上将载子基片7014释放。
如图85E所示，粘结在一起的受主晶圆808和HKMG晶体管硅层7001现在已准备妥当，可采取先进的技术使“后栅极”晶体管的成形了，并将受主晶圆外壳808通过层与通孔7040连接起来。将顶部栅极通过栅极接点7034与底部栅极、金属线8536和接点8522连接起来，并通过层接点8512与施主晶圆层连接起来，从而使上层晶体管8550拥有背栅极。通过将金属线8516与反馈偏压电路连接起来使上层晶体管8552出现反向偏置。反馈偏压电路可能出现在上层晶体管级或在外壳808中。
本发明克服了在形成与下方层808对齐的平面晶体管过程中遇到的难题，详情请见图71至79以及图30至33。如前文所述，参考图70A至70H可知，晶体管成型过程中可采取一般的流程。在其中一个实例中，可预先对施主晶圆3000进行加工，这样一来，通过包括并联的交替行，并非单单构建一种晶体管类型，而是两种类型。交替行等于裸芯片宽度加上施主晶圆与受主晶圆未对准线之间的最大长度。此外，如图30所示，在“n”型3004和“p”型3006晶体管成型的第一阶段，也可将交替行做成与晶圆一样长，图30还显示了四个基本方向的指示符3040，图71至78借助这些指示符进行解释。如放大投影图3002所示，n型行3004的宽度是Wn，p型行3006的宽度是Wp，二者之和W 3008等于的重复图形的宽度。行自东向西重复排列，而交替图形穿过晶圆从北向南重复排列。Wn和Wp可设置为相应晶体管的最小宽度加上其在选定的工艺节点中的隔离宽度。晶圆3000还具有一条对准标志3020，与作为n 3004和p 3006行的施主晶圆位于同一层。因此，为了将其他的图像绘制和加工过程与上述n 3004和n 3006行相对齐，可稍后再使用晶圆3000。
如图71所示，p型晶体管行的宽度重复Wp 7106可包括两个晶体管绝缘区7110，每个宽度为2F；加上一个晶体管源极7112，宽度2.5F；一个PMOS栅极7113，宽度F和一个晶体管漏极7114，宽度2.5F。总宽度Wp可能等于10F，其中F是2×λ，最小设计规则。n型晶体管行的宽度重复Wn 7104可包括两个晶体管绝缘区7110，每个宽度为2F；加上一个晶体管源极7116，宽度2.5F；一个NMOS栅极7117，宽度F和一个晶体管漏极7118，宽度2.5F。总宽度Wn可能等于10F，总重复宽度W 7108等于20F。
如前文所述并参考图70E，现在已经变薄的施主晶圆层3000L和第一阶段晶体管成型预加工的HKMG硅层7001(带随附的载子基片7014)可置于图31所示的受主晶圆3100的顶部。现有技术发展水平可以实现完美的粘结步骤的角对准，但要达到比1m还完美的位置对准却非常困难。图31显示了受主晶圆3100(带有相应的对准标志3120)以及施主晶圆(带有对准标志3020)的切出层3000L。东西方向的未对准线是DX 3124，南北方向的未对准线是DY 3122。每个晶圆上只能在某些位置设置这些对准标志3120和3020，可设置在各个步骤场中、各个裸芯片中或各个重复图形W中。如前文所述并参考图32、33A和33B，对齐方法包括残余Rdy 3202和粘结区插接条33A04和33B04，可用于提高转移施主晶圆层与受主晶圆之间电气连接的密度和可靠性。
图72A至72F展示了施主晶圆布局(带有与图71所示的源极和漏极并联的栅极)的低温层切流程。
图72A展示了晶体管成型第一阶段层切之后、薄薄的单晶预加工施主层被层切到受主晶圆并与其粘结之后以及图70F(含)之前篇章中所述的将粘结结构从载子基片上移除之后晶圆的俯视图和剖视图。
对层间电介质(ILD)7008进行化学-机械打磨，以暴露虚拟多晶硅的顶部；并如图72B所示对层-层通孔7040进行蚀刻、金属填充并采取化学-机械打磨的方法将其磨平。
如图72C所示，可通过形成隔离区7202将预成型晶体管较长的行蚀刻至所需的长度或片段。可进行低温氧化，已修复晶体管边缘的受损部分；可向区域7202填充电介质，并采取化学-机械打磨的方法将其磨平，以将晶体管管段隔离开。
或者，可选择性地打开或填充PMOS和NMOS的区域7202，以全面改善晶体管沟槽或提高其张应力，有利于提高载子迁移率。
现在可对多晶硅7004和氧化物7005虚拟栅极进行蚀刻，以便在隔离区7202边界和高-k电介质7026、PMOS金属栅极7028和NMOS金属栅极7030的普通取代栅极淀积提供一些栅极覆盖层。此外，可进行铝超填7032。如图72D所示，可对铝7032进行化学-机械打磨，使用于栅极轮廓勾画的表面平面化。
如图72E所示，可绘制取代栅极7215的图形并进行蚀刻，并提供栅极接点接合焊盘7218。
层间电介质可能会淀积，并采取化学-机械打磨的方法使其平面化。如图72F所示，可进行普通接点成型和金属化步骤，以制造栅极7220、源极7222、漏极7224和层间通孔7240连接线。
在另外一个实例中，可在晶体管成型的第一阶段对施主晶圆7000进行预加工，以构建n和p型虚拟晶圆，包括两个方向上的重复图形。图73、74和75还显示了四个基本方向的指示符3040，可借助这些指示符进行解释。如图73中的放大投影图7302所示，宽度Wy 7304与重复图形行一致。重复图形行等于自东向西的受主裸芯片的宽度加上施主晶圆与受主晶圆未对准线之间的最大长度；或者等于施主晶圆自东向西的长度；重复图形穿过晶圆从北向南重复排列。与此类似，Wx 7306所示与重复图形行一致。重复图形行等于自北向南的受主裸芯片的宽度加上施主晶圆与受主晶圆未对准线之间的最大长度；或者等于施主晶圆自北向南的长度；重复图形穿过晶圆从东向西重复排列。晶圆7000还具有一条对准标志3020，与作为Wx 7306和Wy 7304冲突图形行的施主晶圆位于同一层。因此，为了将其他的图像绘制和加工过程与上述行相对齐，可稍后再使用对准标志3020。
如前文所述并参考图70E，现在已经变薄的施主晶圆层3000L和第一阶段晶体管成型预加工的HKMG硅层7001(带随附的载子基片7014)可置于图31所示的受主晶圆3100的顶部。现有技术发展水平可以实现完美的粘结步骤的角对准，但要达到比1m还完美的位置对准却非常困难。图31显示了受主晶圆3100(带有相应的对准标志3120)以及施主晶圆(带有对准标志3020)的切出层3000L。东西方向的未对准线是DX 3124，南北方向的未对准线是DY 3122。每个晶圆上只能在某些位置设置这些对准标志，可设置在各个步骤场中、各个裸芯片中或各个重复图形W中。
如图74所示，拟议的结构包括并联晶体管能带交替行的南北方向和东西方向的重复图形。拟议的结构的优点在于晶体管的加工工艺类似于受主晶圆的加工工艺，从而大大降低3D集成器件的开发成本。因此，有效对齐的不确定性可降低到Wy 7304(南北方向)和Wx 7306(东西方向)。相应地，可计算出在南北方向上的对齐残余Rdy 3202(DY模量Wy的余数，0＜＝Rdy＜Wy)。要与最近的Wy准确对齐，一定要与下方的Rdy 3202偏移的对准标志3120在南北方向上对齐。同样地，东西方向上的有效对齐的不确定性可降低到Wx 7306。可采用与Rdy3202类似的方法计算东西方向上的对齐残余Rdx 3708(DX模量Wx的余数，0＜＝Rdx＜Wx)。同样，要与最近的Wx准确对齐，一定要与下方的Rdx 7308偏移的对准标志3120在东西方向上对齐。
按照本流程要加工的各个晶圆应至少拥有一个特定的Rdx 7308和Rdy3202，它们都取决于实际的未对准线DX 3124和DY 3122以及Wx和Wy。不过，用于绘制各种图形的掩膜需要预先进行设计、制作；所有晶圆(用于同一终端设备的晶圆)都要使用相同的掩膜，无需考虑实际的晶圆与晶圆之间的未对准线情况。如图75所示，为了确保施主晶圆7001上的结构与下方的施主晶圆808更好地连接，下方的晶圆808应设计有矩形接合焊盘7504，沿长度Wy 7304南北方向延伸，外加满足通孔设计规则的延伸段；此外，该接合焊盘还应沿长度Wx 7306东西方向延伸，外加满足通孔设计规则的延伸段。满足通孔设计规则的接合焊盘矩形延伸段可包括补偿因晶圆与晶圆之间的粘结而产生的角度失准，还包括未补偿的施主晶圆弯曲和翘曲。步进电机重叠算法并不补偿角度失准。接合焊盘7504可成为受主晶圆808的一部分，因此与其对准标志3120对齐。通孔7502为下降方向，是施主晶圆7001图形的一部分。它分别通过偏移Rdx 7308和Rdy 3202与下方的对准标志3120，使之与接合焊盘7504连接起来。
如图77所示，在另外一个实例中，受主基片808中的矩形接合焊盘7504可替换成受主晶圆中的接合插接条77A04和受主层中的垂直接合插接条77A06。通孔77A02为下降方向，是施主晶圆7001图形的一部分。它分别通过偏移Rdx 7308和Rdy 3202与下方的对准标志3120，使之与接合焊盘77A06连接起来。
图76分别从南北方向和东西方向展示了重复图形。这个重复图形可能是晶体管的重复图形，其中每个晶体管都具有栅极7622，沿东西轴上形成晶体管能带。南北方向的重复图形可包括并联的晶体管能带，其中每个晶体管具有有源区7612或7614。晶体管可对其栅极7622进行充分定义。因此，重复Wx 7306可使结构可在东西方向重复排列。结构在南北方向上可重复各个Wy7304。层与层之间的通孔沟槽7618的宽度Wv 7602为5F，n型晶体管行的宽度Wn 7604可包括两个晶体管隔离区7610(宽度3F)、共享隔离区7616(宽度1F)以及晶体管有源区7614(宽度2.5F)。p型晶体管行的宽度Wp 7606可包括两个晶体管隔离区7610(宽度3F)、共享隔离区7616(宽度1F)以及晶体管有源区7612(宽度2.5F)。总宽度Wy可能等于18F，是Wv+Wn+Wp之和，其中F是2×λ，最小设计规则。栅极7622的宽度为F，与东西方向上各个栅极之间的间隔为4F。东西重复宽度Wx 7306为5F。通过将中间栅极偏置至适当的断开状态，东西方向上相邻晶体管之间可实现互相绝缘，例如用于NMOS的接地栅极和用于PMOS的Vdd栅极。
如前文所述并参考图70E，现在已经变薄的施主晶圆层3000L和第一阶段晶体管成型预加工的HKMG硅层7001(带随附的载子基片7014)可置于图31所示的受主晶圆3100的顶部。如前文所述，可对DX 3124和DY 3122未对准线以及相关的Rdx 7308和Rdy 3202进行计算。如图77A所示，为了确保施主晶圆7001上的结构与下方的晶圆808更好地连接，下方的晶圆808应设计有接合焊盘77A04，沿长度Wy 7304南北方向延伸，外加满足通孔设计规则的延伸段。满足通孔设计规则的接合焊盘延伸段可包括补偿因晶圆与晶圆之间的粘结而产生的角度失准，还包括未补偿的施主晶圆弯曲和翘曲。步进电机重叠算法并不补偿角度失准。插接条77A04可成为晶圆808的一部分，因此与其对准标志3120对齐。接合插接条77A06可成为施主晶圆层的一部分，其方向与晶体管能带平行，因此也是东西方向。接合插接条77A06可与带有Rdx和Rdy偏置的主晶圆对准标志3120对齐(也就是说，相当于与施主晶圆对准标志3020对齐)。连接这两个接合插接条77A04和77A06的通孔77A02可成为顶层7001图形的一部分。通孔77A02可与东西方向的主晶圆808对准标志对齐，也与南北方向的主晶圆对准标志3120(带Rdy偏置)对齐。
或者，如图78A所示，图76中描述的栅极的连续扩散区的重复图形可带有放大的Wv 7802，用以放大接合插接条77A06的行。层与层之间的通孔沟槽7618的宽度Wv 7802等于10F，而南北方向图形重复的总宽度Wy 7804等于23F。
如图77B所示，在另外一个实例中，栅极7622B可在东西方向重复，与附加的栅侧壁重复7810配合。这个晶体管的重复图形沿东西轴上形成晶体管能带，其中每个晶体管都具有栅极7622B。南北方向的重复图形可包括并联的晶体管能带，其中每个晶体管具有有源区7612或7614。东西方向图形重复宽度Wx 7806为14F，施主晶圆接合插接条77A06的长度可设计为长度Wx 7806加上前文所述的满足设计规则所必须的延伸部分的长度。施主晶圆接合插接条77A06的方向可与晶体管能带平行，因此也是东西方向。
图78C展示了带重复晶体管芯片结构的栅极阵列部分的截面。该芯片类似于图78B中的一个芯片，其中N晶体管栅极与P晶体管对应的栅极连接起来。图78C展示了基本逻辑芯片的注入情况：Inv、NAND、NOR和MUX。
或者，如图79所示，要增加施主晶圆层与层之间通孔中通层孔连接线的密度，将施主晶圆接合插接条77A06的长度设计为低于Wx 7306，方法为增加外壳77A04中接合插接条宽度中的7900并偏置通层孔77A02。如前文所述，将接合插接条77A04和77A06对齐。如前文所述，通孔77A02与南北方向的主晶圆对准标志3120(带Rdy偏置)对齐，在东西方向上与受主晶圆808的对准标志3120对齐，稍微偏向东方。偏置尺寸等于施主晶圆接合插接条77A06的缩减量。
在另外一个实例中，可使用前文所述的技术在施主晶圆和切出层上准备非重复图形器件结构的功能块。这个非重复图形器件结构的施主晶圆可能是DRAM的存储块，或者输入-输出电路的功能块，或者其他的功能块。可使用一般的连接结构8002将施主晶圆非重复图形器件结构8004连接到受主晶圆-外壳晶圆裸芯片8000上。
外壳808晶圆裸芯片8000见图80。连接结构8002可置于非重复结构8004的内部或外部。如前文所述，在层切过程中，Mx 8006等于施主晶圆至受主晶圆8000未对准线之间的东西方向上的最大距离加上满足设计规则所必须的延伸部分；My 8008等于施主晶圆至受主晶圆未对准线之间的南北方向上的最大距离加上满足设计规则所必须的延伸部分。Mx 8006和My 8008可包括因晶圆与晶圆之间的粘结而产生的增加的角度失准，还包括未补偿的施主晶圆弯曲和翘曲。步进电机重叠算法并不补偿角度失准。受主晶圆南北方向上的接合插接条8010的长度等于My 8008，与受主晶圆对准标志3120对齐。施主晶圆东西方向上的接合插接条8011的长度等于Mx 8006，与施主晶圆对准标志3020对齐。连接它们的通层孔8012在东西方向上与受主晶圆对准标志3120对齐，在南北方向上与施主晶圆对准标志3020对齐。为方便解释，施主晶圆较低的金属接合插接条为东西方向，施主晶圆较高的金属接合插接条为南北方向。接合插接条的方向可互换。
施主晶圆可包括重复器件结构元件的部件(如图76和78B所示)以及非重复的器件结构元件。如前文所述，这两个元件中一个是重复元件，另外一个是非重复元件，可单独绘制图形。原因在于非重复元件的图形可与施主晶圆对准标志3020对齐，而重复元件的图形可与受主晶圆对准标志3120(带Rdx和Rdy偏置)对齐。因此，图80中所示的一般的连接结构可用于这两个元件之间的连接。东西方向的接合插接条8011可与施主晶圆对准标志3020和非重复元件对齐，而南北方向的接合插接条8010可与受主晶圆对准标志3120(带偏置)和重复元件图形对齐。连接这些插接条的通孔8012需要在南北方向上与施主晶圆对准标志3020对齐，在东西方向上与受主晶圆对准标志3120(带偏置)对齐。
上述流程，不管是单一型晶体管施主晶圆还是互补型晶体管施主晶圆，在构建多层3D单块集成系统时都可以重复多次。这些流程还可以以单块3D的方式提供多种器件技术。举例来说，器件I/O或模拟电路(比如锁相回路-PLL)、时钟分布或射频电路可通过层切的方法集成到CMOS逻辑电路中；或者将双极电路集成到CMOS逻辑电路中；或者将模拟器件集成到逻辑电路中，等等。先前的技术还提供了构建3D器件的其他技术。最常用的技术有，使用薄膜晶体管(TFT)构建单块3D器件；或堆叠预制的晶圆，接着使用硅通孔(TSV)将预制的晶圆连接起来。由于3D层相对较宽的一侧大约有60微米，连接它们的硅通孔的密度也相对较低，TFT方法取决于薄膜晶体管的性能，而堆叠方法取决于TSV通孔的相对较大的一侧的尺寸(大约等于数微米)。从本发明中以层切法构建3D IC的很多实例中可以看出，切出层通常是厚度不足0.4微米的薄层。从本发明的一些实例可以看出，带切出层的3D IC与先前采用TSV技术构建的3D IC形成鲜明的对比。采用TSV技术时，TSV连接的层的厚度均超过5微米，在很多情况下要超过50微米。
图20至35、图40、图54至61以及图65至94中展示的其他工艺流程提供了真实的单块3D集成电路。该流程可使用单晶硅晶体管层、互相对齐的层以及仅受到步进电机性能限制的层。单晶硅晶体管层应当能够将上部晶体管和下方电路对齐。同样，上部晶体管和下方电路之间的接点间隔应当与下方的层的接点间隔一致。而在使用最新的堆叠方法时，堆叠晶圆只有数微米厚。使用图20至35、图40、图40至61以及图65至94中提到的替换流程时，层非常薄，通常只有100纳米；而最近的工件可证明层的厚度只有大约20纳米。
因此，展示的替换流程可用于真正的单块3D器件生产。这个单块3D技术可允许全密度集成，以更严格的特征测量，可与半导体行业同步。
另外，真正的单块3D器件可在有效的立体空间中生成各种子电路结构，其性能要优于同等2D结构。下文将举例说明如何使用真正的单块3D方式构建3D芯片程序库。
图42展示了典型的2D CMOS倒相器布局图和示意图，其中NMOS晶体管4202和PMOS晶体管4204并排放在一起，处于掺杂程度不同的井中。NMOS源极4206采取一般方式接地，NMOS和PMOS漏极4208通过电力方式连接在一起，NMOS和PMOS栅极4210通过电力方式连接在一起，PMOS4207源极连接到+Vdd上。下文中所述的3D结构将利用第三维的这些连接线。
受主晶圆的预加工方法见图43A。可向重掺杂N单晶硅晶圆4300中注入大剂量N+型离子并进行退火，生成电阻系数更低的层4302。或者，可加入耐高温金属(例如钨)作为低电阻互联层，或者薄板层或者处理过的几何金属化层。氧化物4304会成长或淀积，准备好粘结的晶圆。如图43B所示，对施主晶圆进行预加工，为层切工作做好准备。图43B是预加工的用于层切的施主晶圆的图纸。通过氧化物4312的淀积或生长、表面等离子体处理、原子类型注入(例如在准备SmartCut切割平面4314时要注入H+)，P-晶圆4310可用于为层切工作做好准备。如图43C所示，现在可开始层切流程了，将预先加工的单晶硅施主晶圆层切到受主晶圆的顶部。现在可同时采取CMP、化学抛光和磊晶生长(EPI)打磨手段将切割表面4316打磨光滑，也可不进行打磨。
图44A至44G展现了生成器件和布线以及构建3D模块库的工艺流程。如图44A所示，打磨终止层4404(例如氮化硅或无定形碳)在保护氧化层4402之后可能会淀积。对NMOS源极-接地4406进行掩蔽和蚀刻，使之与作为接地平面的重掺杂N+层4302相接触。这步操作可在典型的接触层尺寸和精度下进行。为清晰起见，两层氧化层(受主晶圆氧化层4304和施主晶圆氧化层4312)被合并在一起，称为4400。向NMOS源极-接地4406填充重掺杂多晶硅或非晶硅，或者高熔点金属(例如钨)；然后如图44B所示对其进行化学-机械打磨，直至达到能够保护氧化层4404的程度。
现在可开始标准的NMOS晶体管成型工艺流程了，但有两种例外情况。第一种情况：在区分NMOS和PMOS器件的注入步骤中省略光刻掩膜程序，只形成了NMOS器件。第二种情况：在NMOS成型过程中采取或未采取高温退火步骤，后文描述的有些或全部必要的退火程序只能在PMOS成型之后完成。如图44C所示，通过掩膜、将未掩膜的P-层4301进行等离子体蚀刻至氧化层4400、剥除掩膜层、淀积间隙填充氧化层以及通过化学-机械打磨法将间隙填充氧化层磨平，在最后的NMOS晶体管中间形成典型的浅槽绝缘层(STI)区4410。也可以同时进行或不进行阈值调整注入。通过HF(氢氟酸)蚀刻的方式去除剩余的氧化物，将硅表面清理干净。
栅极氧化物4411会发生热生长，掺杂多晶硅会淀积，形成栅极堆叠层。如图44D所示，对栅极堆叠层进行光刻和蚀刻，形成NMOS栅极4412并在STI布线4414上形成聚合物。或者，可在本阶段利用高-k金属栅极工艺步骤，形成栅极堆叠层4412并在STI 4414上方形成布线。此时可进行栅极堆叠层自对齐LDD(轻掺杂漏极)和halo击穿注入，以调整接头和晶体管的击穿特征。
图44E展示了氧化物和氮化物的典型隔离片淀积以及后来的回蚀过程，在栅极堆叠层上形成注入偏置隔离片4416。接着进行自对齐N+源极和漏极注入，生成NMOS晶体管源极和漏极4418。此时，要激活注入离子、设置初始接头深度，是否进行高温退火均可。接着可形成自对齐硅化物。另外，可使用标准的半导体生产工艺构建带相应接点和通孔(未显示)的一个或多个互联层。使用诸如铜或铝之类的金属在低温下构建金属层，或者使用诸如钨之类的难熔金属构建，以便在超过400℃的高温下正常使用。如图44F所示，将厚氧化膜4420进行淀积，并采用化学-机械打磨(CMP)的方式使其变平坦。在对晶圆进行加工使其成为下一步层切操作的受主晶圆的过程中，晶圆表面4422采取等离子体活化的方式进行处理。
如图45A所示，对产生PMOS的施主晶圆进行预加工，为层切工作做好准备。通过氧化物4504的淀积或生长、表面等离子体处理、原子类型注入(例如在准备SmartCut切割平面4506时要注入H+)，N-晶圆4502可用于为层切工作做好准备。
如图45B所示，现在可开始层切流程了，将预先加工的单晶硅施主晶圆层切到受主晶圆的顶部，并将受主晶圆氧化物4420层切到施主晶圆氧化物4504上。为优化PMOS的灵活性，可将施主晶圆旋转90°，使受主晶圆成为粘结过程的一部分，促进生成<110>硅平面方向上的PMOS沟槽。现在可同时采取CMP、化学抛光和磊晶生长(EPI)打磨手段将切割表面4508打磨光滑，也可不进行打磨。
为清晰起见，两层氧化层(受主晶圆氧化层4420和施主晶圆氧化层4504)被合并在一起，称为4500。现在可开始标准的PMOS晶体管成型工艺流程了，但有一种例外情况。在区分NMOS和PMOS器件的注入步骤中省略光刻掩膜程序，只形成了PMOS器件。这种3D芯片结构的一个优点在于可独立形成PMOS晶体管和NMOS晶体管。因此，可单独对每个晶体管的成型过程进行优化。这个过程可通过单独选择晶体趋向以及各种应力材料和技术(例如掺杂分布图、材料厚度和成分、温度循环等)来完成。
打磨终止层4404(例如氮化硅或无定形碳)在保护氧化层4510之后可能会淀积。如图45C所示，通过光刻、等离子体蚀刻至氧化层4500、淀积间隙填充氧化层以及通过化学-机械打磨法将间隙填充氧化层磨平，在最后的PMOS晶体管之间形成典型的浅槽绝缘层(STI)区4512。也可以同时进行或不进行阈值调整注入。
通过HF(氢氟酸)蚀刻的方式去除剩余的氧化物，将硅表面清理干净。栅极氧化物4514会发生热生长，掺杂多晶硅会淀积，形成栅极堆叠层。如图45D所示，对栅极堆叠层进行光刻和蚀刻，形成PMOS栅极4516并在STI布线4518上形成聚合物。或者，可在本阶段利用高-k金属栅极工艺步骤，形成栅极堆叠层4516并在STI 4418上方形成布线。此时可进行栅极堆叠层自对齐LDD(轻掺杂漏极)和halo击穿注入，以调整接头和晶体管的击穿特征。
图45E展示了氧化物和氮化物的典型隔离片淀积以及后来的回蚀过程，在栅极堆叠层上形成注入偏置隔离片4520。接着进行自对齐P+源极和漏极注入，生成PMOS晶体管源极和漏极4422。采用RTA(快速高热退火)或熔炉热暴露方式在PMOS和NMOS器件中进行高热退火，以激活移植物并设置接头。或者，可在NMOS和PMOS源极和漏极注入之后进行激光退火，以激活移植物并设置接头。如前文所示，可采取光学吸收和反射层对移植物进行退货，并激活接头。
如图45F所示，将厚氧化膜4524进行淀积，并采用化学-机械打磨(CMP)的方式使其变平坦。
图45G说明了三组八层层间接点的程序方法。蚀刻终止层和打磨终止层或层4530可发生淀积，例如氮化物或无定形碳。首先，在第一个接点步骤中对N+接地平面层4302的最深的接点4532，以及NMOS漏极唯一的接点4540和STI接点4546上的NMOS唯一的栅极进行掩蔽和蚀刻。接着，在第二个接点步骤中对STI互连接点4542上的NMOS & PMOS栅极以及NMOS和PMOS漏极接点4544进行掩蔽和蚀刻。接着，对PMOS水平接点进行掩蔽和蚀刻：第三个接点步骤中的STI接点4550上的PMOS栅极布线、PMOS唯一的源极触点4552和PMOS唯一的漏极接点4554。或者，首先对最浅的接点进行掩蔽和蚀刻，接着加工中层接点，最后是最深的接点。金属线被掩蔽、蚀刻，并填充阻挡金属，并采取普通的双嵌入式互连方法进行CMP，从而完成八种接点连接。
如图46A至46C所示，关于图42中所示的2D CMOS倒相器芯片布局图和示意图，可利用上述工艺流程构建压缩3D CMOS倒相器芯片范例。3D芯片的俯视图见图46A，其中NMOS和PMOS的浅槽绝缘层(STI)4600保持一致，PMOS处于NMOS顶部。
X方向的剖视图见图46B，Y方向的剖视图见图46C。NMOS和PMOS栅极4602保持一致并堆叠，被STI上的一个NMOS栅极连接到STI接点4604上的PMOS栅极上。附图42A展示了倒相器输入信号A的连接方式。如图42所示，图46A&图46C中的接地平面4606的N+源极接点(类似于图44B的接点4406)将NMOS源极进行接地。如图42所示，PMOS源极接点4608(类似于图45G中的接点4552)将PMOS源极连接到+V 4207。如图42所示，NMOS和PMOS漏极共享接点4610(类似于图45G中的接点4544)将共享接点4208作为输出Y。未显示接地-接地平面接点(类似于图45G中的接点4532)。并非在每个芯片中都需要这个接点，并可将其共享。
其他的3D逻辑器或存储芯片可使用类似的方式构建。附图47展示了典型的2D双输入NOR芯片布局图和示意图，其中NMOS晶体管4702和PMOS晶体管4704并排放在一起，处于掺杂程度不同的井中。NMOS源极4706采用一般方式接地，两个NMOS源极和其中一个PMOS漏极4708通过电力方式连接在一起，形成输入Y。NMOS&PMOs栅极4710通过电力方式连接在一起，形成输入A或输出B。下文中所述的3D结构将利用第三维的这些连接线。
如图44A至48C所示，可使用上述工艺流程构建压缩3D双输入NOR芯片范例。3D芯片的俯视图见图48A，其中NMOS和PMOS的浅槽绝缘层(STI)4800在底部和侧部保持一致，并不处于顶部硅层上，只有NMOS漏极被连接起来。芯片X方向的剖视图见图48B，Y方向的剖视图见图48C。
NMOS和PMOS栅极4802保持一致并堆叠，每个栅极被STI上的一个NMOS栅极连接到STI接点4804上的PMOS栅极上(类似于图45G中所示的接点4542)。附图47展示了输入信号A&B的连接方式。
如图47所示，图48A和图48C中的接地平面4806的N+源极接点将NMOS源极接地。如图47所示，PMOS源极接点4808(类似于图45G中的接点4552)将PMOS源极连接到+V 4707。如图47所示，NMOS和PMOS漏极共享接点4810(类似于图45G中的接点4544)将共享接点4708作为输出Y。NMOS源极接点4812(类似于图45中的接点4540)将NMOS连接到输出Y。使用金属将输出Y连接到NMOS和PMOS漏极共享接点4810，形成图47中的输出Y。未显示接地-接地平面接点(类似于图45G中的接点4532)。并非在每个芯片中都需要这个接点，并可将其共享。
如图49A至49C所示，可使用上述工艺流程构建备用压缩3D双输入NOR芯片范例。3D芯片的俯视图见图49A，其中NMOS和PMOS的浅槽绝缘层(STI)4900在顶部和侧部保持一致，并不处于顶部硅层上。这样就在NMOS-A和NMOS-B晶体管之间形成绝缘，并将独立的栅极连接起来。如图47所示，带有字母-A或-B的NMOS或PMOS晶体管标明了栅极连接的NMOS或PMOS晶体管，要么是A输入，要么是B输入。芯片X方向的剖视图见图49B，Y方向的剖视图见图49C。
PMOS-B栅极4902与虚拟栅极4904一直，并堆在该栅极上；PMOS-B栅极4902仅通过STI接点4908上的PMOS栅极与输入B联系起来。NMOS-A栅极4910和NMOS-B栅极4912都处于PMOS-A栅极4906的下方。NMOS-A栅极4910和PMOS-A栅极4912被连接在一起，并被STI上的NMOS栅极与输入A连接起来，接着与STI接点4914上的PMOS栅极连接起来(类似于图45G中所示的接点4542)。NMOS-B栅极4912被STI接点4916上的NMOS唯一栅极连接到输入B，类似于图45中所示的接点4546。图47展示了输入信号A & B 4710的连接方式。
如图47B所示，图49A和图49C中的接地平面4918的N+源极接点将NMOS源极接地，类似于图44B中的接地4406。如图47所示，Vdd的PMOS-B源极接点4920(类似于图45G中的接点4552)将PMOS源极连接到+V 4707。如图47所示，NMOS-A、NMOS-B和PMOS漏极共享接点4922(类似于图45G中的接点4544)将共享接点4708作为输出Y。未显示接地-接地平面接点(类似于图45G中的接点4532)。并非在每个单元中都需要这个接点，并可将其共享。
可使用上述工艺流程构建CMOS传输栅极。图50A展示了一个典型的2D CMOS传输栅极的示意图和布局图范例。NMOS晶体管5002和PMOS晶体管5004并排放在一起，处于掺杂程度不同的井中。控制信号A(作为NMOS栅极输入5006)及其补充
Figure BDA0000152787750001281
(作为PMOS栅极输入5008)允许输入信号在NMOS和PMOS晶体管均开启时(A＝1，
Figure BDA0000152787750001282
)完全传给输出信号，在NMOS和PMOS晶体管均关闭时(A＝0，
Figure BDA0000152787750001283
)不通过任何输入信号。NMOS和PMOS的源极5010通过电力方式连接在一起，并连接到输出上；NMOS和PMOS的漏极5012通过电力方式连接在一起，产生输出。下文中所述的3D结构将利用第三维的这些连接线。
如图50B至50D所示，可使用上述工艺流程构建压缩3D CMOS传输芯片范例。3D芯片的俯视图见图50B，其中NMOS和PMOS的浅槽绝缘层(STI)5000在顶部和侧面保持一致。芯片X方向的剖视图见图50C，Y方向的剖视图见图50D。PMOS栅极5014与NMOS栅极5016保持一致，并堆叠。STI接点5018上的PMOS栅极将PMOS栅极5014与控制信号5008连接在一起。STI接点5020上的NMOS栅极将NMOS栅极5016与控制信号A 5006连接在一起。NMOS和PMOS源极共享接点5022将共享连接层5010与图50A中的输入连接起来。NMOS和PMOS漏极共享接点5024将共享连接层5012与图50A中的输出连接起来。
可采取该3D工艺流程和方法构建其他的逻辑芯片和存储芯片，例如双输入NAND栅极、传输栅极、NMOS驱动器、触发器、6T SRAM、浮体DRAM、CAM(按地址寻址存储器)阵列等。
还可以构建更多类型的压缩3D模块库，从而使NMOS和PMOS器件之间存在一层或多层金属布线。这种方法可构建更多的压缩芯片，尤其是复杂的芯片；然而，如前文所述，现在应当使用低温层切和晶体管成型工艺构建顶部PMOS器件，除非NMOS和PMOS层之间的金属采用耐火金属，例如钨。
因此，在图43和图44中可采取上述的模块库工艺流程。如图21、图22、图29、图39和图40所示，接下来，在NMOS器件的顶部构建一层或多层传统金属布线层，接着那个晶圆就被视为受主晶圆或“外壳”晶圆808，对PMOS器件进行层切，并利用其中一个低温流程进行构建。
如图51A至51D所示，可使用上述工艺流程构建压缩3D CMOS 6-晶体管SRAM(静态随机存取存储器)芯片。SRAM芯片的示意图见图51A。读取该芯片受到文字行晶体管M5和M6的控制，其中M6被标记为5106。读取晶体管控制着位线5122和位线杆型线5124的连接。用M1或M25102将两个交叉耦合的倒相器M1-M4拉高至Vdd 5108，再通过晶体管M3或M45104拉到接地5110上。
3D SRAM芯片的NMOS(未显示金属)的俯视图见图51B；SRAM芯片X方向的横截面图见图51C；Y方向的横截面图见图51D。NMOS文字线存取晶体管M65106被连接到位线杆型线5124(带有NMOS金属1的接点)上。NMOS下拉晶体管5104被NMOS金属1的接点连接到接地线5110上，并连接到背板N+接地层上。NMOS金属1中的位线5122和晶体管绝缘氧化物5100如图所示。Vdd电源5108被带入PMOS金属1上的芯片中，并通过P+接点连接到M25102上。STI上的PMOS多晶硅至STI接点5112上的NMOS多晶硅将M25102的栅极和M45104的栅极连接起来，说明3D交叉耦合的方法。通过PMOS P+至NMOS N+接点5114将M2和M4的普通漏极与位线读取晶体管M6连接起来。
如图62A至62D所示，可使用上述工艺流程构建压缩3D CMOS双输入NAND芯片范例。NAND-2芯片的示意图和2D布局图见图62A。两个PMOS晶体管6201源极6211被连接在一起，并连接到V+电源上。两个PMOS漏极被连接在一起，其中一个连接到NMOS漏极6213，另外一个连接到输出Y上。输入A 6203被连接到一个PMOS栅极和一个NMOS栅极上。输入B 6204被连接到另外PMOS和NMOS栅极上。NMOS A漏极将6220连接到NMOSB源极上，PMOS B漏极6212接地。下文中所述的3D结构将利用第三维的这些连接线。
3D NAND-2芯片(未显示金属)的俯视图见图62B；NAND-2芯片X方向的横截面图见图62C；Y方向的横截面图见图62D。两个PMOS源极6211在PMOS硅层中被连接在一起，并在PMOS金属1层中通过接点连接到V+电源金属6216。NMOS A漏极和PMOS A漏极使用对穿P+将6213连接到N+接点，并连接到PMOS金属2中的输出Y金属6217上，同时再通过PMOS金属16215连接到PMOS B漏极接点上。PMOS金属2 6214上的输入A将6203连接到PMOS A栅极和NMOS A栅极上，NMOS A栅极通过STI上的PMOS栅极将其连接到STI接点上的NMOS栅极上。输入B将6204连接到PMOS B栅极上，NMOS B利用STI上的P+栅极将其连接到STI接点上的NMOS栅极上。NMOS A源极和NMOS B漏极在NMOS硅层上被连接在一起6220。NMOS B源极6212被NMOS金属1的接点连接到接地线6218上，并连接到背板N+接地层上。晶体管绝缘氧化物6200如图所示。
还可以构建其他类型的压缩3D模块库，从而使NMOS和PMOS器件层之间存在一层或多层金属布线。这种方法可构建更多的压缩芯片结构，尤其是复杂的芯片；然而，如前文所述，现在应当使用低温层切和晶体管成型工艺构建第一层NMOS层上方的器件。
因此，在图43和图44中可采取上述的模块库工艺流程。如图21、图22、图29、图39和图40所示，接下来，在NMOS器件的顶部构建一层或多层传统金属布线层，接着那个晶圆就被视为受主晶圆或“外壳”晶圆808，对PMOS器件进行层切，并利用其中一个低温流程进行构建。接着可重复操作这个低温流程，形成另外一层PMOS或NMOS器件层，等等。
如图53A至53E所示，可使用上述工艺流程构建压缩3D CMOS按地址寻址存储器(CAM)阵列。CAM芯片的示意图见图53A。读取SRAM芯片受到文字行晶体管M5和M6的控制，其中M6被标记为5332。读取晶体管控制着位线5342和位线杆型线5340的连接。用M1或M25304将两个交叉耦合的倒相器M1-M4拉高至Vdd 5334，再通过晶体管M3或M45306拉到接地5330上。匹配线5336将比较电路的符合或不符合状态传输给匹配地址解码器。检测线5316和检测小节线5318选择用于地址检索的比较电路芯片，并将下拉晶体管M8和M105326的栅极接地5322。SRAM状态读取晶体管M7和M95302栅极被连接到SRAM芯片节点n1和n2上，以将SRAM芯片的状态读入比较电路芯片。下文中所述的3D结构将利用第三维的这些连接线。
3D CAM芯片(未显示金属)的上层NMOS俯视图见图53B；3D CAM芯片(显示金属)的上层NMOS俯视图见图53C；3D CAM芯片X方向的横截面图见图53D；Y方向的横截面图见图53E。NMOS文字线存取晶体管M65332被连接到位线杆型线5342(带有NMOS金属1的N+接点)上。NMOS下拉晶体管5306被NMOS金属1的N+接点连接到接地线5330上，并连接到背板N+接地层上。NMOS金属1中的位线5340和晶体管绝缘氧化物5300如图所示。接地层5322被带入上层NMOS金属-2上的芯片中。Vdd电源5334被带入PMOS金属-1上的芯片中，并通过P+接点连接到M25304上。STI上的PMOS多晶硅至STI接点5314上的底部NMOS多晶硅将M25304的栅极和M45306的栅极连接起来，说明SRAM 3D交叉耦合的方法，并通过PMOS金属-15312连接至比较芯片节点n1。通过PMOS P+至NMOS N+接点5320将M2和M4的普通漏极与位线读取晶体管M6连接起来，通过PMOS金属-1 5310将节点n2连接到M9栅极5302并通过金属将其连接到STI接点5308上的栅极。上层NMOS对比芯片接地下拉晶体管M10栅极5326被连接到检测线5316，并借助NMOS金属-2连接到STI接点上的栅极多晶硅。上层NMOS金属-2中的检测线5318将直通接点5324连接到上层NMOS层中的M8的栅极。上层NMOS金属-2中的匹配线5336连接到M9和M7的漏极侧。
还可以构建其他类型的压缩3D模块库，从而使NMOS和PMOS器件层之间存在一层或多层金属布线，并垂直构建一个或多个器件。
如图63A至63G所示构建压缩3D CMOS八输入NAND芯片。NAND-8芯片的示意图和2D布局图见图63A。八个PMOS晶体管6301源极6311被连接在一起，并连接到V+电源上。两个PMOS漏极被连接在一起6313，其中一个连接到NMOS A漏极，另外一个连接到输出Y上。输入A至H被连接到一个PMOS栅极一个NMOS栅极上。输入A被连接到PMOS A栅极和NMOS A栅极，输入B被连接到PMOS B栅极和NMOS B栅极。依次类推，输入H被连接到PMOS H栅极和NMOS H栅极。输出Y、PMOS漏极和接地层之间的八个NMOS晶体管采取串联方式连接。下文中所述的3D结构将利用第三维的这些连接线。
3D NAND-8芯片(未显示金属，带水平NMOS和PMOS器件)的俯视图见图63B；芯片X方向的横截面图见图63C；Y方向的横截面图见图63D。带垂直PMOS和水平NMOS器件的NAND-8的俯视图见图63E；X方向的横截面图见图63F；Y方向的横截面图见图63H。附图63B至63D以及图63E至63G中所示的实例中的同功结构也可以使用相同的参考编号。八个PMOS源极6311在PMOS硅层中被连接在一起，并在PMOS金属1层中通过金属接点的P+连接到V+电源金属6316。使用对穿P+将NMOS A漏极和PMOS A漏极6313被连接到N+接点，并连接到PMOS金属2中的输出Y电源金属6315上，同时再通过PMOS金属16215连接到PMOS漏极接点上。PMOS金属26314上的输入A将6303连接到PMOS A栅极和NMOS A栅极上，NMOS A栅极通过STI上的PMOS栅极将其连接到STI接点6314上的NMOS栅极上。其他所有的输入均以类似的方式连接到P和N栅极上。NMOS A源极和NMOS B漏极在NMOS硅层上被连接在一起6320。NMOS H源极6232被NMOS金属1的接点连接到接地线6318上，并连接到背板N+接地层上。晶体管绝缘氧化物6300如图所示。
如图64A至64G所示构建压缩3D CMOS八输入NOR芯片。NOR-8芯片的示意图和2D布局图见图64A。PMOS H晶体管源极6411被连接到V+电源。NMOS漏极被连接在一起6413，并连接到PMOS A的漏极和输出Y上。输入A至H被连接到一个PMOS栅极和一个NMOS栅极上。输入A 6403被连接到PMOS A栅极和NMOS A栅极上。所有NMOS源极均接地6412。在栅极堆叠层、PMOS G中，PMOS H漏极连接6420到下一个PMOS源极，依次类推。下文中所述的3D结构将利用第三维的这些连接线。
3D NOR-8芯片(未显示金属，带水平NMOS和PMOS器件)的俯视图见图64B；芯片X方向的横截面图见图64C；Y方向的横截面图见图64D。带垂直PMOS和水平NMOS器件的NAND-8的俯视图见图64E；X方向的横截面图见图64F；Y方向的横截面图见图64G。PMOS H源极6411通过金属接点的P+被连接到PMOS金属1层中的V+电源金属6416上。PMOS H漏极连接6420到PMOS硅层中的PMOS G源极。通过NMOS金属-1接点的N+将NMOS源极6412全部接地，并且连接到N-基片金属线6418上以及背板N+接地层上。利用STI上的栅极将PMOS金属-2上的输入A连接到PMOS和NMOS栅极6403，接着再连接到STI接点6414上的栅极上。利用NMOS金属-26415将NMOS漏极全部连接到NMOS A漏极和PMOS A漏极6413，P+将其连接到N+、PMOS金属-2接点6417(连接到输出Y上)。图64G讲述了利用垂直PMOS晶体管将堆叠源极和漏极紧密地连接起来，并形成图64E中所示的压缩区芯片。晶体管绝缘氧化物6400如图所示。
从而可构建CMOS电路，其中在两个硅层上构建各种电路芯片，使电路面积更小，晶体管布线内部和之间距离更短。由于布线成为功耗和速度的主导因素，面积越小的压缩电路可使终端器件的功耗更低、速度更快。
技艺一般的人会认为本文件中利用典型的逻辑栅极和存储器芯片作为代表电路介绍了多个不同的工艺流程。技艺高超的人会进一步考虑在各个设计中使用哪个流程。可能会产生模块库，具备设计过程中所需的所有必要的逻辑功能，这样不管是在单独的设计中还是采取相同流程的其他设计中都可以很容易地再次使用这些芯片。技艺高超的人还会在既定的设计中采用多种不同的设计风格。例如，可采用高度相同的芯片(本行业中常说的标准芯片)构建逻辑芯片模块库。或者，可生成在较长的连续晶体管插接条中使用的模块库，这就是技术中常说的栅控阵列。在另外一个实例中，可构建芯片模块库，在手工或自定义设计中使用，这种做法在本技术中也很常见。例如，在另外一个备用实例中，在特定的设计中可使用为设计方法量身的逻辑芯片模块库，这是个设计选择的问题。如果模块库用在3D IC的相同层上，选择的模块库可使用同样的工艺流程。3D IC的不同层次上可使用不同的工艺流程，在单独的设计中可为各个层次选择一个或多个芯片模块库。
本技术中还常使用计算机程序产品。这些产品存储在计算机可读取介质上，在数据处理系统中使用，可使设计过程自动化，通俗点说就是计算机辅助设计(CAD)软件。技艺一般的人会考虑采用与CAD软件兼容的方式设计芯片模块库的优点。
技艺一般的人会认识到在设计过程中使用的一种或多种工艺流程或生成I/O芯片的模块库、模仿功能芯片、各种类型的完整存储块以及其他的电路，这些模块库应与CAD软件兼容。阅读本说明书之后，很多其他的用途和实例对技艺高超的人有启发作用。因此，本仅受限于附加的权利要求。
此外，如上文所述，如果在一层或多层薄薄的硅层上构建了电路芯片，并且享有密集、垂直的直通硅互联层，利用这种密集的3D技术的金属化层的设计方案可进行完善，具体如下。图59展示了硅集成电路金属化设计方案的现有技术。传统的晶体管硅层5902通过接点5904被连接到第一层金属层5910上。这种互联接点对和金属线的尺寸通常处于该技术流程节点的光刻和蚀刻能力的最小线分辨力。它通常被称为“1X”设计规则金属层。一般情况下，下一层金属层也遵循“1X”设计规则、金属线5912、5905下方的通孔和5906上方的通孔(将金属5912连接到5910或5914上都可以)。接着，接下来的几层金属层通常做成最小光刻和蚀刻能力的两倍，被称为“2X”金属层。其金属更厚，具有更高的载流能力。可采用图59中的与通孔5907匹配的金属线5914以及与通孔5908匹配的金属线5916对此进行说明。因此，5918的金属通孔(带5909)和5920(带粘结焊盘开口5922)代表“4X”金属化层，其中平面和厚度尺寸比2X和1X层更大、更厚。1X或2X或4X层的精确数量常常会变化，主要取决于互连层的需求和其他的要求；然而，一般的流程是金属线、金属间隔的尺寸越大，作为金属层的通孔离硅晶体管越远，越靠近粘结焊盘。
如图60所示，可对3D线路的金属化层设计方案进行改善。第一个单晶硅或多晶硅器件层6024可被理解为上述3D模块库芯片的NMOS硅晶体管层，也可理解为传统的逻辑晶体管硅基片或层。采用接点6010将“1X”金属层6020和6019连接到硅晶体管，采用通孔6008和6009使其互相连接或者连接到金属线6018上。通过通孔6007将2X层与金属6018相连，通过通孔6006将2X层与金属6017相连。通过通孔6005将4X金属层6016与同在4X层上的金属6015相连。然而，现在通孔6004是根据2X设计规则构建的，使金属线6014也处于2X层。金属线6013和通孔6003也符合2X设计规则，满足其厚度要求。通孔6002和6001与金属线6012和6011相连，符合1X最低设计规则的尺寸和厚度要求。接下来，根据1X最低设计规则构建所述PMOS层切硅6022的硅通孔6000，并提供顶层的最高密度。1X或2X或4X层的精确数量常常会变化，主要取决于电路面积和载流金属化设计规则和设计折衷。层切上层晶体管层6022可以采取本文说明的任意一种低温器件。
如果切出层无法透过较短波长光，因此也就无法检测到对准标志以及分辨力为一纳米或数十纳米的图像，原因在于切出层或其载子或基片座的厚度。可使用红外(IR)光学和成像技术进行对准。然而，其分辨力和对准能力可能不能令人满意。在本实例中，在层切流程中生成了对准窗口，可以使用较短波长光进行对准。
如图111A所示，在普通工艺流程开始要使用施主晶圆11100(使用通过淀积方式、离子注入和退火、氧化、磊晶生长、同时使用上述方法、或者其他半导体加工步骤和方法形成的导电层11102、半导电材料或绝缘材料进行预加工)。在层11102成型之前或之后也可采取层切分界平面(例如，氢注入切割平面)对施主晶圆11100进行预加工，或者采取前文所述的方法使其变薄。首先对对准窗口11130进行光刻和等离子体/反应式离子蚀刻，然后再填充较短波长的透明材料(例如二氧化硅)，并通过化学-机械打磨(CMP)使其平面化。或者，可采取化学-机械打磨(CMP)方法使施主晶圆进一步变薄。对准窗口11130的施主晶圆的尺寸和布局取决于在将施主晶圆11100粘结到受主晶圆11110上时所使用的对准计划的最大未对准公差，以及受主晶圆未对准标志11190的布局位置。可在层11102成型之前或之后对准窗口11130进行加工。受主晶圆11110可以为预加工的具有全功能电路的晶圆，或者是带有预先切出层的晶圆，或者是空白载子或保持晶圆或者是其他类型的基片，也可以称为目标晶圆。例如，受主晶圆11110和施主晶圆11100可以为单晶体硅晶圆或者绝缘衬底上的硅(S0I)晶圆或者绝缘上覆锗(GeOI)晶圆。受主晶圆11110金属连接焊盘或插接条11180和受主晶圆对准标志如图所示。
施主晶圆11100和受主晶圆11110粘结表面11101和11111可通过淀积、打磨、等离子体或湿式化学处理方法用于晶圆粘结，促进晶圆与晶圆之间粘结成功。
如图111B所示，带层11102的施主晶圆11100、对准窗口11130和层切分界平面11199接下来可翻过来，具有较高的分辨力，然后对准到受主晶圆对准标志11190并粘结到受主晶圆11110上。
如图1111C所示，在层切分界平面对施主晶圆11100进行切割或者使其变薄到层切分界平面，使施主晶圆11100的部分、对准窗口11130和预加工层11102对齐并粘结到受主晶圆11110。
如图111D所示，施主晶圆剩余部分11100可通过打磨或蚀刻的方式移除；可对切出层11102进一步加工，生成施主晶圆器件结构11150。施主晶圆器件结构11150与受主晶圆对准标志11190精确对齐。对准窗口11130’可进一步加工至对准窗口区11131。这些施主晶圆器件结构11150可使用穿层过孔(TLV)11160，以连理方式将施主晶圆器件结构11150连接到受主晶圆金属连接焊盘或插接条11180上。由于切出层11102很薄，厚度大约为200nm或更薄，可以很容易地将TLV加工成普通的金属和金属之间的通孔。上述TLV的直径达到最高技术水平，例如几纳米或者数十纳米。
图111D中高密度TLV 11160或本文件中该类TLV的另外一种用法是通过传热将有源电路产生的热量从一层传到TLV连接的另外一层，例如从施主层和装置结构传到受主晶圆或基片上。也可使用TLV 11160将传热到芯片上的热电制冷器、散热器或其他的放热器件上。可主要利用3D IC上的TLV部分进行电耦合，也可将其主要用于传热。在很多情况下，TLV既可用于电耦合也可用于传热。
由于层都堆在3D IC上，单位面积的功率密度会增加。单晶硅的传热功能在150W/m-K时最弱。二氧化硅(现代硅集成电路中最常见的电绝缘体)在1.4W/m-K时传热功能最弱。如果3D IC堆叠层上不放有散热器，则底部芯片或层(离散热器最远)对那个散热器的传热功能最差，原因是从底层散发出来的热量必须穿过其上方芯片或层的二氧化硅和硅。
如图112A所示，散热层11205在薄薄的二氧化硅层11203顶层淀积，而二氧化硅层在基片11202的互联金属化层11201的顶部表面上淀积。散热层11205可包括等离子体增强化学气相沉积类金刚石碳(PECVD DLC)，其传热性为1000W/m-K，或者其他的传热材料，例如化学气相沉积(CVD)石墨烯(5000W/m-K)或铜(400W/m-K)。散热层5015的厚度大约在20纳米至1微米之间。最理想的厚度范围是50纳米至100纳米，绝缘体是散热层11205导电率最理想的配件，能够确保直通层通孔满足设计规则规定的最小直径。如果散热层可导电，需要将TLV的开口适当放大，使得非导电覆盖层在TLV的导电芯淀积之前在TLV壁上淀积。或者，如果散热层11205可导电，可对其进行掩蔽并蚀刻，为直通层通孔提供接合焊盘，并在焊盘周围提供较大的用于传热的栅极。散热层还可用作其上方或下方电路的接地平面或电源中继线和接地母线。氧化层11204可发生淀积(也可将其平面化，以填充传热层中的间隙)，以便为晶圆与晶圆氧化物之间的粘结做好准备。受主基片11214可包括基片11202、互联金属化层11201、薄薄的二氧化硅层11203、散热层11205和氧化层11204。如前文所述，层切之后，在准备晶体管和电路(例如，无结型、RCAT、V形槽和双极)成型的过程中，可使用晶圆大小的掺杂层加工施主晶圆基片11206。如使用注入法，可在注入之前生长或淀积屏蔽氧化层11207，以确保在注入过程中硅免受污染，并为后期晶圆之间的粘合提供氧化层。通过氢离子注入、“离子切割”或前文所描述的其他方法可在施主晶圆基片11206中形成层切分界平面11299(图中虚线部分)。如前文所讨论的内容，在为晶体管成型做准备的过程中，施主晶圆11212可包括施主基片11206、层切分界平面11299、屏蔽氧化层11207和其他的层(未显示)。如前文所述，施主晶圆11212和受主晶圆11214均用于晶圆粘合，并在低温(低于400℃)下在氧化层11204和氧化层11207的表面粘合在一起。可通过切割或打磨或前文所述的工序(例如离子切割或其他的方法)将层切分界平面11299上方的施主晶圆部分11206移除，从而形成剩余的切出层11206’。或者，可使用前文所述的方法先构建施主晶圆11212，例如使用取代栅极(未显示)进行离子切割，再层切出至受主基片11214上。现在晶体管已全部或部分形成，并与前面形成的受主晶圆对准标志(未显示)和直通层通孔对齐。这样，带有集成散热层的3D IC就构建好了。
如图113所示，一组电源栅极和接地栅极(例如底部晶体管电源栅极和接地栅极11307和顶部晶体管电源栅极和接地栅极11306)可通过直通层电源通孔和接地通孔11304连接在一起，并通过热耦合方式连接到非导电散热层11305上。如果散热层是导电体，要么它只能用作接地平面，要么利用电源板和接地片在TLV的接合焊盘之间形成图形。对电源栅极和接地栅极的密度以及电源栅极和接地栅极的直通层通孔进行设计，以提高3D IC堆叠层中所有电路的某些传热总热阻。粘结氧化物11310、印刷电路板11300、封装散热层11325、底部晶体管层11302、顶部晶体管层11321和散热器如图所示。这样，带有集成散热器、散热层以及电源栅极和接地栅极的直通层通孔的3D IC就构建好了。
如图113B所示，在图113A的3D IC结构的侧壁上可形成导热材料(例如PECVD DLC)，从而形成侧壁热导体11360，可用于侧壁的热量排除。底部晶体管层电源栅极和接地栅极11307、顶部晶体管层电源栅极和接地栅极11306、直通层电源通孔和接地通孔11304、撒热层11305、粘结氧化物11310、印刷电路11300、封装散热层11325、底部晶体管层11302、顶部晶体管层11312和散热器11330如图所示。
每个晶体管独立成型也促使使用硅之外的其他材料构建晶体管。例如，可用过直接层切或淀积和使用缓冲复合物(GaAs和InAlAs，起到缓冲硅和III-V晶格失配的作用)的方式在上述的一层或多层3D层上使用薄薄的III-V复合量子井沟槽(例如InGaAs和InSb)。这样就形成了高迁移率晶体管，能够单独优化p和n沟槽的晶体管，这就解决了在同一个基片上同时加入n和p III-V晶体管的集成难题，也解决了在同一个基片上将II-V晶体管与传统硅晶体管集成的难题。例如，第一层硅晶体管和金属化层通常不能暴露在高于400℃的高温下。III-V复合物、缓冲层和掺杂物所需的加工温度通常要超过400℃的界限。通过使用前文所述以及图14、图20至29以及图43至45中介绍的预淀积、掺杂、退火层施主晶圆成型和随后的施主至受主晶圆层切技术，可在硅晶体管和电路顶部构建III-V晶体管和电路，不会损坏下方的硅晶体管和电路。此外，即使在将要集成的异质材料(例如硅和III-V复合物)中存在应力失配现象，也可以通过垂直处于异质材料层之间的氧化层或特殊缓冲层缓和应力失配现象。此外，这种方法还可以集成光电元件、通信器件以及通过传统硅逻辑晶体管、存储晶体管和硅电路加工的数据通路。除了硅之外，还可以使用锗单独构建各个晶体管层。
应当注意到，可在很多应用中使用这项3D IC技术。通过使用图21至35中所述的技术，图15至19中展示的各种结构构建在“基础”上，可能位于主层或第一层或外壳层的下方。这些结构同样也可以在“顶层”上制造，可能位于主层或第一层或外壳层的上方。
还应注意的是3D可编程系统，其逻辑构造大小由切割平铺阵列的晶片决定，如图36所示，可利用与图14有关关于‘基础’的‘单片集成电路’3D技术，或通过图21所示的适用的‘尖端的’35技术，添加IO芯片或记忆芯片，如图11所示。所以很多情况下利用TSV构造3D可编程系统更可取，也有时候利用‘基础’或‘尖端的’技术更好些。
本文中，如果基板晶片，传输晶片或供体晶片通过开裂和化学机械抛光变薄，这里还有其它方法可用来使晶片变薄。例如，可利用硼植入和退火在硅基板上创造一层表面，使之变薄，从而产生一层潮湿的化学刻蚀阻止平面。干刻蚀，如卤气团粒束，可用来使硅基板变薄，接着用氧气团簇使硅基板变得光滑。这些变薄技术可因工艺流程需要，为满足合适厚度和表面光滑度，或单独使用或综合利用。
图9A通过9C举例说明了一种3维-3D复合模具整合构建IC系统及利用穿硅过孔构造方法。图9A举例说明通过所有的模具来构建一个总体跨模连接，使穿硅过孔保持继续垂直。
图9B举例说明了类似大小的模具构建3D系统。图9B表明，穿硅过孔404在所有模具构造标准接口中处于同样的相对位置。
图9C图解了不同尺寸模具的3D系统。图9C还说明了利用引线粘合连接所有与外部链接的IC系统3只模具。
图10A是美国现有技术，即专利7,337,425连续阵列晶片的示意图。磁泡102表示连续阵列的循环区块，连线104表示水平和垂直的潜在切割线。区块102可能按照带潜在切割线104-1的图10B102-1或带并行转换器嵌条106的图10C来构造，并行转换器嵌条106是区块102-2和潜在切割线104-2的组成部分。
通常逻辑器件包括各种各样数量众多的逻辑元件，存储器和I/O芯片。现有技术的连续阵列允许在同样晶片外界定模具大小，由此逻辑元件也会相应变化，但逻辑元件，I/O芯片和存储器间的三向比率很难变化。此外，存储器类型多样，例如有静态随机存储器(SARM)，动态随机存取内存(DRAM)，闪存等，I/O芯片也是形式多样，例如并行转换器。一些应用程序可能仍需要其它功能，如处理程序，数字信号处理，模拟功能等。
根据本项发明的实例，它可以采用一种不同的方法。不是试图把这些功能融合在一个可编程模具上，因为这需要大量昂贵的掩模组，而是利用穿硅过孔来构造可配置系统。这项“集成电路和垂直整合打包”技术已成为美国专利6,322,903，并于2001年11月27日颁发给Oleg Siniaguine和SergeySavastiouk。
根据本项发明的实例，可建议利用区块的连续排列集中某一项或几项功能。接着，在3D集成电路系统通过整合每一种区块的期望数值来构建终端系统。
附图11A为一个晶片上的实际掩模示意图，晶片包括可编程逻辑1100A指示的现场可编辑门阵列区块。晶片为可编程逻辑的连续阵列。1102为潜在切割线，用以支持在一个掩模组上构建不同的模具和逻辑。这种模具可用作图12所示3D系统中1202A、1202B、1202C或1202D的基础。作为本发明的一种替换物，这些模具可用来传送大多数逻辑，所期望的存储器和I/O芯片也可通过其他模具获得，模具间通过穿硅过孔连接。应注意很多情况下并没有钢线，甚至在切割线108中从未用过。这种情况下，起码为了逻辑模具，可以用专用掩模，根据所希望模具大小，通过连接未用过的潜在切割线来连接单个区块。实际的切割线也可称为干线。
应注意的是，在通常情况下晶片上的蚀刻是通过反复投射完成的，投射以“高质量的电子分步重复”方式而被称之为晶片上的掩模。在很多情况下，分别考虑循环区块102间的分离更为可取，循环区块102处于掩模影像与区块的对比下，与2个投射有关。简单描述就是使用晶片，但很多情况下一个晶片仅用一个掩模于区块上。
循环区块102形式多样。对现场可编程门阵列应用程序而言，设定区块1101在0.5毫米到1毫米之间较好，这样由于未用的潜在切割线1102的原因，在终端器件大小和可接受相对区域损耗间可以保持良好的平衡。
图11A的均匀循环区块有很多优点，可编程器件可通过切割晶片至需要的器件大小来构造。它还有助于终端器件作为完整的合成器件而不仅仅是单个区块1101的集合体。图36表示一个带有潜在切割线3602且承载3601区块排列的晶片，沿着实际切割线3612被切割，从而构造一个3x3区块的终端器件3611。终端器件3611受实际切割线3612制约。
图37是终端器件3611的示意图，3611包括9个3701区块，例如3601。每个区块3701含有一个很小的微控制单元-MCU3702。此控制单元有通用的架构，例如8051，有自己的程序存储器和数据存储器。每个区块上的微控制单元将凭借其程序功能和器件正确操作所需的设定初值来寄存现场可编程门阵列区块3701。它们相互连接是为了按照优先顺序由其区块的西面或南面来控制。例如，MCU3702-11将由MCU 3702-01控制。MCU 3702-01的西面没有MCU，因此由3702-00南面的MCU控制。相应的，位于西南角的MCU3702-00没有区块MCU来控制它，它就是终端器件的主控制单元。
图38说明了一个简单的控制连接，它利用稍微改进的联合测试行动组--基于MCU架构-支持这种区块方式。每个MCU都有两个时间延迟集成输入口(TDI)，器件上的TDI3816在西侧，而MCU上的TDIb 3814在南侧。只要西侧TDI3816的输入是激活的，它就是控制单元，否则南侧的TDIb 3814就是控制单元。在本示意图中，位于西南角的3800区块将成为主控者，它所控制的输入3802会用来控制终端器件，并通过MCU3800传到其他区块。在图38的结构示意图中，终端器件3611的输出口由位于东北角3820区块的MCU连接起来，3820位于3822的测试数据输出处。这些MCU及其连接会用来寄存终端器件功能，进行初始化和测试，调试，制订时刻，及其它所希望的功能等。一旦终端器件完成了其设置和其它控制或初始化功能如测试或调试等，这些MCU可作为用户功能使用，成为终端器件操作的一部分。
构造带有MCUS的平铺现场可编程门阵列(FPGA)的另一个优点在于，它能构造带有嵌入式可编程门阵列功能的系统级芯片。一个单一区块3601可利用穿硅过孔-TSV连接到一个系统级芯片上，因此产生了独立的嵌入式可编程门阵列功能。
很明显，同样方案经改进后，用东/北(或其它正交方向组合)方向可用来有效地编写相同的优先方案。
图11B是一个晶片上的掩模位置替换示意图，晶片由结构化专用集成电路区块(ASIC)1100B组成。这种晶片可能是一种可配置逻辑芯片的连续排列。1102是潜在的切割线，用来支持构造各种模具和逻辑芯片。这种模具可用作图12中3D系统1202A、1202B、1202C或1202D的基础。
图11C是一个晶片上的另一掩模位置示意图，晶片由随机存取存储器(RAM)1100C区块组成。晶片可能是一个呈连续阵列的存储器。晶片之外的模具方块可能是3D合成系统的存储模具组件。它可能包括一个抗熔存储层或其他形式的配置技术，从而起到可配置存储模具的作用。它有可能通过多次存储器连接而得以构建，即通过多次连接穿硅过孔到可配置模具，模具在可配置系统中可用来配置存储模具的原始存储器，以达到其预期功能。
图11D是一个晶片上的另一掩模位置示意图，晶片由动态随机存储器1100D区块组成。晶片可能是一个呈连续阵列的动态随机存储器。
图11E是一个晶片上的另一掩模位置示意图，晶片由微处理器区块或微控制器核心1100E组成。晶片可能是一个呈连续阵列的处理器。
图11F是一个晶片上的另一掩模位置示意图，晶片由I/O芯片区块1100F组成，包括成组的并行转换器(SerDes)。晶片可能是一个呈连续区块状的I/O芯片。晶片之外的模具方块可能是3D合成系统的I/O芯片模具组件。它可能包括一个抗熔存储层或其他形式的配置技术如静态随机存储器，来设置可配置I/O模具的I/O芯片，从而发挥它们在可配置系统中的作用。它有可能通过多次I/O连接而得以构建，即通过多次连接穿硅过孔到可配置模具，模具在可配置系统中可用来配置I/O模具的原始I/O芯片，以达到其预期功能。
I/O电路是很好的例子，它有利于利用旧版本启动程序。通常程序驱动器是静态随机存储器和逻辑电路。它经常花很长时间才能发挥出与I/O电路，并行转换器电路，锁相环电路(PLL)，及其它线性函数相关的模拟功能。除此外，用更小的晶体管来发挥逻辑功能也有好处，I/O芯片可能需要更强的驱动和相对较大的晶体管。因此，采用老程序可能更划算，因为老程序晶片花费少而功能有效性不减。
另外一项功能是它可能对在3D系统中取出可编程逻辑模具及进入其他模具有利，它通过穿硅过孔连接，可能是时钟电路及其相关的锁相环路(PLL)，动态连接(DLL)电路和控制电路等。锁相环路和分布。这些电路经常在区域使用，也可能鉴于噪音产生而要求较高。在很多情况下它们可以利用旧程序而得以有效实施。时钟树和配电线路可能包括在I/O模具中。而通过穿硅过孔(TSVs)或光纤手段，时钟信号可以转移到可编程模具上。模具之间通过光纤手段转移数据的技术已作为美国专利6052498颁发给英特尔公司。
作为一种选择，也能利用光纤时钟分布器。这里有不少新技术可用来在硅或其他基板上构造光纤向导。光纤时钟分布器可用来使时钟信号分布使用的能源最小化，降低数字系统的失真和噪声。在同一模具上，与先前技术的带有逻辑芯片的集成光纤时钟分布器相比，光纤时钟可在不同的模具上构建，可通过穿硅过孔或光纤手段与数字模具连接，使之非常实用。
作为另一种选择，光纤时钟分配辅助线和一些潜在的支持性电子设备，通过利用图14和20描述的存储层转移和智能切割法的集合，例如可以实现由光信号到电子信号的转变。光纤时钟分配辅助线和一些潜在的支持性电子设备可首先在晶片1402的“基础”上构建，接着薄晶片1404利用“智能切割”可实现转变，因此所有以下初级电路的构建会接着进行。光纤时钟分配辅助线和支持性电子设备能在存储层1404晶体管的处理过程中经得起高温。
与图20有关的，光导和合适的半导体结构(稍后会在上面处理支持性电子设备)要在存储层2019上提前设立。利用“智能切割”流，它可以转移到晶片808上做完全处理。为了“智能切割”需要，光导应能经得起离子2008注入，而支持性电子设备在循环中会终结，这一情况与图21到35，图39到94相似。这意味着时钟信号的登陆目标需要容纳约1微米的转向存储层2004的位移来做预加工-初级电路和上层808。在很多设计中这种位移是可以接受的。作为一种选择，支持性电子设备的基座会在存储层2019上预制，存储层和支持性电子设备的最终循环一起转移后，光导才得以构建，这一情况与图21到图35，图39到94相似。另一种选择是通过利用图21到35，图39到94相似的循环，在加工完晶片后组装支持性电子设备。接着可利用支持性电子设备上的存储层转移在低温下来构建光波导器。
正因为晶片的这些功能，才能支持大容量的非专利产品生产。与乐高积木相似，很多不同的可配置系统可以用各种各样的逻辑存储器和I/O芯片来构建。除了图11A展示的替代方案外，图11F也有很多功能可以创建并合并到3D可配置系统中。如图像传感器，模拟，数据采集功能，光电器件，非易失性内存等。
3D系统采用穿硅过孔后的另一项功能是功率调节。在很多情况下，它可以关闭集成电路不运作状态下的部分电源。当外部模具的电源电压可能高时，利用穿硅过孔连接(TSVs)的外部模具的功率控制分布器是有好处的，因为它使用了旧程序。电源电压高可以使受控模具的功率分配更容易，更好控制。
可配置系统的部件可由一个或多个供应商构建，供应商应就标准具体接口允许模具混合与匹配方面达成一致。
可以为一般市场需求或顾客特别需要定做3D可编程系统。
本专利实例的另外一个优点是它可以与不同的程序混合匹配。利用前沿技术程序的存储器是有好处，但可以通过成熟技术(如上面讨论的)的旧程序使用I/O芯片及模拟功能模具。
图12A至12E说明了集成电路系统，是3D系统内及模具图形中集成电路系统或带多种模具选择的可配置系统的示意图。图12E侧面展示了3D结构。少数几个模具如1204E、1206E、1208E被放置在同一基础1202E上，这使相对更小的模具可以放置在同一个母模上。如模具1204E可能并行转换器模具，而模具1206E可能是模拟数据采集模具。在不同晶片上利用不同的程序组合这些模具比在一个系统上合成它们要好。模具相对较小时，要把它们并排放置(如图12E)而不是一个摞一个地层叠(图12A-D)放置。
穿硅过孔技术在不断改进。在早期，过孔的直径是10微米，现在已发展到不到直径不到1微米。不过，利用这一技术在模具中水平连接的密度仍然比垂直连接的密度大很多。
本发明的另外一种用途是逻辑存储器部分被分解为多个模具，模具大小相等，可集成到一个3D可配置系统中。同样的，也可以把存储器划分为多个模具，其他功能也可如此。
关于3D合成的最新进展表明了，晶片结合及切割这些结合晶片的有效方式。这种组配方式会形成如图12A或图12D的模具结构。对3D组配技术来说，有不同大小的模具或许更好。而且，将逻辑功能分解到垂直合成的模具里可用来降低重负荷电线的平均长度，如时钟信号，数据总线，转而这些器件会提高性能。
本项发明的另一变化是，连续阵列经改编后(见图10和11)，用于通用逻辑器件甚至3D集成电路系统。对此先进的器件设计来说，需考虑蚀刻的局限性。因此，规则结构是合适的选择，各存储层可以最适宜的样式构建，多数情况下是每次一个方位。除此外，高度垂直连接的3D集成电路系统可通过分离逻辑存储器和I/O芯片到专用存储层来完成有效构建。对仅有逻辑存储层而言，其结构如图76和图78所示，可以充分利用，如图84所阐释。这样，循环逻辑模式8402可能会组合为完全的掩模。图84A阐明了图78B逻辑单元的一个循环模式，此模式循环8x12次。图84B阐明了统一逻辑循环更多次，至填满一个掩模。用以构建逻辑范围的多种面模可用以3D集成电路的多重逻辑存储层及多重集成电路。这种循环结构可包括逻辑存储器P和N晶体管，及其相应的接触层，甚至是连接基础层的着陆带。紧接着这些逻辑范围的互联层，或依设计自定或部分自定，全凭设计方法。自定的金属互联可以使逻辑范围在切割线区域保持不用。也可用一个切割线面模来蚀刻切割线8404中未用的晶体管，如图84C所示。
连续逻辑范围可用任何样式晶体管，包括以前展示的。对以前提到的某些3D存储层转换技术来说，其另外一个优点是，可以为了减少3D定制集成电路制造成本，而选择提前构造大容量的晶体管。
同样，一个存储器范围可作为一个完全附有掩模的连续循环存储器结构而构建。多数存储器的非循环组件可以是地址译码器，有时是电流检测线路。这些非循环组件可利用基础存储层或覆盖存储层上的逻辑晶体管来构建。
图84D-G是静态随机存储器(SRAM)范围的示意图。它阐明了由字线(WL)8422和位线(BL.BLB)8424和8426控制的6个常规晶体管静态随机存储器(SRAM)单元8420，通常静态随机存储器位线的设计很紧凑。
通用的连续阵列8430可以是静态随机存储器(SRAM)位单元8420的掩模字段范围，其中晶体管存储层甚至金属1存储层可基本上在所有设计中使用。图84E阐明了连续阵列8430，其中4x4的存储器区块通过蚀刻8434周围的单元而确定。存储器可通过定制金属面模如金属2和金属3定做。为控制存储器区块，字线8438和位线8436可通过逻辑范围下面或上面的过孔来连接。
图84F说明逻辑结构8450可以在逻辑范围上构建，来驱动字线8452。图84G说明逻辑结构8460可以在逻辑范围上构建，来驱动字线8462。附图84G还说明读取电流检测线路8468可以从位线8462上，读取存储器内容。与之相似，其它存储器结构可从未被授权的存储器范围上，利用未被授权的存储器范围来构建，存储器范围接近于预期存储器结构。类似对比下，其它存储器如闪存或动态随机存取内存(DRAM)可包括存储器范围。而且，存储器范围可在投影模具边缘被蚀刻以规定切割线，这一点与图84C所示的逻辑范围相似。
如利用不同功能的多层存储层构建3D集成电路，可以根据本项发明实例，通过利用存储层转移技术来组合3D存储层，其预制组合的器件可由，行业标准穿硅过孔技术来连接。
本发明的另一特点是，可以为任意逻辑提供成品修补。这里的3D集成电路技术，能利用多层逻辑存储层构建十分复杂的逻辑3D集成电路。在此集成电路中，修补集成电路制造中任意的常见缺陷可能使人很满意。修补重复结构为人熟知，且常用于存储器中，这一点请看图41。另一点是修补任意逻辑为目前的3D集成电路技术和直接写取电子束技术特征提供支持，如由日本爱德万株式会社，富士通公司微电子和Vistec提供的技术。
图86A说明了待修补的3D逻辑集成电路。它包括3个逻辑存储层8602，8612，8622和上存储层要修补的8632。每个逻辑存储层都有基本输出数据，触发电路可以传递给8632。8632最初包括一个未授权逻辑晶体管的循环结构，这一点与图76和78所示相似。
图87说明了为可修理的3D集成电路逻辑设计的触发电路。此触发电路8702除包括正常的输出8704外，还包括通往上存储层的支路8706，修补逻辑存储层8632.每个触发电路，有两条线源自8632，也就是修补输入8708和控制8710.通向触发电路8712的正常输入可通过专门设计的多路转换器8714来选择正常输入8712，只要顶层控制8710是浮动的。不过一旦顶层控制8710活性降低，多路转换器8714可以选择修补输入8708。故障输入的影响可能比主要输入数据要大。修补会恢复所有所需逻辑以替换类似情况下的故障输入。
插入新输入还有多种选择，包括利用可编程性，如无需顶控制线8710，一次性可编程部件将原始输入8712的多路转换器8714，切换至所需输入8708。
在建造方面，3D集成电路晶片可通过全扫描检验。如果检测到有缺陷，可应用修补程序。利用设计数据库，可将修补逻辑设立在上层存储层8632。只要在顶层存储层有效，修补逻辑可进入所有基本输出。因此，那些需要修补的输出可用于有缺陷的精确逻辑的重构。重构逻辑可增强某些功能，如驱动器变大或金属线强度变大，以弥补长线的升降起伏。修补逻辑作为故障逻辑‘圆锥’的实际代替者，可利用顶层存储器上的为授权晶体管来构建。带有定制金属层的顶层存储器通过利用直接写取电子光束定制，金属层为晶片上的每个模具所确定。替代者信号8708可以连接合适的触发电路，并通过顶层控制信号8710的活性降低而变得有活性。
修补流程也可用于增强性能。如晶片测试包括测时，那么一个表现缓慢的逻辑‘圆锥’可能以类似方式被替换为前面段落描述的故障逻辑‘圆锥’。
图86B是3D集成电路的示意图，在其中设计的扫描链使其仅限于一层存储层。此限制使每层存储层在构建时可以测试，在很多方面也有用。如电路层结束后接着测试表现糟糕，可移除晶片不再继续构建糟糕基础上的3D电路层。另外，可构建模块化设计，因而下面的转移电路层包括基础故障层的替换模块，与图41的建议类似。
图86A和86B所涉及的发明元素，需要在制造阶段进行晶圆检测，如果检测时探测到晶圆，对于与检测晶圆有体接触的碎片有关联。图86C是一个无接点自动自测的实施例，示意图。借助环形天线86C02，RF到DC转换电路86C04和电源装置86C06，无接点电源收集元件就可收集相关电路上的电磁能，从而产生必要的电源电压来运行自检测电路以及待测的各种3D IC电路86C08。或者，使用一块小型的光伏电池86C10将光束能量转换成电流，再经由电源装置86C06转换成所需的电压。一旦电路通电，微控制器86C12就能对所有现有电路86C08进行全扫描检测。自测方式有两种选择：全扫描或BIST(内建自测)。检测结果可通过无线电模块86C14传输到位于3D IC晶圆外部的基本装置上。这种无接点晶圆检测可用于图86A和图86B中引用的测试或其它应用，例如晶圆对晶圆或晶粒对晶圆的TSV接合。无接点检测的替换运用，可应用到本发明的不同组合中。举例子来说，载流子晶圆法可用来产生晶圆传送层，而晶体管以及连接它们的金属层却构成了功能电子电路。这些功能电路通过无接点检测验证固有场；若可能的话，完成修复动作或激活内部冗余。然后通过层转移，经检测的功能电路层就会转移到另一加工晶圆808上，再利用之前介绍的一种方法进行连接。
根据成品率修复设计方法论，几乎全部主要输出信号8706会增长，而几乎全部主要输入信号8712会被来自顶端的8708信号所代替。
而成品率修复设计方法论的一个额外优势在于：在一个设计和另一个设计之间再利用逻辑层的能力。举例来说，3D IC系统的某一层包括一个WiFi收发器，而这种电路正被完全不同的3D IC所需要。因此，在新设计中再用同样的WiFi收发器是很有利的，只通过将接收器作为新的3D IC设计层之一来达到不用重新设计和节省掩膜等NRE(一次性费用)的目的。亦可在许多其他功能中应用再用原理，使得3D IC趋向于旧式的接合功能，即PC(印刷电路)板。为了保证该概念的顺利实施，最理想的方式就是制定一个适用于连接上下线路的连通性标准。
这些概念的其他应用方式包括，使用上层调整实际装置的时钟及其不同制造元件来达到修改时钟计时的目的。扫描电路可用来测量时钟脉冲相位差并报备给一个外接设计工具。外接设计工具在时钟修改电路施加下，可进行定时修改，再利用直读式电子束形成晶体管和上层电路，从而通过时钟修改，实现3D IC终端产品的较佳成品率和性能水平。
借助3D结构增加复杂系统成品率的另一方法，就是在上下叠加的两层上复制同一设计，并使用与上述识别和更换异常逻辑锥方法一样的BIST设计技术。这应证明，在生产阶段使用一次性或难以逆转的修复结构(例如反熔丝或直读式专用电子束)，即使成品率很低，也能非常有效的修复大量IC。通过下文图114中所述的基于内存的修复结构，相同的修复方法也可为，每一加电顺序(加电次序)下需要自我修复能力的系统提供帮助。
图114是对这个概念的可能实施例的示意图。两个上下叠加的逻辑层11401和11402基本上采用一样的设计。这个设计(所有层都一样)基于扫描，而且直接或通过外接试验器进行通讯的各层11451和11452都包含有BIST控制器/检验器。11421是一个具有代表性的第一层触发器(FF)，在第2层上有一个相应的FF 11422，分别受馈于各自相同的逻辑锥(logic cones)11411和11412。触发器11421的输出通过垂直连接11406耦合到复用器11431的A输入和复用器11432的B输入，而触发器11422的输出则通过垂直连接11405耦合到复用器11432的A输入和复用器11431的B输入。每个输出复用器各自从控制点11441和11442起受控，而复用器输出则驱动各自每层的下个逻辑阶段。因此，不管是逻辑锥11411和触发器11421还是逻辑锥11412和触发器11422，可编程地或选择性地耦合到每层的下个逻辑阶段。
采用存储单元、反熔丝或任何其他定制件(比如直读式电子束机器专做的金属丝-Direct-Write e-Beam machine)，实施复用器控制点11441和11442。若采用存储单元，那么它的内容可存储在ROM、闪存或其它非易失性存储媒介中，或存储在3D IC或在系统启动、复位或系统维修请求时所部署，并加载内容的系统中。
一旦启动，BCC初始化所有复用器控制程序，来选择输入A并在每层设计上，运行诊断试验。通过扫描和BIST技术确定每个逻辑层上的故障触发器(FF)，只要一对相应的FF没有同时出现故障，BCC就可以与彼此进行通讯(直接或通过一个外接试验器)来确定哪个运行良好的FF使用，并设计复用器控制程序11441和11442。
如果复用器控制程序11441和11442借助存储单元可重编程序，那么测试和修复过程可在每次启动或请求时发生，从而实现3D IC在电路中的自我修复。如果复用器控制程序只可以编程一次，那么诊断和修复过程的实现则需借助外接设备。请注意，上文图86C中所述的无接点测试和修复技术就可在这种情况下得到应用。
这个概念的另一实施例：在图87中描述的FF输入处采用复用8714。在那种情况下，如果存在的话，就可同时使用FF的Q和反向Q。
所属技术领域的专业人员知悉，这种从两个几乎一模一样并上下叠加的部件中二选一的修复法，可应用于除上述FF外的其它部件中。例子包括但不限于，模拟块、I/O、存储器和其他部件。在这种情况下，工作输出的选择需要专门的复用技术(多路复用技术)，但该技术的本质保持不变。
所属技术领域的专业人员将同时知悉，一旦两层的BIST诊断完整，那么与用来确定复用器控制程序相同的机构，也可用于选择性地切断逻辑层未使用部分的电源，从而节约功耗。
但本发明的另一不同之处在于：借助三模(或更高)冗余(“TMR”)等冗余理念在飞速(快速)修复中采用了垂直堆垛法。TMR在高可靠性行业是一个非常有名的理念，其中，每个电路各生产三份，它们的输出部分则通过多数表决电路。只要TMR模块中不出现超过一个单个故障，那么该TMR系统就可继续无故障运行。设计TMR IC时的一个主要问题就是当电路增至三倍时，那么互连会大大变长导致系统运行减慢，而且路线选择也变得更加复杂，导致系统设计的进度减缓。TMR的另一个主要问题就是由于相比变大的设计尺寸导致设计工艺昂贵，而市场却有限。
垂直堆垛法为复制每一顶部系统映像提供了一个自然解决方案。图115对含有三层11501 11502 11503的系统进行了说明，其中组合逻辑复制到逻辑锥11511-1、11511-2和11511-3中，而FF复制到11521-1、11521-2和11521-3。本段中的其中一层11501包含了多数表决电路11531，其在本地FF输出11661和垂直堆垛的FF输出11552和11553间进行了判决，从而产生一个需要分配到11541-1、11541-2和11541-3等所有逻辑层的最终容错FF输出。
所属技术领域的专业人员会知悉，配置变化是可以实现的，比如将一个独立层分配到表决电路，使得各层11501、11502和11503在逻辑上保持一致；将表决电路再定位到FF的输入而不是输出上；或将冗余的复制范围扩大到至少3次以上(和叠加层)。
上述设计三模冗余(TMR)的方法都同时提到了所述缺点。第一，因为TMR的存在，基本上每一层中都没有额外的布线拥挤，且每一层的设计可在单个映像而不是三重映像中优化实行。其次，通过三个原始映像的垂直堆垛及在图115中任一层、所有三层或一个独立层上增加一个多数表决电路的方式，在非高可靠性市场实施的任何设计，可用最少的精力实现TMR的设计转换。TMR电路可带着已知现有错误(TMR冗余掩盖)从工厂发运或增加一个修复层来修复任何已知错误，从而保证更高的可靠性。
截至目前所讨论的实施例主要涉及，将3D IC发货给客户前的成品率提升以及工厂修复问题。本发明的另一方面则是当产品率中部署3D IC时提供冗余和自我修复。这是一个理想的产品特征，因为即使在工厂中运行无误，检测产品中还是会出现缺陷。例如，缺陷原因可能为延迟的故障机构，如晶体管的故障栅极介质演变成栅极和底层晶体管源极、漏极或基极之间的短路问题。组装完成后，晶体管在厂测试运行无误，但随着时间和施加的电压和温度，缺陷可演变成故障，可在随后的现场测试中发现。很多其他的延误故障机构已被世人所知。撇开延误的缺陷性质来说，若它给3D IC中带来了逻辑错误，则可采用根据本发明的随后测试进行检测并修复。
根据本发明实施例，图119对以11900表示的3D IC进行了说明。3D IC11900包含两层，分别以第1层和第2层表示，在图中以虚线区分开来。第1层和第2层可通过本技术已知的方法接合到一个3D IC中。第1层和第2层之间的信号可通过硅通孔技术(TSV)或其它的间层技术实现电耦合。第1层和第2层各自包含一个半导体装置层，叫做晶体管层，而其相关的互连(在一个或多个物理金属层中实现)则叫做互连层。一个晶体管层和一个或多个互连层称为电路层。第1层和第2层各自可包含装置和互连的一个或多个电路层，视设计方案而定。
尽管在结构详图中有差异之处，3D IC 11900中的第1层和第2层大致上采用的是相同的逻辑功能。在一些实施例中，第1层和第2层使用与所有层相同的掩模进行各自封装，来降低生产成本。而在另外一些实施例中，一个或多个掩模层还是存在微小的偏差。例如，针对在各层上产生不同逻辑信号的一个逻辑层来说还是存在选择的，这告诉第1层和第2层上的控制逻辑块这样一个事实，它们是各自重要情况下第1层和第2层的控制器。层间的其它差异之处依设计情况而存在。
第1层包含控制逻辑11910，代表性扫描触发器11911、11912和11913及代表性组合逻辑云11914和11915，而第2层包含控制逻辑11920，代表性扫描触发器11921、11922和11923及代表性逻辑云11924和11925。控制逻辑11910和扫描触发器11911、11912和11913耦合到一块形成了一条扫描链，以上述描述的方式来群组扫描测试组合逻辑云11914和11915。而控制逻辑11920和扫描触发器11921、11922和11923也耦合到一块形成了一条扫描链，来群组扫描测试组合逻辑云11924和11925。控制逻辑块11910和11920耦合到一块来协调在两个层上进行的测试。在一些实施例中，控制逻辑块11910和11920可测试自身或彼此。若其中一个坏了，另一个还可控制第1层和第2层上进行的测试。
所属技术领域之通常知识者将乐于看到，图119中扫描链的代表性特征的前提是实际设计中数以百万计的触发器形成多个扫描链，而且本文公开的发明原理适用，不受设计的大小和范围的影响。
如前述实施例，第1层和第2层扫描链可用于工厂不同测试用途。例如，第1层和第2层可各自有一个相关的修复层(图119中未体现)，用来校正封装过程中第一次出现在第1层或第2层上的缺陷逻辑锥或逻辑块。或者，第1层和第2层共用一个修复层。
图120对适用于本发明一些实施例的典型扫描触发器12000(图中虚线框中部分)进行了解释说明。扫描触发器12000用于图119中的扫描触发器11911、11912、11913、11921、11922和11923。图120中的是D型触发器12002，它有一个耦合到扫描触发器12000Q输出的Q输出以及一个耦合到复用器12004输出的D输入，以及一个耦合到CLK信号的时钟输入。复用器12004也有耦合到复用器12006输出的第一数据输入，耦合到扫描触发器12000SI(扫描输入)输入，以及耦合到SE(扫描启动)信号的选择输入。复用器12006也有耦合到扫描触发器12000的D0和D1输入的第一和第二数据输入，及一个耦合到LAYER_SEL信号的选择输入。
SE、LAYER_SEL和CLK信号未显示耦合到扫描触发器12000的输入端上以避免公开的过度复杂化-特别是像图119这样的图纸，其中扫描触发器12000的多个例子表明且明确布线会转移正表述理念的注意力。在实际设计中，所有三个信号均典型地耦合到扫描触发器12000每一相应的电路中。
确定时，SE信号将扫描触发器12000处于扫描模式导致复用器12004栅极控制SI输入到D型触发器12002的D输入。由于该信号在扫描链中转向所有的扫描触发器12000，从而将它们连接到一块组成一个移位寄存器，使得向量移入，测试结果移出。当SE不确定时，复用器12004选择复用器12006的输出到D型触发器12002的D输入。
CLK信号作为一个“内部”信号出现，因为它的起点会由于设计选择的问题，各个实施例都会不一样。在实际设计中，一个时钟信号(或其变形体)经特殊布线至其功能域中的每个触发器。在一些扫描测试总体结构中，函数运算时，第三个复用器(图120中未体现)会从域时钟中选择CLK；扫描测试时，则会从扫描时钟中选择。在这些情况下，SCAN_EN信号将特殊耦合到第三个复用器的选择输入上，这样D型触发器12002就能同时在扫描和函数运算模式下正确计时。在其他扫描总体结构中，扫描时钟处于测试模式时刻采用功能域时钟，无需额外的复用器。所属技术领域之通常知识者知悉，许多不同的扫描总体结构已被人所熟知，并意识到任何给定实施例中的特殊扫描总体结构，将视设计选择而定，而不会限于本发明内容。
LAYER_SEL信号决定了，正常操作模式下扫描触发器12000的数据源。如图119所示，输入D1耦合到扫描触发器12000所在某层(第1层或第2层)逻辑锥的输出上，而输入D0耦合到另一层相应逻辑锥的输出上。LAYER_SEL的缺省值是逻辑值-1，选择了同一层的输出。每个扫描触发器12000有其独特的ALYER_SEL信号。这使得一层上的缺陷逻辑锥接受其在另一层上对应锥的可编程或选择性更换。在这种情况下，被更换的耦合到D1的信号称为故障信号，而更换它的耦合到D0的信号则称为修复信号。
图121A对以12100表示的典型3D IC进行了说明。与图119实施例一样，3D IC 12000包含两层，分别以第1层和第2层表示，在图中以虚线区分开来。第1层包含第1层逻辑锥12110、扫描触发器12112和XOR门12114，而第2层则包含第2层逻辑锥12120、扫描触发器12122和XOR门12124。图120中的扫描触发器12000可用于扫描触发器12112和12122，尽管SI和其他内部连接未在图121A中得到体现。第1层逻辑锥12110的输出(图形中以DATA1表示)分别耦合到第1层扫描触发器12112的D1输入和第2层扫描触发器12122的D0输入。同样地，第2层逻辑锥12120的输出(图形中以DATA2表示)分别耦合到第2层扫描触发器12122的D1输入和第1层扫描触发器12112的D0输入。扫描触发器12112和12122分别有各自的LAYER_SEL信号(未体现在图121A中)，以与图120中说明的相同方式在D0和D1输入之间进行选择。
XOR门12114有耦合到DATA1的第一个输入，第二个耦合到DATA2的输入以及耦合到信号ERROR1的输出。同样地，XOR门12124耦合到DATA2的第一个输入，第二个耦合到DATA1的输入以及耦合到信号ERROR2的输出。如果DATA1和DATA2上信号的逻辑值不同，ERROR1和ERROR2将取逻辑值-1，表示存在逻辑错误。如果DATA1和DATA2上信号的逻辑值相同，ERROR1和ERROR2将取逻辑值-0，表示不存在逻辑错误。所属技术领域之通常知识者知悉这里所影射的假设是：逻辑锥12110和12120中的一个才会同时坏掉。既然第1层和第2层已经经过了工厂测试、验证并在一些实施例中进行了修复，那么两个在现场出现故障的逻辑锥的统计相似性，即使未经任何因子修复也是不可能的，从而证实了这个假设。
在3D IC 12100中，可视设计选择需要以很多不同的方式进行测试。例如，时钟突然中止，ERROR1和ERROR2信号的状态在系统维修阶段以抽查方式进行监测。或者，中止运行并根据每个向量所做的对比运行扫描向量。在一些实施例中，采用BIST测试方案中常用的线性反馈移位寄存器，来产生用于循环冗余校验的伪随机向量。这些方法都涉及停止系统运行并进入测试模式。实时监测可能错误情况的其他方法将在下文进行探讨。
为了实现3D IC 12100的修复，专门做了2次测定：(1)错误逻辑锥的位置，和(2)两个相应逻辑锥中的哪个在该位置运行无误。因此，尽管还有其他方法，还是要用到ERROR1和ERROR2信号的监测方法以及触发器12112和12122LAYER_SEL信号的控制方法。在一个实际实施例中，需要LAYER_SEL信号状态的读写方法，用于工厂测试来证明第1层和第2层均运行无误。
特别是，每个扫描触发器的LAYER_SEL信号可保存在可编程单元中，例如易失性存储电路犹如一个锁存器存储一比特二进制数据(未体现在图121A中)。在一些实施例中，每个可编程单元或锁存器的正确值可在系统启动、系统复位或请求时作为系统维修的常规内容进行测定。或者，每个可编程单元或锁存器的正确值，可在更早时候测定并储存在闪存等非易失性媒介或通过3D IC 12100内部的可编程反熔丝进行保存，或者这些值也可以存储在3D IC 12100部署所在系统的其他地方。在那些实施例中，存储在非易失性媒介的数据可以某一方式从其存储位置读取并写到LAYER_SEL锁存器中。
用不同的ERROR1和ERROR2监测方法是可能的。例如，可通过每层上独立的移位寄存器链(未体现在图121A中)来捕获ERROR1和ERROR2值，尽管这会引起大面积损失。或者，ERROR1和ERROR2信号可各自耦合到扫描触发器12112和12122(未体现在图121A中)，在测试模式下捕获后移出。这可能会减少扫描触发器制造费用，但还是很昂贵。
如果匹配读写存储LAYER_SEL信息锁存器必要的电路时，就可进一步降低ERROR1和ERROR2信号的监测成本。在一些实施例中，例如，LAYER_SEL锁存器可耦合到相应的扫描触发器12000并通过扫描链读写其数值。或者，逻辑锥、扫描触发器、XOR门和LAYER_SEL锁存器可通过使用同一寻址电路进行编址。
图121B是通过在3D IC 12100中编址监测ERROR2和控制其相关LAYER_SEL锁存器的电路示意图。图121B包括3D IC 12100，即图121A中讨论的第2层电路的一部分，包含扫描触发器12122和XOR门12124。第1层上包括一个大致相同的电路(未体现在图121B中)，涉及扫描触发器12112和XOR门12114。
图121B也包括LAYER_SEL锁存器12170，其通过LAYER_SEL信号耦合到扫描触发器12122。存储在锁存器12170中的数据值决定了，扫描触发器12122在正常运行下会采用哪个逻辑锥。锁存器12170耦合到COL_ADDR线12174(列地址线)、ROW_ADDR线12176(行地址线)和COL_BIT线12178。这些线用与所属领域已知的技术中任一SRAM电路相同的方式来读写锁存器12170的内容。在一些实施例中，会存在一条互补的带反二进制数据的COL_BIT线(未体现在图121B中)。在逻辑设计中，不管采用的是全定制设计、半定制设计、门阵列还是ASIC设计或其他设计方法，扫描触发器都不会像存储单元在存储区采用的方式一样，整齐地排成行列。在一些实施例中，可借助工具将扫描触发器分配到，以编址为目的的虚行列中，然后不同的虚行列就会，以设计中任何其他信号相同的方式进行布线。
采用包含N型通道晶体管12182、12184、12186和P型通道晶体管12190和12192的电路，就可以在与锁存器(latch)12170一样的地址上读取ERROR2线12172。N型通道晶体管12182包括一个耦合到ERROR2线12172的栅极端子、一个耦合到地面的源极端子和一个耦合到N型通道晶体管12184源极的漏极端子。N型通道晶体管12184包括一个耦合到COL_ADDR线12174的栅极端子、一个耦合到N型通道晶体管12182的源极端子和一个耦合到N型通道晶体管12186源极的漏极端子。N型通道晶体管12186包括一个耦合到ROW_ADDR线12176的栅极端子、一个耦合到N型通道晶体管12184漏极的源极端子和一个经由线12188耦合到P型通道晶体管12190漏极和P型通道晶体管12192栅极的漏极端子。P型通道晶体管12190包括一个耦合到地面的栅极端子、一个耦合到正电源的源极端子和一个耦合到线12188的漏极端子。P型通道晶体管12192包括一个耦合到线12188的栅极端子、一个耦合到正电源的源极端子和一个耦合到COL_BIT线12178的漏极端子。
如果图121B中的ERROR2专线12172未编址(即，要么COL_ADDR线12174等同于接地电压电平(逻辑值-0))，要么ROW_ADDR线12176等同于接地电压电源的电压电平(逻辑值-0)，那么包含三个N型通道晶体管12182、12184和12186的晶体管叠层是不导电的。当N型通道晶体管叠层不导电时，那么作为一个较弱的上拉器件，P型通道晶体管12190会起到将线12188上的电压电平，拉到正电源电压(逻辑值-1)的作用，从而使P型通道晶体管12192不导电，给COL_BIT线12178带来高阻抗。
较弱的下拉器件(未体现在图121B中)耦合到COL_BIT线12178上。当耦合到COL_BIT线12178的所有存储单元，显示高阻抗时，此下拉器件就会将电压电平，拉至地面(逻辑值-0)。
如果图121B中的特定ERROR2线12172编址(即，COL_ADDR线12174和ROW_ADDR线12176位于正电源电压电平(逻辑值-1))，那么包含三个N型通道晶体管12182、12184和12186的晶体管叠层，在ERROR2的逻辑值为-0时不导电，在ERROR2逻辑值为-1时导电。这样的话，ERROR2的逻辑值就能，通过P型通道晶体管12190和12192传播到COL_BIT线12178上。
图63B的编址方案的一个优势在于：通过对行和列的同步编址，以及所有列位线12178的监控，就能实现广播就绪模式。当所有列位线12178为逻辑值-0时，所有ERROR2信号为逻辑值-0，表示第2层上没有坏掉的逻辑锥。随着现场可校错误的相对变少，通过使用扫描触发器方法，就能节省大量的错误定位时间。如果一条或多条位线为逻辑值-1，那么故障逻辑锥只会存在于那些列上，而行地址则会快速循环找到它们的准确地址。这个方案的另一优势在于：在启动或复位状态下，大量或所有LAYER_SEL锁存器，可同时快速初始化到缺省值逻辑值-1。
在故障逻辑锥(若有的话)存在的每个位置，缺陷被隔离到一个特定层上，这样的话，正确运行的逻辑锥就能被位于第1层和第2层上的相应扫描触发器选择。如果3D IC 12100或外部系统中有一个大的非易失性存储器，那么自动测试码生成(ATPG)向量，就会以与工厂修复实施例一样的方式，得到应用。在这种情况下，扫描本身具有确定位置和正确运行层的能力。不幸的是，这个扫描需要大量的向量以及相当大的非易失性存储器，而这种存储器并不是在所有实施例中都具备。
采用某一形式的内建自测(BIST)方法的优势在于内含于3D IC 12100中，而不需要存储大量的测试向量。不幸的是，BIST测试倾向于“合格”或“不合格”判断，虽然知道有错误的存在，但却不是特别擅长诊断故障的位置或性质。幸运的是，在上述错误信号监测过程中结合BIST技术和相应的设计方法，就能快速确定LAYER_SEL锁存器的正确值。
图122为3D IC中采用的例，参阅图119中的11900和图121A中的12100等逻辑设计典型部分的示意图。逻辑设计可见带有大体相同门级实施例的第1层和第2层。最好是设计中的所有触发器(未体现在图122中)，采用与图120中扫描触发器12000相似或相同的扫描触发器。最好每层上的所有扫描触发器，与另一层上的相应扫描触发器有一定的互连性，结合图121A一同表述。最好每个扫描触发器都配备一个相关的错误信号生成器(比如XOR门)，来检测错误逻辑锥和LAYER_SEL寄存器的存在，从而控制哪个逻辑锥受馈于正常运行模式下的触发器，结合图121A和121B一同表述。
图122中有一个典型的逻辑功能块(LFB)12200。典型的是，LFB 12200有很多输入，实施例参考号为12202，以及很多输出，实施例参考号为12204。最好LFB 12200以层次结构方式设计，表明它具有特殊的较小逻辑功能块，在文中以12210和12220具体说明。与视为处于层次结构较高级的LFB 12200顶层的电路相比，LFB 12210和12220的内部电路视为处于层次结构的较低级。LFB 12200仅为举例用。很多其他配置也是可能的。而LFB 7500内部，至少(至多)会有两个初始化的LFB。而且未体现在图122中的LFB 12200内部，也会有初始化的独立逻辑门和其他电路，以避免公开的过度复杂化。LFB12210和12220具有内部初始化较小的模块，在层次结构中形成甚至更低的级别。同样地，逻辑功能块12200其自身，也可在另一LFB中以总体设计层次结构中甚至更高的水平得到初始化。
LFB 12200中包括线性反馈移位寄存器(LFSR)电路12230，以所属领域为人所熟知的技术方法，为LFB 12200生成伪随机输入向量。在图122中，一比特LFSR 12230与LFB 12200的每个输入12202相关。如果输入12202直接耦合到一个触发器上(最好与12000相似的扫描触发器)，那么该扫描触发器在更改后，就能具备额外的LFSR功能来生成伪随机输入向量。如果输入12202直接耦合到组合逻辑上，它就会在测试模式下截取，而其值则由测试期间LFSR 12230中的一个相应比特确定并取代。或者，LFSR电路12230将在测试期间截取所有输入信号，而不考虑其连接到内部LFB 12200的电路类型。
因此在BIST测试中，LFB 12200的所有输入，可采用LSFR 12230生成的伪随机输入向量。根据此项技术所知，LSFR 12230可为单个LSFR或多个较小的LSFR，具体情况视设计选择而定。LSFR 12230优选采用一个本原多项式，来生成一个最大长度序列的伪随机向量。LSFR 12230需要播种到一个已知数值，这样的话伪随机向量的序列，就是确定性的。播种逻辑可采取LSFR12230触发器内部的价格便宜的方法，并通过响应复位信号等方式进行初始化。
LFB 12200中还包括循环冗余校验(CRC)电路12232，来生成响应LFSR12230，以此项技术中已被人熟知的的方式，生成的伪随机输入向量而产生LFB 12200输出的特征。在图122中，一比特CRC 12232与LFB 12200的每个输出12204相关。如果输出12204直接耦合到一个触发器(最好是与12000相似的扫描触发器)，那么该扫描触发器在更改后，就能具备额外的CRC功能来生成特征。或者，CRC的所有比特会消极监控输出，不管LFB 12200内部的信号来源。
因此在BIST测试中，LFB 12200的所有输出可在分析后，确定响应LSFR12230生成的伪随机输入，响应提供的刺激源的正确性。根据此项技术可知，CRC 12232可为单个CRC或多个较小的CRC，具体情况视设计选择而定。根据此项技术可知，CRC电路为LSFR的特殊情况，它的附加电路能将观察到的数据，并入基极LSFR生成的伪随机码序列中。CRC 12232优选采用一个本原多项式，来生成一个最大序列的伪随机编码。CRC 12232需要播种到一个已知数值，这样的话伪随机输入向量生成的特征，就是确定性的。播种逻辑可采取LSFR 12230触发器内部的价格便宜的方法，并通过响应复位信号等方式进行初始化。测试完成后，将CRC 12232中的数值与特征已知值对比。如果CRC 12232中的所有比特都匹配，则识别有效，而且LFB 12200视为运行无误。如果CRC 12232中的一个或多个比特不匹配，则识别无效，而且LFB12200视为运行有误。预期特征的值可采取CRC 12232触发器内部的价格便宜的做法，并与响应一个评价信号的CRC 12232进行内部比较。
如图122所示，LFB 12210包含LFSR电路12212、CRC电路12214和逻辑功能12216。由于它的输入/输出结构与LFB 12200的输入/输出结构类似，则可采用相同的方式更小的比例进行测试。如果12200初始化成一个具有相同输入/输出结构的更大块，12200就可作为那个更大块的一部分进行测试或单独测试，具体情况视设计选择而定。如果没有单独测试的必要，那么层次结构中的所有块，也不一定非得具备输入/输出结构。有一个例子就是说明LFB 12220在LFB 12200中初始化，而LFB 12220在输入上没有LFSR电路，在输出上没有CRC电路，并且是与LFB 12200剩余部分同时测试的。
本技术领域之技术普通者知悉，其它BIST测试方法在此项技术中被人熟知，而且任意一种方法都能用来确定，LFB 12200运行良好或有故障。
通过使用块BIST方法，来修复像图121A中3D IC 12100的3D IC，将该部件放在测试模式下，比较第1层和第2层上各个扫描触发器12000的DATA1和DATA2信号，并对上述实施例中描述的ERROR1和ERROR2合成信号进行监控，或在可能的情况下采用其他方法进行监控。故障逻辑锥的位置，是根据它在逻辑设计层次结构中的位置而决定的。例如，如果故障逻辑锥位于LFB 12210内部，那么只有那个块的BIST程序，才可同时在第1层和第2层上运行。两次测试的结果决定了，哪个块(并暗示哪个逻辑锥)运行良好，哪个块运行有障碍。然后相应扫描触发器12000的LAYER_SEL锁存器就可设置，这样每个锁存器都能接收到来自功能逻辑锥的修复信号，而忽略故障信号，从而在短期内无需昂贵ATPG测试的情况下，完成普通硬件成本的层测定。
图123介绍了一个选择性的实施例，具备独立逻辑锥的现场修复能力。一个以12300表示的典型3D IC包含两层，分别以第1层和第2层表示，在图中以虚线区分开来。第1层和第2层用此项技术中已知的方法，粘合到一起形成3D IC 12300并借助TSV或其它间层互连技术进行了互相连接。第一层由控制逻辑块12310，扫描触发器12311和12312，复用器12313和12314，及逻辑锥12315组成。同样地，第2层由控制逻辑块12320，扫描触发器12321和123222，复用器12323和12324及逻辑锥12325组成。
在第1层中，扫描触发器12311和12312与控制逻辑块12310串联耦合，形成了一条扫描链。扫描触发器12311和12312可以是此项技术中已知的，一种普通类型的扫描触发器。扫描触发器12311和12312的Q输出各自耦合到，复用器12313和12314的D1数据输入上。典型的逻辑锥12315有一个输出耦合到复用器12313的典型输入上，另一个输出耦合到扫描触发器12312的D输入上。
在第2层，扫描触发器12321和12322与控制逻辑块12320串联耦合形成了一条扫描链。扫描触发器12321和12322可以是此项技术中已知的，一种普通类型的扫描触发器。扫描触发器12321和12312的Q输出各自耦合到复用器12323和12324的D1数据输入上。典型的逻辑锥12325有一个输出耦合到复用器12323的典型输入上，另一个输出耦合到扫描触发器12322的D输入上。
扫描触发器12311的Q输出耦合到，复用器12323的D0输入上，扫描触发器12321的Q输出耦合到，复用器12313的D0输入上，扫描触发器12312的Q输出耦合到，复用器12324的D0输入上，且扫描触发器12322的Q输出耦合到，复用器12314的D0输入上。控制逻辑块12310以一种协调层间测试功能的方式，耦合到控制逻辑块12320上。在一些实施例中，控制逻辑块12310和12320可自行测试或彼此测试，且当其中一个出现故障时，另一个也能同时控制两层上的测试。这些层间耦合可通过TSV或其它层间互连技术得到实现。
第1层上的逻辑功能与第2层上的逻辑功能大体一致。3D IC 12300在图123中的实施例与3D IC 11900在图11900中的实施例相似，主要区别在于：在图120的典型扫描触发器12000和图119的3D IC 11900中，用于逻辑锥替换的层间可编程或选择性交叉耦合的复用器，位置是紧跟扫描触发器后面，而不是在前面。
图124是以12400表示的典型3D IC的示意图，它也是采用这种方法作图的。一个典型的3D IC 12400包含两层，分别以第1层和第2层表示，在图中以虚线区分开来。第1层和第2层接合到一块形成3D IC 12300，并借助TSV或其它间层互连技术进行了互相连接。第1层由第1层逻辑锥12410，扫描触发器12412，复用器12414和XOR门12416组成。同样地，第2层由第2层逻辑锥12420，扫描触发器12422，复用器12424和XOR门12426组成。
第1层逻辑锥12410和第2层逻辑锥12420实行，大致一样的逻辑功能。为了检测发现故障逻辑锥，在测试模式下分别于扫描触发器12412和12422中捕获逻辑锥12410和12420的输出。扫描触发器12412和1262的Q输出在图124中分别以Q1和Q2表示。借助XOR门12416和12426来比较Q1和Q2，从而分别生成错误信号ERROR1和ERROR2。复用器12414和12424各有一个耦合到，层选择锁存器(未体现在图124中)的选择输入，这个锁存器优选，位于相应复用器所在层内，而复用器则相对在邻近范围内，使得Q1和Q2选择性或可编程的耦合到DATA1或DATA2上。
根据图121A、121B和122所描述实施例中的，所有ERROR1和ERROR2评价方法，可用来评价图124中的ERROR1和ERROR2。同样地，一旦评价ERROR1和ERROR2，就能将正确值应用到，复用器12414和12424的层选择锁存器中，从而实现逻辑锥替换，若必要的话。在这个实施例中，逻辑锥替换时也包括替换相关扫描触发器。
图125A给出的是一个采用更加经济的方法，来实现现场修复的典型实施例。一个以12500表示的典型3D IC 12400包含两层，分别以第1层和第2层表示，在图中以虚线区分开来。第1层和第2层各自包含至少一个电路层。第1层和第2层用此项技术中已知的方法，接合到一块形成3D IC 12500并借助TSV或其它间层互连技术，进行了互相连接。每一层还包括一个逻辑功能块12510实例，每个实例又反过来构成一个逻辑功能块12520实例。以一种类似与图122中LFB 12200所述的方法，LFB 12520在其输入(未体现在图125A中)上包含LSFR电路，在其输出(未体现在图125A中)上包含CRC电路。
LFB 12520的每一实例都有很多，与输入相关的复用器12522，以及与输出相关的复用器12524。而这些复用器则以第1层或第2层上的对应部分，可编程或选择性地替换，第1层或第2层上的LFB 12520全部实例。
在启动、系统复位或来自3D IC 12500内部控制逻辑的请求，或3D IC12500部署所在系统的其它地方的请求时，即可对层次结构中的不同块进行测试。处于层次结构任一电平，并具有BIST能力的故障块，都可被另一层上的对应实例可编程并选择性地替换。由于是在封锁电平确定的，则这个决议可由每个块(未体现在图125A中)上的BIST控制逻辑局部做出，尽管还需协调层次结构中的较高电平块，有关多数复用器12522在设计层次结构中同一范围内的多次修复情况下，将输入提供给功能性LFB 12520的哪一层。由于第1层和第2层优选出厂时，完全可操作或几乎完全可操作，则可采用一个简单的方法就能，指定两层中的一层，比如第1层作为主要功能层。之后，每块的BIST控制器会局部协调，并决定哪个块拥有经由第1层复用器12522和12524耦合到，第1层的输入和输出。
本技术领域之技术普通者知悉，采用这种实施例就能节省大量空间的做法。例如，由于取代，独立逻辑锥而只对LFB进行了评价，那么每个与图120中复用器12006，和图124中复用器12414一样的独立触发器层间，选择复用器就能与图121B中的LAYER_SEL锁存器12179一同移除，因为这个功能现由，图125A中的多数复用器12522和12524实现，所有复用器都可通过平行的一个或多个控制信号，进行控制。同样地，错误信号生成器(例如图121A中的XOR门12114和12124以及图124中的12416和7826)和需要读取它们的任一电路(例如将它们耦合到扫描触发器)，或图121B中的编址电路也应移除，因为在这个实施例中，全部逻辑功能块，而不是独立逻辑锥，被替换了。
甚至在一些实施例中也可将扫描链移除，尽管这是设计选择决定的。在将扫描链移除的实施例中，工厂测试和修复也必须依赖块BIST电路。当检测发现不良块，修复层就必须用电子束静心制作一个全新的块。特别是，由于有更多的图样需要成形，这比制作替换的逻辑锥费时多了，而且空间节约量需要与测试时间损失比较，从而确定经济上可行的方案。
移除扫描链时，会附带设计早期调试和样机阶段的风险，因为BIST电路在诊断问题性质方面，还有所欠缺。若设计本身有问题，扫描测试的不存在，将加大发现和解决问题的难度，而且失去市场时机的成本非常巨大，难以量化。鉴于与本发明现场修复方面无关的原因，谨慎提示离开扫描链。
使用块BIST方法的实施例的另一优势，见图125B所述。一些较早实施例的一个优势在于，第1层和第2层上的大部分电路在正常运行期间，是有源电路。因此通过操作位于两层中一层上的唯一一个块实例，对于较早实施例来说，可大大减少功率。
图125B包括3D IC 12500，第1层和第2层，LFB 12510和12520各2个实例，以及之前探讨的多数复用器12522和12524。图125B每层同时包含一个与该层型式LFB 12520相关的功率选择复用率12530。每个功率选择复用器12530有一个耦合到，其相关LFB 12520功率端子的输出，第一个选择输入耦合到正电源(图中以VCC表示)，第二个输入一个耦合到接地电位电源(图中以GND表示)。每个功率选择复用器12530有一个耦合到控制逻辑(未体现在图125B中)的选择输入(未体现在图125B中)，并以一式二份的形式存在于第1层和第2层上，尽管它可能位于3D IC 12500内部的其它地方，或3D IC 12500部署所在系统的其它地方。
本技术领域之技术普通者知悉，有很多方法可编程或选择性地停止，位于此项技术已知的集成电路中的块，且在图125B实施例中使用的功率复用器12530，只为举例示范目的。停止LFB 12520的任一方法为本发明内容。例如，电源开关可同时用于VCC和GND。或者，当VCC从LFB 12530去耦时，可忽略GND电源开关，并允许电源节点“飘下”至地面。在一些实施例中，VCC可由一个晶体管控制，就像自身被调压器控制的源极输出器，或射极输出器，而且VCC可通过屏蔽或切断晶体管进行移除。很多其他的替代方案也是可行的。
在一些是实例中，控制逻辑(未体现在图125B中)采用，每块中存在的BIST电路，来缝合单一拷贝的设计(使用每块的多数输入和输出复用器，其功能与LFB 12520相关的多数复用器12522和12524相似)，包括所有LFB的功能性拷贝。如果映象完整，通过与它们相关的功率选择复用器(与功率选择复用器12530相似)，切断所有故障LFB和未用的功能性LFB的电源。因此，通过使用标准的二维集成电路技术，就能达到节约功率到单一拷贝设计需要的水平。
或者，如果一层，例如第1层被选定为主层，那么每块中的BIST控制器就能独立决定采用哪个型式的块。然后设定多数复用器12522和12524的设定值，从而将已用块耦合到第1层，并设定多数复用器12530的设定值来切断未用块。值得一提的是，与不采用功率选择复用器12530或等同复用器相关的实施例中，这可以节省一半功耗。
此项技术中已知的测试技术，正是扫描测试详细诊断能力与BIST测试简单性的折中做法。在采用这些方案的实施例中，每个BIST块(比典型的LFB小，但却包含数十至数百个逻辑锥)存储了少量的初态，特别是扫描触发器，而大部分的扫描触发器可使用缺省值。借助CAD工具来分析设计网表，从而确定必要的扫描触发器，完成高效测试。
在测试模式下，BIST控制器移入初值后，开始设计计时。BIST控制器有一个特征寄存器，有可能是CRC或其它电路，监控测试块内部的比特。经过预定数量的时钟周期后，BIST控制器停止设计计时，移除存储在扫描触发器内的数据，同时将它们的内容加到块特征中，并将特征与少量的存储特征(存储初态各一个)进行对比。
该方法具有的优点是，不需要大量存储扫描向量以及简单的“合格”或“不合格”BIST测试。试块没有确定的单个故障逻辑锥那么精细，但比大的逻辑功能块要粗糙的多。一般情况下，测试粒度越精细(即取代故障电路的电路尺寸越小)，那么第1层和第2层上同一试块出现延迟故障的几率就越小。一旦确定了BIST块的功能性状态，就能将合适的值，写入控制层间复用器的锁存器上，从而替换一层上的故障BIST块，若必要的话。在一些实施例中，故障和未用BIST块可切断电源，从而节省耗电量。
至今对所述不同典型实施例的探讨，关于它们自身的发现并修复静态测试模式下缺陷的逻辑锥或逻辑块，本发明实施例可找到，由于噪音或计时问题导致的故障地址。例如，在图119的3D IC 11900，和图123的3D IC 12300中，以此项技术中已知的方法，使用扫描链展开全速测试。方法一涉及通过扫描链移入向量，采用至少两个全速时钟脉冲，然后通过扫描链移出结果。这会捕获低速测试时运行无误的逻辑锥，但运行太慢却导致，不能在全时钟速度下在电路中作用。但这个方法使得慢逻辑锥的现场修复成为可能，需要存储、运行并评价扫描向量必要的时间、智能和存储容量。
另一个方法就是在启动、复位或请求时使用块BIST测试，从而在不断增长的频率中超频每块，直至出现故障，确定哪块的层型式运行较快，然后在设计的每一实例中用较快的那块来代替较慢的那块。这个方法具有与块BIST测试相关的更多普通时间、智能和存储要求，但是它还是要在测试模式下放置3D IC。
图126说明了一个实施例，即由于慢逻辑锥导致的错误在电路处于正常运行模式下可实时监测。一个以12600表示的典型3D IC包括两层，分别以第1层和第2层表示，在图中以虚线区分开来。各层包含一个或多个电路层，并接合到一块形成3D IC 12600。各层可通过TSV或其它层间互连技术进行电耦。
图126主要为耦合到单个第2层逻辑锥12620输出的电路操作上，尽管大体上一致的电路也出现在第1层中(未体现在图82中)。图126中还包括D输入耦合到，第2层逻辑锥12620输出，以及Q输出通过层间线12612(图中以Q2表示)耦合到复用器12624的D1输入的扫描触发器12622上。复用器12624有一个输入耦合到逻辑锥(未体现在图126中)的输出DATA2，另一个输入将第1层触发器通过层间线12610耦合到触发器12622(未体现在图中)的D0。
XOR门12626有一个输入耦合到Q1的第一个输入，耦合到Q2的第二个输入以及耦合到AND门12646第一次输入的输出。AND门12646，同时另一个输入一个耦合到TEST_EN线12648的第二个输入和一个耦合到RS触发器3828的设定输入上。RS触发器同时有一个输出耦合到第2层复位线12630的复位输入，另一个输出耦合到OR门12632和N型通道晶体管12638门的第一次输入。OR门12632同时有一个输出耦合到第2层OR链输入线12634的第二个输入，另一个输出一个耦合到第2层OR链输出线12636上。
第2层控制逻辑(未体现在图126中)控制XOR门12626、AND门12646、RS触发器12628和OR门12636的运算。TEST_EN线12648用来屏蔽Q1和Q2的测试过程。理想的方式，比如就是已经修复了功能性错误，Q1和Q2之间的区别已例行预期，并可能干扰定位边际计时错误的背景测试过程。
除第2层上其它逻辑锥有关的所有其它RS触发器以外，第2层复位线12630还将RS触发器12628的内部状态复位到逻辑值-0。OR门12632与第2层其它逻辑锥有关的所有其它OR门一道耦合，而形成一个大的耦合到第2层RS触发器(如图126中的12628)的第2层分配OR功能。如果所有RS触发器复位到逻辑值-0，那么分配OR功能的输出则为逻辑值-0。如果生成Q1和Q2信号的触发器之间发生逻辑状态差异，XOR门12626通过AND门12646(如果TEST_EN＝逻辑值-1)将逻辑值-1显示到RS触发器12628的设定输入上，使其改变状态并将逻辑值-1显示到OR门12632的第一个输入上，反过来在第2层分配OR功能处(未体现在图126中)产生逻辑值-1，提示控制逻辑(未体现在图中)存在错误。
控制逻辑可使用叠层的N型通道晶体管12638、12640和12642，来确定错误生成逻辑锥的位置。晶体管12638包含一个耦合到，RS触发器12628Q输出的栅极端子，一个漏极端子耦合到地面的源极端子，另一个漏极端子耦合到晶体管12640源极上。晶体管12640包含一个耦合到行地址线ROW_ADDR线的栅极端子，一个漏极端子耦合到晶体管12638漏极的源极端子和另一个漏极端子耦合到晶体管12642源极上。晶体管12642包含一个耦合到列地址线COL_ADDR线的栅极端子，一个漏极端子耦合到晶体管12640漏极上子和另一个漏极端子耦合到传感线SENSE上。
行列地址为虚拟地址，因为在逻辑设计中，触发器的位置不会整齐地排列在行列中。在一些实施例中，借助计算机辅助设计(CAD)工具来修改网表，以正确对每个逻辑锥进行编址，然后ROW_ADDR和COL_ADDR信号就能像设计中的其它信号一样布线。
这就产生了一种控制逻辑循环经过虚拟地址空间的有效方法。如果COL_ADDR＝ROW_ADDR＝逻辑值-1且RS触发器状态为逻辑值-1，那么晶体管叠层将控制SENSE＝逻辑值-1。因此，逻辑值-1只发生在RS触发器捕获错误的虚拟地址位置。一旦发现错误，RS触发器12628就可与第2层复位线12630一起复位到逻辑值-0，从而可以发现可能的另一错误。
设计控制逻辑以许多方法中的一种方法处理错误。例如，记录错误并在同一个逻辑锥位置反复出现逻辑错误时进入测试模式，确定该位置是否需要修复。这是一个处理只因噪音问题，而偶尔出现故障，但在正常测试下，测试合格的边际逻辑锥导致的间歇错误的好方法。或者，可在收到第一次错误通知时采取行动，具体情况视设计选择而定。
根据上述图27，在逻辑锥水平采用三模冗余(TMR)，也可作为一个有效的现场修复法运行，尽管它确实产生了高水平的冗余，掩盖而不是修复了由于延迟故障机构或边际慢逻辑锥而产生的错误。如果利用工厂修复，来确认每层上所有等同的逻辑锥在3D IC出厂前测试合格，那么冗余水平将会更高。对比三层与两层，有或没有修复层的成本必须在确定应用最佳实施例时计算在内。
图127介绍了典型3D IC 12700中一个替代性的TMR方法。在图127中有很多几乎相同的层，分别表示为第1层、第2层和第3层，在图中以虚线分隔开来。第1层、第2层和第3层各自包含一个或多个电路层。并接合到一块形成了使用此项技术中已知方法的3D IC 12700。第1层由第1层逻辑锥12710、触发器12714和三者取多数(MAJ3)门12716组成。第2层包括第2层逻辑锥12720、触发器12724和MAJ3门12726。第3层包括第3层逻辑锥12730、触发器12734和MAJ3门12736。
逻辑锥12710、12720和12730统统执行几乎一样的逻辑功能。触发器12714、12724和12734偏好扫描触发器。如果存在修复层(未体现在图127中)，那么图25中的触发器2502，就能用来修复3D IC 12700出厂前的缺陷逻辑锥。MAJ3门12716、12726和12736对三只触发器12714、12724和12734的输出进行对比后，输出一个与输入大多数一致的逻辑值。如果三个输入中的两个或三个等于逻辑值-0，那么MAJ3门将输出逻辑值-1。因此当三个逻辑锥中的一个或三只触发器中的一只有缺陷，那么所有三个MAJ3门的输出就会出现正确的逻辑值。
图127中的实施例的优势之一在于：第1层、第2层或第3层可使用全部或几乎一样的掩模进行封装。另一优势在于：MAJ3门12716、12726和12736也可作为单事件翻转(SEU)过滤有效运行，从而保证上述引用的Rezgui中描述的高可靠性或抗辐射应用。
图128中的典型3D IC 12800介绍了另一个TMR实施例。在这个实施例中，MAJ3门放在逻辑锥和其各自触发器之间。图128中有几乎一样的层，分别以第1层、第2层和第3层表示，在图中以虚线分割开来。第1层、第2层和第3层各自包含一个或多个电路层并接合到一块形成了使用此项技术中已知方法的3D IC 12800。第1层由第1层逻辑锥12810、触发器12814和三者取多数(MAJ3)门12812组成。第2层包括第2层逻辑锥12820、触发器12824和MAJ3门12822。第3层包括第3层逻辑锥12830、触发器12834和MAJ3门12832。
逻辑锥12810、12820和12830统统执行几乎一样的逻辑功能。触发器12814、12824和12834偏好扫描触发器。如果存在修复层(未体现在图128中)，那么图25中的触发器2502就能用来修复3D IC 12800出厂前的缺陷逻辑锥。MAJ3门12812、12822和12832对三个逻辑锥12810、12820和12830的输出进行对比后输出一个与输入大多数一致的逻辑值。因此当三个逻辑锥中的一个有缺陷，那么所有三个MAJ3门的输出就会出现正确的逻辑值。
图128中的实施例的优势之一在于：第1层、第2层或第3层可使用全部或几乎一样的掩模进行封装。另一优势在于：MAJ3门12712、12722和12732也可作为单事件瞬态(SET)过滤有效运行，从而保证上述引用的Rezgui中描述的高可靠性或抗辐射应用。
图129中的典型3D IC 12900介绍了另一个TMR实施例。在这个实施例中，MAJ3门放在逻辑锥和其各自触发器之间。图129中有几乎一样的层，分别以第1层、第2层和第3层表示，在图中以虚线分割开来。第1层、第2层和第3层，各自包含一个或多个电路层，并接合到一块形成了使用此项技术中已知方法的3D IC 12900。第1层由第1层逻辑锥12910、触发器12914和三者取多数(MAJ3)门12912和12916组成。第2层包括第2层逻辑锥12920、触发器12924和MAJ3门12922和12926。第3层包括第3层逻辑锥12930、触发器12934和MAJ3门12932和12936。
逻辑锥12910、12920和12930统统执行几乎一样的逻辑功能。触发器12914、12924和12934偏好扫描触发器。如果存在修复层(未体现在图129中)，那么图25中的触发器2502就能用来修复，3D IC 12900出厂前的缺陷逻辑锥。MAJ3门12912、12922和12932对三个逻辑锥12910、12920和12930的输出，进行对比后输出一个与输入大多数一致的逻辑值。同样地，MAJ3门12916、12926和12936对三个触发器12914、12924和12934的输出，进行对比后输出一个与输入大多数一致的逻辑值。因此当三个逻辑锥中的一个或三只触发器中的一只有缺陷，那么所有六个MAJ3门的输出就会出现正确的逻辑值。
图129中的实施例的优势之一在于：第1层、第2层或第3层可使用全部或几乎一样的掩模进行封装。另一优势在于：MAJ3门12712、12722和12732也可作为单事件瞬态(SET)过滤有效运行，MAJ3门12716、12726和12736也可作为单事件翻转(SEU)过滤有效运行，从而保证上述引用的Rezgui中描述的高可靠性或抗辐射应用。
本发明的一些实施例，可应用到大量的商业以及高可靠性的航天航空和军事领域。用修复层，在工厂内解决缺陷的能力，结合自动解决延迟缺陷(用三层TMR实施例掩盖或用两层替代实施例代替故障电路)的能力，较之传统的二维集成电路(IC)技术相比，使更大更复杂的三维系统的产生成为可能。本发明的这些不同方面可协调目标应用领域的成本要求。
根据本发明一些实施例，为了降低3D IC的成本，在制造每层时最好使用同一掩模组。通过以适当的方式在每层上制造相同的VIAS结构，然后在对齐第1层和第2层时以预期的量进行补偿就能完成。
图130A介绍了一种通孔模式13000，位于像上述的3D IC 11900、12100、12200、12300、12400、12500和12600的第1层上。每个通孔位置13002、13004、13006和13008上的金属叠片，至少存在于第1层的上下金属层上。通孔模式13000接近第1层上的每个修复或替换复用器而发生，而通孔金属叠片13002和13004(图中以L1/D0表示第1层输入D0)耦合到那个位置的D0复用器输入上，且通孔金属叠片13006和13008(图中以L1/D1表示第1层输入D1)耦合到D1复用器输入上。
同样地，图130B介绍了一种大体上一致的通孔模式13010，位于像上述的3D IC 11900、12100、12200、12300、12400、12500和12600的第2层上。每个通孔位置13012、13014、13016和13018上的金属叠片，至少存在于第2层的上下金属层上。通孔模式13010接近第2层上的每个修复或替换复用器而发生，而通孔金属叠片13012和13014(图中以L2/D0表示第2层输入D0)耦合到那个位置的D0复用器输入上，且通孔金属叠片13016和13018(图中以L2/D1表示第2层输入D1)耦合到D1复用器输入上。
图130C为通孔模式13000和13010对齐并由一层间互连节距补充的俯视图。层间互连可通过TSV或其它层间互连技术实现。图130C中包含上述探讨的金属叠片13002、13004、13006、13008、13012、13014、13016和13018。在图130C中，第2层由位于第1层右边的一层间连接节距补充。但补充却造成，通孔金属叠片13004和13018的物理叠层。同样地，补充也会造成通孔叠层13006和13012的物理叠层。如果硅通孔技术或其它层间垂直耦合点，位于这两个重叠位置(借助单个掩模)，则将第2层的复用器输入D1耦合到第1层的复用器输入D0上，并将第2层的复用器输入D0耦合到第1层的复用器输入D1上。这正是实现图121A和123中所述实施例中，逻辑锥及功能块修复或替换所必需的层间连接拓扑技术。
图130D为采用图130A、130B和130C所述方法的结构侧视图。图130D介绍了以13020表示的典型3D IC，由层13030的两个实例组成，分别为图中以第2层表示的顶层实例和以第1层表示的底层实例。层13020的每个实例包含一个典型的晶体管13031、一个典型的接点13032、典型的金属113033、典型的通孔1 13034、典型的金属2 13035、典型的通孔213036以及典型的金属3 13037。以13000表示的虚线椭圆，指代对应于图130A和130C中通孔模式13000的第1层部分。同样地，以13010表示的虚线椭圆，指代对应于图130B和130C中通孔模式13010的第2层部分。本实例中例如TSV 13040的一个层间通孔，将第2层的信号D1耦合到第1层的信号D0。另一个层间通孔(未体现，因为它不在图130D平面内)将第2层的信号D01耦合到第1层的信号D1。根据图130D所示，当第1层与第2层相同时，第2层则由一个层间通孔节距补充，使得TSV能正确对齐每1层，但只需单个层间通孔掩模就能实现正确的层间连接。
根据上述，本发明的一些实施例中，3D IC每层上的控制逻辑最好知道是哪一层。同时每层也最好都使用一样的掩模。在一个使用一层间通孔节距补充，以正确耦合功能性和修复连接的实施例中，在控制逻辑附近安装了一个不同的通孔模型，以开发层间补充并独特地确定各层至其控制逻辑。
图131A介绍了一种通孔模式13100，位于像上述的3D IC 11900、12100、12200、12300、12400、12500和12600的第1层上。每个通孔位置13102、13104和13106上的金属叠片，至少存在于第1层的上下金属层上。通孔模式13100邻近第1层上的控制逻辑而发生。通孔金属叠片13102耦合到地面(图中以L1/G表示第1层地面)。通孔金属叠片13104耦合到名为ID的信号上(图中以L1/ID表示第1层ID)。通孔金属叠片13106耦合到电源电压上(图中以L1/V表示第1层VCC)。
图131B介绍了一种通孔模式13110，位于像上述的3D IC 11900、12100、12200、12300、12400、12500和12600的第1层上。每个通孔位置13112、13114和13116上的金属叠片至少存在于第2层的上下金属层上。通孔模式13110邻近第2层上的控制逻辑而发生。通孔金属叠片13112耦合到地面(图中以L2/G表示第2层地面)。通孔金属叠片13114耦合到名为ID的信号上(图中以L2/ID表示第2层ID)。通孔金属叠片13116耦合到电源电压上(图中以L2/V表示第2层VCC)。
图131C为通孔模式13100和13110对齐，并由一层间互连节距补充的顶视图。层间互连可通过TSV或其它层间互连技术实现。图130C中包含上文探讨的金属叠片13102、13104、13106、13108、13112、13114和13116。在图130C中，第2层由位于第1层右边的一层间连接节距补充。但补充却造成通孔金属叠片13104和13112的物理叠层。同样地，补充也会造成通孔叠层13106和13114的物理叠层。如果硅通孔技术或其它层间垂直耦合点位于这两个重叠位置(借助单个掩模)，则将第1层ID信号地面，并将第2层ID信号耦合到VCC上。而这种结构使得第1层和第2层上的控制逻辑唯一明确它们在叠层中的垂直位置。
所属技术领域之通常知识者知悉第1层和第2层之间的金属连接较大，因为它包括了更大的叠片和很多的TSV或其它层间互连。增大的尺寸有助于电源节点的对齐并保证L1/V和L2/V均处于正电源电位而L1/G和L2/G均处于节点电位。
本发明的很多实施例在三层分配中运用三模冗余(RMR)方法。在这些实施例中，最佳方式就是三层均采用一样的掩模。
图132A介绍了一种包含一个3x3阵列的TSV(或其它层间耦合技术)的通孔金属重叠模式13200。TMR层间连接发生在能自触发器，或功能块扇入或扇出的三者取多数(MAJ3)门的附近。因此在每个位置，三层各层上均采用函数f(X0、X1、X2)＝MAJ3(X0、X1、X2)，其中X0、X1和X2表示MAJ3门的三次输入。为了本专利的探讨起见，因为MAJ3门和X1及X2输入来自其它两层，X0输入一直耦合到同一层上生成的信号型式。
在通孔图案13200中，通孔金属叠层13202、13212和13216耦合到那层MAJ3门的X0输入上，通孔金属叠层13204、13208和13218耦合到那层MAJ3门的X1输入上，而通孔金属叠层13206、13210和13214耦合到那层MAJ3门的X2输入上。
图132B介绍了一个以9220表示的典型3D IC，具有三层，分别以第1层、第2层和第3层从下到上表示。在用来实行TMR相关层间耦合的MAJ3门附近，每层均包含一个通孔图案13200的实例。第2层将一个层间通孔节距补充到第1层的右侧，而第3层则将一个层间通孔节距补充到第2层的右侧。图132B中的介绍只为截取部分。当它在水平方向正确的显示两个层间通孔节距补充时，所属技术领域之通常知识者知道13200每个实例的每行通孔金属叠片与另一个实例中的同一行左右对齐。
因此，三个位置的通孔金属叠片对准所有三层。图132B显示了耦合第1层到第2层的那些位置上的三个层间通孔13230、13240和13250，以及耦合第2层到第3层的那些位置上的三个层间通孔13232、13242和13252。同一层间通孔掩模均可用于层间通孔封装阶段。
因此层间通孔13230和13232上下对齐，并耦合第1层X2MAJ3门输入，第2层X0MAJ3门输入和第3层X1MAJ3门输入。同样地，层间通孔13240和13242上下对齐，并耦合第1层X1MAJ3门输入，第2层X2MAJ3门输入和第3层X0MAJ3门输入。最后，层间通孔13250和13252上下对齐，并耦合第1层X0MAJ3门输入，第2层X1MAJ3门输入和第3层X2MAJ3门输入。由于每层中的MAJ3门X0输入是从那层驱动的，因此每个驱动器耦合到每层上的一个不同MAJ3门输入，避免驱动器短接，而每层上的每个MAJ3门接收来自三层上三个驱动器的输入。
本发明的一些实施例可应用到大量的商业以及高可靠性的航天航空和军事领域。用修复层在工厂内解决缺陷的能力结合自动解决延迟缺陷(用三层TMR实施例掩盖或用两层替代实施例代替故障电路)的能力，较之传统的二维集成电路(IC)技术相比，使更大更复杂的三维系统的产生成为可能。本发明的这些不同方面可抵消目标应用领域的成本要求。
例如，目标为不昂贵消费品的3D IC视成本为主要考虑因素，可在工厂现场修复以使成品率最大化，但不包括使短使用寿命产品成本最小化的现场修复电路。目标为较高端消费者或较低端商业产品的3D IC可在工厂修复中结合两层现场替换。目标为平衡成本和可靠性的企业级计算设备的3D IC可省略工厂修复步骤并在合格的成品率和现场修复中采用TMR方法。目标为高可靠性、军事、航天航空、空间或抗辐射应用的3D IC可采取工厂修复来保证每个电路的所有三个实例完全运行无误并在现场修复和SET及SEU过滤中采用TMR方法。用于军事市场的蓄电池驱动器件可加入电路使得器件只运行TMR三层中的一层，从而节省电池寿命，且包括一个辐射检测电路，可在运行环境发生变化时在需要时自动转换成TMR模式。在本发明范围内是可能实现很多其他组合及交替使用。
值得注意的是，本发明的很多原理也适用于传统的二维集成电路(2DIC)。例如，一个相似的两层现场修复实施例建在单层上，重工电路两个型式都在一个2D IC上，而重工型式间则采用同一个交叉连接。熔丝、反熔丝、闪存存储器等可编程技术可用来生效工厂修复和现场修复。同样地，一些TMR实施例的类似型式不管在2D IC中还是3D IC中都是独一无二的拓扑技术，若应用在单层上，则也能提高2D IC系统的成品率或可靠性。
图13为3D逻辑划分法的流程示意图。将一个逻辑设计划分为两个以上的垂直连接晶粒给布局布线-P&R工具带来了一轮新的挑战。布局布线工具是CAD软件中的一种工具，具有运算上述成库逻辑单元(以及成库其它单元)的能力。已有技术P&R工具的版式流程计划一般从布局开始，之后进行布线。但是垂直连接晶粒的逻辑设计却优先考虑了晶粒间大大减小的频率，从而产生了特殊设计流程以及专门支持设计流程的CAD软件的需要。事实上，从图13中的流程来看，3D系统是值得将一部分的布线优先。
图13的流程图采用以下术语：
M-逻辑的TSV数量；
N(n)-连到线网n的节点数量；
S(n)-线网n的中位松弛；
MinCut-一个用最少数量连接两半的线网(MC)将逻辑设计(网表)分割成两半一样大小的已知算法；
MC-连接两部分的线网数量；
K1，K2-设计者选定的两个参数。
图13中所提议的流程的一个构想是在逻辑设计中建立一份网表，从而连接数量大于K1并小于K2的节点。K1和K2是设计者选定的参数，在迭代过程中可进行修改。K1应足够高，才能限制放入网表的网数量。流程的目的是将TSV分配到紧定时约束的线网中-临界线网。同时，还有很多节点可以将布局延伸到很多的晶粒，有助于缩短总体的物理长度，满足定时约束。表中线网的数量应接近一致，但不能小于TSV的数量。相应地，K1设定值必须高，这样才能达到流程目的。K2为线网的上限，它的节点数量N(n)可成为得到特殊处理的理由。
临界线网通常借助设计静态定时分析确定关键路径以及路径上可用的松弛时间，经过路径约束到达平面规划、布局和布线工具，这样最终设计就不会因为超出要求而降级。
网表建好后，根据线网的递增松弛或中位松弛S(n)做出优先命令。然后使用划分算法，比如但不限于MinCut，设计就能分成两部分，而最高优先权线网在两部分之间等分分割。目的是为了给紧松弛的线网一个更好的机会布局地更近，从而满足定时挑战。具有高于K1节点数量的线网倾向于覆盖较大的空间，并通过延伸成三维，我们就能更好地满足定时挑战。
图13的流程图提示了一个将TSV分配到很多节点线网的迭代过程，伴随最紧凑的定时挑战或最小松弛量。
显而易见，根据逻辑所延伸的晶粒数量来看，同一个流程能调整成三向分割或任何其他的数量。
构建一个由基于反熔丝逻辑组成的3D可配置系统所带来的特征可以通过利用冗余实现成本率的增长。但对于本发明实施例的3D结构来说，甚至可以更便利，因为存储器不会随意分布在逻辑之间，却会集中在与逻辑晶粒垂直连接的存储晶粒当中。存储器冗余以及正确的自修复流程对逻辑和系统的性能影响较小。
本发明的一系列电平划片街区代表的是硅面积的部分损失。街区越窄，损失越小，因此采用能与窄街区一同制造和工作的先进划片方法还是有优势的。
这样一个先进的划片方法借助激光对3D IC晶圆进行划片。激光划片技术，包括借助水柱冷却衬底并移除碎片，可用来将对3D IC结构的损害降到最低并切割3D IC中的敏感层，再做最后的普通划片处理。
本发明各个实施例的3D可配置系统的附加优势就是降低测试成本，而这正是应用标准
Figure BDA0000152787750001741
积木建立独特系统的结果。测试标准块可通过应用探针板和标准测试程序降低测试成本。
本次公开包括两种形式的3D IC系统，第一种借助TSV，而第二种方式则借助文中称为‘顶楼’的方法，具体描述如见图21～35及39～40。在器件借助层转移或沉淀和文中称为‘地基’和‘顶楼’的方法并用TSV连接到一块而生成多层单或多晶硅的情况下，这两种方法就可以一起使用。最主要的区别在于先前的TSV与相对大的未对准(约1微米)和连接完全封装器件的每平方毫米10000左右的有限连接(TSV)有关，而公开的‘智能切割’层转移方法允许3D结构有微小的未对准(＜10nm)和每平方毫米100百万左右的大量连接(通孔)，因为它们是在一个集成封装流程中生产的。基于TSV的3D有一个优势就是具备集合前的器件测试能力以及在3D叠层或系统中利用已知合格晶粒(KGD)的能力，而这对于保证良好的3D集成系统成品率以及合理的成本是非常有利的。
本发明的一个附加替换方案为允许冗余存在的方法，这样采用层转移技术的高度集成3D系统就能有较高的成品率。为了阐释这个冗余理念，我们将采用图11A 36-38中的可编程瓷砖阵列。
图41为冗余3D IC系统的示意图，它介绍了3D IC可编程系统由3X3瓷砖4102的可编程第一层4100组成，上面覆盖3X3瓷砖4112的可编程第一层4110，而最上面覆盖3X3瓷砖4122的可编程第一层4120。在该层一块瓷砖和其邻近瓷砖之间存在很多可编程连接4104。可编程元件4106可以是反熔丝、通道晶体管控制的驱动器、浮动栅闪光晶体管或相似的电可编程元件。每个瓷砖间连接4104有一个分支可编程连接4105，连接到层间垂直连接4140上。最终产品是这样设计的，使得至少一层比如4110为冗余保留。
当最终产品可编程系统为终端应用进行编程时，每个瓷砖会使用自身的MCU进行内建自测试。检测发现有缺陷的瓷砖被冗余层4410中的瓷砖所替代。替换过程将由位于冗余层内同一位置的瓷砖完成，因此它对于整体产品的功能性和性能的影响应是合意的。例如，如果瓷砖(1，0，0)有缺陷，那么瓷砖(1，0，1)将被编程以具备同样的功能并通过准确设定瓷砖间的可编程连接来取代瓷砖(1，0，0)。因此，如果缺陷瓷砖(1，0，0)假设借助可编程元件4106通过连接4104与瓷砖(2，0，0)相连，那么可编程元件4106会被关掉，而可编程元件4116、4117和4107则打开。不管是重复瓷砖的内部还是外部连接，都应使用相似的多层连接结构。因此当瓷砖出现缺陷时，冗余层的冗余瓷砖将被编程到缺陷瓷砖的功能中去，而多层瓷砖间结构则被激活，切断故障瓷砖后接通冗余瓷砖。当瓷砖(2，0，0)为次品时，也可采用层间垂直连接4140插入冗余层的瓷砖(2，0，1)。在这种情况下，瓷砖(2，0，1)会被编程而具有与瓷砖(2，0，0)一样的功能，而可编程元件4108关掉，可编程元件4118、4117和4107打开。
本发明的一个附加实施例为修改的TSV(硅通孔技术)流程。该流程针对晶圆对晶圆TSV，并会提供一种方法，即增加晶圆的厚度可减少到1微米左右。图93A～D介绍了这样一种方法。第一个晶圆9302为基极，顶部建有混合3D结构。第二个晶圆9304接合到第一个晶圆9302的上面。新的上层晶圆面朝下，使得电路9305与第一层晶圆9302电路9303面对面。
在一些应用中，接合方式为氧化物对氧化物；而在另外一些应用中，接合方式为铜对铜。此外，接合物为混合接合方式，即一些接合面为氧化物而一些为铜。
接合后，上晶圆9304通过普通背面研磨和CMP工艺变细至60微米左右。图93B介绍了现变细的晶圆9306接合到第一层晶圆9302的情况。
下一步包括高精度测量上晶圆9306厚度，之后通过高功率1-4MeV H+植入，就能在上晶圆9306内确定解理面9310。解理面9310可定位在接合面上方1微米左右处的位置，见图93C所示。执行这个过程时，可安装一个专门的高功率植入器，例如SiGen公司在其PV(光电)应用领域中使用的植入器。
具备准确测量上晶圆9306厚度和高度控制植入程序的能力使得劈开大部分的上晶圆9306成为可能，并留下一个1微米左右的极细层9312，接合在第一个晶圆9302上面，见图93D所示。
此工艺流程的一个优点在于带电路的附加晶圆现可布局并以相似的方式接合到接合结构9322的上面。但首先，连接层建在9312的背面，允许电气连接到接合结构9322电路。将上层变细至单个微米水平使得这样的电气连接金属层能完全对准于上晶圆9312电路9305，而且通过上层9312背面的通孔相对较小，直径为100nm左右。
上层9312的变细能使修改的TSV处于100nm的水平，对比TSV需要经过50微米硅所需的5微米。不幸的是，晶圆对晶圆接合工艺的未对准水平依旧较大，+/-0.5微米左右。相应地，本文中有关图75所述，一个1x1微米左右的接合焊盘用在第一个晶圆9302的上面，通过铜对铜接合与一个小的金属接点连接到第二个晶圆9304的表面上。该工艺提供了一个连接密度，即每平方微米约1个连接。
最理想的方式就是借助图80中介绍的理念和相关的解释来增加连接密度。在修改TSV的情况下，这样做会更具挑战性，因为接合的两个晶圆全部处理后如果接合，通向接合焊条的空间就非常有限。尽管如此，为了构成一个通孔，则需要在所有层中进行蚀刻。图94介绍了一种方法以及对这些问题进行编址的结构。
图94A介绍了四条暴露在第一个晶圆9302上层上的金属接合焊条9402。接合焊条9402为东西朝向，东西接合最大未对准Mx为9406的长度加上一个三角D，稍后给予解释。接合焊条的节距为第一个晶圆9302上层最小节距Py的两倍。9403表明了一个附加金属焊条的未用电位空间。
图94B介绍了暴露在第二个晶圆9312上层上的接合焊条9412和9413。图94B同时显示了两列接合焊条，即从北到南走向的A和B。这些接合焊条的长度为1.25Py。两个晶圆9302和9312以铜对铜方式接合，而图94A和图94B中的接合焊条的设计使得接合未对准不超过东西方向的最大未对准Mx和北南方向的My。图94B中的接合焊条9412和9413的设计应使得它们不会无意短接于94A中的接合焊条9402，并且不管是A行的接合焊条9412还是B行的接合焊条9413都能与接合焊条9402取得完整的接触。三角D为从B行接合焊条9413东边开始至A行接合焊条9412西边的大小。图94B中的接合焊条9412和9413的数量应设计为等同图94A中接合焊条9402加上My的值，以抵消北南方向上的最大未对准错误。
大体上图94B中所有的接合焊条都可通过上晶圆9312的内部布线布线至与晶体管层邻近的晶圆底部上。晶圆底部的位置和9322结构的上端示意图见图93D。至此，新的通孔9432形成，通过传统的晶圆工艺步骤将接合焊条连到接合结构的顶面。图94C介绍了所有布线至图94B中接合焊条的通孔连接，排在A行9432和B行9433。此外，引入信号的通孔8436也应加工处理。所有这些通孔可与上晶圆9312对齐。
根据图93C所示，借助金属条9438，一个金属掩模被用来连接，例如四个通孔9432和9433到四个通孔9436上。这个金属条以东西方向与上晶圆9312对齐，也可在北南方向与上晶圆9312对齐，但必须设置一个基于北南方向的接合未对准的专用偏移，但是北南方向的金属结构9438长度应能足够抵消最坏情况下北南方向的接合未对准。
再次声明，本发明可应用于除由很多重复处理单元组成的图形处理器等可编程逻辑外的很多应用领域。其它应用领域包括3D ASIC(专用集成电路)中的一般逻辑设计或将ASIC层与由至少部分其它专用功能组成的层结合的系统。所属技术领域之通常知识者知悉通过运用本文中的发明原理是可以完成很多实施例和组合方案的，而且这种实施例会适时将自己介绍给这些专业技术人员。所附权利要求除外，本发明不受任何形式的限制。
但另外一个通过更换缺陷电路并运用3D冗余提高成品率的选择方案就是代替可编程连接运用直读式电子束。
可编程3D系统的附加变化包括一个平铺式的可编程逻辑瓷砖，与预装配在图14所示基极晶圆1402上的I/O结构连接。
但在一个附加变化中，借助图21～35或图39～40所示的任一方法，可编程3D系统应包括一个平铺式的可编程逻辑瓷砖，与预装配在成品基极晶圆1402顶部的I/O结构连接。实际上，图11中的任一选择性结构都可封装在彼此上方，只要运用图21～35或图39～40中所示的3D技术。相应地，3D可编程系统的许多变化可通过有限的一套掩模实现，只需混合不同结构形成不同的3D可编程系统，并改变量、逻辑3D位置、I/O类型以及存储器类型等等。
通过运用全掩模版曝光的一小部分取得附加的挠性和掩模的复用。现代步进电机允许覆盖掩模版部分，由此投射掩模版的一小部分。相应地，掩模组的一部分可用于一个功能，而另一部分则用于另一功能。例如，让图37中的结构代表3D可编程系统终端设备的逻辑部分。在3X3可编程瓷砖结构上方，通过运用图21～35或图39～40中的工艺方法可建立I/O结构。应当有一组掩模，它们的不同部分为不同I/O结构的重叠所用；例如，组成简单I/O的一部分和串行化器/反串行化器(Ser/Des)I/O的另一部分。每组经设计后提供成瓦的I/O，完美叠加在可编程逻辑瓷砖上。然后在一个掩模组上的两部分，可在终端系统生成很多变化，包括一个带有所有九块瓷砖的简单I/O，另一个带有SerDes重叠瓷砖(0，0)，而简单I/O叠加在其它八块瓷砖上，另一个带有SerDes重叠瓷砖(0，0)、(0，1)和(0，2)，而简单I/O叠加在其它六块瓷砖上，以此类推。事实上，如果设计合理的话，很多层都可以一层叠加在另外一层上的方式生产，从而在一组有限的掩模内生产出多种多样的终端产品。所属技术领域之通常知识者知悉这种方法的适用性超出可编程逻辑范围，最好应用在有许多3D IC和3D系统的结构中。因此本发明范围只在所附权利要求范围内。
但在本发明的一个附加选择方案中，3D反熔丝可配置系统也应包括一个编程晶粒。在FPGA产品的一些情况中，主要是反熔丝基础产品，安装了一个外接器件用于编程。在很多情况下，这可以便利用户将该编程功能集成到FPGA器件中。当编程过程需要更高的电压以及控制逻辑时，这就容易导致晶粒的严重架空。因此，可在一个专门的编程晶粒中设计编程器功能。这种编程晶粒的电荷泵能产生更高的编程电压，而与编程相关的一个控制器在3D可配置电路和编程检验电路内部对反熔丝可编程晶粒进行编程。可编程晶粒通过采用较低成本较老式的半导体工艺进行生产。可配置系统的3D结构的一个附加优势在于它的高产量成本缩减方案，其中反熔丝层被定制层所取代，由此，可编程晶粒才从3D系统中移除，从而实现了更多的节省成本高产量生产。
所属技术领域之通常知识者知悉本发明使用了反熔丝术语，因为它是业内的通用名称，但本发明也提及了象开关一样运行的微元件，表示在初态时，微元件具有高阻抗OFF状态，而在电子上，它可切换到极低的电阻-ON状态。它也可对应于多次切换ON-OFF的器件-再编程开关。例如新的发明，像美国加州大学洛杉矶分校微纳米制造实验室工作人员C.J.Kim介绍的静电激励金属微滴微动开关，就可兼容集成到CMOS芯片上。
所属技术领域的专业技术人员知悉本发明不限于反熔丝可配置逻辑，并适用于其它非易失性可配置逻辑。一个很好的例子就是基于闪光的可配置逻辑。闪光编程也需要较高的电压，而且在基极扩散层内安装编程晶体管和编程电路就能降低基极扩散层的总体密度。运用本发明的不同实施例是有利的，并能得到更高的器件密度。因此建议根据本发明的一个或多个实施例，而不是作为扩散层的一部分，去建立编程晶体管和编程电路。在高产量生产中，一个或多个定制掩模用来取代闪光编程的功能并相应地保留了添加到编程晶体管和编程电路的需要。
不像金属对金属反熔丝那样能布局作为金属互连的一部分，闪光电路需要封装在基极扩散层内。因而，在一个离层很远的上方安装编程晶体管就没那么高效率。本发明的另一选择实施例：借助硅通孔816将可配置逻辑器件和其闪光器件连接到包括编程晶体管的底层结构814上。
在本文中，元件的表达方式有多种术语表示。例如，“收纳盒”指的是带有晶体管和金属互连层的第一个单晶层。这个单晶层有时也可指代主要晶圆、受主晶圆或基极晶圆。
本发明的一些实施例包括用构造3D IC系统的技术和方法来开发IC(集成电路)器件的选择方法。本发明的一些实施例，能以比已有技术更少的功耗使器件解决方案得以实现。这些器件解决方案对移动电子器件如移动电话、智能手机、相机等的增加应用非常有利。例如，根据本发明的一些实施例在这些移动电子器件范围内并入3D半导体器件可提供高级的移动单元，比已有技术运行更有效，更持久。
根据本发明的一些实施例，3D IC也能使电子和半导体器件以更高的性能水平运行，鉴于更短的互连以及更加复杂通孔多个级别的半导体器件，且提供修复或使用冗余的能力。根据本发明一些实施例，半导体器件可以达到的复杂性远远超过已有技术实践的水平。这些优点就保证了嵌入式计算机更强劲的计算机系统和改善系统。
借助高密度的3D FPGA或带有上述缩小定制掩模的不同形式的3D阵列基础IC，本发明的一些实施例也能使现有技术电子系统的设计大幅度节省一次性(NRE)费用。这些系统可部署在许多产品和许多细分市场中。通过开发市场前降低的前期投资风险，NRE的降低使得新产品组或产品周期早期的应用开发和部署成为可能。上述优势也能通过不同混合方式实现，例如在逻辑层中使用总掩模和存储层中使用其它总掩模降低NRE，从而建立一个非常复杂的系统，借助修复技术克服了内在的成品率限制问题。另一个混合方式就是建立3D FPGA并在上面添加3D层定制逻辑和存储器，这样终端系统就能在工厂定制逻辑上方拥有现场可编程逻辑。事实上，有很多方式混合极具创意的元件以构成3D IC，来支持一个终端系统的需要，包括运用多个器件，其中不止一个器件并入了发明要素。终端系统可从运用发明3D存储器和高性能3D FPGA以及高没密度3D逻辑等中受益。采用由一个或多个发明要素构成的器件可保证更好的性能和/或更低的能耗以及其他发明带来的优势，从而为终端系统提供了竞争优势。这种终端系统应为基于电子的产品或包括如汽车、远程控制车辆等某一水平嵌入式电子的其它类型的系统。
为了提高极小刻度接点的接触电阻，半导体工业采用各种各样的金属硅化物，比如硅化钴、硅化钛、二硅化钽、硅化镍。现行先进的CMOS工艺，比如45nm、32nm和22nm，采用硅化镍来提高深亚微米源极和漏极接点的电阻。有关用来降低接头电阻的硅化物的背景信息可见《刻度CMOS NiSi自对准硅化物技术》，H.Iwai等人，微电子工程，60(2002)，第157～169页；《亚50nm CMOS的硅化镍对比硅化钴集成》，B.Froment等人，IMEC ESS电路，2003年和《65及45nm器件-介绍》，D.James，Semicon West，2008年7月份，ctr_024377。为了达到最低的硅化镍接触和源极/漏极电阻，硅上的镍必须加热到至少450℃。
因此最好保证本文中工艺流程的低电阻，而由于铜铝和低k电介质等金属化后层转移温度曝光必须保持在400℃以下。这个典型的工艺流程构成了凹陷沟道阵列晶体管(RCAT)，但这样或类似的流程可应用于其它工艺流程和器件中，比如S-RCAT、JLT、V槽、JEFE、双极和替换栅极流程。
一个适用于3D IC的金属硅化物源极和漏极接头的平面n型通道凹陷沟道阵列晶体管(RCAT)是可以构建的。如图133A所示，P型衬底的施主晶圆13302加工后包含穿过晶圆的同晶圆大小一样的N+掺杂层13304和P-掺杂层13301。N+掺杂层13304可通过离子注入和热退火技术形成。此外，P-掺杂层13301含有附加的离子注入和退火过程，较P-衬底13302相比提供不一样的掺杂水平。P-掺杂层13301也具有分级的P-掺杂，可缓解晶体管性能问题，如RCAT形成后的短通道效应。层叠加可为连续外延沉积掺杂的硅P-掺杂层13301和N+掺杂层13304构成，也可通过外延和植入组合技术实现。植入物退火和掺杂将用到快速高热退火(RTA或峰值退火)光学退火技术或类型。
如图133B所示，硅反应金属，如镍或钴，可沉积到N+掺杂层13304并退火，利用RTA、热或光学退火工艺，从而形成金属硅化层13306。施主晶圆13301的顶面应准备好氧化物晶圆接合氧化物沉淀物以形成氧化层13308。
如图133C所示，一个层转移分隔平面(以虚线表示)13399可通过氢气注入或上述其他方法形成。
如图133D所示，包含层转移分隔平面13399、P-掺杂层13301、N+掺杂层13304、金属硅化层13306和氧化层13308的施主晶圆13302，通过辅助低压释放的低压工艺能暂时接合到载体或支架衬底13312上。载体或支架衬底13312应为玻璃衬底，使得-流的光学工艺与受主晶圆一致。载体或支架衬底13312和施主晶圆13302之间的临时接合物可为聚合材料，例如聚酰亚胺杜邦HD3007，它可通过激光烧蚀、紫外线辐射曝光或热分解方式在后期释放为所示的粘合层13314。或者，临时接合物也可通过单极或双极静电技术，如Beam Services公司的Apache工具进行制备。
如图133E所示，施主晶圆13302位于层转移分隔平面13399的部分可通过裂开或上述其他工艺如离子切除或其它方法进行移除。剩余的施主晶圆P-掺杂层13301可通过化学机械抛光(CMP)工艺变细，这样P-层13316就能达到预期的厚度。氧化物13318可沉积到P-层13316的曝光面上。
如图133F所示，施主晶圆13302和受主衬底或晶圆13301均可为前述的晶圆接合做好准备，然后低温(低于400℃)对准，氧化物对氧化物接合。前述的受主衬底13310会兼顾到晶体管、电路、铝或铜等金属、互连接线和直通层通孔金属互连条或盘，然后利用激光烧蚀等低温工艺释放载体或支架衬底13312和施主晶圆13302。氧化层13318、P-层13316、N+掺杂层13304、金属硅化层13306和氧化层13308层转移到受主晶圆13310。氧化物13308的顶面可通过化学或机械方式抛光。当前RCAT晶体管利用低温(低于400℃)工艺形成后对准与受主晶圆13310对准标记(未体现)。
如图133G所示，晶体管隔离区13322通过掩模定义形成，之后等离子体/RIE将氧化层13308、金属硅化层13306、N+掺杂层13304和P-层13316蚀刻到氧化层13318的上面。然后低温填隙氧化物沉积并经化学机械抛光，而氧化物保留在隔离区13322。因此，凹陷沟道13323进行掩模定义和蚀刻。凹陷沟道表面和边角通过湿式化学或等离子体/RIE蚀刻工艺变得光滑，从而缓解高场效应。这些工艺步骤构成了氧化物区13324、金属硅化物源极和漏极区13326，N+源极和漏极区13328和P-沟道区13330。
如图133H所示，栅极介质13332形成而栅极金属材料沉积。栅极介质13332为一原子层沉积(ALD)栅极介质，与前述的业内标准高k金属栅极工艺方案中的功函数特定栅极金属成对。或者栅极介质13332形成于硅表面的低温氧化物沉积或低温微波等离子体氧化，然后栅极材质如钨或铝则会沉积下来。最后栅极材料经化学机械抛光，而栅极面积经掩模和蚀刻确定后形成栅电极13334。
如图133I所示，低温厚氧化物13338沉积，而源极、栅极和漏极接头以及直通层通孔(未体现)开口经掩模和蚀刻后制备晶体管，通过金属化连接。因此，栅极接头13342连接到栅电极13334，而源极和漏极接头13336连接到金属硅化物源极和漏极区13326。
所属技术领域之通常知识者知悉，图133A到图133I中的介绍只为举例目的，因此未根据比例作图。这些技术人员将进一步知悉很多变化都是可能的，例如临时载体衬底可由载体晶圆取代，而图40中所示的永久接合载体晶圆流程可得到应用。本发明范围内的很多其他修改方案，待这些专业技术人员仔细阅读后会适时引荐自己。因此本发明范围只在所附权利要求范围内。
由于本发明实施例采用而涉及的高密度层对层互连以及存储器件和晶体管的形成，采用新的FPGA(现场可编程逻辑门阵列)编程结构和器件可节省成本、空间并提高3D FPGA的性能。通道晶体管或开关及控制通道晶体管开关状态的存储器件可位于不同层内，并通过直通层通孔(TLV)与彼此和布线网络金属线连接，或者通道晶体管和存储器件可处于同一层，而采用TLV连至网络金属线。
如图134A所示，受主晶圆13400加工后兼顾逻辑电路、模拟电路和其他器件，同金属互连和金属配置网络形成基础的FPGA。受主晶圆13400也包括配置元件，如开关、通道晶体管、存储单元、编程晶体管，并包含上述一层或多层基础层。
如图134B所示，施主晶圆13402以一层或多层通道晶体管或开关或局部构成的通道晶体管或开关进行预处理。通道晶体管可利用上述的局部晶体管工艺流程(如RCAT或JLT或其它)或运用替换栅极技术(如CMOS或CMOSN～P或门阵列，带或不带上述的载体晶圆)进行构建。施主晶圆13402和受主衬底13400及相关表面为上述的晶圆接合做好准备。
如图134C所示，施主晶圆13402和受主衬底13400在低温状态下接合(低于400℃)，而施主晶圆13402的一部分通过裂开和抛光或上述其它方式如离子切割或其它方法进行移除，从而形成剩余的通道晶体管层13402。当前，晶体管或晶体管的多个部分形成或完成，并对准于上述的受主衬底13400对准标记(未体现)。直通层通孔(TLV)13410可通过上述方式形成，互连和介质层同理，然后形成了带通道晶体管13400A的受主衬底，包括受主衬底13400、通道晶体管层13402和TLV 13410。
如图134D所示，存储单元施主晶圆13404用一层或多层的存储单元或局部形成的存储单元进行预处理。存储单元可利用上述的局部存储器工艺流程(如RCAT DRAM、JLT或其它)或运用替换栅极技术如CMOS门阵列新年工程SRAM元件，带或不带上述的载体晶圆的方式，抑或通过非易失性存储器如R-RAM或上述FG快闪进行构建。存储单元施主晶圆13402和受主衬底13400A及相关表面为上述的晶圆接合做好准备。
如图134E所示，存储单元施主晶圆13404和受主衬底13400A在低温状态下接合(低于400℃)，而存储单元施主晶圆13404的一部分通过裂开和抛光或上述其它方式如离子切割或其它方法进行移除，从而形成剩余的存储单元层13404。当前，存储单元和晶体管或晶体管的多个部分形成或完成，并对准于上述的受主衬底13400A对准标记(未体现)。存储器到开关直通层通孔13420和存储器到受主直通层通孔13430以及互连和介质层以上述方式构成，从而形成了带通道晶体管和存储单元13400B的受主衬底，包括受主衬底13400、通道晶体管层13402、TLV 13410、存储器到开关直通层通孔13420、存储器到受主直通层通孔13430和存储单元层13404。
如图134F所示，这是一个带通道晶体管和存储单元13400B的受主衬底重要元件的简单示意图。一个位于存储单元层13404的典型存储单元13440可电耦到一个位于通道晶体管层的典型通道晶体管栅极13442，其包含存储器到开关直通层通孔13420。一个位于通道晶体管层13402的通道晶体管源极13444可电耦到位于受主衬底13400并带有TLV 13410A的FPGA配置网络金属线13446。一个位于通道晶体管层13402的通道晶体管漏极13445可电耦到位于受主衬底13400并带有TLV 13410B的FPGA配置网络金属线13447。存储单元13440的编程信号来自芯片外，或位于存储单元层13404的上方、内部或下方。存储单元13440也包括一个逆向配置，其中一个存储元件，例如FG快闪元件，打开时可将通道晶体管的栅极耦合到地面。因此，携带来自受主衬底13400逻辑单元的输出信号的FPGA配置网络金属线13446可电耦到FPGA配置网络金属线13447，它将布线到受主衬底13430中的一个逻辑单元的输入上。
所属技术领域之通常知识者知悉，图134A到图134F中的介绍只为举例目的，因此未根据比例作图。这些技术人员将进一步知悉很多变化都是可能的，例如存储单元层13404可构建于通道晶体管层13402下面。另外，通道晶体管层13402除通道晶体管和开关外还包括控制和逻辑电路。此外，存储单元层13404包含除存储单元外的控制和逻辑电路。因此，通道晶体管元件反过来可为传输门电路，或者为有源驱动类型的开关。本发明范围内的很多其他修改方案，待这些专业技术人员仔细阅读后会适时引荐自己。因此本发明范围只在所附权利要求范围内。
控制通道晶体管ON或OFF状态的通道晶体管或开关以及存储器件处于同一层，而TLV可用来连至网络金属线。如图135A所示，受主晶圆13500加工后可兼顾逻辑电路、模拟电路和其他器件，与金属互连和金属配置网络一同构成基础的FPGA。受主晶圆13500也可包括配置元件，例如开关、通道晶体管、存储单元、可编程晶体管，以及包含上述一层或多层的基础层。
如图135B所示，施主晶圆13502以一层或多层通道晶体管或开关或局部构成的通道晶体管或开关进行预处理。通道晶体管可利用上述的局部晶体管工艺流程(如RCAT或JLT或其它)或运用替换栅极技术(如CMOS或CMOSN～P或CMOS门阵列，带或不带上述的载体晶圆)进行构建。施主晶圆13502以一层或多层存储单元或局部构成的存储单元进行预处理。存储单元可利用上述的局部存储器工艺流程(如RCAT DRAM或其它)或运用替换栅极技术(如CMOS门阵列，带或不带上述的载体晶圆)进行构建。例如通过运用CMOS门阵列替换栅极工艺，可实现存储单元和通道晶体管的同步形成，其中CMOS通道晶体管和SRAM存储单元，例如一个6个晶体管单元产生或一个RCAT通道晶体管与RCAT DRAM存储器产生。施主晶圆13502和受主衬底13500及相关表面为上述的晶圆接合做好准备。
如图135C所示，施主晶圆13502和受主衬底13500在低温状态下接合(低于400℃)，而施主晶圆13502的一部分通过裂开和抛光或上述其它方式如离子切割或其它方法进行移除，从而形成剩余的通道晶体管层和存储层13502。当前，晶体管或晶体管的多个部分形成或完成，并对准于上述的受主衬底13500对准标记(未体现)。直通层通孔(TLV)13510可通过上述方式形成，然后带通道晶体管和存储单元13500A的受主衬底产生，它包括受主衬底13500、通道晶体管层13502和TLV 13510。
如图135D所示，这是一个带通道晶体管和存储单元13500A的受主衬底重要元件的简单示意图。一个位于通道晶体管和存储层13502的典型存储单元13540可电耦到一个位于通道晶体管层13502的典型通道晶体管栅极13542，其包含通道晶体管和存储层互连金属化13525。一个位于通道晶体管和存储层13502的通道晶体管源极13544可电耦到位于受主衬底13500并带有TLV 13510A的FPGA配置网络金属线13546。一个位于通道晶体管和存储层13502的通道晶体管漏极13545可电耦到位于受主衬底13500并带有TLV13510B的FPGA配置网络金属线13547。存储单元13540的编程信号来自芯片外，或位于通道晶体管和存储单元层13502的上方、内部或下方。存储单元13540也包括一个逆向配置，其中一个存储元件，例如FG快闪元件，打开时可将通道晶体管的栅极耦合到电源电压，而另一个FG快闪元件打开时可将通道晶体管栅极耦合到地面。因此，携带来自受主衬底13500逻辑单元的输出信号的FPGA配置网络金属线13546可电耦到FPGA配置网络金属线13547，它将布线到受主衬底13530中的一个逻辑单元的输入上。
所属技术领域之通常知识者知悉，图135A到图134D中的介绍只为举例目的，因此未根据比例作图。这些技术人员将进一步知悉很多变化都是可能的，例如通道晶体管和存储层13502除通道晶体管或开关和存储单元外还包括控制和逻辑电路。此外，通道晶体管元件反过来可为传输门电路，或者为有源驱动类型的开关。本发明范围内的很多其他修改方案，待这些专业技术人员仔细阅读后会适时引荐自己。因此本发明范围只在所附权利要求范围内。
如图136所示，这是一个带集成浮动门(FG)闪存的示意图。控制门13602和浮动门13604常用于感应晶体管通道13620和开关晶体管通道13610。开关晶体管源极13612和开关晶体管漏极13614耦合到FPGA配置网络金属线上。感应晶体管源极13622和感应晶体管漏极13624耦合到程序、抹音和读数电路。这种集成的NVM开关为FPGA生产商Actel公司所用并采用高温(高于400℃)下的2D嵌入式FG快闪工艺技术进行制备。
如图137A～137G所示，一个1T NVM FPGA元件通过适用于3D IC生产工艺流程的单层转移的晶圆大小掺杂层和后层转移进行构建。这个元件的编程信号来自芯片外，或位于元件层的上方、内部或下方
如图137A所示，一个P-衬底的施主晶圆13700处理后包含两个晶圆大小的N+掺杂层和P-掺杂层13706。较P-衬底13700相比，P-掺杂层13706有同样或不同的掺杂浓度。掺杂层可通过离子注入和热退火方式产生。层叠加可为连续外延沉积掺杂的硅层构成，也可通过外延和植入及退火组合技术实现。P-掺杂层13706和N+掺杂层13704也可具有分级掺杂来缓解晶体管性能问题，如短通道效应，并提高编程和消音效率。植入前，屏蔽氧化物13701将增长或沉积，以保护硅不受注入污染影响，并为后期的晶圆对晶圆接合提供氧化物表面。这些工艺都应在400℃以上完成，因为层转移到带金属互连的加工衬底尚待完成。
如图137B所示，施主晶圆13700的顶面可通过沉积氧化物13702或通过P-掺杂层13706的热氧化作用形成氧化层13702或通过注入屏蔽氧化物13701的再氧化作用做好氧化物晶圆接合准备。一个层转移分隔平面13799(以虚线表示)可通过氢气注入或上述其他方法在施主晶圆13700(有体现)或N+掺杂层13704内形成。施主晶圆13700和受主晶圆13710均可为上述的晶圆接合做好准备，然后进行低温(低于400℃)接合。位于层转移分隔平面13799上方的P-施主晶圆衬底13700部分可通过裂开和抛光或上述的其它低温工艺进行移除。这种离子注入原子种类，例如氢气，而形成层转移分隔平面以及随后的裂开或变细做法称为“离子切割”。参照图8，受主晶圆13710与上述的晶圆808有相同的意思。
如图137C所示，剩余的N+掺杂层13704和P-掺杂层13706以及氧化层13702已经层转移到受主晶圆13710。N+掺杂层13704的顶面可化学或机械抛光磨平。因此，FG和其他晶体管可通过低温(低于400℃)过程且对准受主晶圆13710对准标志(未体现)而产生。为了阐释清楚，用来辅助晶圆对晶圆接合的氧化层，例如13702，未体现在随后的图纸中。
如图137D所示，晶体管隔离区经微影定义，且经由等离子体/RIE蚀刻去除多个N+掺杂层13704和P-掺杂层13706到至少受主衬底13710的上氧化物。然后一个低温填隙氧化物沉积并经化学机械抛光，保留在晶体管隔离区13720和西南至东南方向的隔离区13721。图137中的“西南”代表的是开关晶体管形成的位置，而“东南”则代表的感应晶体管形成的位置，因而产生的为未来晶体管西南区N+掺杂层13714和P-掺杂层13716，以及未来晶体管东南区N+掺杂13715和P-掺杂13717
如图137E所示，西南凹陷沟道13742和东南凹陷沟道13743可微影定义并蚀刻，去除多个未来晶体管西南区N+掺杂13714和P-掺杂13716，及未来晶体管西南区N+掺杂13715和P-掺杂13717。凹陷沟道的表面和边角可通过湿式化学或等离子体/RIE蚀刻工艺弄平，以缓解高场效应。西南凹陷的沟道13742和东南凹陷的沟道13743分开或同步掩模定义和蚀刻。西南沟道宽度比东南沟道宽度要大。这些工艺步骤形成了西南源极和漏极区13724，东南源极和漏极区13725，西南晶体管沟道区13716和东南晶体管沟道区13717。
如图137F所示，隧道施工介质13711形成，而浮动门材料沉积。隧道施工介质13711为一种原子层沉积(ALD)介质。或隧道施工介质13711形成低温氧化物沉积或硅表面的低温微波等离子体氧化。然后浮动门材料，例如掺杂多晶体或非晶硅沉积下来。最后，浮动门材料经化学机械抛光，而浮动门13752则通过微影定义和等离子体/RIE蚀刻部分或全部形成。
如图137G所示，多晶硅层间介质体13741通过低温氧化和介质沉积或多层介质，例如氧化物-氮化物-氧化物(ONO)层产生，而控制门材料，例如掺杂多晶体或非晶硅，沉积下来。控制门材料经化学机械抛光后，控制门13754通过微影定义和等离子体/RIE蚀刻产生。控制门13754的蚀刻范围也包括多个采用自对准叠层蚀刻工艺的多晶硅层间介质体和浮动门13752。控制功能的逻辑晶体管通过采用本文描述的3D IC兼容法(例如RCAT、V-槽和接头以及直通层通孔)而产生(未体现)，且互连金属化由此构建。该流程使得单晶硅1T NVM FPGA配置元件构建在单层转移的预制式晶圆大小的掺杂层中，而掺杂层在高温下不曝光下层器件的情况下产生并连接到下层多金属层半导体器件。
所属技术领域之通常知识者知悉，图137A到图137G中的介绍只为举例目的，因此未根据比例作图。这些技术人员将进一步知悉很多变化都是可能的，例如浮动门包含硅纳米晶粒和其他材料。另外，一个通用的元件可通过去除西南至东南方向的隔离区13721而产生。此外，沟道晶体管的凹陷坡度为0～180度。而且，逻辑晶体管和器件可通过将控制门作为器件门使用而产生。逻辑器件门与控制门形成可分开完成。需要补充的是，1T NVM FPGA配置元件可通过电荷捕获技术NVM、抗存储技术产生，也可具有无接合西南或东南晶体管构造。本发明范围内的很多其他修改方案，待这些专业技术人员仔细阅读后会适时引荐自己。因此本发明范围只在所附权利要求范围内。
所属技术领域之通常知识者同时知悉本发明不限于上述已经特定描述的内容。相反地，上述技术人员在阅读上述内容时，就会发现本发明的范围包括文中所述不同特征的组合和次组合以及更改和变化。因此本发明范围只在所附权利要求范围内。

Claims (22)

1.一个半导体器件包括：由第一组晶体管、第一组对准标记和至少一个叠加在所述第一个单晶硅层上面的金属层组成的第一个单晶层，其中所述至少一个金属层包括铜或铝；小于2微米厚度并叠加在所述至少一个金属层上方的第二个单晶层，其中所述第二个单晶硅层包括多个水平指向的第二组晶体管。
2.根据权利要求1的器件，至少所述第二组晶体管中的一个有一个侧门。
3.根据权利要求1的器件，所述第二组晶体管叠加在所述第一组晶体管上。
4.根据权利要求1的器件，所述第二组晶体管排列在大致平行的频带内，而每个频带包括以重复模式沿轴的所述第二组晶体管的一部分。
5.根据权利要求1的器件，所述器件为移动系统的一部分。
6.根据权利要求1的器件，至少所述第二组晶体管的一个叠加在所述第一组晶体管上，而且所述第一个晶体管的至少一个元件以及所述第二组晶体管的至少一个元件根据微影法进行处理。
7.根据权利要求1的器件，至少所述第二组晶体管的一个以蚀刻定义。
8.根据权利要求1的器件，至少所述第二晶体管的一个为无接点晶体管。
9.根据权利要求1的器件，至少所述第二晶体管的一个为凹陷沟道晶体管。
10.根据权利要求1的器件，所述一组晶体管构成存储阵列。
11.根据权利要求1的器件，至少所述第二组晶体管的一个是通过门替换工艺产生的。
12.根据权利要求1的器件，至少所述第二组晶体管的一个是通过选择光学退火的工艺产生的。
13.根据权利要求1的器件，至少所述第二组晶体管的一个为P-型晶体管，至少一个n-型晶体管。
14.根据权利要求1的半导体器件，所述单晶层为硅层。
15.根据权利要求1的半导体器件，所述第二个单晶层是通过层转移方法产生的。
16.根据权利要求1的半导体器件，至少所述第二组晶体管的一个是薄边朝上的晶体管。
17.根据权利要求1的半导体器件，所述第二组单晶层包括第二组对准标记和至少一个直通孔，而且所述至少一个直通孔对准于所述第一组对准标记对应的第一个方向，第二组对准标记对应第二个方向。
18.根据权利要求1的半导体器件，所述第二个单晶层厚度小于0.4微米。
19.根据权利要求1的半导体器件，还包括一个刻度线大小的重复晶体管结构。
20.根据权利要求1的半导体器件，所述第二组晶体管构成至少一个逻辑元件，如NAND、反向NOR或传输门。
21.根据权利要求1的半导体器件，还包括：由第一个晶体管组成的第一组逻辑电路，及由第二组晶体管组成的第二组逻辑电路，其中所述第一组逻辑电路被所述第二组的逻辑电路选择性地取代。
22.根据权利要求1的半导体器件，还包括配置用来选择性更换所述第一组晶体管或第二组晶体管生成信号的很多复用器。
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US12/849,272 US7986042B2 (en) 2009-04-14 2010-08-03 Method for fabrication of a semiconductor device and structure
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US12/859,665 US8405420B2 (en) 2009-04-14 2010-08-19 System comprising a semiconductor device and structure
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US12/900,379 US8395191B2 (en) 2009-10-12 2010-10-07 Semiconductor device and structure
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517964A (zh) * 2013-10-08 2015-04-15 旺宏电子股份有限公司 三维半导体装置及其三维逻辑阵列结构
CN105845615A (zh) * 2015-01-14 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN106158867A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106469663A (zh) * 2016-03-07 2017-03-01 陈军建 铝栅cmos双层金属布线的制作工艺及其版图结构
CN106706175A (zh) * 2015-11-12 2017-05-24 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN107346352A (zh) * 2016-05-04 2017-11-14 杭州海存信息技术有限公司 基于封装内查找表的仿真处理器
CN107634064A (zh) * 2016-07-19 2018-01-26 旺宏电子股份有限公司 具有阵列低于周边结构的半导体结构
CN107729591A (zh) * 2016-08-10 2018-02-23 格罗方德半导体股份有限公司 使用无监督机器学习的自动全芯片设计空间采样
CN109581185A (zh) * 2018-11-16 2019-04-05 北京时代民芯科技有限公司 SoC芯片激光模拟单粒子辐照检测及故障定位方法及系统
CN110160918A (zh) * 2018-02-12 2019-08-23 黄彦凯 晶圆再验的方法
CN110262771A (zh) * 2019-05-09 2019-09-20 中国科学院微电子研究所 一种基于mos晶体管的基本运算电路及其扩展电路
CN110419098A (zh) * 2017-01-09 2019-11-05 科磊股份有限公司 晶片几何系统中的透明膜误差校正图案
CN111124290A (zh) * 2019-12-06 2020-05-08 合肥沛睿微电子股份有限公司 应用于闪存存储装置的冗余方法及闪存存储装置
CN112115672A (zh) * 2020-09-15 2020-12-22 中国兵器工业集团第二一四研究所苏州研发中心 一种高压多路复用器芯片的版图结构
CN115513051A (zh) * 2022-11-04 2022-12-23 合肥晶合集成电路股份有限公司 硬掩模层返工方法及dmos形成方法
CN116522829A (zh) * 2023-06-26 2023-08-01 上海韬润半导体有限公司 一种时钟树结构、时钟树的设计方法和集成电路

Families Citing this family (176)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007029253A2 (en) 2005-09-06 2007-03-15 Beyond Blades Ltd. 3-dimensional multi-layered modular computer architecture
JP5195747B2 (ja) * 2007-03-27 2013-05-15 富士通セミコンダクター株式会社 半導体装置の製造方法
US20100257495A1 (en) * 2009-04-06 2010-10-07 Chan-Liang Wu 3D-IC Verification Method
US7986042B2 (en) * 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8754533B2 (en) * 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8018007B2 (en) 2009-07-20 2011-09-13 International Business Machines Corporation Selective floating body SRAM cell
US8232115B2 (en) * 2009-09-25 2012-07-31 International Business Machines Corporation Test structure for determination of TSV depth
US8148728B2 (en) * 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US8581349B1 (en) * 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8495547B2 (en) * 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
US20110133286A1 (en) * 2009-12-03 2011-06-09 Franz Dietz Integrierter schaltungsteil
EP2599112A4 (en) 2010-07-30 2017-07-26 MonolithIC 3D S.A. Semiconductor device and structure
KR101738103B1 (ko) * 2010-09-10 2017-05-22 삼성전자주식회사 3차원 반도체 기억 소자
JP2012064899A (ja) * 2010-09-17 2012-03-29 Toshiba Corp 半導体装置およびその製造方法
FR2966268B1 (fr) 2010-10-18 2013-08-16 St Microelectronics Rousset Procédé comprenant une détection d'une remise en boitier d'un circuit intégré après une mise en boitier initiale, et circuit intégré correspondant.
US11107721B2 (en) * 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11121021B2 (en) * 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
CN102487015A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法
US8624300B2 (en) * 2010-12-16 2014-01-07 Intel Corporation Contact integration for three-dimensional stacking semiconductor devices
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
JP2012146861A (ja) * 2011-01-13 2012-08-02 Toshiba Corp 半導体記憶装置
US8563396B2 (en) 2011-01-29 2013-10-22 International Business Machines Corporation 3D integration method using SOI substrates and structures produced thereby
US8492214B2 (en) * 2011-03-18 2013-07-23 International Business Machines Corporation Damascene metal gate and shield structure, methods of manufacture and design structures
US8701057B2 (en) * 2011-04-11 2014-04-15 Nvidia Corporation Design, layout, and manufacturing techniques for multivariant integrated circuits
US8543959B2 (en) * 2011-04-15 2013-09-24 International Business Machines Corporation Bonding controller guided assessment and optimization for chip-to-chip stacking
US20180350689A1 (en) * 2011-06-28 2018-12-06 Monolithic 3D Inc. 3d semiconductor device and system
TWI464869B (zh) * 2011-07-14 2014-12-11 Au Optronics Corp 半導體元件及電致發光元件及其製作方法
US10307167B2 (en) 2012-12-14 2019-06-04 Corquest Medical, Inc. Assembly and method for left atrial appendage occlusion
US10813630B2 (en) 2011-08-09 2020-10-27 Corquest Medical, Inc. Closure system for atrial wall
US10314594B2 (en) 2012-12-14 2019-06-11 Corquest Medical, Inc. Assembly and method for left atrial appendage occlusion
US8832511B2 (en) * 2011-08-15 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self-test for interposer
US9029173B2 (en) * 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8637931B2 (en) 2011-12-27 2014-01-28 International Business Machines Corporation finFET with merged fins and vertical silicide
US8516404B1 (en) * 2011-12-30 2013-08-20 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing constraint checking windows for an electronic design for multiple-patterning lithography processes
US20130193489A1 (en) * 2012-01-30 2013-08-01 Globalfoundries Inc. Integrated circuits including copper local interconnects and methods for the manufacture thereof
US8629061B2 (en) * 2012-02-08 2014-01-14 Gtat Corporation Method for three-dimensional packaging of electronic devices
US9368581B2 (en) 2012-02-20 2016-06-14 Micron Technology, Inc. Integrated circuitry components, switches, and memory cells
US20150053908A1 (en) * 2012-03-09 2015-02-26 Privatran Memristive device and method of manufacture
US8803292B2 (en) 2012-04-27 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias and methods for forming the same
US8642403B1 (en) * 2012-07-12 2014-02-04 International Business Machines Corporation Replacement contacts for all-around contacts
US9653927B2 (en) 2012-08-10 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Composite integrated circuits and methods for wireless interactions therewith
US9086452B2 (en) * 2012-08-10 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit and method for wireless information access thereof
TWI476817B (zh) * 2012-08-17 2015-03-11 Nat Univ Tsing Hua 多層材料之自我組裝堆疊製程方法
US8677306B1 (en) * 2012-10-11 2014-03-18 Easic Corporation Microcontroller controlled or direct mode controlled network-fabric on a structured ASIC
US8786308B1 (en) 2012-10-19 2014-07-22 Altera Corporation Method and apparatus for providing signal routing control
US20140142689A1 (en) 2012-11-21 2014-05-22 Didier De Canniere Device and method of treating heart valve malfunction
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US9064077B2 (en) * 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US8929116B2 (en) * 2013-01-04 2015-01-06 International Business Machines Corporation Two phase search content addressable memory with power-gated main-search
US9245790B2 (en) * 2013-01-23 2016-01-26 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with multiple embedded interconnect connection to same through-semiconductor via
US8813016B1 (en) * 2013-01-28 2014-08-19 Taiwan Semiconductor Manufacturing Company Limited Multiple via connections using connectivity rings
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US9269709B2 (en) 2013-02-25 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. MOS transistor structure and method
US9058460B2 (en) * 2013-03-01 2015-06-16 International Business Machines Corporation Thermally-optimized metal fill for stacked chip systems
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US10224279B2 (en) * 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
CN104956442A (zh) 2013-03-28 2015-09-30 惠普发展公司，有限责任合伙企业 用于存储装置读取的设备和方法
US9006740B1 (en) * 2013-07-11 2015-04-14 Inphi Corporation Built-in self test for silicon photonics device
US9035464B2 (en) * 2013-08-30 2015-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC with serial gate MOS device, and method of making the 3D IC
US9595474B2 (en) * 2013-08-30 2017-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D IC with serial gate MOS device, and method of making the 3D IC
US9263349B2 (en) * 2013-11-08 2016-02-16 Globalfoundries Inc. Printing minimum width semiconductor features at non-minimum pitch and resulting device
US9685958B2 (en) * 2013-11-14 2017-06-20 Case Western Reserve University Defense against counterfeiting using antifuses
US9566443B2 (en) 2013-11-26 2017-02-14 Corquest Medical, Inc. System for treating heart valve malfunction including mitral regurgitation
US9568940B2 (en) 2013-12-05 2017-02-14 International Business Machines Corporation Multiple active vertically aligned cores for three-dimensional chip stack
US9312199B2 (en) 2013-12-05 2016-04-12 International Business Machines Corporation Intelligent chip placement within a three-dimensional chip stack
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9454177B2 (en) * 2014-02-14 2016-09-27 Apple Inc. Electronic devices with housing-based interconnects and coupling structures
JP6129772B2 (ja) * 2014-03-14 2017-05-17 株式会社東芝 半導体装置及び半導体装置の製造方法
US8929169B1 (en) * 2014-05-13 2015-01-06 Sandisk Technologies Inc. Power management for nonvolatile memory array
US9343369B2 (en) * 2014-05-19 2016-05-17 Qualcomm Incorporated Three dimensional (3D) integrated circuits (ICs) (3DICs) and related systems
KR102274274B1 (ko) 2014-06-16 2021-07-07 인텔 코포레이션 집적된 고전압 디바이스들을 갖는 실리콘 다이
US9400862B2 (en) 2014-06-23 2016-07-26 Synopsys, Inc. Cells having transistors and interconnects including nanowires or 2D material strips
US9378320B2 (en) 2014-06-23 2016-06-28 Synopsys, Inc. Array with intercell conductors including nanowires or 2D material strips
US10037397B2 (en) 2014-06-23 2018-07-31 Synopsys, Inc. Memory cell including vertical transistors and horizontal nanowire bit lines
US9361418B2 (en) * 2014-06-23 2016-06-07 Synopsys, Inc. Nanowire or 2D material strips interconnects in an integrated circuit cell
US9771256B2 (en) * 2014-06-29 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Micro electro mechanical system (MEMS) device having via extending through plug
US10283363B2 (en) 2014-08-29 2019-05-07 University Of Virginia Patent Foundation Quasi-vertical diode with integrated ohmic contact base and related method thereof
JP6086105B2 (ja) * 2014-09-24 2017-03-01 信越半導体株式会社 Ｓｏｉウェーハの製造方法
US9553054B2 (en) 2014-10-23 2017-01-24 Globalfoundries Inc. Strain detection structures for bonded wafers and chips
WO2016063458A1 (ja) * 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置
US9640620B2 (en) 2014-11-03 2017-05-02 Texas Instruments Incorporated High power transistor with oxide gate barriers
CN104409512A (zh) * 2014-11-11 2015-03-11 深圳市华星光电技术有限公司 基于双栅极结构的低温多晶硅薄膜晶体管及其制备方法
US9437435B2 (en) * 2014-11-11 2016-09-06 Shenzhen China Star Optoelectronics Technology Co., Ltd. LTPS TFT having dual gate structure and method for forming LTPS TFT
US10842626B2 (en) 2014-12-09 2020-11-24 Didier De Canniere Intracardiac device to correct mitral regurgitation
FR3030882B1 (fr) * 2014-12-22 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit integre comportant des transistors pmos a tensions de seuil distinctes
US9508681B2 (en) * 2014-12-22 2016-11-29 Google Inc. Stacked semiconductor chip RGBZ sensor
WO2016128853A1 (en) * 2015-02-09 2016-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
EP3975429A1 (en) 2015-02-22 2022-03-30 Flex Logix Technologies, Inc. Mixed-radix and/or mixed-mode switch matrix architecture and integrated circuit
US9972775B2 (en) 2015-03-12 2018-05-15 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device having low-k interconnects
US9564493B2 (en) * 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
WO2016163045A1 (ja) * 2015-04-06 2016-10-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Ｓｇｔを有する柱状半導体装置と、その製造方法
WO2017006468A1 (ja) * 2015-07-08 2017-01-12 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体メモリ装置と、その製造方法
KR102317646B1 (ko) 2015-04-14 2021-10-27 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9806031B2 (en) * 2015-04-22 2017-10-31 United Microelectronics Corp. Monitor method for process control in a semiconductor fabrication process
DE112015006195T5 (de) 2015-04-23 2017-11-02 Halliburton Energy Services, Inc. Spektral programmierbarer Memristor
US9421087B1 (en) 2015-04-27 2016-08-23 International Business Machines Corporation Artificial electronic skin
CN106206714B (zh) * 2015-04-30 2020-06-30 联华电子股份有限公司 半导体器件
TWI700900B (zh) * 2015-06-02 2020-08-01 美商樂仕特拉有限責任公司 藉由拼接之大型矽光子中介層之方法及系統
KR102399027B1 (ko) 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
US9530798B1 (en) 2015-06-24 2016-12-27 Globalfoundries Inc. High performance heat shields with reduced capacitance
US10109674B2 (en) * 2015-08-10 2018-10-23 Qualcomm Incorporated Semiconductor metallization structure
US10361333B1 (en) 2015-08-12 2019-07-23 Hrl Laboratories, Llc High performance or wavelength configurable detector
US11302739B1 (en) 2015-08-31 2022-04-12 Hrl Laboratories, Llc High quantum efficiency superlattice infrared detector
WO2017040049A1 (en) 2015-09-01 2017-03-09 Flex Logix Technologies, Inc. Block memory layout and architecture for programmable logic ic, and method of operating same
US10367070B2 (en) 2015-09-24 2019-07-30 Intel Corporation Methods of forming backside self-aligned vias and structures formed thereby
US9865649B2 (en) * 2015-09-25 2018-01-09 Globalfoundries Singapore Pte. Ltd. Integrated two-terminal device and logic device with compact interconnects having shallow via for embedded application
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US20180048317A1 (en) * 2016-03-05 2018-02-15 Chengdu Haicun Ip Technology Llc Configurable Computing-Array Package
US9978686B1 (en) 2016-02-19 2018-05-22 The United States Of America As Represented By The Administrator Of National Aeronautics And Space Administration Interconnection of semiconductor devices in extreme environment microelectronic integrated circuit chips
US20190115921A1 (en) * 2016-03-05 2019-04-18 HangZhou HaiCun Information Technology Co., Ltd. Configurable Computing-Array Package
US10305486B2 (en) * 2016-03-05 2019-05-28 HangZhou HaiCun Information Technology Co., Ltd. Configurable computing array package based on printed memory
EP3440705A4 (en) 2016-04-01 2019-11-13 INTEL Corporation TRANSISTOR CELLS COMPRISING A DEEP INTERCONNECTION HOLE COVERED WITH DIELECTRIC MATERIAL
US9842814B1 (en) * 2016-04-22 2017-12-12 Hrl Laboratories, Llc Integrated RF subsystem
US9722588B1 (en) * 2016-04-25 2017-08-01 Micron Technology, Inc. Apparatuses and methods for detecting frequency ranges corresponding to signal delays of conductive vias
CN107452792A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN106295049B (zh) * 2016-08-19 2019-07-23 上海华力微电子有限公司 多产品共晶圆流片中的几何信息提取方法
US10872820B2 (en) * 2016-08-26 2020-12-22 Intel Corporation Integrated circuit structures
WO2018040100A1 (zh) * 2016-09-05 2018-03-08 飞昂通讯科技南通有限公司 用于光收发器件抗干扰的半导体器件
US10312229B2 (en) 2016-10-28 2019-06-04 Synopsys, Inc. Memory cells including vertical nanowire transistors
US10332903B2 (en) 2016-12-19 2019-06-25 Macronix International Co., Ltd. Multi-layer structure and a method for manufacturing the same and a corresponding contact structure
US10446607B2 (en) 2016-12-28 2019-10-15 GLOBALFOUNDARIES Singapore Pte. Ltd. Integrated two-terminal device with logic device for embedded application
US10290574B2 (en) * 2017-01-18 2019-05-14 Globalfoundries Inc. Embedded metal-insulator-metal (MIM) decoupling capacitor in monolitic three-dimensional (3D) integrated circuit (IC) structure
TWI665902B (zh) * 2017-02-17 2019-07-11 旺宏電子股份有限公司 半導體元件及包括此半導體元件之裝置
US9923059B1 (en) 2017-02-20 2018-03-20 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors
US10083897B2 (en) 2017-02-20 2018-09-25 Silanna Asia Pte Ltd Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact
FR3064396B1 (fr) * 2017-03-27 2019-04-19 Commissariat A L'energie Atomique Et Aux Energies Alternatives Cellule memoire sram
US10008583B1 (en) * 2017-05-08 2018-06-26 Samsung Electronics Co., Ltd. Gate-all-around nanosheet field-effect transistors and methods of manufacturing the same
WO2018217467A1 (en) 2017-05-26 2018-11-29 Flex Logix Technologies, Inc. Fpga having a virtual array of logic tiles, and method of configuring and operating same
EP3639370A4 (en) 2017-06-13 2020-07-29 Flex Logix Technologies, Inc. CLOCK DISTRIBUTION AND GENERATION ARCHITECTURE FOR LOGIC PAVERS OF AN INTEGRATED CIRCUIT AND ITS OPERATING PROCESS
US10586765B2 (en) 2017-06-22 2020-03-10 Tokyo Electron Limited Buried power rails
US10134837B1 (en) * 2017-06-30 2018-11-20 Qualcomm Incorporated Porous silicon post processing
US10348308B2 (en) 2017-07-01 2019-07-09 Flex Logix Technologies, Inc. Clock architecture, including clock mesh fabric, for FPGA, and method of operating same
WO2019050805A1 (en) 2017-09-06 2019-03-14 Micron Technology, Inc. MEMORY BARRETTES COMPRISING VERTICALLY ALTERNATE STAGES OF INSULATING MATERIAL AND MEMORY CELLS AND METHODS OF FORMING A MEMORY BAR
US10510685B2 (en) * 2017-09-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dishing prevention columns for bipolar junction transistors
US10014390B1 (en) 2017-10-10 2018-07-03 Globalfoundries Inc. Inner spacer formation for nanosheet field-effect transistors with tall suspensions
US10727835B2 (en) * 2017-10-10 2020-07-28 Tacho Holdings, Llc Three-dimensional logic circuit
CA3081760A1 (en) * 2017-11-15 2019-05-23 Butterfly Network, Inc. Ultrasound apparatuses and methods for fabricating ultrasound devices
WO2019132863A1 (en) 2017-12-26 2019-07-04 Intel Corporation Stacked transistors with contact last
US11041211B2 (en) * 2018-02-22 2021-06-22 Xilinx, Inc. Power distribution for active-on-active die stack with reduced resistance
WO2019172879A1 (en) 2018-03-05 2019-09-12 Intel Corporation Metallization structures for stacked device connectivity and their methods of fabrication
US10361200B1 (en) 2018-03-07 2019-07-23 International Business Machines Corporation Vertical fin field effect transistor with integral U-shaped electrical gate connection
US10686447B1 (en) 2018-04-12 2020-06-16 Flex Logix Technologies, Inc. Modular field programmable gate array, and method of configuring and operating same
CN113161366B (zh) * 2018-06-29 2023-08-18 长江存储科技有限责任公司 具有使用内插器的堆叠器件芯片的三维存储器件
US10903216B2 (en) 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
US10796976B2 (en) 2018-10-31 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US10971420B2 (en) 2018-12-21 2021-04-06 Samsung Electronics Co., Ltd. Method of forming a thermal shield in a monolithic 3-D integrated circuit
JP2020119974A (ja) * 2019-01-23 2020-08-06 株式会社村田製作所 半導体装置
US11205031B2 (en) * 2019-02-25 2021-12-21 Qiang Huang System and method for facilitating use of commercial off-the-shelf (COTS) components in radiation-tolerant electronic systems
KR102647423B1 (ko) * 2019-03-04 2024-03-14 에스케이하이닉스 주식회사 와이어 본딩 연결 구조를 가지는 반도체 패키지 및 이를 포함하는 반도체 패키지 구조물
US11081566B2 (en) * 2019-03-15 2021-08-03 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
JP2020150218A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata
US11688780B2 (en) 2019-03-22 2023-06-27 Intel Corporation Deep source and drain for transistor structures with back-side contact metallization
US11126775B2 (en) * 2019-04-12 2021-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. IC layout, method, device, and system
US10930510B2 (en) 2019-05-21 2021-02-23 International Business Machines Corporation Semiconductor device with improved contact resistance and via connectivity
US11888034B2 (en) 2019-06-07 2024-01-30 Intel Corporation Transistors with metal chalcogenide channel materials
US11777029B2 (en) 2019-06-27 2023-10-03 Intel Corporation Vertical transistors for ultra-dense logic and memory applications
US11171243B2 (en) 2019-06-27 2021-11-09 Intel Corporation Transistor structures with a metal oxide contact buffer
CN110491849A (zh) * 2019-07-18 2019-11-22 珠海格力电器股份有限公司 芯片、输入输出结构和垫层
US11362032B2 (en) * 2019-08-01 2022-06-14 Samsung Electronics Co., Ltd. Semiconductor device
US11121106B2 (en) * 2019-10-31 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
US11508684B2 (en) 2020-01-08 2022-11-22 Raytheon Company Structure for bonding and electrical contact for direct bond hybridization
CN113113356B (zh) * 2020-01-10 2023-05-05 中芯国际集成电路制造（天津）有限公司 半导体结构及其形成方法
US20240096798A1 (en) * 2020-01-20 2024-03-21 Monolithic 3D Inc. 3d semiconductor devices and structures with electronic circuit units
US11488939B2 (en) * 2020-01-20 2022-11-01 Monolithic 3D Inc. 3D semiconductor devices and structures with at least one vertical bus
US11270988B2 (en) * 2020-01-20 2022-03-08 Monolithic 3D Inc. 3D semiconductor device(s) and structure(s) with electronic control units
US20210399013A1 (en) * 2020-06-18 2021-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
KR20220037282A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
US11901363B2 (en) 2021-05-14 2024-02-13 Samsung Electronics Co., Ltd. Resistance measuring structures of stacked devices
US11562931B2 (en) * 2021-06-17 2023-01-24 International Business Machines Corporation 3D stackable bidirectional access device for memory array
EP4123694A1 (en) * 2021-07-22 2023-01-25 Imec VZW A semiconductor structure with an epitaxial layer stack for fabricating back-side contacts
US20230093064A1 (en) * 2021-09-17 2023-03-23 Abhishek A. Sharma Thin-film transistors with shared contacts
US20230107258A1 (en) * 2021-10-01 2023-04-06 Besang, Inc. Structures for Three-Dimensional CMOS Integrated Circuit Formation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591869A (zh) * 2003-09-04 2005-03-09 台湾积体电路制造股份有限公司 标准元件单元反偏压架构
CN1809914A (zh) * 2003-06-24 2006-07-26 飞上公司 三维集成电路结构及其制造方法
US20060179417A1 (en) * 2002-07-08 2006-08-10 Madurawe Raminda U Alterable application specific integrated circuit (ASIC)
US20060237791A1 (en) * 2004-06-30 2006-10-26 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs
US7488980B2 (en) * 2003-09-18 2009-02-10 Sharp Kabushiki Kaisha Thin film semiconductor device and fabrication method therefor

Family Cites Families (550)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3007090A (en) 1957-09-04 1961-10-31 Ibm Back resistance control for junction semiconductor devices
US3819959A (en) 1970-12-04 1974-06-25 Ibm Two phase charge-coupled semiconductor device
US4197555A (en) 1975-12-29 1980-04-08 Fujitsu Limited Semiconductor device
US4400715A (en) 1980-11-19 1983-08-23 International Business Machines Corporation Thin film semiconductor device and method for manufacture
JPS58164219A (ja) 1982-03-25 1983-09-29 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
DE3211761A1 (de) * 1982-03-30 1983-10-06 Siemens Ag Verfahren zum herstellen von integrierten mos-feldeffekttransistorschaltungen in siliziumgate-technologie mit silizid beschichteten diffusionsgebieten als niederohmige leiterbahnen
JPS593950A (ja) 1982-06-30 1984-01-10 Fujitsu Ltd ゲ−トアレイチツプ
US4522657A (en) 1983-10-20 1985-06-11 Westinghouse Electric Corp. Low temperature process for annealing shallow implanted N+/P junctions
JPS6130059A (ja) 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
JPS61256663A (ja) 1985-05-09 1986-11-14 Agency Of Ind Science & Technol 半導体装置
EP0208795A1 (en) 1985-07-12 1987-01-21 International Business Machines Corporation Method of fabricating a self-aligned metal-semiconductor FET
KR900008647B1 (ko) 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
US4829018A (en) 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
US4704785A (en) 1986-08-01 1987-11-10 Texas Instruments Incorporated Process for making a buried conductor by fusing two wafers
US4887134A (en) 1986-09-26 1989-12-12 Canon Kabushiki Kaisha Semiconductor device having a semiconductor region in which either the conduction or valence band remains flat while bandgap is continuously graded
US4732312A (en) 1986-11-10 1988-03-22 Grumman Aerospace Corporation Method for diffusion bonding of alloys having low solubility oxides
US4721885A (en) 1987-02-11 1988-01-26 Sri International Very high speed integrated microelectronic tubes
US4854986A (en) 1987-05-13 1989-08-08 Harris Corporation Bonding technique to join two or more silicon wafers
JP2606857B2 (ja) 1987-12-10 1997-05-07 株式会社日立製作所 半導体記憶装置の製造方法
US5032007A (en) 1988-04-07 1991-07-16 Honeywell, Inc. Apparatus and method for an electronically controlled color filter for use in information display applications
US5354695A (en) 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
US4866304A (en) 1988-05-23 1989-09-12 Motorola, Inc. BICMOS NAND gate
US4956307A (en) 1988-11-10 1990-09-11 Texas Instruments, Incorporated Thin oxide sidewall insulators for silicon-over-insulator transistors
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US5217916A (en) 1989-10-03 1993-06-08 Trw Inc. Method of making an adaptive configurable gate array
US5012153A (en) 1989-12-22 1991-04-30 Atkinson Gary M Split collector vacuum field effect transistor
ATE153797T1 (de) 1990-03-24 1997-06-15 Canon Kk Optische wärmebehandlungsmethode für halbleiterschicht und herstellungsverfahren von halbleiteranordnung mit solcher halbleiterschicht
JPH0636413B2 (ja) 1990-03-29 1994-05-11 信越半導体株式会社 半導体素子形成用基板の製造方法
US5063171A (en) 1990-04-06 1991-11-05 Texas Instruments Incorporated Method of making a diffusionless virtual drain and source conductor/oxide semiconductor field effect transistor
US5541441A (en) 1994-10-06 1996-07-30 Actel Corporation Metal to metal antifuse
US5047979A (en) 1990-06-15 1991-09-10 Integrated Device Technology, Inc. High density SRAM circuit with ratio independent memory cells
JPH0478123A (ja) 1990-07-20 1992-03-12 Fujitsu Ltd 半導体装置の製造方法
KR950014609B1 (ko) 1990-08-03 1995-12-11 캐논 가부시끼가이샤 반도체부재 및 반도체부재의 제조방법
US5206749A (en) 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5861929A (en) 1990-12-31 1999-01-19 Kopin Corporation Active matrix color display with multiple cells and connection through substrate
JP2729413B2 (ja) * 1991-02-14 1998-03-18 三菱電機株式会社 半導体装置
US5701027A (en) 1991-04-26 1997-12-23 Quicklogic Corporation Programmable interconnect structures and programmable integrated circuits
KR930006732B1 (ko) 1991-05-08 1993-07-23 재단법인 한국전자통신연구소 전기적 특성을 갖는 구조물이 매립된 반도체기판 및 그 제조방법
US5258643A (en) 1991-07-25 1993-11-02 Massachusetts Institute Of Technology Electrically programmable link structures and methods of making same
TW211621B (zh) 1991-07-31 1993-08-21 Canon Kk
JPH05198739A (ja) 1991-09-10 1993-08-06 Mitsubishi Electric Corp 積層型半導体装置およびその製造方法
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
JPH0793363B2 (ja) 1991-09-25 1995-10-09 株式会社半導体エネルギー研究所 半導体集積回路およびその作製方法
US5266511A (en) 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
JP3112106B2 (ja) 1991-10-11 2000-11-27 キヤノン株式会社 半導体基材の作製方法
JP3237888B2 (ja) 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
JP3261685B2 (ja) 1992-01-31 2002-03-04 キヤノン株式会社 半導体素子基体及びその作製方法
US5308782A (en) 1992-03-02 1994-05-03 Motorola Semiconductor memory device and method of formation
US5371431A (en) 1992-03-04 1994-12-06 Mcnc Vertical microelectronic field emission devices including elongate vertical pillars having resistive bottom portions
US5265047A (en) 1992-03-09 1993-11-23 Monolithic System Technology High density SRAM circuit with single-ended memory cells
US6714625B1 (en) 1992-04-08 2004-03-30 Elm Technology Corporation Lithography device for semiconductor circuit pattern generation
US5646547A (en) 1994-04-28 1997-07-08 Xilinx, Inc. Logic cell which can be configured as a latch without static one's problem
US5535342A (en) 1992-11-05 1996-07-09 Giga Operations Corporation Pld connector for module having configuration of either first PLD or second PLD and reconfigurable bus for communication of two different bus protocols
JPH06318864A (ja) 1993-05-07 1994-11-15 Toshiba Corp フィールドプログラマブルゲートアレイ
EP1178530A2 (en) 1993-09-30 2002-02-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5485031A (en) 1993-11-22 1996-01-16 Actel Corporation Antifuse structure suitable for VLSI application
TW330313B (en) 1993-12-28 1998-04-21 Canon Kk A semiconductor substrate and process for producing same
JP3514500B2 (ja) * 1994-01-28 2004-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5554870A (en) 1994-02-04 1996-09-10 Motorola, Inc. Integrated circuit having both vertical and horizontal devices and process for making the same
US7148119B1 (en) 1994-03-10 2006-12-12 Canon Kabushiki Kaisha Process for production of semiconductor substrate
JP3352340B2 (ja) 1995-10-06 2002-12-03 キヤノン株式会社 半導体基体とその製造方法
US5682107A (en) 1994-04-01 1997-10-28 Xilinx, Inc. FPGA architecture with repeatable tiles including routing matrices and logic matrices
US5627106A (en) 1994-05-06 1997-05-06 United Microelectronics Corporation Trench method for three dimensional chip connecting during IC fabrication
US5424560A (en) 1994-05-31 1995-06-13 Motorola, Inc. Integrated multicolor organic led array
US5594563A (en) 1994-05-31 1997-01-14 Honeywell Inc. High resolution subtractive color projection system
MY114888A (en) 1994-08-22 2003-02-28 Ibm Method for forming a monolithic electronic module by stacking planar arrays of integrated circuit chips
DE4433845A1 (de) 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5527423A (en) 1994-10-06 1996-06-18 Cabot Corporation Chemical mechanical polishing slurry for metal layers
EP0786149B1 (en) 1994-10-11 2000-07-26 International Business Machines Corporation Monolithic array of light emitting diodes for the generation of light at multiple wavelengths and its use for multicolor display applications
FR2726126A1 (fr) 1994-10-24 1996-04-26 Mitsubishi Electric Corp Procede de fabrication de dispositifs a diodes electroluminescentes a lumiere visible
TW358907B (en) 1994-11-22 1999-05-21 Monolithic System Tech Inc A computer system and a method of using a DRAM array as a next level cache memory
US5707745A (en) 1994-12-13 1998-01-13 The Trustees Of Princeton University Multicolor organic light emitting devices
US5703436A (en) 1994-12-13 1997-12-30 The Trustees Of Princeton University Transparent contacts for organic devices
US6548956B2 (en) 1994-12-13 2003-04-15 The Trustees Of Princeton University Transparent contacts for organic devices
US6358631B1 (en) 1994-12-13 2002-03-19 The Trustees Of Princeton University Mixed vapor deposited films for electroluminescent devices
US5737748A (en) 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5478762A (en) 1995-03-16 1995-12-26 Taiwan Semiconductor Manufacturing Company Method for producing patterning alignment marks in oxide
US5937312A (en) 1995-03-23 1999-08-10 Sibond L.L.C. Single-etch stop process for the manufacture of silicon-on-insulator wafers
FR2738671B1 (fr) 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
US5583349A (en) 1995-11-02 1996-12-10 Motorola Full color light emitting diode display
US5583350A (en) 1995-11-02 1996-12-10 Motorola Full color light emitting diode display assembly
US5781031A (en) 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
US5617991A (en) 1995-12-01 1997-04-08 Advanced Micro Devices, Inc. Method for electrically conductive metal-to-metal bonding
US5748161A (en) 1996-03-04 1998-05-05 Motorola, Inc. Integrated electro-optical package with independent menu bar
FR2747506B1 (fr) 1996-04-11 1998-05-15 Commissariat Energie Atomique Procede d'obtention d'un film mince de materiau semiconducteur comprenant notamment des composants electroniques
FR2748851B1 (fr) 1996-05-15 1998-08-07 Commissariat Energie Atomique Procede de realisation d'une couche mince de materiau semiconducteur
US6424016B1 (en) 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
KR100486803B1 (ko) 1996-06-18 2005-06-16 소니 가부시끼 가이샤 자발광표시장치
US5977961A (en) * 1996-06-19 1999-11-02 Sun Microsystems, Inc. Method and apparatus for amplitude band enabled addressing arrayed elements
US6027958A (en) 1996-07-11 2000-02-22 Kopin Corporation Transferred flexible integrated circuit
KR100500520B1 (ko) 1996-08-27 2005-07-12 세이코 엡슨 가부시키가이샤 전사 방법 및 액티브 매트릭스 기판 제조 방법
US5770881A (en) 1996-09-12 1998-06-23 International Business Machines Coproration SOI FET design to reduce transient bipolar current
JP3584635B2 (ja) 1996-10-04 2004-11-04 株式会社デンソー 半導体装置及びその製造方法
US5835396A (en) 1996-10-17 1998-11-10 Zhang; Guobiao Three-dimensional read-only memory
US6020263A (en) 1996-10-31 2000-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of recovering alignment marks after chemical mechanical polishing of tungsten
US20050280155A1 (en) 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
US8058142B2 (en) 1996-11-04 2011-11-15 Besang Inc. Bonded semiconductor structure and method of making the same
US7888764B2 (en) 2003-06-24 2011-02-15 Sang-Yun Lee Three-dimensional integrated circuit structure
US7800199B2 (en) 2003-06-24 2010-09-21 Oh Choonsik Semiconductor circuit
US7633162B2 (en) 2004-06-21 2009-12-15 Sang-Yun Lee Electronic circuit with embedded memory
US8018058B2 (en) 2004-06-21 2011-09-13 Besang Inc. Semiconductor memory device
US7470142B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Wafer bonding method
US7470598B2 (en) 2004-06-21 2008-12-30 Sang-Yun Lee Semiconductor layer structure and method of making the same
US8779597B2 (en) 2004-06-21 2014-07-15 Sang-Yun Lee Semiconductor device with base support structure
US7052941B2 (en) 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US5872029A (en) 1996-11-07 1999-02-16 Advanced Micro Devices, Inc. Method for forming an ultra high density inverter using a stacked transistor arrangement
EP0849788B1 (en) 1996-12-18 2004-03-10 Canon Kabushiki Kaisha Process for producing semiconductor article by making use of a substrate having a porous semiconductor layer
US5812708A (en) 1996-12-31 1998-09-22 Intel Corporation Method and apparatus for distributing an optical clock in an integrated circuit
US5893721A (en) 1997-03-24 1999-04-13 Motorola, Inc. Method of manufacture of active matrix LED array
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6191007B1 (en) 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
US5994207A (en) 1997-05-12 1999-11-30 Silicon Genesis Corporation Controlled cleavage process using pressurized fluid
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
US6111260A (en) 1997-06-10 2000-08-29 Advanced Micro Devices, Inc. Method and apparatus for in situ anneal during ion implant
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6207523B1 (en) 1997-07-03 2001-03-27 Micron Technology, Inc. Methods of forming capacitors DRAM arrays, and monolithic integrated circuits
GB2343550A (en) 1997-07-29 2000-05-10 Silicon Genesis Corp Cluster tool method and apparatus using plasma immersion ion implantation
US5882987A (en) 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
US6201629B1 (en) 1997-08-27 2001-03-13 Microoptical Corporation Torsional micro-mechanical mirror system
US6009496A (en) 1997-10-30 1999-12-28 Winbond Electronics Corp. Microcontroller with programmable embedded flash memory
US6376337B1 (en) 1997-11-10 2002-04-23 Nanodynamics, Inc. Epitaxial SiOx barrier/insulation layer
US6232643B1 (en) 1997-11-13 2001-05-15 Micron Technology, Inc. Memory using insulator traps
US6429481B1 (en) 1997-11-14 2002-08-06 Fairchild Semiconductor Corporation Field effect transistor and method of its manufacture
US5952681A (en) 1997-11-24 1999-09-14 Chen; Hsing Light emitting diode emitting red, green and blue light
US6271542B1 (en) 1997-12-08 2001-08-07 International Business Machines Corporation Merged logic and memory combining thin film and bulk Si transistors
US6369410B1 (en) 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6052498A (en) 1997-12-19 2000-04-18 Intel Corporation Method and apparatus providing an optical input/output bus through the back side of an integrated circuit die
US6071795A (en) 1998-01-23 2000-06-06 The Regents Of The University Of California Separation of thin films from transparent substrates by selective optical processing
EP0935280B1 (en) 1998-02-04 2004-06-09 Canon Kabushiki Kaisha SOI substrate
US5943574A (en) 1998-02-23 1999-08-24 Motorola, Inc. Method of fabricating 3D multilayer semiconductor circuits
JP4126747B2 (ja) 1998-02-27 2008-07-30 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6153495A (en) 1998-03-09 2000-11-28 Intersil Corporation Advanced methods for making semiconductor devices by low temperature direct bonding
US5965875A (en) 1998-04-24 1999-10-12 Foveon, Inc. Color separation in an active pixel cell imaging array using a triple-well structure
US6057212A (en) 1998-05-04 2000-05-02 International Business Machines Corporation Method for making bonded metal back-plane substrates
US6331468B1 (en) 1998-05-11 2001-12-18 Lsi Logic Corporation Formation of integrated circuit structure using one or more silicon layers for implantation and out-diffusion in formation of defect-free source/drain regions and also for subsequent formation of silicon nitride spacers
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6125217A (en) 1998-06-26 2000-09-26 Intel Corporation Clock distribution network
US6423614B1 (en) 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6054370A (en) 1998-06-30 2000-04-25 Intel Corporation Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer
US6392253B1 (en) 1998-08-10 2002-05-21 Arjun J. Saxena Semiconductor device with single crystal films grown on arrayed nucleation sites on amorphous and/or non-single crystal surfaces
US6242778B1 (en) 1998-09-22 2001-06-05 International Business Machines Corporation Cooling method for silicon on insulator devices
JP2000199827A (ja) 1998-10-27 2000-07-18 Sony Corp 光導波装置およびその製造方法
US6423613B1 (en) 1998-11-10 2002-07-23 Micron Technology, Inc. Low temperature silicon wafer bond process with bulk material bond strength
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6245634B1 (en) 1999-10-28 2001-06-12 Easic Corporation Method for design and manufacture of semiconductors
US6331733B1 (en) 1999-08-10 2001-12-18 Easic Corporation Semiconductor device
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
US6430734B1 (en) 1999-04-15 2002-08-06 Sycon Design, Inc. Method for determining bus line routing for components of an integrated circuit
JP2001006370A (ja) 1999-06-17 2001-01-12 Nec Corp Ｓｒａｍ回路
US6242324B1 (en) 1999-08-10 2001-06-05 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating singe crystal materials over CMOS devices
US6294018B1 (en) 1999-09-15 2001-09-25 Lucent Technologies Alignment techniques for epitaxial growth processes
US6653209B1 (en) 1999-09-30 2003-11-25 Canon Kabushiki Kaisha Method of producing silicon thin film, method of constructing SOI substrate and semiconductor device
US6500694B1 (en) 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6322903B1 (en) 1999-12-06 2001-11-27 Tru-Si Technologies, Inc. Package of integrated circuits and vertical integration
US6281102B1 (en) 2000-01-13 2001-08-28 Integrated Device Technology, Inc. Cobalt silicide structure for improving gate oxide integrity and method for fabricating same
SE0000148D0 (sv) 2000-01-17 2000-01-17 Forskarpatent I Syd Ab Tillverkningsförfarande för IR-detektormatriser
US6614109B2 (en) 2000-02-04 2003-09-02 International Business Machines Corporation Method and apparatus for thermal management of integrated circuits
US6871396B2 (en) 2000-02-09 2005-03-29 Matsushita Electric Industrial Co., Ltd. Transfer material for wiring substrate
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
US6756811B2 (en) 2000-03-10 2004-06-29 Easic Corporation Customizable and programmable cell array
US6331790B1 (en) 2000-03-10 2001-12-18 Easic Corporation Customizable and programmable cell array
US6544837B1 (en) 2000-03-17 2003-04-08 International Business Machines Corporation SOI stacked DRAM logic
JP2001284360A (ja) 2000-03-31 2001-10-12 Hitachi Ltd 半導体装置
US6420215B1 (en) 2000-04-28 2002-07-16 Matrix Semiconductor, Inc. Three-dimensional memory array and method of fabrication
US6635552B1 (en) 2000-06-12 2003-10-21 Micron Technology, Inc. Methods of forming semiconductor constructions
US6635588B1 (en) 2000-06-12 2003-10-21 Ultratech Stepper, Inc. Method for laser thermal processing using thermally induced reflectivity switch
KR100372639B1 (ko) 2000-06-21 2003-02-17 주식회사 하이닉스반도체 모스팻 소자의 제조방법
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
US6580124B1 (en) 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
US6534851B1 (en) 2000-08-21 2003-03-18 Agere Systems, Inc. Modular semiconductor substrates
US6537891B1 (en) 2000-08-29 2003-03-25 Micron Technology, Inc. Silicon on insulator DRAM process utilizing both fully and partially depleted devices
US6600173B2 (en) 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US7015719B1 (en) 2000-09-02 2006-03-21 Actel Corporation Tileable field-programmable gate array architecture
US6476636B1 (en) 2000-09-02 2002-11-05 Actel Corporation Tileable field-programmable gate array architecture
US6479821B1 (en) 2000-09-11 2002-11-12 Ultratech Stepper, Inc. Thermally induced phase switch for laser thermal processing
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
JP2002134374A (ja) 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
FR2816445B1 (fr) 2000-11-06 2003-07-25 Commissariat Energie Atomique Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR2817395B1 (fr) 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6507115B2 (en) 2000-12-14 2003-01-14 International Business Machines Corporation Multi-chip integrated circuit module
US7094667B1 (en) 2000-12-28 2006-08-22 Bower Robert W Smooth thin film layers produced by low temperature hydrogen ion cut
US6774010B2 (en) 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
JP3768819B2 (ja) 2001-01-31 2006-04-19 株式会社ルネサステクノロジ 半導体装置の製造方法
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6887753B2 (en) 2001-02-28 2005-05-03 Micron Technology, Inc. Methods of forming semiconductor circuitry, and semiconductor circuit constructions
EP1244142A1 (en) 2001-03-23 2002-09-25 Universite Catholique De Louvain Fabrication method of SOI semiconductor devices
JP2002299575A (ja) 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
US6526559B2 (en) 2001-04-13 2003-02-25 Interface & Control Systems, Inc. Method for creating circuit redundancy in programmable logic devices
US7151307B2 (en) 2001-05-08 2006-12-19 The Boeing Company Integrated semiconductor circuits on photo-active Germanium substrates
JP2002343564A (ja) 2001-05-18 2002-11-29 Sharp Corp 転写用フィルムおよびそれを用いた有機エレクトロルミネッセンス素子の製造方法
DE10125967C1 (de) 2001-05-29 2002-07-11 Infineon Technologies Ag DRAM-Zellanordnung mit vertikalen MOS-Transistoren und Verfahren zu deren Herstellung
US6580289B2 (en) 2001-06-08 2003-06-17 Viasic, Inc. Cell architecture to reduce customization in a semiconductor device
DE60234095D1 (de) 2001-06-11 2009-12-03 Basf Se Oxim ester photoinitiatoren mit kombinierter struktur
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
GB0114317D0 (en) 2001-06-13 2001-08-01 Kean Thomas A Method of protecting intellectual property cores on field programmable gate array
US20020190232A1 (en) 2001-06-18 2002-12-19 Motorola, Inc. Structure and method for fabricating semiconductor structures and devices for detecting smoke
TWI230392B (en) 2001-06-18 2005-04-01 Innovative Silicon Sa Semiconductor device
US7211828B2 (en) 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
US7067849B2 (en) 2001-07-17 2006-06-27 Lg Electronics Inc. Diode having high brightness and method thereof
DE10135870C1 (de) 2001-07-24 2003-02-20 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Halbleiterschaltung mit einem Speicher- und einem Logikbereich
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6841813B2 (en) 2001-08-13 2005-01-11 Matrix Semiconductor, Inc. TFT mask ROM and method for making same
FR2828762B1 (fr) 2001-08-14 2003-12-05 Soitec Silicon On Insulator Procede d'obtention d'une couche mince d'un materiau semi-conducteur supportant au moins un composant et/ou circuit electronique
US6806171B1 (en) 2001-08-24 2004-10-19 Silicon Wafer Technologies, Inc. Method of producing a thin layer of crystalline material
US6861757B2 (en) 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
TW522534B (en) 2001-09-11 2003-03-01 Hsiu-Hen Chang Light source of full color LED using die bonding and packaging technology
US6875671B2 (en) 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US7420147B2 (en) 2001-09-12 2008-09-02 Reveo, Inc. Microchannel plate and method of manufacturing microchannel plate
JP2003098225A (ja) 2001-09-25 2003-04-03 Toshiba Corp 半導体集積回路
US6815781B2 (en) 2001-09-25 2004-11-09 Matrix Semiconductor, Inc. Inverted staggered thin film transistor with salicided source/drain structures and method of making same
JP4166455B2 (ja) 2001-10-01 2008-10-15 株式会社半導体エネルギー研究所 偏光フィルム及び発光装置
US7459763B1 (en) 2001-10-02 2008-12-02 Actel Corporation Reprogrammable metal-to-metal antifuse employing carbon-containing antifuse material
US6717222B2 (en) 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
TWI264121B (en) 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6967351B2 (en) 2001-12-04 2005-11-22 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
US7126214B2 (en) 2001-12-05 2006-10-24 Arbor Company Llp Reconfigurable processor module comprising hybrid stacked integrated circuit die elements
US6756633B2 (en) 2001-12-27 2004-06-29 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with horizontally oriented floating gate edges
DE10200399B4 (de) 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
FR2835097B1 (fr) 2002-01-23 2005-10-14 Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil
US6661085B2 (en) 2002-02-06 2003-12-09 Intel Corporation Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
JP3975395B2 (ja) 2002-02-26 2007-09-12 フジノン株式会社 カメラシステム
EP1355316B1 (en) 2002-04-18 2007-02-21 Innovative Silicon SA Data storage device and refreshing method for use with such device
EP1357603A3 (en) 2002-04-18 2004-01-14 Innovative Silicon SA Semiconductor device
FR2838866B1 (fr) 2002-04-23 2005-06-24 St Microelectronics Sa Procede de fabrication de composants electroniques et produit electronique incorporant un composant ainsi obtenu
DE10223945B4 (de) 2002-05-29 2006-12-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Verbessern der Herstellung von Damaszener-Metallstrukturen
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
US7193893B2 (en) 2002-06-21 2007-03-20 Micron Technology, Inc. Write once read only memory employing floating gates
US7112994B2 (en) 2002-07-08 2006-09-26 Viciciv Technology Three dimensional integrated circuits
US6992503B2 (en) 2002-07-08 2006-01-31 Viciciv Technology Programmable devices with convertibility to customizable devices
US7312109B2 (en) 2002-07-08 2007-12-25 Viciciv, Inc. Methods for fabricating fuse programmable three dimensional integrated circuits
US20040004251A1 (en) 2002-07-08 2004-01-08 Madurawe Raminda U. Insulated-gate field-effect thin film transistors
US20040007376A1 (en) 2002-07-09 2004-01-15 Eric Urdahl Integrated thermal vias
US7110629B2 (en) 2002-07-22 2006-09-19 Applied Materials, Inc. Optical ready substrates
US7043106B2 (en) 2002-07-22 2006-05-09 Applied Materials, Inc. Optical ready wafers
US7016569B2 (en) 2002-07-31 2006-03-21 Georgia Tech Research Corporation Back-side-of-die, through-wafer guided-wave optical clock distribution networks, method of fabrication thereof, and uses thereof
WO2004015764A2 (en) 2002-08-08 2004-02-19 Leedy Glenn J Vertical system integration
US7358121B2 (en) 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US20070076509A1 (en) 2002-08-28 2007-04-05 Guobiao Zhang Three-Dimensional Mask-Programmable Read-Only Memory
US7508034B2 (en) 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP4297677B2 (ja) 2002-10-29 2009-07-15 株式会社ルネサステクノロジ 半導体装置の製造方法
US6777288B1 (en) 2002-11-06 2004-08-17 National Semiconductor Corporation Vertical MOS transistor
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
US6953956B2 (en) 2002-12-18 2005-10-11 Easic Corporation Semiconductor device having borderless logic array and flexible I/O
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US7307003B2 (en) 2002-12-31 2007-12-11 Massachusetts Institute Of Technology Method of forming a multi-layer semiconductor structure incorporating a processing handle member
US7799675B2 (en) 2003-06-24 2010-09-21 Sang-Yun Lee Bonded semiconductor structure and method of fabricating the same
US20100133695A1 (en) 2003-01-12 2010-06-03 Sang-Yun Lee Electronic circuit with embedded memory
FR2850390B1 (fr) 2003-01-24 2006-07-14 Soitec Silicon On Insulator Procede d'elimination d'une zone peripherique de colle lors de la fabrication d'un substrat composite
US6812504B2 (en) 2003-02-10 2004-11-02 Micron Technology, Inc. TFT-based random access memory cells comprising thyristors
JP4574118B2 (ja) 2003-02-12 2010-11-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US6917219B2 (en) 2003-03-12 2005-07-12 Xilinx, Inc. Multi-chip programmable logic device having configurable logic circuitry and configuration data storage on different dice
US6841883B1 (en) 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4509488B2 (ja) 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
JP2004342833A (ja) 2003-05-15 2004-12-02 Seiko Epson Corp 半導体装置の製造方法、電気光学装置、集積回路及び電子機器。
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7256104B2 (en) 2003-05-21 2007-08-14 Canon Kabushiki Kaisha Substrate manufacturing method and substrate processing apparatus
TWI344706B (en) 2003-06-04 2011-07-01 Myung Cheol Yoo Method of fabricating vertical structure compound semiconductor devices
US6943407B2 (en) 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
US20050003592A1 (en) 2003-06-18 2005-01-06 Jones A. Brooke All-around MOSFET gate and methods of manufacture thereof
US7045401B2 (en) 2003-06-23 2006-05-16 Sharp Laboratories Of America, Inc. Strained silicon finFET device
US8471263B2 (en) 2003-06-24 2013-06-25 Sang-Yun Lee Information storage system which includes a bonded semiconductor structure
US7632738B2 (en) 2003-06-24 2009-12-15 Sang-Yun Lee Wafer bonding method
US7863748B2 (en) 2003-06-24 2011-01-04 Oh Choonsik Semiconductor circuit and method of fabricating the same
US8071438B2 (en) 2003-06-24 2011-12-06 Besang Inc. Semiconductor circuit
US7867822B2 (en) 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
US20100190334A1 (en) 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7068072B2 (en) 2003-06-30 2006-06-27 Xilinx, Inc. Integrated circuit with interface tile for coupling to a stacked-die second integrated circuit
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
JP2005026413A (ja) 2003-07-01 2005-01-27 Renesas Technology Corp 半導体ウエハ、半導体素子およびその製造方法
US7111149B2 (en) 2003-07-07 2006-09-19 Intel Corporation Method and apparatus for generating a device ID for stacked devices
US6921982B2 (en) 2003-07-21 2005-07-26 International Business Machines Corporation FET channel having a strained lattice structure along multiple surfaces
KR101157579B1 (ko) 2003-09-19 2012-06-19 소니 가부시키가이샤 유기 발광 장치 및 그 제조 방법과 표시 장치
JP4259249B2 (ja) * 2003-09-22 2009-04-30 株式会社豊田自動織機 バッテリ用交換台車
JP4130163B2 (ja) 2003-09-29 2008-08-06 三洋電機株式会社 半導体発光素子
US6821826B1 (en) 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
US6970373B2 (en) 2003-10-02 2005-11-29 Intel Corporation Method and apparatus for improving stability of a 6T CMOS SRAM cell
US20050082526A1 (en) 2003-10-15 2005-04-21 International Business Machines Corporation Techniques for layer transfer processing
JP2005150686A (ja) 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
US6962843B2 (en) 2003-11-05 2005-11-08 International Business Machines Corporation Method of fabricating a finfet
US7098502B2 (en) 2003-11-10 2006-08-29 Freescale Semiconductor, Inc. Transistor having three electrically isolated electrodes and method of formation
US7304327B1 (en) 2003-11-12 2007-12-04 T-Ram Semiconductor, Inc. Thyristor circuit and approach for temperature stability
US6967149B2 (en) 2003-11-20 2005-11-22 Hewlett-Packard Development Company, L.P. Storage structure with cleaved layer
US7019557B2 (en) 2003-12-24 2006-03-28 Viciciv Technology Look-up table based logic macro-cells
US7030651B2 (en) 2003-12-04 2006-04-18 Viciciv Technology Programmable structured arrays
KR20050054788A (ko) 2003-12-06 2005-06-10 삼성전자주식회사 다결정 실리콘 박막 제조 방법 및 이를 적용한트랜지스터의 제조방법
FR2863771B1 (fr) 2003-12-10 2007-03-02 Soitec Silicon On Insulator Procede de traitement d'une tranche multicouche presentant un differentiel de caracteristiques thermiques
FR2864336B1 (fr) 2003-12-23 2006-04-28 Commissariat Energie Atomique Procede de scellement de deux plaques avec formation d'un contact ohmique entre celles-ci
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
DE102004004765A1 (de) 2004-01-29 2005-09-01 Rwe Space Solar Power Gmbh Aktive Zonen aufweisende Halbleiterstruktur
US7030554B2 (en) 2004-02-06 2006-04-18 Eastman Kodak Company Full-color organic display having improved blue emission
US6995456B2 (en) 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
DE102004014472B4 (de) 2004-03-24 2012-05-03 Infineon Technologies Ag Anwendungsspezifischer integrierter Halbleiter-Schaltkreis
US7180238B2 (en) 2004-04-08 2007-02-20 Eastman Kodak Company Oled microcavity subpixels and color filter elements
US7180379B1 (en) 2004-05-03 2007-02-20 National Semiconductor Corporation Laser powered clock circuit with a substantially reduced clock skew
EP2650906A3 (en) 2004-06-04 2015-02-18 The Board of Trustees of the University of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US7337425B2 (en) 2004-06-04 2008-02-26 Ami Semiconductor, Inc. Structured ASIC device with configurable die size and selectable embedded functions
WO2005119776A1 (ja) 2004-06-04 2005-12-15 Zycube Co., Ltd. 三次元積層構造を持つ半導体装置及びその製造方法
JP4814498B2 (ja) 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7098507B2 (en) 2004-06-30 2006-08-29 Intel Corporation Floating-body dynamic random access memory and method of fabrication in tri-gate technology
US7271420B2 (en) 2004-07-07 2007-09-18 Cao Group, Inc. Monolitholic LED chip to emit multiple colors
US7223612B2 (en) 2004-07-26 2007-05-29 Infineon Technologies Ag Alignment of MTJ stack to conductive lines in the absence of topography
US7463062B2 (en) 2004-07-27 2008-12-09 Easic Corporation Structured integrated circuit device
US7098691B2 (en) 2004-07-27 2006-08-29 Easic Corporation Structured integrated circuit device
KR100555567B1 (ko) 2004-07-30 2006-03-03 삼성전자주식회사 다중가교채널 트랜지스터 제조 방법
DE102004037089A1 (de) 2004-07-30 2006-03-16 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht vor dem Abscheiden einer Barrierenschicht in einer Kupfermetallisierungsschicht
US7442624B2 (en) 2004-08-02 2008-10-28 Infineon Technologies Ag Deep alignment marks on edge chips for subsequent alignment of opaque layers
WO2006013373A2 (en) 2004-08-04 2006-02-09 Cambridge Display Technology Limited Organic electroluminescent device
US7312487B2 (en) 2004-08-16 2007-12-25 International Business Machines Corporation Three dimensional integrated circuit
CA2575046A1 (en) 2004-08-18 2006-02-23 Ciba Specialty Chemicals Holding Inc. Oxime ester photoinitiators
TW200610059A (en) 2004-09-01 2006-03-16 Au Optronics Corp Semiconductor device and method of fabricating an LTPS layer
US7390710B2 (en) 2004-09-02 2008-06-24 Micron Technology, Inc. Protection of tunnel dielectric using epitaxial silicon
US20060067122A1 (en) 2004-09-29 2006-03-30 Martin Verhoeven Charge-trapping memory cell
US7459772B2 (en) 2004-09-29 2008-12-02 Actel Corporation Face-to-face bonded I/O circuit die and functional logic circuit die system
US7566974B2 (en) 2004-09-29 2009-07-28 Sandisk 3D, Llc Doped polysilicon via connecting polysilicon layers
US7268049B2 (en) 2004-09-30 2007-09-11 International Business Machines Corporation Structure and method for manufacturing MOSFET with super-steep retrograded island
US7284226B1 (en) 2004-10-01 2007-10-16 Xilinx, Inc. Methods and structures of providing modular integrated circuits
JP4467398B2 (ja) 2004-10-05 2010-05-26 新光電気工業株式会社 自動配線決定装置
FR2876841B1 (fr) 2004-10-19 2007-04-13 Commissariat Energie Atomique Procede de realisation de multicouches sur un substrat
US7476939B2 (en) 2004-11-04 2009-01-13 Innovative Silicon Isi Sa Memory cell having an electrically floating body transistor and programming technique therefor
WO2006056944A1 (en) 2004-11-29 2006-06-01 Koninklijke Philips Electronics N.V. Electronically controlled pill
WO2006065698A2 (en) 2004-12-13 2006-06-22 William Kenneth Waller Sense amplifier circuitry and architecture to write data into and/or read data from memory cells
US7301803B2 (en) 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7129748B1 (en) 2004-12-29 2006-10-31 Actel Corporation Non-volatile look-up table for an FPGA
WO2006072142A1 (en) 2005-01-06 2006-07-13 Justin Martin Spangaro A reprogrammable integrated circuit
US8125137B2 (en) 2005-01-10 2012-02-28 Cree, Inc. Multi-chip light emitting device lamps for providing high-CRI warm white light and light fixtures including the same
US7545179B2 (en) 2005-01-21 2009-06-09 Novatrans Group Sa Electronic device and method and performing logic functions
JP2006210828A (ja) 2005-01-31 2006-08-10 Fujitsu Ltd 半導体装置とその製造方法
US7217636B1 (en) 2005-02-09 2007-05-15 Translucent Inc. Semiconductor-on-insulator silicon wafer
US7374964B2 (en) 2005-02-10 2008-05-20 Micron Technology, Inc. Atomic layer deposition of CeO2/Al2O3 films as gate dielectrics
US7435659B2 (en) 2005-02-28 2008-10-14 Texas Instruments Incorporated Method for manufacturing a semiconductor device having an alignment feature formed using an N-type dopant and a wet oxidation process
KR100704784B1 (ko) * 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US7406761B2 (en) 2005-03-21 2008-08-05 Honeywell International Inc. Method of manufacturing vibrating micromechanical structures
KR100702012B1 (ko) 2005-03-22 2007-03-30 삼성전자주식회사 매립막 패턴들을 갖는 에스. 램들 및 그 형성방법들
US20110143506A1 (en) 2009-12-10 2011-06-16 Sang-Yun Lee Method for fabricating a semiconductor memory device
US8367524B2 (en) 2005-03-29 2013-02-05 Sang-Yun Lee Three-dimensional integrated circuit structure
US20110001172A1 (en) 2005-03-29 2011-01-06 Sang-Yun Lee Three-dimensional integrated circuit structure
JP4172657B2 (ja) 2005-04-04 2008-10-29 株式会社 東北テクノアーチ ＧａＮ単結晶成長方法，ＧａＮ基板作製方法，ＧａＮ系素子製造方法およびＧａＮ系素子
US7687372B2 (en) 2005-04-08 2010-03-30 Versatilis Llc System and method for manufacturing thick and thin film devices using a donee layer cleaved from a crystalline donor
KR100684894B1 (ko) * 2005-04-18 2007-02-20 삼성전자주식회사 적층된 트랜지스터들을 구비하는 반도체 장치의 형성 방법
US20060249859A1 (en) 2005-05-05 2006-11-09 Eiles Travis M Metrology system and method for stacked wafer alignment
CN101287986B (zh) 2005-06-14 2012-01-18 三美电机株式会社 场效应晶体管、具备该场效应晶体管的生物传感器及检测方法
US8148713B2 (en) 2008-04-04 2012-04-03 The Regents Of The University Of California Method for fabrication of semipolar (Al, In, Ga, B)N based light emitting diodes
US7471855B2 (en) 2005-07-13 2008-12-30 Alcatel-Lucent Usa Inc. Monlithically coupled waveguide and phototransistor
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7526739B2 (en) 2005-07-26 2009-04-28 R3 Logic, Inc. Methods and systems for computer aided design of 3D integrated circuits
US7674687B2 (en) 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US8138502B2 (en) 2005-08-05 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
US7166520B1 (en) 2005-08-08 2007-01-23 Silicon Genesis Corporation Thin handle substrate method and structure for fabricating devices using one or more films provided by a layer transfer process
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7566855B2 (en) 2005-08-25 2009-07-28 Richard Ian Olsen Digital camera with integrated infrared (IR) response
CN101258580B (zh) 2005-09-05 2010-05-19 夏普株式会社 半导体装置及其制造方法和显示装置
US7355916B2 (en) 2005-09-19 2008-04-08 Innovative Silicon S.A. Method and circuitry to generate a reference current for reading a memory cell, and device implementing same
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7265059B2 (en) 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
US7439773B2 (en) 2005-10-11 2008-10-21 Casic Corporation Integrated circuit communication techniques
US7737003B2 (en) 2005-10-11 2010-06-15 International Business Machines Corporation Method and structure for optimizing yield of 3-D chip manufacture
US7296201B2 (en) 2005-10-29 2007-11-13 Dafca, Inc. Method to locate logic errors and defects in digital circuits
JP5243256B2 (ja) 2005-11-01 2013-07-24 マサチューセッツ インスティテュート オブ テクノロジー モノリシックに集積化された半導体材料およびデバイス
US7786460B2 (en) 2005-11-15 2010-08-31 Macronix International Co., Ltd. Phase change memory device and manufacturing method
US7688619B2 (en) 2005-11-28 2010-03-30 Macronix International Co., Ltd. Phase change memory cell and manufacturing method
KR101402636B1 (ko) 2005-12-01 2014-06-03 시바 홀딩 인크 옥심 에스테르 광개시제
US7209384B1 (en) 2005-12-08 2007-04-24 Juhan Kim Planar capacitor memory cell and its applications
US20070132049A1 (en) 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
KR100755368B1 (ko) 2006-01-10 2007-09-04 삼성전자주식회사 3차원 구조를 갖는 반도체 소자의 제조 방법들 및 그에의해 제조된 반도체 소자들
WO2007083570A1 (ja) 2006-01-16 2007-07-26 Matsushita Electric Industrial Co., Ltd. 半導体小片の製造方法ならびに電界効果トランジスタおよびその製造方法
US7671460B2 (en) 2006-01-25 2010-03-02 Teledyne Licensing, Llc Buried via technology for three dimensional integrated circuits
KR100699807B1 (ko) 2006-01-26 2007-03-28 삼성전자주식회사 적층 칩 및 그를 갖는 적층 칩 패키지
US20070194453A1 (en) 2006-01-27 2007-08-23 Kanad Chakraborty Integrated circuit architecture for reducing interconnect parasitics
US7542345B2 (en) 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7514780B2 (en) 2006-03-15 2009-04-07 Hitachi, Ltd. Power semiconductor device
US7378309B2 (en) 2006-03-15 2008-05-27 Sharp Laboratories Of America, Inc. Method of fabricating local interconnects on a silicon-germanium 3D CMOS
US7419844B2 (en) 2006-03-17 2008-09-02 Sharp Laboratories Of America, Inc. Real-time CMOS imager having stacked photodiodes fabricated on SOI wafer
JP4451488B2 (ja) 2006-03-28 2010-04-14 シャープ株式会社 半導体素子の転写方法及び半導体装置の製造方法
US7408798B2 (en) 2006-03-31 2008-08-05 International Business Machines Corporation 3-dimensional integrated circuit architecture, structure and method for fabrication thereof
US7684224B2 (en) 2006-03-31 2010-03-23 International Business Machines Corporation Structure comprising 3-dimensional integrated circuit architecture, circuit structure, and instructions for fabrication thereof
US7285480B1 (en) 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7492632B2 (en) 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
US7608848B2 (en) 2006-05-09 2009-10-27 Macronix International Co., Ltd. Bridge resistance random access memory device with a singular contact structure
US20090321830A1 (en) 2006-05-15 2009-12-31 Carnegie Mellon University Integrated circuit device, system, and method of fabrication
US7670927B2 (en) 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US7499352B2 (en) 2006-05-19 2009-03-03 Innovative Silicon Isi Sa Integrated circuit having memory array including row redundancy, and method of programming, controlling and/or operating same
JP4134199B2 (ja) 2006-05-25 2008-08-13 エルピーダメモリ株式会社 半導体装置の製造方法
US20080054359A1 (en) 2006-08-31 2008-03-06 International Business Machines Corporation Three-dimensional semiconductor structure and method for fabrication thereof
KR100895853B1 (ko) 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
US20080070340A1 (en) 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI
US20080072182A1 (en) 2006-09-19 2008-03-20 The Regents Of The University Of California Structured and parameterized model order reduction
TWI438827B (zh) 2006-09-20 2014-05-21 Univ Illinois 用於製造可印刷半導體結構、裝置及裝置元件的脫離對策
KR100826979B1 (ko) 2006-09-30 2008-05-02 주식회사 하이닉스반도체 스택 패키지 및 그 제조방법
KR20080031594A (ko) 2006-10-04 2008-04-10 삼성전자주식회사 전하 트랩형 메모리 소자
US7949210B2 (en) 2006-10-09 2011-05-24 Colorado School Of Mines Silicon-compatible surface plasmon optical elements
KR100815225B1 (ko) 2006-10-23 2008-03-19 삼성전기주식회사 수직구조 발광다이오드 소자 및 그 제조방법
US7388771B2 (en) 2006-10-24 2008-06-17 Macronix International Co., Ltd. Methods of operating a bistable resistance random access memory with multiple memory layers and multilevel memory states
US7781247B2 (en) 2006-10-26 2010-08-24 SemiLEDs Optoelectronics Co., Ltd. Method for producing Group III-Group V vertical light-emitting diodes
WO2008140585A1 (en) 2006-11-22 2008-11-20 Nexgen Semi Holding, Inc. Apparatus and method for conformal mask manufacturing
US7879711B2 (en) 2006-11-28 2011-02-01 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US7928471B2 (en) 2006-12-04 2011-04-19 The United States Of America As Represented By The Secretary Of The Navy Group III-nitride growth on silicon or silicon germanium substrates and method and devices therefor
US7697316B2 (en) 2006-12-07 2010-04-13 Macronix International Co., Ltd. Multi-level cell resistance random access memory with metal oxides
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
TWI533351B (zh) 2006-12-11 2016-05-11 美國加利福尼亞大學董事會 高效能非極性第三族氮化物光學裝置之金屬有機化學氣相沈積生長
KR100801707B1 (ko) 2006-12-13 2008-02-11 삼성전자주식회사 플로팅 바디 메모리 및 그 제조방법
CN101558497B (zh) 2006-12-15 2011-09-07 Nxp股份有限公司 晶体管器件和制造这一晶体管器件的方法
WO2008077237A1 (en) 2006-12-22 2008-07-03 Sidense Corp. A program verify method for otp memories
KR100829616B1 (ko) 2006-12-27 2008-05-14 삼성전자주식회사 채널 실리콘막 형성 방법 및 이를 이용한 스택형 반도체소자 제조 방법
KR100860466B1 (ko) 2006-12-27 2008-09-25 동부일렉트로닉스 주식회사 씨모스 이미지센서 및 그 제조방법
US7485508B2 (en) 2007-01-26 2009-02-03 International Business Machines Corporation Two-sided semiconductor-on-insulator structures and methods of manufacturing the same
KR20080075405A (ko) 2007-02-12 2008-08-18 삼성전자주식회사 폴리 실리콘 핀을 갖는 비휘발성 메모리 트랜지스터, 상기트랜지스터를 구비하는 적층형 비휘발성 메모리 장치, 상기트랜지스터의 제조방법 및 상기 장치의 제조방법
US20080194068A1 (en) 2007-02-13 2008-08-14 Qimonda Ag Method of manufacturing a 3-d channel field-effect transistor and an integrated circuit
US7666723B2 (en) 2007-02-22 2010-02-23 International Business Machines Corporation Methods of forming wiring to transistor and related transistor
KR100825808B1 (ko) 2007-02-26 2008-04-29 삼성전자주식회사 후면 조명 구조의 이미지 센서 및 그 이미지 센서 제조방법
KR20080080833A (ko) 2007-03-02 2008-09-05 삼성전자주식회사 반도체 웨이퍼의 제조 방법
US7774735B1 (en) 2007-03-07 2010-08-10 Cadence Design Systems, Inc Integrated circuit netlist migration
US20080220558A1 (en) 2007-03-08 2008-09-11 Integrated Photovoltaics, Inc. Plasma spraying for semiconductor grade silicon
US7494846B2 (en) 2007-03-09 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Design techniques for stacking identical memory dies
US8339844B2 (en) 2007-03-13 2012-12-25 Easic Corporation Programmable vias for structured ASICs
JP2008251059A (ja) 2007-03-29 2008-10-16 Toshiba Corp 不揮発性半導体記憶装置およびそのデータ消去方法
US8569834B2 (en) 2007-04-12 2013-10-29 The Penn State Research Foundation Accumulation field effect microelectronic device and process for the formation thereof
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US7651939B2 (en) 2007-05-01 2010-01-26 Freescale Semiconductor, Inc Method of blocking a void during contact formation
US20080277778A1 (en) 2007-05-10 2008-11-13 Furman Bruce K Layer Transfer Process and Functionally Enhanced Integrated Circuits Products Thereby
KR100886429B1 (ko) * 2007-05-14 2009-03-02 삼성전자주식회사 반도체 소자 및 제조방법
US7795669B2 (en) 2007-05-30 2010-09-14 Infineon Technologies Ag Contact structure for FinFET device
TW200913238A (en) 2007-06-04 2009-03-16 Sony Corp Optical member, solid state imaging apparatus, and manufacturing method
US7781306B2 (en) 2007-06-20 2010-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor substrate and method for manufacturing the same
US7585716B2 (en) 2007-06-27 2009-09-08 International Business Machines Corporation High-k/metal gate MOSFET with reduced parasitic capacitance
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
CN101755403B (zh) 2007-07-12 2013-06-19 艾迪株式会社 具有集成光功率监控器的光纤阵列单元
KR101258268B1 (ko) 2007-07-26 2013-04-25 삼성전자주식회사 비휘발성 메모리 소자의 낸드형 저항성 메모리 셀 스트링들및 그 제조방법들
JP2009038072A (ja) 2007-07-31 2009-02-19 Nec Electronics Corp 半導体集積回路及びその開発方法
US7902069B2 (en) 2007-08-02 2011-03-08 International Business Machines Corporation Small area, robust silicon via structure and process
JP5354382B2 (ja) 2007-08-10 2013-11-27 株式会社ニコン 基板貼り合わせ装置及び基板貼り合わせ方法、並びに積層半導体装置の製造方法
US8035223B2 (en) 2007-08-28 2011-10-11 Research Triangle Institute Structure and process for electrical interconnect and thermal management
US8136071B2 (en) 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US7772880B2 (en) 2007-09-12 2010-08-10 Neal Solomon Reprogrammable three dimensional intelligent system on a chip
US7692448B2 (en) 2007-09-12 2010-04-06 Neal Solomon Reprogrammable three dimensional field programmable gate arrays
US8042082B2 (en) 2007-09-12 2011-10-18 Neal Solomon Three dimensional memory in a system on a chip
US7667293B2 (en) 2007-09-13 2010-02-23 Macronix International Co., Ltd. Resistive random access memory and method for manufacturing the same
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7939424B2 (en) 2007-09-21 2011-05-10 Varian Semiconductor Equipment Associates, Inc. Wafer bonding activated by ion implantation
US7982250B2 (en) 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8022493B2 (en) 2007-09-27 2011-09-20 Dongbu Hitek Co., Ltd. Image sensor and manufacturing method thereof
US20090096009A1 (en) 2007-10-16 2009-04-16 Promos Technologies Pte. Ltd. Nonvolatile memories which combine a dielectric, charge-trapping layer with a floating gate
JP5244364B2 (ja) 2007-10-16 2013-07-24 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US20090128189A1 (en) 2007-11-19 2009-05-21 Raminda Udaya Madurawe Three dimensional programmable devices
JP5469851B2 (ja) 2007-11-27 2014-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20090144678A1 (en) 2007-11-30 2009-06-04 International Business Machines Corporation Method and on-chip control apparatus for enhancing process reliability and process variability through 3d integration
US20090144669A1 (en) 2007-11-29 2009-06-04 International Business Machines Corporation Method and arrangement for enhancing process variability and lifetime reliability through 3d integration
US7993940B2 (en) 2007-12-05 2011-08-09 Luminus Devices, Inc. Component attach methods and related device structures
US8101447B2 (en) 2007-12-20 2012-01-24 Tekcore Co., Ltd. Light emitting diode element and method for fabricating the same
US7919845B2 (en) 2007-12-20 2011-04-05 Xilinx, Inc. Formation of a hybrid integrated circuit device
KR100909562B1 (ko) 2007-12-21 2009-07-27 주식회사 동부하이텍 반도체 소자 및 그 제조방법
US8120958B2 (en) 2007-12-24 2012-02-21 Qimonda Ag Multi-die memory, apparatus and multi-die memory stack
KR100855407B1 (ko) 2007-12-27 2008-08-29 주식회사 동부하이텍 이미지 센서 및 그 제조방법
US7790524B2 (en) 2008-01-11 2010-09-07 International Business Machines Corporation Device and design structures for memory cells in a non-volatile random access memory and methods of fabricating such device structures
US7786535B2 (en) 2008-01-11 2010-08-31 International Business Machines Corporation Design structures for high-voltage integrated circuits
KR101373183B1 (ko) 2008-01-15 2014-03-14 삼성전자주식회사 3차원 어레이 구조를 갖는 메모리 장치 및 그것의 리페어방법
US8191021B2 (en) 2008-01-28 2012-05-29 Actel Corporation Single event transient mitigation and measurement in integrated circuits
US20090194152A1 (en) 2008-02-04 2009-08-06 National Taiwan University Thin-film solar cell having hetero-junction of semiconductor and method for fabricating the same
US7777330B2 (en) 2008-02-05 2010-08-17 Freescale Semiconductor, Inc. High bandwidth cache-to-processing unit communication in a multiple processor/cache system
US8014195B2 (en) 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US20090211622A1 (en) 2008-02-21 2009-08-27 Sunlight Photonics Inc. Multi-layered electro-optic devices
US7749813B2 (en) 2008-02-27 2010-07-06 Lumination Llc Circuit board for direct flip chip attachment
US20090218627A1 (en) 2008-02-28 2009-09-03 International Business Machines Corporation Field effect device structure including self-aligned spacer shaped contact
US8507320B2 (en) 2008-03-18 2013-08-13 Infineon Technologies Ag Electronic device including a carrier and a semiconductor chip attached to the carrier and manufacturing thereof
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US7939389B2 (en) 2008-04-18 2011-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US7732803B2 (en) 2008-05-01 2010-06-08 Bridgelux, Inc. Light emitting device having stacked multiple LEDS
US7749884B2 (en) 2008-05-06 2010-07-06 Astrowatt, Inc. Method of forming an electronic device using a separation-enhancing species
FR2932005B1 (fr) 2008-06-02 2011-04-01 Commissariat Energie Atomique Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement
FR2932003B1 (fr) 2008-06-02 2011-03-25 Commissariat Energie Atomique Cellule de memoire sram a transistor integres sur plusieurs niveaux et dont la tension de seuil vt est ajustable dynamiquement
US8716805B2 (en) 2008-06-10 2014-05-06 Toshiba America Research, Inc. CMOS integrated circuits with bonded layers containing functional electronic devices
US7915667B2 (en) 2008-06-11 2011-03-29 Qimonda Ag Integrated circuits having a contact region and methods for manufacturing the same
JP2010010215A (ja) 2008-06-24 2010-01-14 Oki Semiconductor Co Ltd 半導体装置の製造方法
US8105853B2 (en) 2008-06-27 2012-01-31 Bridgelux, Inc. Surface-textured encapsulations for use with light emitting diodes
US8334170B2 (en) 2008-06-27 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method for stacking devices
US7868442B2 (en) 2008-06-30 2011-01-11 Headway Technologies, Inc. Layered chip package and method of manufacturing same
CN101621008A (zh) 2008-07-03 2010-01-06 中芯国际集成电路制造(上海)有限公司 Tft浮置栅极存储单元结构
US7772096B2 (en) 2008-07-10 2010-08-10 International Machines Corporation Formation of SOI by oxidation of silicon with engineered porosity gradient
US8006212B2 (en) 2008-07-30 2011-08-23 Synopsys, Inc. Method and system for facilitating floorplanning for 3D IC
US8129256B2 (en) 2008-08-19 2012-03-06 International Business Machines Corporation 3D integrated circuit device fabrication with precisely controllable substrate removal
DE102008044986A1 (de) 2008-08-29 2010-03-04 Advanced Micro Devices, Inc., Sunnyvale Ein 3-D-integriertes Schaltungsbauelement mit einer internen Wärmeverteilungsfunktion
EP2161755A1 (en) 2008-09-05 2010-03-10 University College Cork-National University of Ireland, Cork Junctionless Metal-Oxide-Semiconductor Transistor
US8014166B2 (en) 2008-09-06 2011-09-06 Broadpak Corporation Stacking integrated circuits containing serializer and deserializer blocks using through silicon via
US7943515B2 (en) 2008-09-09 2011-05-17 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
US8106520B2 (en) 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
KR101548173B1 (ko) 2008-09-18 2015-08-31 삼성전자주식회사 실리콘 다이렉트 본딩(ｓｄｂ)을 이용한 임시 웨이퍼 임시 본딩 방법, 및 그 본딩 방법을 이용한 반도체 소자 및 반도체 소자 제조 방법
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US20100137143A1 (en) 2008-10-22 2010-06-03 Ion Torrent Systems Incorporated Methods and apparatus for measuring analytes
US8241989B2 (en) 2008-11-14 2012-08-14 Qimonda Ag Integrated circuit with stacked devices
US7838337B2 (en) 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US20100140790A1 (en) 2008-12-05 2010-06-10 Seagate Technology Llc Chip having thermal vias and spreaders of cvd diamond
US20100157117A1 (en) 2008-12-18 2010-06-24 Yu Wang Vertical stack of image sensors with cutoff color filters
JP5160396B2 (ja) 2008-12-18 2013-03-13 株式会社日立製作所 半導体装置
US8168490B2 (en) 2008-12-23 2012-05-01 Intersil Americas, Inc. Co-packaging approach for power converters based on planar devices, structure and method
US20100193884A1 (en) 2009-02-02 2010-08-05 Woo Tae Park Method of Fabricating High Aspect Ratio Transducer Using Metal Compression Bonding
US8158515B2 (en) 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
WO2010095352A1 (ja) 2009-02-18 2010-08-26 パナソニック株式会社 撮像装置
US8203187B2 (en) 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8487444B2 (en) 2009-03-06 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional system-in-package architecture
WO2010116694A2 (en) 2009-04-06 2010-10-14 Canon Kabushiki Kaisha Method of manufacturing semiconductor device
US20100221867A1 (en) 2009-05-06 2010-09-02 International Business Machines Corporation Low cost soi substrates for monolithic solar cells
KR101623960B1 (ko) 2009-06-04 2016-05-25 삼성전자주식회사 광전자 셔터, 이의 동작 방법 및 광전자 셔터를 채용한 광학 장치
US8802477B2 (en) 2009-06-09 2014-08-12 International Business Machines Corporation Heterojunction III-V photovoltaic cell fabrication
JP5482025B2 (ja) 2009-08-28 2014-04-23 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
FR2949904B1 (fr) 2009-09-07 2012-01-06 Commissariat Energie Atomique Circuit integre a transistors mos couples electrostatiquement et procede de realisation d'un tel circuit integre
US8482132B2 (en) * 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US8264065B2 (en) 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
US8159060B2 (en) 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
CN102088014A (zh) 2009-12-04 2011-06-08 中国科学院微电子研究所 3d集成电路结构、半导体器件及其形成方法
US8107276B2 (en) 2009-12-04 2012-01-31 International Business Machines Corporation Resistive memory devices having a not-and (NAND) structure
WO2011070855A1 (ja) 2009-12-11 2011-06-16 シャープ株式会社 半導体装置の製造方法および半導体装置
US8507365B2 (en) 2009-12-21 2013-08-13 Alliance For Sustainable Energy, Llc Growth of coincident site lattice matched semiconductor layers and devices on crystalline substrates
US8437192B2 (en) 2010-05-21 2013-05-07 Macronix International Co., Ltd. 3D two bit-per-cell NAND flash memory
US8525342B2 (en) 2010-04-12 2013-09-03 Qualcomm Incorporated Dual-side interconnected CMOS for stacked integrated circuits
US8541305B2 (en) 2010-05-24 2013-09-24 Institute of Microelectronics, Chinese Academy of Sciences 3D integrated circuit and method of manufacturing the same
FR2961016B1 (fr) 2010-06-07 2013-06-07 Commissariat Energie Atomique Circuit integre a dispositif de type fet sans jonction et a depletion
KR101193195B1 (ko) 2010-07-02 2012-10-19 삼성디스플레이 주식회사 유기 발광 표시 장치
KR101145074B1 (ko) 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
US7969193B1 (en) 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
US8674510B2 (en) 2010-07-29 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure having improved power and thermal management
KR20120020526A (ko) 2010-08-30 2012-03-08 삼성전자주식회사 도전막 매립형 기판, 그 형성 방법, 및 이를 이용하는 반도체 소자의 제조 방법
US20120063090A1 (en) 2010-09-09 2012-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling mechanism for stacked die package and method of manufacturing the same
US20120074466A1 (en) 2010-09-28 2012-03-29 Seagate Technology Llc 3d memory array with vertical transistor
FR2967294B1 (fr) 2010-11-10 2012-12-07 Commissariat Energie Atomique Procédé de formation d'une structure multicouches
CN103348473B (zh) 2010-12-24 2016-04-06 斯兰纳半导体美国股份有限公司 用于半导体装置的富陷阱层
US8630114B2 (en) 2011-01-19 2014-01-14 Macronix International Co., Ltd. Memory architecture of 3D NOR array
US8486791B2 (en) 2011-01-19 2013-07-16 Macronix International Co., Ltd. Mufti-layer single crystal 3D stackable memory
JP5853139B2 (ja) 2011-03-09 2016-02-09 パナソニックＩｐマネジメント株式会社 三次元集積回路設計装置、三次元集積回路設計方法、プログラム
FR2978604B1 (fr) 2011-07-28 2018-09-14 Soitec Procede de guerison de defauts dans une couche semi-conductrice
WO2013052679A1 (en) 2011-10-04 2013-04-11 Qualcomm Incorporated Monolithic 3-d integration using graphene
US8431436B1 (en) 2011-11-03 2013-04-30 International Business Machines Corporation Three-dimensional (3D) integrated circuit with enhanced copper-to-copper bonding
FR2986371B1 (fr) 2012-01-31 2016-11-25 St Microelectronics Sa Procede de formation d'un via contactant plusieurs niveaux de couches semiconductrices
FR2986370B1 (fr) 2012-02-01 2014-11-21 St Microelectronics Sa Circuit integre 3d
US10192813B2 (en) 2012-11-14 2019-01-29 Qualcomm Incorporated Hard macro having blockage sites, integrated circuit including same and method of routing through a hard macro
US8984463B2 (en) 2012-11-28 2015-03-17 Qualcomm Incorporated Data transfer across power domains
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US20140225218A1 (en) 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060179417A1 (en) * 2002-07-08 2006-08-10 Madurawe Raminda U Alterable application specific integrated circuit (ASIC)
CN1809914A (zh) * 2003-06-24 2006-07-26 飞上公司 三维集成电路结构及其制造方法
CN1591869A (zh) * 2003-09-04 2005-03-09 台湾积体电路制造股份有限公司 标准元件单元反偏压架构
US7488980B2 (en) * 2003-09-18 2009-02-10 Sharp Kabushiki Kaisha Thin film semiconductor device and fabrication method therefor
US20060237791A1 (en) * 2004-06-30 2006-10-26 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104517964A (zh) * 2013-10-08 2015-04-15 旺宏电子股份有限公司 三维半导体装置及其三维逻辑阵列结构
CN105845615A (zh) * 2015-01-14 2016-08-10 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN105845615B (zh) * 2015-01-14 2021-04-06 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN106158867B (zh) * 2015-05-15 2019-03-01 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106158867A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN106706175A (zh) * 2015-11-12 2017-05-24 上海丽恒光微电子科技有限公司 压力传感器的制备方法
CN106469663A (zh) * 2016-03-07 2017-03-01 陈军建 铝栅cmos双层金属布线的制作工艺及其版图结构
CN107346352A (zh) * 2016-05-04 2017-11-14 杭州海存信息技术有限公司 基于封装内查找表的仿真处理器
CN107634064A (zh) * 2016-07-19 2018-01-26 旺宏电子股份有限公司 具有阵列低于周边结构的半导体结构
CN107634064B (zh) * 2016-07-19 2020-06-05 旺宏电子股份有限公司 具有阵列低于周边结构的半导体结构
CN107729591A (zh) * 2016-08-10 2018-02-23 格罗方德半导体股份有限公司 使用无监督机器学习的自动全芯片设计空间采样
CN110419098B (zh) * 2017-01-09 2021-02-02 科磊股份有限公司 晶片几何系统中的透明膜误差校正图案
CN110419098A (zh) * 2017-01-09 2019-11-05 科磊股份有限公司 晶片几何系统中的透明膜误差校正图案
CN110160918A (zh) * 2018-02-12 2019-08-23 黄彦凯 晶圆再验的方法
CN109581185A (zh) * 2018-11-16 2019-04-05 北京时代民芯科技有限公司 SoC芯片激光模拟单粒子辐照检测及故障定位方法及系统
CN110262771A (zh) * 2019-05-09 2019-09-20 中国科学院微电子研究所 一种基于mos晶体管的基本运算电路及其扩展电路
CN111124290A (zh) * 2019-12-06 2020-05-08 合肥沛睿微电子股份有限公司 应用于闪存存储装置的冗余方法及闪存存储装置
CN112115672A (zh) * 2020-09-15 2020-12-22 中国兵器工业集团第二一四研究所苏州研发中心 一种高压多路复用器芯片的版图结构
CN112115672B (zh) * 2020-09-15 2024-01-26 中国兵器工业集团第二一四研究所苏州研发中心 一种高压多路复用器芯片的版图结构
CN115513051A (zh) * 2022-11-04 2022-12-23 合肥晶合集成电路股份有限公司 硬掩模层返工方法及dmos形成方法
CN115513051B (zh) * 2022-11-04 2023-02-10 合肥晶合集成电路股份有限公司 硬掩模层返工方法及dmos形成方法
CN116522829A (zh) * 2023-06-26 2023-08-01 上海韬润半导体有限公司 一种时钟树结构、时钟树的设计方法和集成电路
CN116522829B (zh) * 2023-06-26 2023-09-08 上海韬润半导体有限公司 一种时钟树结构、时钟树的设计方法和集成电路

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