CN104137262A - Cmos电子器件与光子器件的垂直集成 - Google Patents

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Abstract

制造复合半导体结构的方法包括：提供包括多个硅基器件的SOI衬底；提供包括多个光子器件的化合物半导体衬底；以及切割化合物半导体衬底以提供多个光子管芯。每个管芯包括上述多个光子器件中的一个或更多个光子器件。方法还包括：提供具有基层和包括多个CMOS器件的器件层的组装衬底；将多个光子管芯安装在组装衬底的预定部上；以及将SOI衬底与组装衬底对齐。方法还包括将SOI衬底与组装衬底结合以形成复合衬底结构以及将组装衬底的至少基层从复合衬底结构去除。

Description

CMOS电子器件与光子器件的垂直集成
相关申请的交叉引用
本申请要求2012年1月18日提交的题为“Vertical Integration ofCMOS Electronics with Photonic Devices”的美国临时专利申请第61/588080号的优先权，将其全部公开内容通过引用并入本文用于所有目的。
背景技术
通常在硅集成电路上部署先进的电子功能例如光子器件偏置控制、调制、放大、数据序列化或反序列化、成帧、路由及其他功能。其关键原因是存在用于硅集成电路的设计和制造的全球基础设施，该全球基础设施能够以市场可接受的成本制造具有非常先进的功能和性能的器件。硅由于其间接能带隙而尚未用于光发射或光放大。该缺点妨碍了在硅上制造单片集成的光电子集成电路。
化合物半导体例如磷化铟、砷化镓以及相关的三元和四元材料由于其直接能带隙而对光通信、特别是发光器件和光电二极管极为重要。同时，由于在这些材料中制造器件和电路的成本高得多，所以在这些材料上集成先进的电功能限于小生境(niche)、高性能应用。
因而，本领域中存在改进涉及复合集成硅器件和化合物半导体器件的方法和系统的需要。
发明内容
本发明的实施方案涉及用于半导体晶片(也称为衬底)的模板辅助接合的方法和系统。更具体地，本发明的实施方案涉及用于将光子器件在晶片尺度上接合到包括CMOS器件的SOI晶片的方法和设备。本发明的实施方案与该实施例相比具有更广的适用性并且还包括在硅上异质生长半导体材料或集成用于高速器件的第III-V族材料的应用。
根据本发明的一个实施方案，提供了能够在硅光子器件中进行晶片尺度上的处理的方法。作为实施例，根据本发明的实施方案，提供了一种制造复合半导体结构的方法。该方法包括：提供包括多个硅基器件的SOI衬底；提供包括多个光子器件或其他器件例如高速晶体管的化合物半导体衬底；以及切割或以另外方式形成化合物半导体衬底以提供多个光子管芯。每个管芯均包括多个光子器件或电子器件中的一个或更多个。该方法还包括：提供可以已经包括多个硅基器件例如CMOS器件的组装衬底；将多个化合物半导体管芯安装在组装衬底的预定部分上；将SOI衬底与组装衬底对齐；将SOI衬底与组装衬底结合以形成复合衬底结构；以及从复合衬底结构去除组装衬底的至少一部分。
使硅基器件包括在组装晶片内提供了若干个优点。例如，在SOI衬底上制造与使用组装晶片集成的化合物半导体兼容的硅基器件所需的处理可以不与集成工艺所需的其他硅基器件例如CMOS器件兼容。在组装晶片中包括硅基器件使得能够将需要不兼容处理技术的大范围的硅器件技术进行集成。作为实施例，在具体实施方案中，SOI晶片可以包括要求130纳米CMOS工艺的硅器件，同时组装晶片包括要求65纳米CMOS工艺的硅器件。因为这两个工艺通常不能在相同晶片上执行，所以模板辅助接合使得以65纳米工艺制造的更小、更快的器件能够与除化合物半导体器件之外的较大的130纳米器件集成。
根据本发明的另一实施方案，提供了一种在硅基衬底上生长化合物半导体结构的方法。该方法包括：提供具有接合表面的SOI基底晶片；提供籽晶晶片；以及切割籽晶晶片以提供多个籽晶管芯。该方法还包括：提供模板晶片；将多个籽晶管芯安装在模板晶片上；以及将模板晶片接合到SOI基底晶片。多个籽晶管芯结合到SOI基底晶片的接合表面。该方法还包括：去除模板晶片的至少一部分；露出多个籽晶管芯的表面的至少一部分；以及在露出的籽晶管芯上生长化合物半导体结构。
根据本发明的一个实施方案，提供了一种制造复合半导体结构的方法。该方法包括：提供包括多个硅基器件的SOI衬底；提供包括多个光子器件的化合物半导体衬底；以及切割化合物半导体衬底以提供多个光子管芯。每个管芯均包括多个光子器件中的一个或更多个。该方法还包括：提供具有基层的组装衬底和包括多个CMOS器件的器件层；将多个光子管芯安装在组装衬底的预定部分上；以及将SOI衬底与组装衬底对齐。该方法还包括将SOI衬底与组装衬底结合以形成复合衬底结构以及从复合衬底结构至少去除组装衬底的基层。
根据本发明的另一实施方案，提供了一种在硅基衬底上生长化合物半导体结构的方法。该方法包括：提供具有接合表面的SOI基底晶片；提供籽晶晶片；以及切割籽晶晶片以提供多个籽晶管芯。该方法还包括：提供包括多个CMOS器件的模板晶片；将多个籽晶管芯安装在模板晶片上；以及将模板晶片接合到SOI基底晶片。多个籽晶管芯结合到SOI基底晶片的接合表面。该方法还包括：去除模板晶片的至少一部分；露出多个籽晶管芯的表面的至少一部分；以及在露出的籽晶管芯上生长化合物半导体结构。
使用优于常规技术的本发明实现了许多益处。例如，在根据本发明的一个实施方案中，模板晶片的使用使得较昂贵的第III-V族材料能够节省地用在例如仅需要实现特定器件功能的地方。因而，本文所述的实施方案通过使所需的第III-V族或其他材料的量最小化改进了成品的成本结构。另外，根据一些实施方案可以通过在模板晶片中的在用来产生分离平面的退火工艺之后保留的图案化区域中路由光学信号来在光子学集成电路中形成多层次的光学互连。本文所述的附接和分离工艺可以使用一次或多次。
在一个特定的实施方案中，采用多个接合工艺并且形成使结晶硅与穿插的第III-V族、第II-VI族或其他材料的平面交替的三维结构。本发明的实施方案所提供的又一益处为与硅基底晶片的对齐是基于晶片尺度进行。另外，可以在晶片接合工艺之后对第III-V族或其他材料进行有源条形或区域的限定，显著放宽了对准公差。
根据实施方案，可以存在这些益处中的一个或更多个。贯穿本说明书以及下面更具体地描述了这些益处和其他益处。参照下面的具体实施方式和附图可以更全面地理解本发明的各种附加目的、特征和优点。
附图说明
图1为根据本发明的实施方案的集成光电子器件的简化示意图；
图2为示出根据本发明的实施方案的制造集成光电子器件的方法的简化流程图；
图3A为根据本发明的实施方案的经处理的SOI衬底的简化平面图；
图3B为根据本发明的实施方案的经处理的第III-V族衬底和对所述经处理的第III-V族衬底进行切割的简化透视图；
图3C为根据本发明的实施方案的包括多个第III-V族管芯的组装衬底的简化平面图；
图3D为示出根据本发明的实施方案的对经处理的SOI衬底和包括多个第III-V族管芯的组装衬底进行结合的简化分解透视图；
图3E为从图3D中所示的接合的衬底结构将组装衬底中的一部分去除的简化透视图；
图4为示出根据本发明的实施方案的在晶片接合、组装衬底分离以及抛光之后的复合衬底结构中的一部分的简化示意图；
图5为根据本发明的实施方案的具有集成光电子器件的衬底的简化平面图；
图6为示出根据本发明的另一实施方案的制造集成光电子器件的方法的简化流程图；
图7A为示出根据本发明的实施方案的器件限定期间的复合衬底结构中的一部分的简化示意图；
图7B为示出根据本发明的实施方案的处理之后的复合衬底结构的一部分的简化示意图；
图7C为根据本发明的实施方案的多层结构的简化示意图；
图8为示出根据本发明的实施方案的执行异质外延生长的方法的简化流程图；
图9A至图9E为根据本发明的实施方案的在各个制造阶段的复合衬底结构的一部分的简化示意图；
图10为根据本发明的实施方案制造的多层结构的简化示意图；
图11A至图11C为示出根据本发明的实施方案的利用模板辅助接合工艺垂直集成CMOS器件的过程的简化示意图；
图12为示出根据本发明的实施方案的利用模板辅助接合工艺垂直集成CMOS器件的方法的简化流程图；
图13为示出根据本发明的实施方案的制造复合半导体结构的方法的简单流程图；以及
图14为示出根据本发明的实施方案的在硅基衬底上生长化合物半导体结构的方法的简化流程图。
具体实施方式
根据本发明，提供了一种涉及半导体晶片的模板辅助接合的方法和系统。仅通过示例的方式，本发明已经应用于利用组装衬底(也称为模板晶片/衬底)将第III-V族管芯(或用于更复杂电路的器件设计)接合到晶片水平的衬底的方法。该方法和设备可以应用于各种半导体处理应用，包括使硅器件与化合物半导体器件进行光电集成，以及使高速电子功能元件(functions)与化合物半导体器件进行硅电路集成的晶片尺度上处理。
发明人已经确定如果能够在不牺牲性能的情况下相对于分立的方案减少成本和功率则将增强硅光子器件的商业意义。根据本发明的实施方案，性能对等通过作为晶片尺度处理的将第III-V族材料集成到硅光子晶片上来实现。如贯穿本说明书更完整地描述的，模板辅助接合提供了一种适合批次处理(由盒到盒的)的将第III-V族材料与硅或绝缘体上硅复合集成的晶片尺度处理的范式。
在未限制本发明的实施方案的情况下，以下限定用于限定本文中所描述的工艺和结构：
复合接合：一种使用金属至金属、金属界面层辅助、和/或直接半导体接合的组合来实现这些技术中的每种技术的期望特性的组合的晶片接合工艺。这些技术所提供的益处非限制性地包括：金属至金属接合的强度；金属界面层辅助的调节热膨胀系数失配和表面粗糙度的能力；以及直接半导体接合的光的透过性。
复合的绝缘体上半导体(C-SOI)：一种在绝缘体上硅衬底上组合晶片接合的第III-V族材料以产生第III-V族、硅和可能的其他材料的复合的硅光子晶片。得到的堆叠体称为复合的绝缘体上半导体晶片或C-SOI晶片或衬底。
模板辅助接合：通过制造模板的中间步骤在晶片尺度水平将片进行晶片接合。如贯穿本说明书所描述的，在实施方案中，采用了一种中间载体(也称为组装衬底)，例如制备成包括用于使模板上的材料与载体衬底更干净地分离的注入区的载体。
图1为根据本发明的实施方案的集成光电子器件100的简化示意图。参照图1，对包括硅处理晶片112、氧化层114和单晶硅层116的SOI衬底110(也称为基体晶片)进行处理以形成一个或更多个电子电路、光子元件(波导、多模干涉耦合器、光栅、指数调谐元件、马赫-曾德调制器(Mach-Zehnder modulator，MZM)等)。作为实施例，CMOS电路可以在提供各种各样的电子器件功能性的硅层116中制造。在图1中所示的示意图中，虽然实际器件部件可以延伸到层116之外，但是这些电路和元件形成在层116中。虽然在图1中示出了SOI衬底110，但是一些实施方案采用硅晶片代替SOI衬底。
形成在组装衬底(贯穿本说明书更全面地描述)的器件层中的波导130示出在图1中。如图1所示，该器件层提供了包括通过过孔132连接到形成在SOI衬底的单晶硅层116中的CMOS电路系统的电互连层的多种功能性。波导130可以为限定在器件层中的光学波导以互连光子器件或将光学信号从结构的一个部分带到另一部分。因而，组装衬底模板晶片本身的器件层可以处理成若干种不同类型的功能应用。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
组装晶片中的器件层的另一功能可以包括形成如在图11中所描绘的通常不能在基底晶片中形成的CMOS电路系统。在单独的晶片中形成CMOS电路系统使得能够使用CMOS工艺，如果在基底晶片中仅形成CMOS电路则不可用该CMOS工艺。在组装晶片中形成CMOS电路系统之后，本文所述的用于模板辅助接合的随后处理步骤仍然适用。
在一个实施方案中，可以在金属图案化之前根据标准硅工艺流程(例如，CMOS工艺流程)去除衬底。缺少金属图案化使得能够在本文所述的模板辅助接合工艺期间执行更高温度的处理。在该实施方案中，为了在模板辅助接合工艺之后完成标准硅工艺可以将衬底返回到制造设备或其他合适的处理设备。图3A为与图1中所示的SOI衬底110对应的经处理的SOI衬底的简化平面图。经处理的SOI衬底包括通过图3A中示出的网格所示的多个器件区域。
图3B为根据本发明的实施方案的经处理的第III-V族衬底和对经处理的第III-V族衬底进行切割的简化透视图。在图3B中所示的实施方案中，使用锯片执行切割，但本发明的实施方案不限于该具体切割方法并且其他技术包括在本发明的范围内。通常，第III-V族衬底小于图3A中所示的经处理的SOI衬底。在图3B中所示的切割操作之后，可获得多个第III-V族管芯以用于安装到组装衬底(如贯穿本说明书更全面描述的)。第III-V族管芯可以包括适合作为增益芯片、光探测器、MZM、环行器、各种电子器件例如高速晶体管等的元件，由此提供了光子器件和电子器件两者。尽管就一些实施方案讨论了切割，但是本发明不限于用于将材料分割为的较小部分以用于接合的该特定技术。对于本领域的普通技术人员明显的是，切割为适合本发明的实施方案使用的一种方法，而其他分割方法例如劈裂、蚀刻等也包括在本发明的范围内并且也可以使用。
图3C为根据本发明的实施方案的包括多个第III-V族管芯的组装衬底的简化平面图。尽管在图3C中未示出，但是对组装衬底(也称作模板衬底或晶片)进行处理以提供用于晶片分离的构造。在实施方案中，对组装衬底(例如，与经处理的SOI衬底相同尺寸的硅衬底)进行氧化和离子注入(例如，使用H2 +或He2 +离子)以在进入组装衬底的预定深度处形成晶片分离区(即，断裂面)。这样的处理示出在如图3D中所示的组装衬底-基层(也称作基区)和组装衬底-器件层(也称作器件区)中。根据所示的实施方案，注入分离用于完成衬底去除，但也可以通过机械减薄或其他研磨技术物理地去除大部分模板晶片。
在图3C中，平面图包括与管芯相邻的基层的表面和各种第III-V族管芯。然后可以将组装衬底的器件层图案化为如图3C所示的用于附接第III-V族管芯的排列特征和/或接合位置。除第III-V族管芯之外，为了适合于具体应用，可以将其他器件、结构和材料结合至组装衬底或安装在组装衬底上。在一些实施方案中，第III-V族管芯与组装衬底之间的接合强度为了适合于具体的应用而改变。因而，这些元件之间的强接合和弱接合两者均包括在本发明的范围内。可以附接到组装衬底上的限定的接合位置的其他材料的实例为一种或多种第III-V族材料、第II-VI族材料、磁性材料、硅基材料(例如，具有与来自组装衬底的硅不同特性的硅材料)、非线性光学材料或者给通过经处理的SOI衬底上的器件所提供的功能提供功能性增强的其他材料。第III-V族管芯或其他材料的附接可以使用取放工具或其他合适的管芯附接系统来执行。
图3D为示出根据本发明的实施方案的对经处理的SOI衬底和包括多个第III-V族管芯的组装衬底进行结合的分解透视图。安装在组装衬底上的第III-V族管芯表示为图3D中的第III-V族器件矩阵并且本领域的普通技术人员将理解参照矩阵示出的不是连续层而是其中分布有第III-V族管芯的维度。如图3D所示，使经处理的SOI衬底上的器件与安装在组装衬底上的第III-V族管芯对齐并且两个衬底结合以形成接合的衬底结构。对本领域的普通技术人员将明显的是，元件的排列提供了安装在组装衬底上的第III-V族管芯相对于存在于SOI衬底上的电子电路和/或光子电路的布局。在本发明的范围内包括若干种执行晶片接合的方法，包括在2010年10月12日提交的美国专利申请第12/902621号中所讨论的方法，将其全部公开内容通过引用并入本文用于所有目的。
在具体实施方案中，在半导体元件之间(例如，第III-V族管芯和SOI衬底的层之间)形成有界面辅助接合，其中中间层(例如，InxPdy，例如In0.7Pd0.3)提供欧姆接触和包括透明度的光学质量、应力调节以及其他益处。
图3E为从图3D中所示的接合的衬底的组装衬底部分中的器件区将组装衬底中的基区去除的简化透视图。在实施方案中，如上所述对组装衬底执行的离子注入处理使得组装衬底中的一部分(基区)的晶片分离能够如图3E所示的那样发生。如图3E所示，组装衬底的基区被去除，并且可以以类似于与SOI衬底制造和再利用技术相关联的衬底再利用的方式再次使用。尽管晶片分离过程示出为遵循衬底接合过程，但是这不是本发明所必需的并且可以在晶片接合过程之前、期间或之后执行晶片分离。
在一些实施方案中，将图3D和图3E所示的工艺组合成来自接合工艺的热量使组装衬底沿着通过注入物质的峰值所限定的面分开。在其他实施方案中，组装衬底在接合工艺之前或之后执行的退火工艺期间分开。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。在另外一些实施方案中，采用研磨和/或抛光步骤来移除基层部分。
可以使用CMP工艺或其他抛光工艺对如图3E所示的经处理的SOI衬底、附接的第III-V族管芯矩阵以及组装衬底的器件区进行抛光以去除分开工艺所产生的任何残余粗糙度，其中组装衬底的器件区可以包括与组装衬底的器件区相关联的薄硅层或氧化物/硅层。因而，实施方案提供了包括适合用在制造集成光电子器件中的硅-第III-V族-硅堆叠体的衬底350。可以对图3E中得到的衬底350进行进一步处理以限定薄硅层中的附加的光学或电子器件。电互连制成所需的其他材料。参照图1，将组装衬底的器件层中的一部分保留在器件的左部上，而对另一部进行处理以形成波导。过孔示出为穿过组装衬底的器件层以与经处理的SOI衬底上的硅层116形成电接触。沉积平面化材料以平面化和钝化各种器件元件的表面。平面化材料的实例包括二氧化硅、氮化硅、氧氮化硅、聚酰亚胺或其他聚合物材料、旋涂玻璃、甲基环戊烯醇酮(cyclotene)、吡拉啉(pyraline)等。平面化材料可以首先施加到基底晶片结构110，然后图案化以打开穿过其可以将器件元件附接到基底晶片的通道区域。
作为实施例，如果组装衬底的器件区包括硅层(例如，单晶硅)，则该硅层可以被去除或图案化以在芯片上形成光互连。这使得能够在工艺中提供光学路由，该工艺可重复以用于多个光学水平。在将经处理的SOI衬底在金属化工艺之前从制造设备去除的实施方案中，为了待执行的那些处理步骤将经处理的SOI衬底返回。
作为如图3E中所示的基于离子注入工艺的晶片分开的替代方案，其他实施方案采用例如使用化学机械抛光(CMP)工艺块体去除组装衬底中的一部分。该技术在最终结构中期望有较厚的硅顶层时是有用的。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
在实施方案中，如图3E所示包括大量集成光电子器件的衬底350可以用作新的组装衬底，以便通过重复图3C至图3E中所示的工艺制造硅和其他材料的多层堆叠体。图案化和平面化可以在重复工艺以限定光学互连的多层时执行。在处理之后，可以对衬底350进行切割以提供用于测试和使用的单片化管芯(例如图1所示的器件)。
采用图3A至图3E所示的模板辅助接合工艺，将包括第III-V族管芯、适合用作增益芯片、光探测器、MZM、环行器、高速电子器件等的其他材料的各种器件安装在组装衬底上，该组装衬底可以是图案化为具有对齐的目标和/或材料附接位点的氢注入硅晶片。在一些实现方案中，在图案化之前执行氢、氦或其他注入工艺来限定图3E中所示的分开平面，SOI晶片例如在退火步骤期间沿该分开平面分开。参照图3E，所示出的实施方案包括薄的硅器件层，产生硅-第III-V族-硅堆叠体。可以去除或图案化器件层以在芯片上形成光学互连并且能够进行光学路由，该过程可以重复以用于多个光学水平。作为实施例，可以在硅中图案化迹线以有效地形成光学波导的上平面。作为另一实施例，在SOI衬底中的多核处理器与器件层中的光学波导之间可以形成连接。在一些实施方案中，可以对组装衬底进行再抛光和再利用。如图10中所示，可以重复本文中所述的工艺以制造第III-V族管芯和硅的多层堆叠体，使得多层光学互连能够形成。
参照图3C，处理器件层312以制造多个CMOS器件并且在第III-V族器件矩阵的顶部上提供适合于在复合衬底结构的接合之后进行进一步处理的硅层。如在本文中更全面地描述的，在一些实施方案中，器件层312的处理在将第III-V族管芯安装在组装衬底上之前执行。作为实施例，该层可以被抛光并且用于制造另外的器件，提供垂直集成器件的堆叠体。因而，本发明的实施方案提供了可以在器件层312中制造CMOS器件的方法和技术。随后，可以将第III-V族器件矩阵安装并接合到器件层312。然后，当如图3D所示形成接合的衬底结构并且如图3E所示去除基层的情况下，第III-V族器件矩阵存在于所示的器件层312，其可以包括CMOS器件、元件、电子器件和结构。此外，然后可以对器件层312执行另外的处理，例如在接合以完成在该器件层中的一个或更多个CMOS电子器件的制造工艺之后的后续工艺，例如形成金属互连。因而，本发明的实施方案包括CMOS制造技术，在该CMOS制造技术中在复合衬底结构的接合之前形成CMOS元件中的一部分并且在复合衬底结构的接合之后形成CMOS元件的其他部分。
图2为示出根据本发明的实施方案的制造集成光电子器件的方法200的简化流程图。该方法包括对第III-V族衬底进行处理以形成第III-V族器件(210)，例如激光器、光学增益介质、探测器、调制器、光子元件等。除形成第III-V族器件之外可以对其他材料进行处理以形成用于器件例如光学环路器或隔离器的磁性器件元件、其他光电元件等。在器件处理之后，可以研磨第III-V族衬底以形成均匀的厚度并且进行切割以提供第III-V族管芯(212)。研磨不是必需的。
该方法还包括制备组装衬底(220)。在实施方案中，对硅衬底进行氧化、注入和图案化以为以上所述的第III-V族管芯提供安装位置(222)。该实施方案中的组装衬底包括由通过注入剂量的峰值限定的分开平面(例如，在氢注入工艺期间形成的)分隔的基区和器件区。图案化工艺可以包括在对半导体片(例如，第III-V族半导体器件)进行接合的位置进行限定的模板晶片上限定金属图案。在一些实施方案中，除金属图案之外或代替金属图案，在图案化工艺期间形成目标以提供直接接合半导体片(例如，第III-V族半导体器件)的位置的指示。如贯穿本说明书更全面描述的，器件区接合到经处理的SOI衬底并且用于器件制造并且基区被去除且可能再利用。处理SOI衬底(230)以提供CMOS器件、电子器件、光子元件等。制备SOI衬底用于包括表面制备的晶片接合操作(232)。使组装衬底和SOI衬底对齐(240)并且执行晶片接合工艺以结合两个衬底并且形成复合衬底结构(242)。
因而，本发明的实施方案提供了可以提供光子和/或电子功能性的第III-V族器件，以及可以补充通过第III-V族器件所提供的功能性的在组装衬底上制造的CMOS器件(例如，电子器件)。因此，根据具体应用，电子功能性中的一些可以在成本效益CMOS元件中实现，同时其他电子功能性中的一些可以在第III-V族器件中实现，只要适合于具体应用即可。
然后使用退火工艺以在注入剂量的峰值所在的深度处使组装衬底分开(244)。在一些实施方案中，省略该步骤，原因是组装衬底由于晶片接合工艺(242)而分开。在一些实施方案中，对分开后的衬底进行抛光(246)以去除由于分开工艺而引起的表面粗糙度。图4为示出根据本发明的实施方案的在晶片接合、组装衬底分开以及抛光之后的复合衬底结构中的一部分的简化示意图。也可以执行后续工艺以图案化组装衬底的器件层中的光学波导(248)并且形成电互连(250)。如在以上所引用的美国专利申请第12/902621号中所述的，接合焊盘、SOI衬底和第III-V族管芯之间的接合以及第III-V族管芯和SOI衬底之间的接合可以为金属辅助接合、半导体-半导体接合等。
尽管组装衬底可以在注入剂量峰值的深度处或附近分开，但是本发明的实施方案不限于该特定的分开深度并且可以实现除注入剂量的峰值之外的其他深度。另外，应该注意的是，虽然在本文中将使用退火工艺的分开被描述为去除组装衬底的方法，但是其他方法例如(非限制性的)研磨以去除组装衬底的块体或其他合适的技术也包括在本发明的范围内。
应该理解的是，图2中所示的特定步骤提供了一种根据本发明的实施方案的制造集成光电子器件的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图2中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图5为根据本发明的实施方案的具有集成光电子器件的衬底的简化平面图。参照图5，SOI衬底示出为具有形成在SOI衬底的周边部分处的电接合焊盘。通常在SOI衬底中形成CMOS电路。形成在组装衬底的器件层中的硅波导提供了位于第III-V族器件区的第III-V族器件和形成在SOI衬底和/或其他第III-V族器件中的CMOS元件之间的光通信。作为实施例，制造在CMOS电路系统区的四个所示部分中的四个多核处理器可以使用光学耦合到所示的第III-V族器件的光学波导进行互连。
图6为示出根据本发明的实施方案的制造集成光电子器件的方法的简化流程图。在图6中所示的实施方案中，将未经处理的外延材料减薄并且附接到组装衬底以用于进一步处理。方法600包括生长外延结构并制备其他材料(610)以用于激光器、探测器、调制器、光子元件、高速电子器件、磁性器件等。可以对这些未经处理的晶片进行切割(612)以形成器件元件以用于进一步处理。未经处理的晶片可以在外延生长工艺之后或作为外延生长工艺的一部分而进行减薄。
例如通过对硅晶片进行氧化、注入和图案化来形成器件层和基层来制备组装晶片(620)。在一些实施方案中，不执行这些步骤中的一个或更多个步骤以适合于具体应用。如在工艺620中所示的，除以上所述的对组装衬底的处理之外，可以在组装衬底上制造CMOS器件以提供各种CMOS元件功能性。
将来自未经处理的晶片的器件元件安装到组装晶片上(622)。因为在组装衬底上提供了CMOS元件或器件，所以在工艺622中安装的器件元件可以与在工艺620中所提供的CMOS器件共同安装。
对SOI基底晶片进行处理(630)，该处理可以包括形成CMOS电路、电子器件和光子元件并且为晶片接合(632)作准备。在实施方案中，在以下所述的晶片接合工艺期间将另外的金属沉积到SOI基底晶片上以形成与未经处理的外延材料的接触区。
对齐组装晶片和SOI基底晶片(640)并且接合晶片(642)。在实施方案中，组装晶片与SOI基底晶片对齐，但这并不是本发明的实施方案所必需的。使用退火工艺例如在大约注入剂量的峰值处分开组装晶片(644)。使用抛光工艺(例如，CMP)以去除由于组装晶片的器件层与组装衬底的基层分离而引起的表面粗糙度(646)。
在晶片接合工艺和去除组装晶片的基层之后，可以执行另外的处理步骤例如用于形成光学波导的对器件层进行的图案化(648)以及质子注入或第III-V族氧化(650)以在外延材料上限定有源条形区。例如，在质子注入工艺期间，注入的能量选择为使得穿过器件结构(以第III-V族材料形成)的“背面”的注入在与SOI基底晶片的接合相邻的材料中限定条形区。层的平面化(652)和对图6中所示的步骤中的一个或更多个步骤进行的重复可以用来建立多层结构。在一些实施方案中执行对与第III-V族材料的电互连进行的图案化(654)。
在图6中所示的实施方案中，对外延材料进行接合并且然后进行后处理以限定条形区和对经处理的SOI衬底上的区域的互连，所述经处理的SOI衬底可以包括光子器件并且具有限定在光子器件上的其他迹线。图6中所示的实施方案的优点在于减小或消除了与第III-V族器件上的与预定特征相关联的严格的对准公差。因而，尽管图6中所示的实施方案与图3中所示的实施方案包括共同的元件，但是图6中所示的方法可以提供使用图1中所示的方法不能获得的益处。作为实施例，因为有源条形区在图6中所示的实施方案中的接合之后形成，所以对组装晶片进行的附接的工艺和将组装晶片与SOI基底晶片对齐两者的对准公差均显著减小(在约±1μm至约±10μm的量级)。
应理解，图6中所示的特定步骤提供了一种根据本发明的实施方案的制造集成光电子器件的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图6中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图11示出根据本发明的另一实施方案的垂直集成CMOS电路系统的方法。在图11中所示的实施方案中，CMOS电路系统在制备组装晶片期间形成在组装晶片的器件层中。形成在组装晶片的器件层中的CMOS器件可以包括但不限于CMOS器件、逻辑电路、或发射极耦合逻辑电路、BiCMOS电路、SiGe BiCMOS电路、NMOS电路、PMOS电路、或其他硅基器件或电路。在具体实施方案中，形成在器件层中的CMOS器件为采用与在制造基底晶片或SOI晶片中所采用的工艺不兼容的工艺的器件。在形成CMOS电路系统之后，以与图6所描述的方式类似的方式使用组装晶片，该方式为将未经处理的第III-V族器件元件安装到组装晶片。制备具有光子器件元件的SOI晶片以用于晶片接合。对齐并接合SOI晶片和组装晶片、在接合工艺之后，在该实施方案中，使用化学机械抛光、蚀刻工艺或其他合适的技术去除组装晶片的块体。在去除组装晶片衬底的块体之后，可以执行另外的处理步骤以在第III-V族材料中限定器件区。使用金属化工艺以形成CMOS电路系统与光子器件之间的互连。
图7A为示出根据本发明的实施方案的器件限定期间的复合衬底结构中的一部分的简化示意图。如图7A所示，第III-V族器件元件(或其他材料)接合到SOI基底晶片使得平面化材料可以在器件层下方或器件层上方。在本发明的实施方案所提供的一个工艺流程中，在平面化材料中限定开口以使得第III-V族器件能够被接合。如果模板晶片中的通道区使得在紧接着模板晶片的图案化之后但在限定注入掩模之前能够形成该平面化材料则可以发生在器件下方形成平面化材料。打开区域以进入第III-V族器件并且在第III-V族器件元件的“背”侧上形成注入掩模并且如上所述，注入限定了有源区。在注入之后，执行后处理以限定互连，提供平面化等。
图7B为示出根据本发明的实施方案的处理之后的复合衬底结构的一部分的简化示意图。如图7B所示，已经去除了注入掩模并且附加平面化材料已经沉积且进行平面化以提供除其他益处之外的钝化。
图7C为根据本发明的实施方案的多层结构的简化示意图。如图7C中的横截面所示，通过使用本文中所述的实施方案形成多层次的硅和第III-V族材料。硅层可以用来制造光学波导或者可以通过过孔图案化以执行与层堆叠体中的第III-V族材料或其他材料的电连接。采用本发明的实施方案，可以在所示的硅器件层(最初来自组装晶片)中制造电路，从而制造“3-D”集成光电子电路。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图8为示出根据本发明的实施方案的执行异质外延生长的方法的简化流程图。方法800采用附接到组装晶片然后接合到经处理的晶片(例如，使用例如直接晶片接合或金属辅助接合的硅或SOI晶片)的晶体“籽晶”。在一些实施方案中采用金属辅助接合，原因是金属层有助于调节具有不同热膨胀系数的材料之间的应力。籽晶材料可以为在硅上的任意期望的非硅晶体材料，例如InP或GaAs籽晶材料或其他合适的材料。尽管在图8所示的实施方案中采用了组装晶片，但这不是本发明所必需的，并且一些实施方案无需使用组装晶片而是在具有不同晶格常数的普通晶片上生长外延材料。在其他实施方案中，安装在组装晶片上的第III-V族材料形成籽晶的层，该籽晶的层用于在下面的高温CMOS处理步骤中在SOI晶片上外延生长第III-V族材料。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
参照图8，方法800包括将籽晶材料晶片研磨至均匀厚度(810)。在一些实施方案中，接收的籽晶材料晶片厚度均匀并且省略步骤810。也可以在将籽晶材料安装到组装晶片(822)之后将籽晶材料研磨或抛光至均匀厚度。对籽晶材料晶片进行切割(812)以提供多个籽晶材料管芯。在各种实施方案中，籽晶材料为第III-V族材料、第II-VI族材料、磁性材料、非线性光学材料等。制备组装晶片并且在组装晶片的器件层中制造一个或更多个CMOS器件(820)。
将籽晶材料管芯安装到组装晶片(822)。在制备组装晶片期间(820),氧化、注入和图案化步骤可以全部使用或者可以使用一部分，作为CMOS器件元件制造步骤的一部分或附加到CMOS器件元件制造步骤。例如，根据整体3-D层堆叠体的具体结构，可以取消任意步骤或所有步骤。在组装晶片上制造CMOS器件能够将在工艺822中安装的籽晶材料与各种CMOS器件集成。
对SOI基底晶片进行处理直到(但不贯穿)金属沉积工艺(830)并且为晶片接合准备SOI基底晶片(832)。在所示的实施方案中，处理SOI基底晶片直到金属沉积工艺，但这不是本发明的实施方案所必需的。在其他实施方案中，在继续金属沉积工艺的步骤之前停止SOI处理并且在外延生长之后(例如，在步骤850时)随后执行金属沉积工艺之前的这些步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
将组装晶片与SOI基底晶片对齐(840)并且执行晶片接合以将晶片结合到一起(842)。图9A示出在晶片接合之前具有与SOI晶片对齐的附接的第III-V族籽晶管芯的经注入的组装晶片。如下面更全面地描述的，图9A至图9E中所示的实施方案在选择性外延生长工艺中采用第III-V族籽晶。作为实施例，不是接合包含各种外延层的InP结构，而是将一组InP籽晶接合到组装衬底，所述组装衬底随后接合到SOI衬底。制作开口以露出InP籽晶，并且执行选择性外延以限定器件区(例如，第一区中的增益材料、另一区中的探测器、第三区中的MZM器件等)，从而提供了在重叠在硅器件上的选择区域上选择性生长第III-V族材料的一般性方法。可以使用混合的籽晶材料，例如InP和GaAs、第III-V族材料和第II-VI族材料等。
图9B示出在执行CMP工艺以平面化籽晶管芯的表面和组装晶片的器件层之后注入的组装晶片。两个晶片的晶片接合示出在图9C中。在采用注入工艺的实施方案中，组装晶片在大约注入剂量峰值处分开以形成器件层和基层。在其他实施方案中，对组装晶片进行抛光以去除组装晶片的一部分。在图9D所示的实施方案中，使用CMP工艺以去除分开平面处的表面粗糙度。去除基层并且在图9D中未示出。在将经处理的器件附接到组装晶片的一些实施方案中，控制第III-V族籽晶的厚度公差(例如，通过抛光工艺)以提供SOI衬底和第III-V族籽晶管芯上的接合位点之间的均匀接合。除CMP工艺之外，干法或湿法化学蚀刻工艺可以用来在第III-V族籽晶上方打开孔洞以提供用于穿过孔洞进行外延生长的区域。
打开用于在籽晶材料管芯上进行生长的通道区域(848)并且如图9E所示使用选择性外延来生长外延结构。可以通过湿法或干法蚀刻、CMP等进入籽晶材料。因而，尽管在工艺的该阶段籽晶材料管芯安装在SOI晶片上，但是可以执行具有不同于硅的晶格常数的材料的外延生长以形成与籽晶材料管芯晶格匹配的外延材料。因而，本发明的实施方案提供了异质生长(硅衬底(例如，SOI衬底)上第III-V族材料)。
在生长与籽晶材料晶格匹配的外延结构之后，可以执行CMOS处理的剩余步骤以及对籽晶材料(例如，第III-V族材料)的处理，包括在步骤830中未执行的金属沉积步骤。在实施方案的工艺中(在该实施方案中执行在多个不同籽晶材料上的生长(例如，GaAs和InP两者))，可以在不同的点进入不同的籽晶材料。可以执行对衬底的预定部分进行掩蔽以进入这些不同的籽晶材料。
根据本文中所述的方法和系统对不同籽晶材料的适用性，应该注意的是本发明的实施方案由此用于高速第III-V族器件或电路集成到硅晶片上的应用，并且本发明的实施方案不限于结合到硅衬底的光子元件。作为另一实施例，本发明的实施方案用于制造可以与长程光学器件组合的短距离光学互连(例如，核至核、芯片至芯片等)。其他实施例可以将包括用于电路的高速晶体管(例如功率放大器)与形成在CMOS中的其他电路以用于无线通信应用。
可以重复图8中所示的各个步骤以形成如关于图6所讨论的多层次结构。应该理解的是，图8中所示的特定步骤提供了一种根据本发明的实施方案的执行异质外延生长的具体方法。也可以执行根据替代方案的其他的步骤次序。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图8中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
采用参照图8和图9A至图9E所示的方法，将籽晶附接到组装衬底并且然后使用直接晶片接合、金属辅助接合等接合到硅或SOI衬底。一些实施方案采用金属辅助接合，原因是金属层将有助于调节具有不同TCE的材料之间的应力。籽晶材料可以为与硅集成的非硅晶体材料，例如InP、GaAs、其他第III-V族、第II-VI族或其他合适的籽晶材料。在替代方案中，不使用组装衬底并且在具有不同晶格常数的衬底上形成外延结构。如所示的，可以通过湿法或干法蚀刻、CMP等进入籽晶材料。
如果期望在多个不同籽晶材料(例如，GaAs和InP两者或第II-VI族)上进行生长，则可以在工艺中的不同点处提供和/或进入不同的籽晶。多个籽晶材料的使用对于高速第III-V族器件或电路集成到硅结构上的应用是有用的。因而，本发明的实施方案不限于光学互连应用。作为另一实施例，该工艺将适用于短距离光学互连(例如，核至核、芯片至芯片)与长程光学器件的组合。
图10为根据本发明的实施方案制造的多层结构的简化示意图。在图10中所示实施方案中，将包括CMOS器件的SOI衬底设置为包括SOI基底晶片1024、埋置氧化物(BOX)层1022、硅层1020以及CMOS电路系统。将硅器件层1018结合到SOI衬底并且在与硅器件层1018集成的籽晶上生长外延层1016。示出了在器件层1018的平面上的平面化材料。
随后的器件层和外延层示出为组成多层结构。这些层通过重复具有带有籽晶材料、外延材料等的附加模板的模板辅助接合工艺来形成。例如，可以依次接合具有籽晶材料1014和1012的模板晶片。模板晶片中蚀刻的开口提供了用于外延结构的选择区域生长的通道。也可以在层之间和层内形成过孔和互连。也可以在堆叠体中的模板晶片上形成附加的电子器件或电路。
因而，多层结构使用本文中所述的籽晶方法制造。如图10所示，当逐层建立结构时，在与各种组装晶片分离的硅器件层中制造电子器件(例如，CMOS电路)的多个层次。尽管示出了硅上的第III-V族的生长，但是其他实施方案采用其他材料系统例如蓝宝石上GaN以及其他晶格失配结构。在实施方案中，最终第III-V族外延材料的生长在SOI晶片上的籽晶区上执行。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图11A至图11C为示出根据本发明的实施方案的利用模板辅助接合工艺垂直集成CMOS器件的工艺的简化示意图。如图11A至图11C所示，垂直集成CMOS器件的方法采用本文中所述的模板辅助接合法，其中CMOS器件形成在组装晶片的器件层中。因而，本发明的实施方案将模板辅助接合法扩展为包括使用组装衬底或晶片经由接合对第III-V族器件进行集成，但是组装晶片已经集成有CMOS器件。如本文中所述，CMOS器件通过其中组装衬底或晶片采用与CMOS工艺相关联的工艺进行处理的工艺来集成到组装衬底中。在CMOS工艺中的预定阶段处，停止处理并且将第III-V族器件接合到完全或部分处理的包括CMOS器件的组装衬底。参照图11A，处理包括基层1110的硅基衬底(即，组装衬底1100)以在器件层1112中形成多个CMOS器件。因而，根据本发明的实施方案，除了在SOI衬底上实现的CMOS器件之外，除在SOI衬底上实现的CMOS器件(或者代替在SOI衬底上实现的CMOS器件，或者与在SOI衬底上实现的CMOS器件组合)，可以在组装衬底上实现各种CMOS器件。应理解，CMOS器件可以在仅SOI衬底、仅组装衬底或在SOI衬底和组装衬底两者上制造。将器件集成在组装衬底上的能力能够制造在SOI衬底上不能实现的CMOS器件。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。可以制造的CMOS器件的实例包括各种CMOS电路，其包括基于晶体管的器件，例如可以用于驱动与第III-V族器件、CMOS器件等相关联的光子学元件。
参照图11A，接合到组装晶片的第III-V族器件矩阵1120可以包括接合到CMOS器件的一部分的第III-V族器件、布置在制造在组装衬底上的各种CMOS器件之间的第III-V族器件、通过CMOS器件和电路驱动的第III-V族器件，或者其组合等。如图11A所示，使用所述例如与图2中的工艺220和230相关的技术制备SOI衬底1130和组装衬底。应该注意的是，第III-V族器件矩阵可以包括从未处理的外延材料至完成的器件的各种器件类型以及这些类型之间的范围内的器件类型。
如关于图2中的工艺230所描述的，SOI衬底可以处理成包括包含CMOS器件(未示出)的各种器件和元件。这些器件和元件可以包括光学结构、集成电路、微处理器、存储器等。在一些实施方案中，在经处理的SOI衬底(也称为器件晶片)上形成凹陷区，但这不是本发明所必需的。
参照图11B，使包括CMOS器件的SOI衬底和组装衬底与接合的第III-V族器件矩阵对齐并接合。因而本文中所描述的模板辅助接合工艺提供了组装衬底的包括CMOS器件的器件层，其中组装衬底接合到SOI衬底。
参照图11C，可以去除组装衬底的一部分，例如模板或组装衬底(例如，基层1110或衬底的背侧)的一部分以露出组装衬底1100的器件层1112。可以采用各种材料去除技术，例如CMP工艺、蚀刻等。如图11C所示，在去除工艺之后器件层中存在CMOS器件并且与器件层以及与在SOI衬底中制造的元件垂直集成，该元件可以包括光子器件。在去除组装衬底中的期望部分之后，只要适合于具体应用，可以执行用于互连的金属化和包括CMOS处理步骤例如注入、蚀刻、沉积、平面化及其组合等其他后处理步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
除图2中的将CMOS器件垂直集成为模板辅助接合工艺中的一部分的修改之外，可以修改本文中所述的其他工艺以提供具有CMOS器件的组装衬底。作为实施例，可以修改关于图6所述的工艺以采用具有制造在其上的CMOS器件的组装衬底。在该实施例中，可以修改工艺620以制造具有附接有器件元件的CMOS器件的组装衬底以便提供在基座形成之后将未经处理的管芯附接到基座的工艺。可替代地，在管芯附接之后形成基座的工艺中，应该添加工艺622与640之间的附加步骤以在接合到SOI衬底之前形成基座(642)。此外，可以执行图8中示出的工艺的修改以使用包括其中已经制造CMOS器件的器件层的组装衬底。作为实施例，工艺820可以修改为制备包括CMOS器件的组装衬底，其中组装衬底具有安装或附接有籽晶材料管芯的基座。在该实施例中，可以在工艺846中与包括源极粗糙度的其他特征一起去除基座的全部或一部分。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
图12为示出根据本发明的实施方案的利用模板辅助接合工艺垂直集成CMOS器件的方法的简化流程图。该方法包括处理第III-V族衬底以形成第III-V族器件例如激光器、光学增益介质、探测器、调制器、光子元件等(1210)。除形成第III-V族器件之外，可以对其他材料进行处理以形成用于器件的磁性器件元件例如光学环路器或隔离器、其他光电元件等。在器件处理之后，可以研磨第III-V族衬底以形成均匀厚度并且进行切割以提供第III-V族管芯(1212)。研磨不是必需的。
该方法还包括制备组装衬底(1220)。在实施方案中，对硅衬底进行氧化、注入和图案化以提供用于上述第III-V族管芯的安装位置，以及对硅衬底进行处理以形成一个或更多个CMOS器件。该实施方案中的组装衬底包括通过由注入剂量的峰值(例如，在氢注入工艺期间形成的)限定的分开平面分离基区和器件区。图案化工艺可以包括对模板晶片上的限定接合半导体片(例如，第III-V族半导体器件)的位置的金属图案进行限定。在一些实施方案中，除金属图案之外或代替金属图案，在图案化工艺期间形成目标以提供直接接合半导体片(例如，第III-V族半导体器件)的位置的指示。
可以在组装衬底或模板衬底上制造一个或更多个CMOS器件，提供可以与在工艺1212中提供且在工艺1222中安装在组装衬底上的第III-V族管芯结合使用的电子功能性。因而，第III-V族器件可以与在组装衬底、特别地组装衬底的CMOS器件层上制造的CMOS电子器件相互作用。如贯穿本说明书更全面地描述的，可以包括CMOS器件的器件区接合到经处理的SOI衬底并且用于器件制造，而且基区被去除且有可能再利用。
在实施方案中，处理SOI衬底(1230)以提供CMOS器件、电子器件、光子元件等。在一些实施方案中，SOI衬底不经受该处理，原因是这些器件和元件(包括CMOS器件)在模板衬底上制造。制备SOI衬底以用于包括表面制备的晶片接合操作(1232)。对齐组装衬底和SOI衬底(1240)并且执行晶片接合工艺以结合两个衬底并且形成复合衬底结构(1242)。
然后使用退火工艺以在注入剂量的峰值所在的深度处使组装衬底分开(1244)。在一些实施方案中，省略该步骤，原因是组装衬底因为晶片接合工艺(1242)而分开。在一些实施方案中，对分开后的衬底进行抛光(1246)以去除由于分离工艺而引起的表面粗糙度。也可以执行后续工艺以图案化组装衬底的器件层中的光学波导(1248)并且形成电互连(1250)。如在本文中所述的，接合焊盘、SOI衬底和第III-V族管芯之间的接合以及第III-V族管芯和SOI衬底之间的接合可以为金属辅助接合、半导体-半导体接合等。
尽管组装衬底可以在注入剂量峰值的深度处或附近分开，但是本发明的实施方案不限于该特定的分开深度并且可以实现除注入剂量的峰值之外的其他深度。另外，应该注意的是，虽然在本文中描述了使用退火工艺的分开为去除组装衬底的方法，但是其他方法例如(非限制性的)研磨以去除组装衬底的块体或其他合适的技术也包括在本发明的范围内。
应该理解的是，图12中所示的特定步骤提供了一种根据本发明的实施方案的使用模板辅助接合工艺的垂直集成CMOS器件的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图12中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
根据本发明的实施方案，如图13所示，提供了一种制造复合半导体结构的方法。该方法包括：提供包括多个硅基器件的SOI衬底(1310)；提供包括多个光子器件的化合物半导体衬底(例如，第III-V族晶片或第II-VI族晶片)(1312)；以及对化合物半导体衬底进行切割以提供多个光子管芯(1314)。每个管芯均可以包括多个光子器件中的一个或更多个光子器件。作为实施例，多个硅基器件可以包括在SOI衬底上制造的CMOS器件。另外，多个硅基器件可以包括探测器、CCD、逻辑电路、发射极耦合逻辑电路、BiCMOS电路、SiGe BiCMOS电路、NMOS电路、PMOS电路或其他硅基器件或电路。
作为实施例，多个光子器件可以包括激光器、探测器、调制器等。另外，化合物半导体衬底可以包括电子器件，例如HBT、HEMT或FET。多个光子器件可以包括包含成像光学器件、磁性材料、双折射材料或非线性光学材料的各种器件。
该方法还包括提供具有包括多个CMOS器件的基层和器件层的组装衬底(1316)。多个CMOS器件可以包括包含硅基CMOS器件或硅/锗CMOS器件的各种电子电路。这些CMOS器件可以包括探测器、用于CCD的元件、逻辑电路、发射极耦合逻辑电路、BiCMOS电路、NMOS电路、PMOS电路等。
制造组装衬底可以包括：对硅衬底进行氧化；对氧化的硅衬底进行注入以形成注入区；以及对注入的衬底进行图案化以形成预定部分。作为实施例，对氧化的硅衬底进行注入可以包括注入氢或氦中至少之一。
该方法还包括：将多个光子管芯安装在组装衬底的预定部分上(1318)；将SOI衬底和组装衬底对齐(1320)；结合SOI衬底和组装衬底以形成复合衬底结构(1322)；以及从复合衬底结构至少去除组装衬底的基层(1324)。在实施方案中，其上安装有多个光子管芯的组装衬底的预定部分为包括多个CMOS器件的器件层。另外，至少去除组装衬底的基层可以包括对复合衬底结构进行退火以在注入区处分开组装衬底。可替代地，至少去除组装衬底的基层可以包括研磨组装衬底的一部分。
应该理解的是，图13中所示的特定步骤提供了一种根据本发明的实施方案的制造复合半导体结构的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图13中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
根据本发明的另一实施方案，如图14所示，提供了一种在硅基衬底上生长化合物半导体结构的方法。该方法包括：提供具有接合表面的SOI基底晶片(1410)；提供籽晶晶片(例如，第III-V族晶片或第II-VI族晶片)(1412)；以及对籽晶晶片进行切割以提供多个籽晶管芯(1414)。SOI基底晶片可以包括可以使用CMOS工艺制造的与晶体管相关联的掺杂区。
该方法还包括：提供包括多个CMOS器件的模板晶片(1416)；将多个籽晶管芯安装在模板晶片上(1418)；以及将模板晶片接合到SOI基底晶片(1420)。多个籽晶管芯结合到SOI基底晶片的接合表面。多个CMOS器件可以包括硅基CMOS器件、硅/锗CMOS器件等。作为包括在本发明的范围内的各种CMOS器件的实施例，CMOS器件可以包括探测器、CCD、逻辑电路、发射极耦合逻辑电路、BiCMOS电路、NMOS电路、PMOS电路等。将多个籽晶管芯安装在模板晶片上可以包括将多个籽晶管芯安装在模板晶片的预定区上。
提供模板晶片可以包括：对硅衬底进行氧化；将掺杂剂注入氧化的硅衬底以形成注入区；以及对注入的衬底进行图案化以形成预定部分。作为实施例，注入区可以定位距模板晶片的表面约0.1μm至约5μm的范围内。将模板晶片接合到SOI基底晶片可以形成半导体-半导体接合或金属辅助半导体-半导体接合中至少之一。作为实施例，金属辅助半导体接合可以包括一层或更多层InxPdy(例如In0.7Pd0.3)。关于金属辅助半导体-半导体接合的附加描述提供在2010年10月12日提交的美国专利申请第12/902621号中，通过引用将其全部公开内容并入本文中以用于所有目的。InxPdy材料的使用不限于关于图14所讨论的器件而是可以如贯穿本说明书所描述的与其他器件共同使用。
该方法还包括：去除模板晶片的至少一部分以露出多个籽晶管芯的表面中的一部分(1422)；以及通过例如执行外延生长工艺在露出的籽晶管芯上生长化合物半导体结构(1424)。作为实施例，去除模板晶片的至少一部分可以包括对接合的模板晶片和SOI基底晶片进行退火以及在注入区处分开模板晶片。在一些实施方案中多个CMOS器件可以仍然接合到SOI衬底。另外，一些实施方案在分开模板晶片之后执行CMP工艺。
露出多个籽晶管芯的表面中的至少一部分可以包括对模板晶片中的一部分进行图案化和蚀刻。在一些实施方案中，该方法还包括在生长化合物半导体结构之后制造栅极金属或制造晶体管互连。
应该理解的是，图14中所示的特定步骤提供了一种根据本发明的实施方案的在硅基衬底上生长化合物半导体结构的具体方法。也可以执行根据替代方案的其他次序的步骤。例如，本发明的替代方案可以以不同顺序执行上述步骤。此外，图14中所示的单个步骤可以包括多个子步骤，这些多个子步骤可以以适合于该单个步骤的各种次序执行。此外，根据具体应用可以添加或去除另外的步骤。本领域的普通技术人员应当认识到许多变化方案、修改方案以及替代方案。
应该注意的是，本文中所讨论的第III-V族器件可以具有除光学功能之外的其他功能。例如，本发明的实施方案可以用于将用于高速器件(例如手机功率放大器)接合到具有其他功能的第III-V材料硅或SOI晶片上。其他非光学应用也包括在本发明的范围内。
也应该理解，本文中所述的实施例和实施方案仅为说明性目的并且本领域技术人员可提出根据实施例和实施方案的各种修改和改变并且所述各种修改和改变包括在该申请的精神和范围以及所附权利要求的范围之内。

Claims (32)

1.一种制造复合半导体结构的方法，所述方法包括：
提供包括多个硅基器件的SOI衬底；
提供包括多个光子器件的化合物半导体衬底；
切割所述化合物半导体衬底以提供多个光子管芯，每个管芯包括所述多个光子器件中的一个或更多个；
提供具有基层和包括多个CMOS器件的器件层的组装衬底；
将所述多个光子管芯安装在所述组装衬底的预定部分上；
将所述SOI衬底与所述组装衬底对齐；
将所述SOI衬底与所述组装衬底结合以形成复合衬底结构；以及
从所述复合衬底结构至少去除所述组装衬底的所述基层。
2.根据权利要求1所述的方法，其中所述多个硅基器件包括CMOS器件。
3.根据权利要求1所述的方法，其中所述多个硅基器件包括探测器、CCD、逻辑电路、发射极耦合逻辑电路、BiCMOS电路、NMOS电路、PMOS电路或其他硅基器件或电路中至少之一。
4.根据权利要求1所述的方法，其中所述化合物半导体衬底包括第III-V族晶片。
5.根据权利要求1所述的方法，其中所述化合物半导体衬底包括第II-VI族晶片。
6.根据权利要求1所述的方法，其中所述多个光子器件包括激光器、探测器或调制器中至少之一。
7.根据权利要求1所述的方法，其中所述化合物半导体衬底还包括电子器件。
8.根据权利要求7所述的方法，其中所述电子器件包括HBT、HEMT或FET中至少之一。
9.根据权利要求6所述的方法，其中所述多个光子器件还包括成像光学器件、磁性材料、双折射材料或非线性光学材料中至少之一。
10.根据权利要求1所述的方法，其中所述多个CMOS器件包括硅基CMOS器件。
11.根据权利要求1所述的方法，其中所述多个CMOS器件包括硅/锗CMOS器件。
12.根据权利要求1所述的方法，其中所述多个CMOS器件包括探测器、CCD、逻辑电路、发射极耦合逻辑电路、BiCMOS电路、SiGeBiCMOS电路、NMOS电路或PMOS电路中至少之一。
13.根据权利要求1所述的方法，其中提供所述组装衬底包括：
对硅衬底进行氧化：
对经氧化的硅衬底进行注入以形成注入区；以及
对经注入的衬底进行图案化以形成所述预定部分。
14.根据权利要求13所述的方法，其中对所述经氧化的硅衬底进行注入包括注入氢或氦中至少之一。
15.根据权利要求13所述的方法，其中至少去除所述组装衬底的所述基层包括对所述复合衬底结构进行退火以使所述组装衬底在所述注入区处分开。
16.根据权利要求13所述的方法，其中至少去除所述组装衬底的所述基层包括研磨所述组装衬底中的一部分。
17.一种在硅基衬底上生长化合物半导体结构的方法，所述方法包括：
提供具有接合表面的SOI基底晶片；
提供籽晶晶片；
切割所述籽晶晶片以提供多个籽晶管芯；
提供包括多个CMOS器件的模板晶片；
将所述多个籽晶管芯安装在所述模板晶片上；
将所述模板晶片接合到所述SOI基底晶片，其中所述多个籽晶管芯结合到所述SOI基底晶片的所述接合表面；
去除所述模板晶片的至少一部分；
露出所述多个籽晶管芯的表面的至少一部分；以及
在所露出的籽晶管芯上生长所述化合物半导体结构。
18.根据权利要求17所述的方法，其中生长所述化合物半导体结构包括执行外延生长处理。
19.根据权利要求17所述的方法，其中所述SOI基底晶片包括与晶体管相关联的掺杂区。
20.根据权利要求17所述的方法，其中所述籽晶晶片包括第III-V族晶片。
21.根据权利要求17所述的方法，其中将所述多个籽晶管芯安装在所述模板晶片上包括将所述多个籽晶管芯安装在所述模板晶片的预定区上。
22.根据权利要求17所述的方法，其中提供所述模板晶片包括：
对硅衬底进行氧化；
将掺杂剂注入到经氧化的硅衬底中以形成注入区；以及
对经注入的衬底进行图案化以形成所述预定部分。
23.根据权利要求22所述的方法，其中所述注入区在距所述模板晶片的表面约0.1μm至约5μm的范围内。
24.根据权利要求23所述的方法，其中去除所述模板晶片的至少一部分包括：
对所述接合的模板晶片和SOI基底晶片进行退火；以及
使所述模板晶片在所述注入区处分开，其中所述多个CMOS器件保持接合到所述SOI基底晶片。
25.根据权利要求24所述的方法，还包括在使所述模板晶片分开之后执行CMP工艺。
26.根据权利要求17所述的方法，还包括在生长所述化合物半导体结构之后制造栅极金属或制造晶体管互连中至少之一。
27.根据权利要求17所述的方法，其中露出所述多个籽晶管芯的表面的至少一部分包括对所述模板晶片的部分进行图案化和蚀刻。
28.根据权利要求17所述的方法，其中将所述模板晶片接合到所述SOI基底晶片包括形成半导体-半导体接合或金属辅助半导体接合中至少之一。
29.根据权利要求28所述的方法，其中所述金属辅助半导体接合包括InPd。
30.根据权利要求17所述的方法，其中所述多个CMOS器件包括硅基CMOS器件。
31.根据权利要求17所述的方法，其中所述多个CMOS器件包括硅/锗CMOS器件。
32.根据权利要求17所述的方法，其中所述多个CMOS器件包括探测器、CCD、逻辑电路、发射极耦合逻辑电路、BiCMOS电路、NMOS电路或PMOS电路中至少之一。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113686940A (zh) * 2020-03-20 2021-11-23 上海芯像生物科技有限公司 用于分子检测和感测的高通量分析系统
US11183492B2 (en) 2010-12-08 2021-11-23 Skorpios Technologies, Inc. Multilevel template assisted wafer bonding
US11482513B2 (en) 2009-10-13 2022-10-25 Skorpios Technologies, Inc. Heterogeneous substrate bonding for photonic integration

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11181688B2 (en) 2009-10-13 2021-11-23 Skorpios Technologies, Inc. Integration of an unprocessed, direct-bandgap chip into a silicon photonic device
US9316785B2 (en) 2013-10-09 2016-04-19 Skorpios Technologies, Inc. Integration of an unprocessed, direct-bandgap chip into a silicon photonic device
US9882073B2 (en) 2013-10-09 2018-01-30 Skorpios Technologies, Inc. Structures for bonding a direct-bandgap chip to a silicon photonic device
US8222084B2 (en) 2010-12-08 2012-07-17 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding
US9170373B2 (en) 2011-06-08 2015-10-27 Skorpios Technologies, Inc. Systems and methods for photonic polarization-separating apparatuses for optical network applications
US9885832B2 (en) 2014-05-27 2018-02-06 Skorpios Technologies, Inc. Waveguide mode expander using amorphous silicon
US9977188B2 (en) 2011-08-30 2018-05-22 Skorpios Technologies, Inc. Integrated photonics mode expander
JP6197183B2 (ja) 2012-01-18 2017-09-20 スコーピオズ テクノロジーズ インコーポレイテッド フォトニックデバイスを有するｃｍｏｓエレクトロニクスの垂直集積
US9435952B2 (en) 2013-06-10 2016-09-06 Freescale Semiconductor, Inc. Integration of a MEMS beam with optical waveguide and deflection in two dimensions
US9810843B2 (en) 2013-06-10 2017-11-07 Nxp Usa, Inc. Optical backplane mirror
US9766409B2 (en) 2013-06-10 2017-09-19 Nxp Usa, Inc. Optical redundancy
US9094135B2 (en) * 2013-06-10 2015-07-28 Freescale Semiconductor, Inc. Die stack with optical TSVs
US10230458B2 (en) 2013-06-10 2019-03-12 Nxp Usa, Inc. Optical die test interface with separate voltages for adjacent electrodes
US9442254B2 (en) 2013-06-10 2016-09-13 Freescale Semiconductor, Inc. Method and apparatus for beam control with optical MEMS beam waveguide
CN103872168B (zh) * 2014-03-06 2016-02-24 中国电子科技集团公司第三十八研究所 用于硅基光电集成电路芯片中的光电探测器及制备方法
US9664855B2 (en) 2014-03-07 2017-05-30 Skorpios Technologies, Inc. Wide shoulder, high order mode filter for thick-silicon waveguides
US9209142B1 (en) * 2014-09-05 2015-12-08 Skorpios Technologies, Inc. Semiconductor bonding with compliant resin and utilizing hydrogen implantation for transfer-wafer removal
KR101665794B1 (ko) * 2014-12-22 2016-10-13 현대오트론 주식회사 다이 기반의 차량 제어기 전용 반도체 설계 방법 및 이에 의해 제조되는 차량 제어기 전용 반도체
US9372307B1 (en) 2015-03-30 2016-06-21 International Business Machines Corporation Monolithically integrated III-V optoelectronics with SI CMOS
US9829631B2 (en) 2015-04-20 2017-11-28 Skorpios Technologies, Inc. Vertical output couplers for photonic devices
US9874693B2 (en) 2015-06-10 2018-01-23 The Research Foundation For The State University Of New York Method and structure for integrating photonics with CMOs
US9356163B1 (en) 2015-06-16 2016-05-31 International Business Machines Corporation Structure and method of integrating waveguides, photodetectors and logic devices
EP3141941B1 (en) * 2015-09-10 2019-11-27 ams AG Semiconductor device with photonic and electronic functionality and method for manufacturing a semiconductor device
US10243314B2 (en) 2015-09-18 2019-03-26 Skorpios Technologies, Inc. Semiconductor layer variation for substrate removal after bonding
WO2017052557A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Techniques for soi device formation on a virtual substrate, and associated configurations
US9595616B1 (en) * 2015-12-02 2017-03-14 Sandia Corporation Vertical III-nitride thin-film power diode
FR3046698B1 (fr) * 2016-01-08 2018-05-11 Thales Dispositif hybride de detection multispectrale a base d'elements monolithiques
US10509163B2 (en) 2016-02-08 2019-12-17 Skorpios Technologies, Inc. High-speed optical transmitter with a silicon substrate
US10234626B2 (en) * 2016-02-08 2019-03-19 Skorpios Technologies, Inc. Stepped optical bridge for connecting semiconductor waveguides
US10732349B2 (en) 2016-02-08 2020-08-04 Skorpios Technologies, Inc. Broadband back mirror for a III-V chip in silicon photonics
WO2018017958A2 (en) 2016-07-22 2018-01-25 Skorpios Technologies, Inc. Monolithically-integrated, polarization-independent circulator
US10168475B2 (en) * 2017-01-18 2019-01-01 Juniper Networks, Inc. Atomic layer deposition bonding for heterogeneous integration of photonics and electronics
US10928588B2 (en) 2017-10-13 2021-02-23 Skorpios Technologies, Inc. Transceiver module for optical communication
US10649148B2 (en) 2017-10-25 2020-05-12 Skorpios Technologies, Inc. Multistage spot size converter in silicon photonics
US10746923B2 (en) 2018-06-27 2020-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Photonic semiconductor device and method
US11101617B2 (en) * 2018-07-16 2021-08-24 Ayar Labs, Inc. Wafer-level handle replacement
US11360263B2 (en) 2019-01-31 2022-06-14 Skorpios Technologies. Inc. Self-aligned spot size converter
US10935722B1 (en) * 2019-09-14 2021-03-02 Dong Li CMOS compatible material platform for photonic integrated circuits
US11675134B1 (en) 2020-05-01 2023-06-13 Skorpios Technologies, Inc. Optical bandpass filter based on reflective devices
EP3923424A1 (en) * 2020-06-09 2021-12-15 Imec VZW Method for processing a laser device
EP4182747A1 (en) * 2020-07-20 2023-05-24 Apple Inc. Photonic integrated circuits with controlled collapse chip connections

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267173A1 (en) * 2008-03-27 2009-10-29 Hidekazu Takahashi Semiconductor device and method for manufacturing semiconductor device
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20090294803A1 (en) * 2004-06-04 2009-12-03 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US20110008577A1 (en) * 2008-03-03 2011-01-13 Hiroto Miyake Process for production of fine structure
US20110032964A1 (en) * 2009-03-04 2011-02-10 Alcatel-Lucent Usa, Incorporated Fabricating electronic-photonic devices having an active layer with spherical quantum dots

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759746B1 (en) 2000-03-17 2004-07-06 Robert Bruce Davies Die attachment and method
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
JP2004063730A (ja) * 2002-07-29 2004-02-26 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法
JP4509488B2 (ja) * 2003-04-02 2010-07-21 株式会社Ｓｕｍｃｏ 貼り合わせ基板の製造方法
US7812340B2 (en) 2003-06-13 2010-10-12 International Business Machines Corporation Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same
JP4298559B2 (ja) 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
DE102004030612B3 (de) 2004-06-24 2006-04-20 Siltronic Ag Halbleitersubstrat und Verfahren zu dessen Herstellung
JP2006173568A (ja) * 2004-12-14 2006-06-29 Korea Electronics Telecommun Ｓｏｉ基板の製造方法
US7639912B2 (en) * 2007-01-31 2009-12-29 Hewlett-Packard Development Company, L.P. Apparatus and method for subterranean distribution of optical signals
US7897428B2 (en) * 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
CN101349786B (zh) * 2008-09-10 2010-09-29 中南大学 一种集成光子芯片与阵列光纤自动对准的机械装置
WO2011046898A1 (en) * 2009-10-13 2011-04-21 Skorpios Technologies, Inc. Method and system for hybrid integration of a tunable laser
US8605766B2 (en) 2009-10-13 2013-12-10 Skorpios Technologies, Inc. Method and system for hybrid integration of a tunable laser and a mach zehnder modulator
US8867578B2 (en) 2009-10-13 2014-10-21 Skorpios Technologies, Inc. Method and system for hybrid integration of a tunable laser for a cable TV transmitter
US8559470B2 (en) 2009-10-13 2013-10-15 Skorpios Technologies, Inc. Method and system for hybrid integration of a tunable laser and a phase modulator
US8368995B2 (en) 2009-10-13 2013-02-05 Skorpios Technologies, Inc. Method and system for hybrid integration of an opto-electronic integrated circuit
US8611388B2 (en) 2009-10-13 2013-12-17 Skorpios Technologies, Inc. Method and system for heterogeneous substrate bonding of waveguide receivers
US8615025B2 (en) 2009-10-13 2013-12-24 Skorpios Technologies, Inc. Method and system for hybrid integration of a tunable laser
US8630326B2 (en) * 2009-10-13 2014-01-14 Skorpios Technologies, Inc. Method and system of heterogeneous substrate bonding for photonic integration
US8084282B2 (en) * 2010-04-02 2011-12-27 Intel Corporation Wafer-level In-P Si bonding for silicon photonic apparatus
DE102010042567B3 (de) 2010-10-18 2012-03-29 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines Chip-Package und Chip-Package
US8735191B2 (en) 2012-01-04 2014-05-27 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding using pedestals
US8222084B2 (en) * 2010-12-08 2012-07-17 Skorpios Technologies, Inc. Method and system for template assisted wafer bonding
JP6197183B2 (ja) 2012-01-18 2017-09-20 スコーピオズ テクノロジーズ インコーポレイテッド フォトニックデバイスを有するｃｍｏｓエレクトロニクスの垂直集積

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090294803A1 (en) * 2004-06-04 2009-12-03 The Board Of Trustees Of The University Of Illinois Methods and devices for fabricating and assembling printable semiconductor elements
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
US20110008577A1 (en) * 2008-03-03 2011-01-13 Hiroto Miyake Process for production of fine structure
US20090267173A1 (en) * 2008-03-27 2009-10-29 Hidekazu Takahashi Semiconductor device and method for manufacturing semiconductor device
US20110032964A1 (en) * 2009-03-04 2011-02-10 Alcatel-Lucent Usa, Incorporated Fabricating electronic-photonic devices having an active layer with spherical quantum dots

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11482513B2 (en) 2009-10-13 2022-10-25 Skorpios Technologies, Inc. Heterogeneous substrate bonding for photonic integration
US11183492B2 (en) 2010-12-08 2021-11-23 Skorpios Technologies, Inc. Multilevel template assisted wafer bonding
CN113686940A (zh) * 2020-03-20 2021-11-23 上海芯像生物科技有限公司 用于分子检测和感测的高通量分析系统

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