CN105144637A - 用于交换用户数据的接口装置和方法 - Google Patents

Abstract

本发明涉及接口装置(103,107,1020)，其用于通过第一接口(104,109,1021)且通过第二接口(105,110,1022)交换在主机装置(106,108,1003a,1003b)与共享的介质(102)之间的不同的对时间要求严格的用户数据(507,507’)，具有资源管理装置(201)和缓存装置(200,1010)，其中，第一接口(104,109,1021)以第一节拍(701)工作，而第二接口(105,110,1022)以第二节拍(700a,700b)工作，并且其中，第一接口(104,109,1021)和第二接口(105,110,1022)与缓存装置(200,1010)连接，其中，资源管理装置(201)此外设立成如此控制在第一接口(104,109,1021)与第二接口(105,110,1022)之间的不同的对时间要求严格的用户数据(507,507’)的交换，即，在接口装置(103,107,1020)之内和/或在共享的介质(102)上避免不同的对时间要求严格的用户数据(507,507’)的冲突，以便在交换不同的对时间要求严格的用户数据(507,507’)时实现决定性的性能。

Description

用于交换用户数据的接口装置和方法

技术领域

本发明涉及航空和宇航技术的技术领域。本发明尤其涉及用于交换不同的对时间要求严格的用户数据的接口装置、航空电子构件、冲突避免系统、用于交换不同的对时间要求严格的用户数据的方法和存储介质。

背景技术

高速敏捷的飞机(例如军用飞机)以非常高的速度运动。在没有调节飞行姿态和支持飞行员使得其可以很短的反应时间对变化作出反应的技术构件的情况下，几乎不可实现稳定和生态的飞行。为此，航空电子构件在飞行期间持续地确认飞行姿态和环境参数并且与飞行员的控制命令一起由飞行控制系统转变成调节命令或在驾驶舱中显示装置上以经处理的形式显示出来。针对飞行支持系统，对航空电子构件且尤其对不同的航空电子构件的连接提出了严格的时间要求，这尤其涉及在查询和分配在飞行调节系统中的测量变量和控制命令时在调节回路中的等待时间和循环时间。

用于航空电子构件的形成飞行控制系统的结合的示例可为GPS系统，其与空气数据(压力、温度和角度)和不同的惯性传感器一起借助飞行员的控制命令在飞行控制系统的评估计算机中不断地算出用于不同的执行器的新的调节参数。其他的示例为在雷达系统中的信号联网、行驶机构的操控部或还为用于机舱的分布的空调(其以其分布的传感器或执行器进行温度和压力调节)。

对航空电子构件的响应特性(其与单独的航空电子构件的非常快的响应时间或反应时间相关)的所说明的很高的要求，综合成实时性。相应于一定的时间要求的系统(其尤其在设置命令或信息之后保证在确定的时间间隔内作出反应)被称为实时系统或有实时性的系统。

如已经说明的那样，航空电子系统可为分布的实时系统，其构件定位在飞机的不同的部位处。由于构件安装在不同的位置处需要网络或传输介质，以便将航空电子构件组合成整个系统。由于在使用在飞机制造中时尤其在网络协议的物理层上的提高的鲁棒性要求，通常不可动用标准网络构件，其主要由于网络冲突的更简单的管理和更简单的设计在其思想方面进行设置并且由此使得整个系统的特性不是决定性的。

然而，比起待使用在用于保证实时特性的航空电子系统中的网络构件和尤其其物理层，标准网络构件的生产成本可由于明显更高的件数和更低的实时要求而更低。例如应值得期望的是，使用用于传输的以太网构件。然而，基于以太网IEEE802.3(电子与电气工程师协会，InstituteofElectricalandElectronicsEngineers)的基础结构在不同的构件的共同的网络访问的情况下设置直接的冲突。以太网轴线支持消除冲突，而不是设置成避免冲突。

网络系统(其可在物理层和更高的层上遵守由航空电子系统要求的决定性)例如为基于玻璃纤维网络的布线用的MILBUS协议、EFABUS(欧洲战斗机总线协议，EuropeanFighterAircraftBusProtocol)协议或EFEx(EFA总线快速，EFABusExpress)协议。

除了很高的成本之外，用于航空电子构件的网络基础结构具有的缺点是，其对于新的航空电子应用的有些将来的思想或可行的将来的航空电子应用来说太慢。因此，例如MIL-STD-1553B协议可提供1Mbit/s的传输速率，这相比于其他的商业的网络显现为“缓慢”，但由于很高的数据安全性和决定性仍然还总是优选的。

由王等的文献“AHardReal-TimeCommunicationControlProtocolBasedontheEthernet,Proceedings7thAustralasinConferenceonParallelandReal-TimeSystems(Part2000)，Seiten161bis170，Sydney，Australien，November2000，SpringerVerlag，ISBN962-430-134-4”已知基于以太网的通信协议(所谓的实时通信控制(RTCC)协议)在以太网介质访问控制MAC(介质访问控制，MediumAccessControl)协议上运行。

A.Mifdaoui等的文献“Real-TimecharacteristicsofSwitchedEthernetfor“1553B“-EmbeddedApplications：SimulationandAnalysis，1-4244-0840-7/07，IEEE2007”分析了类似于在军用飞机中的MIL-STD-1553B数据总线的实时通信，其中，利用流量整形方法先到先服务(FCFS)、静态优先级(SP)和加权公平排队(WFQ)。

在存在多个航空电子应用方面需要在通信时的决定性。

发明内容

根据本发明的一方面，提供了用于交换不同的对时间要求严格的用户数据的接口装置、航空电子构件、冲突避免系统、用于交换不同的对时间要求严格的用户数据的方法和存储介质。存储介质可由计算机读取。接口装置可提供给通信系统的任何参与者。

在独立权利要求中说明了本发明。由从属权利要求的特征得到本发明的其他的方面。

根据本发明的一方面，通信系统可具有逻辑地具有总线拓扑结构，然而，自然可使用其他的拓扑结构，例如星型拓扑结构或树型拓扑结构。

借助于本发明不仅可在飞机中新安装航空电子系统时动用标准网络构件，而且使航空电子构件彼此连接，并且在此独立于在此使用的协议装到已经存在的网络结构上。

根据本发明的一方面提供接口装置用于在主机装置与共享的介质之间交换不同的对时间要求严格的用户数据。接口装置具有用于与主机装置交换不同的对时间要求严格的用户数据的第一接口和用于与共享的介质交换不同的对时间要求严格的用户数据的第二接口。此外，接口装置具有资源管理装置。在一示例中，包括接口装置和主机装置的组合和/或接口装置仅被称作参与者。

第一接口以第一节拍工作，而第二接口以第二节拍工作，第二节拍可不同于第一节拍。因此，第一节拍可等于第二节拍或两个节拍可是不同的。因此，主机装置可在使用不同的节拍的情况下异步于接口装置的保留的构件工作。在一示例中，第二接口可以用于接收和发送信号的不同的节拍工作，从而第二接口例如以第二节拍信号发送且以第三节拍信号接收。在这种情况下发送节拍域和接收节拍域可以不同的节拍工作。

此外，接口装置具有资源管理装置和缓存装置。第一接口和第二接口与缓存装置连接。通过缓存装置可在第一接口与第二接口之间实现不同的对时间要求严格的用户数据的交换。

资源管理装置如此设立使得其可如此控制在第一接口与第二接口之间交换不同的对时间要求严格的用户数据，即，避免在接口装置内和/或在共享的介质上的不同的对时间要求严格的用户数据的冲突。避免不同的对时间要求严格的用户数据的冲突保证在交换不同的对时间要求严格的用户数据时的决定性的性能。此外，资源管理装置设立成如此操控缓存装置使得借助缓存装置可如此缓存不同的对时间要求严格的用户数据，即，补偿在第一节拍与第二节拍之间的节拍差。

不同的用户数据的示例可相反的数据流或在时间上相继地在相同的方向上散布的数据流。在一示例中，不同的对时间要求严格的用户数据可为基本上同时在两个不同的传输方向上传输的用户数据。在不同的方向上的基本上同时的传输可被称为双向的传输。除了防止不同的传输方向上散布的用户数据的冲突之外，还应避免在相同的传输方向上运动然而在时间上相继进行的不同的用户数据的冲突。换言之，应遵循用户数据的时间顺序或时间上的决定性。用户数据在接口装置内的彼此超过可通过对缓存的访问规则来避免。访问规则的遵循可通过资源管理装置或资源管理装置的部件监测。在一示例中，资源管理装置可具有有限状态机(FSM)或连续的一维的FSM。FSM可通过其状态和状态变化来说明。在一维的和连续的FSM中，FSM的大多数的状态变化可是静态的。FSM例如在时刻t₁占据的状态基本上可仅仅是在时刻t₀之前占据的状态的功能并且与其他的参数无关。如果用图形示出这种FSM的信号顺序图、布局或控制路径，那么其将具有不多的分支并且因此基本上是一维的。单独的状态按顺序相继以节拍通过并且占据在通过控制路径预定的顺序中。通过节拍可表示这样的过程，在其中逐步地从一状态跃变到下一状态中。

在一示例中，不同的对时间要求严格的用户数据可在考虑到其时间预先设定的情况下如此在缓存装置中在时间和位置上进行布置，即，用户数据没有相互封锁。在另一示例中，针对布置基本上仅可利用寄存器逻辑，以便确保所要求的决定性。在另一示例中，资源管理装置可与第一接口和/或缓存装置连接。资源管理装置可借助于控制逻辑系统或寄存器逻辑实现。资源管理装置、尤其控制逻辑系统还可用作缓存。控制逻辑系统还可作为联结矩阵或开关实现。

不同的节拍的平衡可实现在相同的介质处运行的多个接口装置同步工作，然而，相应的主机装置可以不同的节拍工作并且因此可实施不同的航空电子应用。

根据本发明的另一方面说明了航空电子构件，其具有主机装置、介质连接装置或网络控制器和根据本发明的接口装置。主机装置设立成实施航空电子应用，其产生和/或评估用户数据。主机装置为了交换用户数据与接口装置连接，其中，接口装置同样为了交换用户数据与介质连接装置连接。

主机装置可控制航空电子应用，其负责数据传输的方式。航空电子应用例如可与开放系统互连参考模型OSI模型(开放系统互连参考模型，OpenSystemsInterconnectionReferenceModel)的4至7层关联。单独的分布的实时应用的共同作用可引起实时的整个系统。整个系统可履行对于飞机的运行必需的任务。在联合中的航空电子构件或航空电子整个系统例如可履行这样的任务，其支持导航、空调的控制和/或速度测量。不同的实时应用的协同作用可称为分布的实时应用。

介质连接装置可在接口装置与物理的共享介质之间建立连接。在介质连接装置内例如可产生信号电平，其允许由主机装置产生的数据传输到物理介质上。由主机装置产生的数据通过接口装置朝介质连接装置传输。在传输期间，用户数据已经可因此设有附加信息，例如传输帧，介质连接装置还必须将提供的用户数据基本上仅转变成信号电平。通常介质连接装置可设立为介质连接单元MAU(MediumAttachmentUnit)。介质连接装置可具有网络控制器。此外，介质连接装置在一示例中可具有介质无关接口(MediaIndependentInterface)具有，例如MII或GMII(GigabitMII)，介质连接装置可通过该接口接收和/或发送用户数据。

根据本发明的又一方面说明了冲突避免系统，其具有至少两个接口装置和至少两个介质连接装置。介质连接装置通过共享的介质连接至少两个接口装置并且相应利用冲突识别协议工作。至少两个接口装置利用命令/响应协议并且借助于时间监测装置监测命令/响应协议的时间特性使得遵循命令/响应协议的时间特性，以便避免冲突识别协议的冲突。

为了监测命令/响应协议(Command/ResponseProtokoll)的时间特性，可使用中央的控制装置、指挥器或总线控制器，其规定在哪个时刻应发生在共享的介质上的单独的动作。中央的控制装置可负责不再作为唯一的参与者例如由此访问共享的介质，即，抑制由于经过接口装置的过快的通过过早地存在的信息，直至由总线控制器请求数据传递。

根据本发明的另一方面说明了用于在主机装置与共享的介质之间交换不同的对时间要求严格的用户数据的方法。该方法具有使接口装置的第一接口以第一节拍运动和使接口装置的第二接口以第二节拍运行的步骤，其中，第一节拍可不同于第二节拍。在一示例中，第一节拍与第二节拍可是基本上相同的。在另一示例中，第一节拍可第二节拍可是不同的。此外，方法设置成使第一接口和第二接口与缓存装置连接并且在第一接口与第二接口之间通过缓存装置交换不同的对时间要求严格的用户数据。方法还如此控制在第一接口与第二接口之间的不同的对时间要求严格的用户数据的交换，即，避免在接口装置内的不同的对时间要求严格的用户数据的冲突和/或避免在联接在接口装置处的共享的介质上的冲突，以便在交换不同的对时间要求严格的用户数据时实现决定性的性能。在方法中最后还设置成缓存不同的对时间要求严格的用户数据，从而通过缓存补偿在第一节拍与第二节拍之间的节拍差。

根据另一方面说明了存储介质，在其中存储有程序，当由处理器实施程序时，程序实施用于交换不同的对时间要求严格的用户数据的方法。

作为计算机可读的存储介质可具有软盘、硬盘、通用串行接口USB(UniversalSerialBus)存储器、随机存取存储器RAM(RandomAccessMemory)、只读存储器ROM(ReadOnlyMemory)或可擦除可编程只读存储器EPROM(ErasableProgrammableReadOnlyMemory)。作为计算机可读的存储介质还考虑可通信网络，例如英特网，其允许程序代码的下载。

接口装置主要可负责使用的网络、整个系统或介质的特性基本上执行相同的程度的决定性，例如系统、接口装置、航空电子系统、主机装置或参与者本身，以便没有威胁到整个系统的硬实时特性。这可意味着，在分布的实时系统中用于航空电子系统的中央控制单元至航空电子系统的远程的传感器或执行器和/或返回的通信的反应时间应在固定预定的或决定性地预定的时间间隔内并且确保遵守用于相应的通信的时间间隔。如果出现延迟，整个系统可处于稳定的状态中，因为例如在确定的时间不存在需要的信息。

为了保证很高程度的决定性可在航空电子系统中在使用分布的系统的情况下通过中央的通信单元(所谓的总线控制器(BC))控制网络转送。总线控制器应维持关于传输介质的占用的概况并且防止分布的构件中的多个不受控并且同时访问共同利用的网络基础结构。同时的访问共同利用的基础结构可导致冲突。虽然可消除这种冲突，例如在CSMA/CD(载波侦听多路存取/冲突检测，CarrierSenseMultipleAccess/CollisionDetection)的情况下，然而，整个系统在此可丢失用于排除冲突的时间并且因此还丢失决定性的特征。BC可与航空电子系统的中央的构件安置在共同的装置上。但还可作为分开的装置实现，其基本上仅可关心传输介质的配给。

中央控制单元的时间上的过程可预定。预定时间上的过程可引起中央的控制单元的静态的特性并且静态的特性可赋予中央的控制单元和/或整个系统决定性的特征。也就是说，通过在考虑到信号运行时间的情况下设计网络时确定的配给可预定在何时哪个构件可利用共同的网络基础结构。还可保证没有出现未预料到的和附加的延迟。然而，一定的延迟可被允许并且已经在设计网络系统时被包括在内，只要其是决定性的，即，一再以相同的方式以相同的特性出现。这种允许的延迟例如可为用于在系统构件内执行计算操作的延迟、在系统内的运行时间或在介质上的运行时间。系统构件和介质可形成网络。

航空电子系统(尤其航空电子系统的软件，即，例如导航软件)可基于开端并且可依靠负责传输数据的系统可负责或遵守预定的反应时间。因此，在GPS或雷达系统的情况下中央的导航软件可预先确定在哪个时刻应读出GPS接收器的当前的位置数据。

为了确保航空电子构件或航空电子系统要求的决定性，可针对网络使用网络协议的专门的层，例如在OSI网络模型的层1上的物理层，其专门针对航空电子要求设计。该层可实现为组件。层1的巧妙的设计可为用于在恶劣的环境中的信号完整性的前提，例如在存在辐射的情况下或为了履行在飞机中的电磁兼容性EMV(ElektromagnetischeVertr?glichkeit)规定。因为层1避免传输错误，其适宜应用的设计可为用于要求的决定性的必要的、但并非足够的条件。

当网络协议的更高的层避免冲突时，决定性可基本上仅由此实现。传输的时间上的决定性可通过专门设计更高的层(例如介质访问控制层或应用层或实现其的组件)保证。

自从标准EFABUS和EFEx可使用起，可得到基于协议IEEE802.3的以太网技术，其特征在于防止电磁场影响的足够的鲁棒性。以太网技术的可使用性和由此足够的鲁棒性在利用AFDX网络(航空全双工交换（X）以太网，AvionicsFullDuplexSwitched(X)Ethernet)试验时已经显示出，其同样利用以太网技术。然而，AFDX网络和/或AFDX构件必须匹配，以便其引起基本上完全决定性的构件。作为用于IEEE802.3或以太网的物理层的接入点或接口设置有介质无关接口(MM，MediaIndependentInterface)或GMII(GigabitMM)。

在以太网的上述的层上可安放命令/响应协议。在将命令/响应协议安放到以太网上时不可代替单独的协议层。而是以太网协议可命令/响应协议的元件充实。以太网协议基本上可关联于OSI模型的层1至2，而命令/响应协议可关联于层1至4。尤其可根据本发明的一方面，以太网协议IEEE802.3专门地用于实现层1的功能，而命令/响应协议基本上可专门地用于层2。或者换言之可在接口装置和/或整个系统中根据本发明实现以太网协议，在其中层2的功能性通过命令/响应协议代替或充实。由此可利用由可能已经存在的物理介质提供的层1并且通过交换层2组合遵守接口装置的内部的决定性匹配用于在飞机中的运行的要求。层1和层2的分开可借助构建由接口装置产生的传输帧而显而易见。为了检查产生的根据本发明的传输帧可利用协议分析器。在一示例中，AFDX还可通过匹配层2与命令/响应协议和借助于接口装置的确保内部的决定性的时间特性实现实时性。因此，基本上可使用层2的命令/响应协议。然而，在一示例中可在命令/响应协议中使用校验和，尤其校验和方法，其相应于用于以太网层2的校验和/校验和方法的定义。通过利用相应于用于以太网的层2的定义的校验和可保证与其他的以太网设备(例如执行以太网标准的开关)的兼容性。

命令/响应协议可借助于FPGA(现场可编程门阵列，FieldProgrammableGateArray)(即，利用寄存器逻辑存储器逻辑并且尤其在利用FPGA的逻辑功能块和存储器功能块的情况下)如此执行使得可满足响应时间的时间上的要求，直至其在设置命令之后响应返回。执行基于FPGA的命令/响应协议可保证通过FPGA的数据的最小的处理等待时间和最大的处理能力。换言之，可通过经由FPGA专门地匹配于命令/响应协议排除干扰参数防止不可预言地干扰执行命令/响应协议。因此可实现接口装置的决定性的性能。寄存器逻辑和/或存储器逻辑可在运行期间由外部影响(例如中断)妨碍FPGA。

运行干扰(例如构件、尤其电缆或设备的失灵)可通过设置冗余度避免。然而，这种运行干扰基本上对传输的时间特性没有影响，而对系统本身的可运行性有影响并且可能甚至导致完全的运行失灵。运行干扰在运行期间基本上不可成为障碍，然而，可降低其效果。为了建立冗余度，不仅通信介质而且总线控制器(BC)的起始器可加倍或倍增，使得在故障情况下可进行转换。下面可设定利用A和B表示的加倍的构件。故障情况例如可为线缆断开或设备失灵。如果在冗余的系统中出现故障情况，可切换到仍可运转的总线A或总线B和/或总线控制器(BC)A或BCB，倘若通信介质以第一总线A和第二总线B的形式加倍，以及除了第一BCA之外设置有其他的总线控制器B(备选的总线控制器B)。如果数据流仅在一根总线上实现，加倍的总线可被称为双重冗余的总线，或者如果数据流同时在两根总线上实现，还称为双路总线。总线的三倍的或四倍的冗余同样是可行的并且被称为三路总线或四路总线。数据流在这些情况下通常同时分布在存在的所有总线分支(狭路)上。

说明的这种故障情况虽然还可影响整个系统的决定性，然而是不可避免的，例如封锁外部影响，例如出现不可预见的持续时间的延迟。然而，在决定性的构建的系统中可快速且基本上明确地识别出失灵，例如在数据总线中的电缆断裂。因为在故障情况中直接在固定预定的时间之后在没有数据接收的情况下时间监测系统产生警报，例如时间到。警报可快速地产生，因为由于封锁其他的外部影响可通过相应关联的时间监测系统和故障的基础立即得出相应的故障位置。因为以这种方式例如基本上明确识别出传输故障，所以可立即激活冗余措施，例如切换到备选的总线线路或备选的设备上。

并非决定性地建造的系统不可如此快速地界定故障情况，因为缺乏明确的标准。

总线控制器循环地根据命令/响应协议执行总线列表或进度表，其调节何时在哪些参与者之间交换什么样的用户数据。进度表可看作“用户数据的执行计划”。

总线控制器(其将命令/响应协议的命令发送到总线上)可在故障的情况下在识别出故障之后通过以下方式控制故障消除，即，总线控制器或者转换到用于命令/响应协议的备选的总线列表上或者根据预定的算法如此改变总线列表的单独的参数，即，其在故障情况下利用冗余存在的系统。通过冗余的设备的反应可不仅在总线线路A与B之间而且在完整的设备之间转换。总线控制器(BC)为此还从总线列表中摆脱已经识别为持久有缺陷的系统，从而不再由于无意义地尝试利用有缺陷的构件而浪费其他的时间。换言之，总线列表或总线协议表示进度表并且总线控制器可转换到备选的总线列表上或存在的总线列表的单独的参数根据预定的标准改变。因此，在一示例中设备可通过将其添加到进度表中或将其从进度表中取出附加地动作或从通信中除去。然而，如果在进度表处没有改变且应备选地单体迄今使用的设备使用直到现在没有利用的同等的设备，则可改变在存在的总线列表中的地址。

除了借助于FPGA实现接口装置之外，接口装置可借助于ASIC(专用集成电路，ApplicationSpecificIntegratedCircuit)实现。但接口装置还可代替借助于硬件而借助于基本上基于软件的解决方案提供，其可通过单独地分配用于执行命令/响应协议的资源保证遵守时间上的决定性。在基于软件的解决方案中，在处理器上运行的程序编码基本上可承担硬件构件的控制。同样，在基于软件的解决方案中，可通过相应的预备封锁外部的影响，例如出现中断。中断例如可从网络构件“从外部”引向接口装置。然而，借助于封锁装置(其例如可调节资源分配)可防止信息传输的外部影响。信息传输可通过重新占用寄存器和移动指针实现并且基本上不受中断影响。

硬件解决方案和软件解决方案的组成部分的任意组合是可行的。

以太网用作用于命令/响应-方法(例如协议MIL-STD-1553B或EFEx)的下面的基础对于航空电子应用可是显然的，当尽管利用基于以太网的网络基础结构、尤其网络基础结构的物理层直至GMII或MM仍可在更高的层中保证迄今使用的命令/响应网络的原始的时间特性。通过该措施，航空电子应用或主机装置例如不可发现传输系统已经被交换。原始的时间特性主要可由MIL-STD-1553B或EFEX标准预定并且时间特性的遵守可通过实现接口装置的说明的方式来确保。

用于确定传输基础结构或共享的介质的资格的需注意的参数可为作用时间、响应时间或反应时间，在该时间之内构件必须根据要求或根据中央单元(例如总线控制器)的命令将数据放到介质上。

在利用用于实现接口装置的FPGA的情况下，可在FPGA内的通过时间(即，用于消息从第一接口至第二接口或从总线控制器至第二接口例如以查询的形式并且又返回地例如以响应的形式通过FPGA的时间的总和)和/或在主机装置中的处理时间相比于最初期望的响应时间非常小。如果通过MIL-STD-1553B或通过EFEx标准预定了最初的响应时间，在接口装置中的通过时间可在纳秒(ns)的范围中运动，而待代替的标准期望在微秒(μs)的数量级中的响应。这显示出，借助于所说明的接口装置可在某一时间范围中传播，该时间范围为这样的时间范围，其通常被称为决定性地并且可处在毫秒的数量级中(ms，即，呈1x10^-3s的数量级)。因此还可出现在期待的时刻之前提供响应。虽然如此应遵循预定的定时。因此，接口装置可设立成在设置的时刻用于数据传输，该时刻可确定成带有呈几μs的数量级的精度，即，可恰好确定成呈1x10^-6s的数量级。因此，用于接口装置的响应特性的数量级可在MILBUS或EFEx标准的范围中。

在使用AFDX的情况下，主要仅可确定这样的可能性，以该可能性在设置的时刻传输数据并且该可能性仅可确定在ms的范围中。然而，仅确定代替预定的响应时间的可能性不可满足决定性的标准。

在使用没有其他机构的以太网协议的情况下出现冲突，其可导致最多好多秒的停机或等待时间并且因此不可用于遵守决定性。

为了遵守响应时间，接口装置可具有时间监测装置，其设立成在此期间在接口装置中抑制存在的对时间要求严格的用户数据，直至在控制在介质上的传输的时间进度表中设置传输。进度表可确保在这样的时刻提供响应，在该时刻由请求的装置期待响应。因此，时间监测装置可确保由于在接口装置内的快速的处理，对时间要求严格的用户数据没有过早地分布在介质上。通过抑制响应还可确保与介质连接的参与者同步工作。换言之，时间监测装置可为设置成主要精确测量响应时间的单元。在一示例中，接口装置可在航空电子构件的用户数据到达其第一接口期间起动时间监测装置。此外，第一参与者的接口装置可设立成识别在第一接口处存在的用户数据。此外，接口装置可设立成在接收BC的相应的命令之后或在接收BC的相应的命令期间执行用户数据的处理，尤其用户数据从第一参与者的第一接口传输至第二参与者的第一接口。然后，第二参与者的接口装置可将响应通过第二参与者的第二接口发布给介质，其中，第二参与者的接口装置可确保在接口装置将响应传达给介质之前获得设置的响应时间。由第二参与者的第二接口提供的与用户数据相关的响应在第一参与者的第二接口处被识别并且传送给第一接口。用户数据可为对时间要求严格的用户数据，其作为对命令的响应在不同的方向上传输。命令可由BC产生，BC例如还位于接口装置上。用户数据的传输可借助于RT组织。在另一示例中，可将命令从一航空电子构件传输至另一航空电子构件。在又一示例中，在命令/响应协议中的接收的命令可在接口装置内进行处理。用于处理确定的命令没有转送给在接口装置内的第一接口或主机侧。在接口装置内的第一接口或主机侧不知道何时哪种命令在第二接口处到达介质或总线侧上，因此独立于第二接口工作。

不仅命令而且响应可包含在在不同的方向上传输的MILBUS用户数据中。然而，命令基本上仅来自总线控制器。然而，用户数据可或者来自总线控制器或者来自参与者或主机。如果用户数据来自总线控制器，其附加在命令上。如果用户数据来自参与者，其包含在单独的参与者的响应中。用户数据的接收器可为总线控制器或其他的参与者。因此，不仅接收命令而且对传输命令的响应可包含用户数据。

时间监测装置可在一示例中作为秒表或定时器实现。时间监测装置可具有计数器，其向上计数或向下计数，直至到达相应于预定的响应时间的阈值。直到在基本上精确地到达阈值时才可将响应移交给用于分布的介质。

接口装置可设立成执行时间监测。一方面，接口装置可设立成封锁不可预见的事件，其可导致不可预见的延迟–如有可能在μs的数量级的时间内。另一方面，接口装置和尤其时间监测装置还可设立成监测最小时间预先设定，从而防止过早地提供信息。在一示例中，接口装置设立成监测反应时间的下限和上限。

时间监测装置可为资源管理装置的一部分。

通过使得可利用存在的物理网络基础结构、共享的介质和尤其以太网可利用这些技术的带宽和成本优点。因此，例如很多航空电子构件或航空电子应用为了管理目的已经在航空电子电路板上执行以太网接口，其保证特定的航空电子功能性。这种已经存在的构件可借助根据本发明的接口装置加以利用，其尤其负责监测时间特性或决定性，而不必接受实时性的损失。在一示例中，存在的MIL-STD-1553B基础结构可通过交换介质匹配装置和设置接口装置转变成基于以太网的基础结构。

航空电子构件可在系统板或系统电路板上实现。系统板可在一示例中构造为插卡。系统板可已经设置以太网接口。在本发明的一实施例中，这种配置端口可用作介质连接装置或用于共享的介质的接口，以便通过其传输对时间要求严格的数据。利用已经存在的构件可有助于节省成本和降低重量。

交换MIL-STD-1553B或EFEx接口以防共同利用传输介质(例如以太网接口)应出于用户的角度为很低的端口分配成本。然而，可通过应用商业上可得的物理传输介质(尤其可得的物理层)能够实现降低成本。对于商业上可得的物理传输构件还在销售时有更少的限制，例如可由于输出限制预料到，其例如在EFABUS或EFEx中存在，因为例如以太网构件不受ITAR(国际武器贸易条例，InternationalTrafficinArmsRegulations)约束。

EFABUS和EFEx网络以20Mbit/s运行并且可由此补偿传统的MIL-STD-1553B协议的受限的传输速率。在EFABUS系统中除了金属导体之外利用玻璃纤维线路，其非常昂贵且在布线时花费很高。为了MILBUS(也就是说，根据MIL-STD-1553B协议工作的系统)以更高的节拍运行，可设置新的布线，其然而又专门基于MILBUS来设计并且因此很昂贵。另一方面可利用特别的传输技术，例如频率分割的方法，其例如由DSL(数字用户线，DigitalSubscriberLine)技术已知，以便利用在MILBUS上的大约20至200Mbit/s的数据速率。此前利用新的布线实现5Mbit/s。由于很高的复杂性，这种系统被市场很少接受。

此外，所有的仅基于飞机使用设计的系统尤其还可由于更小的件数相对于广泛可得的大批量产品(例如以太网构件，其作为商用现货COTS(Commercialoff-the-shelf)有利地提供给网络技术)具有成本缺点。

所说明的接口装置或者基于FPGA或ASIC的硬件或借助于软件匹配系和专用的资源分配可实现成本合适的COTS产品(例如以太网构件)、决定性的或实时性的传输特性可提供给航空电子系统使用。此外存在以便引起以太网的物理层抵抗骚扰的电场作用和磁场作用的经验，从而还抗干扰性要求还在使用以太网构件时不可意味着限制。利用以太网技术的经验例如还可在AFDX中实现。AFDX同样基于以太网技术，其中，然而可为每个可提及的构件保留一定的带宽并且针对AFDX可使用非常复杂的开关。

作为MILBUS可说明这样的总线系统，其基于国际的由US-DOD(国防部，DepartmentofDefense)公开的标准MIL-STD-1553B与在公告2中公开的补充。在欧洲，MILBUS还通常被称为STANAG3838。

作为EFABUS可说明这样的传输系统，其使用在欧洲战斗机的第一序列批(Serienlose)中并且基于国际标准STANAG-3910。EFEx(EFABUS-Express)为带有用于欧洲战斗机的其他的序列批的匹配和优化的EFABUS协议的进一步改进，但在其中可继续利用相对于EFABUS没有改动的硬件。EFABUS协议或EFEx协议除了相对于MILBUS的更高的数据速率(其代替1Mbit/s为20Mbit/s)之外还利用比MILBUS更大的地址空间或更大的数据组数量。设置在MILBUS系统中的航空电子构件或参与者在网络段中为唯一的总线控制器(BC)和31个远程终端(RT)。可选地，设置有总线显示器或诊断系统(MON)。使用广播地址(RT31)。MILBUS系统的每个参与者具有发送范围(TX)和接收范围(RX)，其各具有最大30个子地址，子地址各具有16位的最大个32数据字à。

EFABUS或EFEx具有作为主动的参与者的BC(总线控制器)和其他的最多30个远程终端RT(RemoteTerminal)。EFABUS和EFEx利用广播地址(RT31)并且可选地利用监视器(MON)。出于冗余原因，RT通常设置成在总线控制器失灵的情况下一起承担其功能–因此还为BC分配单独的RT地址。每个参与者存在发送范围(TX)和接收范围(RX)，其各具有最大直至255个子地址，子地址各具有最大4096个数据字。

因此，可以是，在FPGA上存在的存储器不是足够的并且必须动用扩展存储器。可利用子地址，以便在总线上的终端内(即，在物理单元内或在接口装置内)报告不同的资源，例如存储区或功能组。

资源管理装置可如此使用存在的资源(例如FPGA的构件，例如存储器或控制逻辑)或还将其组合成模块，即，可满足由其需要的任务。资源管理装置可管理多个不同的资源。资源管理装置可作为有限状态机(FSM)实现并且因此形成转换机构，其使数据在不同的存储器装置之间移动。移动可还被称为顺序处理(Durchtakten)并且可由FSM主动地控制。移动可受状态控制地进行。FSM执行逻辑，其控制何时、何物、从何处、和向何处转移。如果在该逻辑处发生某种变化，那么FSM应必须在其结构或接通方面进行改变。嵌装的逻辑可用于遵守决定性。移动可根据固定预定的定时、进度表或时间表进行。

缓存装置可为由多个单个存储器模块组合的存储器装置。单个的存储器模块可组合成缓存装置的子存储器，以便可提供具有确定性能的存储器。因此，例如可通过联合不同的存储器模块建立不同的存储大小，其匹配于待处理的包大小。但另一方面，存储器还可以不同的模式来利用，即，例如用作单端口、双端口或多端口存储器或用作异步存储器和同步存储器。

双端口存储器可称成异步使用的存储器，其具有以不同的节拍运行的两个接口、两个端口或两个接口。例如可利用异步存储器的一个接口将数据(例如用户数据或信息)以第一节拍频率写到存储器中，并且可利用第二接口将写入的数据以第二节拍速率读出。如果第二节拍速率高于第一节拍速率，存储器可比说明的速率更快地读取。反之，如果第二节拍速率小于第一节拍速率，存储器可比说明的速率更慢地读取。

此外，在同时读取和写入相同的信息时可危及读取的数据的一致性。在一示例中，为了避免危及读取的数据的一致性，可利用替换式缓冲器。

此外，可出现在这样的情况：当恰好存储器由其他的访问占用时，那时命令/响应协议的定时同样需要数据传递。为了可执行转送，可利用：相对于在介质上的响应时间(其在μs的范围中并且因此更慢)，在主机装置中在信号处理的接口装置中的通过时间在ns的范围中。

通过使用不同的节拍速率可在读取和写入数据时出现冲突。为了避免此类冲突，可借助于在存储器的第一接口和第二接口之间的信号交换发出何时可进行哪种访问的信号。信号交换由资源管理装置控制和监测。

根据本发明的另一方面，接口装置此外可具有时间监测装置，其中，时间监测装置设立成如此监测命令/响应协议的时间特性，即，遵循命令/响应协议的时间特性。

时间监测装置可遵守由总线控制器引起的预先设定。

根据本发明的另一方面，第一接口或第一接口装置具有用户数据存储器。第二接口或第二接口装置同样可具有存储器，传输存储器。传输存储器可构造为传输寄存器。

用户数据存储器可作为存储器实现，该存储器不仅可由接口装置或FPGA访问，而且可由置于FPGA内的构件(例如主机装置)访问。因此，通过用户数据存储器可在主机装置与接口装置之间进行数据交换，从而经由用户数据存储器可通过接口装置读取或写入用户数据。接口装置可实现访问其他的置于接口装置之外的构件，例如通过共享的介质。在此，接口装置的FPGA逻辑管理和分割访问，使得保证带有不同的实时要求的接口装置以及外部构件的实时性。访问主机装置或其他的外部构件可如此来分割，即，部段的访问时间和在介质侧或以太网侧上的处理时间的总和还明确地在最大的响应时间之内。这种外部构件还可为介质控制器或以太网控制器。外部构件还可通过该访问可能性从第二接口接近。因此，通过传输存储器可使数据在接口装置与共享的介质之间交换，尤其在第二接口与网络控制器之间交换。

当为了确保实时性而基本上封锁外部影响时，用户数据存储器和/或传输存储器可基本上为向外的唯一的接口，通过该接口允许在接口装置的外部区域中通信。

通过用户数据存储器和/或传输存储器，接口装置得到外部的访问并且其利用由此引起的事件。访问并非无意地经过接口装置。而是接口装置管理外部访问，例如通过初始化时间监测装置，利用其确保正确的定时。因此，还可推动或触发到达的用户数据的分类。

硬实时条件(hardReal-time)可意指基本上存在用于协议过程的精确确定的时间标记和时间特性。在定时器结束时或在时间监测装置报警的情况下由于在确定的时刻期待数据但不存在的事实，基本上可立即激活冗余机构。

在接口之间的数据交换还可通过以下方式基本上虚拟地进行，即，例如交换在数据的存储区上的指针且并非交换数据本身。因为在交换数据时通常复制数据，通过复制的直接的数据交换可引起延迟，其可通过交换数据的指针或地址降低。延迟同样不可预见并且干扰决定性。

因此，通过用户数据存储器和传输存储器可用户在置于接口装置外部的航空电子构件或其主控制器与同样置于接口装置外部的介质之间实现数据交换。航空电子构件或其主控制器和接口装置可在一示例中安置在共同的板上。

根据本发明的另一方面，资源管理装置可设立成将缓存装置的至少一部分作为先进先出(FIFO)存储器操控。

形成缓存器的单个的存储器构件可以不同的模式操控。通过组合多个基础存储器功能块可实现不同的存储器类型，例如单端口存储器(其仅具有唯一的接口以用于读取和写入数据)以及带有多个接口的双端口或多端口存储器。FIFO存储器可为带有两个接口的双端口存储器。换言之，每个存储器可为物理的单端口存储器或单端口存储器模块。存储器的不同的类型可由选择地操控单端口存储器模块得到。类型的组可实现并行访问存储器的不同的“参与者”或不同的用户。为了实现并行的访问，单端口存储器模块可或者在几何结构上或者在时间上多路传输。存储器模块的组件和存储器操控部可除了简单的单端口存储之外还能够实现双端口存储器或多端口存储器。然而，在使用多路方法时可相应降低每个端口的访问容量。

根据本发明的另一方面，FIFO存储器可具有块随机存储器。

块随机存储器可为FPGA的基础构件并且因此以很大的数量存在于FPGA上。块随机存储器可联合成任意更大的且任意运行的存储器组。

根据本发明的另一方面，存储器组(其包括缓存、用户数据存储器和传输存储器)中的至少两个存储器可为共同的存储器的子区。

除了由很多很小的存储器构件组织成缓存的可能性之外，还可存在这样的可能性：将很大的存在的存储器分成更小的存储区，从而例如可借助寻址确定针对什么样的任务提供哪个存储区。

根据本发明的另一方面，共同的存储器可具有附加存储器，其借助于存储器管理装置与共同的存储器连接。

借助于在FPGA上存在的存储器构件不可建立任意大的存储大小，例如可在根据带有255个子地址的EFEx标准的命令/响应协议的寻址的情况下，其中，为每个子地址设置最大4096个数据字，其在FPGA上单独没不够可支配的存储器利用，以便安置所有的数据字。在这种情况下可动用外部存储器，例如附加的双数据速率DDR(DoubleDataRate)存储器。这种附加的存储器可设有存储器管理装置(MemoryAccessControlUnit)，以便保证正确的无冲突的存储器访问。附加存储器(例如DDR或DDR3存储器)可为单端口存储器。虽然名称“单端口存储器”示意了仅存在唯一的端口，单端口存储器可在物理上具有分开的写端口和分开的读端口，通过它们相应交换真实的用户数据。存储器可双向地运行并且两个端口可实施为FIFO，因为存储器或缓存装置以不同于主机逻辑的节拍运行。作为主机逻辑可称成资源管理装置的面向第二接口的部件。

除了用户数据端口(即，用于读的端口和用于写的端口)之外，DDRRAM或DDR3RAM可具有第三端口，以便发送存储器命令。例如在写时将数据写到在写侧上的FIFO中并且在撤销写命令之后连同参数通过用于存储器命令的端口最终接管到存储器中。因此，冲突可通过不同的装置在同时写和读时的冲突引起。存储器管理装置可通过以下凡是避免此类冲突，即，其可调节对例如实时构件和非实时构件的存储器的访问。概念实时构件可表示必须满足实时要求的构件。

两个类型的实时要求是不同的。

第一类型表示软实时要求。软实时要求(SoftRealTime)特征在于时限、响应时间或最后期限，其偶尔可没有遵循并且在此没有引起系统故障。因此，例如视频直播流为带有软实时要求的应用，因为未遵守最后期限(其例如在摒弃图象时可注意到)有并非严重的影响。

第二类型表示硬实时要求。硬实时要求(HardReal-Time)是在其中预定最后期限的系统，最后期限的一次的未遵守已经识别为故障。故障的后果或积累可导致严重故障或甚至导致灾难性的系统故障。在硬实时要求中可需要确保满足实时要求或通过设置的冗余措施立即在此建立实时要求。用于带有硬实时要求的系统的示例是用于飞机稳定性的调节部，在其中在未遵守时间预先设定的情况下尤其结合其他的因素可出现严重情况并且还可出现事故。

在此类对可靠性紧要的系统中可三重或甚至四重地设计冗余。在这种系统中，基本上所有的构件(即，例如所有的设备、所有的总线和所有的总线控制器)可相应于冗余的程度三重或四重地存在。多重存在的构件可对此并行地且同步运行。在故障情况下，即，在未遵守时间要求的情况下，立即使用无缺陷地工作的系统的数据。

在可靠性不那么重要的系统中使用双重冗余。如果出现故障，在下一次中，例如在确定故障后下一次传输数据时通常利用备选的总线。在重要的设备中还可在可靠性不那么重要的系统的情况下基本上全部双重地存在。双重存在的构件在此或者并行地或者备选地运行。此外，为了提高可靠性，还可利用备选的数据源。例如高度信息可由空气压力算出、从GPS中读出或通过雷达高度计导出。命令/响应协议实现总线控制器对此通过以下方式快速地对故障情况作出反应，即，总线控制器立即使总线列表匹配于新的情况，或者通过改变总线列表或者通过改变寻址。

根据本发明的另一方面，资源管理装置可设立成通过管理在第一接口和/或第二接口上的指针控制不同的对时间要求严格的用户数据在第一接口与第二接口之间的交换。

管理指针可例如通过软件实现。在两个接口之间交换的数据不再必须被复制，而是仅转送数据的地址，在该地址处可提供或获得数据。对时间要求严格的用户数据通过接口装置的传输可通过交换指针快速地发生。换言之，可实现通过接口装置的数据的虚拟的传输，因为用户数据本身保留在基本上固定的存储位置处。在一示例中，在指针传输通过接口装置的单个的级时，仅可构造和/或移去围绕数据的帧结构。然而应避免指针彼此的冲突。在接口上的指针可与在和接口连接的存储器装置上或在存储器装置的和接口连接的存储区上的指针等同。

根据本发明的又一方面，资源管理装置具有事件评估装置，其可识别在第一接口处的事件和/或在第二接口处的事件并且可专门地针对交换不同的对时间要求严格的用户数据或与其连接的指针分配资源的至少一部分。

资源例如可为接口装置的构件、微控制器板的构件或航空电子构件的构件。事件可为提供主机装置的信号或共享的介质的信号，主机和/或共享的介质以该信号发出提供了数据的信号。但事件还可为通过第一接口或第二接口发送消息。如果出现事件，事件例如可作为中断在专门针对中断设置的数据线路上发出信号。这种中断或这种事件信号可被评估，并且在存在相应的条件的情况下，例如在存储器中存在数据时，可个别地针对处理数据提供资源。个别地、单独地或专用地提供的资源可防止该资源由其他的事件或其他的资源在其处理时被中断。防止中断或封锁其他的系统中断可借助分配的和委派的资源确保快速且无冲突地处理数据，与其余的资源的状态无关。因此，至少在处理用户数据传输持续时间由带有多个资源的航空电子构件可出现划分成至少两个分开的系统，其基本上完全彼此分离地工作。在执行用户数据传输后，封锁的资源可用于其他的任务，例如以便再次支持执行航空电子应用。通过基本上完全在时间上受限地至少脱开系统可区分多任务解决方案的专用提供的资源，在该解决方案中不可发生实时的脱开。通过提供专用的资源可保证资源在由硬件预定的时间段内可供用于处理事件。尤其避免通过软件构件(例如在运行系统内的调度程序)诱导的非决定性。

根据本发明的另一方面，资源管理装置可设立成履行命令/响应协议的至少一个功能。该功能可从命令/响应协议的功能组中选择。该组可包括处理总线列表、识别命令消息、识别在数据包中的报头(Preamble)、评估数据包报头、产生数据包报头、生成状态消息(响应消息)、生成数据消息、生成类型字段和监测共享的介质。

资源管理装置可例如借助FSM(有限状态机)实现命令/响应协议的不同的功能。为了履行功能，资源管理装置可拆成多个子组或子模块，其匹配于执行特定的任务。每个子模块又可作为FSM或系统逻辑实现。单个的FSM可彼此独立地运行且仅在交换信号的时间内通信并且基本上仅在交换信号期间相互影响。通过子模块的这种脱开可实现很高程度的处理的并行性。此外，通过资源管理装置的多个子模块的相互作用可分析或制订命令/响应协议、尤其根据该命令/响应协议的数据格式。以这种方式例如可借助于接口装置如此调节命令(Command)、状态讯息或响应(Response)，即，传输可通过共享的总线借助于发送和接收实现。

主机装置和/或航空电子应用可基本上不了解为了确保时间要求而利用命令/响应协议。

在分布的对实时要求严格的系统(例如通过介质连接的多个接口装置)中，传输协议可如此设计，即，可满足最重要的参与者的时间上的要求。

重要的参与者或重要的航空电子构件(例如温度调节系统或导航系统)可为航空电子构件，其为了确保调节回路稳定性而预定最高的对实时要求严格的要求。对实时要求严格的要求例如可为时间循环的周期持续时间，在时间循环中对实时要求严格的参与者必须扮演某个角色，即，例如必须提供或接收数据。在此，机舱的温度调节系统例如可具有比飞行控制系统的联网的系统更低的要求。不是所有的参与者应强制对实时要求严格或具有相同的紧要程度。但在命令/响应协议中，参与者的所有的数据可与参与者的实际的实时要求无关地基本上根据其时间上的要求来处理。何时和多久一次传输单个的参与者的数据可针对时间上的要求的不同借助总线列表配置，例如借助调出频率。总线列表针对时间上的要求的不同还确保，不重要的设备没有如此经常地请求发送其数据或者没有如此经常地获得新数据并且由此没有不必要地很长地占用总线。还可通过修改总线列表的可能性确保有缺陷的设备不再继续有反应并且代替其在该时间窗内请求冗余的系统的数据。

换言之，这可意味着主机装置或航空电子应用需要用于提供或接收对时间要求严格的用户数据的时间上的要求。然而，由于不同的处理时间(例如，相对于用于在介质上的响应时间的μs，在接口装置中的通过时间和在主机装置中的信号准备呈ns的数量级)，实时要求的遵守可主要通过主机装置确保。因此，可在这种情况下如此设立接口装置：遵守时间要求，例如通过抑制可提前提供的信息，直至这样的时刻，在时刻接口装置实际上在执行总线列表时被总线控制器请求。以这种方式可避免在以太网中干扰性地浮现的所谓的“BubblingIdeot（冒泡傻瓜）”，即这样的设备，其由于缺陷或错误的配置太频繁地或完全没有中断地发送其数据，并且由此干扰所有的总线运行。具体而言，命令/响应协议可负责潜在的“BubblingIdeot”参与者或冒泡傻瓜的参与者并未在没有总线控制器的请求的情况下发送其数据。

而在其他的情况下还可识别出这样的情况，在其中由于干扰或不可预见的延迟在最大的时间预先设定内并未及时进行数据传输并且可在需要时利用相应地引入冗余措施还在出现重要的情况之前作出反应。

在不同的主机装置中处理数据还可基本上彼此独立或异步地进行。甚至可出现，在主机装置中如此提前进行数据的处理和提供，通过介质的不受控的发送可干扰整个系统的实时要求。在一示例中，主机侧可比介质侧更快地工作。接口装置可如此调节主机侧和介质侧的不同的处理时间，即，由主机装置提供和/或请求的数据插入到整个系统的传输模式中并且数据传输没有任意地进行。在一示例中，在主机侧和介质侧上的不同的处理时间可由不同的节拍造成，两个侧以该节拍运行。因此，接口装置可如此设立，即，其除了传输协议(例如命令/响应协议)的形式匹配之外还进行节拍匹配并且必要时抑制太早提供的数据。因此，接口装置还可关心在介质处运行的应用的同步。

根据本发明的另一方面，接口装置可具有转换装置，其中，转换装置设立成如此调节资源管理装置，即，其可处理命令/响应协议的至少一个构件。在此，构件可从可能的构件组或命令/响应协议的可能的角色的组中选择，其中，组包括总线控制器(BC)、远程终端(RT)总线监视器(MON)。

因此，借助于转换装置可完成接口装置、软件或FPGA，其可根据计划的使用进行设定并且可履行特定的功能。还可在唯一的接口装置上实现任意组合命令/响应协议的构件。此外，可利用唯一的接口装置模拟完整的航空电子网络。例如可借助于唯一的接口装置模拟多个远程终端，其还可彼此交换数据并且附加地同样还可具有总线控制器和/或总线监视器。哪个单元或RT应在哪个时刻交换数据可由BC确定。

根据本发明的又一方面，资源管理装置设立成实现，从协议族MILBUS-协议、MIL-STD-1553B、EFABUS(欧洲战斗机总线，EuropeanFighterAircraftBus)和EFEx(EFABUS快速)中选择至少一个命令/响应协议。

根据本发明的又一方面，第一接口和第二接口彼此独立地工作。

换言之，第一接口和第二接口异步地工作。因此，无需在第一接口和第二接口之间的直接的调整，从而第一接口不可履行对实时要求严格的请求，而第二接口履行对实时要求严格的请求，或与之相反。

根据本发明的另一方面说明了带有网络的飞机，其具有根据本发明的航空电子构件和/或接口装置。

根据本发明的另一方面说明了用于信息传输的数据结构，其根据价值具有布置的位，其中，三个最低价的位能够实现区分待利用数据结构传输的数据的类型，其中，可区分至少一个命令、用户数据和状态信息。

识别不同的数据类型(例如命令、数据或状态)可借助报头实现。在一示例中，布置在第一三个最低价的位之后的位的长度和含义相应于用于命令/响应协议的命令、用户数据和状态信息的数据格式的相应的价值的位。因此，可使用带有用于区分命令(Command)、数据(Data)或状态字(StatusWord)的位值001、010或100的报头、类型识别符或命令/响应报头。通过使用报头识别由于使用常规的数据位的类型，并且可通过自己的物理状态或电平避免识别类型。因此，使用报头(针对其识别基本上不必评估特定的电平或状态)可实现使用以太网COTS构件，其不可生成这种状态并且通常还不可无问题地防干扰地传输。COTS构件基本上提供简单且鲁棒的基础结构。

本发明的一方面可为，数据可借助于资源管理装置以预定的且决定性的方式在第一接口与第二接口之间交换。为了交换，资源管理装置可进行缓存装置的操控。操控的所选择的方式可预定数据的流动方向和用于数据的分布的时间上的进度表。资源管理装置可组合缓存装置形成灵巧布置的数据通道系统，其使两个接口彼此连接。资源管理装置和缓存装置两者可相应具有多个子系统。在接口之间交换数据期间可使用户数据与相应的目标接口的要求匹配。用于匹配目标接口的用户数据例如可设有用于形成数据包的帧信息、使之摆脱帧信息或还匹配于不同的时间特性或存储器宽度。

子系统通过接口连接，其形成在子系统之间的边界。在此，子系统的边界、存储大小和单个的存储器装置的结合可如此选择，即，基本上不可出现用户数据的冲突。此外，应注意的是，固定关联的资源组织传输不可通过其他的事件中断的用户数据。为了避免冲突，应追踪在用户数据的传播路径中的重要部位。重要部位应为在数据传输时可导致瓶颈的部位。当共同利用资源时经常出现的这种瓶颈可导致冲突。通过设置中间缓冲器和/或相应的时间特性可缓和这种重要部位。

在本文中说明了保证在时间上决定性地接收和发送数据或信息的措施。尤其在时间上决定性地接收和发送数据可通过措施(例如决定性地构造接口装置、同步接口装置与介质节拍)的协同作用、通过预定进度表和/或通过抑制信息直至为了发送通过由作为中央的控制计算机的总线控制器控制的命令/响应协议的请求来确保。BC可以其进度表负责同步。为了遵守进度表，参与者抑制其数据直至其通过命令请求发送数据。

通过选择的不同的措施的协同作用可遵循实时条件。由此确保没有冲突，但每个参与者还足够经常地传输其数据。

根据本发明的接口装置可如此设立，即，基本上恰好设置何时传输通知、信息或数据的时刻。在此，接口装置可如此构件，即，传输通知或通知在内部从一子模块传递至另一子模块的时刻基本上不受事件影响，该事件局部地在接口装置之外并且不可预测。接口装置的结构可选择为基本上自给自足的系统。由此可实现已经在生成总线列表时预定单个的通知的时间进度表、调度或定时。可通过摆脱外部影响实现系统内部的过程的精确的时间特性。

作为系统内部的过程可表示这样的过程，其局部地在接口装置内运行，例如在FPGA或实现接口装置的硬件部件内运行。摆脱外部影响和固定地预定系统内部的过程、尤其时间上的过程使得可算出接口装置的特性。换言之，通知从接口装置的一接口传输至另一接口可在基本上相同的时间内实现。该时间特性可在实验室条件下如同还在工作运行中一样实现，因为在工作运行中基本上封锁或不允许外部影响。通过信息通过的在封锁期间实现的可计算性可建立确定整个系统和尤其接口装置的实时特性的决定性。在此，在对时间要求严格的用户数据通过接口装置时确保决定性可为有助于整个系统的决定性的一方面。除了用户数据的决定性的通过之外还必需确保在介质本身上基本上没有出现冲突。如果注意到决定性的预先设定的偏差，则该偏差可暗示构件的失灵并且仅存在没有按计划的延迟。然后，失灵可主要仅通过动用冗余存在的构件消除。

当应提供决定性的整个系统时，可充分利用单个的接口装置的决定性。为了还建立整个系统的决定性，可使至少两个或多个单个的接口装置在介质处彼此同步。在该整个系统中，单个的接口装置或联结到接口装置处的构件被称为参与者。因此，整个系统的决定性可通过单个的参与者借助命令/响应协议在介质处的同步实现。介质本身(决定性的参与者中的多数在介质处运行)不必是决定性的。例如还应使用基于冲突的介质。借助于参与者与介质的同步可提供同步的整个系统。通过借助于参与者中的设计为中央BC的至少一个预定介质占用还可将非决定性的介质转变成决定性的介质。由此可基本上防止不可预见的事件。

借助于如此设立的决定性的整个系统可为计划单个的参与者或航空电子构件的协同作用的系统开发者提供这样的工具，系统开发者可利用该工具基本上精确地预定单个消息的传输时刻。因此，可计划循环，在该循环中例如确定在哪个时刻将确定的GPS或雷达数据传输给中央的航空电子PC，而没有数据在传输时相互干扰，尽管利用简单且成本合适的介质，例如以太网。然而，针对单独的消息可由于专用的带宽分配利用介质的所有的带宽。

因此可避免复杂构建的构件，其例如利用在流量整形附件中，类似于在AFDX中一样。小的复杂度可正面地作用于可靠性和可维护性。

在流量整形附件这可限制带宽(参与者利用该带宽加载介质)并且可需要为单个的通知分配用于传输的优先权，以便保证所有的通知消息可在预定的时间界限内传输并且高优先权的通知经历低的延迟。但因为在此仅提高可能性，然而并未引起完全的可预见性，还总是可出现不可预见的事件。

然而，本发明可将决定何时实际上传输通知委托给在单个的分布的参与者中的并非每个单独的调度机制。因为可通过决定性地构建单个的参与者且通过同步单个的参与者在介质处避免单个的参与者彼此独立地起作用并且由此引起对自己或其他的参与者的外部影响，例如以中断或冲突的形式。访问介质可根据可预定的访问计划由中央装置针对所有的参与者进行，例如由BC进行。

在单个的接口装置中确定介质访问和处理信息甚至可在非决定性的介质中引起整个系统的决定性的特性。因此，使用根据本发明的接口装置可容忍使用非决定性的构件。介质的存在的带宽可专门地分配给每个参与者，而不必保留带宽和存在闲置，如果没有通过保留的带宽交换数据。

决定性可负责整个系统的实时性。系统可被称为实时性的系统或实时系统，如果最大的反应时间或响应时间可固定地预定且该固定预定的反应时间基本上不受外部因素在常规运行期间影响。反应时间的绝对大小可取决于系统，针对该系统应建立实时性并且例如针对雷达系统和GPS系统进行区分。反应时间可为从第一参与者发出信息直至在第二参与者中接收信息测得的时间段或从发出请求直至获得请求的响应的时间段。

反应时间可具有选自这样的组的至少一个时间段：消息在介质上的运行时间、在接口装置内的处理时间、消息通过接口装置的通过时间、消息从两个接口中的一个至BC的通过时间和消息从两个接口中的一个至RT的通过时间。

实时性的系统可以系统和尤其系统构件的决定性的构造为先决条件。决定性还可理解成切断或封锁不可预见的事件，其(如果其出现)可改变预先算出的时间特性。如果系统的时间特性基本上总是相同或预定了单个的处理步骤的持续时间的改变的最大值，可实现系统的实时特性。

为了示出对实时特性的要求而可在一示例中将航空电子构件构造为飞行控制系统的中心。飞行控制系统控制或调节对于飞机的飞行特性重要并且由此对时间特性有很高要求的航空电子构件。为了控制或调节航空电子构件，飞行控制系统通常机算控制命令或调节命令。调节命令的计算和分配必须实时进行。为了实现实时特性，例如可需要在飞行控制系统的中心中在飞机在其中经过相应于飞机的长度的飞行路线的时间内至少一次重新计算用于联接到中心处的航空电子系统或航空电子子系统的调节预先设定并且在该处进行分配。因此，在该持续时间内必须结束基本上所有的运行时间和处理时间并且不可预见的事件不应延迟该持续时间。该示例显示出飞行控制系统为带有很高的实时要求的系统。在其他的航空电子系统(例如空调控制系统)中可适用不那么重要的要求，一方面涉及运行时间，另一方面关于干扰的出现。然而，可预定用于影响干扰的最大值，其那时由于决定性未被超过。

应注意到的是，本发明的不同的方面参考不同的对象进行说明。尤其说明了涉及到装置权利要求的一些方面，反之说明了关于方法权利要求的其他方面。然而，本领域技术人员可由上述说明和随后的说明得悉除此之外进行了其他说明，除了与对象的类型相关的特征的任何组合之外，在涉及对象的不同的类型的特征之间的任何组合同样看作由该文本公开。尤其应公开在装置权利要求的特征与方法权利要求的特征之间的组合。

附图说明

下面借助附图进一步阐述本发明的是实力。其中：

图1显示了根据本发明的一示例性的实施例航空电子网络的框图；

图2显示了根据本发明的一示例性的实施例的接口装置的框图，其可配置为总线控制器和/或远程终端；

图3显示了根据本发明的一示例性的实施例的远程终端的子模块的详细的框图；

图4显示了根据本发明的一示例性的实施例的总线控制器子模块的详细的框图；

图5显示了根据本发明的一示例性的实施例的作为详细的框图的串并行转换器的发送部分；

图6显示了根据本发明的一示例性的实施例的发送缓冲器的详细的框图；

图7显示了根据本发明的一示例性的实施例的发送/接收缓冲器的放大的框图；

图8显示了根据本发明的一示例性的实施例的存储器存取控制装置的框图；

图9显示了根据本发明的一示例性的实施例的带有回送缓冲器的协议处理装置的框图；

图10显示了根据本发明的一示例性的实施例的带有事件评估装置的接口装置的框图；

图11显示了根据本发明的一示例性的实施例的命令/响应协议的三个消息类型的结构；

图12显示了根据本发明的一示例性的实施例的用于交换用户数据的方法的流程图。

具体实施方式

附图中的图示是示意性的且并非按比例画出。在图1至图12的随后的说明中，相同的参考标号用于相同或相应的元件。

图1显示了根据本发明的一示例性的实施例的航空电子网络100的框图。航空电子网络100具有航空电子构件101、120a、120b、120c、120d、120e、120f，其沿着共享的介质102布置。航空电子构件101、120a、120b、120c、120d、120e、120f还可表示为参与者101、120a、120b、120c、120d、120e和120f。航空电子网络100为异构网络结构，其具有至少两个不同地配置的接口装置、总线控制器(BC)103和远程终端(RT)120a、120b、120c、120d、120e、120f。可使用其他类型的网络构件，总线显示器，其然而在图1中并未示出。不同的类型BC、RT或总线显示器的名称根据相应的功能性确定，在命令/响应协议中的相应的网络构件占有该功能性。

在共同利用的介质102或共享的介质102、尤其飞机总线102的左端处的航空电子构件101具有接口装置103，其带有第一接口104和第二接口05。可选地，航空电子构件101可具有主机装置106，其尤其负责实施航空电子应用。在总线102的头部处的中央的航空电子构件101中，接口装置103配置为BC103或指挥103。中央的航空电子构件101可或者仅用于控制总线102，和/或用于控制其余的航空电子构件120a、120b、120c、120d、120e和120f，或同时例如作为飞行控制系统的总机还实施航空电子应用。这种航空电子应用通过主机装置106表示。在主机装置106上运行实现航空电子构件的航空电子功能的航空电子软件。中央的航空电子应用或中央的航空电子功能(其为了传输产生的或待接收的数据依靠接口装置103)可为用于数据的中央的评估功能，其由其他的航空电子构件120a、20b、120c、120d、120e和120f提供。为了得到数据，在中央的航空电子构件101与相应的其他的航空电子构件之间发生交换。为了与其余的航空电子构件120a、120b、120c、120d、120e、120f进行数据交换，操作接口装置103(其保证在第一接口104与第二接口105之间交换数据并且还组织通过介质102的传输)的航空电子构件101。

附加的航空电子构件120a、120b、120c、120d、120e、120f同样具有配置为RT的接口装置107a、107b、107c、107d、107e、107f。配置为RT的接口装置107a、107b、107c、107d、107e、107f使共同的共享的介质102、飞机总线102与主机装置108a、108b、108c、108d、108e、108f连接。为了可进行数据交换，必需至少两个配置为RT的接口装置和相关的航空电子构件并且附加地必需配置为BC的接口装置103。BC本身不可交换用户数据。然而，唯一的接口装置不仅可配置为BC而且可配置成带有联结的RT。

在一示例中，BC本身可发送或接收数据。在另一示例中，BC基本上仅发出命令并且在BC中一起集成的RT交换用户数据。在该示例中，BC和RT动用到共同的物理介质。为了进行用户数据交换，在该示例中激活与BC联结的RT。接口装置和主机装置可安置在共同的系统板上。

主机装置106、108a、108b、108c、108d、108e、108f适合于实施航空电子应用并且将航空电子应用产生或必需的数据通过第一接口109a、109b、109c、109d、109e、109f提供给接口装置107a、107b、107c、107d、107e、107f。第一接口109a、109b、109c、109d、109e、109f还用于将接收的数据提供给主机装置108a、108b、108c、108d、108e、108f并因此提供给航空电子应用。因此，第一接口109a、109b、109c、109d、109e、109f以及第一接口104双向地工作。同样，第二接口110a、110b、110c、110d、110e、110f设计为双向的接口并且用于与介质102通信。第一接口109a、109b、109c、109d、109e、109f和第二接口110a、110b、110c、110d、110e、110f为外部接口，其引导到接口装置的外部区域中。

因为通过接口装置107a、107b、107c、107d、107e、107f的数据交换双向地实现，在一个方向上进行的和基本上在另一方向上以相应相反的顺序进行的过程的说明是适用的。

为了遵循例如应对于在RT-主机装置108c与RT-主机装置108f之间交换数据存在的实时条件，在对网络100确定尺寸时并且尤其在选择介质102的最大的导线长度时应注意到所有的在在主机装置108c、108f之间传输时出现的运行时间和等待时间是决定性的数值并且不受未预料到的事件影响。作为为了确保网络确定性地工作的措施，可在设计时注意到，未超过信号运行时间的预定的最大值。如果遵循了预先设置，还可基本上确保命令/响应协议的实时性。该预先设定适用于交换用户数据、命令和状态信息。在MIL总线系统102中，从在BC-主机装置106中发布命令给RT-主机装置108c或接口装置107c直至其响应到达主机装置106或接口装置103中的测量的时间例如必须在4μ至12μs的范围中。类似的值利用作为物理介质的以太网总线102实现。然而，由此对于在介质102上的响应时间设置的持续时间的数量级大于在接口装置103、107a、107b、107c、107d、107e、107f和/或主机装置108a、108b、108c、108d、108e、108f中的处理时间或通过时间，其在ns的范围中。

在为总线102确定尺寸时尤其应注意的是，决定性(即，运行时间的可预测性)不可等同于在接口装置103、107a、107b、107c、107d、107e、107f内的处理速度。决定性在本申请的意义中应如此理解，即，防止用户数据的交换过程或用户数据流非预测地中断且由此被延迟。决定性应不是首先意味着提高处理速度，而是遵循预定的处理速度或预定的时间安排。数据交换中断的可能的原因可为冲突，其可在同时访问共享的介质102时出现。如果将根据IEEE802.3(以太网标准)设计的基础结构与其网络控制器一起用作共享的介质102，则需设置附加的措施，以便防止冲突。在以太网中虽然存在冲突识别和冲突解决方案，然而，没有避免冲突。

通过借助于命令/响应协议附加地保证传输可通过以下方式避免冲突，即，通过存储在BC103中的中央的传输时间表或中央的进度表调节总线分配。换言之，附加引入的BC103借助于预定的时间表或时间图表负责相应仅恰好一个航空电子构件101、120a、120b、120c、120d、120e、120f借助于命令请求将数据给介质，即，发送响应。由此基本上防止在共享的介质102上出现交换的不同的对时间要求严格的用户数据的冲突。这相应地还在在第一接口104，109a、109b、109c、109d、109e、109f与第二接口105、110a、110b、110c、110d、110e、110f之间双向地交换不同的对时间要求严格的用户数据时适用。

接口装置103、107a、107b、107c、107d、107e、107f(该接口装置如此配置，即，其引起命令/响应协议的确定的作用)应为了简单起见根据作用来表示。因此，配置为BC的接口装置103应以BC来表示。配置为RT的接口装置107a、107b、107c、107d、107e、107f应还以RT来表示。同样的情况应适用于总线显示器。相应地还可缩写航空电子构件101、120a、120b、120c、120d、120e、120f。在混合配置的情况下，相应的混合形式同样是可行的。

BC103的中央的时间表被称为总线列表或进度表。总线列表通常连续地且循环地执行，但在需要时可根据预定的标准改变，以便例如在故障情况下对冗余的设备起反应。预定的标准可存储在总线控制器中或基于算法确定。

在总线列表中设置有三个类型的消息。第一类型涉及命令消息或命令消息(CommandMessage)，其基本上应仅由设立为总线控制器103的接口装置发送。因此，命令消息的流动方向总是从BC至RT120a、120b、120c、120d、120e、120f。

第二类型的消息涉及数据消息(数据信息或英文的DataMessage)，其含有实际的用户数据。在两个RT之间的数据交换仅可在已经借助于命令消息确定在两个航空电子构件之间的传输连接之后进行。为了传输，来源航空电子构件提供具有用户数据的数据包，并且为数据包写上目的航空电子构件103、120a、120b、120c、120d、120e、120f的地址。用户数据通常在联接到配置为RT的接口装置处的主机装置之间交换。

为了反馈消息交换的成功或失败，设置有所谓的状态消息(StatusMessage)，利用其远程终端120a、120b、120c、120d、120e、120f可告知BC101消息传输的状态。在此，BC101将状态消息的缺乏自动解释为消息交换失败。

为了简单起见，下面仅考虑BC101构件和RT构件120、120a、120b、120c、120d、120e、120f，其中，相应的航空电子构件的组成部分应通过删去字母a、b、c、d、e、f来表示，然而并未限制多个航空电子构件的一般性的有效性。因此，RT航空电子构件120具有主机装置108和接口装置107。BC航空电子构件101具有主机装置106和接口装置103。

图2显示了根据本发明的一示例性的实施例的接口装置103、107的框图，其可配置为总线控制器BC和/或远程终端RT。为了将接口装置的类型设定为BC、RT或设定为BC和多个RT的混合运行，可在接口装置103、107中设置调节装置或转换装置、配置寄存器或转换器。转换器或配置寄存器还可通过在飞机中的保持装置激活，利用保持装置安装接口装置，从而在将设备装配到飞机中时自动实现类型的转换。转换装置借助于寄存器200d执行。寄存器200d为存储区，主(机)系统可将静态配置写到该存储区上。

接口装置103、107的框图显示了接口装置划分成子单元或子系统。在划分成子系统时考虑到该划分和尤其在子系统之间的接口与硬件接口相协调，该硬件接口由FPGA硬件综合和硬件架构预定。可由图2得悉，在接口装置103、107划分成子系统200、200a、200b、200c、200d、201、201a、201b、201c、201d、201e、201f、201g、201h时注意到可自治或半自治地建立尽可能多的子系统200、200a、200b、200c、200d、201、201a、201b、201c、201d、201e、201f、201g、201h(BSP存储缓冲器，200)。这种预定的或独立的子系统200、200a、200b、200c、200d、201、201a、201b、201c、201d、201e、201f、201g、201h还限定其用于邻接的子系统200、200a、200b、200c、200d、201、201a、201b、201c、201d、201e、201f、201g、201h的接口209、208，211、207。因此，邻接的子系统非自治地建立。邻接的非自治的系统在其范围方面通常如此设计，即，其本身可独立地且隔离地进行测试。这些系统中的一些含有状态机(State-Machine)。在此，每个子系统最多含有一个状态机。

在划分成子系统200a、200、200b、200c、200d、200e、201、201a、201b、201c、201d、201e、201f、201g、201h时，如同在每次单个地设计子系统那样，考虑将子系统的相应的实时要求包括在内。当子系统(例如缓存装置200、200a、200b、200c、200d、201e、201f、201g、201h)的最大的节拍数量和因此最大的等待已知时，可考虑实时要求。但如果已知系统基本上总是相同地表现，并且经过的直至在接口装置103、107内已经处理的信息的所需节拍的数量，通过具体的测量弄清，以便确定子系统的时间特性，还可考虑实时要求。因此，资源管理装置201、201a、201b、201c、201d、201e、201f、201g、201h(其还被称为控制逻辑201、201a、201b、201c、201d、201e、201f、201g、201h)的时间特性例如可通过测量弄清。子系统例如如此确定尺寸，即，基本上未超过每个子系统预定的最大的运行时间。在设计时，还考虑功能的均一性，其中，在共同的目的中概括的功能和系统任务应表示共同的功能性。在划界和划分子系统时的功能的均一性意指子系统尽可能地使用仅仅单独的FPGA切换结构。FPGA具有多个不同的资源结构，其可不同地高效地针对不同的应用或范例实例化。一个示例是这一的FPGA结构，其可用于作为大容量存储器的应用，例如块随机存储器(块随机存储器)。FPGA的这种结构通常专门地仅用于作为大容量存储器的应用。多个相同的结构(例如逻辑结构或存储器结构)在FPGA中在几何上布置成彼此靠拢。在图2中的子系统比物理结构限定在高得多的抽象级(Abstraktionsebene)上。如果在定义时注意到功能的均一性，那么子系统的综合的界限沿着相同的FPGA资源的几何界限伸延。共同的功能性引起例如FSM或存储器查找表的共同的实现范例。在此，不同的子系统的功能性在设计不同的单元(实体)时进行分配和模块化，以便避免庞大的硬件组。模块化可使单个的木块的可再用性变得容易并且引起很好的综合效果。

子模块或子系统200a、200、200b、200c、200d、200e、201、201a、201b、201c、201d、201e、201f、201g、201h如此投射到FPGA的构件上，即，子系统的边界与实际上在FPGA103、107中存在的接口叠合，例如总线或本地FIFO接口。该投射最终最大化FPGA资源的使用效率。通过这种投射可进行充分利用，即，预定的接口性能很高。此外，接口通常在不同的FPGA结构之间并且其直接的使用促进功能的均一性。

图2显示了四个主要的子系统，即，接收和发送缓冲器200a或发送和接收缓冲器200a、串行/并行转换器201a、并行/串行转换器201a、发送/接收UART(UniversalAsynchroousReceiverTransmitter，通用异步收发器)20a或发送/接收转换器201a、资源管理装置201或控制逻辑系统201和缓存装置200或缓冲器200。

借助于异步运行缓冲器200a1可补偿在发送节拍域700a与系统节拍域701之间的节拍差。借助于异步运行缓冲器200a2可补偿在接收节拍域700b与系统节拍域701之间的节拍差。在模块200a中有三个节拍：发送节拍域的节拍、接收节拍域的节拍和系统节拍域的节拍。发送和接收节拍域通过MⅡ预定。然而，在没有节拍频率匹配的情况下不可保证节拍相同或同步。因此，在发送节拍与接收节拍之间存在区别。发送节拍域700a或发送节拍范围700a位于第二接口105、110的区域中，尤其位于与介质无关的接口202的侧部(例如GMII接口和与此联接的物理介质102)上。接收节拍域700b或接收范围700b同样位于第二接口105、110的区域中。系统节拍域701以第一节拍工作。发送节拍域700a以第二节拍工作。接收节拍域700b以第三节拍工作。第二节拍和第三节拍在示例中可以是相同的。尤其媒体附连单元204(MAU)位于发送节拍域700a和接收节拍域700b中。换言之，发送节拍范围700a或发送节拍域700a位于面向传输介质102的发送和接收缓冲器200a的接口205或端口205a、205b的环境中，而系统节拍域701位于面向控制逻辑系统201的接口206的环境中。不仅接收节拍而且发送节拍由物理层(Phy)产生并且通过分开地连接MAU204转送到发送节拍域700a或接收节拍域700b处。此外，寄存器203分成两个不同的寄存器：发送寄存器203a和接收寄存器203b。

在自连接发送和接收缓冲器200a与发送和接收转换器201a或串行/并行-转换器201a的接口207起的朝第一接口104、109的方向上，存在于此的构件已经位于系统节拍701的侧部上或以第一节拍运行的系统节拍域701中。接口206还仅仅辨认出系统节拍。节拍的边界为200a1和200a2。位于系统节拍侧上并且与以系统节拍域701运行的逻辑功能块201b、201c、201d、201e、201f、201g、201h被称为控制逻辑。串行/并行-转换器201a并未与控制逻辑关联。

总之，接口装置以四个节拍运行，其分成四个节拍域：发送节拍域700a、接收节拍域700b、系统节拍域701和主节拍域702。由此得到以下的关系：第一节拍相应于系统节拍701，第二节拍相应于发送节拍700a，第三节拍相应于接收节拍700b，并且第四节拍相应于主节拍702。对于该系统，系统节拍701应为“最重要的节拍“或决定性的节拍。也就是说，构件和构件组200、201、201a和200a以该节拍运行。来自接口装置之外和在外面以其他的节拍运行的所有的数据被立即转移到系统节拍701中，例如通过异步工作的缓冲器200a1和200a2。系统节拍域701与其他的三个节拍域连接。主节拍域702基本上完全与发送节拍域700a和接收节拍域700b分开。

在图9中进一步探讨且在图1中未示出的回送缓冲器连接发送节拍域700a和接收节拍域700b。在不同的节拍域之间的边界总是形成缓冲器200a1、200a2、200。发送缓冲器200a1形成在发送节拍域700a与系统节拍域701之间的边界，接收缓冲器200a2形成在接收节拍域700b与系统节拍域701之间的边界。同样可被称为缓冲器的缓存装置200形成在主节拍域702(主机装置106、108以主节拍域702工作)与系统节拍域701之间的边界。

基于缓存装置200、200b、200c、200d的结构位置的选择，缓存装置还可为局部的边界并且不是仅为逻辑边界。因此，发送和接收缓冲器200a为在第一接口104、109和第二接口105、110的两个不同的节拍之间的接口或边界。

数据通过与介质无关的接口202(例如GMII接口202或MM接口202)在介质102与发送和接收缓冲器200a或接收和发送缓冲器200a之间以单字节的量交换。数据总线105、110是8位宽。然而，根据GMII规范或MII规范不必利用所有的数据线路。如果利用更少的数据线路且进而利用更少的位，与在以太网中的物理层的始终匹配更简单。如果例如使用Marvell?Phy，即，执行物理层(Phy)的功能性的Marvell?公司的商业上可获得的集成的切换回路，则在100Mbit/s的情况下仅激活4根数据线路或4位。激活多少根数据线路可通过MII的配置寄存器选择。该配置寄存器为静态寄存器。为了可在4位操作与8位操作之间进行区分，利用缓冲器，其使输出字宽匹配与在配置寄存器中的设定。

然而，为了可评估和再处理通过接口205、105、110接收的传输的消息(Message)、通知、传输的包或传输的电报，将在接口205或第二接口105、110处以串行的形式存在的数据连同用户数据写到很宽的缓冲器200a2中，该缓冲器200a2的宽度如此确定尺寸，即，可以全长度的形式接收所有消息，以便可对其进行分析。接口205基本上可允许用于发送方向或接收方向的两个相反的数据流205a、205b。为此，接口205基本上可具有两根导线和/或两个端口。缓冲器200a1、200a2大于以太网包。也就是说，缓冲器200a1、200a2基本上可接收以太网包和未仔细确定的数量的附加的数据，以便具有用于将来扩展的少许自由空间或公差。所有的消息位于缓冲器200a2中。

寄存器在更长的时间内存储状态，而缓冲器可短暂地缓存数据。因此，缓冲器可具有比寄存器更高的写入速度和读取速度。因此，并非位的所有的消息的位写到移位寄存器中，而是消息以8位字从接收缓冲器200a2中以第一节拍读出并且以8位字由控制逻辑201进行处理。为了在接收缓冲器200a2之后进行处理，基本上可考虑接收缓冲器200a2的8位宽的输出的尺寸很好地相配于控制逻辑的内部的寄存器，其例如同样以8位的宽度工作。因此，在在缓冲器200a1、200a2与控制逻辑之间的接口处不再需要匹配。异步缓冲器200a2是值得期望的节拍界限。

资源管理装置201、控制逻辑系统201或控制逻辑201如此设立，即，其实现命令/响应协议的功能性。为此，资源管理装置201构造为带有不同的子模块201b、201c、201a、201d的有限状态机(FSM)。尤其实现RT201b的功能性的子模块或实现BC201c的功能性的子模块构造为分开的模块，以便因此根据使用FPGA的大小轻易地实现扩宽或移除多个RT201b或BC201c。因此，接口装置具有用于BC的至少一个FSM和用于最高31个RT的FSM。在用于的RT子模块中存在FSM，其处理所有激活的RT。在相应的接口装置上的哪些RT是激活的可通过主机借助于配置寄存器200d确定。于是，在配置寄存器200d中的设定决定哪些功能性刺激FSM，即，是否刺激BC和/或RT或多个RT。

资源管理装置利用定时器201d和/或时间监测装置201h，以便保证用于命令/响应协议的正确的定时。资源管理装置201例如如此设立，即，该资源管理装置借助其子模块实现MIL-STD-1553B协议的时间特性。定时器201d具有很高程度的精度，以便保证遵守决定论。时间监测装置201h可为定时器201d的一部分。

缓存装置200用来主要存储用于资源管理装置201的所有的数据。在此，消息存储器200b考虑到大部分的存储器。消息存储器200b可以至少两个不同的模式运行。在接收模式(ReceiveMode)中，消息缓冲器设立成存储通过存储器/逻辑接口209从介质102到来的消息，以便由此表示用于数据传递的目的存储器。通过总线102到达的到达到接收缓冲器200b中的数据提供给主机106、108。

在另一模式-发送模式(TransmitMode)中，将消息缓冲器200b用作用于应朝介质102的方向上发送的数据的源。消息缓冲器200b具有两个接口或端口并且作为双端口存储器运行。消息一方面可在主机装置106、108之间通过用户数据存储器200f经由中间存储器接口211交换，并且数据另一方面还可通过存储器/逻辑-接口209与介质102交换。在消息缓冲器200b之内，存储区专用地保留用于数据的接收和发送。

在本发明的另一示例性的实施方式中，消息缓冲器200b(其作为接收缓冲器含有从总线102接收的数据)的一部分可扩展到主机装置106、108中。这以接口装置103、107本身可主动地访问主机装置106、108并且在此存储数据为前提。由此可减少读取循环的数量。由此更好地利用通常使用的计算机内部的通信系统的“写发表”机理。

缓存装置200同样具有用于总线列表200c的存储区和与之分开的用于控制寄存器200d的另一存储区。

存储器和寄存器通常不同。存储器、缓冲器或FIFO被称为存储器。存储器在FPGA中在实现期间被在块随机存储器中实例化。实现或实例化为块随机存储器可为有效的存储器实现方案。在缓冲器与存储器之间的区别不是唯一的。消息存储器200b或存储器200b为缓冲器，因为其基于FPGA提供双端口块随机存储器的资源并且界定主节拍域702和系统节拍域701。其同时为存储器200b，因为存储器200b为可寻址的大容量存储器。

概念存储器和存储器可同义地使用并且形成用于寄存器、FIFO、缓冲器或块随机存储器的上位概念，因为不仅寄存器、FIFO或块随机存储器可存储消息。

如果强调存储器的超过消息的存储的特定的功能性，则概念寄存器、FIFO、缓冲器和块随机存储器不同。

寄存器为特殊的存储器，其设计成用于恰好一个字的存储并且因此不需要寻址。

FIFO为这样的存储架构，其允许还首先再次访问首先写到存储器中的内容。因此，FIFO还不具有寻址或实现寻址的逻辑。FIFO还可节拍域或节拍范围。例如，200a1和200a2FIFO使发送节拍域和/或接收节拍域与系统节拍域分开。

缓冲器为暂时存储或缓存消息的存储器。此外，缓冲器可使不同的节拍域彼此分开，因为缓冲器可以不同的写入节拍和读取节拍运行。以不同的写入节拍和读取节拍运行被称成异步运行。

块随机存储器为存在于FPGA中并且其存储大小和其存取位数(Zugangsbreite)可进行配置的存储器。基于块随机存储器的存储器位于FPGA或接口装置之内，而不是位于其之外。块随机存储器用于实现在FPGA上的所有的存储器。

下面应考虑接口装置103、107一次在作为远程终端(RT)的运行模式中和一次在作为总线控制器(BC)的运行模式中的运行。为此应针对两种运行模式示出通过介质102发送用户数据的情况。

图3显示了根据本发明的一示例性的实施例的子模块的详细的框图，其实现远程终端201b的功能性。RT的功能性实施为FSM201b，所谓的远程终端FSM201b。远程终端FSM201b用作在消息缓冲器200b与传输介质102(在图3中未示出，例如以太网总线102)之间的联结网或开关。传输介质可通过接收接口208a或发送接口208b和与之联接的串行/并行转换器201a(在图3中未示出)实现。因为消息缓冲器200b与主机装置106、108连接，所以RTFSM可理解为在主机装置106、108与介质102之间的联结元件。远程终端FSM201b处理来自消息缓冲器200b或写入到200b中的数据。但该数据事先通过在图8中说明而在图3中未示出的存储器控制器。

需注意的是，在图3中并未在消息缓冲器200b与主机装置106、108之间示出所有的实际上存在的构件。

访问消息存储器200b通过存储器接口(存储器接口)300和存储器访问接口301。通过与在图3中未示出的配置寄存器200d连接的配置端口302一方面告知远程终端子模块201b或RTFSM201b其应以运行模式RT工作。配置寄存器200d可构造为在不同的运行模式RT、BC和MON之间的转换装置200d。此外，通过配置寄存器200d告知RT子模块201b远程终端地址，子模块201b对该地址作出反应或子模块201b在标记消息时使用该地址。通过代替或除了RTFSM201b之外激活BCFSM201c经由配置端口302还可将资源管理装置201切换到总线控制器运行模式(BC)中。此外还可改变RT地址，并且远程终端以任何任意的其他的地址运行。可考虑其他的转换装置，例如机械式或电子式切换装置。

如果接口装置107通过配置端口302和相关的配置寄存器200d设定为RT，存在四种不同的可能性，例如RTFSM201b可对BC的通过命令输入303(CommandInput)接收的命令(Command)作出反应。

如果RTFSM201b既没有作为源RT也没作为目的RT通过BC激活，RTFSM201b忽视通过命令线路303到达的命令。激活还可通过BC进行，其位于相同的组件或相同的FPGA(例如RTFSM201b)上。为了避免冲突，设置成将应参与通信的RTFSM切换为源RT或目的RT。通过确定源RT和目的RT可在没有说明地址的情况下进行实际的消息交换。传输介质的可支配的带宽可基本上被完全利用，并且多个目的RT同样可获得消息。

下面还将在文本中探讨接收模式。在此，为了完整性应说明RTFSM201b或远程终端子模块201b的不同的运行模式。

如果RTFSM201b通过之前经由命令线路303接收的、带有的相应的RT地址的命令作为接收RT或目的RT激活，则RTFSM201b等待在接收线路304r上接收数据、用户数据或数据包。RTFSM201b将这些数据转交给接收缓冲器200b的相应的存储部位以用于存储。为了确定地址范围，利用激活作为接收RT的RTFSM201b激活消息缓冲器200b(尤其特定的地址)作为接收缓冲器。

在发送模式中，利用之前由BC接收的命令激活RTFSM201b作为发送RT或源RT以用于发送，例如通过在命令输入303上的带有RTFSM201b的RT地址的信息。在发送模式中，RTFSM200b读出来自消息缓冲器200b(其为了发送设定为消息源)的用户数据并且通过发送数据线路304s发出。

RTFSM201b还可同时作为发送RT和接收RT激活并且通过联接在FPGA处的回送缓冲器200j(在图3中未示出，其不仅与发送线路304s而且与接收线路304r连接)进行数据交换。发送RT和接收RT为不同的大量通过RTFSM201b模拟的RT。回送缓冲器200j引起发送的信息不仅转移到总线102上，而且同时转移到自己的接收缓冲器200a2中。RTFSM200b处理正如常规的消息那样的反馈的消息。也就是说，RTFSM200b在发送时不知道或不必知道消息对于其本身来说是确定的。

配置寄存器200d相应具有用于RT地址的标记。如果标记被激活，那么对涉及标记的RT地址的命令作出反应。如果标记未被激活，那么忽视命令和总线通信直至下一命令。

如可看出的那样，取决于消息是否应从消息缓冲器200b发出或应被消息缓冲器200b接收或两者同时进行对消息缓冲器200b的相应的存储器地址的读取访问、写入访问或读取和写入访问。同时的读取和写入访问可在双向传输时发生。因此，当应在相同的时间间隔中以读取和写入的方式对存储器进行访问时，存储器接口300调节同时的访问。

首先进行读取且在随后的阶段中进行写入。出于消息缓冲器200b的角度，不应在进一步在上文中说明的情况下进行同时的访问。如果在主机装置106、108方面和与存储器接口300同时进行访问，则进行同时的访问。存储器接口300总是仅同时处理访问，即，读取或写入。存储器接口操控存储器存取控制器并且并未与存储器存取控制器相同地安置在存储器接口210中。

如果RTFSM201b并未被BC的先前的命令激活，则忽视或摒弃所有的接收的消息。

在根据图3的实施例中示出了数据缓冲器200f、200g。它们可备选地或补充于数据缓冲器200a2、200a1来利用。为了简单地建造接口装置，关于其在文本的主要部分中以之为出发点，不存在数据缓冲器。因此，数据缓冲器200f、200g仅用虚线绘出。为了尤其在基本上同时对消息缓冲器200b写入/读取访问时防止在不同的对时间要求严格的用户数据之间的干扰或冲突，可在发送线路304s或接收线路304r中相应设置用于发送方向的内部的数据缓冲器200f和用于接收方向的内部的数据缓冲器200g。数据缓冲器200f、200g可有助于实现实时特性并且防止由于数据的暂时缓存的冲突。在接口装置的简单的构造中，数据缓冲器200a2、200a1基本上独自在没有附加的分等级布置的数据缓冲器200f、200g的情况下负责接口装置的实时特性。因此，唯一的异步存储器200a1、200a2布置在208之外。

数据缓冲器200f、200g(如果其存在)作为内部的FIFO缓冲器实现。因为数据缓冲器200f、200g位于FPGA之内，所以为了其实现而利用存储器类型块随机存储器。FIFO的参数可在综合之前动态地来配置。数据缓冲器200f、200g用于在存储器访问中如此解决冲突，即，遵循系统节拍域的实时性，而主节拍域702未被访问。在图8中示出了功能性。数据缓冲器200f、200g的参数可进行配置并且取决于待预期的主访问的参数和在主节拍域702与系统节拍域701之间的节拍差。数据缓冲器200f、200g同样可为缓存器200的一部分。

控制寄存器200d(在图3中未示出，其通过控制端口305联接到RTFSM201b处)呈现出RTFSM201b的最宽的输入信号。控制寄存器200d连接命令/响应系统(其基本上在资源管理装置201中实现)与主机装置106、108(主机装置在图3中未示出)或主控制器106、108。配置端口302还访问控制寄存器200d，如同端口305一样。在一示例中，控制寄存器200d可静态地通路到端口302处。配置端口302说明哪个RT由RTFSM处理。配置端口访问寄存器200d。寄存器200d相对很宽，以便覆盖用于RT的所有主动的标记。标记说明多个RT中的哪个激活RTFSM。寄存器200d由主机装置106、108确定。在FPGA执行中关于在FPGA中的几何路径长度在从主机装置106、108至RTFSM201b的通道上出现最大的路径。除了几何长度之外，从寄存器200d至配置端口302的连接部包括32根并行的信号线路。该连接部可通过长度和宽度为在接口装置中的最重要的路径。在设计综合期间的自动的信号路线确定过程可设计成根据最重要的路径设计整个系统。在设计接口装置时应注意到的是，防止根据最重要的路径的并非所期望的设计。因为对于整个系统的功能来说该路径应是不重要的。在该路径上的信号相对于系统节拍是静态的并且相对于系统节拍仅非常少地改变或完全没有改变。为了降低信号线路的紧要程度，信号在本发明的一实施方式中可导引通过多个寄存器。引入的寄存器缩短信号线路。通过引入的寄存器将在寄存器200d中的值改变仅以延迟的方式传输给配置端口302。延迟与引入的寄存器的数量成比例并且为系统节拍域的第一节拍的多倍。然而，基于在寄存器200d中的信号的相对静态的特征，延迟基本上不具有负面效果。引入寄存器可在一实施例中作为以预定的平台实现接口装置的措施来利用。

在一示例中，联接在配置端口302处的配置寄存器200d的存储器宽度为32位。在此，每个位为一可能的RT，其在相同的FPGA上实现。因此，可使直至31个RT和1个BC借助于该32位配置寄存器200d同时运行。接收数据缓冲器200g或发送数据缓冲器200s借助于FPGA的块随机存储器实现。数据缓冲器200g、200f为8位宽的FIFO并且因此可接收最大可行的数据包(数据帧)的长度。在此，8位涉及FIFO200g、200f的宽度，而不是涉及深度。宽度说明数据字多宽，其可在节拍期间写入到FIFO中或由FIFO读取。深度为字的最大的数量，其可同时存储在FIFO中。深度表示存储大小。

RTFSM201b处理具有8位的数据并且因此将FIFO200g、200f的宽度预定成8位。RTFSM201b的数据缓冲器200g、200f同步运行，因为不仅输入而且输出处于相同的节拍域701中。数据缓冲器200f、200g构造为双端口存储器并且在每个侧部以相同的节拍运行。通过数据缓冲器200g、200f的存储器长度确定用于对消息缓冲器200b的存储器访问的爆裂长度。在图8中示出了如何为了维持实时性而将存储器访问分割成接口侧和主机侧。这种访问部分的大小自动地得出存储器部分的大小。

存储器接口300保持得很简单，从而存储器接口300可与不同的类型的消息存储器200b组合和一起运行。接口209的双向的运行相应借助于两个单向的数据端口分别实现用于读取的数据端口和用于写入的数据端口。因此，消息缓冲器接口209在消息存储器200b处具有两个端口。接口301仅辨别可用于写入以及读取的端口。接口301仅操作RTFSM201b的存储器访问。在图3中未示出主机装置106、108的附加的并行访问。

用于发送数据的附加的或其他的源可为BC201c，即，中央的控制装置201c。然而，BC201c仅可发出呈命令(英文：Command)的形式的数据且不可发出用户数据。

图4显示了根据本发明的一示例性的实施例的总线控制器子模块的详细的框图和尤其其在借助于回送机理执行总线列表时的角色。总线控制器子模块201c、总线控制器FMS201c或BCFSM201c或BC201c形成用于编程控制装置420的翻译器201c、402。BCFSM20c作为用于在介质102上的通信的协调者或指挥碰着所有的交易。此外，BCFSM20c监测时间预先设定的遵守或根据用于数据传递的已承认的时间表的最后期限并且因此负责决定性的遵守。BC201c以此为出发点，即，参与者，也就是说，联接在介质102处的其他的接口装置103、107和尤其其RTFSM201b遵守时间测定。也就是说，BC20c协作回送FIFO401执行总线列表，与所涉及的RT的状态无关。

没有遵守定时的RT201b被BC201c辨认为有缺陷。在这样的情况下，如果设置有冗余，追溯到冗余。

为了监测RTFSM20b而可在BCFSM20c中设置有独立的看门狗，其在超过最大的传递时间后停止传递，以便例如切断“BubblingIdeot”。

如果在RT201b内发生监测，如同在BC的情况中一样设置有看门狗并且还附加地设置有另一安全机制，其确保BC201c的新的命令停止任何尚在进行的数据传递，无所谓命令在哪个总线上到达。此外，同样可必需停止或摒弃在用于遵循定时的接口装置内延迟的响应。

计划(BCFSM201c根据该计划将共享的介质102分配给单个的参与者101、120a、120b、120c、120d、120e、120f)存储在总线列表中，BCFSM201c通过输入线路400和回送FIFO401获得该总线列表。输入线路400为布置在缓存装置200与资源管理装置201之间的存储器/逻辑接口209的一部分。总线列表的元素被从在图4中未示出的总线列表存储器200c装载到回送FIFO401中。在缓存器200、200c中的总线列表由主控制器106、108(在图4中未示出)写入。为此选择32位宽的寄存器，其联接在输入线路400处。

主控制器106、108通过以下方式初始化总线列表200c，即，主控制器将单独的数据按顺序写入到回送FIFO401中。总是当主控制器106、108将新的值在输入线路400处写入到寄存器中时，其值被传输到回送FIFO中。回送FIFO401的内容为用于过程控制的程序编码并且确定定时。在程序编码中存在两个命令。第一命令涉及发送命令字1100(英文：SendeCommandWord)。第二命令涉及等待确定的时间(延迟)。命令指出FPGA等待一定的时间。如果等待第一命令，则发送命令字1100(英文：CommandWord1100)。用于命令字1100的参数存在于在输入线路400处的32位寄存器(在图4中未示出)中。如果等待第二命令，则启动定时器406并且等待，直至该定时器已经达到阈值，其同样以32位字存在。因此在两个命令字1100和传输顺序之间产生等待时间。在实施命令之后，将32位命令字从FIFO输出通过反馈线路404写入到输入405中并且由此重复所有的顺序。由此实现总线列表的重复的特征。总线列表的单独的组成部分不可动态修改。但总线列表可由主控制器106、108分开地清空或清除并且重新写上，例如以便在错误的情况下变换冗余的系统。为了变换，将BC转换到冗余的系统上。在图4中未示出配置寄存器200d。针对BC201c，仅利用配置寄存器200d，以便激活或停用BC201c。FIFO40132位宽。在FIFO中的相应最老的字主动地存在于输出处。该字为接着由定时器201d和/或时间监测装置201h处理的字。在此决定是否发出命令或是否等待。如果实施之前的命令，将当前的字从FIFO装载到在BC201c之内的32位寄存器中并且在实施之后反馈404给FIFO的输入。在图4中未示出在定时器201d内的32位寄存器。存储在总线列表存储器200c中的总线列表具有可从两个数据字类型来选择的不同的元素的组合。数据字类型为总线列表200c的命令组。根据需要将总线列表的元素按顺序存储在总线列表200c中。只有通过借助于翻译器402的评估才将总线列表200c的元素转变成相应的特性。

总线列表命令字(英文：BuslistCommandWord，其使用在总线列表200c和回送FIFO401中)已经不是最终的命令字(英文：CommandWord，Command)1100，BC201c将其发送给其他的参与者120、其他的接口装置103、107或其他的RTFSM201b。最终的命令字由在32位寄存器中的参数连同定址产生。根据MSB或LSB的位的布置顺序存在于总线列表200c的总线列表命令字中并且还在发出的命令字1100中仍未在回送FIFO401的输出403处。在命令字1100中的MSB(其由翻译器402产生并且发出到数据线路403上，并且在其中还安置有带有命令字1100的值001、010或100的报头512)是带有最高的指数的并行连接部403的数据线路，例如在32位线路403中在回送FIFO401的接口403处带有指数31的线路。

延迟数据字(其特征在于数据字的确定的根据某状态设置得很高的位)被解释为延迟并且被输送给时间元件406以用于等待在延迟数据字中预定的时间。延迟数据字为在FIFO中的字。当消息通过接口装置的通过时间小于对其预期响应的时间时，利用延迟数据字可遵循时间表。

如果在FIFO401中的在当前的32位数据字内的确定的位根据某状态设置得很低，则BC201c产生命令数据字。命令数据字通过命令线路403(其为接口208的一部分)在资源管理装置201与串并行转换装置201a之间交换。由此发送相应的命令字(英文：Command)，其按指示对远程的RT107a、107b、107c、107d、107e、107f做某事。命令字在BC201c中产生。为了保证过程的循环的重复，将命令字(英文：Command)通过反馈线路404再次反馈给回送FIFO401，从而实现环式缓冲器。回送FIFO401借助于块随机存储器实现。

协议可被称作“在以太网上的命令/响应协议(英文：Command/ResponseoverEthernetProtokoll)”，在其中命令/响应协议基本上在层2上被利用，而以太网协议基本上在层1上被利用。根据协议的电报可由接口装置产生。回送FIFO401为在用于“关于以太网协议的命令/响应”的逻辑201与主机装置106、108之间的接口。并串行转换器201a和数据缓冲器200a的组合为用于“关于以太网协议的命令/响应”的逻辑。在接口104、109处的数据对时间要求不严格，如果数据为用于BC201c的进度表，而不是用于相关的航空电子应用的用户数据。进度表的执行对时间要求严格，但不是其配置。用于进度表的数据没有实时要求。BC201c没有获得和发送用户数据。用户数据通过RTFSM201b交换。主机106在利用用于进度表的数据初始化网络时装载一次回送FIFO401。随后，程序控制装置420(尤其BC402)借助回送FIFO401循环地执行程序。在不受干扰的状态下，BC201c在其初始化之后不再“属于”主机装置106、108。换言之，主机基本上仅在初始化时和在故障消除时与BC接触，例如在冗余转换时。因此，主机虽然具有改变总线列表200c的可能性，但总线列表的改变基本上不是实时的并且还可损害网络的实时性。

程序控制装置420(尤其回送FIFO401)确定执行的命令/响应协议的总的时间特性。回送FIFO401确定以哪种间隔相应将命令字发送给RT201b。在程序控制装置420中的定时器406用于此。命令字初始化在网络102上的每次转送并且说明转送寻址和转送持续时间。可在转送时传输的消息例如为命令(英文：Command或CMD)、源RT的数据(发送数据)或接收器的响应（接收器反应）。在转送的单个的消息之间的时间通过最大的响应时间（反应时间）确定，其可通过时间监测装置201d、201h监测。消息的长度同样是已知的。因此，当初始化总线列表时，已知每次转送的完整长度。因此，还已知在开始时在两个转送之间的间隔时间。

回送FIFO401可看作用于消息转送的过程的程序存储器。因此，BC逻辑201c实现辨认两个命令字的简单的处理器420。第一命令字时通过发出命令字开始转送的指示部。第二命令字时等待预定的时间的指示部。然而，简单的处理器420没有利用指示指针并且没有利用分支命令（分路命令）。该命令由回送FIFO401严格按顺序执行并且每次执行的命令写入到FIFO的端部处。

因为回送FIFO401由于很多待执行的功能呈现出很大的路径长度，所以回送FIFO的布局可引起在接口装置103、107内的定时问题，其可损害接口装置的内部的功能。如果接口装置103、107借助于FPGA实现，这种定时问题例如可在FPGA综合期间被发现。然而，定时问题可干扰实时特性并且因此应被避免。除了在以太网总线上的消息的时间特性之外，接口装置103、107还应遵循对数字电路的定时的内部要求并且保持面授干扰，以便避免不可预见的事件。内部的定时主要受到回送FIFO401影响，其中，干扰可由于电信号的时间特性和电气构件的错接引起，尤其当回送FIFO401在FPGA上实现时。因为在FPGA设计时例如首先仅抽象的逻辑线路描绘在存在于相应的FPGA上的切换元件上。紧接着使切换元件相应地电气连接。连接形成一定的路径长度。在分配连接时检查信号的由路径长度得出的运行时间是否足够短，以便在信号以下一节拍边沿写到寄存器中之前保证在所有涉及的切换元件中的稳定的电气关系。在此，在主机装置106、108的输出(英文：Output)与回送FIFO的输入400之间的路径长度可过长。主机装置106、108的输出相应于第一接口104、109。因此，在构建接口装置103、107时应注意到，在第一接口104、109与回送FIFO的输入400之间的路径长度、即FPGA的参与到连接的构件的布线的总长度没有超过预定的长度。

为了避免定时问题，其可由于在第一接口104、109与回送FIFO401的输入400之间的长的连接产生，在两个端点104、109、400处插入附加的寄存器。该寄存器将长的路径长度分开成更短的区段并且因此降低可出现不可预见的稳定的状态和内部的矛盾或冲突的风险。在其他的字中使寄存器与总的路径的多个区段脱开，从而对在单个区段中的定时的要求可更易于控制并且因此缓和时间特性，其中，该要求降低出现错误状态的可能性。该措施有助于保证接口装置的决定性的正确的功能性。

接口装置可利用类型为XilinxSpartan6：XC6SLX45T的FPGA实现。

通过在第一接口104、109与回送FIFO401的输入400之间的路径的端部处的引入的寄存器运行有这样的信号，主机装置106、108将该信号写到回送FIFO401中。通过主机装置106、108和回送FIFO401传输的信号用于最初的和静态的配置并且传输在无缺陷的运行中并未重复。通过引入寄存器将信号从主机装置106、108传输至回送FIFO401，以便延迟系统节拍域701的多倍节拍循环。通过传输的静态的和最初的符号使得该延迟对BC201c的功能性没有影响。回送缓冲器401或回送FIFO401为用于逻辑线路201或资源管理装置201的定时的瓶颈。回送FIFO401的输入405为在瓶颈形成时的关键性的点。回送FIFO401通过输入线路400与主机装置106、108连接并且通过中间线路421与BCFSM201c连接。BCFSM201c形成程序控制装置的翻译器402。回送FIFO401可通过主机装置106、108在初始化时写上。在初始化时获得的命令由BCFSM201c、尤其其回送FIFO401执行。通过输出线路403使BCFSM201c与串并行转换器201a和数据缓冲器200a连接，它们一起通过传输介质负责执行命令/响应协议。由BC201c产生的命令通过串并行转换器201a和数据缓冲器200a转变成“关于以太网协议的命令/响应”。

回送FIFO401完全(也就是说，以输入400和输出403)位于系统节拍域701或第一节拍信号的范围中。系统节拍由FPGA节拍导出。因此，回送FIFO401不可利用在输入400和输出403处的不同的节拍信号(即，并非异步)运行。因此，回送FIFO401同样不可负责在不同的第一节拍与第二节拍之间的补偿。回送FIFO401自己仅可以用于输入/输入的相同的节拍运行。因此，在输入侧上利用多个串行的寄存器，以便建立异步特性。使用寄存器对于终端的实时性可起很小的作用。然而，只有利用该寄存器可实现FPGA执行为有效的切换部的功能。在不同的节拍之间的过渡由此实现，即，串联的寄存器以一节拍来写且以另一节拍来读。如果由串联形成的寄存器的值在序列中是相同的，那么可以此为出发点，即，所有寄存器的信号状态是有效且稳定的。

如已经示出的那样，不仅在发送模式中运行的RTFSM201b或BCFSM201c可负责发送数据。RTFSM201b发送航空电子应用的对时间要求严格的用户数据，而BCFSM201c发送命令/响应协议的命令，以控制至介质通道。RT或BC通过输出304或403提供呈原始形式的命令/响应协议的用户数据的相应的包。原始数据具有应传输的并行的形式且尚未具有串行的形式。然而，用户数据的原始形式为尚不可传输的数据，因为缺乏传输帧的相应的帧格式。因为输出403的数据来自BC201c，所以通过输出线路403仅传输用于命令的原始数据。命令总是具有相同的格式1100，即，消息的寻址和长度。输出403为并行的接口。

因此，BCFSM201c通过输出403呈执行的命令/响应协议的相应的格式(例如呈MILBUS协议或改变的协议的格式)的命令字1100，在其中第一3位512含有类型标志，然而仍没有有效的帧。在发送线路304s处，RTFSM201b同样没有有效的帧格式地或作为不完整的传输帧提供待传输的使用信息。

现在，并串行转换器20a和发送接收缓冲器200a的组合的目的是，将用于不仅命令/响应协议而且使用的传输协议的有效的传输帧的相应的缺乏的信息添加给提供的信息并且同时负责决定性地进行数据的处理，而基本上没有由于将帧结构安装到原始数据处引起很大的延迟。同时利用完成传输帧补偿在第一接口104、109与第二接口105、110之间的节拍差并且转变数据格式，例如从8位并行的数据格式转变成4位串行的数据格式。节拍差的匹配在发送接收缓冲器200a的异步FIFO中补偿。这总是当接口装置103、107访问共享的介质102时发生。因此，节拍差的匹配还在BC201c(其没有通过第一接口104、109接收用户数据)中进行。

换言之，接口装置用来遵守在命令/响应协议中的决定性，在传输数据期间总是又存在这样的时刻，在该时刻总线不可被占有，在该时刻即使从源提供数据，其在满足预定的边界条件之前不可被传输可。待履行的边界条件可为在处理步骤之前数据包必须完全存在于缓冲器中。通过遵守边界条件在在通过接口装置期间生成和分解数据包时出现停止阶段，在其中中断数据流。停止阶段的一个示例是计算有用信息长度或循环冗余码校验CRC(CyclicRedundancyCheck)校验和。在停止阶段期间使包停住。在出现这样的停止阶段的情况下，存储器或寄存器设置成存储在其之间的包并且并未封锁之前的或随后的子模块。但停止阶段还用于确定传输帧的帧信息并且附加或移除有用信息，使得停止阶段在整个过程中尽可能引起小的延迟。换言之，停止阶段用于帧结构。接口装置通过在串行/并行转换器201a的子模块中的有效载荷(有效载荷)FIFO200h利用停止阶段，其用于包长度确定和将并行数据转换成串行数据，以生成以太网报头。以太网报头可在并行/串行-转换器201a的部位处具有MAC目标地址、MAC源地址和以太网帧长。

在发送和接收缓冲器200a的子模块中，停止阶段通过用于比率匹配的异步运行FIFO200a1、200a2和将8位信息转换成4位信息出现。停止阶段用于使数据包506完整成带有CRC、SDF和报头。相应的功能总结在子模块中。

通过利用停止阶段可实现用于数据流的必需的决定性，以便借助于命令/响应协议传输数据。

在介质无关接口202处在第二接口105处应根据传输介质102的所选择的协议格式提供可传输的帧，其必须由网络控制器204根据传输介质102的标准仅转变成针对所选择的物理传输介质设置的物理信号。网络控制器204通过使用与介质无关的接口和提供可传输的帧不必产生用于传输的其他的帧格式。

通过使用并串行转换器201a和发送接收缓冲器200a可将传输包的组织理解为二级的过程。在该过程中并行地利用可在相应的过程级中支配的数据，以便生成用于相应的协议的信息。因此，在位于底部的层的协议框架中并非如在打包更高的层的信息时那样通过按顺序执行相应的层的所有的帧实现建立相应的帧结构，而是并行地处理命令/响应协议和使用的传输协议的传输帧。

图5作为详细的框图显示了根据本发明的一示例性的实施例的发送部分201e或串并行转换器(UART)201a的发送部UARTFSM201e。对于连接并串行转换器201a与资源管理装置201的接口208(在图5中未示出)，示出了控制线路501(“发送控制部”)、命令线路502或命令输入部502、状态线路503或状态输入部503和数据线路504或数据输入部504。数据线路504(如果存在)与RTFSM201b的数据发送线路304s连接(在图5中未示出)。通过状态线路503并串行转换器201a从线路503获取状态信息，BC已经从RT请求该状态信息并且该状态信息由RT提供。

命令线路502与BCFSM201c的数据线路403(在图5中未示出)连接。

并串行转换器201a的状态线路503从RT201b的利用“发送状态”表示的输出503a获得状态信息。线路503a和503彼此连接并且用于在RT201b与UART201e之间的状态信息的交换，BC已经从RT请求该状态信息并且该状态信息由RT提供。作为信号将用于状态字的参数传输到“发送状态”线路上。此外，RTFSM201b和并串行转换器201a通过“准备”线路连接，其在图3和图5中并未绘出、但并行于“发送状态”线路布置。如果“准备”线路走高，那么UART201e构造用于状态字的数据流。

数据字流是类型数据1101(即，用户数据)的信息的序列。数据字为类型数据1101的单独的信息。状态字为类型状态1102的单独的信息。通过线路发送控制501告知UART201e应构造数据字数据流并且为此应动用数据输入504的数据。用户数据本身通过数据输入504存储在数据缓冲器200h中。当数据写到缓冲器200h中时，字的总数由逻辑单元201f计数并且传送给UART201e。

通过线路“定时器控制”310(在图4中未示出，其与201e连接)控制定时器406，以便在RT201b内产生用于数据字和/或状态字的精确的响应时间(英文：ResponseTime)。定时器用来在UART中在此期间保持响应和状态字，直至达到定时器的响应时间。命令字由UART直接且立即发送。在响应时间内由BC期待从提到的RT201b到发送的包的响应。为了遵守在RT201b内的响应时间，预先设定使得可检查将对数据字1101和/或状态字1102的响应还在从进度表期待的时间内从RT201b发送给BC201c，其已经发送数据字或状态字。为此可利用时间监测装置201d、201h。必要时延迟在RT201b内的响应，以便遵守进度表。

如果考虑组合BC201c使用的UART201e，即，在用作BC的接口装置103、107内的UART，那么UART用于发送命令字1100。命令字1100被立即发送。在执行总线列表期间的延迟借助定时器406发生。如果通过发送控制提供用于命令字的参数，那么UART201e构造和发送用于命令字1100的最终的数据流。定时器201d和/或时间监测装置201h用来停住用于发送响应或状态的正确时间。

当命令到达时，RTFSM201b启动“秒表”201d、201h。此后以用户数据产生响应并且在此期间在UART201e中进行保持，直至秒表已经到达阈值。如果RTFSM201b在接收信息时放置状态字，发生同样的情况。根据用户数据消息的状态字还借助于秒表在UART中进行保持。因此，定时器201d、201h仅在发送命令字1101和状态字1102时使用。

处理在数据线路504上存在的待传输的对时间要求严格的用户数据的过程在并行/串行转换器201a中通过发送UARTFSM201e来控制。其为资源管理装置201的一部分并且负责并行/串行转换器201a的发送方向。并串行转换器201a用于组合数据流，其可最终转送到发送和接收缓冲器200a(在图5中未示出)的发送缓冲器200a1以用于继续处理。提供给输出接口505的数据流的示例以数据包506的形式表示。根据接口装置的承担的角色，数据包506可为命令1100、数据字1101或状态信息1102。输出接口505是在并行/串行转换器201a与接收和发送缓冲器200a之间的接口207的一部分。除了将串行数据流转换成并行数据流和与之相反，串并行转换器201a还已经产生待传输的有用信息的传输帧的一部分。传输帧的不完整的部分具有命令/响应协议传输帧的份额和传输-协议-传输帧(例如以太网传输帧)的份额。

发送UARTFSM201e通过控制端口501获得信号，其显示出在输入502、503或504中的哪个处存在新的待传输的数据。通过该信号结束可能遵循的停止阶段并且以再处理继续。停止阶段用于遵守进度表。因此，控制信号501可控制用于串行/并行转换器201a的停止阶段。取决于不同的类型的待传输的数据(即，命令(英文Command)1100、状态信息(状态)1102和用户数据(数据)1101)将信息提供给接口208的相关的局部分开的输入502、503//504。换言之，已经可在提供信息的位置处确认为哪种类型的数据关联待传输的数据。因此，局部多样地或与位置相关地提供数据。

用户数据通过数据输入504通过，状态信息通过状态输入503提供，且命令通过命令输入502提供。在命令输入502或状态输入503处的输入参数必须在产生数据流506的时刻稳定地存在于发送UARTFSM201e处。数据流506包括相应存在于502、503、504处的信息或参数。参数必须在UARTFSM201e处是有效的或稳定地存在，以便产生正确的数据流506。例如如果设置命令-准备控制信号(在图5中未示出)，用于命令字1100的数据流由FSM201e产生。在设置信号的时刻中，用于命令字的参数必须在命令输入502处已经有效。

由命令1100或状态信息1102产生数据流可轻易实现，因为存在恒定且相同长度的输入数据。

在通过数据线路504提供的用户数据中不同地表现。尤其有用信息的可能的不同的数据长度是可变的参数，其可个别地针对每个待传输的有用信息进行处理。因此，长度动态地表现。信息的长度在转送操作期间始终是已知的并且是决定性的。当然，UARTFSM201e必须设计成处理动态的长度。命令字1100和状态字1102总是具有相同的长度和结构并且可轻易地由在相关的输入线路502、503上存在的参数产生。在可进行用户数据的数据传递之前，同样可与缓存装置200相关联的用户数据FIFO(有效载荷FIFO)200h利于有用信息507'预载。有用信息可为航空电子应用的对时间要求严格的用户数据，其必须在确定的时刻被传输。将用户数据507'附加地加载到有效载荷FIFO200h或用户数据缓冲器200h中意味着，相比于决定性的命令或决定性的状态信息传输通过线路502或503存在通过中间步骤的附加的等待时间。

有效载荷FIFO200h必须匹配于借助于在介质102上利用的协议最大待传输的有效负荷的大小。在以太网协议的情况下，用于有效载荷FIFO200h的最小的大小为1500字节。在一示例中可无需将用户数据分割成预定的长度，例如1500字节，因为用户数据比预定的长度更短。在另一示例中，UART201e可针对相应于以太网帧的长度的信息长度来设计。只有在完整的有效负荷507'完全加载到有效载荷FIFO200h中之后，才可通过数据输出505开始传输用户数据(有效载荷)507'。在此，要注意到的是，没有出现从发送UARTFSM201e通过有效载荷FIFO200h的输出508提供给数据多路传输装置510的数据与通过输出509提供的数据的冲突。数据多路传输装置510负责在正确的时间提供正确的数据流506。评估控制输入501以及由并行的数据507'生成串行的数据流506通过发送UARTFSM201e或中央的FSM201e控制。

为了或者由线路502的命令或由通过线路503提供的状态信息或者由通过线路504出现的用户数据产生数据流506，首先生成相应于协议的报头511，其用于传输介质102。例如报头在使用以太网时具有目标MAC地址、源MAC地址和以太网帧的长度。因此，长度信息还存在于以太网帧(例如报头511)中。因此，在一示例中利用根据标准IEEE802.3的、带有长度说明的帧。并未使用以太网类型标识符，如其在以太网类型II中使用的那样。使用简单的IEEE802.3定义允许可利用COTS以太网开关，其不可由命令/响应层导出帧的长度。

作为目的介质访问控制MAC(Media-Access-Control)地址总是使用广播地址。作为源MAC地址可使用任何地址，因为该地址由于确定通信源和通信沉并未被BC利用。该地址仅使用来使标准以太网构件兼容。并未发生地址的评估。

然而，备选于使用广播以太网地址，还可在另一实施例中将命令/响应地址描绘到相关的有效的以太网地址上，从而以太网包已经仅由期望的目标系统接收。

下面应在没有限制普遍性的情况下以此为出发点，针对传输协议利用根据标准IEEE802.3的以太网的冲突识别协议，并且针对命令/响应协议只要使用MILBUS标准MIL-STD-1553B。尤其可使用MILBUS标准的修改过的帧结构，其在图11中示出。可考虑其他的命令/响应或传输协议，例如在OSI层模型的层2上的传输协议。

以太网包的报头511尤其具有MAC目标地址。其由发送UARTFSM201e装填通常的广播地址。因为作为寻址利用命令/响应协议的地址信息，所以MAC地址的内容基本上是多余的。可达性通过广播地址确保。进一步设置的发送MAC地址可占有符合标准预先指定的通常的信息，因为其还并未并评估。在开发接口装置103、107期间，例如在综合FPGA103、107时，可设置MAC发送地址。备选地，例如当测试或测量接口装置103、107时，可针对在共享的介质上的所有的参与者使用相同的地址。通过该方法可避免必须等待综合FPGA。在另一示例中，并未利用发送地址。如果使用用于连接接口装置103、107或终端103、107的简单的以太网开关，其同样并未评估发送地址。然而，还可考虑使用用于连接终端的更复杂的开关，并且当开关从其所有的端口接收带有相同的发送MAC地址的帧时出现问题。为了避免带有复杂的开关的问题，例如还可利用终端的不同的发送MAC地址。

因此，在一示例中决定性地预定报头的待使用的地址(其形成大部分的报头信息511)并且因此可将其快速地计入到报头511中，而没有评估其他的信息。通过利用地址的预先指定的信息可在有用信息通过接口装置时降低或充分利用等待时间。

本发明的思想一般可为，通过在寄存器中预先指定的标准信息填充不必要的信息，以便避免不必要的延迟，其可在数据通过接口装置时出现冲突。因为命令/响应协议具有个别的RT地址，利用其请求相应的目标RT，所以可使用通常的广播地址，通过其使所有的联接在介质102处的航空电子构件120a、120b、120c、120d、120e、120f起反应。该航空电子构件仅考虑命令/响应协议的RT地址，以便确定是否必须再处理到达的包。

组合用于传输命令或状态信息的数据流基于同样固定地预定的传输长度可容易地实现。

然而，有用信息507'的可变的长度借助在用户数据FIFO200a中的缓存并且借助于长度计算装置201f执行，其又可为资源管理装置201的一部分。纯粹的有效负荷507'的计算的长度在传输之前的确定的时刻提供。

物理层主要通过以太网协议实现并且不是通过MILBUS协议实现。在物理级上的命令/响应包的类型不同由于打包到以太网包中并未如根据开始的MILBUS标准那样通过使用物理的同步信息借助于曼彻斯特编码和电平实现。由发送UARTFSM201e产生的命令/响应报头512具有3个位，以便标出相应使用的命令/响应包的类型。这些位只有在解码之后提供并且作为最低价的位(英文：LeastSignificantBit，LSB)布置在数据包中。因此，位顺序“001”在命令/响应报头512中显示了命令作为用户数据包含在命令/响应包中。位顺序“010”显示了纯粹的用户数据507'存在于用户数据域507中。组合“100”显示了用户数据域507含有输入端口503的状态信息。相对于MILBUS标准修改过的数据包由图11得到。

由于使用命令/响应协议和将命令/响应协议打包到以太网协议中，不必进行其他的准备，以便彼此区分在介质102上的单个的数据包，例如提供特别的同步顺序。长度相加装置201f，长度相加-FSM201f或长度计算装置201f将3位长度的命令/响应报头512的固定的长度添加给有效负荷507'的由在用户数据FIFO200k中包含的可变的长度。有效负荷507、512的确定的总长度作为以太网长度域存储在以太网报头511中。以太网报头511的以太网长度域由有效负荷507'的长度和用于命令/响应报头512的3位的恒定的值确定并且用于长度说明。因此，完整的帧具有两个长度说明。一个长度说明涉及完整的以太网帧并且包含在以太网报头511中。另一长度说明包含在命令/响应报头511中并且仅涉及命令/响应协议。总帧603的可变的长度仅通过用户数据的可变的长度得到，因为所有的其他的域具有恒定的长度。在以太网报头511和命令/响应报头512中的两个长度说明具有相对于用户数据长度的固定的差。长度计算装置201f计数用户数据的长度并且将用于以太网报头511的长度域和命令/响应报头512的长度域的差添加给用户数据的长度并且将两个值转送给UART201e。换言之，这意味着在数据字1101中存在用于长度的两个不同的值。一方面存在数据字1101的长度的值，其在数据字1101内算出，并且另一方面存在用于以太网帧的长度的值，其存储在用于以太网的长度域内。用于以太网包的长度域的值大于数据字的长度的值。

因此，以太网-有效负荷507、512可为3个类型位512和纯粹的有效负荷507'、507、3个类型位512和命令507以及3个类型位512和状态信息507的组合。

因此，发送UARTFSM201e算出用于命令/响应协议的报头512的类型字段的3个位并且将其置于纯粹的有效负荷507'、507、命令507或状态信息507开头，以便获得以太网用户数据507、512或传输介质用户数据507、512。组织的数据包506(其虽然还不具有必要的形式以便传输到传输介质上)通过输出线路505传递给发送和接收缓冲器200a的发送缓冲器200a1。在通过输出线路505发布包506期间，发送UARTFSM201检查是否以太网用户数据507、512具有以太网-标准要求的46字节的最小的长度。如果不是这种情况，发送UARTFSM201e在发送期间(即，没有再次的缓存)添加附加地需要数量的填充信息，以便获得带有用于以太网帧的需要的最小长度的有效的有效负荷507、512。发送UARTFSM201e判断数据字506的总长度是否低于以太网帧603的最小长度。如果确定未超过，那么发送UARTFSM201e在用于以太网帧603的长度域中、尤其在以太网报头511的长度域中插入用于最小长度的固定的值。在命令包1100和状态包1102中总是执行填充。

在从输出505发布的数据流506中应注意的是，数据流506虽然具有以太网报头511和命令/响应协议的报头512以及用户数据507，然而，在离开并串行转换器201a时仍不具有以太网帧的末端信息。因此，缺乏传输介质102的协议的包末端。命令/响应协议不具有特别的末端，例如CRC校验和。

因为命令/响应协议要求限定的最小的和最大的响应时间，所以发送过程在并串行转换器201a中借助于从多个定时器201d、201h中选择定时器来监测。这尤其适用于进入的查询。定时器告知发送UARTFSM201e其可何时通过控制输出线路520和控制输入线路605触发发送缓冲器200a1，以便接收数据流511(发送缓冲器200a1在图5中未示出)。在在配置为RT的接口装置中的每个到达的命令字1100中由RTFSM201b启动定时器。如果终端103、107或接口装置103、107识别出到达的命令字1100的发送地址和接收地址或其他的信息的组合并未被该终端操作，则将相应的信息识别为对于该终端不重要。如果在属于终端的RTFSM201b中证实接收的命令字1100对于相应的RTFSM201b不重要，那么RTFSM201b再次停止定时器。

如果命令字1100或其他的消息对于终端很重要，那么定时器继续运行直至最大预定的阈值，其代表响应时间。在间隔时间中，RTFSM201b提供数据字，以便将其转送给UART201e。RTFSM201b提供原始数据并且原始数据由UART201e带到正确的格式中。在达到阈值的情况下，结束的定时器201d、201h引起在串并行转换器201a中提供的数据的传输。在接收数据字1101以后，相应的特性适用于状态字1102。总的逻辑201如此设立：在预定的响应时间内提供信息，以便应传输的数据直至定时器的结束有效地存在。响应时间通过进度表预定并且确保遵守响应时间有助于接口装置的决定性。换言之，通过反映“实时”的保证在响应时间内提供数据。在设计接口装置时以此为出发点，即，通过设置抵挡和避免不可预见的事件的设计遵循响应时间。然而，如果未遵循响应时间，那么只有当提供数据字1101或状态字102时，那时接口装置103、107才发送数据字1101或状态字102，也就是说，尽可能快地发送。然而，与进度表的该偏离可解释为错误行为并且引起冗余的构件的转换。

图6显示了根据本发明的一示例性的实施例的发送缓冲器200a1的详细的框图。来自串并行转换器201a(在图6中未示出)的数据流506通过线路505到达发送缓冲器200a1。现在，在接口装置103、107可通过第二接口105、110的介质无关接口202的输出线路620发出数据流506之前，以便将数据流转送给传输介质102，将数据流506缓存在发送缓冲器200a1中。在数据流506或在数据流603中的数据字603移交给介质无关接口(MediaIndependentInterface，MII)202之前，发送缓冲器在待传输的用户数据507'的传输方向上基本上为FPGA的最后的逻辑单元。接收的数据流506已经含有在MAC报头511中的所有的MAC寻址、以太网长度域、命令/响应协议的命令/响应报头512和待传输的用户数据507。与命令字、数据字或状态字无关地，数据流506已经含有用于命令/响应协议的所有的信息。在发送缓冲器200a1之内，同样与资源管理装置201关联的发送缓冲控制器FSM201k实现添加用于完整的可传输的以太网包的还缺乏的信息600，601、602。为了建立完整的以太网包，还必须将以太网报头600和SFD(帧首定界符，StartofFrameDelimiter)601置于包506之前。此外，还必须将校验和602挂到末端处，以便正确地结束以太网包603。在命令/响应协议中没有设置校验和。

因为报头600和SFD601为固定预定的二进制的值，总是带有相同的位顺序，与包506的内容无关，所以已经可将报头600和SFD601预先占有或预先加载在发送缓冲器200a1中。预先加载还可有助于实现实时特性。预先占有可在到达的包括MAC报头511、命令/响应协议的类型标记512和有效负荷507的数据流506添加给预先加载的报头600、601之前实现。在利用报头600和SFD(帧首定界符，StartofFrameDelimiter)601预先加载数据缓冲器期间，CRC计算装置201g被初始化并且计算对于以太网包必要的校验和602以用于结束待传输的包603。报头、SFD和CRC校验和的长度并未加到以太网有效负荷长度。

发送缓冲器200a1实现为具有两个端口604和620的FIFO。在完成的数据包603完整存在于数据缓冲器200a1中以后，可将数据包603通过输出620经由MII接口转送给网络控制器204(在图6中未示出)以用于数据传输。转送通过在控制线路605上的信号引起，控制线路605与UART201e的控制输出520连接。控制输出520和控制线路605构造为带有多个单独的线路的线路束。然后将发送缓冲器200a1的内容通过输出线路620提供到总线102(在图6中未示出)上。提前检查内容(即，数据包603)是否完整并且UART201e是否通过控制输出520的多个线路中的信号线路在响应时间结束后释放信息。为了检查响应时间的结束，利用相关的定时器。

在输入线路505和数据线路604上的数据以8位格式存在，而在输出线路620上的数据仅具有4位格式。换言之，输出线路620由4根并行地伸延的线路组成。4位处理由处在MII的另一侧上的以太网协议的物理层预定。CRC校验和602计算所有的数据帧603，而没有SFD601的长度。因此，CRC校验和602仅计算在以太网报头511中的MAC地址、类型指示器512和有效负荷507。CRC计算装置201g递归地计算CRC校验和602。校验和根据以太网IEEE802.3规范计算，以便数据包603与标准以太网传输基础结构匹配。在计算时转换用于计算校验和的一些值。CRC校验和602为在整个传输期间发生的唯一的错误检查。由此还可节省计算时间。

下面说明用户数据507、507'的接收。

从共同的介质102接收消息包1100根据在图5和图6中以相反的顺序说明的发送消息包603进行。

在简单的情况下并未利用以太网报头511的MAC地址，因为其仅被广播地址占用，以便保证在外部的可能使用在介质102中的开关中的再处理。地址的评估在接口装置103、107中并未发生，并且接口装置103、107对所有到达的消息起反应，而没有考虑地址。在另一情况下，在其中以太网报头511的MAC地址被真正的地址占用，评估该地址，从而相应仅写有地址的接口装置103、107起反应。

因此，数据流或者总是传输给接口装置，或因为确定地址的一致。如果数据流通过以太网总线102到达并且传递给接口装置103、107，数据流首先到达传输寄存器203。数据包的存在被用信号传递给发送和接收缓冲器200a并且接收的数据包被写入到接收缓冲器200a2中。接收缓冲器200a2与与介质无关的接口202连接。接收缓冲器200a2为接口装置103、107的第一单元，其与接收的消息接触。接收的消息根据数据包603含有以太网协议的报头600和以太网协议的SFD，其在消息的余部(即，MAC地址、CRC校验和、命令/响应协议的类型字段512和用户数据)写入到接收缓冲器200a2中之前离开接收缓冲器200a2。以太网报头600基本上在接收期间离开，并且到达到接收缓冲器200a2中的第一字是以太网报头511的MAC目标地址。

接收缓冲器200a2作为缓冲器FIFO借助于BRAM或块随机存储器实现。接收缓冲器200a2具有适合存储没有以太网报头600且没有SFD的所有的以太网包的大小并且在此考虑以太网包的最大可能的总长度。接收缓冲器200a2的大小在一示例中为2k字节并且因此没有不同于发送缓冲器200a1的大小。两个存储器200a1、200a2对于以太网包来说太大。BRAM存储器通常充裕地存在于FPGA上。接收缓冲器200a2如发送缓冲器200a1那样异步工作。异步特性可通过BRAM描绘。BRAM在FPGA上基本上是可高效地利用的唯一的大容量存储器。因此，为了实现用于节拍匹配的异步运行的存储器200a1、200a2还利用FPGA的BRAM。

接收缓冲器200a2类似于发送缓冲器200a1通过发送节拍700a运行一样由接收节拍700b驱动，接收节拍从第二接口105、110引出。发送节拍700a和接收节拍700b可被称为第二节拍700a、700b。这意味着来自总线102的数据利用总线节拍700a写到接收缓冲器200a2中。然而，缓冲器200a2的读出利用接口装置103、107的系统节拍701实现，系统节拍可相应于主机装置106、108的节拍并且可具有比总线节拍700a更高的频率。

接收缓冲器200a2利用系统节拍701读出。因为存储器200a2的输入和输出以不同的节拍频率运行，所以数据缓冲器的运行形式被称为异步运行。同样将数据以4位的宽度写到接收缓冲器200a2中，而数据从接收缓冲器中朝串并行转换器201a的方向上以8位读出。数据由介质102(也就是说，在MII220的介质侧)上串行接收并且转变成四位宽的并行数据且转送给MII或GMII接口202。然而，MII或GMII接口202不缓冲四位宽的数据并且因此自动地丢失没有由接收缓冲器200a2接受的4位字。

系统节拍或第一接口104、109的第一节拍701为这样的节拍，控制逻辑系统201或资源管理装置201同样利用该节拍运行。接收缓冲器200a2同样通过FSM运行，其专门设立成用于运行接收缓冲器200a2。接收缓冲器的FSM还为资源管理装置201的一部分。接收缓冲器的控制器FSM接收来自MII接口202的通知(所谓的写使能标记)，由此MII接口202通知接收缓冲器200a2或管理接收缓冲器的FSM可取走来自传输寄存器203的消息。在提供或接收的数据包或接收的数据包(从其中移去报头600和SFD601)写到接收缓冲器200a2中之前，不仅等待报头，而且等待SFD。换言之，报头600和SFD601在接收之前被切去。

因此，存储在接收缓冲器200a2中数据包仅还具有MAC寻址、包的以太网长度、CRC校验和以及用户数据。一旦负责控制接收缓冲器200a2的FSM在刚好写入的数据流中识别出接收到SFD，FSM激活多个定时器201d、201h中的一个定时器。此外由接收的数据包算出CRC值并且使其与数据包的一同发送的CRC值相比较。数据包的CRC值附到以太网有效负荷处。如果在校验和检查时识别到错误，则这利用外部的触发器在在FPGA103、107外部的部位处(例如在主控制器或主机装置106、108处)发出信号。这在故障情况下摒弃所有的包并且使已经运转的触发器停止。然而没有取回包。在故障情况下将错误位设在接收器的状态字1102中，利用错误为通知BC错误情况。到达的消息的校验和同发出的消息的校验和一样利用在图6中未示出的CRC装置算出。用于发送缓冲器的CRC装置201g和用于接收缓冲器的CRC装置利用相同的代码。然而，针对接收方向和发送装置设置自己的专用的程序，以便避免堵塞和双重占用。

一旦MM接口202例如通过写使能信号的低电平发出信号：所有的包写到接收缓冲器200a2中，设置成用于管理接收缓冲器200a2的FSM负责接收缓冲器200a2由下一级或由下一子模块读出。通过读出来教导接收缓冲器200a2，以便因此在接收缓冲器200a2中提供用于其他的接收包的位置。而CRC校验和还由接收-UART读出，其与发送UART201e并行地工作、未进一步使用。通过读出出现的延迟由于第一节拍701相对于第二节拍700a的节拍频率高得多的节拍频率700b可忽略地很小。为了启动用于响应时间的定时器，逻辑必须首先识别命令字1100本身。在可读出识别字节(即，3位宽的类型识别符512)之前，进过由响应定时器的阈值考虑的时间差。然而，不必总是转送用于命令/响应方法的完整的报头512或完整的报头512。也就是说，在定时器中的固定的差不是总是正确的。因此，可以是，响应定时器高达20ns地太迟地发出响应。这在在航空电子应用中预定的响应时间为4-12μs时是可忍受的。

响应时间4-12μs或14μs的超时可符合在MILBUS中的时间特性，在EFEX中可从6-9μs的范围中选择响应时间。但还可遵循明显更短的响应时间。

图7显示了根据本发明的一示例性的实施例的发送/接收缓冲器200a的放大的框图。接收缓冲器200a2的接收端口205b与传输寄存器203的接收转换端口203b连接，而发送缓冲器200a1的发送端口205a与传输寄存器203的发送转换端口203a连接。发送转换端口203a和接收转换端口203b负责在介质与接口装置之间的4位/8位转换。此外，接收转换端口203b在消息到达时切去报头600和SFD601。发送转换端口203a和接收转换端口203b为与介质无关的接口202a的一部分。FIFO200a1、200a2为双端口存储器。

与介质无关的接口202的发送率与接收率一样为值100Mbit/s，并且接口装置103、107允许将发送节拍700a或接收节拍700b从与介质无关的接口202引出。作为与介质无关的接口202，通常存在GMII202。然而，该接口202基本上仅以100Mbit/s运行。如果与介质无关的接口202作为实际的GMII接口以更高的节拍频率运行，第二节拍700a、700b必须由接口装置103、107专门产生并且不可由以太网的物理层产生，其尤其不可从网络控制器204引出。因此，针对在实际的GMII接口202处的运行，接口装置103、107具有节拍产生装置。

传输寄存器203、203a、203b例如还可在网络控制器204上实现。网络控制器可作为集成切换回路IC(IntegriertenSchaltkreis)实现并且驱动传输总线102的物理层。IC和尤其与介质无关的接口202连同传输寄存器203、203a、203b以4位命令工作。与介质无关的接口202的发送端口203b和接收端口203a位于共同的节拍域700a、700b中，如同接收缓冲器200a2的发送端口206b和发送缓冲器200a1的接收端口206a处在共同的节拍域701上。不同的节拍域在图7中作为网络控制器节拍域700a、700b和系统节拍域701示出。两个节拍域700a、700b(一方面)和701(另一方面)通过发送缓冲器200a1或接收缓冲器200a2彼此分开。

在发送和接收缓冲器200a1、200a2和介质无关接口202的端口203a、203b处提供硬实时条件(hardReal-Time)，以便避免数据丢失。换言之，以太网的物理层虽然可通过(G)MII接口202转送接收的数据字，然而，在转送时没有发生控制，即，系统103、107在GMII202的另一侧上是否准备好接收数据。如果不存在用于数据的足够的容量，数据丢失。因此，必须保证FPGA逻辑201可接收由GMII202提供的所有的数据字。如果接收流的4位字中的唯一一个丢失，由于通过4位字中的多个算出的无效的CRC而破坏全部的接收帧。这还适用于没有熵的填充字节。如果数据包的4位字丢失，则所有的消息必须由于错误的CRC值被摒弃。

因此，为了确保实时特性应避免接收缓冲器200a2或接收FIFO200a2的溢出。为了避免溢出，缓冲器200a2的大小至少如此大地选择，即，在接收方向上可为所有的以太网包(没有报头且没有SFD)提供空间。

因为在发送时报头600和SFD601已经存在于FIFO中，所以发送缓冲器200a1可相应更小地来选择。然而，在一示例中，发送缓冲器200a1可和接收缓冲器200a2一样大地来选择。在另一示例中，发送缓冲器200a1和接收缓冲器200a2可如此设立，即，提供大于最小要求的存储空间。发送缓冲器200a1和接收缓冲器200a2作为块随机存储器实现，以便提供足够的空间。

因为在FPGA上存在多个块随机存储器(BRAM)，其可针对异步运行来配置，所以针对大多数的存储器缓存装置200使用双端口异步块随机存储器s。

有效的接收的以太网包在接收缓冲器200a2中由相关的FSM识别出并且通过串并行转换器201a的端口206、206a、206b传送，串并行转换器201a联接到发送和接收缓冲器200a处。对比控制数据(例如用于命令字1100的寻址的数据或说明数据字的长度的数据)以用于识别。如果必要，对此逐字节地再处理用户数据。然而，没有对比所有的以太网信息。

串行/并行-转换器201a或发送和接收转换器201a同样分成发送部分和接收部分。串并行转换器201a的接收部分过滤由发送/接收缓冲器提供的数据包。在过滤过程中检查接收的包的识别符，该识别符可与待发送的包的识别符512比较，并且识别出接收的包的内容实际上是否还为命令/响应包。如果包内容不为有效的命令/响应包，则将该无效的包出于性能原因摒弃。例如可出现无效的包，因为在总线上还可传播其他的以太网包，其那时同样在FPGA103、107内转交。当接口装置103、107在在该处还运行其他的设备(例如网络节点或开关)的介质处运行时，可存在无效的包。该设备通常交换数据链路层消息，即，在层2上的消息。

识别为属于命令/响应协议的消息借助类型识别符512作为命令1100、状态信息1102或数据1101分成相应的类别。命令和状态消息在接收侧的串并行转换器中进行对比。控制数据逐字节地写到并行寄存器中。如果已经接收命令字的所有的字节，则评估完整的命令帧1100，并且将内容传送给处得更高的逻辑单元，其在串行/并行转换器201a之外。就此而言，更高的逻辑单元可意味着这样的逻辑单元或FSM，其在接收方向上位于串行/并行转换器之后，即，例如BCFSM201c或RTFSM201b。为了将接收包传送给RT并且为了将有用信息提供给主机装置106、108，串行/并行转换器201a的接收部分例如通过在图3中示出的接口208a、208与RTFSM201b连接。接收有用信息已经部分地在说明图3时进行了探讨。

确定消息类型的消息的接收通过关联的标记传送给处得更高的层。这种标记例如可通过控制端口305将信号发出给RT20b。根据消息1100、1101、1102的识别的类型使用用于传输的不同的线路。因此，RTFSM201b通过线路304r接收用户数据并且通过命令输入303接收命令。命令输入303和数据线路304r在位置上分开。

在串行/并行-转换器200a中的消息的存在可在接收完整的信息后实现。串行/并行转换器200a读出CRC校验和，但不再利用其。串行/并行转换器200a基本上仅读出CRC校验和，以便使FIFO200a2变空。在命令/响应协议的命令或状态消息的情况下，包的存在已经可在完整的以太网帧的末端之前报告出来。对于非常短的信息，这同样是可行的。如图6说明的那样，以太网帧的数据域含有作为用户数据的类型字段512和待传输的包507，即，或者含有命令1100、状态信息1102或者含有纯粹的用户数据1101。命令1100和状态信息1102具有20位的固定长度-包括类型字段512。然而，以太网数据域至少具有46字节的长度，从而在命令100、状态信息1102或非常短的用户数据1101、507'的情况下，以太网数据的大部分被填充信息占据，即，含有没有进一步利用的信息。短的用户数据例如为短于大约46字节的用户数据。因此，必须在接收短的用户数据时、尤其在接收状态信息1102或命令1100时不必等待，直至所有的以太网数据都到达。而是可在以太网数据结束之前一旦仅接收填充信息，就将接收的包转送给下一子模块，例如RTFSM201b或BCFSM201c。

可与接收数据并行地继续转送已经接收的先前的命令/响应包。但接收过程还可中断。因此，在接收命令字1100的所有的填充信息之前可作出反应。Es因此，在一示例中还可产生更短的以太网帧，尤其当传输状态信息或命令时。以这种方式可避免产生开销(Overhead)的填充-信息。然而，在使用短的以太网帧时可能不能存在与存在的硬件的COTS兼容性。太短的以太网帧由COTS开关摒弃。同样在利用COTS集线器时可在集线器内引起冲突，因为数据字1101的开端可碰到命令的末端。在相应匹配的基础结构中且尤其在同样与短的包匹配的使用开关或集线器时，可获得附加的性能收益。

因此，不必只有在发出存在包的信号之前才将所有的以太网帧连同填充信息写入到串行/并行转换器201a中。通过提早转送可相对于还评估填充信息的解决方案降低用于命令和状态信息的响应时间。通常，整个系统在接收所有的填充位之前对到达的消息起反应。相应的响应(例如作为数据字对命令字的响应或作为状态字对数据字的响应)写入到发送缓冲器200a1中并且在此如此保持，直至到达响应时间，例如直至到达用于MILBUS和/或EFEx网络的响应时间。通过带有FPGA逻辑201的接口装置的提出的实现方案，由MILBUS或EFEx标准要求的响应时间可降低到几分之一。

数据消息从接收缓冲器200a2通过本地的FIFO接口206a传送。写到发送缓冲器200a1中的数据在相反的方向上通过本地FIFO接口206接收。“本地的FIFO接口”应表示最简单的FIFO接口，其存在于FPGA上。本地的FIFO接口具有作为输入的并行的数据路径、用于数据的有效性的信号和节拍。作为输出，本地的FIFO具有显示出FIFO准备好接收新数据的信号。

通过设置分开的发送缓冲器200a1和接收缓冲器200a2或设置发送串行/并行转换器和接收串行/并行转换器(其相应通过资源管理装置201的自己的独立工作的FSM运行)，可避免对时间要求严格的用户数据的冲突，该用户数据在不同的方向上运动通过发送和接收缓冲器200a和/或串行/并行转换器201a。

因此，在接口装置103、107中通过决定性的设计设置成，既没有出现在相同的方向上运动的不同的对时间要求严格的用户数据的冲突。也没有出现在相反的方向上运动的不同的对时间要求严格的用户数据的冲突。

串并行转换器201a的接收部分和发送部分201e相应利用连续的一维的FSM。通过使用一维的FSM区别发送UARTFSM201e或发送部分201e与资源管理装置201的其他的子模块。在此代替存储器使用FSM完成FPGA103、107的构造的均匀性。

如果FPGA103、107在总线基础结构处运行，则还从接口205、205a、205b接收的通过COTS以太网节点和开关交换的信息。包为有效的以太网包。为了避免与用户数据的冲突，使用MAC地址过滤器，以便通过过滤MAC地址没有对任何任意的包起反应。过滤MAC地址在负责接收方向的FSM中发生在串并行转换器201a中。然后评估接收的信息的长度。有效负荷的第一字节(尤其第一3位)含有信息的类型，其中，位模式001代表命令，位模式010代表数据，且位模式100代表状态信息。如果消息不具有这三个消息类型，则摒弃该信息，以便没有随着评估与命令/响应协议不相关的包而浪费不必要的时间。

然而，如果成功接收信息，其与三个信息类别命令字、状态消息或数据中的一个关联。在识别完整的信息之后，可将在串行/并行转换器201a的接收串行/并行转换器中存在有效的信息的事件通过本地的FIFO接口告知处得更高的层或者在接收方向上跟随的层，例如BCFSM201c或RTFSM201b。

于是取决于类型传送作为有效接收的信息。有效的数据消息1101通过接收线路304r传送给RTFSM201b并且然后传送给消息缓冲器200b和主机装置106、108。

有效的命令1100传送给RTFSM201b的命令输入303。

RT识别出传输错误，例如因为没有接收数据，因为数据中断或因为物理位模式受到干扰，即，CRC校验和不一致。

如果在期待的响应时间内没有接收到状态字，BC可确定数据传递没有起作用。

如果接收到状态字，接收还确认参与的RT或设备、尤其航空电子构件120基本上可发送或接收正确的数据。

状态字1102含有指出设备的错误状态的一些标记或位。然而，数据总线102的错误状态基本上没有通过状态字1102发出信号。用于状态字的标记的示例是标记“忙（Busy）”，其传达出发出这样的信号：设备例如在接通之后或在复位之后还不可提供有效的数据。然而，如果在航空电子构件120中存在缺陷且因此所传输的数据不可使用，则利用标记“子系统”。当在航空电子构件中例如传感器(例如高度计)有缺陷时，可发生这种情况。

图8显示了根据本发明的一示例性的实施例的用于存储器存取控制装置的框图。总是当访问带有两个独立的执行器的单端口存储器时，应根据访问规定进行发布。单端口存储器具有仅仅唯一的端口803，通过其进行写入访问和读取访问。这种存储器存取控制装置802在访问消息缓冲器200b或扩展存储器200e时存在。实际上，基本上每个存储器为单端口存储器。在图8中示出的逻辑为多路的两个执行器，其联接到实时接口801和主接口800。在实时接口801处的执行器可比在主接口800处的其他的执行器对最大的反应时间具有更高的要求。执行器例如可为主机装置106、108和命令/响应逻辑201(两者在图8中未示出)，其可访问单独的存储器200e。由于共同的存储器访问的可能性，必须使访问同步，以避免冲突。可为资源管理装置201的一部分的存储器存取控制装置802管理至存储器200e的唯一的通道，如果两个构件106、201可在两侧同时访问DDR3RAM200e。存储器存取控制装置802从外部(例如通过主接口800)分割对存储器200e的访问。主机装置106可不必遵守硬实时要求。主机装置106尤其可必须遵守这样的硬实时要求，其然而允许比命令/响应逻辑201或命令/响应逻辑201必须遵守的反应时间更大的允许的反应时间。主机装置106联接在主接口线路800处。命令/响应逻辑201(例如RTFSM201b)必须满足实时要求并且联接在实时接口801处。存储器存取控制装置802负责单独的存储器200e可从两侧800和801访问。

在存储器访问中必须有两个参数不同。一者是用于访问的等待时间，另一者是带宽。等待时间在此说明数据在请求之后多快可被提供。带宽在此说明每时间单位提供多少数据。等待时间与存储器的反应时间结合到写/读信号上并且为用于存储器的惰性的尺度。单端口存储器200e可位DDR3RAM。DDR3RAM具有相当高的等待时间，也就是说，其相当迟缓地对请求命令起反应。然而，DDR3RAM提供大的传输带宽，如果通道是得到保证的。

如果从两侧800、801(即，例如由主机装置和命令/响应逻辑201)对存储器200e执行两个读取访问，在侧部801上的实时请求获得优先。对主接口800没有很高的实时要求。在实时接口801的侧部上(也就是说，朝命令/响应逻辑201的方向上)的最大的等待时间小于在主机装置的侧部800上的等待时间。主机装置不必必然对实时要求严格。然而，在实时接口801处的命令/响应逻辑201的RT对时间要求严格。在命令/响应逻辑201的实时接口801处必须遵循的最大的反应时间呈4-12μs的数量级。典型的航空电子系统可完成呈两位数的ms的数量级的重复时间或循环时间。如果没有遵循预定的反应时间或暂定的边界，循环时间受到反应时间影响。即使界限明显更宽，因此在此还涉及硬实时系统。超过最大循环时间-即使其相对很高可等同于航空电子系统的失灵或至少一个干扰。根据本发明设计的接口装置可防止这种干扰情况。虽然用于航空电子构件的循环时间有很大的时间范围，存在用于接口装置的响应时间的所述的严格的边界，因为在循环时间之内可进行例如用于其他设备的很多其他的数据传递。

如果确定在实时接口801的侧部上的用于实时请求的优先权，必须尽可能地利用存储器传输的很高的传输带宽并且存在的数据必须从存储器中读入，即使其可能不一定直接在请求之后可进行再处理。为了实现缓存请求的数据，利用用于缓存的实时缓冲器200i。实时存储器200i被相继填充，直至通道关闭。一旦实时存储器200i填满，在主侧800上的主机装置能够访问存储器，以便防止主机装置“挨饿”(“Starving”)。就此而言，“未挨饿”可意指通过主接口800联接在存储器存取控制装置802处的主机装置还在通过实时接口801更长地访问命令/响应逻辑的更高优先级的通道时没有完全与数据流分开。“挨饿”可在带有不同的优先权的多路中出现。

联接在存储器存取控制装置802处的两个执行器106、201具有不同的、但然而对实时要求严格的等待时间，它们利用其访问共同的存储器构件200e。在实时接口801的侧部上联接有FPGA逻辑201，其等待时间在6μs的范围中。在另一侧上，也就是说，在主接口800的侧部上，联接有系统106，其最大的实时等待时间是其1000倍或不具有实时要求。该系统通过主接口800和第一接口104、109(在图8中未示出)与存储器存取控制装置802连接。针对主接口800，多路方法应负责由于访问实时接口801对系统的访问带宽的干扰性的影响在主接口处尽可能地小。

如果子缓冲器200i中的仅仅一个已经被填满，那么已经可借助于在图8中示出架构根据数据满足实时接口801的需求。需求根据来自子缓冲器200i的数据的满足不仅降低在实时接口801方面的访问时间，而且降低通过主接口800经历访问的等待时间。

尤其对于模拟目的可有意义的是，在相同的FPGA103、107上实现多个BC和/或RT，也就是说，提供带有多个BC和/或RT的接口装置103、107。

然而，因为在通过输出接口202发出的以太网-网络102数据中没有再次反馈到相同的输出接口202处，发出的数据不再可由联接在相同的输出接口202处的其他的构件接收。然而，为了可利用多个命令/响应构件201b、201c执行期望的模拟，可设置用于发送和接收数据的特别的预备。为了反馈数据而可利用回送装置或回送缓冲器200j。

图9显示了根据本发明的一示例性的实施例的带有回送缓冲器200j的协议处理装置201a、201b、201c的框图。资源管理装置201的参与处理传输协议和/或命令/响应协议构件被称为协议处理装置201a、201b、201c。接收缓冲器200a2直接由以太网控制器204的MM接口202供给。回送缓冲器200j联接在接口装置103、107的第二接口105、110处。回送缓冲器200j尤其连接在发送FIFO200a1和接收FIFO200a2处。回送缓冲器200j联接在本地的FIFO端口206a、206b(两者都属于系统节拍域701)处。不同于接收缓冲器200a2和发送缓冲器200a1，回送FIFO200j不必在不同的节拍域700a、700b、701之间转化数据。因此，可使用用于实现回送缓冲器200j的同步FIFO200j。回送缓冲器200j为接口装置103、107的部件并且例如在共同的电路板或共同的FPGA上实现。回送缓冲器200j分开FIFO端口206a、206b与接收缓冲器200a2或发送缓冲器200a1。如果消息写入接收缓冲器200a2，则消息自动地传送给接收串行/并行转换器(在图8中未示出)。

协议逻辑201a、201b、201c通过单独的节拍来源运行。在发送侧200a1上安装很简单，因为输出数据仅除了传输到总线102上之外仍还必须传递给回送缓冲器200j。如果新的信息从协议处理的逻辑201a、201b、201c(其主要具有串行/并行-转换器201a、RTFSM201b和BCFSM201c)通过发送缓冲器200a1发送给传输介质102，信号从本地FIFO接口206a复制到回送缓冲器200j中。为了复制，FIFO端口206a使信号加倍。一者到发送缓冲器200a1，另一者到回送缓冲器200j。回送FIFO200j具有足够的大小，以便容纳所有的以太网包连同报头600和SDF601。

因为当同时通过回送缓冲器200j和接收缓冲器200a2接收数据时可出现并非所期望的冲突，所谓对接收侧200a2提出实现可绕开这种情况的解决方案的任务。数据从以太网接口异步地提供并且进而不可预言地提供，而回送缓冲器200j将局部的信息送回到协议逻辑201a、201b、201c中。为了解决可能出现的冲突，相继激活回送缓冲器200j和发送缓冲器200a2。通过交替的激活可保证两个缓冲器(回送缓冲器200j和接收缓冲器200a2)接收存在的消息的数据。

来自回送缓冲器200j和接收缓冲器200a2的信号引导通过ODER逻辑并且在FIFO端口206b中相会。在相会时，一旦用于发送消息的响应定时器结束，回送缓冲器200j与接收缓冲器200a2一样通过UART201e起动。然而，因为通过延迟地发送消息并且由于命令/响应协议的结构(即，由于命令/响应协议的时间特性)，消息还在不同的时刻到达，所以防止来自回送缓冲器200j和接收缓冲器200a2的消息的冲突。在无故障的情况下避免冲突。

延迟地发送消息引起交替地接收。在交替地接收时引用这样的规则：操作首先发出存在消息的信号的这样的FIFO200j、200a2。如果应出现不寻常的情况：两个FIFO200j、200a2实际上可同时提供有效的消息，例如在相同的节拍边沿的情况下，在接收缓冲器200a2之前操作回送FIFO200j。通过在时间上错位的处理出现的时间损失很少失灵，因为回送FIFO200j比接收缓冲器200a2的输入205b(其以网络节拍700a、700b运行)以更高节拍频率(系统节拍701)工作。然而，同时出现的消息为理论情况，因为借助于命令/响应协议和总线控制器负责决定性地仅可在单独的参与者之间发生计划的通信。

接口装置103、107具有回送切换装置，利用其可接通和断开回送缓冲器200j。在一示例中，回送切换装置对输出数据的复制产生影响。作为回送切换装置可设置机械式开关。备选地，回送切换装置还可通过配置寄存器200d切换，利用其还确定模拟的BC和/或RT的数量的配置。

存在于FPGA上的PLB(处理器局部总线，ProzessorLocalBus)或PCIe总线(外设部件互连加速，PeripheralComponentInterconnectExpress)可用来通过第一接口104、109连接主机装置106、108。换言之，第一接口104、109可构造为PLB总线或PCle总线。

图10显示了根据本发明的一示例性的实施例的带有事件评估装置的接口装置的框图。

航空电子构件1000可在唯一的多核微控制器板1001上实现。多核微控制器板1001具有以太网控制器204'和多个机算装置1003a、1003b。以太网控制器204'可为设置在用于配置航空电子构件1000的多核微控制器板1001上的通道，例如管理端口。但以太网控制器204'还可仅为此存在，因为使用的(多核)微控制器符合标准地集成地(on-Chip)准备好一个或多个以太网控制器并且其并未被航空电子应用使用。以太网控制器204'具有事件产生装置1002或中断产生装置1002和物理层1005。

航空电子构件产生由航空电子软件实施的特定的航空电子功能。航空电子软件装在一个或多个计算机算装置1003a、1003b上。航空电子构件1000是对于运行飞机必需的构件，其还可为在飞机中的子系统的部件。航空电子构件例如可为GPS(全球定位系统，GlobalPositioningSystem)、雷达或其他的传感器，其在飞机的友好/敌对识别系统中发挥作用。于是，航空电子构件在航空电子相同中产生其特定的功能。在飞行控制的范围中的其他的可能的功能是传动机构控制和浆控制。对时间要求不那么严格的例如是气候功能。

因此，航空电子构件1000的实际的功能主要通过装在机算装置1003a、1003b或处理器1003a、1003b上的特定应用的软件确定。应用软件负责航空电子构件1000可产生其准备的航空电子功能。为了实施应用软件，航空电子构件可利用硬件(呈单独或任意数量的计算装置1003a、1003b的形式)和系统软件，例如通信软件。计算装置1003a、1003b的所选择的数量主要取决于需要的计算功率或对航空电子构件的可靠性要求。

为了可将航空电子软件装到航空电子构件上或为了配置航空电子构件且可对配置数据起反应，计算装置1003a、1003b或计算核心1003a、1003b与以太网控制器204'的事件产生装置1002通过内部总线1004连接，例如通过系统总线1004或纵横式开关1004。以太网控制器204'同样为多核微控制器板1001的组成部分。如果数据或信息从介质102通过信号匹配装置1005或物理层1005到达以太网控制器204'，存在的信息作为事件传递给事件控制部1006或事件控制装置1006。

在以太网控制器204'接收信息或帧并且将其用户数据存储在存储器装置1007中之后，以太网控制器利用事件产生装置1002产生事件信号1008或中断1008，用户数据存储在存储器装置中的事件利用其发出信号。事件信号由事件控制部1006接收并且还可与产生事件的构件关联。

航空电子软件同样可通过内部总线1004告知以太网控制器204'，其已经将数据存储在存储器装置1007中，数据可传输给航空电子系统的其他的构件，例如其他的接口装置。

在配置航空电子构件时将待传输的配置数据(例如配置或航空电子软件本身)存储在存储器1011、工作存储器1011或缓存器1011中。从此处可将配置或航空电子软件分配到相应的目标上。

在配置中主要并不取决于参与的构件的实时性。因此，足够的是参与配置过程的构件通过在工作存储器1010中的改变的数据的存在告知。

看起来不同的是，如果由在一个或多个计算装置1003a、1003b上运行的航空电子软件产生的或由其需要的数据或用户数据例如应与其他的航空电子构件交换且为此应利用传输介质102。如果应这样执行数据交换，这取决于微控制器板1001的实时性。

为了满足实时条件，例如以便可满足硬实时条件，由事件评估装置1009识别时间对时间要求严格的用户数据的存在。事件评估装置可为专用的软件构件，其在存在的计算装置1003a、1003b中的一个上运行。在一示例中，事件评估装置1009可为特定的中断服务程序(英文：InterruptServiceRoutine)，其在计算装置1003a、1003b中的一个上运行。对于事件评估装置1009可在一个示例中如在图10中显示的那样单独地保留计算装置1003a、1003b中的一个，从而其仅负责识别和处理事件。但中断服务程序还可在分开的计算装置1003a、1003b上运行，其仍还满足其他的功能。在这种情况下可分析最坏的情况中断等待时间是否已知并且测得的命令/响应协议的要求是否足够小。同样可考虑在这种情况下计算装置的缓存存储器、尤其数据、指令和地址转化缓存没有被对于命令/响应协议所需的信息填满，以便避免最坏的情况–实施时间的恶化。在图10中，事件评估装置1009作为专用且专门利用的构件示出。

通过特定地初始化事件控制部1006或中断控制器1006(其确定可在存在以太网控制器的事件的情况下如何进行设置)激活事件评估装置1009并且由事件得到信息。事件控制部1006操控计算装置1003a、1003b使得计算装置中的一个中断所有的由其实施的任务或机算操作，例如涉及航空电子软件的实施的任务。排除为此设置的计算装置1003a、1003b通过处理不同于为了处理命令/响应协议必需的中断占据。因此，设置的计算装置1003a、1003b仅仅处理命令/响应协议的事件。由此保证针对事件评估装置1009在在受限的且足够小的中断等待时间之内出现以太网控制器的事件之后完全提供至少一个计算装置1003a、1003b。于是计算装置1003a、1003b可专门地注意传输任务，而自身没有冒中断的风险。

事件评估装置1009可为特定配置的软件，其组织用户数据的传输。事件评估装置1009为可形成在航空电子构件1000上的特定的组件的接口装置1020的一部分。然而，在另一示例中，事件评估装置1009还可在接口装置1020之外。

接口装置1020可在第一接口1021与第二接口1022之间交换数据。第一接口1021和第二接口1022可为存储器1010的相同或不同的端口并且具有存储器1010或存储区1011。接口装置1020除了事件评估装置1009之外具有事件控制部1006和总线或纵横开关1004。接口装置1020可通过特定地配置微控制器板1001形成，尤其通过连接微控制器板1001的构件形成。

在事件评估装置1009保留至少一个计算装置1003a、1003b和/或微控制器板1001的其他的构件(其为了无中断地传输用户数据通过接口装置1020是必需的)专门地用于用户数据传输之后，开始事件处理。自由的计算装置1003a、1003b于是可独自处理事件产生装置1002的事件，而不必关心其他的任务。事件评估装置1009还抵挡其他的构件在执行用户数据传输期间对保留的资源进行访问的尝试。因为计算装置1003a、1003b通过以太网控制器204'的事件产生装置1002的中断信号1008仅仅与事件评估装置1009关联，关联的计算装置1003a、1003b仅处理以太网控制器204'的中断并且不可被其他的事件1008中断。换言之，事件评估装置1009负责提供至少一个计算装置1003a、1003b，其基本上仅关心以太网控制器204'的事件的处理和由此引起的动作，其连同在航空电子软件(其并行地在不同于与以太网控制器204'的事件产生装置1002关联的计算装置1003a、1003b上运行)与介质102之间的对时间要求严格的用户数据的交换出现。

因为通过事件评估装置1009专门地保留资源，所以可在专用计算装置1003a、1003b上在时间上决定性地执行命令/响应协议。可以此为出发点：保留的资源保证遵守响应时间。为此至少保留利用来执行命令/响应协议的构件，例如存储区、处理器内部运行器件(例如缓存、在用于地址转换的存储器管理部中的输入)或计算器内部通信路径(例如总线系统)。为了实施命令/响应协议，在专用计算装置上装有程序编码，例如用于BC和/或一个或多个RT的软件。在初始化的“缓存预热”阶段中，将用于实施对时间要求严格的功能必需的程序编码装到缓存中。

此后冻结缓存的为此必需的部分，从而程序编码不再可扩展。为了保证访问数据并且为了在访问数据时避免问题，使用的地址范围(例如用于消息缓冲器的地址范围)可在存在的缓存之外供给，以便防止地址范围供给到缓存中且仅在此修改(缓存抑制)。于是可取消使用总线窥探(BusSnooper)，以便避免时间上的决定性的通过其诱导的降低。为了防止缺乏在存储器管理部(MMU：MemoryManagementUnit)中的地址转化信息并且由于缺乏地址转化信息而必需昂贵的再加载，事件评估装置1009可设立成，其已经中物理地址上工作。利用物理地址避免地址转化。在地址转化时为了改善时间决定性的另一可能性是，将在MMU中呈块地址转换寄存器或页表条目的形式的相应的记录静态地分配给事件评估装置1009。如果在计算装置1003a、1003b中存在动态的突变预报，可使动态的突变预报无效，而保持激活或激活静态的突变预报。实际上使用的措施可为不同的措施的任意组合以在访问数据和指示时保证时间上的决定性。

不仅在计算装置1003a、1003b与以太网控制器1002之间的通信路径1030、1031而且用于访问存储器模块1007、1010的通信路径1021、1022、1032都不可专门地保留在通常的机算结构中。因此必需这样的措施，其不仅保证由计算装置访问以太网控制器和存储器的足够短的最坏情况访问时间，而且保证由以太网控制器访问存储器的足够短的最坏情况访问时间。

采取行动的必要性在使用多个计算装置时以及在使用直接内存存储DMA(DirectMemoryAccess)机构时上升。

可能的措施想使用纵横开关、使用足够快的总线系统、使用分离事务总线协议、谨慎地使用写-派送-机构、区分重要的总线转送的优先权和限制DMA突发长度：

在代替总线系统使用纵横开关时，多个计算装置可同时访问不同的存储器装置或以太网控制器。在计算系统内的数据传递没有强制地封锁所有的其他。

在使用足够快的总线系统时，如果总线系统可传输可由所有的计算装置一起产生的最大的总数据率，可避免提高的访问时间。

使用分离事务总线协议可避免总线封锁以及不可用于其他的转送。因为很高的等待时间可在读取访问时被诱导，如果提及的从动器(例如存储器或以太网控制器)不可足够快地提供请求的数据。在该时间内封锁总线以及不可用于其他的转送。这可被避免，如果读取访问在两个总线事务-读请求和读响应中分开。在事务之间其他的计算装置可使用总线。

谨慎地使用写发布机制可意味着，当例如为了提高平均的通过量而中间缓冲写命令，例如在计算装置的接口中，因此必须在冲突的读取访问之前(例如在相同的地址范围上)实施所有的存储的写事务。该机制可引起分开地非常高的转送时间。

在区分重要的总线转送的优先权时考虑，专门为待利用的运行器件(例如总线系统)在仲裁过程的范围中必须分配不同的请求(计算装置和以太网控制器)。如果同时等待处理多个请求，则仲裁部借助于何时的协议(例如借助于基于优先权的协议判断应首先操作哪个请求。可为由命令/响应协议的对时间要求严格的构件产生的总线访问分配合适的优先权。

在限制DMA突发长度时不仅在应用程序中，而且例如在驱动软件中确保DMA突发长度相对于传递时间且相对于总线带宽呈合适的关系。因为在不可中断的DMA突发或连续的DMA突发中传输很大的数据范围，所以总线系统的其他的潜在的用户被很长地阻塞且由此经历很长的总线访问时间。

下面设定，例如如果已经接收到状态信息，接收的包确定成用于BC。因此将BC软件装到专用计算装置1003a、1003b上。执行实现BC协议的BC软件在中断背景中进行，其特征尤其在于，其可在没有运行系统的进度功能的情况下开始并且没有操作其他的中断请求，也就是说，中断背景封锁其他的中断请求。在该示例中，反应时间可为这样的时间，其从包到达以太网控制器处流逝直至计算装置专门地分配包的处理的时刻。因此，对到达的信息(在所选择的示例中到达的状态信息)的反应时间主要仅取决于信息通过以太网控制器204'的硬件的处理、中断信号1008从事件产生装置1002至事件控制部1006的恒定的硬件运行时间以及事件评估装置1009的实施时间。因此，直至独占地占有事件评估装置1009的时间特性基本上是确定性的。

在独占地分配事件评估装置1009之后进行执行通信软件，即，相应地进行执行BC软件、执行RT软件或执行总线显示器的软件。决定性地执行通信软件在事件评估装置1009的情况下(在该示例中BC协议或BC软件)还得到保证。为此，事件评估装置1009确保执行BC不可通过其他的事件1008中断。BC访问必需的资源(例如在工作存储器1007中的缓冲器存储器1013和/或在工作存储器1010中的缓冲器存储器1011)在决定性的且足够短的时间间隔内是可行的。通信软件设立成可保持最大的时间预先设定。为了遵守时间预先设定可使用编程技术，其主要避免被不确定的数量的迭代拖着。

航空电子应用软件(其通过第一接口1021提供待发送的用户数据)将数据已经存储在应用存储器1010的发送缓冲器1011或用户数据存储器中。借助于交换缓冲器机制还在同时读/写访问(生产者／消费者问题)时确保数据一致。

以太网控制器204'(尤其以太网控制器204'的事件产生装置1002)的不同的执行方案可使用用于接收和发送缓冲器的描述符环。事件评估装置1009现在不必复制由航空电子应用软件提供到发送缓冲器1011中的用户数据。而是其在空的描述符条目1013中将指针1012存储到发送缓冲器1011上并且借助于在描述符中的元数据和在以太网控制器中的控制寄存器显示了用于发送的新的信息等待处理。于是，以太网控制器独立借助于高效的DMA机制从发送缓冲器1011中读取用户数据。如果数据传输结束，那么将使用的描述符条目标记为空。以太网控制器204'的以太网驱动器如此设立，即，数据缓冲器并非为空地提供，而是在其用途方面保留为发送缓冲器并且继续供航空电子应用使用。存在的以太网控制器可设有附加的控制装置或相应地进行编程，以便履行功能性。

因此，BC协议可在用户数据没有从发送缓冲器1011本身中复制的情况下将指针1012移交给以太网控制器204'的事件产生装置1002。由此避免可耗时的复制过程。以太网控制器204'的事件产生装置1002的DMA(DirectMemoryAccess)机构从从发送缓冲器1011通过第二接口1022或网络侧的存储器端口1022取出用户数据且将其移交给发送硬件1005或物理层1005。

在确保资源在接口装置1020内独占地分配之后，使用的命令/响应协议实现在传输介质上的抗干扰。在配置过程中，在介质102上的冲突没有重要作用。在传输对时间要求严格的用户数据时，冲突带来妨碍决定性的性能的不稳定因素。

因为通过使用命令/响应协议可排除冲突，所以得到物理层(即，负责实际的信号传输的物理构件)的简单的结构。物理层现在不再需要冲突识别并且主要仅具有驱动器和接收器功能块，它们可抗干扰地来设计，以便其可用于飞机。由此可在适当的传输速率的情况下还可利用在飞机中的存在的电缆。

因此，使用命令/响应协议已经将可利用商业上通常的硬件实现的“冲突探测”(CSMA-CD)协议转换成决定性的“冲突避免”协议。

如果使用用在起通信作用的参与者之间的路线的开关，虚拟地实现分离整个网络。这种开关用来通过同时利用多个通信路径提高带宽并且避免例如在以太网网络中出现的冲突。然而，通过虚拟地分开不再可实现整个系统的可测试性，因为在可测试性的范围中要求可观察在点处的所有的业务。

在使用命令/响应协议时确保在计划的时刻总是仅恰好一个站发送，例如航空电子构件1000。由此可无损失地在基于总线的架构102上运行协议。同样可使用集线器，其映射在其他的网络部段上的信息。不仅在总线架构中而且在使用集线器时可观察所有的业务。

图11显示了根据本发明的一示例性的实施例的命令/响应协议的三个消息类型的结构。

数据包具有位的序列，利用其传输信息。这些位根据网络控制器204、204'的选择的物理层转变成可通过介质102传输的信号顺序。

使用的命令/响应协议的命令1100(可利用其要求BC、RT活动)在该示例中具有20位的位长度。3个最低的位512含有接着的17位507的作为命令消息的标记。第一三个位的位占用“001”例如表示命令。位4至20例如可相应于根据用于命令的MIL-STD-1553B的位4至20。

使用的命令/响应协议的用户数据包1101或数据1101(RT利用其将用户数据传输给其他的RT)具有20位的位长度。3个最低的位512含有接着的17位507的作为用户数据的标记。第一三个位的位占用“010”例如表示用户数据。位4至20例如可相应于根据用于用户数据的MIL-STD-1553B的位4至20。

使用的命令/响应协议状态包1102或状态1102(RT利用其将数据传输的结果传输给BC)具有20位的位长度。3个最低的位512含有接着的17位507的作为状态信息的标记。第一三个位的位占用“100”例如表示状态信息。位4至20例如可相应于根据用于状态信息的MIL-STD-1553B的位4至20。

图11相应地面向MIL-STD-1553B的结构。然而，在另一设计方案中可设置成处理首先在RT201b中由此简化，即，在用于根据MIL-STD-1553B协议的包的每个域的FPGA中保留在以太网帧中的全部字节。也就是说，即使例如根据MIL-STD-1553B的接收地址(英文：Destinationaddress)仅五位宽，其仍然填满在以太网帧中的字节。因为在设计命令字和状态字时通过填充实现最小的以太网长度，匹配的这种形式应基本上对总长度没有影响。然而，数据包的帧结构总是具有带有3位的长度的报头512或类型标记512和跟随的用户数据507、507'。

图12显示了根据本发明的一示例性的实施例的用于交换用户数据的方法的流程图。

方法在起动状态S1100中开始。

在步骤S1101中使接口装置的第一接口以第一节拍运行并且与此无关地使接口装置的第二接口以不同于第一节拍的第二节拍运行。

在步骤S1102中，使第一接口和第二接口与缓存装置连接，以便在步骤S1103中使在第一接口与第二接口之间的不同的对时间要求严格的用户数据通过缓存装置交换。在第一接口与第二接口之间的不同的对时间要求严格的用户数据的交换如此借助于资源控制装置控制，即，在接口装置内和/或在联接在接口装置处的共享的介质上避免不同的对时间要求严格的用户数据的冲突，以便在交换不同的对时间要求严格的用户数据时实现决定性的性能。

在步骤S1104中如此缓存不同的对时间要求严格的用户数据，即，补偿在第一节拍与第二节拍之间的节拍差。

如果尚未传输所有的用户数据，可在此期间重复步骤S1103和S1104，直至传输完所有的用户数据。

然后在步骤S1105中结束方法。

补充地应指出的是，“包括”和“具有”没有排除其他的元件或步骤并且“一”或“一个”不排除多个。此外应指出的是，已经参考上述实施例中的一个说明的特征或步骤还可组合其他的上述的实施例的其他的特征或步骤使用。在权利要求中的参考标号不可看作限制。

Claims (15)

1.一种接口装置(103,107,1020)，其用于交换在主机装置(106,108,1003a,1003b)与共享的介质(102)之间的不同的对时间要求严格的用户数据(507,507’)，具有：

第一接口(104,109,1021)，其用于与所述主机装置(106,108,1003a,1003b)交换不同的对时间要求严格的用户数据(507,507’)；

第二接口(105,110,1022)，其用于与所述共享的介质(102)交换不同的对时间要求严格的用户数据(507,507’)；

资源管理装置(201)；

缓存装置(200,1010)；

其中，所述第一接口(104,109,1021)以第一节拍(701)工作；

其中，所述第二接口(105,110,1022)以第二节拍(700a,700b)工作，所述第二节拍(700a,700b)不同于所述第一节拍(701)；

其中，所述第一接口(104,109,1021)和所述第二接口(105,110,1022)与所述缓存装置(200,1010)连接，以便通过所述缓存装置(200,1010)实现在所述第一接口(104,109,1021)与所述第二接口(105,110,1022)之间的不同的对时间要求严格的用户数据(507,507’)的交换；

其中，所述资源管理装置(201)设立成如此控制在所述第一接口(104,109,1021)与所述第二接口(105,110,1022)之间的不同的对时间要求严格的用户数据(507,507’)的交换，即，在所述接口装置(103,107,1020)内和/或在所述共享的介质(102)上避免不同的对时间要求严格的用户数据(507,507’)的冲突，以便在交换不同的对时间要求严格的用户数据(507,507’)时实现决定性的性能；并且

其中，所述资源管理装置(201)此外设立成如此操控所述缓存装置(200,1010)，使得不同的对时间要求严格的用户数据(507,507’)可借助所述缓存装置(200,1010)如此缓存，即，补偿在所述第一节拍(701)与所述第二节拍(700a,700b)之间的节拍差。

2.根据权利要求1所述的接口装置(103,107,1020)，其特征在于，此外具有

时间监测装置(201h)；

其中，所述时间监测装置(201e)设立成如此监测命令/响应协议的时间特性，即，遵循所述命令/响应协议的时间特性。

3.根据权利要求1或2所述的接口装置(103,107,1020)，其中，所述资源管理装置设立成履行命令/响应协议的至少一个功能，其中，功能组包括：

处理总线列表(200c)；

识别命令消息(1100)；

识别在数据包中的报头；

评估数据包报头；

生成数据包报头；

生成状态消息(1102)；

生成数据消息(1101)；

生成类型字段(512)；以及

监测所述共享的介质(102)。

4.根据权利要求1至3中任一项所述的接口装置(103,107,1020)，其中，所述资源管理装置(201)设立成可实现从协议族MILBUS协议、MIL-STD-1553B、EFABUS(欧洲战斗机总线协议，EuropeanFighterAircraftBusProtokoll)和EFEx(欧洲战斗机总线快速协议，EuropeanFighterAircraftBusExpressProtokoll)中选择至少一个命令/响应协议。

5.根据权利要求1至4中任一项所述的接口装置(103,107,1020)，其中，所述第一接口(104,109,1021)具有用户数据存储器(200f)，和/或所述第二接口(105,110,1022)具有传输寄存器(203)。

6.根据权利要求1至5中任一项所述的接口装置(103,107,1020)，其中，所述资源管理装置(201)设立成操控作为先进先出存储器的缓存装置的至少一部分。

7.根据权利要求5或6所述的接口装置(103,107,1020)，其中，包括缓存器、用户数据存储器和传输存储器的存储器组中的至少两个存储器为共同的存储器的子区。

8.根据权利要求1至7中任一项所述的接口装置(103,107,1020)，其中，所述资源管理装置(201)设立成通过管理在所述第一接口(104,109,1021)和/或所述第二接口(105,110,1022)上的指针(1012)控制在所述第一接口(104,109,1021)与所述第二接口(105,110,1022)之间的不同的对时间要求严格的用户数据(507,507’)的交换。

9.根据权利要求1至8中任一项所述的接口装置(103,107,1020)，其中，所述资源管理装置(201)具有事件评估装置(1009)，其可识别在所述第一接口(104,109,1021)处的事件(1008)和/或在所述第二接口(105,110,1022)处的事件，并且可专门地针对交换不同的对时间要求严格的用户数据(507,507’)分配资源(1003a、1003b)的至少一部分。

10.根据权利要求1至9中任一项所述的接口装置(103,107,1020)，此外具有：

转换装置(200d)；

其中，所述转换装置(200d)设立成如此调节所述资源管理装置(201)，即，其作为命令/响应协议的至少一个构件工作，其中，可能的构件组包括：

总线控制器(201c)；

远程终端(201b)；以及

总线显示器。

11.一种航空电子构件(101,120a,120b,120c,120d,120e,120f,1000)，具有：

主机装置(106,108,1003a,1003b)；

根据权利要求1至中10任一项所述的接口装置(103,107,1020)；

介质连接装置(204,204',1005)；

其中，所述主机装置(106,108,1003a,1003b)设立成实施航空电子应用；

其中，所述航空电子应用产生和/或评估用户数据(507,507’)；

其中，所述主机装置(106,108,1003a,1003b)为了交换所述用户数据(507,507’)而与所述接口装置(103,107,1020)连接；

其中，所述接口装置(103,107,1020)为了交换所述用户数据(507,507’)而与所述介质连接装置(204,204',1005)连接。

12.一种冲突避免系统，具有：

根据权利要求1至10中任一项所述的至少两个接口装置(103,107,1020)；

至少两个介质连接装置(204,204',1005)，其使所述至少两个接口装置(103,107,1020)通过共享的介质(102)连接并且分别以冲突识别协议工作；

其中，所述至少两个接口装置(103,107,1020)利用命令/响应协议并且借助于时间监测装置(201h)如此监测所述命令/响应协议的时间特性，即，遵循所述命令/响应协议的时间特性，以便避免冲突识别协议的冲突。

13.一种用于交换在主机装置与共享的介质之间的不同的对时间要求严格的用户数据的方法，具有

使接口装置的第一接口以第一节拍运行；

使所述接口装置的第二接口以可不同于所述第一节拍的第二节拍运行；

使所述第一接口和所述第二接口与缓存装置连接；

通过缓存装置交换在所述第一接口与所述第二接口之间的不同的对时间要求严格的用户数据；

借助于资源控制装置如此控制在所述第一接口与所述第二接口之间的不同的对时间要求严格的用户数据的交换，即，在所述接口装置内和/或在联接到所述接口装置处的共享的介质上避免不同的对时间要求严格的用户数据的冲突，以便在交换所述不同的对时间要求严格的用户数据时实现决定性的性能；以及

如此缓存不同的对时间要求严格的用户数据，即，补偿在所述第一节拍与所述第二节拍之间的节拍差。

14.一种存储介质，在其中存储有程序，当所述程序由处理器实施时，所述程序实施根据权利要求13所述的方法。

15.一种用于信息传输的数据结构(1100,1101,1102)，具有：

位，其根据价值来布置；

其中，三个最低价的位(512)实现区别待利用所述数据结构传输的数据的类型；

其中，所述类型为命令(1100)、用户数据(1101)或状态信息(1102)。