CN105765695A - 异质半导体材料集成技术 - Google Patents

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Abstract

公开了用于在初始衬底上异质外延生长晶格失配的半导体材料层，并将该层的无缺陷部分转移到处理晶圆或用于集成的其它适当的衬底的技术。根据某些实施例，转移可能引起在处理晶圆/衬底上存在岛状氧化物结构，这些岛状氧化物结构均具有嵌入其上部表面内的晶格失配的半导体材料的无缺陷岛。每个无缺陷半导体岛都可以具有一个或多个晶体刻面边缘，并且连同其伴随的氧化物结构，可以提供用于集成的平坦表面。在某些情形下，第二、不同的半导体材料层可以异质外延生长在处理晶圆/衬底上方，以填充经转移的岛周围的区域。在某些其它情形下，可以同质外延生长处理晶圆/衬底自身，以填充经转移的岛周围的区域。

Description

异质半导体材料集成技术
背景技术
深亚微米工艺节点(例如，32nm及以上)中的集成电路设计涉及多个重大挑战，并且已经面临了关于异质半导体材料的集成的具体复杂性。
附图说明
图1是根据本公开内容的实施例的包括衬底和经图案化的电介质层的集成电路的横截面视图。
图2是根据本公开内容的实施例的在形成半导体层之后图1中的IC的横截面视图。
图2’是例示了半导体层的示例性组成半导体结构的图2中IC的部分的放大视图。
图3是根据本公开内容的实施例的在对图2中的IC平坦化之后图2中的IC的横截面视图。
图4是根据本公开内容的实施例的在形成氧化层之后图3中的IC的横截面视图。
图5是根据本公开内容的实施例的在氢离子注入期间或氢离子注入之后图4中的IC的横截面视图。
图6是根据本公开内容的实施例的在将图5中的IC与转移结构键合以形成另一个IC之后图5中的IC的横截面视图。
图7是根据本公开内容的实施例的在对图6中得到的IC进行平坦化之后图6中的得到的IC的横截面视图。
图8是根据本公开内容的实施例的在对图7中的IC蚀刻之后图7中的IC的横截面视图。
图9A是根据本公开内容的实施例的包括有另外的、不同的半导体层的图8中的IC的横截面视图。
图9A’是图9A中的IC的部分的放大视图。
图9B是根据本公开内容的实施例的包括有延伸的衬底的图8中的IC的横截面视图。
图9B’是图9B中的IC的部分的放大视图。
图10例示了被实现为具有根据示例性实施例使用所公开的技术所形成的集成电路结构或器件的计算系统。
通过结合本文中所描述的附图来阅读以下具体实施方式，将更好地理解本实施例的这些特征和其它特征。在附图中，在各附图中例示的每个相同的组件或接近相同的组件可以由类似的附图标记来表示。出于清楚的目的，并未在每个附图中标记每个组件。此外，如将意识到的，这些图并非必须要按比例绘制或者旨在将所描述的实施例限制到所示出的特定配置。例如，尽管某些附图通常指示直线、直角、以及平滑表面，但考虑到制造工艺的实际限制，所公开的技术的实际实施方式可能具有不够完美的直线、直角、等等，并且某些特征可能具有表面拓扑结构或以其它方式是非平滑的。简言之，附图仅被提供为示出示例性结构。
具体实施方式
公开了一种技术，该技术用于在初始衬底上异质外延生长晶格失配的半导体材料层，并将该层的无缺陷部分转移到处理晶圆或用于集成的其它适当的衬底。根据某些实施例，转移可能引起在处理晶圆/衬底上存在岛状氧化物结构，这些岛状氧化物结构均具有嵌入其上部表面内的晶格失配的半导体材料的无缺陷岛。每个无缺陷半导体岛都可以具有一个或多个晶体刻面边缘，并且连同其伴随的氧化物结构，可以提供用于集成的平坦表面(例如，能够在其上填入另外的层和/或组件)。在某些情形下，第二、不同的半导体材料层可以异质外延生长在处理晶圆/衬底上方，以填充经转移的岛周围的区域。在某些其它情形下，处理晶圆/衬底自身可以同质外延生长，以填充经转移的岛周围的区域。根据本公开内容，许多构件和变型将是显而易见的。
总体概述
可用于较高迁移率的p-型和n-型金属-氧化物-半导体(PMOS和NMOS)器件的许多材料是与硅晶格失配的。因此，这些材料直接在硅上的异质外延生长通常会引起在失配材料界面处的高密度的位错缺陷核化(nucleating)。用于减少异质半导体集成的这些缺陷的现有方法利用晶格失配的半导体材料在厚缓冲层上的异质外延生长。然而，该缓冲层必须在预期的器件层之前生长，花费延长的时间量来生长到需要的厚度，并需要频繁的腔室/工具清洁维护，使得其对于集成是有问题的并增加了成本。此外，如果缓冲层生长在晶圆的顶部上，则得到的形貌失配可能导致光刻问题。此外，缓冲层并不能容易地进行缩放以便结合高的高宽比的蚀刻沟槽来使用。
因此，并且根据本公开内容的某些实施例，公开了一种技术，该技术用于在初始衬底上异质外延生长晶格失配的半导体材料层，并将该层的无缺陷部分转移到处理晶圆或用于集成的其它适当的衬底。根据某些实施例，转移可能引起在处理晶圆/衬底上存在一个或多个岛状的氧化物结构，每个氧化物结构均具有嵌入其上部表面内的晶格失配的半导体材料的无缺陷的岛。在某些情形下，给定的无缺陷半导体岛可以具有一个或多个晶体刻面边缘。此外，在某些情形下，氧化物结构及其对应的半导体岛可以共同提供用于集成的平坦表面(例如，能够在其上填入另外的层和/或组件)。在某些实例中，可以在处理晶圆/衬底上方异质外延生长第二、不同的半导体材料层，以填充一个或多个经转移的岛周围的区域。在某些其它实例中，处理晶圆/衬底自身可以同质外延生长，以填充经转移的一个或多个岛周围的区域。
如本文中所描述的，根据某些实施例，晶格失配的半导体材料可以在一个或多个阱内开始其外延生长，该一个或多个阱被图案化在初始衬底上。可以例如使用外延横向过生长(ELO)来提供晶格失配的半导体层在经图案化的阱外面的继续生长。根据某些实施例，阱可以具有足够的高宽比，例如，以提供其中的位错缺陷的高宽比捕获(ART)。因此，延伸到阱外的晶格失配的半导体层的部分可以是完全无缺陷的或者是足够地无缺陷的，并且如本文中所描述的，可以至少部分地被转移到用于集成的处理晶圆/衬底。应当指出，如本文中所使用的，无缺陷可以指代对于给定的目标应用或最终用途不具有缺陷或者具有任何其它可接受水平的缺陷的半导体材料层。
此后，可以使晶格失配的半导体层平坦化，以形成平坦表面，并且可以在得到的形貌上方沉积氧化物层，以用于键合和转移到处理晶圆/衬底。为了促进这种转移，晶格失配的半导体材料可以经受氢(H+)离子注入以及随后的基于氢的层剥离，以便将期望的无缺陷部分转移到处理晶圆/衬底。在剥离之后，可以使经转移的无缺陷部分和氧化物层平坦化，以形成平坦表面，并且例如可以蚀刻氧化物层，以暴露出下层处理晶圆/衬底。
根据某些实施例，得到的集成电路(IC)可以包括晶格失配的半导体材料的一个或多个岛，这些岛至少部分地嵌入形成在下层处理晶圆/衬底上方的对应量的氧化物结构的上部表面内。如先前提及的，每个半导体岛都可以呈现一个或多个晶体刻面边缘，并且半导体和氧化物可以共同提供用于集成的基本上平坦的表面。在某些情形下，在蚀刻氧化物层以露出下层处理晶圆/衬底之后，可以在处理晶圆/衬底上方异质外延生长不同的半导体材料层，以填充经转移的岛周围的区域。如根据本公开内容将意识到的，这可以允许在相同的处理晶圆/衬底上集成PMOS和NMOS器件。然而，本公开内容不限于此，因为在某些其它情形下，在蚀刻氧化物层以露出下层处理晶圆/衬底之后，可以同质外延生长处理晶圆/衬底自身，以填充经转移的岛周围的区域。不管进行哪种集成选择，根据某些实施例，得到的IC都可以具有基本上平坦的上部表面，并可以包括具有一个或多个晶体刻面边缘的嵌入式、失配的半导体层。
某些实施例可以消除或者以其它方式减少形成厚的缓冲层(例如，类似先前在现有方法的背景中所讨论的缓冲层)的需要。某些实施例可以提供各种各样的晶格失配的半导体材料与硅的集成，由此增加NMOS/PMOS器件的功能性和/或提高其性能。此外，根据某些实施例，例如可以通过对具有包括晶体刻面边缘的三维(例如，岛状)半导体结构(如本文中所描述的)的给定集成电路或其它器件的外观检查或其它检查(例如，如透射电子显微法、或TEM)，来检测所公开的技术的使用。
方法
图1-图8根据本公开内容的某些实施例例示了集成电路(IC)制造工艺流程，并且图9A-图9B例示了某些示例性下游异质集成选择。如本文中所描述的，所公开的工艺可以用于形成各种各样的IC结构(举例来说，例如图9A中的IC300a和/或图9B中的IC300b)中的任何IC结构。可以使用所公开的技术形成的其它IC结构将取决于给定的应用，并且根据本公开内容将是显而易见的。
如图1中，工艺可以如图1中而开始，图1是根据本公开内容的实施例的包括有衬底102和经图案化的电介质层104的集成电路100的横截面视图。衬底102可以由任何适当的材料(或材料的组合)(例如硅(Si)和/或硅锗(SiGe))构成。此外，衬底102可以具有各种各样的构件中的任何构件，这些构件包括例如：体衬底；绝缘体上硅(SOI)衬底；晶圆；和/或多层结构。此外，可以针对给定的目标应用或最终用途来定制衬底102的尺寸。衬底102的其它适当的材料、构件、以及尺寸将取决于给定的应用，并且根据本公开内容是显而易见的。
形成在衬底102上方的电介质层104可以由任何适当的绝缘体或电介质材料(或者这些材料的组合)构成。例如，在某些情形下，电介质层104可以由以下材料构成：氮化物，例如，氮化硅(Si3N4)；氧化物，例如，二氧化硅(SiO2)或氧化铝(Al2O3)；和/或前述材料中的任何一种或多种材料的组合。在某些情形下，电介质层104可以是层间电介质(ILD)。如根据本公开内容将意识到的，在某些实例中，可能期望选择电介质层104的一种或多种材料，以便防止或以其它方式减小半导体层108在其上生长的可能性(例如，以使得半导体层108在其上成核的机会最小化)。用于电介质层104的其它适当的材料将取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以使用任何适当的技术(或者技术的组合)来在衬底102上方形成电介质层104。例如，在某些情形下，可以使用以下技术来在IC100上方形成电介质层104：化学气相沉积(CVD)工艺；和/或旋涂沉积(SOD)工艺。用于形成电介质层104的其它适当的技术将取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以定制电介质层104的尺寸。例如，在某些情形下，电介质层104可以具有在大约100-500nm的范围内(例如，大约250±50nm，或者在大约100-500nm的范围内的任何其它子范围)的厚度。在某些实例中，电介质层104可以在由下层衬底102所提供的形貌上方具有基本上均匀的厚度。电介质层104的其它适当的尺寸将取决于给定的应用，并且根据本公开内容是显而易见的。
如进一步可见的，电介质层104可以被图案化有一个或多个开口106。可以使用任何适当的技术(或技术的组合)来形成电介质层104的一个或多个开口106。例如，在某些情形下，可以使用任何适当的光刻技术(例如，过孔/沟槽图案化、蚀刻、抛光、清洗、等等，如通常所进行的)来图案化电介质层104的一个或多个开口106。在某些情形下，可以期望利用干法蚀刻工艺来形成一个或多个开口106，例如，以确保期望的各向异性程度。用于在电介质层104中形成一个或多个开口106的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以定制电介质层104的一个或多个开口106的几何形状和间距。例如，在某些情形下，给定的开口106可具有通常为阱状或沟槽状的架构，该架构具有基本上为矩形的横截面轮廓(例如，如大体上从图1中可见的)。在某些情形下，给定的开口106可具有基本上垂直的侧壁(例如，基本上垂直于下层衬底102的表面)。在某些其它情形中，给定的开口106可具有弯曲的(例如，U型的)横截面几何形状或六边形横截面几何形状。在某些实例中，邻近的开口106可以基本上等距离地彼此间隔开(例如，可以呈现电介质层104内的基本上恒定的间距)。然而，在某些其它实例中，电介质层104内的一个或多个开口106的间距可以按照期望而不同。电介质层104的一个或多个开口106的其它适当的几何形状和间距取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以定制给定的开口106的尺寸。例如，在某些情形下，电介质层104的给定的开口106可具有在大约100-500nm的范围(例如，大约250±50nm，或者在大约100-500nm的范围内的任何其它子范围)内的高度“H”。如可见的，根据某些实施例，给定的开口106可以被配置为穿过电介质层104的整个厚度，以使得在该区域中衬底102(或其它下层)被暴露。在某些情形下，给定的开口106可具有在大约50-300nm的范围(例如，大约100-150nm，或者在大约50-300nm的范围内的任何其它子范围)内的宽度“W”。在某些实例中，给定的开口106的宽度“W”可以遍及其横截面轮廓而基本上是恒定的；也就是说，给定的开口106可以形成在电介质层104内，以使得有助于限定该开口106的边界的相关联的侧壁基本上垂直于衬底102(或其它下层)的表面。在更普遍的意义上，如本文中所描述的，可以期望确保在电介质层104中所形成的给定的开口106具有足以提供半导体层108的缺陷110的期望程度的高宽比捕获(ART)的高宽比。出于该目的，在某些情形下，给定的开口106可以被提供有在大约2:1至5:1的范围内(例如，大约3:1到4:1，或者在大约2:1至5:1的范围内的任何其它子范围)的高度-宽度(H/W)高宽比。在某些其它实例中，可以按照期望提供大于大约5:1的H/W高宽比。电介质层104的一个或多个开口106的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
工艺可以如图2中而继续，图2是根据本公开内容的实施例的在形成半导体层108之后图1中的IC100的横截面视图。半导体层108可以由任何适当的半导体材料(或材料的组合)构成。例如，在某些实施例中，半导体层108可以由与下层衬底102晶格失配的半导体材料构成。也就是说，例如，如果衬底102由硅(Si)构成，则半导体层108可以由以下材料构成：锗(Ge)；和/或III-V化合物，例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、氮化镓(GaN)、或磷化铟(InP)。用于半导体层108的其它适当的材料取决于给定的应用，并且根据本公开内容是显而易见的。
可以使用任何适当的技术(或技术的组合)来在IC100上方形成半导体层108。例如，根据某些实施例，可以使用以下技术来在IC100上方形成半导体层108：包括高宽比捕获(ART)的外延工艺；和/或外延横向过生长(ELO)工艺。用于形成半导体层108的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
由于在IC100上方形成半导体层108，其可以至少部分地在电介质层104的一个或多个开口106内开始其生长/沉积。例如，考虑图2’，图2’是例示了半导体层108的示例性组成半导体结构的图2中的IC100的部分的放大视图。如可见的，随着其形成进行，半导体层108可以实现基本上填充电介质层104的一个或多个开口106，并最终从开口106延伸以至少部分地覆盖电介质层104。因此并根据某些实施例，可以在IC100上方形成半导体层108，例如，形成为一个或多个三维的、岛状的半导体结构，这些半导体结构整体限定了半导体层108。然而，根据某些实施例，岛状结构可以保持彼此分立，以便不会在电介质层104和衬底102(以及可选地包括的任何其它中间层)的下层形貌上方形成连续的层。
可以针对给定的目标应用或最终用途来定制半导体层108的给定组成结构的几何形状和间距，并且该几何形状和间距可以至少部分地取决于其相关联的开口106的几何形状和间距。因此，并且根据某些实施例，半导体层108的给定的组成结构例如可以包括：下部部分108a(例如，层108的通常驻留在图2’中的虚线α下方的部分)；以及上部部分108b(例如，层108的通常驻留于图2’中的虚线α上方的部分)。在某些情形下，给定结构的下部部分108a可以被形成为使得基本上与其伴随的开口106的几何形状/轮廓一致。例如，如果给定的开口106被提供有具有基本上为矩形的横截面轮廓(例如，如从图1中大体上可见的)的通常为阱状或沟槽状的构件，则半导体层108的下部部分108a也可以呈现基本上为矩形的横截面轮廓(例如，如从图2’中大体上可见的)。在某些实例中，半导体层108的给定的组成结构的上部部分108b可以呈现大体上为三角形的横截面轮廓。然而，在某些其它实例中，上部部分108b可以呈现大体上为梯形的横截面轮廓。此外，在某些实施例中，半导体层108的相邻结构可以基本上等距地彼此间隔开(例如，可以呈现基本上恒定的间距)。然而，在某些其它实施例中，半导体层108的一个或多个组成结构的间距可以按照期望而不同。半导体层108的一个或多个组成结构的其它适当的几何形状和间距取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以针对给定的目标应用或最终用途来定制半导体层108的给定的组成结构的尺寸，并且其可以至少部分地取决于被图案化到电介质层104中的其伴随的开口106的尺寸。例如，在某些实施例中，半导体层108的给定结构的下部部分108a可以具有：基本上等于伴随的开口106的高度“H”的高度；和/或基本上等于伴随的开口106的宽度“W”的宽度。在某些实施例中，半导体层108的给定结构的上部部分108b的高度可以在大约200-500nm的范围内(例如，大约400-500nm，或者在大约200-500nm的范围内的任何其它适当的子范围)。在某些实施例中，上部部分108b的宽度可以约等于其高度，并且因此可以在大约200-500nm的范围内(例如，大约400-500nm，或者在大约200-500nm的范围内的任何其它适当的子范围)。在某些实例中，半导体层108的给定结构的上部部分108b的高度和/或宽度可以沿着其横截面轮廓而变化(例如，如在其中半导体层108的给定结构的上部部分108b呈现出三角形的横截面轮廓的情形下，如图2’中大体上示出的)。半导体层108的一个或多个组成结构的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
如进一步例如从图2’中可见的，在IC100上方形成半导体层108期间，一个或多个缺陷110(例如，位错缺陷)可能开始在该层108中显现。在某些情形下，这些缺陷110例如可能由半导体层108与下层衬底102之间的晶格失配造成。然而，根据某些实施例，由于为电介质层104提供了具有适合于高宽比捕获(ART)的高宽比的一个或多个开口106，因此可以例如在半导体层108的给定组成结构的下部部分108a内捕获这些缺陷110。也就是说，一个或多个缺陷110可以在半导体层108的下部部分108a内经受ART，例如，在伴随的开口106的局限内，电介质层104的上部表面下方(例如，在高度“H”处或位于高度“H”下方，如大体上用虚线α表示的)。如可见的，例如可以在半导体层108的界面以及电介质层104的给定开口106的侧壁处终止或者以其它方式缩减缺陷110。在更普遍的意义上，凭借可以如何形成半导体层108以便从一个或多个开口106延伸，电介质层104可以用于捕捉/捕获开口106的局限内和/或衬底102附近的缺陷110，由此防止或以其它方式减小这些缺陷110移动通过IC100而到达其顶层/有源层的能力。应当指出，附图中所包括的用于描绘一个或多个缺陷110的实线旨在大体上表示这些缺陷，而非旨在限制这些缺陷的类型和/或特性，这些缺陷可能在IC100上方形成半导体层108期间产生或者可能经受ART，如本文中所描述的。
由于使用ART来缩减下部部分108a内的一个或多个缺陷110，因此例如使用ELO工艺在IC100上方的半导体层108的继续形成可以生成无缺陷(例如，完全无缺陷或者另外在可接受的容限内基本上没有缺陷)的晶体上部部分108b。根据某些实施例，该无缺陷的上部部分108b可以延伸到给定的开口106之上，位于电介质层104的上部表面上方(例如，在高度“H”处或位于高度“H”上方，如大体上用虚线α所表示的)，并位于电介质层104的上部表面的一个或多个相邻区域上方。因此，根据某些实施例，如例如从图2’中可见的，半导体层108的给定的组成半导体结构的上部部分108b可以包括一个或多个晶体刻面边缘112，其至少部分地在电介质层104的一个或多个邻近区域上方延伸。
工艺可以如图3中而继续，图3是根据本公开内容的实施例的在对图2中的IC100平坦化之后图2中的IC100的横截面视图。如在此处可见的，IC100可以至少部分地经受平坦化，以减小半导体层108的厚度(例如，以减小半导体层108的组成半导体结构的尺寸)。具体而言，平坦化可以减小半导体层108的给定的组成半导体结构的上部部分108b的尺寸。出于该目的，并根据某些实施例，IC100例如可以经受化学机械平坦化(CMP)工艺、蚀刻和清洗工艺、或者任何其它适当的平坦化/抛光工艺，如根据本公开内容显而易见的。得到的半导体层108’可以包括一个或多个组成半导体结构，该半导体结构呈现大体上平坦/平的上部表面，同时保留它们的一个或多个晶体刻面边缘112’(尽管尺寸减小)，其在下层电介质层104的上部表面上方保持完整。可以按照给定的目标应用或最终用途所期望的来定制为了提供半导体层108’可以减小的半导体层108的量。例如，在某些情形下，给定的组成结构的上部部分108b可以被减小到在大约200-400nm的范围内(例如，大约300±50nm，或者在大约200-400nm的范围内的任何其它子范围)的高度。用于平坦化半导体层108以提供半导体层108’的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
工艺可以如图4中而继续，图4是根据本公开内容的实施例的在形成氧化物层114之后图3中的IC100的横截面视图。氧化物层114可以由任何适当的氧化物材料(或者这些材料的组合)构成。例如，在某些实施例中，氧化物层114可以由以下材料构成：二氧化硅(SiO2)；氧化铝(Al2O3)；和/或它们中的任何一个或多个的组合。用于氧化物层114的其它适当的材料取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以使用任何适当的技术(或者技术的组合)来在IC100上方形成氧化物层114。例如，在某些实施例中，可以使用以下技术来在IC100上方形成氧化物层114：物理气相沉积(PVD)，例如，溅射；化学气相沉积(CVD)工艺，例如，等离子体增强CVD(PECVD)；和/或旋涂沉积(SOD)工艺。用于形成氧化物层114的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以定制氧化物层114的尺寸。例如，在某些实施例中，氧化物层114可以具有在大约30-100nm的范围内(例如，大约50±10nm，或在大约30-100nm的范围内的任何其它子范围)的厚度。在某些实例中，氧化物层114可以在例如由下层半导体层108’和电介质层104所提供的形貌上方具有基本上均匀的厚度。在某些实例中，氧化物层114可以被提供为在这种形貌上方基本上共形的层。氧化物层114的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
工艺可以如图5中而继续，图5是根据本公开内容的实施例的在氢离子注入期间或之后图4中的IC100的横截面视图。可以使用任何适当的离子注入技术(或技术的组合)来执行IC100内的氢离子(H+离子)的嵌入。由于该注入工艺，因此，H+离子可以变为嵌入在例如半导体层108’的上部部分108b内，如大体上用虚线118所描绘的；和/或嵌入在电介质层104内(例如，靠近电介质层104的上部表面)，如大体上用虚线116所描绘的。如根据本公开内容将意识到的，由IC100所呈现的得到的注入至少部分地取决于剂量、注入能量、和/或注入的持续时间，其中的每个都可以针对给定的目标应用或最终用途来定制。例如，在某些情形下，注入剂量可以在大约5×1016-3×1017H+离子/cm2的范围内。在某些情形下，注入能量可以在大约30-100keV的范围内(例如，大约80±10keV，或者在大约30-100keV的范围内的任何其它子范围)。用于氢离子注入的其它适当的剂量范围和注入能量范围取决于给定的应用，并且根据本公开内容是显而易见的。
工艺可以如图6中而继续，图6是根据本公开内容的实施例的在将图5中的IC100与转移结构200键合以形成IC300之后图5中的IC100的横截面视图。如可见的，可以与IC100键合的转移结构200可以包括例如：衬底202；以及在衬底202上方形成的氧化物层204。衬底202可以由任何适当的材料(或材料的组合)构成。例如，在某些实施例中，衬底202可以由以下材料构成：硅(Si)；锗(Ge)；氧化物，例如，蓝宝石(Al2O3)；电介质材料；和/或它们中的任何一个或多个的组合。此外，衬底202可具有各种各样的构件中的任何构件，包括，例如：体衬底；绝缘体上硅(SOI)结构；晶圆；和/或多层结构。此外，可以针对给定的目标应用或最终用途来定制衬底202的尺寸。衬底202的其它适当的材料、构件、以及尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
氧化物层204可以由任何适当的氧化物材料(或材料的组合)构成。例如，在某些实施例中，氧化物层204可以由以下材料构成：二氧化硅(SiO2)；氧化铝(Al2O3)；和/或它们中的任何一个或多个的组合。用于氧化物层204的其它适当的材料取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以使用任何适当的技术(或者技术的组合)来在IC100上方形成氧化物层204。例如，在某些实施例中，可以使用以下技术来在IC100上方形成氧化物层204：物理气相沉积(PVD)，例如，溅射；化学气相沉积(CVD)工艺，例如，等离子体增强CVD(PECVD)；和/或旋涂沉积(SOD)工艺。用于形成氧化物层204的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
此外，氧化物层204可以被提供有任何期望的厚度。例如，在某些实施例中，氧化物层204可以具有在大约30-100nm的范围内(例如，大约50±10nm、或者在大约30-100nm的范围内的任何其它子范围)的厚度。在某些实例中，氧化物层204可以在例如由下层衬底202提供的形貌上方具有基本上均匀的厚度。在某些实例中，氧化物层204可以被提供为在这种形貌上方的基本上共形的层。氧化物层204的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
根据某些实施例，在键合工艺期间，IC100的氧化物层204和转移结构200的氧化物层204可以经受氧化物融合，而例如在它们之间的物理界面的一个或多个点处(例如，如大体上由图6中所包括的少量虚线206所表示的)彼此键合。根据某些实施例，由于该键合工艺，因此转移结构200可以在一般意义上成为用于IC100的处理晶圆。
根据某些实施例，在IC100与转移结构200的键合之后，得到的IC300可以经受热处理，例如以通过氢致层剥离来引起离子解理。这种离子解理例如可以发生在其中H+离子被嵌入在电介质层104内并嵌入在半导体层108’内的区域内(例如，沿着大体上由图6中的虚线116和虚线118的组合所描绘的轮廓线)。由于离子解理，因此半导体层108’的部分(下文中，半导体层108”)可以从IC100有效地转移到IC300中的转移结构200。此外，由于离子解理，因此电介质层104的部分(下文中，电介质层104’)可以从IC100有效地转移到IC300中的转移结构200。一旦分离了IC300，并未与转移结构200键合的IC100的剩余部分可以被遗弃或者以其它方式被移除/搁置。
可以针对给定的目标应用或最终用途来定制通过氢致层剥离引起离子解理的热处理的温度范围和/或持续时间。例如，根据某些实施例，在经受热处理时，可以将IC300暴露在大约350-400℃的范围内的温度大约1个小时。在某些这种情形下，暴露温度可以保持基本上恒定。用于IC300的热处理的其它适当的温度范围和持续时间范围取决于给定的应用，并且根据本公开内容是显而易见的。
工艺可以如图7中而继续，图7是根据本公开内容的实施例在对图6中的IC300进行平坦化之后图6中的IC300的横截面视图。如根据本公开内容将意识到的，上面提及的氢致层剥离可以产生具有大体上为锯齿状的表面形貌(例如，沿着大体上由图6中的虚线116和虚线118的组合描绘的轮廓线)的IC300。然而，对于随后的处理，在某些实例中，可以期望提供具有较平滑的表面形貌的IC300。出于该目的，并根据某些实施例，IC300可以经受例如化学机械平坦化(CMP)工艺、蚀刻和清洁工艺、或者任何其它适当的平坦化/抛光工艺，如根据本公开内容显而易见的。用于平坦化IC300的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
根据实施例，对IC300的平坦化可以减小其表面形貌的粗糙度，而同时：减小半导体层108”的厚度(例如，减小半导体层108”的一个或多个组成半导体结构的上部部分108b的剩余部分的尺寸)；和/或减小经组合的氧化物层208的厚度。在某些情形下，得到的IC300的半导体层108”可以包括一个或多个组成的岛状半导体结构，该半导体结构呈现出大体上平坦/平的表面，而同时保留它们的一个或多个晶体刻面112”(尽管尺寸减小)，其在氧化物层208内保持完整。可以针对给定的目标应用或最终用途来定制半导体层108”的给定的组成的岛状半导体结构的尺寸。例如，在某些情形下，半导体层108”的给定的组成的岛状半导体结构可具有在大约100-250nm的范围内(例如，大约200±25nm，或者在大约100-250nm的范围内的任何其它子范围)的厚度。半导体层108”的一个或多个组成的岛状半导体结构的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
工艺可以如图8中而继续，图8是根据本公开内容的实施例的在对图7中的IC300蚀刻之后图7中的IC300的横截面视图。在某些情形下，可以期望至少部分地暴露出衬底202的上部表面，例如，以进行随后的处理。出于该目的，并根据某些实施例，IC300可以经受湿法蚀刻工艺和/或干法蚀刻工艺。可以针对给定的目标应用或最终用途来定制湿法化学品，并且在某些情形下，湿法化学品例如可以是选择性的，以蚀刻掉在氧化物层208中所使用的一种或多种材料。例如，在其中氧化物层208包括二氧化硅(SiO2)或氧化铝(Al2O3)的某些实例中，可以利用基于氟(F)的蚀刻化学品。用于蚀刻氧化物层208的其它适当的技术和蚀刻化学品取决于给定的应用，并且根据本公开内容是显而易见的。
在蚀刻氧化物层208’之后，其给定的组成氧化物结构(例如，下层的半导体层108”的给定的组成半导体结构)可以具有例如在大约50-200nm的范围内(例如，大约100±30nm，或者在大约50-200nm的范围内的任何其它子范围)的高度。此外，在蚀刻氧化物层208’之后，其给定的组成氧化物结构可具有大体上为岛状的横截面轮廓，该横截面轮廓具有一个或多个渐变的侧壁(例如，如在图8中大体上描绘的)。经蚀刻的氧化物层208’的给定的组成氧化物结构的其它适当的尺寸和构件取决于给定的应用，并且根据本公开内容是显而易见的。
根据某些实施例，在蚀刻氧化物层208以提供氧化物层208’之后，图8中的IC300可以经受在其上方形成半导体层210，而得到IC300a，例如在图9A中所描绘的。半导体层210可以由各种各样的半导体材料中的任何半导体材料构成，并且在某些情形下，可以在组分上不同，例如，从衬底202、氧化物层208’、和/或半导体层108”。例如，在某些情形下，半导体层210可以包括硅锗(SiGe)。如根据本公开内容将意识到的，在某些实例中，可以期望确保半导体层210由一种或多种材料构成，该材料与衬底202相对紧密地晶格匹配。因此，在某些情形下，半导体层210可以被认为是形成在IC300上方的异质外延层，而得到IC300a。用于半导体层210的其它适当的材料取决于给定的应用，并且根据本公开内容是显而易见的。
此外，可以使用任何适当的技术(或技术的组合)来在IC300上方形成半导体层210。例如，根据某些实施例，可以使用以下技术来在IC300上方形成半导体层210：化学气相沉积(CVD)工艺，例如，金属有机物化学气相沉积(MOCVD)；和/或外延工艺，例如，分子束外延(MBE)或金属有机物气相外延(MOVPE)。用于形成半导体层210的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
此外，半导体层210可以被提供有任何期望的厚度。例如，在某些情形下，半导体层210可以具有在大约50-200nm的范围内(例如，大约100±30nm，或者在大约50-200nm的范围内的任何其它子范围)的厚度。在某些情形下，半导体层210可具有基本上等于氧化物层208’的厚度(例如，氧化物层204和氧化物层114’的经组合的厚度)的厚度。在某些实例中，半导体层210的上部表面可以位于半导体层108”的上部表面的高度处或者位于该高度下方。在某些情形下，半导体层210可以在例如由下层衬底202提供的形貌上方具有基本上均匀的厚度。在某些实例中，半导体层210可以被提供为这种形貌上方的基本上共形的层。半导体层210的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
如例如从图9A’中可见的，图9A’是图9A中的IC300a的部分的放大视图，根据某些实施例，得到的IC300a可以呈现基本上平坦的上部表面并可以包括具有嵌入在氧化物层208’内的晶体刻面边缘112”的失配的半导体层108”，氧化物层208’转而嵌入在半导体层210内。根据某些实施例，例如可以在由失配的半导体层108”、氧化物层208’、和/或半导体层210共同提供的平坦表面上填入一个或多个另外的层和/或组件。
根据某些其它实施例，在蚀刻氧化物层208以提供氧化物层208’之后，图8中的IC300可以经受衬底202的进一步形成，而得到IC300b，例如在图9B中所描绘的。衬底202可以使用任何适当的技术(或技术的组合)而经受进一步的形成(例如，同质外延生长)以提供衬底202’。例如，根据某些实施例，可以使用以下技术来形成衬底202’：化学气相沉积(CVD)工艺；和/或分子束外延(MBE)工艺。用于衬底202的进一步形成以提供衬底202’的其它适当的技术取决于给定的应用，并且根据本公开内容是显而易见的。
此外，衬底202’可以被形成为任何期望的厚度。例如，在某些实施例中，衬底202’可具有基本上等于氧化物层208’的厚度(例如，氧化物层204和氧化物层114’的经组合的厚度)的厚度。在某些实例中，衬底202’的上部表面可以位于半导体层108”的上部表面的高度处或者位于该高度下方。在某些实例中，衬底202’可具有基本上均匀的厚度。衬底202’的其它适当的尺寸取决于给定的应用，并且根据本公开内容是显而易见的。
如例如从图9B’中可见的，图9B’是图9B中的IC300b的部分的放大视图，根据某些实施例，得到的IC300b可以呈现基本上平坦的上部表面并可以包括嵌入在氧化物层208’内的晶体刻面边缘112”的失配的半导体层108”，氧化物层208’转而嵌入在衬底202’内。根据某些实施例，例如可以在由失配的半导体层108”、氧化物层208’、和/或衬底202’共同提供的平坦表面上填入一个或多个另外的层和/或组件。
示例性系统
图10例示了被实现为具有根据示例性实施例使用所公开的技术所形成的集成电路结构或器件的计算系统1000。如可见的，计算系统1000容纳母板1002。母板1002可以包括多个组件，包括，但不限于，处理器1004和至少一个通信芯片1006，它们中的每个都可以物理和电气地耦合到母板1002，或者以其它方式集成在其中。如将意识到的，母板1002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板，还是只是系统1000的板、等等。取决于其应用，计算系统1000可以包括一个或多个其它组件，这些组件可以物理和电气地耦合到母板1002，也可以不存在这样的耦合。这些其它组件可以包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如硬盘驱动、压缩盘(CD)、数字多功能盘(DVD)等等)。包括在计算系统1000中的组件中的任何组件都可以包括根据示例性实施例使用所公开的技术所形成的一个或多个集成电路结构或器件。在某些实施例中，多个功能可以被集成到一个或多个芯片中(例如，比如，注意通信芯片1006可以是处理器1004的部分，或者以其它方式集成到处理器1004中)。
通信芯片1006实现了无线通信，以便将数据传送到计算系统1000以及从计算系统1000传送数据。术语“无线”及其派生词可用于描述可通过使用经由非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示所关联的设备不包含任何线，尽管在某些实施例中它们可能不含有。通信芯片1006可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括，但不限于，Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物，以及被命名为3G、4G、5G及更高的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片1006可以专用于较长距离无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它)。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在某些实施例中，处理器的集成电路管芯包括被实现为具有使用如本文中先前描述的所公开的技术所形成的一个或多个集成电路结构或器件的板上电路。术语“处理器”可以指代例如对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片1006可以包括封装在通信芯片1006内的集成电路管芯。根据某些这种示例性实施例，通信芯片的集成电路管芯包括使用如本文中所描述的所公开的技术所形成的一个或多个集成电路结构或器件。如根据本公开内容将意识到的，注意到，多标准无线能力可以被直接集成到处理器1004中(例如，其中，任何芯片1006的功能都被集成到处理器1004中，而不是具有单独的通信芯片)。此外，注意到，处理器1004可以是具有这种无线能力的芯片组。简言之，可以使用任意数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组都可以具有集成在其中的多个功能。
在各种实施方式中，计算设备1000可以是膝上计算机、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机、或处理数据或采用如本文中各种描述的使用所公开的技术所形成的一个或多个集成电路结构或器件的任何其它电子设备。
另外的示例实施例
以下示例涉及另外的实施例，根据这些实施例，许多变换和构件将是显而易见的。
示例1是集成电路，包括：衬底；形成在衬底的部分上方的氧化物结构；以及形成在氧化物结构上并嵌入在氧化物结构的上部表面内的晶格失配的半导体结构，其中，晶格失配的半导体结构包括晶体刻面边缘。
示例2包括示例1和示例3-13中任何示例的主题，其中，半导体结构和氧化物结构共同提供平坦表面，可以在该平坦表面上填入另外的层和/或组件。
示例3包括示例1-2、示例4-6、以及示例9-13中任何示例的主题，并且还包括：形成在衬底上、并至少部分地覆盖氧化物结构的一个或多个侧壁的半导体材料层。
示例4包括示例3的主题，其中，半导体层包括硅锗(SiGe)。
示例5包括示例3的主题，其中，半导体层具有在大约50-200nm的范围内的厚度。
示例6包括示例3的主题，其中，半导体结构、氧化物结构、以及半导体层共同提供平坦表面，可以在该平坦表面上填入另外的层和/或组件。
示例7包括示例1-2和示例8-13中任何示例的主题，其中，衬底至少部分地覆盖氧化物结构的一个或多个侧壁。
示例8包括示例7的主题，其中，半导体结构、氧化物结构、以及衬底共同提供平坦表面，可以在该平坦表面上填入另外的层和/或组件。
示例9包括示例1-8和示例10-13中任何示例的主题，其中，半导体结构具有在大约100-250nm的范围内的厚度，并且其中，氧化物结构具有在大约50-200nm的范围内的高度。
示例10包括示例1-9和示例11-13中任何示例的主题，其中，半导体结构是完全无位错缺陷的。
示例11包括示例1-10和示例12-13中任何示例的主题，其中，衬底包括以下各材料中的至少一种：硅(Si)、锗(Ge)、蓝宝石(Al2O3)、和/或电介质材料。
示例12包括示例1-11和示例13中任何示例的主题，其中，半导体结构包括以下各材料中的至少一种：锗(Ge)、砷化镓(GaAs)、砷化铟镓(InGaAs)、氮化镓(GaN)、和/或磷化铟(InP)。
示例13包括示例1-12中任何示例的主题，其中，氧化物结构包括以下各材料中的至少一种：二氧化硅(SiO2)和/或氧化铝(Al2O3)。
示例14是用于形成集成电路的方法，该方法包括：在第一衬底上方形成第一半导体层，其中，第一半导体层与第一衬底是晶格失配的；以及将第一半导体层的一部分从第一衬底转移到第二衬底，其中，第一半导体层的经转移的部分包括晶体刻面边缘。
示例15包括示例14和示例16-22中任何示例的主题，其中，第一半导体层的经转移的部分包括一个或多个岛状的半导体结构，该岛状的半导体结构嵌入在形成于第二衬底的部分上方的对应量的氧化物结构内。
示例16包括示例15的主题，其中，岛状半导体结构的至少其中之一及其对应的氧化物结构共同提供平坦表面，可以在该平坦表面上填入另外的层和/或组件。
示例17包括示例14-16以及示例18-22中任何示例的主题，其中，在第一衬底上方形成第一半导体层包括：使用异质外延工艺，在被图案化到电介质层中的一个或多个开口内的第一衬底上生长第一半导体层，该电介质层形成于第一衬底上方；以及使用外延横向过生长(ELO)工艺，在电介质层的上部表面的至少部分上方进一步生长第一半导体层。
示例18包括示例17的主题，其中，被图案化到电介质层中的一个或多个开口具有高度-宽度高宽比，该高度-宽度高宽比提供对源自第一衬底与晶格失配的第一半导体层的界面的位错缺陷的高宽比捕获(ART)。
示例19包括示例14-18和示例20-22中任何示例的主题，其中，将第一半导体层的部分从第一衬底转移到第二衬底包括：执行基于氢(H)的层剥离。
示例20包括示例14-19和示例22中任何示例的主题，并且还包括：使用异质外延工艺，在第二衬底上形成第二半导体层。
示例21包括示例14-19和示例22中任何示例的主题，并且还包括：使用同质外延工艺，进一步形成第二衬底。
示例22是使用包括示例14-21中任何示例的主题的方法所形成的集成电路。
示例23是用于形成集成电路的方法，该方法包括：在第一衬底上方形成电介质层，并且将一个或多个开口图案化在电介质层中；在第一衬底和经图案化的电介质层上方形成第一半导体层，其中，第一半导体层与第一衬底是晶格失配的；使第一半导体层平坦化；在由经平坦化的第一半导体层和经图案化的电介质层所提供的形貌上方形成第一氧化物层；将第一氧化物层与在第二衬底上方所形成的第二氧化物层进行键合；将得到的经键合的氧化物层和经平坦化的第一半导体层的每个中的至少部分转移到第二衬底；使经键合的氧化物层和第一半导体层两者的经转移的部分平坦化；以及对得到的经平坦化的且经键合的氧化物层进行蚀刻，以暴露出下层的第二衬底的上部表面。
示例24包括示例23和示例25-42中任何示例的主题，其中，电介质层包括氮化硅(Si3N4)、二氧化硅(SiO2)、和/或氧化铝(Al2O3)中的至少一个。
示例25包括示例23-24和示例26-42中任何示例的主题，其中，电介质层具有在大约100-500nm的范围内的厚度。
示例26包括示例23-25和示例27-42中任何示例的主题，其中，被图案化到电介质层中的一个或多个开口具有高度-宽度高宽比，该高度-宽度高宽比提供对源自第一衬底与晶格失配的第一半导体层的界面的位错缺陷的高宽比捕获(ART)。
示例27包括示例23-26和示例28-42中任何示例的主题，其中，被图案化到电介质层中的一个或多个开口具有在大约2:1至5:1的范围内的高度-宽度高宽比。
示例28包括示例23-27和示例29-42中任何示例的主题，其中，第一衬底包括以下各材料中的至少一种：硅(Si)和/或硅锗(SiGe)。
示例29包括示例23-28和示例30-42中任何示例的主题，其中，第一半导体层包括以下各材料中的至少一种：锗(Ge)、砷化镓(GaAs)、砷化铟镓(InGaAs)、氮化镓(GaN)、和/或磷化铟(InP)。
示例30包括示例23-29和示例31-42中任何示例的主题，其中，在第一衬底和经图案化的电介质层上方形成第一半导体层包括：使用异质外延工艺，在被图案化到电介质层中的一个或多个开口内的第一衬底上生长第一半导体层；以及使用外延横向过生长(ELO)工艺，在经图案化的电介质层的上部表面的至少部分上方进一步生长第一半导体层。
示例31包括示例23-30和示例32-42中任何示例的主题，其中，在平坦化之后，第一半导体层的经转移的部分具有在大约100-250nm的范围内的厚度。
示例32包括示例23-31和示例33-42中任何示例的主题，其中，第一氧化物层和/或第二氧化物层中的至少一个包括以下各材料中的至少一种：二氧化硅(SiO2)和/或氧化铝(Al2O3)。
示例33包括示例23-32和示例34-42中任何示例的主题，其中，将第一氧化物层与第二氧化物层进行键合包括：在大约350-400℃的范围内的温度下对集成电路进行热处理。
示例34包括示例23-33和示例35-42中任何示例的主题，其中，将经键合的氧化物层和经平坦化的第一半导体层的每个中的至少部分转移到第二衬底包括：在经平坦化的第一半导体层内注入氢(H+)离子；以及在大约350-400℃的范围内的温度下执行基于氢的层剥离。
示例35包括示例34的主题，其中，使用在大约5×1016H+离子/cm2到3×1017H+离子/cm2的范围内的注入剂量来执行注入H+离子。
示例36包括示例34的主题，其中，使用在大约30-100keV的范围内的注入能量来执行注入H+离子。
示例37包括示例23-36、示例38、以及示例40-42中任何示例的主题，并且还包括：在第二衬底上异质外延地生长第二半导体层。
示例38包括示例37的主题，其中，第二半导体层包括硅锗(SiGe)。
示例39包括示例23-36和示例40-42中任何示例的主题，并且还包括：同质外延地生长第二衬底。
示例49包括示例23-39和示例41-42中任何示例的主题，其中，第二衬底包括以下各项中的至少一项：硅(Si)、锗(Ge)、蓝宝石(Al2O3)、和/或电介质材料。
示例41是使用包括示例23-40中任何示例的主题的方法所形成的p-型金属-氧化物-半导体(PMOS)器件。
示例42是使用包括示例23-40中任何示例的主题的方法所形成的n-型金属-氧化物-半导体(NMOS)器件。
出于例示和描述的目的，已经呈现了对示例性实施例的前述描述。其并非旨在是详尽的或者将本公开内容限制为所公开的精确形式。根据本公开内容，许多修改和变型是可能的。旨在本公开内容的范围并非由该具体实施方式来限定，而是由所附权利要求来限定。请求本申请的优先权的将来提交的申请可以以不同的方式请求保护所公开的主题，并且通常可以包括如本文中不同地公开的或以其它方式论述的一个或多个限制的任何集合。

Claims (25)

1.一种集成电路，包括：
衬底；
氧化物结构，所述氧化物结构形成在所述衬底的部分上方；以及
晶格失配的半导体结构，所述晶格失配的半导体结构形成在所述氧化物结构上并且嵌入在所述氧化物结构的上部表面内，其中，所述晶格失配的半导体结构包括晶体刻面边缘。
2.根据权利要求1所述的集成电路，其中，所述半导体结构和所述氧化物结构共同提供能够在其上填入另外的层和/或组件的平坦表面。
3.根据权利要求1所述的集成电路，还包括：半导体材料层，所述半导体材料层形成在所述衬底上，并且至少部分地覆盖所述氧化物结构的一个或多个侧壁。
4.根据权利要求3所述的集成电路，其中，所述半导体结构、所述氧化物结构、以及所述半导体层共同提供能够在其上填入另外的层和/或组件的平坦表面。
5.根据权利要求1所述的集成电路，其中，所述衬底至少部分地覆盖所述氧化物结构的一个或多个侧壁。
6.根据权利要求5所述的集成电路，其中，所述半导体结构、所述氧化物结构、以及所述衬底共同提供能够在其上填入另外的层和/或组件的平坦表面。
7.根据权利要求1-6中任意一项所述的集成电路，其中，所述半导体结构是完全无位错缺陷的。
8.根据权利要求1-6中任意一项所述的集成电路，其中，所述衬底包括以下材料中的至少一种：硅(Si)、锗(Ge)、蓝宝石(Al2O3)、和/或电介质材料。
9.根据权利要求1-6中任意一项所述的集成电路，其中，所述半导体结构包括以下材料中的至少一种：锗(Ge)、砷化镓(GaAs)、砷化铟镓(InGaAs)、氮化镓(GaN)、和/或磷化铟(InP)。
10.根据权利要求1-6中任意一项所述的集成电路，其中，所述氧化物结构包括以下材料中的至少一种：二氧化硅(SiO2)和/或氧化铝(Al2O3)。
11.一种用于形成集成电路的方法，所述方法包括：
在第一衬底上方形成第一半导体层，其中，所述第一半导体层与所述第一衬底是晶格失配的；以及
将所述第一半导体层的部分从所述第一衬底转移到第二衬底，其中，所述第一半导体层的经转移的部分包括晶体刻面边缘。
12.根据权利要求11所述的方法，其中，在所述第一衬底上方形成所述第一半导体层包括：
使用异质外延工艺在一个或多个开口内的所述第一衬底上生长所述第一半导体层，所述一个或多个开口被图案化到形成于所述第一衬底上方的电介质层中；以及
使用外延横向过生长(ELO)工艺在所述电介质层的上部表面的至少部分上方进一步生长所述第一半导体层。
13.根据权利要求12所述的方法，其中，被图案化到所述电介质层中的所述一个或多个开口具有一高度-宽度高宽比，所述高度-宽度高宽比提供对源自所述第一衬底与所述晶格失配的第一半导体层的界面的位错缺陷的高宽比捕获(ART)。
14.根据权利要求11所述的方法，还包括：
使用异质外延工艺在所述第二衬底上形成第二半导体层。
15.根据权利要求11所述的方法，还包括：
使用同质外延工艺进一步形成所述第二衬底。
16.一种用于形成集成电路的方法，所述方法包括：
在第一衬底上方形成电介质层，并且将一个或多个开口图案化到所述电介质层中；
在所述第一衬底和经图案化的电介质层上方形成第一半导体层，其中，所述第一半导体层与所述第一衬底是晶格失配的；
使所述第一半导体层平坦化；
在由经平坦化的第一半导体层和经图案化的电介质层所提供的形貌上方形成第一氧化物层；
将所述第一氧化物层与在第二衬底上方所形成的第二氧化物层进行键合；
将得到的经键合的氧化物层和经平坦化的第一半导体层的每个中的至少部分转移到所述第二衬底；
使经键合的氧化物层和第一半导体层两者的经转移的部分平坦化；以及
对得到的经平坦化的且经键合的氧化物层进行蚀刻，以暴露出下层的第二衬底的上部表面。
17.根据权利要求16所述的方法，其中，被图案化到所述电介质层中的所述一个或多个开口具有在大约2:1至5:1的范围内的高度-宽度高宽比。
18.根据权利要求16所述的方法，其中，在所述第一衬底和经图案化的电介质层上方形成所述第一半导体层包括：
使用异质外延工艺在被图案化到所述电介质层中的所述一个或多个开口内的所述第一衬底上生长所述第一半导体层；以及
使用外延横向过生长(ELO)工艺在所述经图案化的电介质层的上部表面的至少部分上方进一步生长所述第一半导体层。
19.根据权利要求16所述的方法，其中，将所述经键合的氧化物层和所述经平坦化的第一半导体层的每个中的至少部分转移到所述第二衬底包括：
在所述经平坦化的第一半导体层内注入氢(H+)离子；以及
在大约350-400℃的范围内的温度下执行基于氢的层剥离。
20.根据权利要求19所述的方法，其中，使用在大约5×1016H+离子/cm2到3×1017H+离子/cm2的范围内的注入剂量来执行注入所述H+离子。
21.根据权利要求19所述的方法，其中，使用在大约30-100keV的范围内的注入能量来执行注入所述H+离子。
22.根据权利要求16所述的方法，还包括：
在所述第二衬底上异质外延地生长第二半导体层。
23.根据权利要求16所述的方法，还包括：
同质外延地生长所述第二衬底。
24.一种p-型金属-氧化物-半导体(PMOS)器件，所述PMOS器件是使用权利要求16-23中任意一项所述的方法来形成的。
25.一种n-型金属-氧化物-半导体(NMOS)器件，所述NMOS器件是使用权利要求16-23中任意一项所述的方法来形成的。
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