CN1078384C - 制造半导体器件的方法 - Google Patents

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Abstract

提供具有可与单晶硅片性能相比似的特性的薄膜晶体管(TFT)。由硅氧化物制成的缓冲膜被形成在第一非晶硅膜上。将含有诸如镍之类的金属元素(用以促进硅结晶)的乙酸镍溶液涂敷到第一非晶硅膜。对该叠层进行热处理以形成硅化镍层。然后对硅化镍层绘制图样。形成第二非晶硅膜并对其热处理以生长晶体。这样便形成可视为单晶体的单域区。由这些单域区形成TFT的有源层。

Description

制造半导体器件的方法
本发明涉及使用结晶薄膜半导体制造半导体器件的方法，并更具体地涉及制造薄膜晶体管(TFTs)的方法。
近年来，使用形成在玻璃或石英制成的衬底上的薄膜半导体晶体管(称作TFT)已引起人们的关注。尤其是在玻璃或石英衬底表面上形成厚度为几十万埃的薄膜半导体，以及用这种薄膜半导体形成的晶体管(绝缘栅场效应晶体管)。
可将这些薄膜晶体管用于有源矩阵液晶显示器是已知的。在这种有源矩阵液晶显示器中，以行和列排列着几十万或更多的象素。TFT分别作为这些象素的开关器件被排列以提供具有高信息量的高速显示。
对于用在这类有源矩阵液晶显示器中的这些TFT，用非晶硅薄膜的TFT也已进入实际使用阶段，但是，用非晶硅薄膜的TFT的问题在于它们的性能很差。例如，在那些应构成有较高显示性能的有源矩阵液晶显示器场合，使用非晶硅薄膜的TFT的特性就不能满足性能要求。
此外，现已提出一种集成的液晶显示系统。在该系统中，外部驱动电路是由类似于作为象素开关器件的TFT组成。这些TFT全部被组装在单一基片上。遗憾的是，使用非晶硅薄膜的TET不能构成外部驱动电路因为它们的操作速度低。确切地说，对于TFT使用非晶硅薄膜是难以制造一个实际的P-沟道型晶体管的。也就是说，它们的性能之差使得不能获得任何实用器件。因此，存在的根本问题是不能用其构造CMOS电路。
此外，现已提出一种将用于处理或贮存图象数据或类似数据的电路同象素区和外部驱动电路集成在同一基片上的集成电路形成技术。然而，对于用非晶硅薄膜的TFT而言，就不能构成一个能处理图象数据的集成电路，因为它们的性能太差。
由结晶硅薄膜制造较高性能TFT的另一技术是已知的。这种较高性能TFT的特性比用非晶硅薄膜的TFT的特性好得多。在这种已知技术中，形成非晶硅膜以后要进行热处理或激光辐照，以将非晶硅膜改变为结晶硅膜。这种通常通过对非晶硅膜进行结晶所得到的结晶硅膜具有多晶态或雏晶结构。
在用结晶硅膜制造TFT的场合，可获得比用非晶硅膜时所得到的性能要好得多的特性。TFT的迁移率(mobi1ity)是用于评价其特性的一个指标。用非晶硅膜的N-沟道TFT的迁移率为1至2cm2/VS或更小。用结晶硅膜的N沟道TFT的迁移率大于100cm2/VS左右。用结晶硅膜的P-沟道TFT的迁移率约大于50cm2/VS。
然而，对非晶硅膜经进行结晶得到的结晶硅膜具有多晶态结构以及由于存在晶粒边界引起的许多问题。例如，某些载流子移过晶粒边界。这就大大地限制了TFT的耐压。此外，当其在高速下操作时，往往会发生诸特性的改变或恶化。再有，移过晶粒边界的载流子增大了关断电流或漏电流。
在人们企图构成一个具有较高器件密度的集成的有源矩阵液晶显示器时，希望在一块玻璃基片上与象素区一道形成外部电路。在此情况下，为驱动以行和列排列的几十万象素晶体管，则要求置于外部电路内的TFT处理大电流。
为使TFT能处理大电流，就必须采用具有增大的沟道宽度结构。然而，若增大用结晶硅膜的TFT的沟道宽度，则由此引起的耐压使其实际上不可能使用该TFT。此外，阈值变化如此之大也使TFT不能进入实用阶段。
当试图从用结晶硅薄膜构成的TFT构成用于处理图象数据的集成电路时，由于阈值的变化和时效影响之故，已不可能获得实际的(能替代先有技术IC)的集成电路。
本发明的一个目的是提供不受晶粒边界影响的薄膜晶体管(TFT)。
本发明另一目的是提供耐高压并能处理大电流的TFT。
本发明的第三目的是提供具有既不会恶化也不会变化的特性的TFT。
本发明的第四目的是提供其特性类似于使用单晶半导体时得到的特性的TFT。
前述诸问题是通过按本发明制造半导体器件的第一至第三实施例的方法来解决的。该方法包括以下步骤：在有绝缘表面的基片上形成含有非晶硅的第一膜；
保持用于促进硅结晶的含有金属的一层与所述第一膜接触；
对所述第一膜和所述层加热处理；
在所述第一膜上形成含有非晶硅的第二膜；
根据所述第一膜使所述第二膜结晶；以及
对所述半导体器件形成至少一层有源层。
在此方法中，有绝缘表面的基片可为玻璃基片，石英基片，其上形成有绝缘膜的玻璃基片，其上形成有绝缘膜的石英基片，其上形成一绝缘膜的半导体基片，以及其上形成绝缘膜的导电基片。
“促使硅结晶的金属元件同所述第一非晶硅膜保持接触”的上述步骤的一个具体实例可为图1(A)中所示步骤，在那里，玻璃基片101上形成了由二氧化硅构成的绝缘膜102。一非晶硅膜103形成在绝缘膜102之上。含有金属元素镍的乙酸镍溶液104被涂敷到非晶硅膜103的表面用以促进硅的结晶。
图1(A)表示这样一种实例，其中用以促进硅结晶的金属元素镍通过使用一溶液保持同非晶硅膜的表面接触。另一可选方案是，通过溅射，CVD，或蒸发法可在非晶硅表面上形成一层镍或含镍层。
上述步骤“以图样划分该结晶硅膜，以形成在晶体生长期间将成为晶核的一层”的一个实例是图1(C)中所示步骤。
上述步骤“形成覆盖所述成为晶核层的第二非晶硅膜”的一个实例可为图1(D)中所示步骤。
上述步骤“从所述成为晶核的层起生长晶体以在所述第二非晶硅膜中形成基本无边界的晶粒区”的一个实例可为图1(E)和1(F)中所示步骤。
前述问题是通过按本发明制造半导体器件方法的第四至第七实施例解决的。该方法包括以下步骤：在一绝缘表面上形成包括或含有用于促进硅结晶的一种金属元素的层；以图样划分含有所述金属元素的所述层；形成覆盖所述图样层(patterned 1ayer)非晶硅膜；在所述非晶硅膜中生长晶体，以所述图样层为晶核形成基本无边界的晶粒区；以及利用其中所述晶体已长成的所述基本无边界的晶粒区形成有源层。
在本方法中，绝缘表面可为玻璃基片表面，石英基片表面，其他陶瓷基片表面，形成在这些基片任一种上的绝缘膜表面，其上形成一绝缘膜的半导体基片表面，以及其上形成绝缘膜的导体基片表面。
此外，上述绝缘表面可为具有至少一层间膜的三维集成电路的表面。
上述步骤：“在一绝缘表面上形成包括或含有用于促进硅结晶的一金属元素的层”的一个实例可为图7(B)中所示步骤，其中的该叠层，在图7(A)步骤时通过自旋涂敷(spin coating)法涂敷含有用于促进硅结晶的溶液703以后，被烘烤。这样，形成了含镍层704。含这种金属元素的这一层还可用溅射，CVD或蒸发法形成。
对包括或含有金属元素的该层绘制图样，以产生在后来的非晶硅膜结晶期间将由此生长晶体的晶核。本例示于图7(C)中，其中含镍层704(图7(B))已被图样划分形成区705和706，而区705和706将在后面进行的晶体生长步骤期间起晶核作用。
上述步骤“形成覆盖所述图样层的非晶硅膜的一个实例可为图7(D)中所示步骤，其中非晶硅膜707被如此形成以致覆盖含镍的图样区705和706。形成该非晶硅膜707的方法可为等离子辅助CVD或LPCVD法。
上述步骤“在所述非晶硅膜中利用所述图样层作为晶核生长晶体，以形成基本无边界的晶粒区”可为图7(E)中所示步骤，此步骤采用了450-600℃加热温度加上激光辐照的共同作用。结果在非晶硅膜中形成由708和709所示的所生长晶体，以致覆盖了含镍的图样区705和706。
在本发明第一实施例中，用于使硅结晶的金属元素是选自包括Fe，Co，Ni，Ru，Rh，Pd，Os，Ir，Pt，Cu和Au的组中的一或多种元素。
其内已生长了晶体的基本无边界晶粒区可称之为单域(monodomain)区。重要的是：该单域区包含着一种或更多种选自包括Fe，Co，Ni，Ru，Rh，Pd，Os，Ir，Pt，Cu，和Au那组的金属元素，用于促进硅的结晶，其含金属元素的密度为1×1014至1×1019原子cm-3。
在这一晶体生长期间，要在450至600℃温度下加热叠层是重要的。该加热温度可取尽可能的高温。在运用玻璃基片时，则加热温度必须设定在低于600℃，因为600℃是玻璃基片的最高处理温度。在加热温度低于450℃时则不能期望能有效形成单域区。
单域区没有成为晶粒边界的点缺陷和二维缺陷，但有待抑制的点缺陷。因此，单域区包含用于抑制点缺陷的0.001至5原子％的氢的或卤化氢(halogen hydrogen)。而且，这些单域区包含密度为1×1014至1×1019原子cm-3的金属元素，用以促进硅的结晶。这种密度被定义为基于由二次离子质谱仪(SIMS)所获得数据的最小值。
目前，要由SIMS测量低于1×1016原子cm-3的金属元素密度是困难的。但根据加入金属元素时包含在所用溶液中的金属元素密度来估计该金属元素密度是可能的。也就是说，不是由SIMS测量的该密度可根据金属元素在溶液中的浓度以及剩余在最终硅膜中的金属元素的密度之间的关系来估算，而后者密度则由SIMS测量。
在完成一系列制造步骤之后，若金属元素在单域区中或在变成单域区中的密度超过1×1019原子cm-3，则所得到的单域区的半导体特性受到损害。
作为这一晶体生长结果，可形成基本无晶粒边界的单域区。该单域区在电性能方面等同于单晶。该单域区使用包括由溅射或CVD法形成的薄膜半导体的起始膜(starting film)，不象众所周知的单晶硅片。更具体地说，单域区没有晶粒边界(诸如线缺陷或二维缺陷)。但有尚待抑制的点缺陷。为了这种抑制，单域区包含0.001至5原子％的氢或卤化氢。
利用该单域区，形成薄膜半导体器件的有源层。结果，可得到具有特性可与迄今用单晶硅片制造的半导体器件相比的同样的TFT和薄膜集成电路。例如，电气性能比用诸如多晶体或晶粒之类的结晶硅膜制造的传统TFT优良得多的TFT可由通过对图2(A)所示单域区303和305的使用形成TFT的有源层306和307获得。
每个有源层不必都是单域区。例如在TFT情况下，若仅仅沟道形成区是由单域区组成，即可获得种种优点。
当实现固-相外延工艺，使用为促进结晶的金属元素时，可采用两种主要方法去引进金属元素。
这两种方法之一是在非晶硅膜表面上或位于非晶硅膜上的缓冲层(buffer layer)表面上，通过溅射，电子束蒸发，或其他“物理成形”法，形成金属元素的极薄膜。在这些方法中，金属元素膜以与非晶硅膜接触的方式形成。结果，将该金属元素引入非晶硅膜。
该方法的问题是难以精确控制引入薄膜的金属元素的密度。而且，在要将膜厚度调定到诸如小于几十埃的相当小值的场合而要控制引入元素的量时，要形成一个完整的膜是困难的。在此情况下，在所需表面上形成象小岛似的金属元素膜。也就是就，形成不连续层。这个问题可通过采用分子束外延(MBE)或其他方法来解决。不过，目前情况是该问题仅仅在一个有限范围内得到解决。
在形成这种不连续层以后进行结晶步骤时，不连续层的每个岛区变成一个晶核，从而加速了结晶过程。
对如上述已形成结晶的硅膜进行仔细观察表明：残剩了极大量非晶态元素。这点可由光学显微术，电子显微术或Raman分光术来确认。而且，现已确认：金属元素部分成簇群(clustered)。人们认为：以晶核形式的金属元素按原样留在晶核区内，于是形成该簇群。
其内金属元素部分成簇的区域充当被结晶半导体区中的电子-空穴复合的中心。这些复合中心严重地恶化了性能，例如增大了TFT的漏电流。
另一种方法是使用包含用于促进硅结晶过程的金属元素的溶液。在该方法中，金属元素被包含在溶液中。用自旋涂敷或其他方法将该溶液涂敷到非晶硅膜表面或覆盖该非晶硅膜的缓冲膜表面。
该溶液视所用金属元素而定，可取某种形式。一般说来，可采用呈现溶液形式的金属化合物。可用于使用溶液的该方法的金属化合物实例如下给出。
(1)将Ni用作金属元素时，
可用至少一种选自包括溴化镍，乙酸镍，草酸镍，碳酸镍，氯化镍，碘化镍，硝酸镍，硫酸镍，甲酸镍，氧化镍，氢氧化镍，乙酸丙铜酸镍，4环己基丁酸镍和二乙基己酸镍的组中的一种作为镍化合物。
作为包含Ni的无极性(nonpolar)溶剂可用选自包括苯，甲苯-二甲苯，四氯化碳，三氯甲烷，乙醚，三氯乙烯，和氟氯烷的那组中至少一种无极性溶剂。
(2)在将Fe(铁)用作金属元素时
作为三价铁或亚铁材料，可用选自包括溴化亚铁(FeBr26H2O)，溴化铁(FeBr36H2O)，乙酸铁(Fe(C2H3O2)×H2O)，氯化亚铁(FeCl24H2O)，三氯化铁(FeCl36H2O)，氟化铁(FeF33H2O)，硝酸铁(Fe(NO3)39H2O)，磷酸亚铁(Fe3(PO4)28H2O)，和磷酸铁(FePO42H2O)的那组之一。
(3)在将Co(钴)用作金属元素时
作为钴化合物，可用选自包括溴化钴，(CoBr6H2O)乙酸钴(CO(C2H3O2)24H2O)，氯化钴(CoCl26H2O)，氟化钴(CoF2×H2O)和硝酸钴(Co(NO3)26H2O)。
(4)在用Ru(钌)作为金属元素时
作为钌的化合物，可用诸如氯化钌(Rucl3H2O)之类称为钌盐的材料。
(5)在用Rh(铑)作为金属元素时
可用作为铑的化合物，诸职氯化铑之类称为铑盐的材料。
(6)用Pd(钯)作为金属元素时
作为钯的化合物，可爱和诸如如氯化钯(Pdcl22H2O)之类称作钯盐的材料。
(7)在用Os(锇)和为金属元素时
作为锇的化合物，可用诸如氯化锇(OsCl3)之类称为锇的或osmious材料的材料。
(8)在将Ir(铱)用作金属元素时
作为铱的化合物，可用诸如三氯化铱(IrCl33H2O)或四氯化铱(IrCl4)之类称为铱盐的材料。
(9)在用Pt(铂)作为金属元素时
作为铂的化合物可用诸如氯化铂(PtCl45H2O)之类称为铂盐的材料。
(10)在用Cu(铜)作为金属元素时
作为铜的化合物，可用选自包括乙酸铜(Cu(CH3COO)2)，氯化铜(Cucl22H2O)和硝酸铜(Cu(NO3)3H2O)的那组中的一种材料。
(11)在用金作为金属元素时
作为一种三价金的化合物，可用选自包括三氯化金(AuCl3×HO2)，氯化金(AuHCl44H2O)，和四氯化钠金(AuNaCl42H2O)的那组中的材料。
这些材料都能充分地被离析成单分子并散布在溶液中。若将这溶液滴到需加金属元素的表面上时，该表面以50至500rpm的速度旋转。在此情况下，该表面被自旋涂敷有该溶液。这样，便可将溶液散布在该整个表面上。
此时，若在硅半导体表面上形成厚度为5至100的氧化硅膜以增强该硅半导体所需表面的可湿度的均匀性的话，则该液体的表面张力便足以能防止液体象在所需表面上的液滴(dot)被散开。
若对该液体添加表面活性剂，则在其上没有硅氧化膜的硅半导体上可呈现均匀的湿润(wetted)状态。可以说，采用溶液的该方法在所需表面形成一层包含金属元素的金属有机化合物膜。
用于促进硅的结晶过程的金属元素的个别原子可能会通过氧化膜扩散到半导体内。该扩散过程在无意产生晶核或晶粒的情况下进行。
该整个膜能被均匀结晶。结果避免了金属元素的簇群。而且不大可能再留下大量的非晶态元素。
还能利用另一方法。特别是将金属有机化合物均匀涂敷在所需表面上。该形成涂层的过程是在臭氧气氛下进行的，即在氧气内用紫外线辐照以形成金属氧化膜。这种金属氧化膜被用于结晶过程的开始材料。在该方法中，形成一层金属氧化膜。结果过程便从该金属氧化膜开始。字样，有机材料被氧化并可作为二氧化碳气体被驱除(drivenoff)。因此可获得更均匀的固相外延生长。
若该溶液的自旋涂敷仅以低速完成，则存在于表面上的溶液中的金属元素被供至半导体膜上。被供元素量往往超过固相外延生长所必需的量。因此，这种低速旋转之后，使叠层以1000至10,000rpm，通常为2000至5,000rpm的速度旋转。这样，过量有机金属可完全被扫出叠层表面。结果，可供给适量的金属元素。
引入金属元素的量可通过控制溶液中金属元素的浓度来加以控制。该方法是十分有用的因为能精确控制引入最后硅膜的金属元素的密度。
用溶液导入金属元素的该方法使得在半导体表面上形成均匀和连续层而不会形成源自结晶过程所用金属粒子在半导体表面或缓冲层表面上的小岛。
在结晶步骤利用加热或激光辐照，可生长均匀和密集的晶体。
在本实施例中用了一种溶液。由于用CVD法在所需表面上形成有金属化合物，特别是气态的金属有机化合物膜，故可获得同样优点。
可以说，利用溶液的该方法是一种化学形成法。而且，可以说，利用溅射或类似方法的形成法是一种物理形成法。该物理形成法可称之为使用金属(晶)核的非均匀各向异性晶体生长法。另一方面，化学形成法可称之为用均匀金属元素的均匀各向同性晶体生长法。
本发明的其他目的和特性将在下面对其的说明过程中显现出来。
图1(A)-1(F)是具有本发明实例1的单域区的硅半导体薄膜的横截面视图，说明制造该薄膜的工艺顺序；
图2(A)-2(D)是本发明实例2的横截面视图，说明制造该TFT的工艺顺序；
图3(A)-3(D)是本发明实例3的TFT的截面图，说明制造该TFT的工艺顺序；
图4是本发明实例4的液晶显示器的方块示意图；
图5(A)-5(F)是本发明实施例5的TFT的截面视图，说明制造该TFT的工艺顺序；
图6(A)-6(D)是本发明实例5的TFT的截面视图，说明制造该TFT的工艺顺序；
图7(A)-7(F)是具有本发明实例7的单域区的硅半导体薄膜的模截面视图，说明制造该薄膜的工艺顺序；以及
图8(A)-8(F)是本发明实例8的TFT的横截面视图，说明制造该TFT的工艺顺序。
实例1
本实例中，在有一绝缘衬底的基片上有选择地形成存在于一硅膜的晶核。该硅膜已经由促进硅晶体生长的金属元素作用而晶化。然后形成一非晶态硅膜。接着，用激光辐照该非晶态硅膜以导致晶体生长。这样便有选择地形成若干单域区。
图1(A)-1(F)表示本实例的工艺流程。首先，在玻璃基片101上用溅射技术形成厚度为3000作为缓冲膜102的氧化硅膜。该缓冲膜102充当克服来自玻璃基片101扩散出来的碱离子和杂质的阻挡层。缓冲膜102可由任何理想材料构成只要它能形成一绝缘膜和用作阻挡层。例如，可用氮化硅膜。
在形成缓冲膜102之后，借助等离子辅助CVD或低压CVD(LPCVD)法，形成厚度为50到500，例如为200的非晶态硅膜103。该非晶态硅膜103将用于形成后面的晶核。
然后，利用旋转器100，施加涂敷含有用于促进硅结晶过程的金属元素镍的溶液104。所加镍元素量可通过控制溶液104中镍的量来加以调节。本例中，用乙酸镍溶液作为含镍溶液104。就这样将镍导入非晶态硅膜103的整个表面。换言之，镍与非晶态硅膜103(图1(A))的整个表面相接触。
本实例中，采用溶液去导入镍。另一可选方案，可经由溅射，CVD或蒸发(汽化)工艺在非晶态硅膜103上形成含镍层即包括镍的层。
此后，将非晶态硅膜103置于450-600℃(本例中在550℃)下经4小时热处理以使非晶态硅膜103结晶，从而获得结晶硅膜105。该结晶硅膜105呈现多晶的或雏晶态(图1(B))。
然后，对结晶硅膜105绘制图样以形成成为后面步骤中的晶核的层106和107(图1(c))。
接着，通过等离子辅助CVD或LPCVD工艺形成厚度为500的非晶态硅膜108。该非晶态硅膜108将形成诸如TFT之类的半导体器件的有源层(图1(D))。
然后，用激光辐照叠层并在450至600℃下加热叠层。加热温度的上限由基片的最大处理温度来确定。在该制造步骤，分别从将在晶体生长期间充当晶核的部分106和107起生长出晶体——如由109和110所示的(图1(E))。
这样，便形成了可看作如图1(F)中所示单晶的单域区111和113。在单域区111和113之间存在未进行非晶态硅膜108结晶的非晶态区112。实例2
本实例中，利用实例1中所述形成单域区的方法，形成包括N-沟道晶体管和P-沟道晶体管的一对晶体管。本例中，一对TFT形成在玻璃基片上。也可用同样方法形成多个TFT。
首先，在玻璃基片301上形成厚度为3000的硅氧化膜作为缓冲膜302。用实例1所述方法在缓冲层上形成单域区303和305。非晶硅膜108未进行结晶的非晶区304存在于单域区303和305之间(图2(A))。
然后，对该叠层绘制图样，以去除非晶区304，从而形成两个TFT的有源层306和307。在图2(A)中，有源层306是N-沟道型TFT的有源层，而有源层307是P-沟道型TFT的有源层(图2(B))。
本例中，整个有源层306定位于单域区303范围内。同样，整个有源层307位于单域区305中。至少将沟道形成区分别形成在单域区303和305内是必须的。
接着，形成主要包括铝和含有钪厚度为6000的层并将其绘制图样以形成栅极309和310。在电解液中，用栅极309和310作为阳极进行阳极氧化过程。结果，形成厚度大约为2000氧化层311和312。氧化层311和312将在后面进行的离子植入步骤中充当掩膜。通过控制氧化层311和312的厚度可以所需长度形成偏置区(offsetregions)。
将杂质离子植入有源层306和307。在该制造步骤，先将右TFT区用抗蚀剂掩蔽，将磷离子射入并固定在左边TFT区。这样，借助自对准(self-aligned)技术，在左TFT的有源层306中形成N-沟道源区313，沟道成形区315和漏区316。与此同时，借助自对准技术形成偏置区314。然后在掩蔽左TFT的同时，将硼离子植入右TFT区。照这样，借助自对准技术，在左TFT的有源层307中形成P-沟道源区317，沟道形成区319，和漏极区319。同时，借助自对准技术形成偏置区318(图2(c))。
用激光或其他强光辐照该叠层以热处理掉由离子植入步骤期间引起的有源层的损坏。同时激活植入的杂质离子。若进行这一步骤同时以450至600℃加热叠层，则会产生种种理想结果。
然后，用等离子体辅助CVD法，形成厚度为6000的硅氧化膜320作为层间绝膜膜。在硅氧化膜320中形成接触孔。此后，对N-沟道TFT用铝形成源极321和漏极322。对P-沟道TFT用铝形成源极323和漏极324。在氢气气氛下对叠层进行350℃热处理，从而完成N-沟道TFT和P-沟道TFT(图2(P))。
用可看作单晶体的TFT的有源层，即，用单域区构成本实例中所述的TFT。因此，它们的阈值不变。而且不大可能因时效效应改变它们的特性。此外，本实例中所述TFT是能高速操作因此可制造各种薄膜集成电路。实例3
本实例涉及以有源矩阵液晶显示器的象素排列的TFT结构。图3(A)-3(D)示出制造本例所述TFT的工艺程序。首先，用实例1所述方法在玻璃基片301上形成缓冲膜302，在缓冲膜302上形成具有单域区303的硅膜(图3(A))。
对单域区303绘制图样，以形成N-沟道TFT的有源层306(图3(B))。
然后，用等离子体辅助CVD法形成厚1000的将成为绝缘栅膜的硅氧化膜308。用电子束蒸发法形成6000厚的主要包括铝和含钪膜。对该膜绘制图样以形成栅极309。在电解液溶液中用该栅极309作为阳极，进行阳极氧化处理。这样，围绕每个栅极309形成氧化层311。该氧化层311在后面进行的离子植入步骤中将充当掩膜并用于形成偏置区。该氧化层311的厚度在2000左右。
此后，植入掺杂离子。本例中，借助离子掺杂技术植入磷离子以将磷离子导入区313和316。在此步骤，用自-对准技术形成源极区313和漏极区316。与此同时，借助自-对准技术形成沟道形成区315和偏置区314(图3(C))。
通过激光或其他强光辐照对该对叠层进行热处理。形成厚6000的硅氧化膜320作为层间绝缘膜。然后，形成成为象素电极的ITO电极400。在硅氧化膜320中形成接触孔。由铝形成源极321和漏极322。使漏极322同象素电极：ITO电极400接触(图3(D))。
本例所述TFT的有源层是用基本没有晶粒边界的单域区构成的。因此，通常因存在晶粒边界而引起的关断(0FF)电流可大为减小。因此可将这些TFT最佳地用作一个有源矩阵液晶显示器的象素电极。实例4
利用本发明构成一种更复杂的有源矩阵液晶显示器的一个例子示于图4中。当前，通过将半导体芯片(IC)安装在两个液晶显示器板之一上，由于下述理由，获得小型化，较轻重量和减小了的厚度。一种液晶材料被夹持在两板之间。半导体芯片通常安装在计算机主板上。要构成具有可同形成在有绝缘表面的玻璃板上的TFT构成的已知IC芯片性能相比的特点的积成电路是不可能的。
然而，在采用利用基本无晶粒边界效应的单域区的TET时，由于其良好性能和高度稳定性，可以构成可同先有技术IC芯片相比的集成电路。
参见图4，板15是液晶显示器的两板之一。由板15上的TFT构成一有源矩阵电路，用于驱动有源矩阵电路的X解码/驱动器和Y/解码器/驱动器，和一个XY分支电路。在有源矩阵电路中形成许多象素。每个象素包括TFT(薄膜晶体管)11，象素电极12和辅助电容13。
为驱动有源矩阵电路，有必要在外部电路中设置输出阻抗低的缓冲电路。在图4结构中，该缓冲电路是由具有按本发明产生的单域区所构成的有源层的TFT构成。这样，大电流可通过缓冲电路。而且该缓冲电路耐高电压。
在板15上形成利用按本发明形成的TFT的薄膜集成电路。在不能由该薄膜集成电路构成的那部分中安装众所周知的IC芯片。当然，每个集成电路能包括用在板15表面上形成的薄膜半导体制造的薄膜集成电路。各种IC芯片和半导体芯片均可通过用导体绘制的图样，连接导线，COG(玻璃上的芯片)，或其他装置，连接到板15上的电路系统。
还参照图4，还设置有输入端口，CPU，校正存储器和主存储器。输入端口是读来自外部所加信号并将该信号变换成适用于成象信号的电路校正存储器是在有源矩阵板中的一个内部存储器，并根据有源矩阵板或盘(p1ate)的特性起校正输入信号的作用。该校正存储器是一个非易失性存储器用以保存有关每个不同象素的每一不同信息和用于校正每一不同信息。更确切地说，若光电器件象素中任一个有“点”缺陷时，该校正存储器便给CPU发送一信号，该信号按围绕该缺陷所在位置的诸象素被校正。CPU按该校正信号如此控制XY分支电路，致使该象素中的缺陷变得不明显。若有缺陷象素暗于周围象素，则响应来自校正存储器的校正信号将一较大信号加到缺陷象素。结果，使缺陷象素的亮度等于周围象素。有关象素缺陷的信息在板与板之间是不同的，因此存储在校正存储器中的信息不同于各个板中的信息。
CPU和主存储器在功能上类似于普通计算机的相应部分。主存储器包括充当图象存储器的RAM。其内贮存有关每个象素的信息。这些CPU和主存储器是CMOS芯片。
这样在液晶显示板上形成CPU和主存储器。这单块板便形成类似于简单个人计算机的一个电子仪器。这在使液晶显示器小型化和扩散其应用方面是极其有用的。若集成电路由用薄膜半导体在一块板上形成的整个或部分薄膜集成电路组成的话，则更有效地减小了该液晶显示器的尺寸。这在扩散应用方面也是有效的。
用单域区构成的TFT可构成一种能与形成在单晶硅片上的集成电路相比的集成电路。因此，可将该新颖TFT用于如本例中所述的系统化的液晶显示器的所需电路中。具体地说，若将用能视为单晶体的单域区制成的TFT开发用于模拟缓冲电路和其他所需电路，则可获得种种极大的优点。实例5
本例中，当形成单域区时，如此形成TFT的有源层的避免将变成晶核的硅化镍区。于是产生较少受镍元素影响的TFT。
图5(A)-5(F)和6(A)-6(D)示出用于制造本实例的TFT的工序。首先，在玻璃基片101上形成缓冲膜102。用等离子体辅助CVD或LPCVD在缓冲膜102上形成200厚的非晶态硅膜。用实例1所述方法将乙酸镍溶液104施加到非晶态膜(图5(A))。
然后，在400C下对叠层进行1小时热处理从而形成硅化镍层105(图5(B))。
对硅化镍层105绘制图样，以便有选择地留下将成为晶核的硅化镍层107(图5(C))。
然后，用等离子体辅助CVD或LPCVD法形成厚500的非晶态硅膜108(图5(D))。
此后用激光辐照同时以550℃温度加热该叠层以引起如由110所表示的晶体生长(图5(E))。这样，形成单域区113(图5(F))。对该区绘制图样以形成有源层601，而避开其中形成硅化镍层107(图6(A))的那个区。
在此情况下，除去位于紧靠硅化镍作用下(under)并大量掺有镍的那个区。因此可降低有源层中的镍的密度。
然后，用等离子体-辅助CVD法，形成厚度为1000将成为绝缘栅膜的硅氧化膜603。用电子束蒸发法，形成厚6000主要包括铝和含钪的膜。对该膜绘制图样以形成栅极604。
在电解质溶液中，用该栅极309作为阳极，进行阳极氧化处理。这样，围绕每个栅极604形成氧化层311。该氧化层605将在后面进行的离子植入步骤中充当掩膜并用于形成偏置区。该氧化层311的厚度大约为2000(图6(B))。
此后，植入杂质离子。本例中是通过离子掺杂技术，植入磷离子以将磷离子导入区606和609的。在此步骤，用自-对准技术形成源区606和漏区609的。与此同时，借助自对准技术形成沟道形成区608和偏置区607(图6(C))。
用激光或其他强光辐照该叠层。形成作为层间绝缘膜，厚6000的硅氧化膜603。在该硅氧化膜603中形成接触孔。由铝形成源极611和漏极612。
在本例所述TFT中，每个有源层是如此形成的以避开其内引入用以促进硅结晶的金属元素的那个区。因此，该TFT的操作几乎受金属元素的影响。特别是该有源层如此被形成以防止该区中在晶体生长期间形成用于促进晶核结晶过程的金属的硅化层。因而，在该有源层中不存在重掺杂金属元素的区域。实例6
本实例中，非晶态硅膜受到等离子体处理以促进非晶态硅膜的除氢作用。这加速了对非晶态硅膜的结晶过程。
在图1(D)的步骤，是用氢的等离子体处理非晶态硅膜108。该等离子体是通过在减压下以电子回旋共振(ECR)为条件下获得的。然后将非晶态硅膜暴露于氢的等离子体下。
在氢的等离子体处理期间，重要的是要在结晶温度以下加热非晶态硅膜。非晶态硅膜的结晶温度取决于形成该膜的方法和形成该膜的条件而不同。通常，适当的温度范围是从600℃到650℃。温度的低限大约为400℃。因此，加热温度范围最好为400至600℃。
用玻璃基片的应变点作为对确定该加热温度上限时的一种量度是有利的。具体地说，将玻璃基片的应变点用作该温度的上限。该加热是在可达到该最高温度下完成的。若利用该方法，则玻璃基片的变形和皱缩的影响受到抑制从而可得到理想效果。
当执行氢的等离子体处理时，使非晶态硅膜内部氢同等离子体内的氢离子以化学键结合(在分子内)，于是产生氢气。结果促进了氢从该膜的逸出。同样加速了硅原子的结合。因此，能增强原子阵列的井然有序。这可称其为类(quasi-)结晶态。要使该膜结晶是极其容易的。
在等离子处理之后，通过加热或激光辐照将能量传送至非晶态硅膜。这样，可使该非晶态硅膜结晶化。由于通过激光处理已使非晶态硅膜高度可结晶，故可以极高的可再生性(reproducibility)进行结晶。此外，可使结晶度(crystallinity)极高。实例7
在本实例中，一层含有或包括用于促进硅晶体生长的金属元素被选择地形成在具有绝缘表面的衬底上。然后，形成非晶态硅膜，接着用激光辐照以生长晶体。这样，有选择地形成若干单域区。
图7(A)-7(F)示出本实例的工序。首先用溅射技术在玻璃基片701上形成厚3000A的硅氧化膜作为缓冲膜702。该缓冲膜702充当克服从玻璃基片701扩散出来的碱离子和杂质的阻挡层。缓冲膜702可由任何所需材料制成只要它形成绝缘膜并用作阻挡层。例如，可用氮化硅膜。
然后，用旋转器700涂敷含有用于促进硅结晶的金属元素镍的溶液703。也就是说，缓冲膜702被自旋-涂敷以该溶液。所添加镍元素的量可通过控制溶液703中镍的含量来调节。本实例中，将乙酸镍溶液用作含镍溶液703。照这样，将镍引入缓冲膜702的整个表面。换言之，镍处于与缓冲膜702的整个表面相接触(图7(A))。
本实例中，运用该溶液去引入镍。另一方面可用溅射，CVD，或蒸发法可在缓冲膜702的表面上形成包括或含有镍的涂层。
然后，在100至400℃温度下(本例为300℃)烘烤该叠层，以在缓冲膜702表面上形成包括或含有镍的层704。要观测作为薄膜的该层704是困难的。不过，我们考虑到镍被散布或扩散在缓冲膜702的表面内(图7(B))。
接着，对包括或含镍层704进行光刻(paho to-1ithographi-cally)，以形成将在晶体生长期间成为晶核的区705和706(图7(C))。
然后，用等离子体辅助CVD或LPCVD法形成厚500的非晶态硅膜707(图7(D))。
在得到图7(D)所示状态之后，用激光辐照该叠层并将其以450至600℃温度加热。该温度的上限由衬底的最大处理温度确定。在这一制造步骤，晶体是从将充当晶体生长期间的晶核的部分705和706起生长，如由标号708和709所示(图7(E))。
照这样便得到可视为单晶体的单域区710和712，如图7(F)所示，在图7(F)中，由标号711表示的区域被留下作为非晶态区。实例8
在本实例中，当形成单域区时，如此形成TFT的有源层，以避开将成为晶核的硅化镍区。这样，便提供了几乎不受镍元素影响的TFT。
图8(A)-8(F)示出用于制造本例中所述TFT的工序。首先，在玻璃基片701上形成缓冲膜702，用例1所述方法通过旋转器700将含镍溶液703(乙酸镍溶液)涂敷到缓冲膜702(图8(A))。
然后，对该叠层进行1小时400℃下的热处理以形成含镍层704(图8(B))。对该叠层绘制图样以选择地留下将成为晶核的硅化镍层706(图8(C))。此后，用等离子体辅助CVD或LPCVD法形成厚500A的非晶硅膜707(图8(D))。
然后，用激光辐照叠层同时以550℃温度加热叠层，以生长如709所示晶体(图8(E))。照这样形成单域区710(图8(F))。对该区绘制图样以形成有源层601同时避开(avoiding)形成硅化镍层706的那个区，如图6(A)所示。在此情况下，位于紧接硅化镍(下面)并重掺有镍的区被移去(removed)。结果，可降低有源层中的镍密度。
在本例所述TFT中，每个有源层是如此形成的以避开其内引入用于促进硅结晶的金属元素的那个区。因此，该TFT的操作几乎不受金属元素的影响。特别是，有源层如此形成以围绕在晶体生长期间在其内形成用于促进晶核结晶过程的金属硅化物层的那个区。因此，在该有源层中不存在重掺杂该金属元素的区域。
更确切地说，可获得能在高速下稳定工作的TFT。这类TFT的阈值不会变。而且，它们的特性不大可能受时效影响而发生变化，此外，它们的关断电流小。此外，它们能处理大电流。
在按本发明制造半导体器件方法的第一至第三实施例中，在有绝缘衬底的基片上形成的非晶态硅膜是在促进硅结晶的金属元素作用下被结晶的。该结晶后的硅膜被绘制图象以形成在后面进行的晶体生长步骤时充当晶核的区域。该晶核被覆盖以非晶态硅膜。从该晶核起生长晶体。因此，形成单域区是可能的。
在按本发明制造半导体器件方法的第四至第七实施例中，包括或含有用于促进硅结晶的金属元素层被有选择地形成在其上将形成非晶态硅膜的绝缘表面的表面上。然后形成该非晶态硅膜。此后，用激光辐照叠层同时加热该叠层。结果可形成基本无晶粒边界的单域区。
因此，可用上述单域区制造具有可与用单晶硅的晶体管性能相比的特性的TFT。具体地说，它们能稳定高速地工作。它们的阈值不变。而且它们的特性不大可能受时效影响而发生变化。此外它们的关断电流小。还有它们能处理大的导通电流。

Claims (15)

1.一种制造半导体器件的方法，包括以下步骤：
在有绝缘表面的基片上形成含有非晶硅的第一膜；
保持用于促进硅结晶的含有金属的一层与所述第一膜接触；
对所述第一膜和所述层加热处理；
在所述第一膜上形成含有非晶硅的第二膜；
根据所述第一膜使所述第二膜结晶；以及
对所述半导体器件形成至少一层有源层。
2.如权利要求1所述制造半导体器件的方法，其特征在于：所述金属元素是从包括Fe，Co，Ni，Ru，Rh，Pd，Os，Ir，Pt，Cu和Au的组中选择的。
3.如权利要求1所述制造半导体器件的方法，其特征在于：所述金属元素是从包括Fe，Co，Ni，Ru，Rh，Pd，Os，Ir，Pt，Cu和Au的组中选择的，而且，在所述至少一层有源层中的所述金属的密度为1×1014至1×1019原子cm-3。
4.如权利要求1所述制造半导体器件的方法，其特征在于：所述至少一层有源层包含0.001至5原子％的氢或卤族元素。
5.如权利要求1所述制造半导体器件的方法，其特征在于：所述有源层基本是单晶，其中没有晶粒边界并含有氢，以便抑制其中的点缺陷。
6.如权利要求5所述制造半导体器件的方法，其特征在于：所述晶粒边界是线缺陷或二维缺陷。
7.如权利要求1所述制造半导体器件的方法，其特征在于：所述半导体器件是有源矩阵液晶显示器。
8.如权利要求1所述制造半导体器件的方法，其特征在于还包括向所述有源层部分添加杂质以便形成一个源区和一个漏区的步骤。
9.如权利要求1所述制造半导体器件的方法，其特征在于：用光辐照进行所述结晶。
10.如权利要求9所述制造半导体器件的方法，其特征在于：所述光辐照是激光辐照。
11.如权利要求1所述制造半导体器件的方法，其特征在于：用光辐照进行所述结晶，同时加热所述第二膜。
12.如权利要求11所述制造半导体器件的方法，其特征在于：所述光辐照是激光辐照。
13.如权利要求1所述制造半导体器件的方法，其特征在于还包括对所述第一膜进行图样划分成至少一个晶核的步骤。
14.如权利要求1所述制造半导体器件的方法，其特征在于：通过对所述第二膜进行图样划分形成所述至少一层有源层。
15.如权利要求1所述制造半导体器件的方法，其特征在于：所述半导体器件包括一个有源矩阵电路，至少一个用于驱动所述有源矩阵电路的驱动器，和所述基片上的一个CPU。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3442500B2 (ja) * 1994-08-31 2003-09-02 株式会社半導体エネルギー研究所 半導体回路の作製方法
US6242289B1 (en) * 1995-09-08 2001-06-05 Semiconductor Energy Laboratories Co., Ltd. Method for producing semiconductor device
JP3138169B2 (ja) * 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
JP3675886B2 (ja) 1995-03-17 2005-07-27 株式会社半導体エネルギー研究所 薄膜半導体デバイスの作製方法
JP3729955B2 (ja) * 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) * 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
JP3598197B2 (ja) * 1997-03-19 2004-12-08 株式会社ルネサステクノロジ 半導体装置
US6271131B1 (en) 1998-08-26 2001-08-07 Micron Technology, Inc. Methods for forming rhodium-containing layers such as platinum-rhodium barrier layers
US6284655B1 (en) 1998-09-03 2001-09-04 Micron Technology, Inc. Method for producing low carbon/oxygen conductive layers
US6239028B1 (en) * 1998-09-03 2001-05-29 Micron Technology, Inc. Methods for forming iridium-containing films on substrates
US6323081B1 (en) 1998-09-03 2001-11-27 Micron Technology, Inc. Diffusion barrier layers and methods of forming same
US6329286B1 (en) 1999-04-27 2001-12-11 Micron Technology, Inc. Methods for forming conformal iridium layers on substrates
US6660631B1 (en) * 2000-08-31 2003-12-09 Micron Technology, Inc. Devices containing platinum-iridium films and methods of preparing such films and devices
JP3937892B2 (ja) * 2002-04-01 2007-06-27 日本電気株式会社 薄膜形成方法および半導体装置の製造方法
TWI235496B (en) * 2003-07-04 2005-07-01 Toppoly Optoelectronics Corp Crystallization method of polysilicon layer
CN100337304C (zh) * 2003-08-22 2007-09-12 友达光电股份有限公司 形成多晶硅层的方法
ES2351521T3 (es) 2004-04-22 2011-02-07 Crosstrees Medical, Inc. Dispositivo extraíble con relleno para insertar un medicamento en un tejido animal.
US7566602B2 (en) * 2004-06-12 2009-07-28 Samsung Electronics Co., Ltd. Methods of forming single crystalline layers and methods of manufacturing semiconductor devices having such layers
KR100578787B1 (ko) * 2004-06-12 2006-05-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7247529B2 (en) * 2004-08-30 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
KR100599043B1 (ko) * 2005-03-18 2006-07-12 삼성전자주식회사 반도체 장치의 제조 방법
CN101312696B (zh) 2005-11-23 2010-12-22 十字桅杆药品公司 治疗椎体骨折或塌陷的装置
US7700461B2 (en) * 2006-03-17 2010-04-20 Samsung Electronics Co., Ltd. Methods of laterally forming single crystalline thin film regions from seed layers
KR101329352B1 (ko) * 2007-10-17 2013-11-13 삼성전자주식회사 반도체 장치의 제조방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates
US5290712A (en) * 1989-03-31 1994-03-01 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5958821A (ja) * 1982-09-29 1984-04-04 Agency Of Ind Science & Technol 半導体単結晶膜の製造方法
JPS59148322A (ja) * 1983-02-14 1984-08-25 Seiko Instr & Electronics Ltd 半導体装置の製造方法
JPS6281017A (ja) * 1985-10-04 1987-04-14 Agency Of Ind Science & Technol 半導体単結晶層の製造方法
US4992839A (en) * 1987-03-23 1991-02-12 Canon Kabushiki Kaisha Field effect thin film transistor having a semiconductor layer formed from a polycrystal silicon film containing hydrogen atom and halogen atom and process for the preparation of the same
JPH02222546A (ja) * 1989-02-23 1990-09-05 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
KR920010885A (ko) * 1990-11-30 1992-06-27 카나이 쯔또무 박막반도체와 그 제조방법 및 제조장치 및 화상처리장치
US5373803A (en) * 1991-10-04 1994-12-20 Sony Corporation Method of epitaxial growth of semiconductor
TW226478B (en) * 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) * 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JPH06296023A (ja) * 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
EP1119053B1 (en) * 1993-02-15 2011-11-02 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating TFT semiconductor device
US5569936A (en) * 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
US5624851A (en) * 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
JP3193803B2 (ja) * 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
TW241377B (zh) * 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
CN1542929B (zh) * 1993-03-12 2012-05-30 株式会社半导体能源研究所 半导体器件的制造方法
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) * 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
US5529937A (en) * 1993-07-27 1996-06-25 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating thin film transistor
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) * 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) * 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) * 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (zh) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5612250A (en) * 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
US5654203A (en) * 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
JP2860869B2 (ja) * 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
KR100319332B1 (ko) * 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) * 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3072000B2 (ja) * 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) * 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) * 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) * 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
TW447144B (en) * 1995-03-27 2001-07-21 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5290712A (en) * 1989-03-31 1994-03-01 Canon Kabushiki Kaisha Process for forming crystalline semiconductor film
US5147826A (en) * 1990-08-06 1992-09-15 The Pennsylvania Research Corporation Low temperature crystallization and pattering of amorphous silicon films
US5275851A (en) * 1993-03-03 1994-01-04 The Penn State Research Foundation Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates

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Publication number Publication date
CN1129850A (zh) 1996-08-28
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KR100270368B1 (ko) 2000-11-01

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