CN1090672A - 用绝缘体附硅方法制造的动态随机存取存储器及制造方法 - Google Patents

Abstract

以绝缘体附硅制造DRAM的方法，步骤为：在 第一硅衬底上划分单元区域与外围区域并形成存储 器件区域的下凹；隔离各电元件形成第一绝缘层以划 分有源与无源区；有源区与电容器在第一绝缘层上连 接处形成电容的电介质层；电介质层上成型多晶硅层 以形成存储节点；极板节点上形成第二绝缘层并以热 处理平整化；已平整的绝缘层上形成第三导电层达预 定厚度并将其抛光平整；以第二绝缘层为蚀刻阻挡 层；平整第一硅衬底背面显露有源区；并在形成位线 同时形成开关元件。

Description

本发明一般涉及动态随机存取存储器（DRAM，下同）及动态随机存取存储器的制造方法。本发明特别涉及了用改进的绝缘体附硅（SOI，下同）技术制造的动态随机存取存储器，该技术中通过硅直接压焊和绝缘体附硅技术形成电容器后利用硅直接压焊（SDB，下同）和化学机械抛光（CMP）形成晶体管。此外，本发明还涉及制造动态随机存取存储器的一种方法，按此法SOI器件恰好在包含单元的特定区域上形成，而使得现在用于大容量硅的技术可用于外围电路的器件，而具有通过晶片直接压焊的SOI的优点。

应用高集成度技术在动态随机存取存储器（DRAM）的制造中已取得了显著的进步。于是由于半导体器件尺寸极小，而如何保障得到大的电容就成为问题。例如，主流的生产已完成了从1兆位的DRAM到4兆位的DRAM的转变。

在这类具有高集成度的DRAM中，尽管单元的面积减小了，但单元存储电容器的预定电容量必须保持不变。例如，在64兆位的DRAM中的一个单元和一个电容器的面积减小到大约0.8μm²（平方微米）及1.0μm²。

在电荷存储电容器面积减小及电容量变小的情况下，就会出现在α-光线曝光时的软错误，而半导体器件的可靠性也就成了问题。因而为了改进半导体器件的集成度，纵使电容器的面积变小，也必须保持单元存储电容器的电容量不变。

在最近其单元是基于晶体管栈堆电容器组合的DRAM之中，存储电容器一对电极之一已形成具有三维结构。这使得电容量比具有与三维电容器相同大小的二维电容器增大了30到40%。但是，不增加单元面积或存储器面积电容器可否增加，以及各种各样的三维结构及高电介质值已进行过研究。在一定的小面积电容（例如上述三维的DRAM）中获得大电容量的一种方法在1990年超大规模集成技术研讨会期间公开的“用于64兆位的DRAM的1.28微米位线屏蔽存储器单元技术”一文中有述。

在互补金属氧化物半导体结构中的PN结分离结构中生成了诸如寄生金属氧化物半导体晶体管或寄生双极型晶体管的动态寄生器件。而且，由于锁定现象而存在电子器件品质恶化及软错误的问题。为了防止这些问题而能达到高密度，已经研究出了绝缘体附硅（SOI）技术，这种技术中，作为由诸如SiO₂这类物质形成的绝缘衬底的侧壁而形成了绝缘层，并在这些绝缘层中形成单晶硅晶体阱，以便在这些阱中形成半导体器件。

这些技术具有完好的电元件隔离、高速操作、无锁定及无软错误的优点。这即是说可制成诸如CMOS（互补金属氧化物半导体）电路这样的半导体器件。其次作隔离之用的绝缘层的宽度取决于光刻等。另外基于微形化的高集成度及应用三维器件都是可以办到的。

根据以上技术，SOI结构的半导体器件是通过在诸如SiO₂的非晶体的绝缘衬底上形成非晶体或称多晶硅层并在该多晶硅层上进行再结晶而形成的。注氧分离（SIMOX）处理及多孔氧化硅全隔离（FIPOS）处理则是已知的另外的方法。

至于SIMOX技术的问题，在于需要特别设计的氧离子注入装置以便在衬底内形成绝缘层。FIPOS处理需要阳极化用于这种处理。此外，区域熔炼（ZMR）需要再结晶过程。

形成常规的DRAM的方法现参见图1予以说明。

首先，通过在硅衬底1上有选择的氧化过程而形成场氧化物层2并进行电元件的隔离。之后，生长门氧化物8，并且门电极17成形而形成源/漏区域。通过化学蒸发淀积方法形成氧化物层19而进行层间隔离，并淀积和形成导电层21。

在进行了第二个层间隔离之后，开启接触孔使得电容下电极7与第一硅衬底接触，并使得下电极7成形。然后形成电介质层10和上电极9。

相继在第三层间隔离形成之后，最后形成防护层25而完成了半导体存储器单元的制造。

如以上过程所示，为了获得足够的电容，在制造高集成度的DRAM之中，要应用不只一层的超大规模集成电路（VLSI），及具有三维的扩大了面积的栈型电容器。

由于栈型电容器集成度大于64M，为了保证单元电容器的电容量，则生成的存储节点就高。如果存储节点像这样升高，即在单元部分和外围部分之间有一很大溶差，则接触和金属化处理都不易进行。

在形成P-MOS（P沟道金属氧化物半导体）晶体管时，为了保持晶体管特性和电元件的隔离，有一个条件即热量要小。由于这一条件很难通过硼磷硅玻璃（BPSG）流进行平整化。

随着DRAM的高集成度，成形的困难就越发严重。这不仅是由于成形的尺寸小而且由于要有高度的叠层精度，并且由于存在如单元电容高度那样的落差就很难保证整齐化一。

如果增加平度而消除落差，则金属化时接触的深度也要增加，则通过阶梯覆盖或蚀损，那么各种问题都会发生。

曾研究过通过晶片的直接压焊和绝缘体上附硅处理予先形成电容器然后在硅片背面做成晶体管可以解决这些问题。

然而如果DRAM单元由这种方法做成，则外围电路的器件就变成SOI器件，并很难找到满足两种特性的处理条件。

这即是说，具有彼此不同宽度和长度的n型MOS与p-型MOS晶体管要做成SOI器件，而在SOI上形成不同尺寸的有源器件是困难的。

本发明的第一个目的在于提供一种动态随机存取存储器及其制造方法，该存储器和制造方法能够通过在具有单元区域和外围区域的半导体衬底上单元区域深度下凹及形成电容器之后而形成晶体管，防止了由于后来的热处理及接地底片的问题而引起晶体管特性的恶化。

本发明的第二个目的在于提供用绝缘体附硅技术制造动态随机存取存储器的方法，该方法使得能完整地保持晶片直接压焊（DWB）及绝缘体附硅（SOI）技术的优点并把适用于大容量硅的技术直接用于外围电路器件。这个目的能够达到是通过在小于100μm绝缘体附硅的单元区域中形成存取晶体管并在大于1μm绝缘体附硅形成除存取三极管以外的器件，以显示出在大容量硅上形成的器件特性。

根据第一最佳实施例，通过绝缘体附硅而制造动态随机存取存储器的方法包括以下步骤：

在第一硅衬底上划分出单元区域和外围区域并在存储器件形成的单元区域处形成下凹;

为了划分出有源区域及无源区域，通过电元件的隔离形成第一绝缘层;

有源区域与电容器在绝缘层上连接到一个接触点上以形成一个存储节点，通过接触点形成并成形第一导电层;

在存储节点上形成电容器的电介质层;

在电介质层上形成并定形多晶硅层以形成一个存储节点;

在极板节点上形成第二绝缘层并用热处理平整该绝缘层;

在平整后的绝缘层上形成第三导电层到预定的厚度;

通过化学机械抛光技术抛光并平整第三导电层，应用第二绝缘层作为蚀刻阻挡层并在平整后的第三导电层上压焊第二硅衬底;

通过化学机械抛光技术平整第一衬底的背面并暴露出有源区域;以及

在形成位线时同时形成开关元件。

按第一实施例通过绝缘体附硅制成的动态随机存取存储器包括：

形成为分割的几个部分并彼此分离开的有源硅层，这是通过化学和机械抛光并平整第一衬底的背面形成的，该衬底在将形成存储器件处具有下凹的单元区域;

形成为在有源硅层上划分为有源区域与无源区域的第一绝缘层;

在第一绝缘层上接触点的右侧和左侧形成存储节点;

在存储节点上形成的极板节点;

在极板节点上形成的第二绝缘层;

破压焊的晶片处理成多晶硅层淀积在第二绝缘层上并进行化学和机械抛光和平整;

在有源硅层上形成门电极;

在形成门电极的有源硅层上形成的第三绝缘层，绝缘层划分为彼此分离的数部分;以及

在第三绝缘层上形成的位线。

根据本发明的第二实施例，用于通过绝缘体附硅制造动态随机存取存储器的方法包括以下步骤：

在硅衬底上形成包含动态随机存取存储器单元的下凹的特定区域;

在衬底上形成阱;

为了在下凹区域单元之间绝缘电元件并形成校准销而形成沟槽;

用埋入的氧化物填充沟槽;

在埋入氧化物上形成埋入的接触点;

形成电容器;

平整由以上过程形成的模式;

将经以上过程处理的有源晶片压焊到一个处理晶片上;

除去有源晶片的硅直到沟槽的底部;

对在硅衬底上设有下凹的区域上所形成硅层作湿蚀刻并利用硅处理的局部氧化进行电元件的绝缘;

以通常方式形成诸如n-型及p-型金属氧化物半导体及寄存器模式等外围电路的器件;

在硅衬底的下凹区域上形成诸如金属氧化物半导体与晶体管器件;

在极板节点、单元、门、外围线路的金属化部分上及位线上同时分别形成接触点;

同时形成单元区域的位线及外围线路的金属化部分;以及

完成以上模式的钝化及合金处理过程。

结合以下附图从下面对诸实施例的详述中将可明了本发明以上的目的、特点和优点。

图1是常规的动态随机存取存储器（DRAM）的截面图;

图2A到2G描述了根据本发明的第一最佳实施例的绝缘体附硅过程制造过程的各步骤;

图3A到3I描述了据本发明第二最佳实施例的绝缘体附硅制造DRAM过程的各步骤;

图4描述了据本发明第二最佳实施例制造DRAM时所用的结合器。

现参见附图对本发明作详述。

通过绝缘体附硅（SOI）技术制作动态随机存取存储器（DRAM）的第一最佳实施例陈述如下。

图2A到2G描述了椐本发明第一最佳实施例按绝缘体附硅过程制造DRAM的各步骤。

制作动态随机存取存储器（DRAM）的方法包括以下各步骤：在第一单晶硅衬底1上划分单元部分和外围部分并在要形成存储器件的单元部分形成深的下凹;通过隔离分开有源区域及无源区域而形成第一绝缘层3;在绝缘层3上通过有源区域与电容器连接的接触点形成存储节点6而形成并成形第一导电多晶硅层5，7;在存储节点6上形成并成形电容器电介质层和多晶硅层以形成极板节点9;在极板节点9上形成并热处理第二绝缘层11以便平整化;在平整化的第二绝缘层11上形成另一多晶硅层13达预定厚度;以化学和机械方式抛光该多晶硅层，应用第二绝缘层作为蚀刻阻档层并压焊防护晶片15到抛光了的第一衬底上;通过化学机械抛光方法使第一衬底1背面部分变薄而显露出有源硅层1′;以及在有源硅层1′上制成门电极17及预定的器件之后，利用第三绝缘层19并形成位线21。

为了详细解释以上过程，在单元部分和外围部分在单晶硅衬底1上划分之后，存储器件深凹的单元部分如图2A中所示。

单元部分下凹的程度大于电容器的高度。在下凹的单元部分中将要被隔离的部分通过浅槽技术被蚀刻到大于500埃的厚度，形成一层氧化物用于损伤修复，并且高温氧化物（HTO）及硼磷硅玻璃（BPSG）彼此结合在一起而形成一绝缘层3到达可被隔离的厚度。

在该绝缘层3上形成多晶硅第一导电层，其厚度使得通过有源区域和电容器连接到该接触点可获得足够的电容量。在第一导电层成形之后形成存储节点6。在形成一薄层不掺杂的多晶硅5之后，通过有差异的掺杂多晶硅的淀积形成厚层的掺杂多晶硅层7而淀积成第一导电层。当通过电容器处理过程之后随后的热处理形成有源区域的p-n结时，以上方法防止了p-n结形成得过深。第一导电层成形后形成存储节点6。

电容器的电介质层通过诸如氧化物膜/氮化物膜/氧化物膜这样的不同高度的电介质形成这些物质在图2D所示的存储节点6形成模式上没有显示出来。第二导电层，即一层多晶硅形成并成形从而构成极板节点9而完成了电容器形成过程。

使得高温氧化物（HTO）与硼磷硅玻璃（BPSG）结合到一起的厚的绝缘层形成并用热处理平整化后，多晶硅层13就形成了预定的厚度。

如图2E所示，多晶硅层13是由化学机械抛光（CMP）方法平整化的，其中绝缘层11作为蚀刻阻挡器，并且处理晶片15的玻璃侧边被压焊在平整化了的多晶硅层上。压焊方法与常规方式类似，即压焊是由热处理进行的。

现参见图2F，由于已经翻转，晶片的背面形成电容器的地方用绝缘层3作为蚀刻阻挡器以化学机械抛光（CMP）法进行抛光。

接着，如图2G所示，在化学机械抛光过程之后存留的有源硅层1′上形成门电极17，并且通过离子注入制成源/漏区域而形成开关元件。此后，应用绝缘层19形成位线21。

上面提到的接触点是在单元部分与同极板节点9连接的外围部分即在反面形成的电容器的第二导电层之间的边界线上形成的。在场区域中形成的绝缘层3及电容器的电介质层完全除去之后则极板节点9可接地。

金属化及钝化处理之后，存储器单元的处理过程即告完成。

应用SOI技术的DRAM第二个最佳实施例陈述如下。

图3A到图3I描述了根据本发明的第二个最佳实施例通过绝缘体附硅技术过程制造DRAM的各步骤。图4则描述了据本发明的第二最佳实施例制造DRAM时所用的连接器。

根据本发明的第二最佳实施例制造DRAM的过程中，单元区域的访问晶体管是在厚度不大于100nm（毫微米）。除去该存取晶体管之外的其他器件在SOI上形成其有厚度为1微米，从而显示了在大容量硅上形成的器件的特性。

因而制造过程包括第一步形成某些一定的下凹区域，这些区域包括在硅衬底100上形成DRAM单元的各部分;第二步是在衬底上形成阱;第三步是形成沟槽104，以便在单元之间分隔开电元件并形成下凹区域上的校准销;第四步是用埋入的氧化物填充沟槽104;第五步是在埋入的氧化物106上形成埋入的接触点108;第六步是形成电容器;第七步是平整由以上各步所形成的模式;第八步是切割进行了上述各步的有源晶片并将其结合到处理晶片112上;第九步把有源晶片的硅下凹到接近第三步所形成的沟槽的底;第十步对第一步中没有被形成下凹的区域上所形成的硅进行湿蚀刻并通过硅的局部氧化处理分隔电元件;第十一步在上述处理过程之后形成诸如n-型MOS（金属氧化物半导体）及p-型MOS晶体管及寄存器模式;第十二步在硅衬底的下凹区域上形成MOS晶体管;第十三步在极板节点、单元、外围电路的门电极上以及外围电路的线路上同时形成接触点及位-线接触点;第十四步形成单元区域的位线及外围电路的线路;以及第十五步进行钝化处理并在以上各步之后的模式上进行合金处理。

现参见附图对以上各步作详细说明。

作为第一步，硼和锗在裸硅100上以1E20/cm²的高能量进行离子注入，并当在后面的处理过程中该有源晶面变薄时可作为蚀刻阻挡的蚀刻阻挡层102形成。在晶片直接压焊（DWB）处理之后，形成薄层的SOI区域的硅被湿蚀刻达到I的厚度并下凹，在局部氧化过程而不是湿蚀刻之后把氧化层下凹也是可行的，但这样将该氧化层下凹到大于1μm（微米）的深度是有困难的。通过湿蚀刻下凹硅材料存在下凹深度不一致的问题。因而硼和锗通过1E20/cm²的高能量进行离子注入在下凹时利用了蚀刻阻挡层。这种情况下两个蚀刻阻挡层102的厚度是彼此不相同的。

p-型阱与n型阱在第二步由硼和磷的离子注入而分别形成。

第三步应用大于30nm（纳米）厚的热氧化层作为沟槽蚀刻的掩膜。沟槽的深度超过15nm并低于300nm，成形的进行要使得电元件区域被隔离，极板节点116接触点区域形成，并且形成第六步所必需的校准销。在沟槽104形成之后，硼或BF₂（二氟化硼）被离子注入而喷涂于元件隔离区，并且作为掩膜的氧化物层被除去。

在热氧化物层生长到10nm厚，并且由CVD（化学气相淀积）形成的氧化物层厚度大于沟槽深度之后淀积一层10nm厚的硅氮化物，并且淀积由CVD形成的氧化物层而形成图3B的状态。硅氮化物层插在氧化物层之间的原因在于多极板120是被淀积在存储结118和埋入氧化物106（硅氧化物层/硅氮化物层）之间的，从而增加了电容器的电容并且SOI作为反向门。

在第五步，埋入的接触点108在埋入氧化物106（热氧化物+HTO+SiN+HTO）上形成，并且该接触点108将存储结连接到薄的SOI上。向上述接触点离子注入磷。

电容器在第六步中形成，电容器形状为圆柱形还是冠状形要根据设计原则、所需要的存储电容量等等决定。在多晶硅现场涂磷厚度达到200nm以上而已大于下凹的深度使得在存储结118成形及校准键在第三步形成时平整度良好之后，存储节点由CMP方法成形。氧化物层是被湿蚀刻的，使得用于第四步的氧化物层通过干蚀刻多存储元114而显露出来，第四步所形成的硅氮化物层用作为蚀刻阻挡层。当硅氮化物层/氧化物层（NO）的电介质层形成并施用多处现场掺杂时，多极板116加到存储节点118与埋入氧化物之间，如图3D中的图A所示。多极板116的厚度达100至200nm并其成形具有图3D的结构。

第七步是对整体结构和起伏不平的表面抛光以使能够进行DWB（晶片直接压焊）。浇涂由CVD（化学气相淀积）形成的氧化物层和硼磷硅玻璃（BPSG）112，并且软熔处理是在高于800℃的温度进行的。浇涂多晶硅124并进行CMP处理以形成图3E的构形。BPSG（硼磷硅玻璃）122用作这一CMP过程的阻挡层。由CVD形成的氧化物层（包括BPSG122）被复盖并进行热处理以完成平整化。

第八步是使处理晶片112与通过第七步形成的有源晶片相结合，其中包括以下三个阶段。作为第一阶段待结合在一起的有源晶片与处理晶片分别浸入130℃的硫酸与含水氢过氧化物混合溶液之中与80℃的液氨和含水氢过氧化物的混合溶液达数分钟。然后将两晶片干燥，除去颗粒使得其表面呈碱基。

第二阶段如图4所示两晶片与结合器结合使得有源晶片的平整平面面向处理晶片的玻璃面。

下表1表明如果应用结合器使晶片结合在一起，旋向偏差可被控制在小于0.01的角度。大的偏差会引起第十步之后在光刻过程中的调准问题。

作为第三阶段，对两个晶片在温度为800℃的氮环境中作热处理达两个多小时，并然后热氧化物层在氧环境中形成以便增加结合的强度并消除结合过度面的空隙。形成热氧化层可防止防护晶片在硅的湿蚀刻时被损坏。

表1：两晶片结合后旋向偏差测量结果

样品号    测得角度

1    0.008°

2    0.008°

3    0.001°

以下第九步中，有源晶片要通过一系列底层研磨/湿蚀刻/化学机械抛光。由于仅使用CMP除掉硅的速度太慢，故从强化批生产的考虑应用底层研磨。湿蚀刻除去由研磨产生的硅颗粒以减少晶片在后继的CMP处理过程中的损伤和恶化并应用蚀刻阻挡层使得硅层的厚度达到一致。通过底层研磨，硅层磨薄到50微米，进而通过在大约80℃的KOH/IPA（氢氧化钾/异丙醇）的混合溶液的湿蚀刻变薄到几个微米。其余的硅由CMP再磨薄。在第四步中填充在沟槽中的氧化物层是作为抛光阻挡层，如图3G所示。

现在来看第十步，薄的SOI区域即下凹的区域由硅氧化物层/硅氮化物层/硅氧化物层所覆盖。在厚的SOI区域的硅被湿蚀刻而形成薄的SOI区域与厚的SIO区域之间大约300nm的台阶状高度差。之后，在厚的SOI区域由LOCOS（硅的局部氧化）过程进行电元件的隔离。在薄的SOI区域中的氮化物层上所形成的氧化物层在氧化物层蚀刻的过程中被除掉。而在氮化物层以下所形成的氮化物层和氧化物层则被保留。在第十一步，当n-型和p-型MOS晶体管，电阻模式等形成之后，由CVD所形成的一层氧化物敷于其上使得其高度大于厚的SOI区域中保留下来的硅氮化层的顶部大约200nm。用氮化物层作为阻挡层，以CMP将CVD氧化层进行平整。对氮化物层与氧化物层进行湿蚀刻使之具有如图3H所示的构形。

在第十二步形成50nm的热氧化物层。第五步离子注入之后在第六步中所形成的存储节点118中具有磷向外扩散的区域中形成一层氧化物厚度大于150nm。60nm的氧化物层被湿蚀刻并且门氧化物层再次形成。然后形成门电极Ⅰ，Ⅱ124，124′，并且形成一个源/漏以形成SOI晶体管。门电极124由金属例如金属钨（W）或Ti（钛）的氮化物层和金属合成物形成，然后与门线路成形的同时成形为厚的SOI区域的线路。此后，敷涂CVD氧化物层作为层间的绝缘层。

在第十三步，在极板节点116、单元、外围电路的门电极和外围电路的金属化部分上同时形成接触点和位线接触点。

现参见图3I，位线127在接触点形成的模式上形成。位线是由金属形成的并与厚的SOI区域的线路同时成形而具有图3I的结构。图中所出现的各标号代表以下元件：ONO（氧化物/氮化物/氧化物层）110;氧化物层125;压焊接触面128;以及二氧化硅SiO₂129。至于第十五步是半导体通常的制造过程，诸如在模式上纯化与掺杂，以完成DRAM的制造。

在本发明的第一最佳实施例中，既使在制造DRAM时存储结被升高以保证电容器的电容量，也不存在外围区域与区域之间的台阶状高度差的问题。此外，既使器件在高度上集成，电容器所占的面积相对地小，但高度可任意增加，并可保证电容器足够的电容量。由于该制造DRAM的过程从形成电容器开始，而晶体管是后来形成的，从而可防止由于后继的热处理所引起的p-n结的强化使得晶体管特性恶化。于是，后继处理可从容进行。由于单元区域通过浅沟方法下凹，于是在电元件隔离时就不用厚层氧化物而使得易于形成在外围区域及单元区域的边界线上电容器极板节点的接地的接触点。至于第二个最佳实施例，通过在包含单元区域的特定区域中形成SOI器件使得DWB与SOI技术的优点原封不动保留下来，并且解决了诸如台阶复盖和由于增加平整度所引发的蚀刻损伤问题，从而克服了电容器的台阶状高度差，用于大容量硅的技术可直接用于外围电路器件。

Claims (19)

1、通过绝缘体附硅制造动态随机存取存储器的方法，该方法包括以下步骤：

在一个第一硅衬底上划分出单元区域与外围区域并使得形成存储器件的该单元区域下凹；

为了划分出有源区域与无源区域，通过电元件的隔离形成第一绝缘层；

上述有源区域与电容器在上述绝缘层上连接到一个接触点上以形成一个存储节点，通过接触点形成并成形第一导电层；

在上述存储节点上形成电容器的电介质层；

在上述电介质层上形成并成形一个多晶硅层以便形成一个存储节点；

在上述极板节点上形成第二电介质层并通过热处理平整该电介质层；

在上述平整了的绝缘层上形成第三导电层到预定的厚度；

通过化学-机械抛光技术抛光并平整上述第三导电层，应用上述第二绝缘层作为蚀刻阻挡层，并在上述平整好的第三导电层上压焊一个第二硅衬底；

对第一衬底的背面通过化学-机械抛光技术进行平整并露出上述有源区域；以及

在上述形成位线时形成开关元件。

2、基于权利要求1的方法，其中上述第一绝缘层由高温氧化物层和/或硼磷硅玻璃层形成。

3、基于权利要求1的方法，其中上述第一导电层的形成是通过掺杂不同的多晶硅淀积方法，形成非掺杂的一薄层多晶硅并在该非掺杂的多晶硅层上形成一层厚的掺杂多晶硅。

4、基于权利要求1的方法，其中上述第二绝缘层与高温氧化物和硼磷硅玻璃结合。

5、基于权利要求1的方法，其中形成上述位线以便与极板节点连接，第二导电层在相反的一面通过外围区域与单元之间的边界线上的接触点形成。

6、基于权利要求5的方法，其中多极板在完全除掉场中所形成的绝缘层以及电容器的第一绝缘层，即电容器的电介质层之后接地。

7、基于权利要求1的方法，其中上述第三导电层由多晶硅形成。

8、基于权利要求1的方法，其中上述有源区域由有源硅层形成。

9、由绝缘体附硅制做的动态随机存取存储器，它包括：

形成为划分的几个部分并彼此分离的有原硅层，这是通过化学与机械抛光与平整第一衬底的背面形成的，该衬底在将形成存储器件处具有下凹的单元区域;

在上述有源硅层上所形成的第一绝缘层，被划分为有源区域与无源区域;

在上述第一绝缘层上接触点的右侧和左侧形成的一个存储节点;

在上述存储节点上形成的一个极板节点;

在上述极板节点上形成的第二绝缘层;

被压焊的晶片处理成多晶硅层淀积在第二绝缘层上，并进行化学和机械抛光和平整;

在上述有源硅层上形成的一个门电极;

在形成上述门电极的有源硅层上所形成的第三绝缘层，该绝缘层被划分为几个部分并彼此分离;以及

在上述第三绝缘层上所形成的位线。

10、通过绝缘体附硅制造动态随机存取存储器的方法，该方法包括以下步骤：

在一个硅衬底上形成包含动态随机存取存储器单元的下凹的一个特定区域;

在上述衬底上形成阱;

形成沟槽以便在上述下凹的区域内的单元之间隔离各电元件并形成校准销;

用埋入氧化物填充上述沟槽;

在上述的埋入氧化物上形成埋入触点;

形成电容器;

平整由以上过程形成的模式;

将通过上述过程处理的有源晶片压焊到一个处理晶片上;

除去上述有源晶片的硅直到上述沟槽的底部;

在上述硅衬底上没有下凹的区域上形成湿蚀刻的硅层并通过硅的局部氧化过程进行电元件的隔离;

以通常的方式形成诸如n-型与p-型金属氧化物半导体以及寄存器模式等外围电路器件;

在上述硅衬底的下凹区域上形成诸如金属氧化物半导体及晶体管;

在极板节点、单元、门、外围电路的金属化部位上以及在位线上分别同时形成接触点;

同时形成单元区域的位线及外围电路的金属化部分;以及

完成上述模式的钝化和合金处理。

11、根据权利要求10的方法，其中使得上述有源晶片的硅材料下凹到上述沟槽的底部是在研磨/湿蚀刻/化学机械抛光之后进行的。

12、根据权利要求10或11的方法，其中形成蚀刻阻挡层以便在使得特定区域下凹之前易于进行研磨/湿蚀刻/化学-机械抛光处理。

13、根据权利要求10的方法，其中形成蚀刻阻挡层以便易于在上述处理之前使得特定区域下凹。

14、根据权利要求10的方法，其中上述平整处理包括施用了埋入氧化物的覆盖多晶硅或非晶硅之后进行的化学及机械抛光处理。

15、根据权利要求10或14的方法，其中上述有源晶片是在SiO₂层形成之后压焊到处理晶片上。

16、根据权利要求10的方法，其中上述的有源晶片与处理晶片的压焊过程是在N₂环境中作热处理之后又相继在O₂的环境中作热处理而进行的。

17、根据权利要求10的方法，其中在单元区域与外围电路的线路中的金属氧化物半导体的门电极是同时形成的。

18、根据权利要求10的方法，其中应用局部硅氧化处理方法的电元件的隔离是如下进行的：制做外围区域器件并在特定的包含该单元的区域上覆盖了一层硅氧化物层/硅氮化物层/硅氧化物层之后施加一层中间绝缘层，并且此后应用预定区域上的硅氮化物层作为阻挡层而实施化学-机械抛光方法的平整化过程。

19、根据权利要求10的方法，其中上述制做电容器的过程中，该电容器极板节点贯穿在埋入的氧化物与存储节点之间。

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