CN1114456A - 半导体存储器装置及其驱动装置 - Google Patents

Abstract

一种半导体存储器装置包括：主体存储单元部；冗余存储单元部；由非易失性半导体存储器组成的、电气存储置换主体存储单元部中的失效存储单元的冗余存储单元地址的冗余地址数据单元部；控制电路部；冗余存储单元选择电路部。冗余存储单元选择电路部保持由冗余地址数据单元部读出的第1地址数据且把该第1地址数据与通过控制电路部输入的读出用或写入用的第2地址数据比较，从而选择主体存储单元部或冗余存储单元部。具有结构简单且能高速动作的优点。

Description

半导体存储器装置及其驱动方法

本发明涉及半导体存储器装置及其驱动方法。

近年来，随着半导体存储器装置的大容量化，存储单元的高密度化及高集成化不断进步。在这样的半导体存储器装置中，由于一部分存储单元失效而使全部存储器失效所产生的制造成品率低成为大问题。作为避免该问题的方法，通过把主体存储单元部分的失效存储单元置换成冗余存储单元，使之成为合格品，这种补救方法作为有效方法正加以采用。

下面，对备有冗余存储单元的半导体存储器装置的一般构成，参照图21进行说明。该半导体存储器装置由下述部分构成：存储信息的主体存储单元部1；当主体存储单元部1中产生失效存储单元时，用于置换该失效存储单元的冗余存储单元部2；驱动主体存储单元部1的主体译码器3；驱动冗余存储单元部2的冗余译码器4；控制主体译码器3及冗余译码器4的控制电路5；输入地址信号及控制信号的输入端子6。

在这种半导体存储器装置中，主体存储单元部1中存在失效存储单元时，把该失效存储单元的地址数据写入设置在控制电路5中的非易失性存储电路中。该非易失性存储电路是用熔断丝熔断结构、可用电的方式写入的存储器或可用电的方式消去及写入的存储器(EPROM或EEPROM)构成的。

这种半导体存储器装置的写入及读出动作如下进行。

首先，由输入端子6输入控制信号和地址数据。该地址数据与存储在控制电路5内的非易失性存储电路中的数据一致时，通过由控制电路5输出的信号，使主体译码器3处于禁止状态，从而不选择主体存储单元部1，而选择冗余存储单元部2，进行写入及读出动作。

但是，在非易失性存储电路中使用熔断丝时，一般采用通过激光进行的切断方法，因此必须有激光产生装置。又，在这种场合必须进行下述复杂的调整工序：用测试器确认失效存储单元的地址数据；由该地址数据控制激光的照射位置；调整激光能量，进行照射。从而，制造者能把出厂检查时发现的失效存储单元的地址数据存储在非易失性存储电路中，但使用者本人要写入使用中所发生的失效存储单元的地址数据实际上是不可能的。

又，在使用EPROM或EEPROM之类读出专用存储器的场合中，与使用上述熔断丝的情况不同，它可以电写入。但是，这种场合必须要具备制造EEPROM的工艺。且，使用常用的MOS型EEP-ROM时，虽然读出速度快但写入速度慢且必须要有高的写入电压。

本发明的目的在于提供一种主体存储单元部的失效存储单元用冗余存储单元部的存储单元置换，并存储其地址数据的操作，必要时不必使用特别的装置，即能实现、且能使冗余存储单元选择电路高速动作的半导体存储器装置及其驱动方法。

本发明的半导体存储器装置的一种构成包括：主体存储单元部；冗余存储单元部；由半导体存储器构成的冗余地址数据单元部，该半导体存储器用电的方式存储把主体存储单元部的一部分置换为冗余存储单元的置换地址；控制电路部；冗余存储单元选择电路。又，冗余存储单元选择电路部保持第1地址数据且比较第1地址数据和通过控制电路部输入的读出用或写入用的第2地址数据，从而选择主体存储单元部或冗余存储单元部。

尤其，冗余存储单元选择电路部最好备有保持由冗余地址数据单元部读出的第1地址数据的第1锁存器电路。

本发明的半导体存储器装置的驱动方法的一种形态是在读出接入电源后的最初数据时进行下述步骤：读出来自冗余存储单元部的第1地址数据并把它保持在冗余存储单元选择电路部的第1锁存器电路中。

根据这种构成，能在电源接通时，读出来自冗余地址数据单元部的第1地址数据，并存储在冗余地址选择电路部，使冗余地址选择时的高速动作成为可能。又，由于能用与主体存储单元部相同构成的半导体存储器构成冗余地址数据单元部，使高密度化成为可能。

再者，通过用例如强介质(强誘電体)电容器和MOS晶体管构成冗余地址数据单元部的存储单元，就可不需特别的装置和工序，能够在任何时候容易地存储置换主体存储单元部的失效存储单元的冗余存储单元部的地址。

以下参照附图叙述本发明的实施例。

图1是本发明实施例1的半导体存储器装置的电路框图。

图2是本发明实施例2的半导体存储器装置的冗余存储单元选择电路部分的电路构成图。

图3是实施例2的冗余地址数据单元部的电路构成图。

图4是实施例2的冗余地址选择时的动作定时图。

图5是本发明的实施例3的半导体存储器装置的电路框图。

图6是实施例3的动作定时图。

图7是本发明实施例4的半导体存储器装置的电路框图。

图8是实施例4的动作定时图。

图9是本发明实施例5的半导体存储器装置的电路框图。

图10是用于说明实施例5动作的流程图。

图11是用于说明实施例5动作的另一流程图。

图12是本发明实施例6的半导体存储器装置的标志数据存储部的电路图。

图13是用于说明该标志数据存储部动作的图。

图14是本发明实施例7的半导体存储器装置的标志数据存储部的电路图。

图15是用于说明图14的标志数据存储部动作的图。

图16是本发明实施例8的半导体存储器装置的电路框图。

图17是用于说明图16动作的图。

图18是用于说明本发明实施例9的半导体存储器装置的驱动方法的电路框图。

图19是用于说明实施例9的驱动方法的电路构成图。

图20是说明上述驱动方法的定时图。

图21是以往半导体存储器装置的电路框图。

下面，结合附图叙述本发明的实施例。实施例1

示于图1的半导体存储器装置由下述部分构成：存储信息的主体存储单元部11；用于在主体存储单元部11中产生失效存储单元时，置换该失效存储单元的冗余存储单元部12；驱动主体存储单元部11的主体译码器13；驱动冗余存储单元部12的冗余译码器14；控制半导体存储器装置的控制电路部15；选择主体存储单元部11及冗余存储单元部12的冗余存储单元选择电路部16；当主体存储单元部11中有失效存储单元时，存储该地址数据、由非易失性半导体存储器组成的冗余地址数据单元部17；输入控制半导体存储器装置的控制信号和地址信号等的输入端子18。但是，冗余存储单元选择电路部16是自已写入第1地址数据的冗余地址数据单元部17读出该第1地址数据并在电源施加期间保持第1地址数据的电路。第1地址数据是用于在电源接入时把主体存储单元部11的失效存储单元置换至冗余存储单元部12的地址数据。

在上述半导体存储器装置中，进行信息数据读出动作时，首先，自输入端子18输入控制信号使之为读出状态。然后，从输入端子18通过控制电路部15，把用于读出的地址数据(第2地址数据)送往冗余存储单元选择电路部16。在冗余存储单元选择电路部16中，把自冗余地址数据单元部17读入并保持的第1地址数据与通过控制电路部15输入的第2地址数据比较，当两者数据不一致时，不选择冗余存储单元部12，而选择主体存储单元部11并由其指定的存储单元读出信息数据。相反，当第1地址数据与第2地址数据一致时，不选择主体存储单元部11，而选择冗余存储单元部12并自冗余存储单元部12的指定存储单元读出信息数据。

信息数据的写入动作也与上述读出动作相同。首先，自输入端子18输入控制信号使之为写入状态。然后，由输入端子18，把第2地址数据，通过控制电路部15送往冗余存储单元选择电路部16。在冗余存储单元选择电路部16中，把自冗余地址数据单元部17读取的第1地址数据与通过控制电路部15输入的第2地址数据比较。当两者数据不一致时，选择主体存储单元部11，把信息数据写入至主体存储单元部11的指定存储单元中。相反，第1地址数据与第2地址数据一致时，选择冗余存储单元部12，信息数据写入至冗余存储单元部12的指定存储元单元中。

本实施例的特征是：把在主体存储单元部11中产生的失效存储单元用冗余存储单元部12的一部分置换的地址数据(第1地址数据)存储在用非易失性存储器构成的冗余地址数据单元部17中；如果接入电源，自冗余地址数据单元部17读出的第1地址数据即存储在冗余存储单元选择电路部16中，此后读出时及写入时，根据暂时存储在冗余存储单元选择电路部16中的第1地址数据，选择主体存储单元部11或冗余存储单元部12。

从而，在本实施例的半导体存储器装置中，不必用象以往采用熔断丝的半导体存储器装置那样复杂的装置及方法，就能存储冗余存储单元12的地址数据(第1地址数据)，且，使用时，把读往冗余存储单元选择电路部16的冗余存储单元部12的地址数据(第1地址数据)与自控制信号输入端子18输入的地址数据(第2地址数据)作比较，能高速且容易地选择主体存储单元部11或冗余存储单元部12。实施例2

本实施例的半导体存储器装置是实施例1的具体例子之一。把示于图2的选择电路用作冗余存储单元选择电路部16，示于图3的存储电路用作冗余地址数据单元部17。在图2的冗余存储单元选择电路中，采用锁存器电路。

图2的冗余存储单元选择电路，由P沟道型MOS晶体管Qp101、Qp102、N沟道型MOS晶体管Qn100、Qn101、Qn111—114、Qn121—Qn124，第1锁存器电路LATCH10、LATCH11、LATCH12构成。该选择电路，通过自输入端子18输入的地址数据A0，/A0，A1，/A1、来自图3存储电路(相应于冗余地址数据单元部17)的信号DRS，DRA0，DRA1、选择冗余存储单元部12的选择信号RS、电源电压VDD、接地电位VSS、控制信号I而动作。再者，地址数据前附加的斜线符号“/”，表示成为相反逻辑电压的地址数据。

首先，使之为初始状态，设定控制信号I为逻辑电压“L”(低电压)。此时，由于MOS晶体管Qp101为开关导通状态，其漏极为逻辑电平“H”(高电平)，选择信号RS为“H”，使冗余存储单元部12处于选择状态。选择信号RS为“H”时，选择冗余存储单元部12，为“L”时，选择主体存储单元部11。从而，把主体存储单元部11的失效存储单元，用冗余存储单元部12的存储单元置换时，设失效存储单元的地址数据A0指定为“H”、地址数据A1指定为“L”，则信号DRS、DRA0、DRA1分别输出“H”、“L”、“H”，并可以把数据写入图3的存储电路(冗余地址数据部)。另一方面，不使用冗余存储单元部12时，“L”写至信号DRS。由于，选择信号RS为“L”，无论输入什么地址也不选择冗余存储单元部12。

与冗余地址数据单元部17相应的图3的存储电路，由N沟道型MOS晶体管Qn101—Qn103、Qn201—Qn204、Qn211—Qn214、Qn221—Qn224、强介质电容器C201、C202、C211、C212、C221、C222、读出放大器SAR、SA0、SA1构成。它通过控制MOS晶体管Qn101—Qn103的信号TR1、控制读出放大器SAR，SA0，SA1的信号SAE、字线WL、单元板极CP、预充电位线的信号BP、位线BLR、/BLR、BL0、/BL0、BL1、/BL1加以控制。

参照示于图4的动作定时图说明该半导体存储器装置的动作。

首先，在初始状态中，使预充电信号BP为“H”，MOS晶体管Qn203、Qn204、Qn213、Qn214、Qn223、Qn224为开关导通状态，位线BLR、/BLR、BL0、/BL0、BL1、/BL1为地电位。然后，使预充电信号BP为“L”后，字线WL及单元板极CP为“M”，MOS晶体管Qn201、Qn202、Qn211、Qn212、Qn221、Qn222为开关导通状态。由此，由强介质电容器C201、C202、C211、C212、C221、C222读出电荷至位线。然后，控制信号SAE为“H”，使读出放大器SAR、SA0、SA1动作，位线间电位差增幅。此时，冗余存储单元部12被选择时，位线BLR，/BLR分别为“H”和“L”。

然后，使控制信号TR1为“H”，MOS晶体管Qn101—Qn103为开关导通状态。此时，由于信号DRS为“H”且自第1锁存器电路LATCH10输出“L”至MOS晶体管Qn100的栅极，所以，MOS晶体管Qn100为开关截止状态。因而，冗余存储单元选择电路为待选择冗余存储单元12的状态。

在该状态中，如果自外部输入“H”至地址数据A0，/A1；输入“L”至地址数据/A0，A1，且，自图3的存储电路(冗余地址数据单元部)分别输出“L”及“H”至信号DRA0及信号DRA1，则如下所述输出选择信号RS。即，由于信号DRA0是“L”，MOS晶体管Qn111处于开关导通状态，由于地址数据A0为“H”，MOS晶体管Qn121处于导通状态，结果，该通路为切断状态。又，由于第1锁存器电路LATCH11的输出是“H”，MOS晶体管Qn112处于导通状态，但因为地址数据/A0为“L”，所以，MOS晶体管Qn122处于开关截止状态，该通路被切断。

同样，MOS晶体管Qn113是导通状态，MOS晶体管Qn123为截止状态，该通路也被切断。再者，MOS晶体管Qn114是截止状态，MOS晶体管Qn124为导通状态，结果该通路也被切断。又，因为MOS晶体管Qp101的漏极保持“H”，输出“H”作为选择信号RS。从而，选择冗余存储单元12。

如上所述，本实施例的冗余存储单元选择电路具有锁存器电路，且，冗余地址数据单元部具有由强介质电容器和MOS晶体管构成的存储单元。又，由于在接入电源的时刻，用锁存器保持自冗余地址数据单元部读出的第1数据，因而能高速进行主体存储单元部和冗余存储单元部的选择。实施例3

示于图5的半导体存储器装置的基本构成与示于图1的实施例1相同。本实施例与实施例1的不同点在于：设置输入端子19，用于输入使冗余地址数据单元部17动作的控制信号RST5，只要控制信号RST5不输入，冗余地址数据单元部17就不动作。但是，在冗余地址选择电路部16和冗余地址数据单元部17中分别采用示于图2的选择电路和示于图3的存储电路。又，产生控制信号RST5的动作信号产生电路的图示，在图5中省略。

参照图3和图6说明该半导体存储器装置的动作。且，示于图6的箭头表示动作的顺序。

在初始状态，预充电信号BP为“H”，全部位线固定在地电位。首先，使输入端子19的控制信号RST5为“H”后，预充电信号BP为“L”。然后，字线WL和单元板极CP为“H”，由强介质电容器C201、C202、C211、C212、C221、C222读出电荷至位线BLR，/BLR，BL0，/BL0，BL1，/BL1。然后，使控制信号SAE为“H”，读出放大器SAR，SA0，SA1动作，位线间的电位差增大。然后，使单元板极CP为“L”后，字线WL为“L”，进而使控制信号SAE为“L”。又，使预充电信号BP为“H”，位线固定于地电位后，使控制信号RST5为“L”。

然后，进行使冗余存储单元12作选择或非选择的数据存储至第1锁存器电路LATCH11，LATCH12的存储动作。但该动作步骤在实施例2中已作了说明，两者对应的动作步骤相同，极省略其说明。

这样，通过用来自动作信号产生电路的控制信号RST5控制冗余地址数据单元部17，一旦自冗余地址数据单元部17读出数据至选择电路部后，能使冗余地址数据单元部17为不激活状态，从而能简化动作，同时也能谋求减少电力消耗。实施例4

示于图7的半导体存储器装置是实施例3的变形。本实施例设置检测电源接入、输出控制信号VDDDT1的检测电路20来代替实施例3中的输入控制信号RST5的输入端子19。

参照图3和图8，说明该半导体存储器装置的动作。又，图8中的箭头表示动作顺序。

在初始状态中，预充电信号BP是“H”，全部位线被固定于地电位。首先，如果接入电源，使电源电压VDD为“H”，则自检测电路20输出电平为“H”的控制信号VDDDT1。此后，使预充电信号BP为“L”。然后，字线WL和单元板极CP为“H”，自强介质电容器C201、C202、C211、C21 2、C221、C222读出电荷至位线。接着，控制信号SAE为“H”，使读出放大器SAR，SA0，SA1动作，位线间的电位差增大。然后，在单元板极CP为“L”后，字线WL为“L”，进而使控制信号SAE为“L”。接着，预充电信号BP为“H”，位线固定于地电位后，使控制信号VDDDT1为“L”。

然后，进行使冗余存储单元12作选择或非选择的数据存储至第1锁存器电路LATCH11，LATCH12的动作。但该动作步骤与在实施例2中已说明的、与此相对应的动作步骤相同，故在此省略其说明。

这样，通过由检测电路20输出的控制信号VDDDT1使冗余地址数据单元部12动作，能在电源一接入，就开始把冗余存储单元部12的选择或非选择数据存储至选择电路部16中的一系列动作。实施例5

示于图9的半导体存储器装置是把标志数据存储部21附加至实施例1的控制电路部15上而成的，该标志数据存储部是存储标志数据的，后者表示已自冗余地址数据单元部17读出第1地址数据。

参照示于图10的流程图说明该半导体存储器装置的动作。但在电源电压接入的时刻，设标志数据未设定，该状态以FLAG＝0表示。又，标志数据设定的状态以FLAG＝1表示。

首先，在步骤1，分别自标志数据存储部21，冗余地址数据单元部17、主体存储单元部11，读出标志数据、第1地址数据、信息数据。然后，在步骤2，判定标志数据是否设置，即判定是否FLAG＝1。如果在步骤2，标志数据没有设置，即若FLAG＝0，则在步骤4使信息数据无效并在存储部21设置标志数据。从而，读出的第1地址数据保持在冗余存储单元选择电路部16中，且存储部21中表示信息数据是有效的标志数据被设置，直到电源被切断止。由此，在第二次数据读出动作以后，在步骤1，分别自存储部21、冗余地址数据单元部分17、主体存储单元部11读出标志数据、第1地址数据和信息数据。然后，在步骤2，为FLAG＝1的状态；在步骤3，信息数据有效。因而，信息数据有效并输出直至电源被切断。

这样，在第2次以后的数据读出动作中，信息数据自主体存储单元部11或冗余存储单元部12，作为有效的信息数据加以读出。

另一流程示于图11。这时，在步骤1，自存储部21读出标志数据，在步骤2，判定标志数据是否设定，即判定是否FLAG＝1。此时，在步骤2，如果标志数据没有设定，即若FLAG＝0，则在步骤3，自冗余地址数据单元部17读出第1地址数据。接着，在步骤4，把标志数据设定在存储部21后，在步骤5读出信息数据。又，如果在步骤2标志数据被设定，即若FLAG＝1，则流程跳至步骤5，读出信息数据。由于在电源被切断前，标志数据一直设定在标志数据存储部21，在第2次以后的数据读出动作中，能够在步骤1自存储部分21读出标志数据后，马上跳至步骤5读出信息数据。从而可高速读出信息数据。实施例6

本实施例的半导体存储器装置，在实施例5的标志数据存储部21中，采用具有锁存器电路的存储电路。

在示于图12的这种标志数据存储电路中，设置电压检测电路22和第2锁存器电路LATCH13，该电压检测电路当电压小于设定的电压时，输出“H”电平至控制信号VDDDT12。在第2锁存器电路LATCH13的输入端，连接着由来自电压检测电路22的控制信号VDDDT12控制的晶体管Qn1201和由控制信号TR12控制的晶体管Qn1202。晶体管Qn1201通过控制信号VDDDT12，把第2锁存器电路LATCH13的输入导至地电位VSS。晶体管Qn1202，把与设定标志数据的信号FS相同的逻辑电平提供至第2锁存器电路LATCH13的输入端。又，在电源输入期间，第2锁存器电路LATCH13保持标志数据。

就该标志数据存储电路的动作，尤其是复位时的动作作说明。如图13所示，电源切断时，电源电压VDD开始下降，一旦降至设定的电压以下时，电压检测电路22动作，控制信号VDDDT12输出“H”。与该电源电压降低的同时，由第2锁存器电路LATCH13输出的标志数据的电压电平也开始下降，由于通过控制信号VD-DDT12，MOS晶体管Qn1201开关接通，第2锁存器电路LATCH13的输入接地电位VSS，使标志数据的电压电平为接地电位VSS。因而，电源切断时保持着标志数据的第2锁存器电路LATCH13自动地被复位。实施例7

本实施例的半导体存储器装置是实施例6的变形。如图14的标志数据存储电路所示，本实施例与实施例6的不同点在于：为了复位第2锁存器电路LATCH13，使输入接地的MOS晶体管Qn1201的栅极不是由来自电压检测电路22的控制信号VDDDT12，而是用外部的复位信号产生电路(未图示)形成的控制信号RST14控制。

如图15所示，如设定控制信号RST14为“H”，则MOS晶体管Qn1201为开关接通状态，第2锁存器电路LATCH13的输入接地。第2锁存器电路一复位，控制信号RST14返回至“L”，使此后的控制信号TR14为“H”。由此，准备将信号FS传输至第2锁存器电路LATCH13的输入端。

这样，通过使用来自外部电路的控制信号复位保持标志数据的第2锁存器电路LATCH13，能够在任意时刻复位。从而能够通过控制信号，在电源切断前进行可靠的复位。实施例8

示于图16的半导体存储器装置是实施例1的变形。与实施例1的不同点是：把所示图1的冗余存储单元部12及冗余地址数据单元部17配置在同一存储器区域23，控制电路部15及冗余存储单元选择电路部16集中在同一区域24。即，图16的存储器区域23包含冗余地址数据单元区域23a和冗余存储单元区域23b及标志数据区域23c。因而，在主体存储单元部11中存在失效存储单元时，失效存储单元的地址数据、信息数据、表示数据意义及使用状态的标志数据分别写入存储器区域23中。

下面，对存储器区域23的分配例子加以说明。在图16中，为使说明明确，以虚线划分各自的区域，但实际上，如图17所示，冗余地址数据和信息数据及标志数据是作为一体写入的。

图17表示主体存储单元部11中有4个失效存储单元、用冗余存储单元区域23b的存储单元置换该失效存储单元的例子。又，示于图17左栏的冗余地址0—15是作为一个例子来表示的，不受该数字所限定。

如图17所示，例如，主体存储单元部11的失效存储单元的地址0(以下表示为外部地址0)和置换该失效存储单元的已存储信息数据的使用冗余地址5等被写入冗余地址0的数据区域。该冗余地址0的数据区域相应于存储单元区域23a。又，用于区分地址数据和信息数据的地址/数据栏中表示地址时是1、使用/未使用栏中表示使用时用1、在记入该数据区域是否可能使用的OK/NG栏中，表示可能时用1、分别写入冗余地址0的标志区域。该标志区域对应于存储单元23C。

应该写入主体存储单元部11中的数据被写入冗余地址5的数据区域中。由于冗余地址5是为了用于写入数据，所以，在其标志数据区域23C的地址/数据栏中写入0。又，冗余地址6表示失效存储单元，表示NG的0写入标志区域的OK/NG栏中。从而，虽然不能使用其冗余地址的数据区域，但通过检查标志数据区域可加以判定。

再者，虽然在本实施例中，以把示于图1的冗余地址数据单元部17和冗余存储单元部12作成一体的这种例子来加以说明的，但冗余地址数据单元部、冗余存储单元部及主体存储单元部中二个以上共用也好、全部共用也好，都可与上述完全同样地，能够以冗余存储单元部置换主体存储单元部的失效存储单元。

如上所述，由于在第1实施例中，预先明确分割了冗余存储单元部12和冗余地址数据单元部17，当其中一个区域存满时，超过其限度的失效存储器单元就不可能补救，而在本实施例中，在存储器区域23存满前，失效存储单元均可能补救，冗余补救的自由度变大。实施例9

示于图18的半导体存储器装置与实施例1相同。但，在本实施例中，主体存储单元部11及冗余存储单元部12，用示于图19的电路构成。又，冗余存储单元选择电路部16与冗余地址数据单元部17，分别用与示于图2及示于图3的相同电路构成。再者，示于图18的罗马数字(I)、(II)、(III)表示步骤的顺序。

示于图19的主体存储单元部11及冗余存储单元部12的电路由下述部分构成：用N沟道型MOS晶体管Qn701—Qn704、Qn711—Qn714和强介质电容器C701—C704、C711—C714构成的存储单元，由N沟道型MOS晶体管Qn731—Qn734和强介质电容器DC701—DC704构成的虚设单元；读出放大器SA0、SA1；及控制用MOS晶体管Qn741—Qn744，Qn751—Qn754。一个存储单元(例如由MOS晶体管Qn701和强介质电容器C701构成的存储单元)连接至位线BL0、字线WL0及单元板极CP0。其它存储单元也如图19所示，同样地连接到位线BL0，/BL0，BL1，/BL1、字线WL0，WL1，WL2，WL3及单元板极CP0、CP1。一个虚设单元(例如，由MOS晶体管Qn731和强介质电容器DC701构成的虚设单元)连接至位线BL0、字线DWL1及单元板极DCP0。其它虚设单元，如图19所示，也同样地连接到位线/BL0，BL1，/BL1、字线DWL0，DWL1及单元板极DCP0、DCP1。

增大位线间电位差的读出放大器SA0、SA1，受控制信号SAE0、SAE1控制；MOS晶体管Qn741—Qn744由虚设单元的复位信号DCRST控制；MOS晶体管Qn751—Qn754通过预充电位线的预充电信号BPM控制。

下面，就上述半导体存储器装置的驱动方法，参照图2、图19及图20进行说明。

接入电源后，首先使芯片启动信号CE为“L”，进行示于图20的步骤(I)，即进行冗余地址数据单元部17的数据读出动作。此时，冗余存储单元部使用时信号BLR为“H”，冗余存储单元部未使用时信号BLR为“L”。该动作与示于图4的定时中的动作基本相同，省略详细说明。此时的主体存储单元部11或冗余存储单元部12的状态为初始状态。预充电信号BPM和复位信号DCRST均为“H”，位线固定在地电位VSS且虚设单元的强介质电容器DC701、DC702、DC703、DC704全部是地电位VSS。

然后，进行步骤(II)的动作，即，进行自冗余地址数据单元部17向冗余地址单元选择电路部16读出第1地址数据的动作。

其次，进行步骤(III)的动作，即，进行主体存储单元部11或冗余存储单元部12的信息数据的读出动作。又，示于图20的步骤(III)的定时图，在选择冗余存储单元部12时，与自冗余存储单元部12读出信息数据的定时图对应；在不选择冗余存储单元部12时，与自主体存储单元部11读出信息数据的定时图对应。此时，如果字线WLO、DWLO及单元板极CP0、DCP0分别为“H”，则自存储单元的强介质电容器C701读出电荷至位线BL0；自虚设单元的强介质电容器DC702读出电荷至位线/BLO。进而，由各自的电荷和位线容量确定的电位差通过读出放大器增幅，自位线BL0输出信息数据。

在本实施例中，读出冗余地址并把它保持在冗余存储单元选择电路部16的第1锁存器电路后，进行自主体存储单元部11或冗余存储单元部12读出信息数据的动作。这与实施例5中采用图10说明的动作相应。

另一方面，读出冗余地址然后保持在冗余存储单元选择电路部16的第1锁存器电路中的步骤与自主体存储单元部11或冗余存储单元部12读出信息数据的步骤也可以同时进行，该动作与采用图11说明的动作相应。但是，这种情况下，电源一接入后，自冗余地址数据部17读出的冗余地址不被保持在冗余存储单元选择电路部16的第1锁存器电路中。为此，必须进行该保持。作为该保持方法，可采用如下的方法。

一般地，在DRAM之类的半导体存储器装置中，电源一接入后，称作哑循环的读出或写入动作多次重复。这里，在哑循环中，进行读出冗余地址然后保持在冗余存储单元选择电路部的第1锁存器电路中的动作。这个哑循环即为多次重复示于图20步骤1的动作。又，作为其它方法，也可以采用在电源接入后马上检测电源接入，然后多次重复图20的步骤(I)的动作这样的方法。

这样，在哑循环中或电源一接入后，通过把冗余存储单元部的选择或不选择信号保持在冗余存储单元选择电路的第1锁存器电路中的操作，使该信号在本次循环中完全地被保持在第1锁存器电路中。

本发明不限于上面叙述的各种实施例。在本发明的精神实质及其范围内的变换例子，全部包含在权利要求的范围内。

Claims (13)

1.一种半导体存储器装置包括：

主体存储单元部；

冗余存储单元部；

电气储存把所述主体存储单元部的一部分置换成所述冗余存储单元部的置换地址的、由半导体存储器组成的冗余地址数据单元部；

控制电路部；

冗余存储单元选择电路部；

其特征在于，所述冗余存储单元选择电路部保持自所述冗余地址数据单元部读出的第1地址数据；比较所述第1地址数据和通过所述控制电路部输入的、读出用或写入用的第2地址数据，从而选择所述主体存储单元部或所述冗余存储单元部。

2.如权利要求1所述的半导体存储器装置，其特征在于，所述冗余存储单元选择电路部包括锁存自所述冗余地址数据单元部读出的第1地址数据的第1锁存器电路。

3.如权利要求1所述的半导体存储器装置，其特征在于，进一步包括产生使所述冗余地址数据单元部动作的控制信号的动作信号产生电路。

4.如权利要求3所述的半导体存储器装置，其特征在于，所述动作信号产生电路由检测电源接入并产生动作信号的电源接入检测电路组成。

5.如权利要求1所述的半导体存储器装置，其特征在于，进一步包括存储标志数据的标志数据存储部，该标志数据表示已自所述冗余地址数据单元部读出第1地址数据。

6.如权利要求5所述的半导体存储器装置，其特征在于，进一步包括电源切断时检测电压降低的电压检测电路；所述标志数据存储部由第2锁存器构成且所述第2锁存器由来自所述电压检测电路的信号复位。

7.如权利要求5所述的半导体存储器装置，其特征在于，进一步包括复位信号产生电路；所述标志数据存储部由第2锁存器电路构成且所述第2锁存器电路由来自所述复位信号产生电路的信号复位。

8.如权利要求1所述的半导体存储器装置，其特征在于，所述主体存储单元部、所述冗余存储单元部及所述冗余地址数据单元部中，任二个以上的单元部设置在同一存储区域中且所述单元部的占有区域是可变的。

9.如权利要求8所述的半导体存储器装置，其特征在于所述同一存储区域具有存储标志数据的标志数据存储区域；该标志数据表示设置在所述同一存储区域内的单元部是主体存储单元部、冗余存储单元部及冗余地址数据单元部中的哪一个。

10.一种进行如权利要求2所述的半导体存储器装置中的所述冗余存储单元部的选择及非选择的方法，其特征在于，

读出电源接入后的最初数据时进行的步骤包括：

通过由所述控制电路输出的信号，读出存储在所述冗余存储单元部中第1地址数据的步骤；

把所述第1地址数据保持在所述冗余存储单元选择电路部的第1锁存器电路中的步骤；

把通过所述控制电路部输入的读出用或写入用的第2地址数据与所述第1地址数据，在所述冗余存储单元选择电路部比较，从而判定选择或不选择所述冗余存储单元部的步骤。

11.一种进行如权利要求2所述的半导体存储器装置中的所述冗余存储单元部的选择或非选择的方法，其特征在于，电源接入后的哑循环进行时的步骤包括下述步骤：

通过由所述控制电路输出的信号，读出存储在所述冗余存储单元部中的第1地址数据；

把所述第1地址数据保持在所述冗余存储单元选择电路部的第1锁存器电路中；

在所述冗余存储单元选择电路中，比较通过所述控制电路部输入的读出用或写入用的第2地址数据和所述第1地址数据，判定选择或不选择所述冗余存储单元部。

12.一种在如权利要求5所述的半导体存储器装置中读出和写入时，判定信息数据有效性的方法，其特征在于包括下述步骤：

分别自所述标志数据存储部、冗余地址数据单元部、主体存储单元部读出标志数据、第1地址数据、信息数据至所述控制电路部；

判定所述标志数据是置位状态还是非置位状态；

如果所述标志数据是置位状态，则判定由所述主体存储单元部读出的所述信息数据为有效；

如果所述标志数据不是置位状态，则判定所述信息数据无效，使所述标志数据为置位状态。

13.一种在如权利要求5所述的半导体存储器装置中读出及写入时，判定信息数据有效性的方法，其特征在于，包括下述步骤：

由所述标志数据存储部读出标志数据；

判定所述标志数据处于置位状态还是非置位状态；

如果所述标志数据不是置位状态，则自所述冗余地址数据单元部读出第1地址数据，读出所述标志数据置位后的信息数据；

如果所述标志数据是置位状态，则读出所述信息数据。

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