CN1118735C - 控制存储器时钟信号的计算机系统及其控制方法 - Google Patents

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Abstract

一种用于控制DIMM插槽的存储器时钟信号的计算机系统，包括用于控制66MHz或100MHz系统总线时钟信号生成的处理器，支持66MHz或100MHz系统总线时钟信号的DIMM存储器模块，用于生成66MHz或100MHz系统总线时钟信号的时钟发生器，时钟缓冲器，第一和第二系统控制器。其中，根据插入的存储器模块的类型，切断未使用的存储器模块插槽的时钟信号或切断正在使用的存储器模块插槽的未使用时钟信号。

Description

控制存储器时钟信号的计算机系统及其控制方法
技术领域
本发明涉及计算机系统，具体涉及控制存储器时钟信号的计算机系统及其控制方法。
背景技术
计算机系统的系统总线是CPU(中央处理单元)，存储器，和外围设备相互间传输数据的通道。例如，100MHz系统总线传输速度意味着数据以100MHz的速度传输。
意图提升系统总线速度的芯片组制造厂商指出目前的66MHz系统总线传输速度(以下称为“PC66”)跟不上CPU的发展速度。因此，Intel公司适应于CPU的快速发展开发出了100MHz的系统总线传输速度(以下称为“PC100”)。
即，PC100意味着系统总线传输速度被提升至100MHz。例如，PC100可被用于装有Intel 440BX芯片组和使用Pentium 350MHz和更高速度的高速CPU的主板上。
PC100有两个优点，一个是系统性能的提升。例如，66MHz系统总线的操作时间为66×106/秒。由于一次可以操作64比特而8比特相当于一个字节，因此传输速度为528MB/秒。另一方面，100MHz系统总线的操作时间为108/秒，因此传输速度为800MB/秒。事实上，数据传输速度提高了51％。
另一个优点是外围设备的稳定性。由于66MHz系统总线的处理速度太快，PCI(外围部件互连)总线工作在33MHz。因此，外围设备如图形卡和硬盘驱动器工作在33MHz。
如果系统总线的时钟频率由66MHz超频至100MHz，则PCI总线将工作在37.5MHz(即超出限定13％)。因此，由于超频可能会引起系统关闭等故障。
在100MHz系统总线中PCI总线以1/3时钟频率工作，使得33.3MHz满足PCI标准。尽管采用了高系统总线时钟频率，但可以稳定使用高速外围设备。而且，100MHz系统总线可以使用下一代高速CPU。
图1展示了装有如Intel Pentium II处理器或与之兼容的处理器(CPU)的计算机系统主板。主板控制所要输出的66MHz或100MHz的总线时钟。
参见图1，主板包括安装CPU的槽10和可插入主存储器模块的多个插槽20(22，24，和26)。
槽10为slot 1型，用于安装如Intel Pentium II处理器，并包括一个可安装冷却风扇的机构。
包括3或4个插槽的插槽20是用于扩展主存储器的连接器。每个插槽22，24，和26中可插入DIMM(双列直插式存储器模块)。适合66MHz或100MHz系统总线速度的存储器总线时钟信号被输入DIMM中，然后执行信号的写/读操作。
计算机系统还包括BIOS(基本输入/输出系统)50，用于通过POST(开机自检)确定是否插入了主存储器，一个HOST TO PCI桥接控制器30，和一个PCI TO ISA桥接控制器40。
图2展示了图1所示计算机系统的结构。
参见图2，包含主板的计算机系统通过BIOS ROM(基本输入/输出系统只读存储器)50的处理程序确定是否安装了存储器模块，然后切断DIMM插槽20中没有安装存储器模块的插槽的存储器总线时钟信号。
例如，CPU12是Intel Pentium II处理器并包括内部高速缓存存储器14。
CPU12还包括位于HOST总线和PCI总线之间的HOST TO PCI桥接控制器30，和位于PCI总线和ISA桥接控制器之间的PCI TO ISA桥接控制器40。例如，HOST TO PCI桥接控制器30为具有HOST TOPCI接口，存储器控制器，和AGP(加速图形端口)控制器等功能的Intel 440BX芯片组。例如，PCI TO ISA桥接控制器40为具有PCI-ISA接口，IDE控制器，和USB控制器等功能的Intel PIIX4E芯片组或与之兼容的芯片组。
CPU12根据插入的存储器模块的总线速度输出控制信号100_66#，用于选择66MHz或100MHz系统总线时钟信号。然后，时钟发生器18响应控制信号100_66#向HOST TO PCI桥接控制器30输出66MHz或100MHz的HOST时钟信号BXCLK。然后，HOST TO PCI桥接控制器30向每个存储器模块插槽20(22，24和26)分别输出第一至第四存储器时钟信号CLK0-CLK3。
当计算机系统接通电源后，在BIOS50的POST期间CPU确定存储器模块是否插入存储器模块插槽20中及其插入时间。
此时，使能存储器模块插槽20的全部第一至第四存储器时钟信号CLK0-CLK3，禁止被确定为没有插入存储器模块的存储器模块插槽的存储器时钟信号CLK0-CLK3。第一至第四存储器时钟信号CLK0-CLK3根据系统总线传输速度被输出至每个存储器模块插槽。
在常规计算机系统中，时钟信号被不断地提供给存储器DIMM插槽中的空插槽或，如上所述，尽管切断了未使用的DIMM插槽的存储器时钟信号，但仍继续提供正在使用的插槽的未使用存储器时钟信号。其结果为，所述常规计算机系统受到EMI(电磁干扰)。
发明内容
因此本发明的目的之一是提供一种计算机系统，该计算机系统可以切断计算机系统中未使用的存储器模块插槽的时钟信号和正在使用的存储器模块插槽的时钟信号中的未使用的时钟信号。
本发明的另一个目的是提供一种用于控制计算机系统存储器时钟信号的方法。
依照本发明，一种包括用于输出控制信号以生成第一或第二总线时钟信号的处理器，和至少一个存储器模块的计算机系统包括：第一系统控制器，从存储器模块中读取主数据然后输出与存储器数据对应的设置数据；时钟发生器，根据控制信号输出与设置数据对应的第一或第二HOST时钟信号；第二系统控制器，根据第一或第二HOST时钟信号，输出作为存储器模块的存储器时钟信号参考的第一或第二参考时钟信号；和一个时钟缓冲器，用于接收第一或第二参考时钟信号然后将与设置数据对应的第一至第四存储器时钟信号输出至存储器模块。如果，存储器模块为单面型存储器模块，那么时钟缓冲器通过所述设置数据切断第一至第四存储器时钟信号中单面存储器模块未使用的存储器时钟信号。
在优选实施例中，第一系统控制器通过SM(系统管理)总线传输存储器数据和设置数据。
在优选实施例中，时钟发生器和时钟缓冲器包括用于存储设置数据的寄存器。
在优选实施例中，如果存储器模块为单面型存储器模块，则当输入第一参考时钟信号时，时钟缓冲器禁止第二存储器时钟信号和第四存储器时钟信号，且当输入第二参考时钟信号时，时钟缓冲器禁止第三存储器时钟信号和第四存储器时钟信号。
依照本发明，用于控制计算机系统至少一个DIMM(双列直插式存储器模块)的存储器时钟信号的方法包括以下步骤：
使能所有存储器插槽的第一至第四存储器时钟信号，确定存储器模块是否被插入使能的存储器插槽的某个插槽中；
如果存储器模块被插入其中，则确定插入的存储器模块的类型；
如果存储器模块为双面型存储器模块，则保持使能的第一至第四存储器时钟信号；
如果存储器模块为单面型存储器模块，则确定存储器模块的总线速度是第一速度还是第二速度；
如果总线速度是第一速度，则禁止第一至第四存储器时钟信号中与存储器模块第二速度对应的存储器时钟信号；
如果总线速度是第二速度，则禁止第一至第四存储器时钟信号中与存储器模块第一速度对应的存储器时钟信号。
在优选实施例中，如果存储器模块没有被插入其中，则禁止相应存储器模块插槽的第一至第四存储器时钟信号。
因而，微处理器通过执行BIOS(基本输入/输出系统)的程序确定存储器模块是否被插入存储器模块插槽，然后通过一系统控制器读取存储器模块中的存储器数据。接着，微处理器将读取的数据存储在时钟发生器和时钟缓冲器中。其结果，将根据第一或第二系统总线时钟信号和存储器模块的类型来控制所插入存储器模块的未使用时钟信号。
附图说明
通过参照附图具体说明其优选实施例，本发明的上述目的和优点将变得更为明显，其中：
图1为展示常规计算机系统主板的立体图；
图2为展示图1所示计算机系统结构的方框图；
图3为展示依照本发明的计算机系统结构的方框图；
图4为展示依照图3所示计算机系统时钟信号通路结构的方框图；
图5为展示DIMM(双列直插式存储器模块)的立体图；
图6A为适用于66MHz系统总线时钟的单面型存储器模块的剖视图；
图6B为适用于100MHz系统总线时钟的单面型存储器模块的剖视图；
图6C为适用于66/100MHz系统总线时钟的双面型存储器模块的剖视图；
图7为图3所示时钟发生器的详细电路图；
图8为图3所示时钟缓冲器的详细电路图；
图9为图3所示存储器模块插槽的详细电路图；
图10为展示未使用的存储器模块插槽的存储器时钟信号和正在使用的存储器模块插槽的未使用存储器时钟信号控制过程的流程图；和
图11为展示图10所示一个存储器模块插槽的存储器时钟信号控制过程的流程图。
具体实施方式
现参照附图3-11并结合本发明的优选实施例具体说明该方法。
参见图3，计算机系统100包括CPU(中央处理单元)102，主存储器110，和BIOS(基本输入/输出系统)116。
包括内核104和二级缓存106的CPU102输出控制信号100_66#，用于选择输出66MHz或100MHz的系统总线时钟信号。
主存储器110被插在存储器模块插槽120，122和124中，且至少有一个DIMM被插在上面。每个插槽有一个存储体，大致包括3或4个插槽。
计算机系统100包括第二系统控制器，即HOST TO PCI桥接控制器108，第一系统控制器，即PCI TO ISA桥接控制器114，时钟发生器126，和时钟缓冲器130。
位于计算机系统100的HOST总线和PCI总线之间的HOST TOPCI桥接控制器108具有HOST TO PCI接口，存储器控制器，AGP(加速图形端口)控制器，多个时钟信号，和检测控制的功能。而且，HOSTTO PCI桥接控制器108从时钟发生器126接收与PC66或PCI00对应的HOST时钟信号BXCLK，然后向时钟缓冲器130输出参考时钟信号DCLK0。
位于PCI总线与ISA总线之间的PCI TO ISA桥接控制器114包括PCI TO ISA接口，IDE控制器，USB控制器，和SM总线控制器。相应地，PCI TO ISA桥接控制器114通过SM总线读取存储器模块中的存储器数据，然后向时钟缓冲器130和时钟发生器126输出与存储器数据对应的设置数据。
图5所示存储器模块200的ROM(EEPROM)204中储存的存储器数据，包括RAM 202的容量和定时(如，CAS定时和RAS定时)。
图5所示被插在存储器模块插槽120，122和124中的存储器模块200，包括用于写和读数据的RAM 202和用于储存如存储器容量和定时等存储器数据的ROM(EEPROM)204。存储器数据支持由Intel公司制定的SPD(串行存在位侦测)(serial presence detect)规范，并通过计算机系统100的SM总线向PCI TO ISA控制器114传输共用SM数据和时钟信号。
再参见图3，时钟发生器126包括寄存器128，用于储存来自PCITO ISA桥接控制器114的与存储器模块中的存储器数据对应的设置数据。接着，时钟发生器126响应来自于CPU 102的控制信号100_66#，然后向HOST TO PCI桥接控制器108输出HOST时钟信号BXCLK(BXHCLK和BXPCLK)，并输出对于每项系统操作都很必要的CPU时钟信号CPU CLK和PCI时钟信号PCI CLK。
时钟缓冲器130包括寄存器132，用于储存来自PCI TO ISA桥接控制器114的与存储器模块中的存储器数据有关的设置数据。接着，时钟缓冲器130接收来自于HOST TO PCI桥接控制器108的参考时钟信号DCLK0，然后根据设置数据向每个存储器模块插槽120，122，和124输出第一至第四存储器时钟信号CLK0-CLK3。
参见图4，计算机系统100支持66/100MHz的系统总线传输速度。相应地，CPU 102和主存储器110支持66/100MHz的系统总线速度。
如果接通计算机系统100的电源，则CPU 102由BIOS 116控制，然后向时钟发生器126输出一个用于选择PC 66系统时钟信号或PC100系统时钟信号的控制信号100_66#。接着，CPU 102通过BIOS 116的处理程序确定存储器模块是否被插入存储器模块插槽120，122，和124中以及插入其中的存储器模块的类型。
此时，PCI TO ISA桥接控制器114通过SM总线读取存储在插入的存储器模块的ROM中的存储器数据，然后把与存储器数据对应的设置数据存储到时钟发生器126和时钟缓冲器130的寄存器128和132中。然后，时钟发生器126响应控制信号100_66#，然后向HOST TO PCI桥接控制器108输出与系统时钟信号对应的HOST时钟信号BXCLK。HOST TO PCI桥接控制器108响应HOST时钟信号BXCLK，然后向时钟缓冲器130输出参考时钟信号DCLK0。相应地，时钟缓冲器130通过存储在内部寄存器132中的设置数据向每个存储器模块插槽120，122，和124输出第一至第四存储器时钟信号CLK0-CLK3。而且，时钟缓冲器130切断空存储器模块插槽的时钟信号。
如图6A-6C所示，存储器模块200被分为单面型存储器模块200a和200b和双面型存储器模块200c。所述单面型存储器有许多形式，例如66MHz单面型存储器模块和100MHz单面型存储模块，66MHz单面存储器模块200a通过输入前面的第一时钟信号CLK0和第二时钟信号CLK1，并切断后面的第三时钟信号CLK2和第四时钟信号CLK3工作。100MHz单面存储器模块200b通过输入前面的第一时钟信号CLK0和第三时钟信号CLK2，并切断后面的第二时钟信号CLK1和第四时钟信号CLK3执行写/读操作。双面型存储器模块200c通过与66/100MHz存储器总线速度无关地输入第一至第四时钟信号CLK0-CLK3工作。
参见图7，时钟发生器126接收来自于CPU 102的用于选择系统总线时钟信号的控制信号100_66#。并且，时钟发生器126通过SM总线接收来自于PCI TO ISA桥接控制器114的存储器数据SMBDATA和SMBCLK，然后将数据SMBDATA和SMBCLK存入寄存器128。相应地，适合于66MHz或100MHz系统总线时钟信号的HOST时钟信号BXCLK被输出到HOST TO PCI桥接控制器108中，并输出CPU时钟信号CPU CLK(CPU0和CPU1)和PCI时钟信号PCIF-PCI6。
参见图8，时钟缓冲器130通过SM总线接收来自于PCI TO ISA桥接控制器114的存储器数据SMBDATA和SMBCLK，然后将数据SMBDATA和SMBCLK存入寄存器132。而且，时钟缓冲器130接收来自于HOST TO PCI桥接控制器108的与66MHz或100MHz系统总线时钟信号对应的参考时钟信号DCLK0。从而，插入的存储器模块对应于66/100MHz的单面型或双面型存储器模块，然后向存储器模块插槽120，122和124输出第一至第四时钟信号CLK0-CLK3(DCLK[11：0])。
图9展示了存储器模块插槽120或122或124的电路，并示出从时钟缓冲器130和PCI TO ISA桥接控制器114接收第一至第四时钟信号CLK0-CLK3，共用SM数据SMBDATA，和时钟信号SMBCLK通过SM总线传输。
参见图10，如果在步骤S300中的系统100接上电源，则BIOS 116使能第一至第三DIMM存储器模块插槽120，122，和124的时钟信号CLK0-CLK3。在步骤S310中，根据存储器模块是否被插入第一DIMM存储器模块插槽120，控制相应的时钟信号CLK0-CLK3。然后，控制第二存储器插槽122和第三存储器插槽124的时钟信号CLK0-CLK3。也就是说，根据确定插入的存储器模块是否支持系统总线以及存储器模块是单面的还是双面的存储器模块，来控制每个存储器模块插槽的第一至第四时钟信号CLK0-CLK3。
参见图11，在步骤S340中，本发明确定存储器模块是否被插入使能第一至第四存储器时钟信号CLK0-CLK3的存储器模块插槽120或122或124中。如果未被插入，则步骤S340转至步骤S352。在步骤352中，禁止所有第-至第四时钟信号CLK0-CLK3。如果被插入，则步骤S340转至步骤S342。在步骤S342中，本发明确定插入的存储器模块是否为单面型存储器模块。
如果存储器模块为双面型存储器模块，则不管存储器总线时钟速度是多少，保持被使能的第一至第四时钟信号CLK0-CLK3。如果存储器模块为单面型存储器模块，则步骤S342转至步骤S346，所述时钟缓冲器通过设置数据切断第一至第四存储器时钟信号中所述单面存储器模块未使用的存储器时钟信号。在步骤S346中，本发明确定插入的存储器模块是否支持100MHz的存储器总线速度。如果支持，则在步骤S348中禁止不用于100MHz存储器总线时钟速度的时钟信号。即，禁止第二时钟信号CLK1和第四时钟信号CLK3。如果不支持(即，支持66MHz存储器总线时钟速度)，则步骤S346转至步骤S350。在步骤S350中，禁止不用于66MHz存储器总线时钟速度的时钟信号。即，禁止第三时钟信号CLK2和第四时钟信号CLK3。
本发明的计算机系统不仅切断了未使用的存储器模块插槽的时钟信号，还切断了插入的存储器模块的时钟信号，以此排除EMI(电磁干扰)。
在不脱离其精神及必要特征的情况下，本发明可以按其它的特定形式实施。上述实施例从各方面来说都只应被当作是说明性的而不是限制性的。因此，对本发明范围的指定依赖于附加权利要求而不是依赖于前面的说明。

Claims (6)

1.一种计算机系统，包括：用于输出控制信号以生成第一或第二总线时钟信号的处理器；至少一个存储器模块；第一系统控制器；时钟发生器；和第二系统控制器，包括：
时钟缓冲器，用于接收来自第二系统控制器的第一或第二参考时钟信号，然后将与来自第一系统控制器的设置数据对应的第一至第四存储器时钟信号输出至所述存储器模块，
其中，第一系统控制器从所述存储器模块读取主数据，然后输出与所述主数据对应的设置数据，时钟发生器响应于所述来自处理器的控制信号，输出与所述设置数据对应的第一或第二HOST时钟信号，第二系统控制器响应于来自时钟发生器的所述第一或第二HOST时钟信号输出第一或第二参考时钟信号；如果所述存储器模块是单面型存储器模块，所述时钟缓冲器通过所述设置数据切断所述第一至第四存储器时钟信号中所述单面存储器模块未使用的存储器时钟信号。
2.如权利要求1所述的计算机系统，其特征在于所述第一系统控制器通过系统管理总线传输所述存储器数据和所述设置数据。
3.如权利要求1所述的计算机系统，其特征在于所述时钟发生器和所述时钟缓冲器包括用于储存所述设置数据的寄存器。
4.如权利要求1或3所述的计算机系统，其特征在于如果所述存储器模块为单面型存储器模块，则所述时钟缓冲器，
当输入所述第一参考时钟信号时，禁止所述第二存储器时钟信号和所述第四存储器时钟信号，和
当输入所述第二参考时钟信号时，禁止所述第三存储器时钟信号和所述第四存储器时钟信号。
5.一种控制计算机系统的方法，用于控制至少一个双列直插式存储器模块的存储器时钟信号，包括以下步骤：
使能到所有存储器插槽的第一至第四存储器时钟信号；
当确定所述存储器模块已经被插入到插槽中时，确定是否是存储器模块；
如果所述存储器模块是双面型存储器模块，保持所述被使能的第一至第四存储器时钟信号；
当所述存储器模块是单面型存储器模块时，确定所述存储器模块的总线速度是第一速度还是第二速度；
如果所述总线速度被确定为所述第一速度，禁止所述第一至第四存储器时钟信号中的与所述存储器模块的所述第二速度对应的存储器时钟信号；以及
如果所述总线速度被确定为所述第二速度，禁止所述第一至第四存储器时钟信号中的与所述存储器模块的所述第一速度对应的存储器时钟信号。
6.如权利要求5所述的方法，其特征在于如果所述存储器模块没有被插入其中，则禁止相应存储器模块插槽的所述第一至第四存储器时钟信号。
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