CN1138276C - 用可变栅电压读出存储器的状态 - Google Patents

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Abstract

一种用来读出存储阵列(214)中浮栅存储单元的状态的方法和设备。由于其稳定性和准确性、读出设备(220)可用来读出多位浮栅存储单元的状态。存储单元的状态借助于向浮栅存储单元的顶栅施加一个可变栅压并将单元电流同固定参考电流进行比较而被读出。一个电路探测单元电流何时等于参考电流。当二电流相等时，可变栅压的值就表明存储单元的状态。对于一个实施例，模数转换器(210)将可变栅压转换成数字值，当二电流相等时，此数字值被锁定。被锁定的数字值表明了存储单元的状态。对此实施例，斜波电压或其它适当的可变电压可用作可变栅压。对另一实施例，数模转换器被用来产生可变栅压。

Description

用可变栅电压读出存储器的状态
本发明一般涉及到存储阵列中存储单元状态的读出。更确切地说，本发明涉及到借助于将可变栅电压加于单元的栅极并检测产生与固定参考电流相等的单元电流的栅电压来读出每单元储存有多个位的快速存储单元的状态。
已知有各种类型的现有技术浮栅存储器，例如可擦可编程只读存储器(“EPROM”)、电可擦可编程只读存储器(“EEPROM”)以及快速电可擦可编程只读存储器(“快速EEPROM”)。一种现有技术的快速存储器工艺是加州Santa Clara英特尔公司的ETOXTMII工艺。图1A示出了英特尔公司的一种现有技术ETOXTMII快速存储单元10。现有技术快速存储单元10有一个顶栅12、一个浮栅14、一个源16和一个漏18。源16和漏18存在于衬底20之中。衬底20被接地。快速存储单元10由一个单一晶体管组成。图1B示出了用来代表电路图中快速存储单元10的符号性表示。
再参照图1A，浮栅14被用来储存电荷。快速存储单元10的逻辑态取决于储存在浮栅14上的电荷量。在编程过程中，借助于所知的热电子注入机制，电子被置于浮栅14上。在擦除过程中，借助于所知的隧穿机制，电子被从浮栅14清除。源16包含一个n+顶区和一个n底区，合起来产生一个能承受擦除过程中的高源电压的缓变结。
图1C示出了快速存储单元10的某些电流与电压特征。曲线32是浮栅14储存电荷很小或没有(即单元处于擦除态)时，快速存储单元10的I-V特性。在这种状态下，快速存储单元10被认为储存着逻辑1。曲线34是浮栅14储存相当多电荷时，快速存储单元10的I-V特性。在这种状态下，快速存储单元10被认为储存着逻辑0。曲线32和34表明储存在浮栅14上的电荷使存储单元10的I-V特性向右移。换言之，储存在浮栅14上的电荷提高了快速存储单元10的阈值电压。
在读取或检验操作中都要读出(即检测)存储单元的逻辑态。读取操作读取储存于单元中的数据以便传送给另一单元。检验操作在编程之后读取储存在单元中的数据，以验证此单元已被编程为恰当的状态。读出是确定存储单元逻辑态或储存在存储单元中的数据的过程。参考曲线36是可用来读出快速存储单元10的状态的一个快速参考单元的I-V特性。若快速存储单元10的漏电流大于快速参考单元的漏电流(相当于参考曲线36左边的快速存储单元10的I-V特性)，则读得逻辑1。若快速存储单元10的电流小于快速参考单元的电流(相当于参考曲线36右边的快速存储单元10的I-V特性)，则读得逻辑0。典型的现有技术市售快速存储器件在每一个快速存储单元中只储存逻辑0和逻辑1这二个逻辑态(即每个单元一位)，这部分地是由于难于准确编程和读出浮栅14上电荷的中间数量。
图1A示出了一种用来读出快速存储单元10的逻辑态的现有技术结构。对于读出，漏电压VD设定为约1.0V，源16接地，顶栅电压VTG设定为5.0V左右的一个固定电压(供电电压VCC通常用作此固定电压)。对漏电流进行读出以确定快速存储单元10是储存着逻辑0还是逻辑1。高的漏电流(表明浮栅10上很少或没有电荷)表示逻辑1，而低的漏电流(表明浮栅14上有相当多的电荷)表示逻辑0。
图2A示出了一个用来读出快速存储单元48的逻辑态的现有技术读出电路40。快速存储单元48是快速存储单元阵列的一个单元。读出电路40包括一个第一系列串联连接的n型晶体管，此系列包含一个负载晶体管42、一个级联晶体管44和一个列选择晶体管46。在第一晶体管系列的末端是已被快速存储阵列的恰当列和行选择线选定用于读出的快速存储单元48。包括级联晶体管44和反馈倒相器45的一个漏偏置电路47，使负载晶体管42隔离于选定的快速存储单元48，并在快速存储单元48的漏处建立一个约为1.0V的恒定的漏偏压。约为5.0V的固定电压VCC被加于快速存储单元48的顶栅，使电流I1在快速存储单元48中流动且流过第一晶体管系列。电流I1的幅度是快速存储单元48逻辑态的函数(即储存在快速存储单元48浮栅上的电荷量的函数)。电流I1根据图2B所示负载晶体管42的I-V特性，在节点SEN150处建立一个电压。
再参照图2A，将节点SEN150处的电压VSEN1与第二晶体管系列在节点REF60处建立的参考电压VREF进行比较。第二系列的串联连接的n型晶体管包括一个负载晶体管52、一个级联晶体管54和一个参考选择晶体管56，它们分别与第一系列的相应晶体管一样。快速参考单元58被耦合到第二晶体管系列的末端，且通常被充电到具有相似于图1C中曲线36的参考特性。包括级联晶体管54和反馈倒相器55的漏偏置电路57，使负载晶体管52隔离于快速参考单元58，且在快速参考单元58的漏处建立一个约为1.0V的恒定的漏偏压。快速参考单元58中的电流被转换成节点REF60处的参考电压VREF。微分放大器62将VSEN1与VREF进行比较以确定快速存储单元48的状态。若检测到VsEN1大于VREF，则表明逻辑态0。若检测到VSEN1小于VREF，则表明逻辑态1。
现有技术的读出电路40适合于快速读出分隔得很远的状态，但在需要读出离得很近的状态时存在着很大的问题。VSEN1的电压范围通常设计成约1.5-3.0V。节点SEN150上的低端电压受到要保持微分放大器62处于其工作范围且保持快速存储单元48上恒定的漏偏压这一实际关系的限制。节点SEN150上的高端电压受到VCC、负载晶体管42的压降Vt以及微分放大器的共态抑制的限制。图2B示出了节点SEN150上电压VSEN1与电流I1的函数关系。典型的二态(即一位)存储单元规定逻辑态对应于相当于图中数字1和4的I1和VSEN1。对于二种状态，对应于数字1和4的VSEN1电压差相当大。四态(即二位)存储单元可规定四个逻辑态(诸如11、10、01和00)对应于数字1-4。由于有四个态，故邻近的VSEN1电压之间的电压差小得多，致使逻辑态的读出更为困难。
在存储单元阵列中，当多个位存储在存储单元中时，其它的问题增大了用现有技术读出电路40来读出状态的困难。典型的市售快速存储器件在存储阵列中包含数百万个快速存储单元。由于制造过程中的加工条件不理想，阵列上的单个存储单元具有各不相同的特性。单元特性的变化、电源电压的起伏、阵列中对温度敏感性的不同以及阵列中跨导的改变，都会引起VSEN1电压变得偏离理想值。为了允许这些改变，对每一状态规定一个数值范围。换言之，每个状态有一个状态宽度以考虑影响读出的各种改变。此状态宽度部分地确定了一个存储单元能够储存多少个状态。
对状态宽度有影响的一个因素是电源电压的起伏。电源电压在规定的容许范围内随时间变化。例如，5.0±5％的电源电压可随时间在4.75和5.25V之间起伏。若编程过程中的电源电压不同于存储单元读出过程中的电压，则读得的状态会偏离其理想值。
另一个对状态宽度有影响的因素是存储阵列中单元和单元之间在温度敏感性方面的改变。随着温度升高，电子迁移率μe降低，且阈值电压VtFG也降低。借助于检验方程1，可理解单个快速存储单元上温度改变的影响。 I D ∝ q μ e Cox Z eff L eff ( V FG - V iFG ) x 对一个非常靠近电源电压(亦即浮栅被充电到接近电源电压)的状态，(VFG-VtFG)非常小，使VtFG的改变主导着温度效应。因此，此时温度的上升使VtFG下降且ID上升。对于一个远离电源电压的状态，由于(VFG-VtFG)大，故温度效应由μe占主导。因此，此时温度的上升使ID下降。换言之，温度的上升使读出过程中具有大的漏电流的单元中的漏电流下降，而使读出过程中具有小的漏电流的单元中的漏电流上升。于是，在现有技术的读出电路中，温度对阵列各单元的影响对其编程状态的依赖就不同。即使对于编程成相同状态的单元，对温度改变的敏感性也存在单元到单元的改变。所以，温度的改变也影响对状态宽度的贡献。
另一个对状态宽度有影响的因素是存储阵列上各单元跨导的变化。快速存储单元之类的场效应器件的跨导由式2定义。 g m = q μ e z eff L eff 由于制造过程中的工艺条件不理想，单个单元(一个典型的存储阵列中有数百万个)的宽度与长度(Zeff和Leff)发生变化。引起的跨导变化使阵列中的单个单元具有不同的I-V特性。
总之，电源变化、温度效应、温度效应的变化以及跨导的变化，都对状态宽度有影响。由于这些因素要求相当大的状态宽度，且现有技术读出电路40在读出节点SEN150上具有相当窄的1.5-3.0V的读出范围，故难以采用现有技术电路40来读出多位存储单元。
本发明的目的是提供一种借助于将可变栅压加于存储单元并读出在单元的电流基本等于一个固定的参考电流时的存储单元状态，从而读出浮栅存储单元状态的方法和设备。
本发明的另一目的是在基本相同的存储单元的条件下读出存储单元阵列中单个存储单元的状态，亦即在基本相同的单元的电流和有效栅压(有效VG-Vt)的情况下读出单个存储单元。
本发明的又一目的是降低存储单元状态读出对温度、电源电压和跨导变化的敏感性。
本发明的另一目的是读出多位存储单元的状态。
描述了一种用来确定编程成多个状态中的一个状态的存储单元的状态的设备。此设备包括一个用来将可变电压加于存储单元的电路。此存储单元产生一个正比于可变电压的单元电流。另一电路产生一个固定的参考电流。单元电流和固定的参考电流被输入到一个检测单元电流何时基本上等于固定参考电流的电路。另一电路根据单元电流基本上等于固定参考电流时的可变栅压的值而确定存储单元的状态。
从附图及下列详细描述中，本发明的其它目的、特点和优点将变得明显。
本发明用举例的方法来加以说明，且不局限于这些附图的指标，在这些附图中，相似的参考号表示相似的元件。
图1A是被读出的现有技术快速存储器的剖面图。
图1B是诸如图1A的快速存储单元之类的浮栅存储单元的电路符号。
图1C示出了图1A快速存储单元的某些电流和电压特性。
图2A是现有技术读出电路的电路图。
图2B是图2A电路中节点SEN150处电压与电流I1的函数关系图。
图3A示出了对状态宽度能够有影响的一些因素。
图3B示出了进入四种状态(状态0、1、2和3)的浮栅存储单元的I-V特性的定位。
图4A是用来借助于施加可变栅压而读出存储单元状态的电路的电路图。
图4B是图4A读出电路88中节点SEN282处电压与电流I2的函数关系图。
图5A是利用数模(D/A)转换器来产生可变栅压(VGV)的读出电路的方框图。
图5B示出了D/A转换器产生的阶梯电压。
图6是用来借助于施加可变栅压而读出存储单元状态的另一个电路的电路图。
图7A是采用斜波电压和模数(A/D)转换器的读出电路的方框图。
图7B示出了一个典型的斜波电压。
图8是一种可用作图7A部分读出电路180的A/D转换器的电路图。
图9是用来借助于施加可变栅压而读出浮栅存储单元状态的方法的流程图。
提高浮栅永久性存储器件(诸如快速存储器件)储存密度的一种方法是在单个存储单元中储存多个位。由于浮栅能够储存范围很广的电荷值(由单个电子的电荷量化的)，故不同的电荷量可用来代表存储单元的不同状态。然后可将这些不同的状态看作位图以产生多位储存元件。例如，16态(在浮栅上的16个独特的电荷值)可用来代表二进制数据的四个位。这样一种器件就是一种四位存储单元。
实际的考虑限制着浮栅存储单元中可容易地编程并读出多少个状态。每个态被指定一个数值范围即态宽度以考虑各种不理想因素。图3A示出了对读出电路的状态宽度能够有影响的一些因素。图3A的状态宽度包括状态位置宽度、干扰机制、电源和gm变化、温度效应、参考修整误差以及读出误差等因素。状态位置宽度是在对状态进行编程时由噪音、电源电压变化等所造成的误差。干扰机制是由电子进出阵列单元或参考单元的浮栅的泄漏而造成的误差。电源和gm变化是引起读出误差的电源电压和单元间跨导的改变。温度效应是单元漏电流温度依赖关系造成的误差。参考修整误差是修整(或设定)参考单元数值过程中的误差。最后，读出误差是读出电路的偏离和不准确性所造成的误差。
为了读出，必须将多个状态分配给一定的区域。窗口预筹是分配状态窗口，把擦除态(浮栅上无电荷)与最高编程态之间的差距分配给中间状态。准确而可靠地读取所要求的状态宽度以及状态窗口的宽度部分地确定了窗口预筹中可定义多少个状态。因此，状态宽度和状态窗口部分地确定了每个存储单元能够可靠地编程和读出多少位。
图3B示出了四态(状态0-3)快速存储单元I-V特性的分配，每单元提供二位储存。回想一下，储存在快速存储单元浮栅上的电子的作用是使单元的I-V特性曲线移向给定栅压下的低电流(向右)方向。I-V特性64、66和68是参考曲线，它们代表读出中所用的三个快速参考单元的特性。阴影区69确定了各状态的状态位置宽度。间隙65确定了参考特性和邻近状态位置宽度之间的最小分隔。间隙65对应于状态位置之外的上述状态宽度因子。
在读出过程中，将被读出的快速存储单元的特性与参考特性64、66和68进行比较，以确定单元的状态。一种现有技术电路将一固定的栅压加于单元并读出漏电流以确定快速存储单元的状态。与这一现有技术相反，本读出电路将一可变栅压(VGV)加于单元并探测产生与参考电流IREF相等的单元电流的栅电压。探测到的栅电压表示被读快速存储单元的状态。在图3B中，用水平IREF电流线67和四个对应于状态0-3的顶栅电压范围，示出了发生读出时的参考电流以及探测到的栅压的状态意义。注意，在本读出电路中，所有的单元都在相同的条件即在相同的漏电流和有效栅压(有效VG-Vt)下被读出。
图4A是用来借助于施加可变栅压而读出浮栅存储单元状态的读出电路88的电路图。读出电路88包括一个参考电流发生电路87，它包含一个P型晶体管70、一个漏偏置电路71和一个快速单元72。P型晶体管70的源连接于电源电压VCC，其栅连接于其漏。P型晶体管70的漏连接于漏偏置电路71。漏偏置电路71连接于快速单元72的漏。快速单元72的栅连接于固定的参考电压VREF，其源接地。以这种方式连接，参考电流发生器就产生一个固定的参考电流IREF。为了将电流IREF修整成特定数值，可调节储存在快速单元72浮栅上的电荷。
读出电路88还包括四个串联连接的晶体管：一个P型负载晶体管74、一个n型级联晶体管76、一个n型列选择晶体管78和一个已被选定用于读出的快速存储单元80。负载晶体管74的源连接于电源VCC，而快速存储单元80的源接地。负载晶体管74的栅在晶体管70的漏处连接于参考电流发生器电路87。负载晶体管74的漏连接于节点SEN2 82。对于一个实施例，晶体管70和74以及快速单元72和80分别设计成具有相同的特性。
包括级联晶体管76和反馈倒相器75的漏偏置电路77，使负载晶体管74隔离于选定的快速存储单元80，并在快速存储单元80的漏处建立一个约为1.0V的恒定的漏偏压。晶体管78的栅连接于选择用来读出的快速存储阵列的具体列的列选择信号。行选择器件(未示出)选择被选定列上的一个具体的快速存储单元。
可变栅压(VGV)被加于快速存储单元80的栅，在快速存储单元80中产生一个电流I2。对于一个实施例，使用了从0V增加的可变栅压。对其它的实施例，使用了其它类型的可变栅压。电流I2也流过根据图4BI-V特性在节点SEN2 82处产生电压VSEN2的负载晶体管74。如图4B所示，当可变栅压使电流I2基本上等于参考电流IREF时，在节点SEN282处就发生急剧的电压跃变。
再参照图4A，节点SEN282连接于倒相器84(其输出连接于锁存器86的启动输入)的输入。锁存器86的数据输入被连接以接收可变栅压的数字值。锁存器86响应于单元电流I2基本上与参考电流IREF相同时产生的节点SEN282上的电压跃变而将可变栅压的数字值锁定。此被锁定的数字值就代表着存储单元80的被读出的状态。
总之，读出电路88的操作如下。产生固定的参考电流IREF。将可变栅压加于快速存储单元80的栅，在单元80中建立电流I2。电流I2流过根据图4B特性在节点SEN282处建立一个电压的负载晶体管74。当单元电流I2基本上等于电流IREF时，在节点SEN282处就发生从大约VCC(一般为5.0V)到大约0.0V的非常陡峭的电压跃变。此电压跃变使锁存器86将可变栅压的数字值锁定。储存在锁存器86中的VGV数字值就代表了快速存储单元80的状态。
一个优点是读出电路88有助于改善状态读出的准确性。在探测到参考电流时发生的陡峭的电压跃变提供了相同条件下对各单元的准确读出。由读出电路88提供的准确读出允许较小的状态宽度。
读出电路88的另一优点是参考电流IREF(由此发生状态读出)可选成比较对温度无关，从而提供与温度基本上无关的读出。如在场效应器件(诸如快速存储单元)背景中所解释的那样，在低的漏电流下，温度的升高引起漏电流增大，但在高的漏电流下，温度的升高引起漏电流降低。在一个中间的漏电流下，相反的温度效应彼此抵消，就使存储单元特性基本上与温度无关。对于一个实施例，读出电路88的参考电流被选成读出发生于单元漏电流基本上与温度无关的时候。对于一个实施例，发现约为10-20μA的参考电流IREF可提供基本上与温度无关的读出。与温度无关的读出由于温度效应被减为最小，可使状态宽度减小。
读出电路88的另一优点是有助于将对电源电压起伏的敏感性减为最小。负载晶体管74的跨导gm较小，意味着电源电压变化被较低的跨导gm放大。此外，发生读出时的参考电流可选择成使跨导变化的影响减为最小。于是，减轻了对跨导的考虑，使状态宽度得以减小。
由读出电路88所提供的改进读出准确性、与温度无关的读出以及使跨导的影响减为最小等优点有助于降低所要求的状态宽度。因此，读出电路88有助于在状态窗口中提供更多状态的空间，从而在每个存储单元中允许储存更多的位。
图5A是读出电路90的方框图，它采用了一个数模转换器来产生可变栅压。计数器108产生一个输入到多个锁存器106和一个数模(D/A)转换器110的数字计数值。D/A转换器110响应于此数字计数值而产生一个可变栅压。对于一个实施例，此数字计数值连续地递增，致使产生一个阶梯形可变栅压(如图5B所示)。对其它的实施例，计数器108产生预定的数字值以得到预定的可变栅压。
再参照图5A，可变栅压被输入到字线驱动器112，它将可变栅压加至已被选定用于读出的阵列100中的存储单元栅极。对于一个实施例，存储单元100是快速存储单元。被选定用于读出的各个存储单元被连接于当存储单元中产生等于固定参考电流的单元电流时进行探测的读出放大器102。参考电流发生器104将固定的参考电流提供给读出放大器102。
读出放大器102被相应地连接于多个锁存器106的启动输入，致使当相应的读出放大器102探测到此固定的参考电流时，锁存器106将数字计数值锁定。此被锁定的数字计数值表示相应被读出的存储单元的状态。读取锁存器106的输出以提供储存在阵列100的被读出的存储单元中的数字数据。
图6是快速存储阵列156和相关读出电路的电路图。一个行电压计数器150根据CLK和CONTROL信号而产生数字计数值。数模(D/A)转换器152响应于数字计数值而产生可变栅压153。一个行译码模块154响应于行地址而将可变栅压153加于快速存储单元阵列中多个行中的一行。快速存储单元阵列156包含安排成行与列的单个快速存储单元。阵列156的各行连接于选择阵列156的特定列用来读出的列选择晶体管158。
多个级联晶体管160连接于列选择晶体管158为在各个被选定用来读出的存储单元的漏上建立约为1.0V的电压。预充电晶体管162连接于级联器件160为在读出开始之前使列预充电到大约1.0V的。多个P型负载晶体管164连接于级联晶体管160以便为每个被选定用来读出的存储单元提供一个负载晶体管。负载晶体管164的栅连接于参考电流发生器170。参考电流发生器170产生一个确定发生读出的单元电流的固定的参考电流IREF。各负载晶体管164的漏连接于倒相器166。倒相器166的输出连接于多个锁存器168的启动输入。锁存器168的数据输入被连接以接收由行电压计数器150产生的数字计数值。
图7A是读出电路180的方框图，它采用一个斜波电压发生器202和一个模数(A/D)转换器198。斜波电压发生器202产生一个斜波电压，这是一个可变栅压。斜波电压是一个线性地增大或减小的电压。图7B示出了可变栅斜波电压204的一个例子。再参照图7A，可变栅压被输入到产生可变电压的数字值的A/D转换器198。
可变栅压还被输入到字线驱动器200，它将可变栅压加至阵列190中已被选定用来读出的存储器的栅极。被选定用来读出的各个存储单元被连接于读出放大器192，后者探测存储单元中何时产生基本上等于固定参考电流的单元电流。参考电流发生器194向读出放大器192提供固定的参考电流。
读出放大器192被相应地连接于多个锁存器196的启动输入，锁存器196在相应的读出放大器192探测到基本上等于固定参考电流的单元电流时将数字计数值锁定。此锁定的数字计数值表明相应被读出的存储单元的状态。对锁存器196的输出进行读取以提供储存在阵列190被读出的存储单元中的数字数据。
图8是可能有利地用作图7A实施例的A/D转换器198的基于快速的模数转换器210的电路图。斜波电压发生器224产生一个斜波电压作为可变栅压。此可变栅压被加至快速参考单元226、228和230的栅。快速参考单元226、228和230被分别编程(即充电)成具有阈值电压Vt1、Vt2和Vt3(其中Vt1＜Vt2＜Vt3)。
多个级联晶体管216中的一个被串联连接于每个快速参考单元214，以便在快速参考单元214的漏上提供一个约为1.0V的电压。多个P型负载晶体管218中的一个被串联连接于各个级联晶体管216。参考电流发生器212产生一个固定的参考电流IREF。参考电流发生器212被连接于负载晶体管218的栅。各负载晶体管218的漏连接于多个倒相器220中的一个的输入。
连接于快速参考单元226、228和230的倒相器分别产生信号S0、S1和S2。译码逻辑222接收S0、S1和S2信号并将它们译码以产生Bit1和Bit0信号。译码逻辑222包含组合逻辑。Bit1和Bit2提供一个输入可变栅压的二位数字转换值。下表1中更详细地示出了A/D转换器210的工作。
                              表1
  单元栅电压     S0     S1     S2   Bit1   Bit0
    Vg＜Vt1     0     0     0     0     0
  Vt1＜Vg＜Vt2     1     0     0     0     1
  Vt2＜Vg＜Vt3     1     1     0     1     0
    Vg＞Vt3     1     1     1     1     1
可对A/D转换器210进行修改以便将可变的输入电压转换成二进位的其它数字。对于一个n位转换器，为了区别2n个模拟等级，需要(2n-1)个参考单元。每个参考单元需要一个读出放大器。必须对译码逻辑222进行修改以便对(2n-1)个信号进行译码。当然要用到参考电流发生器。
图9是用来读出浮栅存储单元状态的方法250的流程图。在存储器件的工作过程中，响应于为在存储单元中储存数据的请求(即读取操作)或在编程过程的检验操作过程中而发生存储单元的读出以确定其状态。读出方法250开始于选择读出的存储单元的步骤252。用来读出的具体存储单元的选择用存储器件的行与列选择电路来执行。
选择之后，在步骤254中将可变电压加至被选定的存储单元的栅极。此可变栅压可以是一个阶梯电压、一个斜波电压或其它恰当类型的可变电压。
用此施加的可变栅压，在步骤256中确定是否有任一被读出单元得到的单元电流ID等于参考电流IREF。如果没有，方法250进行到步骤258。如果有，则方法250进行到步骤260。
对于一个实施例，步骤258提高可变栅压。对于另一实施例，降低可变栅压。对还有一个实施例，则以预定的方式改变可变栅压。在改变可变栅压之后，方法250进行到步骤256，以再次将单元电流与参考电流进行比较。
若有任何一个单元电流等于参考电流，则在步骤260将可变栅压转换成数字值。对于一个实施例，用A/D转换器来执行数字转换。对于另一个实施例，对D/A转换器的输入提供了经转换过的数字值。可变栅压的数字值代表着其单元电流与参考电流一样的单元的状态。
对其单元电流与参考电流一样的各个单元，在步骤262中将可变栅压的经转换过的数字值锁存在对应于该单元的锁存器中。
在步骤264中要确定是否所有被选定用来读出的单元都完成了读出。由于不同的单元可能储存有不同的状态，故单个单元的状态读出可能在不同时刻发生。若读出尚未完成，则方法250跳回到步骤258，以便改变可变栅压并继续读出其余的被选定了的单元。若所有被选定的单元都已被读出了，则方法250进行到步骤266以提供被锁定的数字值作为储存在被选取存储单元中的数据。
在前面的说明中，已参照具体的实施例描述了本发明。但显然，可以做各种修改和改变而不超越所附权利要求所提出的本发明的更宽的构思与范围。因此，本说明书和附图应被视为一种示例而非限制。

Claims (18)

1、一种用来确定被编程成多个状态中之一的存储单元的状态的设备，此设备包含：
一个用来将可变电压加至存储单元的电压电路，其中的存储单元产生一个正比于可变电压的单元电流；
一个连接于存储单元的用来提供固定的参考电流的参考电流电路；
一个连接于存储单元的用来探测单元电流何时基本上等于固定的参考电流的电流比较电路；以及
一个连接于存储单元的用来根据单元电流基本上等于固定的参考电流时的可变电压而读出存储单元的状态的状态读出电路。
2、权利要求1的设备还包含：
一个连接于存储单元的用来将可变电压转换成数字值的转换电路，其中的数字值代表单元电流基本上等于固定的参考电流时的存储单元的状态。
3、权利要求2的设备还包含：
一个响应电流比较电路的用来锁定数字值的锁存器，其中被锁定的数字值代表存储单元的状态。
4、权利要求1的设备还包含：
一个连接于存储单元的用来产生可变电压的数模转换器；以及
一个连接于数模转换器的用来向数模转换器提供多个数字值中的一个的计数器，其中的数模转换器响应于所提供的数字值而产生可变电压。
5、权利要求4的设备还包括一个响应电流比较电路的用来在单元电流基本上等于固定的参考电流时将提供给数模转换器的数字值锁定的锁存器，其中被锁定的数字值代表存储单元的状态。
6、权利要求5的设备，其中的计数器提供连续的数字值，致使可变电压是一个阶梯形电压。
7、权利要求1的设备还包含一个被连接以接收可变电压的用来将可变电压转换成数字值的模数转换器。
8、权利要求7的设备还包含一个响应于电流比较电路的用来在单元电流基本上等于固定的参考电流时将数字值锁定的锁存电路，其中被锁定的数字值代表存储单元的状态。
9、权利要求8的设备，其中的模数转换器包含多个可编程参考单元，可变电压被加于可编程参考单元。
10、权利要求9的设备，其中的可变电压是一个斜波电压。
11、权利要求1的设备，其中存储单元的多种状态的每种状态由存储在浮栅上的电荷限定，可变电压被加至存储单元的浮栅，且存储单元的状态对应于浮栅上的电荷量。
12、权利要求11的设备，其中的固定参考电流被选成当存储单元的状态读出发生时，单元电流基本上与温度无关，其中的状态读出基本上与温度无关。
13、权利要求12的设备，其中的固定参考电流在大约10-20μA之间。
14、权利要求12的设备，其中的固定参考电流被选成使存储单元的跨导变化也最小。
15、一种读出编程成多个状态中之一的存储单元的状态的方法，此方法包含下列步骤：
向存储单元施加一个可变电压，其中的存储单元产生一个正比于可变电压的单元电流；
提供一个固定的参考电流；
探测单元电流何时基本上等于此固定的参考电流；以及
根据单元电流基本上等于固定参考电流时的可变栅压的值而确定存储单元的状态。
16、权利要求15的方法还包含将可变栅压转换成数字值的步骤，其中的数字值代表单元电流基本上等于固定参考电流时的存储单元的状态。
17、权利要求16的方法还包含当单元电流基本上等于固定参考电流时锁定数字值的步骤，其中被锁定的数字值代表存储单元的状态。
18、一种读出存储单元的状态的方法，此方法包含下列步骤：
选择一个待读出的存储单元；
向被选定的存储单元施加一个可变栅压，其中的存储单元产生一个正比于可变栅压的单元电流；
提供一个固定的参考电流；
确定单元电流是否基本上等于固定的参考电流；
提供一个对应于单元电流基本上等于固定参考电流时的可变栅压的数值的数字值；以及
当单元电流基本上等于固定的参考电流时，锁定数字值，其中被锁定的数字值代表存储单元的状态。
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Families Citing this family (147)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5218569A (en) 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US6002614A (en) * 1991-02-08 1999-12-14 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US6222762B1 (en) * 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
GB9417267D0 (en) * 1994-08-26 1994-10-19 Inmos Ltd Current generator circuit
US5629890A (en) * 1994-09-14 1997-05-13 Information Storage Devices, Inc. Integrated circuit system for analog signal storing and recovery incorporating read while writing voltage program method
US6353554B1 (en) 1995-02-27 2002-03-05 Btg International Inc. Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
KR100192476B1 (ko) * 1996-06-26 1999-06-15 구본준 다중 비트 메모리 셀의 데이타 센싱장치 및 방법
US5854563A (en) * 1996-07-19 1998-12-29 Vlsi Technology, Inc. Process control monitoring system and method therefor
US6052306A (en) * 1996-11-04 2000-04-18 Siemens Aktiengesellschaft Method and device for automatic determination of the required high voltage for programming/erasing an EEPROM
KR100226769B1 (ko) * 1996-11-19 1999-10-15 김영환 다중 비트 셀의 데이타 센싱장치 및 방법
KR100226746B1 (ko) * 1996-12-30 1999-10-15 구본준 다중비트셀의데이타센싱장치및방법
JPH10302482A (ja) * 1997-02-27 1998-11-13 Sanyo Electric Co Ltd 半導体メモリ
US6487116B2 (en) 1997-03-06 2002-11-26 Silicon Storage Technology, Inc. Precision programming of nonvolatile memory cells
US5870335A (en) 1997-03-06 1999-02-09 Agate Semiconductor, Inc. Precision programming of nonvolatile memory cells
US5856946A (en) * 1997-04-09 1999-01-05 Advanced Micro Devices, Inc. Memory cell programming with controlled current injection
US5867423A (en) * 1997-04-10 1999-02-02 Lsi Logic Corporation Memory circuit and method for multivalued logic storage by process variations
US5901078A (en) * 1997-06-19 1999-05-04 Micron Technology, Inc. Variable voltage isolation gate and method
KR100271642B1 (ko) * 1998-01-17 2000-11-15 김영환 다수의 문턱전압을 가지는 메모리 셀을 센싱 하는 회로 및 방법
US6038166A (en) * 1998-04-01 2000-03-14 Invox Technology High resolution multi-bit-per-cell memory
US6243289B1 (en) 1998-04-08 2001-06-05 Micron Technology Inc. Dual floating gate programmable read only memory cell structure and method for its fabrication and operation
US6219290B1 (en) 1998-10-14 2001-04-17 Macronix International Co., Ltd. Memory cell sense amplifier
FR2786910B1 (fr) * 1998-12-04 2002-11-29 St Microelectronics Sa Memoire a grille flottante multiniveau
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
EP1028433B1 (en) * 1999-02-10 2004-04-28 SGS-THOMSON MICROELECTRONICS s.r.l. Nonvolatile memory and reading method therefor
AU8000200A (en) * 1999-10-08 2001-04-23 Aplus Flash Technology, Inc. Multiple level flash memory
US6275415B1 (en) * 1999-10-12 2001-08-14 Advanced Micro Devices, Inc. Multiple byte channel hot electron programming using ramped gate and source bias voltage
US6363008B1 (en) 2000-02-17 2002-03-26 Multi Level Memory Technology Multi-bit-cell non-volatile memory with maximized data capacity
US6856568B1 (en) 2000-04-25 2005-02-15 Multi Level Memory Technology Refresh operations that change address mappings in a non-volatile memory
US7079422B1 (en) 2000-04-25 2006-07-18 Samsung Electronics Co., Ltd. Periodic refresh operations for non-volatile multiple-bit-per-cell memory
US6396744B1 (en) 2000-04-25 2002-05-28 Multi Level Memory Technology Flash memory with dynamic refresh
JP4493169B2 (ja) * 2000-07-04 2010-06-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6396742B1 (en) 2000-07-28 2002-05-28 Silicon Storage Technology, Inc. Testing of multilevel semiconductor memory
US6498757B2 (en) * 2000-11-23 2002-12-24 Macronix International Co., Ltd. Structure to inspect high/low of memory cell threshold voltage using current mode sense amplifier
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
US7071771B2 (en) * 2000-12-11 2006-07-04 Kabushiki Kaisha Toshiba Current difference divider circuit
US6744671B2 (en) * 2000-12-29 2004-06-01 Intel Corporation Kicker for non-volatile memory drain bias
US6570789B2 (en) 2000-12-29 2003-05-27 Intel Corporation Load for non-volatile memory drain bias
US6535423B2 (en) * 2000-12-29 2003-03-18 Intel Corporation Drain bias for non-volatile memory
US6477086B2 (en) 2000-12-29 2002-11-05 Intel Corporation Local sensing of non-volatile memory
US6456540B1 (en) 2001-01-30 2002-09-24 Intel Corporation Method and apparatus for gating a global column select line with address transition detection
US6542409B2 (en) * 2001-07-19 2003-04-01 Fujitsu Limited System for reference current tracking in a semiconductor device
CN100389470C (zh) * 2002-08-28 2008-05-21 旺宏电子股份有限公司 多重位闪存的参考电流产生电路
DE60317768T2 (de) * 2003-04-10 2008-11-27 Stmicroelectronics S.R.L., Agrate Brianza Verfahren zum Auslesen einer nichtflüchtigen Speichervorrichtung und zugehörige Vorrichtung
US7180767B2 (en) * 2003-06-18 2007-02-20 Macronix International Co., Ltd. Multi-level memory device and methods for programming and reading the same
ITTO20040470A1 (it) * 2004-07-08 2004-10-08 St Microelectronics Srl Circuito di lettura/verifica di celle di memoria multilivello con tensione di lettura a rampa e relativo metodo di lettura/verifica.
US20060156097A1 (en) * 2004-11-30 2006-07-13 Camarce Christian A Analog counter using memory cell
US7259993B2 (en) * 2005-06-03 2007-08-21 Infineon Technologies Ag Reference scheme for a non-volatile semiconductor memory device
US7190621B2 (en) 2005-06-03 2007-03-13 Infineon Technologies Ag Sensing scheme for a non-volatile semiconductor memory cell
ITRM20050353A1 (it) 2005-07-04 2007-01-05 Micron Technology Inc Amplificatore di rilevazione di piu' bit a bassa potenza.
KR100942870B1 (ko) 2005-07-04 2010-02-17 마이크론 테크놀로지, 인크. 저전력 다중 비트 감지 증폭기
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
US7551489B2 (en) * 2005-12-28 2009-06-23 Intel Corporation Multi-level memory cell sensing
US7400527B2 (en) * 2006-03-16 2008-07-15 Flashsilicon, Inc. Bit symbol recognition method and structure for multiple bit storage in non-volatile memories
US7697326B2 (en) * 2006-05-12 2010-04-13 Anobit Technologies Ltd. Reducing programming error in memory devices
CN103258572B (zh) 2006-05-12 2016-12-07 苹果公司 存储设备中的失真估计和消除
US8239735B2 (en) * 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
US8156403B2 (en) * 2006-05-12 2012-04-10 Anobit Technologies Ltd. Combined distortion estimation and error correction coding for memory devices
CN101601097B (zh) * 2006-07-27 2012-10-17 意法半导体有限公司 用于进行时间测量的电荷保持电路
FR2904464A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Circuit eeprom de retention de charges pour mesure temporelle
DE602007007219D1 (de) * 2006-07-27 2010-07-29 St Microelectronics Sa Selements zur zeitmessung
FR2904463A1 (fr) * 2006-07-27 2008-02-01 St Microelectronics Sa Programmation d'un circuit de retention de charges pour mesure temporelle
WO2008026203A2 (en) 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
KR100824141B1 (ko) * 2006-09-29 2008-04-21 주식회사 하이닉스반도체 반도체 메모리 소자
US7975192B2 (en) 2006-10-30 2011-07-05 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
CN101601094B (zh) 2006-10-30 2013-03-27 苹果公司 使用多个门限读取存储单元的方法
US7924648B2 (en) 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US7706182B2 (en) 2006-12-03 2010-04-27 Anobit Technologies Ltd. Adaptive programming of analog memory cells using statistical characteristics
US8151163B2 (en) * 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) * 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US7593263B2 (en) * 2006-12-17 2009-09-22 Anobit Technologies Ltd. Memory device with reduced reading latency
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) * 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
CN101715595A (zh) * 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
US8001320B2 (en) * 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US8234545B2 (en) * 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US7532515B2 (en) * 2007-05-14 2009-05-12 Intel Corporation Voltage reference generator using big flash cell
US8068367B2 (en) * 2007-06-15 2011-11-29 Micron Technology, Inc. Reference current sources
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
TWI375806B (en) * 2007-08-07 2012-11-01 Himax Tech Ltd Apparatus for testing driving circuit in display
US7800951B2 (en) * 2007-08-20 2010-09-21 Marvell World Trade Ltd. Threshold voltage digitizer for array of programmable threshold transistors
US8174905B2 (en) * 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US7773413B2 (en) 2007-10-08 2010-08-10 Anobit Technologies Ltd. Reliable data storage in analog memory cells in the presence of temperature variations
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
US8527819B2 (en) * 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
US8068360B2 (en) * 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
US8270246B2 (en) * 2007-11-13 2012-09-18 Apple Inc. Optimized selection of memory chips in multi-chips memory devices
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US7948802B2 (en) * 2007-12-04 2011-05-24 Micron Technology, Inc. Sensing memory cells
US8209588B2 (en) * 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8085586B2 (en) * 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8156398B2 (en) * 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US7864573B2 (en) 2008-02-24 2011-01-04 Anobit Technologies Ltd. Programming analog memory cells for reduced variance after retention
US8230300B2 (en) * 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8059457B2 (en) * 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US7859911B2 (en) * 2008-07-21 2010-12-28 Triune Ip Llc Circuit and system for programming a floating gate
US7751251B2 (en) * 2008-07-31 2010-07-06 Intel Corporation Current sensing scheme for non-volatile memory
US7924613B1 (en) * 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US8208304B2 (en) * 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) * 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8174857B1 (en) 2008-12-31 2012-05-08 Anobit Technologies Ltd. Efficient readout schemes for analog memory cell devices using multiple read threshold sets
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) * 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8572311B1 (en) 2010-01-11 2013-10-29 Apple Inc. Redundant data storage in multi-die memory systems
US8243523B2 (en) * 2010-03-09 2012-08-14 Micron Technology, Inc. Sensing operations in a memory device
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US20110286271A1 (en) * 2010-05-21 2011-11-24 Mediatek Inc. Memory systems and methods for reading data stored in a memory cell of a memory device
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8493781B1 (en) 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
CN102543216B (zh) * 2010-12-29 2015-07-29 中芯国际集成电路制造(北京)有限公司 一种闪存的测试方法
US8446786B2 (en) 2011-01-20 2013-05-21 Micron Technology, Inc. Outputting a particular data quantization from memory
US9892782B1 (en) * 2011-05-25 2018-02-13 Terra Prime Technologies, Llc Digital to analog converters and memory devices and related methods
US9030870B2 (en) 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US9076547B2 (en) 2012-04-05 2015-07-07 Micron Technology, Inc. Level compensation in multilevel memory
US8509007B2 (en) 2012-02-27 2013-08-13 Infineon Technologies Ag Hybrid read scheme for multi-level data
JP2012109022A (ja) * 2012-03-07 2012-06-07 Nippon Telegr & Teleph Corp <Ntt> 読み出し装置
US9384792B2 (en) 2014-04-09 2016-07-05 Globalfoundries Inc. Offset-cancelling self-reference STT-MRAM sense amplifier
US9373383B2 (en) 2014-09-12 2016-06-21 International Business Machines Corporation STT-MRAM sensing technique
US9343131B1 (en) * 2015-02-24 2016-05-17 International Business Machines Corporation Mismatch and noise insensitive sense amplifier circuit for STT MRAM
KR20180046635A (ko) * 2016-10-28 2018-05-09 삼성전자주식회사 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4404655A (en) * 1981-01-28 1983-09-13 General Instrument Corporation Data sense apparatus for use in multi-threshold read only memory
US5043940A (en) * 1988-06-08 1991-08-27 Eliyahou Harari Flash EEPROM memory systems having multistate storage cells
EP0617363B1 (en) * 1989-04-13 2000-01-26 SanDisk Corporation Defective cell substitution in EEprom array
US5163021A (en) * 1989-04-13 1992-11-10 Sundisk Corporation Multi-state EEprom read and write circuits and techniques
FR2650109B1 (fr) * 1989-07-20 1993-04-02 Gemplus Card Int Circuit integre mos a tension de seuil ajustable
US5218569A (en) * 1991-02-08 1993-06-08 Banks Gerald J Electrically alterable non-volatile memory with n-bits per memory cell
US5270979A (en) * 1991-03-15 1993-12-14 Sundisk Corporation Method for optimum erasing of EEPROM

Also Published As

Publication number Publication date
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DE69521710D1 (de) 2001-08-16
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