CN1175796A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN1175796A
CN1175796A CN97116265A CN97116265A CN1175796A CN 1175796 A CN1175796 A CN 1175796A CN 97116265 A CN97116265 A CN 97116265A CN 97116265 A CN97116265 A CN 97116265A CN 1175796 A CN1175796 A CN 1175796A
Authority
CN
China
Prior art keywords
trap
substrate
memory cell
well
triple
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN97116265A
Other languages
English (en)
Other versions
CN1087499C (zh
Inventor
平濑顺司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Godo Kaisha IP Bridge 1
Original Assignee
Matsushita Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Publication of CN1175796A publication Critical patent/CN1175796A/zh
Application granted granted Critical
Publication of CN1087499C publication Critical patent/CN1087499C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

半导体装置包括:导电型衬底;设置在衬底中且导电类型与衬底的导电类型相同的第一阱;设置在衬底中且导电类型与衬底的导电类型相反的第二阱;和设置在衬底中的深部位置上且导电类型与衬底的导电类型相反的埋置阱。另外设置一个导电类型与衬底导电类型相同的埋置阱,使埋置阱与第一阱底部的至少一部分相接触以便使第一阱至少部分地与衬底电连接。

Description

半导体装置及其制造方法
本发明涉及一种高性能半导体装置和制造这种装置的方法。
最近在CMOS半导体装置领域中，越来越多的装置已经采用了三阱结构，这种结构是在传统的两阱结构基础上添加了一个深部阱(参见例如Mitsubishijn电子公司的技术报告，Vol.68，No.3，pp.7-10，1994)。为了在一个芯片的n-阱和p-阱中分别同时包含两种或多种衬底电势而采用了三阱结构。在图6A-图6E中示出了一种用于制造三阱结构的公知方法的实施例。
具体地说，如图6A所示，首先在两个p型半导体衬底41(也简称为“衬底41”)的一个主表面上形成一个LOCOS绝缘层42。接着，如图6B所示，在包含LOCOS绝缘层42的p型半导体衬底41的一个上述主表面区域的相应位置上形成阻挡掩模43。然后利用掩模43把P+(磷离子)在高加速度能量下注入衬底43，由此在衬底41中的深部位置上形成n阱44。
然后移去掩模43，并形成另一个覆盖在衬底41中一个主表面的前述区域上的阻挡掩模45。利用掩模45，把B+(硼离子)注入衬底41，由此在衬底41中形成与深部n阱44相接触的第一P阱46。如图6C所示，用与注入B+同样的方法，在未形成第一P阱46的区域中形成第二P阱47。通过在不同的条件下用相同的掩模45再次完成离子注入，就可以在第一P阱46的内部形成适用于第一n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图6C中示出)，所述第一n沟道MOS晶体管具有深层衬底电势。
移去阻挡掩模45之后，再在与形成第一p阱46和第二p阱47的区域相应的区域上形成另一个阻挡掩模48。利用掩模48，把P+注入衬底41中，由此形成如图6D所示的n阱49。通过在不同条件下用相同的掩模48再一次完成离子注入，在n阱49的内部形成适用于p沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图6D中示出)。
接着，如图6E所示，在移去阻挡掩模48之后，在与不包括形成第二P阱47的区域相应的区域上形成另一个阻挡掩模50。利用掩模50，将B+注入衬底41中，由此在第二p阱47的内部形成适用于第二n沟道MOS晶体管的击穿阻止层和阈值控制层(两层均未在图6E中示出)，所述第二n沟道MOS晶体管具有浅层衬底电势。
上述传统的用于制造三阱结构的方法与制造传统的两阱结构的方法相比多了两次掩模工序。由于掩模工序通常包括涂覆、图案形成和移模等步骤，所以多出两次掩模工序意味着明显增加了制造时间和成本。
本发明的目的在于提出一种制作步骤少的半导体装置和这种半导体装置的制造方法。
本发明的半导体装置包括：导电型衬底；设置在衬底中且导电类型与衬底的导电类型相同的第一阱；设置在衬底中且导电类型与衬底的导电类型相反的第二阱；和设置在衬底中的深部位置上且导电类型与衬底的导电类型相反的埋置阱。另外设置一个导电类型与衬底导电类型相同的埋置阱，该阱与第一阱底部的至少一部分相接触以便使第一阱至少部分地与衬底电连接。
按照本发明的另一个方面，一种半导体装置包括：第一导电类型的衬底；第二导电类型的第一阱；第一导电类型的第二阱；第一导电类型的第三阱；第二导电类型的第四阱；和第一导电类型的第五阱。第一阱是设在衬底深部位置的埋置阱。第四阱与第一阱的顶部接触。第二阱与第一阱的顶部接触并且被第四阱包围。第五阱是埋置阱，该埋置阱设置成与第三阱底部的至少一部分相接触。第一阱和第五阱大致设置在衬底中的相同高度上。
在一个实施例中，第三阱的整个底部与第五阱相接触。
在另一实施例中，第三阱的一部分底部与第五阱相接触，而第三阱底部的其余部分与第一阱相接触。在一个实施例中，第二阱的一部分是包含存储单元晶体管的存储单元区，而第二阱的其余部分是位于存储单元附近的外围电路区，外围电路区包括沟道类型与存储单元晶体管的沟道类型相同的晶体管。第三阱是外围电路区，该区域远离存储单元并包括沟道类型与存储单元晶体管类型相同的晶体管，第四阱是一个外围电路区，其包括沟道类型与存储单元晶体管沟道类型相反的晶体管。
在另一个实施例，第三阱的一部分是包含存储单元晶体管的存储单元区，而第三阱的其余部分是位于存储单元附近的外围电路区，外围电路区包括沟道类型与存储单元晶体管的沟道类型相同的晶体管。第二阱是远离存储单元的外围电路区而且包括沟道类型与存储单元晶体管的沟道类型相同的晶体管。第四阱是外围电路区，其包括沟道类型与存储单元晶体管的沟道类型相反的晶体管，而第五阱仅设置在第三阱的存储单元区下方。
可以将存储单元区和远离存储单元的外围电路区之间的接口与第五阱和衬底之间的接口基本上设在同一平面内。
按照本发明的另一个方面，提供一种制造半导体装置的方法。该方法包括以下步骤：把离子注入第一导电类型的衬底中，由此在衬底的某一深度位置上形成第二导电类型的第一阱；将离子注入到衬底中，由此形成与第一阱顶部相接触的第一导电类型的第二阱和第一导电类型的第三阱；在与第二和第三阱之间的区域相对应的位置上形成第二导电类型的第四阱，使所形成的第四阱与第一阱的顶部相接触；和进行离子注入，由此部分地平衡恰好位于第三阱之下的一部分第一阱从而形成第一导电类型的第五阱。
在一个实施例中，进行离子注入以形成第二阱和第三阱的步骤是不用掩模在衬底上完成再生离子注入的步骤。考虑到通过再生离子注入得到的第一导电类型的杂质浓度，而把形成第四阱的离子注入量设定成能够得到上述有效的第二导电类型的杂质浓度。
在一个实施例中，在进行形成第五阱的离子注入步骤的过程中，同时形成需在第三阱中形成的晶体管阈值电压控制层。
在一个实施例中，进行离子注入以便至少部分地平衡一部分第一阱的步骤包括完全平衡恰好位于第三阱之下的那部分第一阱，从而形成第五阱的步骤。
作为一种替代方案，进行离子注入以便至少部分地平衡一部分第一阱的步骤包括只部分地平衡恰好位于第三阱之下的那部分第一阱从而形成第五阱的步骤。
在一个实施例中，进行离子注入以形成第五阱的步骤包括形成阻挡掩模以便盖住形成存储单元的第三阱区然后进行离子注入的步骤。
因此，本文所述的发明体现出以下优点：(1)提供了一种具有三阱结构的高性能半导体装置，这种装置只需在添加尽可能少的生产步骤的情况下便可以生产，和(2)提供了一种制造这种半导体装置的方法。
对于熟悉本领域的那些技术人员来说，通过参照附图阅读和理解以下的详细说明将更有利于理解本发明的这些和其它优点。
图1是示意性说明本发明第一实施例的半导体装置结构的剖视图；
图2A-2E是示意性说明生产图1中所示半导体装置方法的剖视图；
图3A-3D是示意性说明生产本发明第二实施例中半导体装置方法的剖视图；
图4是示意性说明本发明第三实施例中半导体结构的剖视图；
图5A-5F是示意性说明用于生产图4中所示半导体装置的方法的剖视图；和
图6A-6E是示意性说明生产传统半导体装置的方法的剖视图。
(实施例1)
图1是说明本发明第一实施例所述半导体装置结构的剖视图。
如图1所示，在第一实施例的半导体装置中，沿p型半导体衬底1(也简称为“衬底1”)上两个主表面中的一个表面选择性地设置第一p阱4和第二p阱5。第一p阱4被靠近第一p阱4设置的n阱6b和6c以及深部n阱3b(也称为“埋置的n阱”)包围，深部n阱3b设在某一深度上以便与第一p阱4和n阱6b及6c的底部相接触。另一方面，通过刚好设在第二p阱5之下且与第二p阱5接触的深部p阱7(也称为“埋置的p阱”)把第二p阱5电性地接到半导体衬底1上。
结果是，第一p阱4和第二p阱5彼此间是电绝缘的，因此可以把第一p阱4和第二p阱5设计成彼此具有不同电势。
在下面的描述中，为了简单起见，将n阱6a、6b和6c统称为“n阱6”，并将埋置的n阱3a和3b统称为“埋置的n阱3”。
在半导体衬底1的一个主表面上的阱4和6之间以及阱5和6之间的边界上分别设置LOCOS氧化层(绝缘区)2。
在半导体衬底1中基本相同的高度上设置埋置的n阱3和埋置的p阱7。而且，第一和第二p阱4和5的底部与n阱6的底部基本上处于同一高度上。
在这个实施例中，将第二p阱5设置得靠近n阱6。作为替代方案，n阱6也可以被阱5包围，在这种情况下n阱6的电势可以象传统装置中那样独立变化。
参照图2A-2E，其描述了生产第一实施例中半导体装置的方法。
首先如图2A所示，在p型半导体衬底1两个主表面中的一个表面上具有例如约1×1015cm-3阻挡层的上述区域中，选择性地形成厚度约为例如300nm的LOCOS氧化层2。半导体衬底1可以为例如硅衬底。
接着，如图2B所示，在半导体衬底1的一个完整主表面上注入P+(磷离子)，由此在衬底1的某一深度位置上形成埋置的n阱3。注入是在例如加速能量为1200KeV和剂量为约3×1012cm-2的条件下完成的。
然后，如图2C所示，在衬底1一个主表面的上述区域上用公知方法选择性地形成阻挡层8。用阻挡层8作为掩模，在三个不同的条件下，在衬底1的一个完整主表面上注入B+，所述三个不同的条件是：(1)加速能量约为400KeV而剂量约为1×1013cm-2；(2)加速能量约为100KeV而剂量约为3×1012cm-2；(3)加速能量约为20KeV而剂量约为2×1012cm-2。结果是，所形成的第一p阱4与埋置的n阱3的顶部相接触，并且在p阱4中形成适合在第一p阱中形成第一n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层在图中均未示出)。
通过上述离子注入，还把B+注入到形成第二p阱5的区域51中(参见图2E)。结果是，在区域51上形成的第二p阱5几乎是完美的，而且在区域51的内部形成包含击穿阻止层和阈值电压控制层(两层均未在图中示出)的相似层状结构。
移去阻挡层8之后，如图2D所示，形成阻挡层9，使阻挡层9选择性地覆盖未被阻挡层8盖住的区域。用阻挡层9作为掩模，在两种不同条件下通过半导体衬底1的一个主表面注入P+，两个不同条件是：(1)加速能量约为700KeV而剂量约为1×1013cm-2；(2)加速能量约为200KeV而剂量约为3×1012cm-2。此外，再用同一个阻挡层9作为掩模，在加速能量约为20KeV而剂量约为3×1012cm-2的条件下通过半导体衬底1的一个主表面注入B+。结果是形成与埋置的n阱3顶部相接触的n阱6，并且还在n阱6的内部形成适合于在n阱6中形成p沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。
移去阻挡层9之后，如图2E所示，形成阻挡层10，阻挡层10覆盖半导体衬底1的部分表面，该部分不包括与图2D中所示区域51(形成第二p阱的区域)相应的区域。用阻挡层10作为掩模，在三种不同条件下通过半导体衬底1的一个主表面注入B+，三个不同条件是：(1)加速能量约为700KeV而剂量约为1×1013cm-2；(2)加速能量约为130KeV而剂量约为2×1012cm-2；和(3)加速能量约为20KeV而剂量约为2×1012cm-2。结果是，在区域51中形成第二p阱5。而且，通过这种相反的注入过程可以平衡恰好位于第二p阱5之下的一部分埋置的n阱3，而且在其中形成与第二p阱相接触的深部p阱(埋置的p阱)7。此外，通过参照图2E所述的B+注入步骤和前面参照图2C所述的B+注入步骤而形成了适合于在埋置的p阱7中形成的第二n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。
当把该实施例中的半导体装置应用于DRAM时，有效的是用不与衬底1电连接的第一p阱4作为NMOS区，所述NMOS区带有存储单元和在存储单元附近的外围电路例如传感放大器(换句话说，是具有反偏压的区域)，与衬底1电连接的第二p阱5作为NMOS区，该区域带有另一个外围电路(换句话说，是不具有反偏压的区域)。这是因为，例如，为了控制阈值电压而不需要相反的注入过程，其结果是抑制了迁移的减少，否则迁移减少的现象将因有杂质掺入而发生。
下面将更详细地描述上述结构。第一p阱4的一部分是包含存储单元晶体管的存储单元区，而第一p阱4的其余部分是位于存储单元附近的外围电路区，其包括沟道类型与存储单元晶体管相同的晶体管。第二p阱5是远离存储单元的外围电路区，其包括沟道类型与存储单元晶体管相同的晶体管。n阱6是外围晶体管区，其包括沟道类型与存储单元的沟道类型相反的晶体管。
在上述装置中，比较容易发生锁定的电源电路等电路部分位于因存在深部n阱(埋置的n阱)3和深部p阱(埋置的p阱)7而提高了锁定阻力的区域中。而且这种装置的优点在于提高了对所形成的整个半导体芯片的锁定阻力。
(实施例2)
下面将参照图3A-3D说明按照本发明第二实施例所述半导体装置的生产方法。
在第一实施例中，通过使用彼此具有不同图形的阻挡层(起掩模作用)8、9和10形成第一p阱4、第二p阱5和n阱6。在第二实施例中，是在不使用掩模的情况下，即，通过在整个衬底1的表面上进行离子注入形成p阱。在连续形成n阱的过程中，为形成n阱而注入的部分杂质被在再生注入中已预先注入的具有相反导电性的杂质抵消。考虑到这种平衡，把连续形成n阱的剂量设定得稍大于所需量，这样便可得到有效的杂质浓度。
具体地说，首先如图3A所示，在上述阻挡层约为例如1×1015cm-3的p型半导体衬底1上两个主表面中的一个主表面区域中，选择性地形成例如厚度约为300nm的LOCOS氧化层。可以使用例如硅衬底作为半导体衬底1。
接着，如图3B所示，通过半导体衬底1的一个完整主表面注入P+(磷离子)，由此在衬底1的某一深度位置上形成埋置的n阱3。注入是在例如加速能量为1200KeV和剂量为约3×1012cm-2的条件下完成的。
然后，在三个不同的条件下，通过衬底1的一个完整主表面注入B+，所述三个不同的条件是：(1)加速能量约为400KeV而剂量约为1×1013cm-2；(2)加速能量约为100KeV而剂量约为3×1012cm-2；(3)加速能量约为20KeV而剂量约为2×1012cm-2。结果是，所形成的p型区30与埋置的n阱3的顶部相接触，并且在区域30内部形成适合于在p型区域30中构成MOS晶体管的击穿阻止层和阈值电压控制层(两层在图中均未示出)。
接着，如图3C所示，形成阻挡层9，阻挡层9选择性地覆盖衬底1中一个主表面上的部分区域，这些区域不包括与分别形成n阱6的区域相对应的区域。利用阻挡层9，在两种不同条件下通过半导体衬底1的一个主表面注入P+，两个不同条件是：(1)加速能量约为700KeV而剂量约为2×1013cm-2；(2)加速能量约为200KeV而剂量约为6×1012cm-2。此外，再一次用同一个阻挡层9作为掩模，在加速能量约为20KeV而剂量约为1×1012cm-2的条件下通过半导体衬底1的一个主表面注入B+。结果是，通过这种相反的注入，把p型区域30上预定部分的导电类型变为n型，从而形成与埋置的n阱3顶部相接触的n阱6。此外，还在n阱6中形成适合于在n阱6中构成p沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。
移去阻挡层9之后，如图3D所示，形成阻挡层10，阻挡层10覆盖半导体衬底1主表面上的一部分，该部分不包括与图3C中所示区域51(形成第二p阱5的区域)相应的区域。用阻挡层10作为掩模，在三种不同条件下通过半导体衬底1的一个主表面注入B+，三个不同条件是：(1)加速能量约为700KeV而剂量约为1×1013cm-2；(2)加速能量约为130KeV而剂量约为2×1012cm-2；和(3)加速能量约为20KeV而剂量约为2×1012cm-2。结果是，在区域51中形成第二p阱5。此外，把不包括n阱6和第二p阱5的一部分p型区域30称为第一p阱4。
此外，通过这种相反的注入过程可以平衡恰好位于第二p阱5之下的一部分埋置的n阱3，而且形成与第二p阱5相接触的深部p阱(埋置的p阱)7。通过参照图3D所述的B+注入步骤和前面参照图2C所述的B+注入步骤而形成了适合于在埋置的p阱7中形成第二n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。
在衬底1中基本相同的高度上形成埋置的n阱3和埋置的p阱7。而且，第一和第二p阱4和5的底部与n阱6的底部基本上处于同一高度上。
在上述方法中，为形成p阱而使用的p型区域30是在不使用掩膜的情况下通过再生离子注入形成的。此外，在不使用任何掩膜的情况下可以通过再生注入形成n阱。
如在第一实施例中所述，当把该实施例中的半导体装置应用于DRAM时，有效的是用不与衬底1电连接的第一p阱4作为NMOS区，所述NMOS区带有存储单元和在存储单元附近的外围电路例如传感放大器(换句话说，是具有反偏压的区域)，和用与衬底1电连接的第二p阱5作为NMOS区，该区域(换句话说，是不具有反偏压的区域)带有另一个外围电路。
(实施例3)
图4是按照本发明第三实施例中所述半导体结构的剖视图；
如图所示，在第三实施例的半导体装置中，是沿p型半导体衬底1的一个主表面选择性地形成第一p阱4和第二p阱5。第一p阱4与第一实施例中的相同，被靠近第一p阱4的n阱6以及深部n阱(也称为“埋置的n阱”)3包围，深部n阱3形成在衬底1的某一深度位置上以便与第一p阱4的底部以及n阱6的底部相接触。另一方面，不是象第一实施例那样，通过刚好设在第二p阱5之下且与第二p阱5接触的深部p阱7(也称为“埋置的p阱”)把第二p阱5电性地接到半导体衬底1上。与第一实施例不同的是，将埋置的p阱7设计成使其只与第二p阱5底部的一部分相接触，而使第二p阱5底部的其余部分与埋置的n阱3相接触。
结果是，第一p阱4和第二p阱5相互电绝缘，因此，可以将第一p阱4和第二p阱5设计成彼此具有不同的电势。
在半导体衬底1一个主表面上的阱4和6之间以及阱5和6之间的边界上分别设置LOCOS氧化层(绝缘区)2。
在半导体衬底1中基本相同的高度上形成埋置的n阱3和埋置的p阱7。而且，第一和第二p阱4和5的底部与n阱6的底部基本上处于同一高度上。
在这个实施例中，将第二p阱5设置得靠近n阱6。此外，n阱6被第二p阱5包围，在这种情况下，n阱6的电势可以象传统装置中那样独立变化。
参照图5A-5F，其描述了生产第三实施例中半导体装置的方法。
首先如图5A所示，在带有例如约为1×1015cm-3阻挡层的p型半导体衬底1上两个主表面中的一个表面区域中，选择性地形成厚度约为例如300nm的LOCOS氧化层2。可以用例如硅衬底作为半导体衬底1。
接着，如图5B所示，通过半导体衬底1的整个表面注入P+(磷离子)，由此在衬底1的某一深度位置上形成埋置的n阱3。注入是在例如加速能量为1200KeV和剂量为约3×1012cm-2的条件下完成的。
然后，如图5C所示，在衬底1主表面的上述区域上用公知方法选择性地形成阻挡层8。用阻挡层8作为掩模，在三个不同的条件下，通过衬底1的一个主表面注入B+，所述三个不同的条件是：(1)加速能量约为400KeV而剂量约为1×1013cm-2；(2)加速能量约为100KeV而剂量约为3×1012cm-2；(3)加速能量约为20KeV而剂量约为2×1012cm-2。结果是，在允许区域40作为第一p阱4的高度上将杂质注入区域40(如图5E所示，在使形成的第一p阱4与埋置的n阱3顶部相接触的位置上)。此外，在p阱40中形成适合于在区域40中构成第一n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层在图中均未示出)。
另外，通过上述离子注入，还把B+注入到区域51中，由此形成第二p阱5。而且，在第二p阱5的内部形成包含击穿阻止层和阈值电压控制层(两层均未在图中示出)的相似层状结构。
移去阻挡层8之后，如图5D所示，形成阻挡层9，阻挡层9选择性地覆盖未被阻挡层8盖住的区域。用阻挡层9作为掩模，在两种不同条件下通过半导体衬底1的一个主表面注入P+，两个不同条件是：(1)加速能量约为700KeV而剂量约为1×1013cm-2；(2)加速能量约为200KeV而剂量约为3×1012cm-2。此外，再一次用同一个阻挡层9作为掩模，在加速能量约为20KeV而剂量约为3×1012cm-2的条件下通过半导体衬底1的一个主表面注入B+。结果是，形成与埋置的n阱3顶部相接触的n阱6，并且还在n阱6的内部形成适合于在n阱6中构成p沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。
移去阻挡层9之后，如图5E所示，形成阻挡层10，阻挡层10覆盖半导体衬底1上一个主表面的部分表面，该部分表面不包括与区域40相应的区域。用阻挡层10作为掩模，在二种不同条件下通过半导体衬底1的一个主表面注入B+，二个不同条件是：(1)加速能量约为130KeV而剂量约为2×1012cm-2；和(2)加速能量约为20KeV而剂量约为2×1012cm-2。结果是，通过参照图5E所述的B+注入步骤和前面参照图5C所述的B+注入步骤而在区域40中形成了第一p阱4，和在p阱4中形成了用于在区域40中形成第一n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。
移去阻挡层10之后，如图5F所示，形成阻挡层11，阻挡层11覆盖半导体衬底1中一个主表面的部分表面，该部分表面不包括与如图5D所示第二p阱5的部分区域52相应的区域。用阻挡层11作为掩模，在二种不同条件下通过半导体衬底1的一个主表面注入B+，二个不同条件是：(1)加速能量约为700KeV而剂量约为1×1013cm-2；和(2)加速能量约为20KeV而剂量约为3×1012cm- 2。结果是，通过相反的注入过程平衡了恰好位于第二p阱5的部分区域52之下的那部分埋置的n阱3，并且形成了与第二p阱5相接触的深部阱7(埋置阱)。此外，通过参照图5F所述的B+注入步骤和前面参照图5C所述的B+注入步骤，形成了适合于在埋置的p阱7内部构成第三n沟道MOS晶体管的击穿阻止层和阈值电压控制层(两层均未在图中示出)。应注意到，参照图5F所述的B+注入，没有将杂质注入剩余的区域53，区域53是不包含区域52的那部分p阱5。
如上所述，在第三实施例中，与第一实施例不同的是，在为控制第三n沟道MOS晶体管的阈值电压而进行离子注入的同时，完成用于形成埋置式p阱的离子注入。
在上述第三实施例中，利用彼此具有不同图形的阻挡层8-11形成第一和第二p阱4、5以及n阱6。此外，如第二实施例所述，在不用掩模的情况下可通过再生注入过程形成p阱。在这种情况下，在连续形成n阱时，为了形成n阱而注入的部分杂质被在再生注入时已经预先注入的相反导电性的杂质抵消。考虑到这种平衡，把连续形成n阱的剂量设定得稍大于所需量，这样便可得到上述有效的杂质浓度。而且，可以通过在不使用任何掩模的情况下形成n阱来代替形成p阱。
当把该实施例中的半导体装置应用于DRAM时，与第一和第二实施例中相比，第一p阱4的良好性能与第二p阱5的良好性能相互转换。具体地说，当把该实施例中的半导体装置应用于DRAM时，优先使用第二p阱5的区域52作为存储单元区52，该区域通过埋置的p阱7与衬底1电连接；并用不直接与衬底电连接的p阱5的其它区域53作为外围电路的NMOS区，外围电路位于存储单元例如传感放大器(换句话说，是具有反偏压的区域)附近；和用第一p阱4作为其它外围电路(换句话说，是具有反偏压的区域)的NMOS区。这是因为，例如，为了控制阈值电压而不需要实施相反的注入过程，其结果是抑制了迁移的减少，否则迁移减少的现象将因有杂质掺入而发生。在上述装置中，形成在第二p阱5中的第二和第三n沟道NMOS晶体管分别起外围电路晶体管和存储单元晶体管的作用。
下面将更具体地描述上述结构。第二p阱5的部分区域52是包含存储单元晶体管的存储单元区52，而其余部分53是位于存储单元附近的外围电路区，其包括沟道类型与存储单元晶体管沟道类型相同的晶体管。第p阱4是远离存储单元的外围电路区，其包括沟道类型与存储单元晶体管沟道类型相同的晶体管。n阱作为外围晶体管区，其包括沟道类型与存储单元的沟道类型相反的晶体管。埋置的p阱7刚好形成在第二p阱5的存储单元区52之下并且与衬底1电连接。
在上述结构中，第一p阱4被n阱6和埋置的n阱3所包围，在第一p阱4中输入/输出电路等产生大量的热载流子或其它载流子，这些载流子可能是因过尖峰/负尖峰现象引起的噪声。借助这种结构，第一p阱4是电绝缘的，从而可防止在一个p阱4中产生的载流子因上述原因而流入其它第一p阱4中。这样，可以减小因噪声引起的例如故障等有害影响。当因辐射等原因在衬底的深部产生少数载流子，然后少数载流子在衬底中扩散时，由于存储单元使得开放区较窄，所以那些少数载流子同样还是被封在埋置的n阱中。结果是，可以抑制存储单元上的任何不利影响。
在第三实施例中，在第二p阱5的存储单元区52和存储单元附近的NMOS外围电路区53之间的边界处设置有非绝缘区。作为替代方案，也可以在该位置上设置绝缘区。
在第三实施例中，与衬底1电性连接的区域52和与衬底1不直接电性连接的区域53在第二p阱5中彼此靠近。还可以使用另一种结构，在这种结构中，例如将埋置的p阱7设置在第二p阱5的中心附近以便使其与衬底1电性连接(即，将区域52设置在第二p阱5的中心附近)，而且为了包住区域52，将区域53设置成不直接与衬底1电性连接。此外，用埋置的p阱7包住形成的部分埋置n阱3，因此，p阱处于使埋置的n阱3电性漂移的漂移状态下。
在如上所述的第一至第三实施例中，在与不包含埋置式阱的其它阱之间的所有边界对应的位置上设置绝缘区。然而，不是必须用这种方式形成绝缘区。此外，可以在形成n阱和p阱时形成埋置的n阱3，而不用在生产过程的早期阶段同时形成全部埋置的n阱3。埋置式n阱的形成可以与前述同时形成埋置式阱的线路图相结合。在这种情况下，可以分别设定恰好位于n阱之下的埋置式阱的外形和正好位于p阱之下的n阱的外形。
此外，在上述第一至第三实施例中，通过在击穿阻止层和阈值电压控制层中供给不同的杂质浓度可以区分出第一p阱和第二p阱，但其中不包括正好位于它们之下的埋置式p阱。然而，应注意的是，只要遵循本发明所期望的方案，也可以进行其它的改进。例如，如图2E、3D或5E中所示，可以在与上述条件不同的条件下完成为了选择性地形成p阱而进行的杂质注入过程。例如，可以通过是否存在恰好位于第一和第二阱之下的埋置式p阱来区分第一阱和第二阱，同时分别设定处于同一高度上的各阱中设置的击穿阻层和阈值电压控制层中之一或两者的杂质浓度。
如上所述，在生产具有双阱结构的传统半导体装置的方法中只需添加一个掩模工序便能制作出具有三阱结构的半导体装置，在这种装置中，根据N沟道MOS晶体管和p沟道MOS晶体管的情况可以在一个芯片中设定多种衬底电势。所以，通过增加尽可能少量的生产步骤可生产出高性能的半导体装置(芯片)。
按照本发明，通过把杂质离子注入到半导体衬底整个表面上可以形成深部n阱。在这一步骤期间，刚好位于两种p阱中一种p阱之下的部分埋置式n阱被相反的注入过程所平衡，这样便可以有效地获得与衬底相同的导电类型，上述两种p阱具有不同的衬底电势(通常p阱具有浅层能级衬底电势)。
在上述p阱包围n阱的结构中，可以将各n阱设计成使它们彼此具有不同的电势电平。通过形成附加的埋置式p阱，可减小片阻，由此提高了对锁定的阻力。
按照本发明，当使用p型衬底时，在不用掩模的情况下可以完成形成埋置式n阱的步骤，而这一步骤可能是不稳定注入过程，造成不稳定的原因是因为需要最高的加速度能量。结果是，可以消除因装置中真空度降低而导致的不稳定注入过程所导致的缺点和因不稳定过程本身而导致在注入过程中从阻挡层排气的缺点。当用多价离子以高加速能量完成注入过程时，上述优点变得更加明显。
很显然，在不脱离本发明范围和构思的情况下，熟悉本领域的技术人员能够迅速地作出各种其它的改进。而且，附加的权利要求的范围并不受说明书的限制，而是在广义上构成的。

Claims (13)

1.半导体装置，其特征在于，包括：
导电型衬底；
设置在衬底中且导电类型与衬底的导电类型相同的第一阱；
设置在衬底中且导电类型与衬底的导电类型相反的第二阱；和
设置在衬底中的深部位置上且导电类型与衬底的导电类型相反的埋置阱，
另外设置一个导电类型与衬底导电类型相同的埋置阱，使埋置阱与第一阱底部的至少一部分相接触以便使第一阱至少部分地与衬底电连接。
2.半导体装置，其特征在于，包括：
第一导电类型的衬底；
第二导电类型的第一阱；
第一导电类型的第二阱；
第一导电类型的第三阱；
第二导电类型的第四阱；和
第一导电类型的第五阱，
其中：
第一阱是设在衬底深部位置的埋置阱，
第四阱与第一阱的顶部接触，
第二阱与第一阱的顶部接触并且被第四阱包围，
第五阱是埋置阱，该埋置阱设置成与第三阱底部的至少一部分相接触，
第一阱和第五阱大致设置在衬底中的相同高度上。
3.按照权利要求2所述的半导体装置，其特征在于，第三阱的整个底部与第五阱相接触。
4.按照权利要求2所述的半导体装置，其特征在于，第三阱的一部分底部与第五阱相接触，而第三阱底部的其余部分与第一阱相接触。
5.按照权利要求2所述的半导体装置，其特征在于，
第二阱的一部分是包含存储单元晶体管的存储单元区，而第二阱的其余部分是位于存储单元附近的外围电路区，外围电路区包括沟道类型与存储单元晶体管的沟道类型相同的晶体管；
第三阱是外围电路区，该区域远离存储单元并包括沟道类型与存储单元晶体管沟道类型相同的晶体管，
第四阱是一个外围电路区，其包括沟道类型与存储单元晶体管沟道类型相反的晶体管。
6.按照权利要求2所述的半导体装置，其特征在于，
第三阱的一部分是包含存储单元晶体管的存储单元区，而第三阱的其余部分是位于存储单元附近的外围电路区，外围电路区包括沟道类型与存储单元晶体管的沟道类型相同的晶体管；
第二阱是远离存储单元的外围电路区而且包括沟道类型与存储单元晶体管的沟道类型相同的晶体管；
第四阱是外围电路区，其包括沟道类型与存储单元晶体管的沟道类型相反的晶体管，和
第五阱仅设置在第三阱的存储单元区下方。
7.按照权利要求6所述的半导体装置，其特征在于，
存储单元区和远离存储单元的外围电路区之间的接口与第五阱和衬底之间的接口基本上设在同一平面内。
8.生产半导体装置的方法，其特征在于，包括如下步骤：
把离子注入第一导电类型的衬底中，由此在衬底的某一深度位置上形成第二导电类型的第一阱；
将离子注入到衬底中，由此形成与第一阱的顶部相接触的第一导电类型的第三阱和第一导电类型的第二阱；
在与第二和第三阱之间的区域相对应的位置上形成第二导电类型的第四阱，使所形成的第四阱与第一阱的顶部相接触；和
进行离子注入，由此部分地平衡恰好位于第三阱之下的一部分第一阱从而形成第一导电类型的第五阱。
9.按照权利要求8所述的方法，其特征在于，
进行离子注入以形成第二阱和第三阱的步骤是不用掩模在衬底上完成再生离子注入的步骤；和
考虑到通过再生离子注入得到的第一导电类型的杂质浓度而把形成第四阱的离子注入量设定成能够得到上述有效的第二导电类型的杂质浓度。
10.按照权利要求8所述的方法，其特征在于，
在进行形成第五阱的离子注入步骤的过程中，同时形成需在第三阱中形成的晶体管阈值电压控制层。
11.按照权利要求8所述的方法，其特征在于，
进行离子注入以便至少部分地平衡一部分第一阱的步骤包括完全平衡恰好位于第三阱之下的那部分第一阱从而形成第五阱的步骤。
12.按照权利要求8所述的方法，其特征在于，
进行离子注入以便至少部分地平衡一部分第一阱的步骤包括只部分地平衡恰好位于第三阱之下的那部分第一阱从而形成第五阱的步骤。
13.按照权利要求8所述的方法，其特征在于，
进行离子注入以形成第五阱的步骤包括形成阻挡掩模以便盖住形成存储单元的第三阱区然后进行离子注入的步骤。
CN97116265A 1996-09-05 1997-09-05 半导体装置及其制造方法 Expired - Lifetime CN1087499C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP234859/96 1996-09-05
JP23485996 1996-09-05

Publications (2)

Publication Number Publication Date
CN1175796A true CN1175796A (zh) 1998-03-11
CN1087499C CN1087499C (zh) 2002-07-10

Family

ID=16977474

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97116265A Expired - Lifetime CN1087499C (zh) 1996-09-05 1997-09-05 半导体装置及其制造方法

Country Status (7)

Country Link
US (1) US6066522A (zh)
EP (1) EP0831518B1 (zh)
JP (1) JP3031880B2 (zh)
KR (1) KR100286969B1 (zh)
CN (1) CN1087499C (zh)
DE (1) DE69735323T2 (zh)
TW (1) TW362275B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107871708A (zh) * 2016-09-28 2018-04-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100260559B1 (ko) * 1997-12-29 2000-07-01 윤종용 비휘발성 메모리 장치의 웰 구조 및 그 제조 방법
KR100282706B1 (ko) * 1998-07-07 2001-03-02 윤종용 반도체 장치의 제조 방법
JP3733252B2 (ja) * 1998-11-02 2006-01-11 セイコーエプソン株式会社 半導体記憶装置及びその製造方法
JP4517410B2 (ja) * 1998-11-25 2010-08-04 エルピーダメモリ株式会社 半導体装置
US6144076A (en) * 1998-12-08 2000-11-07 Lsi Logic Corporation Well formation For CMOS devices integrated circuit structures
JP3348782B2 (ja) 1999-07-22 2002-11-20 日本電気株式会社 半導体装置の製造方法
US20040053439A1 (en) * 2002-09-17 2004-03-18 Infineon Technologies North America Corp. Method for producing low-resistance ohmic contacts between substrates and wells in CMOS integrated circuits
US7442996B2 (en) 2006-01-20 2008-10-28 International Business Machines Corporation Structure and method for enhanced triple well latchup robustness
US20150364475A1 (en) * 2013-01-28 2015-12-17 Yasushi Yamazaki Semiconductor device and method for producing same
KR101450436B1 (ko) * 2013-03-04 2014-10-13 주식회사 동부하이텍 반도체 소자의 웰 형성 방법
JP2014207361A (ja) * 2013-04-15 2014-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP6255915B2 (ja) * 2013-11-07 2018-01-10 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
CN105336691B (zh) * 2014-07-31 2018-06-15 无锡华润上华科技有限公司 阱区制备方法
WO2016138924A1 (en) 2015-03-02 2016-09-09 Arcelik Anonim Sirketi A laundry machine with an improved fluid distribution load balance system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671067B2 (ja) * 1985-11-20 1994-09-07 株式会社日立製作所 半導体装置
US5354699A (en) * 1987-05-13 1994-10-11 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit device
JPH01161752A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体装置製造方法
US5116777A (en) * 1990-04-30 1992-05-26 Sgs-Thomson Microelectronics, Inc. Method for fabricating semiconductor devices by use of an N+ buried layer for complete isolation
JP2965783B2 (ja) * 1991-07-17 1999-10-18 三菱電機株式会社 半導体装置およびその製造方法
JPH05198666A (ja) * 1991-11-20 1993-08-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5475335A (en) * 1994-04-01 1995-12-12 National Semiconductor Corporation High voltage cascaded charge pump
KR0131723B1 (ko) * 1994-06-08 1998-04-14 김주용 반도체소자 및 그 제조방법
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation
JP2776350B2 (ja) * 1995-12-18 1998-07-16 日本電気株式会社 半導体集積回路装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107871708A (zh) * 2016-09-28 2018-04-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN107871708B (zh) * 2016-09-28 2020-06-12 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Also Published As

Publication number Publication date
KR100286969B1 (ko) 2001-04-16
JPH10135351A (ja) 1998-05-22
KR19980024386A (ko) 1998-07-06
TW362275B (en) 1999-06-21
EP0831518B1 (en) 2006-03-01
JP3031880B2 (ja) 2000-04-10
US6066522A (en) 2000-05-23
CN1087499C (zh) 2002-07-10
DE69735323T2 (de) 2006-11-02
DE69735323D1 (de) 2006-04-27
EP0831518A1 (en) 1998-03-25

Similar Documents

Publication Publication Date Title
CN1087499C (zh) 半导体装置及其制造方法
CN1079996C (zh) 高压金属氧化物硅场效应晶体管结构
CN1282253C (zh) 具有小袋的半导体器件及其制造
KR101125608B1 (ko) 전력용 반도체장치의 제조방법
CN1713394A (zh) 具有逆行井的高电压元件及其制造方法
CN1599045A (zh) 具有横向漂移区掺杂剂分布的dmos晶体管的制造方法
CN1658400A (zh) 半导体装置及其制造方法
CN1658391A (zh) 纵向双极型晶体管及其制造方法
CN1154570A (zh) 用改进的小型区抑制何短沟道的mos晶体管及其制造方法
CN1841778A (zh) 半导体器件中的场效应晶体管及其制造方法
CN100341140C (zh) 半导体器件及其制造方法
CN1331840A (zh) 用于制造包括一个非对称场效应晶体管的半导体器件的方法
CN1806341A (zh) 场效应晶体管,特别是双扩散场效应晶体管,及其制造方法
CN1521857A (zh) 半导体装置及其制造方法
CN1469478A (zh) 半导体集成电路及其制造方法
CN1095595C (zh) 半导体器件的制造方法
CN100444403C (zh) 半导体器件及其制造方法
CN1523676A (zh) 半导体装置
CN1523675A (zh) 半导体器件及其制造方法
CN1287454C (zh) 半导体装置及其制造方法
CN1889250A (zh) 利用独立的源极形成的cmos图像传感器件和方法
CN1126178C (zh) 静态随机存取存储器光电管结构及其制造方法
CN1226084A (zh) 半导体器件及其制造方法
CN1753184A (zh) 半导体器件
CN1199926A (zh) 一种半导体器件的制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: PANASONIC ELECTRIC EQUIPMENT INDUSTRIAL CO.,LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRONICS CORP.

Effective date: 20010901

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20010901

Applicant after: Matsushita Electric Industrial Co., Ltd.

Applicant before: Matsushita Electronics Corp.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: INTELLECTUAL PROPERTY BRIDGE NO. 1 CO., LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20140609

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140609

Address after: Tokyo, Japan, Japan

Patentee after: GODO KAISHA IP BRIDGE 1

Address before: Osaka

Patentee before: Matsushita Electric Industrial Co., Ltd.

CX01 Expiry of patent term

Granted publication date: 20020710

CX01 Expiry of patent term