CN1179362C - 输出到反射时钟跟踪电路的周期独立数据 - Google Patents

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Abstract

提供一个比较器和可变延迟电路以在一个双倍数据传输率(DDR)RAM设备中的数据和反射时钟之间保持跟踪。这是通过提供一个用于跟踪实际存储器阵列数据的全局数据信号(哑数据信号)来实现的。这个全局数据信号与RAM时钟(CLOCK)的定时进行比较以确定两个用于延迟流水线时钟(CLKRISE/CLKFALL)的信号之间的延迟时间。结果是，根据需要推出流水线时钟，使得它们总是在阵列数据到达输出锁存器之后发生转化。因此，随着周期时间减少，反射时钟和数据都被推出并保持其所需的跟踪。

Description

输出到反射时钟跟踪电路的周期独立数据
技术领域
本发明通常涉及随机存取存储器(RAM)设备，特别涉及一个用于跟踪从一个双倍数据传输率(DDR)RAM设备输出的数据的反射时钟跟踪电路。
背景技术
众所周知，随机存取存储器(RAM)的性能限制了计算机系统的性能。由于开发更高性能的存储器子系统的处理器设计人员和系统制造商已致力于使存储器性能限制最小化，处理器速度已大大超过主存储器的性能。理论上，存储器性能应匹配或超过处理器性能，即，一个存储器周期时间应小于一个处理器时钟周期。这几乎不成问题，于是存储器成为一个系统瓶颈。
有两种用作可由微处理器直接访问的主存储器的通用RAM存储器设备。作为第一种的静态随机存取存储器设备(SRAMs)基于触发器电路并且只要有电就保留数据。作为第二种的动态随机存取存储器设备(DRAMs)将数据作为电容器上一个电荷的函数来存储。由于电荷的损耗而需要经常更新电容器。这既有优点又有缺点。DRAM与SRAM相比，制造成本相对便宜而速度较慢。因此，SRAM通常被用作高速缓冲存储器。在这两种情况下，从RAM输出的数据在一个时钟脉冲的上升沿或下降沿被计时。
对RAM技术的革新产生了所谓的双倍数据传输率(DDR)RAM。DDRRAM允许通过在时钟脉冲的上升沿和下降沿上移动数据而以所用时钟的双倍频率来进行读和写。DDR结构的一个缺点是处理器不得不修改它们的高速缓冲控制逻辑以识别该双倍数据传输率信号。利用普通的高速缓冲SRAM，对于每个存储器时钟周期来说，SRAM传送一个数据片而利用DDR，则在时钟信号的上升沿传送一个数据片，在下降沿传送一个数据片。这样，DDR RAM的特征还在于一组具有跟踪RAM数据输出性能的传送延迟的反射时钟输出。通过利用反射时钟来触发读出有效的输入数据，处理器输入缓冲器在RAM数据存在时就可以得到该数据，甚至以400到600MHZ的频率。这就允许每个RAM以两倍于具有同一时钟速度的常规设备速度的速度发送数据。
反射时钟对于指示RAM传输一个有效数据的时间是非常重要的。这个反射时钟被如此命名就是因为它反射了流水线数据。跟踪反射时钟和数据所产生的损耗将导致在存储器设备和微处理器之间(或反之)产生违规。而且跟踪损耗将导致能够引起系统故障的数据误操作。在RAM设备以一个大于RAM设备访问时间的频率运转的任何时间都会发生这两种事件。
发明内容
因此，本发明的一个目的是提供一种能够确保准确跟踪数据传输的反射时钟电路。
本发明的另一个目的是按照需要自动调节RAM设备的流水线数据时钟(CLKRISE和CLKFALL)以保持反射时钟跟踪并防止数据误操作。
依据本发明，提供一个比较器和可变延迟电路以在任何周期时间，设备性能，或应用条件下保持在一个存储器设备中数据和反射时钟之间的跟踪。根据需要自动调节设备的流水线数据时钟(CLKRISE/CLKFALL)以保留数据给反射时钟跟踪并防止数据误操作。这是通过提供一个用于跟踪实际存储器阵列数据的全局数据信号(哑数据信号)来实现的。这个全局数据信号与RAM时钟(CLOCK)的定时进行比较以确定两个通过其必须延迟流水线时钟(CLKRISE/CLKFALL)的信号之间的延迟时间。结果是，根据需要推出流水线时钟，使得它们总是在阵列数据到达输出锁存器之后发生转化。因此，随着周期时间减少，反射时钟和数据都同样地被推出并保持其所需的跟踪。
附图说明
根据下面参照附图对本发明所做的详细描述，能够更好地理解本发明的上述和其它目的、方面及有益效果，其中：
图1是一个具有由保护电路控制的反射时钟的双倍数据传输率(DDR)SRAM的简图；
图2是比较未延迟和已延迟的时钟上升沿和下降沿的数据与反射时钟定时的定时图；
图3是具有依据本发明的反射时钟电路的双倍数据传输率(DDR)SRAM的简图；
图4是到时钟信号比较器电路的全局数据简图；
图5是用于产生延迟线DELAY3-DELAY0的定时图；以及
图6是一个可变延迟电路的简图。
具体实施方式
下面参照附图，特别是图1，该图示出了一个带有受保护电路控制的反射时钟的双倍数据传输率(DDR)SRAM。一个SRAM10包括一个可由存储控制器12访问的可访问存储单元阵列。来自SRAM阵列10的数据被分成两组：上升数据和下降数据。上升数据通过锁存器14被锁存到一个微处理器输入缓冲器(未示出)中，同样，下降数据通过锁存器16被锁存。每个反射被计时为下一个周期的CLKRISE/CLKFALL。锁存器22和24也分别被CLKRISE/CLKFALL锁存以输出一个反射时钟信号18。以这种方式，反射时钟信号18跟踪数据信号20。即，反射时钟信号18跟踪从锁存器14和16输出的数据以在一个有效数据在数据线20上可用时进行指示。锁存器22的输入与一个高电压耦合而锁存器24的输入与一个低电压耦合。一个主时钟信号28驱动控制器12。
CLKRISE产生于主时钟28的上升沿。CLKFALL产生于主时钟28的下降沿。如果CLKRISE/CLKFALL时钟没有被延迟，DO(DATA)和CO(ECHO CLOCK)之间的跟踪轨迹就会发生混乱，如图2定时图中的“斜交”部分所示。这是因为DO由ARRAY DATA选通而不是CLKRISE。但是，CO由于其预置输入而总是由CLKRISE选通。对于CLKRISE/CLKFALL都被延迟的情况，DO和CO轨迹如定时图底部的DO和CO所示。这是因为DO和CO都是由CLKRISE/CLKFALL选通的。在图2中，标识1R，1F分别表示来自时钟上升沿“R”和下降沿“F”上的周期1的数据。同样的标识应用于周期2，3等。
解决延迟问题的方法之一是在快于访问时间的周期时间不再运行，这样就严重地限制了设备的潜力。如图1所示，另一种更可行的解决方法是分别通过包括时钟发生器30和32以及可变延迟电路34和36的延迟电路来延迟来自主时钟28的CLKRISE/CLKFALL。通过一个保护电路38控制可变延迟电路以延迟流水线时钟CLKRISE/CLKFALL，使得阵列数据DO总是快于流水线时钟CLKRISE/CLKFALL，保护电路38可以是激光保护可编程延迟模块38。但是，这种方法的关键在于确定对于不同的周期时间和SRAM性能变化，需要延迟多长时间。这种方法还降低了流水线访问时间，因为增加了阵列数据和流水线时钟之间所需的时间界限。此外，一旦保险丝被熔断，这种方法还限制了SRAM的灵活性。
现在参照图3，示出了一个带有依据本发明的反射时钟电路的双倍数据传输率(DDR)SRAM。该设备的SRAM部分与图1所示的相似，因此使用了相同的标号。例如，一个SRAM10包括一个可由存储控制器12访问的可访问存储单元阵列。来自SRAM阵列10的数据被分成两组：上升数据和下降数据。上升数据通过锁存器14被锁存到一个微处理器输入缓冲器(未示出)中，同样，下降数据通过锁存器16被锁存。每个被计时为下一个周期的CLKRISE/CLKFALL。锁存器22和24也分别被CLKRISE/CLKFALL锁存以输出一个反射时钟信号18。以这种方式，反射时钟信号18跟踪数据信号20。一个比较器用于计算加到流水线时钟CLKRISE/CLKFALL上的所需延迟。这些延迟被标记为DELAY3-DELAY0，其中DELAY3具有最大的延迟而DELAY0具有最小的延迟。比较器40在SRAM主时钟28和GLOBAL DATA LINE(GDATA)42之间进行比较。GDATA作为SRAM10的一个输出并作为跟踪阵列访问的哑阵列数据线。计算出的延迟被存储在寄存器45中以备在下一个时钟周期使用。
图4详细示出了比较器40。比较器的输入是主时钟28和哑GDATA42。单触发电路44和46分别接收一个上升时钟沿和一个下降时钟沿，并输出一个小时钟脉冲。上升脉冲通过一个反相器。然后，两个脉冲通过晶体管50和52都被选通以向串联的反相器54和56输出一个脉冲，该反相器充当一个简单的存储器电路，用以将脉冲值保留到时钟28的下一次变迁。以这种方式，在时钟的上升沿产生一个停止信号，在该时钟的下降沿产生一个复位信号。
结合图4参照图5，在时钟脉冲28的上升沿，复位信号被截止，而从反相器54和56输出的停止信号成为有效状态。在时钟信号的下降沿，锁存器58，60，62和64被复位。然后，当SRAM10选通阵列输出一个用哑元数据GDATA42表示的数据时，比较器40开始一个“去皮”进程，通过锁存器58，60，62和64顺序地锁存GDATA直到时钟脉冲28变回一个高态从而启动停止信号为止。即，如果周期时间长于GDATA延迟，DELAY3-DELAY0被顺序禁止，直到下一个周期的时钟28停止减少延迟时间为止。
但是，如果周期时间短，则DELAY3-DELAY0都没有时间被禁止，并且整个延迟DELAY3被加到CLKRISE/CLKFALL上。一旦计算出所需的延迟，其结果(DELAY3-DELAY0)被寄存以用于下一个周期的流水线时钟。寄存是必要的，因为必须将该延迟等量地加到CLKRISE/CLKFALL时钟上。图5中的定时示出了DELAY3，DELAY2，DELAY1被禁止。注意DELAY0没有足够的时间被禁止。然后延迟信号被传送到寄存器45，再到可变延迟电路66和68，从而延迟CLKRISE/CLKFALL。
现在参照图6，示出了依据本发明的可变延迟电路的详细示图。时钟信号被输入到一个缓冲器电路，该电路包括晶体管70，72和74，串联的缓冲器76和78以及缓冲器89。然后经过缓冲的时钟信号流过流水线访问延迟缓冲器对80-81，82-83，84-85和86-87，而到达一个包括NAND门100-105的可变延迟逻辑电路。每个延迟缓冲器对包括一个到NAND门100-103的输入。到NAND门100-103中的每一个的第二输入是从图4所示的比较器输出的DELAY0-DELAY3。通过经过缓冲器109-111而使晶体管107和108复位，一个还原延迟电路106设置CLKRISE和CLKFALL的脉冲宽度。为了使CLKRISE/CLKFALL准确地减速，延迟单元必须与输入到图4中的时钟比较器电路的GDATA中的锁存元件相似。无论何时使用DELAY0-DELAY1，启动减缓路径驱动器120，而无论何时使用DELAY2-DELAY3，启动减缓路径驱动器122。注意如果不需要延迟(即DELAY3-DELAY0＝0)，则绕过延迟路径，利用一条并行的加速路径通过缓冲器90和晶体管91而到达CLKRISE/CLKFALL驱动器113。一个串联的反相器112充当一个锁存器，用以保存驱动器113的当前状态。
在工作过程中，如果只有DELAY3被禁止，则不使用通过NAND门103的可变延迟路径。如果DELAY2和DELAY3被禁止，则不使用通过NAND门103和102的延迟路径。最后，如果DELAY3，DELAY2和DELAY1被禁止，则不使用NAND门101，102和103。以这种方式，自动调整CLKRISE/CLKFALL，使得数据信号与反射时钟信号一起被锁存，以便保持反射时钟跟踪，从而防止数据误操作。
在结合一个最佳实施例详细描述本发明的同时，所述技术领域的技术人员能够认识到可以在不偏离本发明构思和保护范围的前提下对本发明进行改进。

Claims (7)

1.一种用于高速双倍数据传输率(DDR)存储器的存储系统，它产生一个数据信号和一个反射时钟信号，该系统包括：
一个由主时钟信号计时的存储器控制器；
一个随机存取存储器(RAM)阵列，其接收来自所述存储器控制器的输入并输出一个全局数据信号；
一个比较器，用于接收全局数据信号和主时钟信号以确定其间的延迟定时；以及
一个可变延迟电路，用于接收所述延迟定时信号并产生一个经过延迟的流水线时钟信号，以便同时锁存所述数据信号和所述反射时钟信号。
2.如权利要求1所述的用于高速双倍数据传输率(DDR)存储器的存储系统，其特征在于所述RAM阵列包括静态随机存取存储器(SRAM)设备。
3.如权利要求1所述的用于高速双倍数据传输率(DDR)存储器的存储系统，其特征在于所述RAM阵列包括动态随机存取存储器(DRAM)设备。
4.如权利要求1所述的用于高速双倍数据传输率(DDR)存储器的存储系统，其特征在于所述比较器包括：
用于在上升主时钟沿上产生一个停止信号和在一个下降主时钟沿上产生一个复位信号的装置；以及
多个串联的锁存器，第一锁存器接收所述全局数据信号，其中所述锁存器由所述复位信号复位，从而所述锁存器按照所述全局数据信号的出现而顺序输出多个DELAY信号，直到接收到所述停止信号为止。
5.如权利要求4所述的用于高速双倍数据传输率(DDR)存储器的存储系统，其特征在于还包括一个用于存储所述DELAY信号的寄存器。
6.如权利要求4所述的用于高速双倍数据传输率(DDR)存储器的存储系统，其特征在于所述可变延迟电路包括：
多个串联的延迟缓冲器，用于延迟所述主时钟信号；
多个逻辑门，用于启动多个可变延迟路径，每个所述逻辑门具有与所述延迟缓冲器顺序连接的第一输入和用以接收所述多个DELAY信号中的一个的第二输入；以及
一个经过延迟的流水线时钟驱动器，用于按照所述被启动的可变延迟路径而输出一个流水线CLKRISE/CLKFALL。
7.如权利要求6所述的用于高速双倍数据传输率(DDR)存储器的存储系统，还包括一个加速路径，用于在所述比较器确定不需要延迟时马上输出所述流水线CLKRISE/CLKFALL。
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