CN1187834C

CN1187834C - 非易失性半导体存储器

Info

Publication number: CN1187834C
Application number: CNB021216339A
Authority: CN
Inventors: 大轮义仁
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-05-31
Filing date: 2002-05-31
Publication date: 2005-02-02
Anticipated expiration: 2022-05-31
Also published as: US20020191441A1; JP3716914B2; JP2002359304A; CN1389925A; US6650591B2

Abstract

非易失性半导体存储器把包含由1个字栅和2个控制栅控制的2个MONOS存储元件的存储元在第1、第2方向分别多个配列构成。存储元阵列区包含使沿第1方向配列的各列存储元的各控制栅沿着第1方向连接形成的多条控制栅线，和在多条控制栅线的上层，沿着前述第1方向伸延、为多条控制栅线数一半的副控制栅线。夹置在第2方向的多个存储元之间各个边界相邻接的各2条控制栅线公共连接在各1条的副控制栅线上。

Description

非易失性半导体存储器

技术领域

本发明涉及包含由1个字栅和2个控制栅控制的2只非易失性存储元件的存储元构成的非易失性半导体存储器。

背景技术

众知作为非易失性半导体器，沟道和栅极间的栅绝缘层由氧化硅膜、氮化硅膜及氧化硅膜的叠层体构成的、俘获氮化硅膜上电荷的MONOS(金属—氧化物—氮化物—氧化物—半导体或衬底)型。

该MONOS型非易失性半导体存储器在文献(Y.Hayashi，et al.2000 Symposium on VLSI Technology Digest of Technical Papersp.122-p.123)内公开。在该文献公开包含由1个字栅和2个控制栅控制的2只非易失性元件(MONOS存储元)的双MONOS闪存存储元。即1只闪存存储元具有2只电荷俘获中心。

为了驱动该双MONOS闪存存储元，需要2条比特线，1条字线，2条控制栅线。

在这些配线中，2条比特线和2条控制栅线通常沿列方向配线。这时，在其1列的多个存储元群的宽度内，即使用最小宽度的线和间隔的光刻工序，使4条配线(2条比特线和2条控制栅线)作成同一层的金属配线也是困难的。

作为结果，扩展1列的存储元群的宽度，只确保配线间隔。可是，一旦这样作，降低了存储元的集成度，不能适应近年来非易失性半导体存储器的大容量化。

发明内容

本发明提供1存储元具有2俘获中心高集成的非易失性半导体存储器。

本发明的其它目的提供减少用于控制栅供电的配线，可以使配线的配置具有容限和自由度的非易失性半导体存储器。

本发明还有一个其它目的提供使用于控制栅及比特线的配线的配置具有容限和自由度的非易失性半导体存储器。

本发明一形态的非易失性半导体存储器包含使具有由1只字栅和2只控制栅控制的2只非易失性存储元件的存储元沿相互交叉的第1及第2方向各自多个配列构成的存储元阵列区域。前述存储元阵列区域包含使沿前述第1方向配列的各列的前述存储元各自的前述控制栅沿着前述第1方向连接、形成的多条控制栅线，和在前述多条控制栅线的上层沿着前述第1方向伸延、为前述多条控制栅线数一半的副控制栅线。夹置在前述第2方向的前述多个存储元间的各个边界相邻接的各2条前述控制栅线共同连接在各1条前述副控制栅线上。

因为根据本发明的一形态，对控制栅数而言，副控制栅数大体减少到一半，所以在配置副控制栅线的层上，在配线间隔上产生富裕，配线自由度提高了。

而且，即使1存储元具有2俘获中心，为了确保用于金属配线的间隔，也没有必要降低集成度，可以提供高集成度的非易失性半导体存储器。

设置前述存储元阵列区和在前述第1方向邻接、配置的选择区，

在前述选择区及前述存储元阵列区上，沿着前述第1方向伸延、比前述多条副控制栅线数少的多条主控制栅线。该选择区具有在前述多条主控制栅线上选择前述多条副控制栅线连接的副控制栅选择电路。

这样一来，因为可以进一步降低主控制栅线的数目比副控制栅线数还少，所以，即使在配置主控制栅线的层上，配线间隔上也产生富裕，提高了配线的自由度。

前述选择区最好包含沿着前述第1方向夹置前述存储元阵列区的两侧上设置的第1及第2选择区域。这时，在前述第1选择区上设置选择奇数及偶数的副控制栅线的一方，在前述多条主控制栅线上连接的第1副控制栅选择电路。在前述第2选择区上设置选择前述奇数及偶数的副控制栅线的另一方，在前述多条主控制栅线上连接的第2副控制栅选择电路。

通过把多条副控制栅线延长的先前的选择区分成2个，进一步提高副控制栅线的配线自由度。

本发明的其它形态的非易失性半导体存储器的前述存储元阵列区域，

还包含在前述多条控制栅线的上层上沿着前述第1方向伸延、与多条比特线同数目的副控制栅线，和沿着前述第2方向伸延的多条字线。这时，夹持前述第2方向的前述多条存储元间各个边界相邻接的各2条前述控制栅线共同连接在各1条前述副控制栅线上。

根据本发明的其它形态，使多条副控制栅线和多条比特线的各条数目相等。因而，一旦形成多条比特线的层，便形成多条副控制栅线层的层，并可以共同地设置线和间隔宽度。

这里，偶数比特线两侧的各2条控制栅线可以分别共同连接在偶数的副控制栅线的各线上。同样，奇数比特线两侧的各2条控制栅线可以分别共同连接在奇数的副控制栅线的各线上。

前述多条比特线的各条线在前述第1方向夹置不连续区，可以分断成多条比特分割线。这时，设置了分别与构成各1条比特线的前述多条比特分割线连接的多条副比特线。由此，利用副比特线可以确保第1方向上分断的比特线。

夹置在前述第1方向上前述存储元阵列区的两侧上设置的第1及第2选择区，和前述第1、第2选择区及前述存储元阵列区上还可以设置沿着前述第1方向，比前述多条副控制栅数少的多条主控制栅线，和在前述第1，第2选择区及前述存储元阵列区上沿着前述第1方向伸延、比前述多条副控制栅线少的多条主比特线。

这样一来，因为可以分别减少主比特线及主控制栅线数，所以即使把主比特线及主控制栅线配置在同一层上，在配线数总数减少的分配线的间隔上也产生富裕。

即，可以使前述多条主比特线及前述多条主控制栅线例如共同作成第3层的金属配线层。

通过使多条副比特线及多条副控制栅线延长的先前的选择区分成2个，进一步提高各配线的自由度。

这时，前述第1选择区包含选择奇数及偶数的比特线的一方，连接在前述多条主比特线上的第1副比特选择电路，和选择前述奇数及偶数的副控制栅线的一方，连接在前述多数主控制栅线上的第1副控制栅选择电路。前述第2选择区包含选择前述奇数及偶数的副比特线的另一方，连接在前述多条主比特线上的第2副比特选择电路，和选择前述奇数及偶数的副控制栅线的另一方，连接在前述多条控制栅线上的第2副控制栅选择电路。

这样，因为可以把副比特线选择电路及副控制栅分散在第1、第2选择区，所以电路设计变得容易。

在前述存储元阵列区及其两侧的前述第1，第2选择区上构成1单位的存储块可以使多只存储块沿前述第1方向配列。这样可谋求非易失性半导体存储器件的存储容量的大容量化。可以缩短副控制栅线及副比特线的长度，改善起因于配线容量的不合适情况。可以对每块分批消除数据，与存储器全部数据消除比较，可以减小其消除单位。

这时，可以在前述多条存储块的前述第1方向的一端上设置驱动前述多条比特线的主比特线驱动器。

这样一来，通过多只存储块共用多条主比特线，而且也可以通过多只存储块共用主比特线驱动器。

再加上，前述多只存储块在前述第1方向的另一端上，可以设置驱动前述多条主控制栅线的主控制栅线驱动器。

这样一来，通过多只存储块共用多条主控制栅线，并且也可以通过多只存储块共用主控栅线驱动器。

前述多只存储块在第2方向的一端上，可以设置驱动前述字线的字线驱动器。为了使非易挥发性半导体存储器件的存储容量更加大容量化，在前述第2方向上夹置前述字线驱动器的两侧上也可以分别配置前述多只存储块。

前述2只非易失性存储元件可以具有由氧化膜(O)、氮化膜(N)及(N)及氧化膜(O)形成的ONO膜作为电荷俘获中心，但并不限于此，也可采用其它构造。

附图说明

图1是本发明一实施形态的非易失性半导体存储器用的存储元断面图。

图2是图1所示的存储元的等效电路图。

图3是用于说明用图1所示的非易失性半导体存储器的数据读出动作的概略说明图。

图4是示出图1所示存储元的控制栅电压VCG和源-漏电流Ids之间关系的特性图。

图5是用于说明图1所示非易失性半导体存储器的数据写入(程序)动作的概略说明图。

图6是用于说明图1所示非易失性半导体存储器的数据消除动作的概略说明图。

图7是图1所示非易失性半导体存储器整体平面布局图。

图8是示出图1所示非易失性半导体存储器整体的其它例平面布局图。

图9是示出图7或图8所示的存储块的详情的概略说明图。

图10是图9所示存储块内的存储元阵列区的配线图。

图11是示出图10所示存储元阵列区的比特线和控制栅线的配线布局一例的配线图。

图12是示出图10所示存储元阵列内的副比特线和主比特线之间的配线图。

图13是示出图10所示存储元阵列内的副控制栅线和主控制栅线之间关系的配线图。

具体实施方式

以下参考附图说明本发明的实施形态

(存储元构造)

图1示出非易失性半导体存储器的一个断面，图2是其等效电路图。在图1，一只存储元100包含在硅基片上的P型阱区102上经栅氧化膜，用包含例如多晶的硅材料形成的字线104和2个控制栅106A、106B，和2个存储元件(MONOS存储元)108A、108B。

2个控制栅106A、106B在字栅104的两侧壁上形成、与字栅104分别电绝缘。

2个存储元件108A，108B的每个通过与MONOS的M(金属)相当的2个控制栅106A、106B之一和与MONOS的S(硅)相当的P型阱102之间叠层氧化膜(O)、氮化膜(N)及氧化膜(O)构成。控制栅106A、106B可以由掺杂硅、硅化物等导电材料构成。

这样，1个存储元100包含具有2个分离栅(控制栅106A、106B)的2个MONOS存储元108A、108B、在2个MONOS存储元108A、108B上共用一个字栅104。

该2个MONOS存储元108A、108B分别作为电荷俘获中心起作用。2个MONOS存储元108A、108B的每个在ONO膜109俘获电荷是可能的。

如图1及图2所示，在行方向(图1及图2的第2方向B)上设置间隔、配列的多个字栅104在多侧边等形成的1条字线WL上共同连接。

图1所示的控制栅106A、106B沿着列方向(垂直图1纸面的第1方向A)伸延、在列方向配列的多条存储元100上共用。因而，符号106A、106B也称为控制栅线。

这里，[i]号的存储元100[i]的控制栅线106B和[i+1]号的存储元100[i+1]的控制栅线106A上连接由例如比控制栅线更上层形成的第2层的金属层构成的副控制栅线CG[i+1]。

在P型阱102上设置第[i]号存储元100[i]的MONOS存储元108B和第[i+1]号存储元100[i+1]的MONOS存储元108A共用的[i+1]号杂质层100[i+1]。

这些杂质层110[i]、[i+1]、[i+2]例如在P型阱内形成，作为沿列方向(与图1纸面垂直的第1方向A方向)伸延、在列方向配列的多个存储元100上共用的比特线起作用。因而符号110[i]，[i+1]，[i+2]等也称为比特线。

在这些杂质层(比特线)110[i]，[i+1]，[i+2]上，连接例如在第1层金属层上形成的副比特线BL[i]，[i+1]，[i+2]。

(从存储元的数据读出动作)

一个存储元100，如图2所示，可以由字栅104驱动的晶体管T2和由2只控制栅106A，106B分别驱动的晶体管T1，T3串联成为模式化。

在说明存储元100动作时，如图3所示，首先说明邻接的2个存储元100[i]，[i+1]的各处电位设定。图3是说明从存储元100[i]的字线104右侧的MONOS存储元108B的数据读出图。在以下的动作说明中，假定晶体管T1～T3的阈值电压小于2.5伏。

这时，在各字栅104上加例如2.5伏，使各晶体管T2导通。此外，在存储元100[i]左侧的控制栅106A上经副控制栅线CG[i]加过量电压(例如5V)，使与MONOS存储元108A相当的晶体管T1导通。作为存储元100[i]右侧的控制栅106B的电位VCG，加读出电位Vread。

这时，在字线104右侧的MONOS存储元108B上是否存储电荷，与MONOS存储元108B相当的晶体管T3的动作如以下所示区分。

图4示出向存储元100[i]右侧的控制栅106B所加电压和与由此控制的MONOS存储元108B相当的晶体管T3的源-漏之间流过的电流Ids的关系。

如图4所示，在MONOS存储元108B上未存储电荷时，一旦控制栅电位VCG超过低阈值Vlow，则开始流过电流Ids。与此相反，在MONOS存储元108B上存储电荷时，只要控制栅电位VCG未超过高的阈值电压Vhigh，则不开始流过电流Ids。

这里，数据读出时，在控制栅106B上所加电压Vread设定在2个阈值电压Vlow，Vhigh的大体中间电压(例如2.5V)。

从而，在MONOS存储元108B上未存储电荷时，流过电流Ids，在MONOS存储元108B上存储电荷时，则没有电流Ids流过。

这里，数据读出时把杂质层110[i](比特线[i])连接在读出放大器上，把杂质层110[i+1](比特线[i+1])的电位VD[i+1]设定在1.5V上。这样一来，由于在MONOS存储元108上未存储电荷时，流过电流Ids，经导通状态的晶体管T1，T2，在副比特线BL[i]上例如流过大于2.5μA的电流。与此相反，由于在MONOS存储元108B上存储电荷时没有电流Ids流过，所以即使晶体管T1，T2处于导通状态，在副比特线BL[i]内流过的电流成为例如小于10nA。因而，通过读出放大器检测在副比特线BL[i]内流过的电流，从双存储元100[i]的MONOS存储元件108B(选择元)的数据读出成为可能。

即使在存储元100[i+1]，晶体管T1，T2也导通，而晶体管T3的控制栅电位VCG取作0V，因为电位VCG比图3的2个阈值电压Vlow，Vhigh双方还低，所以在存储元100[i+1]，没有源-漏电流流过。因而，在存储元100[i+1]的数据存储状况不会对从存储元100[i]的数据读出给予不良影响。

在从存储元100[i]左侧的MONOS存储元108A读出数据时，对存储元100[i-1]，[i]的各处电位也可以与上述同样设定。

(存储元的编程)

图5是说明存储元100[i]的字栅104栅右侧的MONOS存储元108的数据编程。在该数据编程动作前，实施后述的数据消除动作。

在图5，与图3相同，副控制栅线CG[i]电位取作过量电位(例如5V)，副控制栅线CG[i+2]电位取作0V。各字栅104电位通过字线WL约设定为0.77～1V。存储元100[i]的右侧控制栅108的电位经副控制栅线CG[i+1]设定在图4的写入电位Vwrite(例如5～6V)，第[i+1]的杂质层110[i+1](比特线BL[i+1])的电位VD[i+1]经副比特线BL[i+1]设定在例如4.5～5V。

这样一来，存储元100[i]的晶体管T1，T2各自导通，在向杂质层110[i]流过电流Ids的一方，在MONOS存储元108B的ONO膜109上沟道热电子(CHE)陷落。这样，实施MONOS存储元108B的编程动作，写入数据「0」或「1」。

(存储元的数据消除)

图6是说明在字线WL上连接的2个存储元100[i]，[i+1]的数据消除图。

在图6，各字栅104的电位通过字线WL设定在例如0V，通过副控制线CG[i]，[i+1]，[i+2]，控制栅106A，106B电位约设定在例如-5V～-6V。通过副比特线BL[i]，[i+1]，[i+2]，杂质层(比特线)110[i]，[i+1]，[i+2]的各电位设定在3～4V(与P型阱电位相等)。

这样一来，在各MONOS存储元108A，108B的ONO膜109上陷落的电子由金属(M)上加的-5V～-6V和硅(S)上加的3～4V形成的电场，通过隧道效应穿透而消除。由此在多个存储元同时消除数据成为可能。作为消除动作，与上述的不同，也可以通过形成比特的杂质层表面的能带—能带隧道效应，形成热空穴，消除存储的电子。

(非易失性半导体存储器的整体构成)

参照图7及图8说明用上述存储元100构成的非易失性半导体存储器。

图7是非易失性半导体存储器的平面布局图，存储区200分成例如32个存储块201。在该存储区200的第1方向一端设置主控制栅线驱动器202，而在第1方向A的另一端上分别设置主比特线驱动器204及读出放大器206。在存储区200的第2方向B的一端上设置字线驱动器208。

主控制栅线驱动器202是存储块No.0～No.31的各存储块201，驱动由沿第1方向A伸延的例如第3层的金属配线层构成的主控制栅线MCG0，MCG1，…的。

同样，主比特线驱动器204是存储块No.0～No.31的各存储块201，驱动由沿第1方向伸延的例如第3层的金属配线层构成的主比特线MBL0，MBL1，…的。

图8示出具有2个存储区200A，200B的非易失性半导体存储器件。这时，对存储区200A设置主控制栅线驱动器202A，主比特线驱动器204A及读出放大器206A，对存储区200B设置主控制栅线驱动器202B，主比特线驱动器204B及读出放大器206B。字线驱动器208配置在2个存储区200A，200B之间，在存储区200A，200B上可以共用。

不限于图7及图8的布局，各种变形是可能的。例如存储区200的存储容量为16M比特时，具有4个存储区200的非易失半导体存储器的存储容量为16×4＝64M比特。

对具有16M比特的存储容量的存储区200分成32个的各存储块201在1条字线WL上连接2K个(4K比特)的存储元100，在各存储块上配置128条字线WL。因而，各存储块201具有32K字＝64K字节的存储容量。在图7及图8的各存储区200(200A，200B)通过输出端子D0～D15可以同时读和写各1比特共计16比特的数据。

(存储块的构成)

其次，参照图9，说明把存储区分成例如32个的1存储块201的构成。

图9示出在图7及图8所示1存储块201内的平面布局。在图9，存储块201具有在相交叉的第1及第2方向A、B上多个配列各自的存储元阵列100形成的存储区210。在夹置存储元阵列区的两侧，在第1方向A的两端上设置第1选择区220和第2选择区222。第1选择区220分成奇数的副控制栅选择电路212和偶数的副比特选择电路216的各区。同样，第2选择区222分成偶数副控制栅选择电路214和奇数副比特选择电路218的各区。

图10～图13示出存储块201内的存储元阵列区210的具体内容。在图10～图13，在存储元阵列区210内设置向第2方向B伸延的、例如256条字线WL0～WL255，例如在多侧边上形成。

如图10所示，在各副比特线BL0，BL1…的两侧上配置控制栅线106A，106B。因而，控制栅线106A，106B的总数约为副比特线BL0，BL1…总数的2倍。

在图12，偶数的副比特线BL0，BL2，BL4，…延长形成直到在第1方向A的一侧配置的第1区220的偶数副比特选择电路216。奇数的副比特线BL1，BL3，BL5…延长形成直到在第1方向A的另一端上配置的第2选择区222的奇数副比特选择电路218。

偶数的副控制栅线CG0，CG2…的各线，如图13所示，延长形成直到第2选择区222的偶数副控制栅选择电路214的区域。奇数的副控制栅线CG1，CG3，…的各线，如图13所示，延长形成直到第1选择区220的奇数副控制栅选择电路212的区域。

在第1选择区220上设置的偶数副比特选择电路216包含，如图12所示，根据选择信号线SEL(BL)0，SEL(BL)2的电位，把偶数的副比特线BL0，BL2的任意一方转换连接到作为第3层的金属配线层的主比特线MBL0的晶体管230，232。晶体管234，236把偶数副比特线BL4，BL6的任意一方连接到主比特线MBL2上。

在第2选择区222上设置的奇数副比特选择电路包含，如图12所示，根据选择信号线SEL(BL)1，SEL(BL)3的电位，把奇数副比特线BL1，BL3的任意一方转换连接到作为第3层的金属配线层的主比特线MBL1的晶体管240，242。晶体管244，246把奇数副比特线BL5，BL7的任意一方连接到主比特线MBL3上。

在第1选择区220上设置的奇数副控制选择电路212包含，如图13所示，根据选择信号线SEL(CG)1，SEL(CG)3的电位，把奇数副控制栅线CG1，CG3的任意一方转换连接到作为第3层金属配线层的主控制栅线MCG1的晶体管250，252。晶体管254，256把奇数副控制栅线CG5，CG7的任意一方连接主控制栅线MCG3上。

在第2选择区222上设置的偶数副控制栅选择电路214包含，如图13所示，根据选择信号线SEL(CG)0，SEL(CG)2的电位，把偶数副控制栅线CG0，CG2的任意一方转换连接到作为第3层的金属配线层的主控制栅线MCG0的晶体管260，262。晶体管264，266把偶数副控制栅线CG4，CG6的任意一方连接在主控制栅线MCG2上。

这样，通过用主控制线驱动器202及主比特线驱动器204驱动主控制栅线MCG及主比特线MBL的同时，用奇数·偶数副控制栅选择电路212，214，奇数·偶数副比特选择电路216，218转换主—副的连接，可以对上述存储元100实施数据读出、数据写入(程序)及数据消除。

在图12，例如将选择信号线SEL(BL)0共同连接在晶体管230，234的栅极上，然而也可以用2条选择信号线SEL(BL)。其它的选择信号线SEL(BL)1～线SEL(BL)3及图13所示的选择信号线SEL(CG)0～SEL(CG)3也可以分成各自的2条选择信号线。

(配线布局)

如图11所示，夹置第2方向B的多个存储元100间的各个边界相邻接的各2条控制栅线106B，106A包含线间宽度为W1的宽线间幅宽区107A，和2条公共连接在1条上的公共连接区107B，和配置在线间宽的区107A及公共连接区107B以外区域的线间幅宽为W2的狭线间幅狭区107C。

这里，夹持第2方向B的多个存储元100间的各个边界相邻接的各2条控制栅线106B，106A经设置在公共连接区107B上连接部107D，连接在各1条副控制栅线CG0，CG1，CG2，CG3上。

这里，连接在各2条控制栅线106B，106A的各1条副控制栅线CG0，CG1，CG2，CG3，…是第2层的金属配线。因而，在连接部107D的位置上具有公共连接区107B，和连接第1层金属配线的接触片，和岛状的第1层金属配线，和连接该第1层金属配线和副控制栅线的通路。

比特线110[0]夹置与公共连接区107B上下对置的不连区续107E，分断成多个区，在图11图示了2条比特分割线110[0]-1，110[0]-2。该2条比特分割线110[0]-1，110[0]-2由杂质层形成，以其低电阻化作为目的，也可以在杂质层表面上形成硅化物。而且，构成1条比特线110[0]，例如2条比特分割线110[0]-1，110[0]-2分别连接在1条副比特线BL0上。

这里，比特分割线110[0]-2在与线间幅宽区107A上下对置的区域上具有线宽从宽W2展宽到宽W1的线宽扩大区111。经该线幅扩大区111上设置的接触片107F连接在副比特线BL0上。比特分割线110[0]-1和副比特线BL的连接未图示，也可以经设置在形成存储元100的区域外配置的线幅扩大区111(未图示)的接触片107F(未图示)连接。

这样，因为通过沿第1方向A伸延的副比特线BL0衬里，分断成多段例如2段的比特线110[0]-1，11-[0]-2，共同地设置在同电位。

对上述比特线110[0]的构造及其与副比特线BL0的连接也可同样适用其它全部的比特线100[1]，100[2]，100[3]。

如图11所示，在第2方向B，在夹置公共区域107B的两侧上配置线间幅狭区107A，107A。

因此，在存储元阵列区210上，在第1方向A分离的位置上设置第2配线专用区211A，211B(参照图10～图13)。而且，如图10所示，在第1配线专用区211A上设置对奇数副控制栅线CG1，CG3，CG5，CG7，…连接的各2条控制栅线的线间幅宽区107A和对偶数副控制栅线CG0，CG2，CG4，CG6，…连接的各2条控制栅线的公共连接区107B。

在第2配线专用区211B上设置对偶数副控制栅线CG0，CG2，CG4，CG6，…连接的各2条控制栅线的线间幅宽区107A和对奇数副控制栅线CG1，CG3，CG5，CG7，…连接的各2条控制栅线的公共连接区107B。

这里，如图10及图11所示，对副控制栅线CG连接的连接部107D和对其副控制栅线CG相邻的副比特线BL连接的接触片107F在沿第1方向A伸延的大体同一线上存在。因此，如图10及图12所示，副比特线BL在第1配线专用区211A或第2配线专用线区211B上例如在右侧迂回形成，以便避开连接部107D的位置。

在迂回形成副比特线BL位置的相邻处，为了确保与该副比特线BL之间的间隔，形成副控制栅CG，以便至少在右侧也迂回，其理由是，在图10，从2条控制栅线106B，106A的线间中央向右侧偏移的位置上设置了公共连接区107B。如果在2条控制栅线106B，106A的线间中央设置公共连接区，则不必要迂回副控制栅CG。

这里，如图11所示，在第2方向B，在夹置公共连接区107B的两侧上配置线间幅狭区107A，配置107A的理由如下所述。

即，在偶数比特分割线110[0]-2，110[2]-2上设置接触片107F的第2配线专用区211B上，为了确保与接触片107F的连接区，有必要使比特分割线的线宽从宽度W2扩展到宽度W1。这时，如果在偶数比特分割线110[0]-2，110[2]-2的各线宽扩大区111，111间，设置奇数比特数110[1]，则必须展宽各比特线的间距。这样一来，不能提高存储元的集成度。

因此，偶数比特分割线110[0]-2，110[2]-2的各线宽扩大区111，111间，配置比特线110[1]的不连续区107E，对各比特线间距设定在最小。

在偶数的比特分割线110[0]-2，110[2]-2的各线宽扩大区111，111，分别各自配置控制栅线的线间幅宽区107A，107A。因为这2个线间幅宽区107A，107A之间的宽度狭，所以该宽度狭的区域上配置控制栅线106B，106A的公共连接区107B。这样，相邻的控制栅线间可以确保间隔。

同样地，即使在第1配线专用区211A，也在奇数比特分割线的各线宽扩大区107A，107A之间设置偶数的比特线不连续区107E，使该区作为2条控制栅线106B，106A的公共连接区107B。

本发明不限于上述实施形态，在本发明的要旨范围内种种变形实施是可能的。

例如，对非易失存储元件108A，108B的构造不限于MONOS构造。通过1个字栅104和2个控制栅106A，106B，本发明也适用于在2处独立俘获电荷的其它各种存储元的非易失性半导体存储器。

在图10以副比特线BL的延长方向作成偶数、奇数交替地反方向，然而也可以偶数及奇数共同地构成同一方向。这时，也可以在第1，第2选择区220，222的一方上设置副比特选择电路216，218，在其另一方上也可以设置副控制栅选择电路212，214。

Claims

1.非易失性半导体存储器，其特征为，包含存储元阵列区，该区使具有由1个字栅和2个控制栅控制的2个非易失性存储元件的存储元在相交叉的第1及第2方向上各自多个配列而形成，

前述存储元阵列区包含：对沿着前述第1方向配列的各列前述存储元的各个前述控制栅沿前述第1方向连接形成的多条控制栅线，和

在前述多条控制栅线的上层上沿着前述第1方向伸延、为前述多条控制栅线数一半的副控制栅线，

各2条前述控制栅线夹置前述第2方向的前述多个存储元间的各个边界而相邻，并且公共连接在各1条的前述副控制栅线上。

2.根据权利要求1所述的非易失性半导体存储器，其特征为，还包含：

在前述第1方向与前述存储元阵列区邻接配置的选择区和

在前述选择区及前述存储元阵列区上沿着前述第1方向伸延、比前述多条副控制栅线数少的多条主控制栅线，

前述选择区包含对前述多条副控制栅线选择、连接在前述多条主控制栅线的副控制栅选择电路。

3.根据权利要求2所述的非易失性半导体存储器，其特征为，

前述选择区包含在前述第1方向，夹置前述存储元阵列区的两侧上设置的第1及第2选择区。

前述第1选择区包含选择奇数及偶数的副控制栅线的一方，在前述多条主控制栅线上连接的第1副控制栅线的选择电路，

前述第2选择区包含选择前述奇数及偶数的副控制栅线的另一方，在前述多条主控制栅线上连接的第2副控制栅选择电路。

4.根据权利要求1～3所述的非易失性半导体存储器，其特征为，

前述2个非易失性存储元件具有由氧化膜、氮化膜及氧化膜构成的膜作为电荷俘获中心。

5.非易失性半导体存储器，其特征为，包含存储元件阵列区，该区对具有由1个字栅和2个控制栅控制的2个非易失性存储元在相交叉的第1及第2方向上各自多个配列形成，

前述存储元阵列区包含：

沿着第1方向配列的多个存储元的两侧上，由沿着前述第1方向延伸的杂质层形成的多条比特线，和

对沿着前述第1方向的各列前述存储元的各个前述控制栅沿着前述第1方向连接形成的、为前述多条比特线数2倍的控制栅线，

在前述多条控制栅线的上层，沿着前述第1方向伸延的、与前述多条比特线数相同数的副控制栅线，和

沿着前述第2方向伸延的多条字线；

夹置前述第2方向的前述多个存储元间的各个边界相邻接的各2条前述控制栅线公共连接在各1条的前述副控制栅线上。

6.根据权利要求5所述的非易失性半导体存储器，其特征为，

偶数比特线两侧的各2条控制栅线分别公共连接在偶数副控制栅线的各条上，

奇数比特线两侧的各2条控制栅线分别公共连接在奇数副控制栅线的各条上。

7.根据权利要求6所述的非易失性半导体存储器，其特征为，

前述多条比特线的各条包含把前述第1方向上不连续区分界的多条比特分割线。

与构成各1条比特线的前述多条比特分割线的各条分别连接的多条副比特线在前述多条比特线的上层上沿着前述第1方向伸延。

8.根据权利要求7所述的非易失性半导体存储器，其特征为，还包含：

在前述第1方向夹置前述存储元阵列区的两侧上设置的第1及第2选择区，和

在前述第1，第2选择区及前述存储元阵列区上，沿着前1方向延伸、比前述多条副控制栅线数少的多条主控制栅线，和

在前述第1，第2选择区及前述存储元阵列区上，沿着前述第1方向伸延、比前述多条副比特线数少的多条主比特线；

前述第1选择区包含选择奇数及偶数的副比特线的一方，在前述多条主比特线上连接的第1副比特选择电路，和

选择前述奇数及偶数的副控制栅线的一方，在前述多条主控制栅线上连接的第1副控制栅选择电路；

前述第2选择区包含选择前述奇数及偶数的副比特线的另一方，在前述主比特线上连接的第2副比特选择电路，和

选择前述奇数及偶数的副控制栅线的另一方，在前述多条主控制栅线上连接的第2副控制栅选择电路。

9.根据权利要求8所述的非易失性半导体存储器，其特征为，前述多条副比特线是第1层金属配线层。

10.根据权利要求9所述的非易失性半导体存储器，其特征为，前述多条副控制栅线是第2层金属配线层。

11.根据权利要求10所述的非易失性半导体存储器，其特征为，前述多条主比特线及前述多条主控制栅线是第3层金属配线层。

12.根据权利要求5所述的非易失性半导体存储器，其特征为，在前述存储元阵列区及其两侧的前述第1、第2选择区上构成1单位的存储块，多个存储块沿前述第1方向配列。

13.根据权利要求12所述的非易失性半导体存储器，其特征为，在前述多个存储块的前述第1方向的一端上设置驱动前述多条主比特线的主比特线驱动器，

在前述多个存储块的前述第1方向的另一端上设置驱动前述多条主控制栅线的主控制栅线驱动器。

14.根据权利要求12所述的非易失性半导体存储器，其特征为，在前述多只存储块第2方向的一端上，设置驱动前述字线的字线驱动器。

15.根据权利要求14所述的非易失性半导体存储器，其特征为，在前述第2方向、夹置前述字线驱动器的两侧上，分别配置前述多只存储块。

16.根据权利要求5至15的任意一项所述的非易失性半导体存储器，其特征为，前述2个非易失性存储元件具有以氧化膜、氮化膜及氧化膜构成的膜作为电荷俘获中心。