CN1205616C - 具有存储单元和基准单元的集成存储器以及这种存储器的运行方法 - Google Patents
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Abstract
存储器具有等同构造的存储单元(MC)和基准单元(RC)。将基准信息写入基准单元(RC)中，办法是将基准单元(RC)经第一开关元件(S1)从读出放大器(SAi)脱开，并且将位线(BLi，bBLi)的与基准单元(RC)连接的部分，经第二开关元件(S2)与输送基准信息的一个电位线(P1)电气地连接。
Description
本发明涉及具有存储单元和基准单元的一种集成存储器，以及这种存储器的一种运行方法。
在US 5,844,832 A中和在US 5,572,459 A中说明了具有1晶体管/1电容器型的存储单元的铁电存储器(FRAM或FeRAM)。存储电容器具有一个铁电电介层，为了存储不同的逻辑状态将铁电电介层的极化调节到不同的值上。通过调节电介层的极化来影响存储电容器的电容。由于所述的存储单元在读出访问时基于它们有限的电容，可能仅促成与它们连接的位线上的微小的电位改变，这些存储器具有差分读出放大器，正如它们例如也在DRAM(动态随机存取存储器)上得到采用的那样。每个读出放大器是与一对位线连接的。在存储单元中之一的读出访问时，将这个存储单元经位线之一电气地与所属的读出放大器连接，而与此读出放大器连接的位线对的另一个位线，将基准单元与读出放大器的第二输入端电气地连接。
基准单元基本上是像FRAM的标准存储单元那样构造的，并且用于在相应的第二位线上生成基准电位。然后读出放大器放大在两个位线之间出现的电位差。为了生成第二位线上的所希望的基准电位，事先在基准单元中存储相应的基准信息是必要的。为此，既在US5,572,459 A中，也在US 5,844,832 A中，与标准存储单元相比修改了基准单元，办法是将它们是经附加的晶体管与用于输送所希望基准信息的电位线连接。这些附加的晶体管是与存储单元之内的一个电路节点连接的，此电路节点位于有关选择晶体管和基准单元的存储电容器之间。
通过附加的晶体管所修改的上述存储单元具有这种缺点，即基于附加存在的晶体管它们不是完全等同地像标准存储单元那样构造的。这导致这种后果，即不能在像标准存储单元那样的相同网格(Raster)中制造基准单元。由此产生存储器的一种高费用的制造工艺。
本发明的任务在于提供所述类型的一种集成存储器，可以在规则的网格中布置此存储器的存储单元和基准单元。此外应提供这种存储器的一种运行方法。
用按权利要求1的一种集成存储器以及用按权利要求9的一种运行方法解决这些任务。本发明的有利的结构和进一步发展是从属权利要求的对象。
集成存储器具有等同构造的存储单元和基准单元。第二开关元件用于将基准信息输送到基准单元中。由于第二开关元件不是与基准单元之内的电路节点，而是与所属位线上的电路节点连接的，因此不必相对于存储单元来修改基准单元。这一方面使得在规则的网格中制造具有存储单元和基准单元的存储单元阵列成为可能，网格的范围是通过存储单元的最小尺寸给定的。另一方面产生这种优点，即以相同的方式进行基准信息进入基准单元中的写入和读出，正如数据进入存储单元中的写入或读出那样。由于在访问时存储单元准确的性能也取决于制造工艺的起伏，所以像存储单元那样等同构造的基准单元的访问性能，基于这样的影响，像对存储单元中的那种访问性能那样，以相同的方式受到影响。因此保证了，甚至对于存储器的不同制造条件，由基准单元供支配的基准信息是与标准存储单元的已改变的访问性能匹配的。
按本发明的一个进一步发展，基准单元和第一开关元件是布置在有关位线的与读出放大器相对的末端上的。由此产生电路技术上有利的一种装置，在此装置上需要较少的控制信号用于控制第一开关元件。为了保持单元阵列的网格，第一开关元件同样可以布置在此网格中。
按本发明的一个另外的进一步发展，第一开关元件是布置在有关位线的与读出放大器相向的末端上的。这有这种优点，即在读出放大器上常常有足够的位置供支配，并且甚至当存储单元阵列的网格基于很小的存储单元而变得很小时，可以因此毫无问题地布置开关元件。
以下借助展示实施例的附图详述本发明。所展示的：
图1为集成存储器的第一实施例，
图2为来自图1的集成存储器的一种变型，
图3为集成存储器的另一个实施例，
图4为来自图3的实施例的一种变型，
图5为不同实施例的存储单元和基准单元的构造。
虽然以下借助涉及一种FRAM型铁电存储器的实施例来阐述本发明，但本发明是不局限于这样的存储器的。它们适合于在所有集成存储器上的应用，这些集成存储器具有差分读出放大器以及与此连接的位线对，除了标准存储单元之外，基准单元也是连接到这些位线对上的。例如本发明也适合于在DRAM上的应用。
图1展示FRAM型集成存储器的存储单元阵列的一个片段。展示了与各一个差分读出放大器SAi连接的两个位线对BLi，bBLi。在读出访问时读出放大器SAi放大在有关位线对上存在的电压，并且将这些电压经放大转送到数据导线对LDQi，bLDQi上。在写入访问时，它们向有关的位线对传输数据导线对的电压。尽管图1中仅表示了两个位线对BLi，bBLi，但存储器具有许多带有相应的读出放大器SAi的位线对。尽管在这里所描述的实施例上阐述″折叠的位线方案″，在此方案上每个位线对的两个位线互相平行分布，本发明是同样好地可应用到按″开放的位线方案″构造的存储器上的，在这些存储器上一个位线对的两个位线是布置在所属读出放大器的不同侧面上的。
标准存储单元MC是布置在位线与字线WLi的交叉点上的。此外存在着与晶体管栅极连接的一个预充电导线PRE，位线BLi，bBLi中的每一个是经这些晶体管与预充电电位连接的。此外存储器具有布置在位线BLi，bBLi与基准字线REFWL，bREFWL的交叉点上的基准单元RC。基准单元RC是与电路节点A中的位线连接的。
存储单元MC和基准单元RC是等同构造的。图5展示它们的构造。它们分别具有选择晶体管T和带有铁电电介层的存储电容器C。存储电容器C的一个电极是与板电位PL连接的，而另一个电极是经选择晶体管T与相应的位线BLi连接的。选择晶体管T的栅极是与字线WLi中的一个或与基准字线REFWL中的一个连接的。对于基准单元RC在图5中也画入了电路节点A，在此电路节点A上基准单元是与所属的位线BLi连接的。
从图1中可获悉，此实施例的位线BLi，bBLi是划分为两个范围的，即在其中它们与存储单元MC连接的一个第一范围，和在其中它们与基准单元RC连接的一个第二范围。位线的两个范围是经第一开关元件S1互相连接的。此外一个第一电位线P1是经第二开关元件S2与位线BLi，bBLi的末端连接的。在这里所观察的实施例上第一S1和第二S2开关元件是n沟道晶体管。四个第一开关元件S1的栅极是与基准读出线REFRD连接的，而第二开关元件S2的栅极是与基准写入线REFWB连接的。
以下说明对在图1中所示存储器的读出访问。首先经预充电导线照料，将所有的位线BLi，bBLi预充电到预充电电位上。随后重新阻断与预充电电位连接的晶体管。然后将字线WLi中的一个提到高电位上，而其余的字线保持在低电位上。借此选择两个与被激活的字线WLi连接的存储单元MC，其办法是将它们的存储电容器C经它们的选择晶体管T导电地与所属的位线连接。同时为了激活字线WLi中的一个，将基准字线REFWL，bREFWL中的属于基准单元RC的那个基准字线提到高电位上，像正好要读出的存储单元MC那样这些基准单元RC是未与相同的位线连接的。例如同时激活字线WL0和基准字线bREFWL。此外在此时刻基准读出线REFRD是位于高电平上的，而基准写入线REFWB是位于低电平上的。因此当时要读出的存储单元MC是与所属读出放大器SAi的其中一个输入端连接的，而相应的基准单元RC是与此读出放大器的另一个输入端连接的。取决于存储在存储单元MC中的数据，或取决于存储在基准单元中的基准信息，不同地影响与这些存储单元MC和基准单元连接的位线BLi或bBLi的电位。随后读出放大器SAi放大在它的输入端上的如此调节的电位差。
由于在所说明的存储单元MC和基准单元RC上涉及在读出访问时破坏其存储内容的这样的单元，在读出访问结束时将此前所读出的信息重新返回写入单元是必要的。由于一方面总是将相同的基准信息写入基准单元RC，另一方面(各按要存储的数据不同)却须时而将一个逻辑″1″，时而将一个逻辑″0″写入存储单元MC是所希望的，对于在此实施例上的返回写入，将基准读出线REFRD放到一个低电位上，使得重新阻断第一开关元件S1。因此基准单元RC是从读出放大器SAi脱开的。但是-如在FRAM或也在DRAM上通常的那样-通过读出放大器SAi进行从存储单元MC所读出数据的返回写入，其办法是在存储单元MC中简单地存储由此读出放大器SAi放大的信息。与此相反，通过第二开关元件S2经基准写入线REFWB的导电连接进行将基准信息返回写入基准单元RC中。一个相应的基准电位VRef位于第一电位线P1上，将此基准电位VRef经有关的第二开关元件S2写入总还是经基准字线bREFWL所选择的基准单元RC中。现在结束了读出访问。
以就本身而言已知的方式进行写入访问，此时相应的存储单元MC被经其字线WLi来选择，并且从数据线对LDQi，bLDQi经读出放大器SAi向位线对BLi，bBLi传输所希望的数据。在此第一开关元件S1可以保持阻断，和不进行基准字线REFWL，bREFWL之一的选择。
在这里介绍的实施例中第一S1和第二S2开关元件以及基准单元RC是以像存储单元MC那样的同样网格布置的。由此产生一种容易制造的，紧凑的存储器结构体系。
图2展示图1中所示实施例的一种变型。在以下借助图2至4阐述的实施例中，只要存在着差别，就仅讨论在图1中已经阐述的组成部分及其功能。图2中所示的存储器附加地具有N沟道晶体管形式的第三开关元件S3。其中一个第三开关元件S3将位线BL0和BL1互相连接，而另一个开关元件S3连接位线bBL0和bBL1。第三开关元件S3的栅极是与各一个控制线SHT，bSHT连接的。第三开关元件S3是布置在位线BLi，bBLi的，位于第一S1和第二S2开关元件之间的第二范围中的。相对于图1中的实施例的其它的差别在于，仅第一位线对BL0，bBL0是经第二开关元件S2与第一电位线P1连接的，而第二位线对BL1，bBL1是经它的第二开关元件与第二电位线P2连接的。
两个电位线P1，P2是与交变触发器FF的各一个输出端连接的，使得它们具有相反的电位。第三开关元件S3和两个电位线P1，P2用于生成在储单元MC中之一的读出访问时所需的基准电位。在基准信息经第二开关元件S2写入基准单元RC时，将一个基准信息写入第一位线对BL0，bBL0的基准单元RC中，此基准信息是与写入第二位线对BL1，bBL1的基准单元RC中的那个基准信息相反的。触发器FF用于生成电位线P1，P2上的这两个相反的基准信息。经触发器FF的节拍输入端C以规则的时间间距促成在其输出端信号的极性方面的交变。由此防止，总是将同一个逻辑状态写入基准单元RC中，这同一逻辑状态会导致相应的基准单元RC或它们的存储电容器C的铁电电介层的疲劳。用触发器FF将各自不同的逻辑状态写入两个位线对的基准单元RC中是可能的，这些逻辑状态以较大的时间间距用触发器FF的节拍交替。在另外的实施例中也可以用另外的方式代替用触发器FF来输送相反的基准信息。尤其是可以静态地，其极性不变化地输送它们。
如果在按图2的存储器上在读出访问时例如重新激活字线WL0和基准字线bREFWL的话，两个激活的基准单元RC则基于它们的相反的逻辑电平在相应的位线bBLi上生成各不同的电位，它们是经第一开关元件S1与这些位线bBLi导电地连接的。随后经属于这两个位线的控制线bSHT进行相应的第三开关元件S3的导电连接。与此相反属于两个另外位线BLi的第三开关元件S3保持阻断。导电的第三开关元件S3短接与它连接的两个位线bBLi。由此进行这两个位线之间的电位补偿，由此生成所希望的基准电位。现在激活两个读出放大器SAi，这两个读出放大器SAi分别放大电位差，此电位差存在于基准电位和在与有关所激活存储单元MC电气连接的位线BLi上所出现的电位之间。
在按图2的存储器上，类似于在来自图1中的那个存储器上那样，进行在读出访问结束时的返回写入。此前却经控制线bSHT重新阻断第三开关元件S3。在基准信息返回写入基准单元RC期间第一开关元件S1又是阻断的，而第二开关元件S2是导电的。
图3和4展示集成存储器的实施例，在此集成存储器上第一开关元件S1，第二开关元件S2和电位线P1，P2是布置在位线BLi，bBLi的与读出放大器SAi相向的末端上的。不仅在图3中，而且在图4中位线BLi，bBLi也就是经第一开关元件S1与读出放大器SAi连接的。以此方式使得具有基准单元RC的存储单元MC的一种互相联系的存储单元阵列成为可能，因为现在第一开关元件S1将位线不再划分为要么与存储单元，要么与基准单元连接的范围。由于通常在读出放大器SAi附近有足够的位置供支配，即使当生成具有很小结构尺寸的存储器时，按图3和4的实践有时比按图1和2的实践是较无问题地可能的。尤其是当读出放大器SAi是经(未示出的)相应的多路转换器各自与多个位线对连接时，则在读出放大器SAi附近有足够的位置供支配。
按图3的存储器与按图1的那个存储器的差别，和图4中的存储器与图2中的那个存储器的差别此外在于，与位线BL0，bBL0连接的第一开关元件S1是与一个第一选择线MUX连接的，而两个另外的第一开关元件S1是与一个第二选择线bMUX连接的。一个其它的差别在于，与位线BL0，BL1连接的第二开关元件S2是在它们的栅极上与一个第一基准写入线REFWB连接的，而与位线bBL0和bBL1连接的第二开关元件S2是在它们的栅极上与一个第二基准写入线bREFWB连接的。
对图3中存储器的读出访问例如重新通过激活字线WL0和基准字线bREFWL进行。此外将第一选择线MUX和第二选择线bMUX提到一个高电平上，而两个基准写入线REFWB，bREFWB有一个低的电位。所有第一开关元件S1则是导电的，而所有第二开关元件S2是阻断的。在通过读出放大器SAi放大所出现的差值信号之后，如此进行进入存储单元MC和基准单元RC中的返回写入，即将基准单元RC从读出放大器脱开，此时相应的第一开关元件S1阻断。采用使第二选择线bMUX据有一个低电平，而第一选择线MUX保留一个高电平的办法来实现这一点。随后第二基准写入线bREFWB据有一个高电平，使得与此电平连接的第二开关元件S2导电。第一基准写入线REFWB此时保持在低电平上。由于字线WL0和基准字线bREFWL继续是激活的，现在经与位线BLi连接的第一开关元件S1进行将由读出放大器SAi放大的信息返回写入到存储单元MC中，并且同时进行将所希望的基准信息从第一电位线P1经与位线bBLi连接的第二开关元件S2传输进入两个所选择的基准单元RC中。
图4中所示的存储器又以针对图2已经说明的方式通过读出两个基准单元RC来生成在读出放大器SAi上所需的基准电位，在这两个基准单元RC中存储了互相相反的信息，并且生成经相应的第三开关元件S3的随后的短接。由于图4中的第三开关元件S3是直接布置在读出放大器SAi上的，对于从基准单元RC中所读出基准信息的短接，此前导电地接通第一开关元件S1是必要的。第三开关元件S3却也可以是布置在第一开关元件S1的与读出放大器SAi相背的侧面上的，使得当已经进行了经相应的第三开关元件S3的短接时，才必须导电地接通第一开关元件S1。与图3相当，进行图4中的第一和第二开关元件S1，S2的控制。
在按图2和4的实施例上重要的是，在激活读出放大器SAi和放大所确定的电位差值之前，在短接输送基准信息的两个位线之后，通过相应的第三开关元件S3重新阻断后者。否则在从两个同时要读出的存储单元MC中读出互相相反信息的情况下，导致在两个然后驱动相反电平的读出的放大器SAi之间的短接。
在这里所述的实施例上，分别进行将从存储单元MC中读出的数据经读出放大器SAi返回写入，和将从基准单元RC中读出的基准信息分别同时经相应电位线P1，P2返回写入。此外在所有的实施例上进行从存储单元MC中读出数据，和从基准单元RC中读出基准信息，以及分别同时经第三开关元件S3短接与基准单元RC连接的位线。
按图1和图2的实施例有这个其它的优点，在将基准信息返回写入基准单元RC中时不将位线BLi，bBLi的整个电容与各自的电位线P1，P2连接，而是仅将位线的与基准单元RC连接的很短的范围与有关的电位线P1，P2连接。由此可以经第二开关元件S2以微小的损耗和在很短的时间之后进行基准信息的返回写入。
Claims (10)
1.集成存储器
-具有存储单元(MC)，
--这些存储单元(MC)是分别布置在字线(WLi)与一个第一位线对的各一个位线(BL0，bBL0)的交叉点上的
--并且这些存储单元(MC)分别具有一个选择开关元件(T)，经此选择开关元件(T)它们是与有关的位线连接的，和此选择开关元件(T)的控制接头是与有关的字线连接的，
-具有与第一位线对连接的一个差分读出放大器(SA0)，
-具有两个基准单元(RC)，
--这两个基准单元(RC)是分别布置在位线(BL0，bBL0)中之一与各一个基准字线(REFWL，bREFWL)的交叉点上的，
--这两个基准单元(RC)具有像存储单元(MC)那样的相同构造，
--并且这两个基准单元(RC)具有一个选择开关元件(T)，经此选择开关元件(T)它们是在一个电路节点(A)上与有关的位线连接的，和选择开关元件(T)的控制接头是与有关的基准字线(REFWL，bREFWL)连接的，
-具有第一开关元件(S1)，电路节点(A)经这些开关元件与读出放大器(SA0)连接，
-和具有第二开关元件(S2)，电路节点(A)经这些开关元件与一个第一电位线(P1)连接，此第一电位线(P1)用于输送应存储在基准单元(RC)中的第一电位，
-具有一个第二位线对(BL1，bBL1)，此第二位线对(BL1，bBL1)是与一个其它的差分读出放大器(SA1)连接的，并且此第二位线对(BL1，bBL1)像第一位线对(BL0，bBL0)那样，具有相应的存储单元(MC)和基准单元(RC)以及第一(S1)和第二(S2)开关元件，
-具有两个第三开关元件(S3)，这两个第三开关元件(S3)分别将第一对的位线(BL0，bBL0)之一与第二对的位线(BL1，bBL1)之一连接，
-并且具有一个第二电位线(P2)，第二对的位线(BL1，bBL1)的电路节点(A)是经相应的第二开关元件(S2)与此第二电位线(P2)连接的，并且此第二电位线(P2)用于输送要存储在第二位线对的基准单元(RC)中的第二电位。
2.按权利要求1的集成存储器，
-此集成存储器的基准单元(RC)是布置在有关位线(BL0，bBL0)的与读出放大器(SA0)相对的一个末端上的，
-并且此集成存储器的第一开关元件(S1)是布置在电路节点(A)和与所属存储单元(MC)的选择开关元件(T)连接的有关位线的范围之间的。
3.按权利要求2的集成存储器，此集成存储器的第二开关元件(S2)和此集成存储器的第一电位线(P1)同样是布置在有关位线(BL0，bBL0)的与读出放大器(SA0)相背的末端上的。
4.按权利要求1的集成存储器，此集成存储器的第一开关元件(S1)将有关位线(BL0，bBL0)的与读出放大器(SA0)相向的末端与读出放大器连接。
5.按权利要求4的集成存储器，此集成存储器的第二开关元件(S2)和此集成存储器的第一电位线(P1)是布置在有关位线(BL0，bBL0)的与读出放大器(SA0)相向的末端上的。
6.按权利要求4的集成存储器，
-在此集成存储器上在对位线(BL0)之一的存储单元(MC)之一的读出访问期间
--此存储单元(MC)的选择开关元件(T)和另一个位线(bBL0)的基准单元(RC)的选择开关元件是导电的，
--以及两个第一开关元件(S1)是导电的，而两个第二开关元件(S2)是不导电的，
-并且在此集成存储器上在读出访问期间所进行的将事先从相应存储单元(MC)中所读出的信息返回写入期间，通过读出放大器(SA0)
--有关存储单元(MC)和基准单元(RC)的选择开关元件(T)是导电的，
--并且只有与该一个位线(BL0)连接的第一开关元件(S1)和与该另一个位线(bBL0)连接的第二开关元件(S2)是导电的。
7.按权利要求1的集成存储器，具有与两个电位线(P1，P2)连接的一个控制单元(FF)用于生成具有分别交替电平的两个电位。
8.按权利要求1的集成存储器的运行方法，具有以下的步骤：
-从两个存储单元(MC)中读出信息，并且经两个第一位线(BL0，BL1)向两个差分读出放大器(SA0，SA1)的第一输入端传输信息，
-从基准单元(RC)中读出基准信息，并且经第二位线(bBL0，bBL1)向读出放大器(SA0，SA1)的第二输入端传输基准信息，
-通过读出放大器放大位于读出放大器(SA0，SA1)的输入端上的电压，
-从读出放大器脱开基准单元(RC)，
-将基准单元(RC)与电位线(P1，P2)连接，
-和经第二位线(bBL0，bBL1)向基准单元(RC)传输电位线(P1，P2)的电位。
9.按权利要求8的运行方法，其特征在于，电位线(P1，P2)的电位是不同的，
为了调整基准电位将第二位线(bBL0，bBL1)相互连接。
10.按权利要求8或9的运行方法具有以下的其它的步骤：
经第一位线(BL0，BL1)将通过读出放大器(SA0)放大的信号返回写入存储单元(MC)中，同时经第二位线(bBL0，bBL1)传输电位到基准单元(RC)中。
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