CN1231501A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1231501A
CN1231501A CN99103223A CN99103223A CN1231501A CN 1231501 A CN1231501 A CN 1231501A CN 99103223 A CN99103223 A CN 99103223A CN 99103223 A CN99103223 A CN 99103223A CN 1231501 A CN1231501 A CN 1231501A
Authority
CN
China
Prior art keywords
mark
measurement markers
misalignment measurement
forms
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN99103223A
Other languages
English (en)
Inventor
小室雅宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1231501A publication Critical patent/CN1231501A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

通过在由两个位线形成的平行线上设置由两个字线形成的垂直线形成＃形状,作为形成在半导体衬底上用于自动重叠测量的外方框标记。由此,通过使用一个方框标记可同时测量字线方向上的不对准值和位线方向上的不对准值。当在由字线和位线形成的＃形结构的布线之间形成电容触点时,通过使用用于自动重叠测量的方框标记进行。结果,可以缩短测量X方向(字线)和Y方向(位线)上的不对准值和分析测量结果的所需的时间。

Description

半导体器件及其制造方法
本发明涉及半导体器件及其制造方法，特别是涉及在光刻工艺中使用的用于自动重叠测量的方框标记的制造方法。
在半导体器件的制造中，要求光刻工艺以预定的形状形成半导体器件的各层。在该工艺中，当在特定层中形成抗蚀剂图形时，需要在将掩模图形与其下面的层对准的同时，按照预定的标准进行。随着半导体器件变得更精细，有关图形覆盖精度的预定标准也变得更严格。
下面将描述在常规光刻工艺中使用的在掩模图形和其下面的层之间用于自动重叠测量的方框标记。
图1A到图1F是用于说明常规方法的制造工艺的剖视图。图2是用于说明常规方法的顶视图。在其上形成有器件的半导体衬底上形成字线和位线。之后，在光刻工艺中在字线和位线之间形成电容触点图形。这里示出光刻工艺。
如图1A所示，首先在半导体衬底101上形成元件隔离区102。
接着如图1B所示，形成各具有多晶硅和硅化物结构的字线105。此时，与字线105的形成同时，还在划线上形成用于自动不对准测量的一体化外方框标记105a。
之后，如图1C所示，在字线105上的预定区域上形成焊盘多晶硅区10。接着，通过使用化学气相淀积(CVD)方法或类似方法淀积膜厚例如约为800nm的氧化物膜103。如果需要，在氧化物膜103上进行回流、二氧化硅深腐蚀、化学机械抛光(CMP)等处理，以将氧化物膜103平面化。
如图1D所示，向氧化物膜103表面涂敷抗蚀剂107。通过使用用于形成接触孔109的掩模来进行曝光和显影，该掩模具有附加在其上的用于自动重叠测量的内方框标记11。之后，通过使用自动重叠测量仪器，读出从在外方框标记105a上方形成的内方框标记11算起的不对准值。由此，测量字线105和接触孔109之间的不对准值。
接下来，将不对准值作为对准器的偏置值输入。再次在氧化物膜103表面上涂敷抗蚀剂107，并进行接触孔109的曝光。
然后，如图1E所示，通过用被形成为具有预定图形形状的光致抗蚀剂107作为掩模，并且通过使用各向异性腐蚀或类似方法，去除氧化物膜103的预定区域。由此形成接触孔109。此外，通过预定的工艺，在接触孔109中埋置WSi，此外，淀积作为位线111的WSi。
随后，以与字线105相同的方式，通过使用用于形成位线111的掩模来进行曝光和显影，该掩模具有附加在其上的用于自动重叠测量的一体化外方框标记111a。由此形成位线111，并重新形成外方框标记111a。此时，通过使用在前述触点形成时形成的方框标记111a来测量位线111的不对准。
随后，如图1F所示，通过使用化学气相淀积(CVD)方法或类似方法，淀积膜厚例如约为800nm的氧化物膜150。如果需要，在氧化物膜150上进行回流、二氧化硅深腐蚀、化学机械抛光(CMP)或类似处理，以将氧化物膜150平面化。
之后，向氧化物膜150表面涂敷光致抗蚀剂膜113。通过使用用于形成电容触点114的掩模来进行曝光和显影，该掩模具有附加在其上的用于自动重叠测量的内方框标记17。之后，通过使用自动重叠测量仪器，读出从在图1B的工艺中形成的外方框标记105a算起的X方向(图1A到1F的横向)的不对准值，并读出从在图1E的工艺中形成的外方框标记111a算起的Y方向(图1A到1F的深度方向)的不对准值。由此在形成#形状的布线之间形成电容触点114。
然而，在用于自动重叠测量的上述一体化外方框标记中，当在字线之间和位线之间形成电容触点时，需要两个方框标记，以测量X方向(字线)和Y方向(位线)的不对准值。因此，存在需要在测量不对准值和分析测量结果上花费时间的问题。
本发明的目的是提供一种方法，该方法用于在半导体器件的制造工艺中缩短用于在光刻时测量下层和掩模图形之间的重叠的时间，和用于分析测量结果的时间。
根据本发明的半导体器件具有形成在衬底上的多个层的图形，该图形使各层以预定的位置关系层叠。在本发明中，在第一图形形成时设置的第一标记和在第二图形形成时设置的第二标记构成一个不对准测量标记，借助于该不对准测量标记进行用于第三或随后的图形形成的位置对准。
根据本发明的另一个方面，半导体器件包括：在第一图形形成时设置在衬底的预定位置上的、构成不对准测量标记一部分的第一标记；在第二图形形成时设置的、构成所述不对准测量标记另一部分的第二标记，其中第一标记和第二标记构成一个不对准测量标记，而不对准测量标记用于与第三或随后的图形形成时掩模一侧的标记的位置对准。
根据本发明的制造方法，所述半导体器件具有形成在衬底上的多个层的图形，该图形使各层以预定的位置关系层叠，该方法包括：在第一图形形成时，在衬底的预定位置上形成第一标记，该第一标记构成在随后的图形形成步骤中使用的不对准测量标记的一部分；在第二图形形成时，形成构成所述不对准测量标记另一部分的第二标记；以及通过使用在前面的图形形成工艺中制造的不对准测量标记，对第三或随后的图形形成时掩模一侧的标记进行定位和调节，并进行第三图形形成或随后的图形形成。
根据本发明用于制造半导体器件的方法，通过将由两个字线形成的垂直线布置在由两个位线形成的平行线上，形成#形状，作为在半导体衬底上形成的用于自动重叠测量的外方框标记。由此，可通过使用一个方框标记，测量从字线算起的不对准值和从位线算起的不对准值。结果，可以使测量不对准值和分析测量结果所需的时间缩短。因此，通过使用槽型#形方框标记，可以进一步提高测量精度。
图1A到图1F是按工艺顺序示出用于制造半导体器件的常规方法的剖视图；
图2是示出常规半导体器件的平面图；
图3A到3F是按工艺顺序示出根据本发明第一实施例的用于制造半导体器件的方法的剖视图；
图4是示出根据本发明第一实施例的用于制造半导体器件的方法的平面图；
图5A到5F是按工艺顺序示出根据本发明第二实施例的用于制造半导体器件的方法的剖视图。
下面参照附图具体描述本发明的优选实施例。图3A到3F是按工艺顺序示出根据本发明第一实施例的用于制造半导体器件的方法的剖视图。图4是其平面图。制造在衬底上至少层叠有三个布线层的半导体器件的方法包括下列步骤：在形成字线205时在预定位置上淀积沿一个方向延伸的外方框标记(字线)205a；在形成位线211时淀积沿垂直于外方框标记(字线)的方向延伸的外方框标记(位线)211a，由此形成一个不对准测量标记205a和211a；通过使用用于形成电容触点的掩模在衬底上淀积内方框标记27；测量不对准测量标记和内方框标记的不对准值；将该值作为偏置值输入给对准器；以及形成电容触点214的图形。
以与常规例子相同的方式，第一实施例示出在其上形成有元件的半导体衬底201上已形成字线205和位线211后，用于形成排列在字线205和位线211之间的电容触点的图形的光刻工艺。
如图3A所示，首先在半导体衬底201上形成器件隔离区202。
随后，如图3B所示，形成各具有多晶硅硅化物结构的字线205。此时，与字线205的形成同时，还在划线204上形成用于自动不对准测量的外方框标记(字线)205a。
之后，如图3C所示，在字线205上的预定区域上形成基层多晶硅区20。接着，通过使用化学气相淀积(CVD)方法等淀积膜厚例如约为800nm的氧化物膜203。如果需要，在氧化物膜203上进行回流、二氧化硅深腐蚀、化学机械抛光(CMP)等处理，以将氧化物膜203平面化。
如图3D所示，向氧化物膜203表面涂敷抗蚀剂207。通过使用用于形成接触孔209的掩模来进行曝光和显影，该掩模具有附加在其上的用于自动重叠测量的内方框标记21。之后，通过使用自动重叠测量仪器读出从在外方框标记(字线)205a上方形成的内方框标记21算起的不对准值。由此，测量字线205和接触孔209之间的不对准值。
接下来，将不对准值作为对准器的偏置值输入。再次在氧化物膜203表面上涂敷抗蚀剂207，进行接触孔209的曝光。
然后，如图3E所示，通过用被形成为具有预定图形形状的光致抗蚀剂207作为掩模，并且通过使用各向异性腐蚀等，去除氧化物膜203的预定区域。由此形成接触孔25。此外，通过预定的处理，在接触孔25中埋置WSi，此外淀积作为位线211的WSi。
随后，以与字线205相同的方式，通过使用用于形成位线的掩模来进行曝光和显影，该掩模具有附加在其上的用于自动重叠测量的外方框标记(位线)211a。由此形成位线211，此外还形成了外方框标记(位线)211a使之叠加在由字线形成的外方框标记205a上。此时，通过使用在形成前述触点时形成的外方框标记(位线)211a来测量位线211的不对准。
随后，如图3F所示，通过使用化学气相淀积(CVD)方法等淀积膜厚例如约为800nm的氧化物膜250。如果需要，在氧化物膜250上进行回流、二氧化硅深腐蚀、化学机械抛光(CMP)等处理，以将氧化物膜250平面化。
之后，向氧化物膜250表面涂敷光致抗蚀剂膜213。通过使用用于形成电容触点的掩模来进行曝光和显影，该掩模具有附加在其上的用于自动重叠测量的内方框标记213a。之后，通过使用自动重叠测量仪器，测量由字线205和位线211形成的#形外方框标记(205a和211a)及内方框标记213a。由此，读出从由字线形成的外方框标记205a算起的X方向(图3A到3F的横向)的不对准值，读出从由位线211形成的外方框标记211a算起的Y方向(图3A到3F的深度方向)的不对准值。由此在形成#形状的布线之间形成电容触点214。
现在参照图5A到5F描述根据本发明的第二实施例。
第二实施例中的工艺基本与第一实施例中的相同。现在主要描述有变化的部分。
在第二实施例中，以与图3A相同的方式在半导体衬底301上形成器件隔离区302，然后，如图5B所示，在字线305的形成同时，还在划线上形成用于自动重叠测量的槽型外方框标记(字线)305a。
接着，以与图3C到3D相同的方式形成基层多晶硅区30和氧化物膜303。
如图5D和5E所示，通过用按预定形状形成的抗蚀剂307作为掩模，利用各向异性腐蚀等去除氧化物膜303的预定区域，并形成接触孔35。
此时，在用于自动重叠测量的、与字线305同时形成在划线上的槽型外方框标记(字线)305a中埋置氧化物膜303。之后，通过使用位线形成掩模，进行曝光和显影，该掩模具有用于自动重叠测量的附加在其上的外方框标记(位线)311a。由此形成位线311，此外，还形成外方框标记(位线)311a，使之覆盖由字线305形成的槽型外方框标记(字线)305a。
结果，由槽型外方框标记(字线)305a和外方框标记(位线)311a形成的#形方框标记的边缘变得清晰。并提高了自动重叠测量仪器的重叠测量精度。
此外，通过将外方框标记(位线)311a也改为槽型方框标记，可期望进一步提高测量精度。
在前述实施例中，已描述了在字线之间和位线之间形成的电容触点。但是，也可以以同样的方式将其用于其它工艺中。

Claims (12)

1．通过使用包括至少三个曝光工艺的方法制造的半导体器件，每个曝光工艺使用一个用于图形形成的掩模，所述半导体器件包括：
在第一图形形成时设置在衬底的预定位置上的第一标记，所述第一标记构成不对准测量标记的一部分；和
在第二图形形成时设置的第二标记，所述第二标记构成所述不对准测量标记的另一部分，其特征在于
所述第一标记和所述第二标记构成一个所述不对准测量标记，并且
所述不对准测量标记在第三或随后的图形形成时用于与掩模一侧的标记的位置对准。
2．具有形成在衬底上的多个层的图形的半导体器件，所述图形使各层以预定的位置关系层叠，所述半导体器件包括：
在第一图形形成时设置在衬底的预定位置上的第一标记，所述第一标记构成不对准测量标记的一部分；和
在第二图形形成时设置的第二标记，所述第二标记构成所述不对准测量标记的另一部分，其特征在于
所述第一标记和所述第二标记构成所述不对准测量标记之一，并且
所述不对准测量标记在第三或随后的图形形成时用于与掩模一侧的标记的位置对准。
3．具有在衬底上的多个布线层的半导体器件，所述半导体器件包括：
在第一布线层形成时设置在所述衬底上预定位置中的第一标记，所述第一标记构成不对准测量标记的一部分；和
在第二布线层形成时被设置成与所述第一标记靠近或与所述第一标记交叉的第二标记，所述第二标记构成所述不对准测量标记的另一部分，其特征在于
所述第一标记和所述第二标记构成一个所述不对准测量标记，并且
所述不对准测量标记在第三或随后的布线层的图形形成时用于与掩模一侧的标记的位置对准。
4．如权利要求1到3的任何一个所述的半导体器件，其特征在于，所述第一标记由沿一个方向延伸的两条线的图形形成，所述第二标记由沿与所述第一标记基本垂直的方向延伸的两条线的图形形成，而且当从所述衬底的顶部看去时，所述不对准测量标记呈现#形状。
5．如权利要求1到3的任何一个所述的半导体器件，其特征在于，提供的所述第一标记和所述第二标记对应于具有形成在其上的字线和位线的层。
6．如权利要求1到5的任何一个所述的半导体器件，其特征在于，在用于形成电容触点的掩模中提供的标记对应于所述#形不对准测量标记，所述掩模淀积在所述位线上。
7．用于制造半导体器件的方法，所述半导体器件具有形成在衬底上的多个层的图形，所述图形使各层以预定的位置关系层叠，所述方法包括下列步骤：
在第一图形形成时，在所述衬底的预定位置上形成第一标记，所述第一标记构成在随后的图形形成步骤中使用的不对准测量标记的一部分；
在第二图形形成时，形成第二标记，所述第二标记构成所述不对准测量标记的另一部分；以及
通过使用在前面的图形形成工艺中制造的不对准测量标记，对第三或随后的图形形成时的掩模一侧的标记进行定位和调节，并进行第三图形形成或随后的图形形成。
8．用于制造半导体器件的方法，该方法至少进行三次用于层叠各自具有预定位置关系的层的抗蚀剂图形形成，所述半导体器件制造方法包括下列步骤：
(a)在第一图形形成时，在预定位置上设置沿一个方向延伸的第一标记，所述第一标记构成不对准测量标记的一部分；
(b)在第二图形形成时，设置沿与所述第一标记不同的方向延伸的第二标记，由此形成一个不对准测量标记；
(c)通过使用用于第三图形形成的掩模，在这样的位置上设置第三标记，使得当从上方看去时，所述第三标记被放置在衬底上的所述一个不对准测量标记中；
(d)测量所述不对准测量标记和所述第三标记之间的不对准值；以及
(e)在适当考虑在所述步骤(d)中测量的所述不对准值的情况下，在将用于第三图形形成的掩模定位时形成第三图形。
9．用于在衬底上制造半导体器件的方法，所述半导体器件具有经其间的绝缘膜而层叠的至少三个布线层，所述方法包括下列步骤：
(a)在形成第一层时，在预定位置上设置沿一个方向延伸的第一标记，所述第一标记构成不对准测量标记的一部分；
(b)在形成第二层时，设置沿与所述第一标记不同的方向延伸的第二标记，并由此形成一个不对准测量标记；
(c)通过使用用于第三层的掩模，在这样的位置上设置第三标记，使得当从上方看去时，所述第三标记被放置在衬底上的所述一个不对准测量标记中；
(d)测量所述不对准测量标记和所述第三标记之间的不对准值；以及
(e)在适当考虑在所述步骤(d)中测量的所述不对准值的情况下，在将用于形成所述第三层的图形的掩模定位时形成第三层。
10．如权利要求7到9的任何一个所述的制造半导体器件的方法，其特征在于，所述第一标记由沿一个方向延伸的两条线的图形形成，所述第二标记由沿与所述第一标记基本垂直的方向延伸的两条线的图形形成，而当从所述衬底的顶部看去时，所述不对准测量标记呈现#形状。
11．如权利要求7到9的任何一个所述的制造半导体器件的方法，其特征在于，提供的所述第一标记和所述第二标记对应于具有字线和形成在其上的位线的层。
12．如权利要求7到9的任何一个所述的制造半导体器件的方法，其特征在于，在用于形成电容触点的掩模中提供的标记对应于所述#形不对准测量标记，所述掩模淀积在所述位线上。
CN99103223A 1998-03-27 1999-03-26 半导体器件及其制造方法 Pending CN1231501A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP100483/98 1998-03-27
JP10048398A JP3211767B2 (ja) 1998-03-27 1998-03-27 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
CN1231501A true CN1231501A (zh) 1999-10-13

Family

ID=14275184

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99103223A Pending CN1231501A (zh) 1998-03-27 1999-03-26 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US6288452B1 (zh)
JP (1) JP3211767B2 (zh)
KR (1) KR100306705B1 (zh)
CN (1) CN1231501A (zh)
TW (1) TW442844B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486036B1 (en) * 2000-06-28 2002-11-26 Advanced Micro Devices, Inc. Method and apparatus for process control of alignment in dual damascene processes
JP2002164517A (ja) * 2000-11-28 2002-06-07 Mitsubishi Electric Corp テスト用素子を有する半導体装置およびその製造方法
US7190823B2 (en) * 2002-03-17 2007-03-13 United Microelectronics Corp. Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
US6876021B2 (en) 2002-11-25 2005-04-05 Texas Instruments Incorporated Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier
DE10345524B4 (de) * 2003-09-30 2005-10-13 Infineon Technologies Ag Verfahren zur Bestimmung eines relativen Versatzes zweier strukturierter Schaltungsmuster auf einem Halbleiterwafer mittels eines Rasterelektronenmikroskops
US11003164B2 (en) * 2019-08-30 2021-05-11 Micron Technology, Inc. Methods for aligning a physical layer to a pattern formed via multi-patterning, and associated systems

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6450529A (en) * 1987-08-21 1989-02-27 Oki Electric Ind Co Ltd Wafer alignment
JPH0247821A (ja) * 1988-08-10 1990-02-16 Nec Corp 半導体集積回路装置の製造方法
JP2713500B2 (ja) * 1989-09-28 1998-02-16 松下電子工業株式会社 位置合わせ方法と位置合わせマーク、及び、パターン検出装置
JP2890538B2 (ja) 1989-10-24 1999-05-17 ソニー株式会社 半導体装置
JP3591872B2 (ja) * 1993-06-10 2004-11-24 キヤノン株式会社 半導体装置
JP3239976B2 (ja) * 1994-09-30 2001-12-17 株式会社東芝 アライメントマーク、半導体装置の製造方法および半導体装置
JP3693370B2 (ja) * 1994-10-18 2005-09-07 株式会社ルネサステクノロジ 重合わせ精度測定マーク
JP3617046B2 (ja) 1995-05-29 2005-02-02 株式会社ニコン 露光方法
JP3859764B2 (ja) * 1995-06-27 2006-12-20 株式会社ルネサステクノロジ 重ね合わせ精度測定マーク、そのマークの欠陥修正方法、および、そのマークを有するフォトマスク
JPH09244222A (ja) * 1996-03-08 1997-09-19 Mitsubishi Electric Corp 重ね合わせ誤差測定用レチクル、そのレチクルを用いた重ね合わせ誤差測定方法および重ね合わせ誤差測定マーク
JPH10189425A (ja) 1996-12-27 1998-07-21 Matsushita Electron Corp アライメント方法、アライメント精度測定方法及びアライメント測定用マーク
JP4187808B2 (ja) * 1997-08-25 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3519579B2 (ja) * 1997-09-09 2004-04-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5869374A (en) * 1998-04-22 1999-02-09 Texas Instruments-Acer Incorporated Method to form mosfet with an inverse T-shaped air-gap gate structure
US6068954A (en) * 1998-09-01 2000-05-30 Micron Technology, Inc. Semiconductor wafer alignment methods
US6184104B1 (en) * 1998-09-10 2001-02-06 Chartered Semiconductor Manufacturing Ltd. Alignment mark strategy for oxide CMP
US6054721A (en) * 1999-07-14 2000-04-25 Advanced Micro Devices, Inc. Detection of undesired connection between conductive structures within multiple layers on a semiconductor wafer

Also Published As

Publication number Publication date
KR19990078314A (ko) 1999-10-25
US6288452B1 (en) 2001-09-11
US6448147B2 (en) 2002-09-10
TW442844B (en) 2001-06-23
KR100306705B1 (ko) 2001-09-26
JPH11283915A (ja) 1999-10-15
JP3211767B2 (ja) 2001-09-25
US20010034108A1 (en) 2001-10-25

Similar Documents

Publication Publication Date Title
US7785980B2 (en) Method of manufacturing semiconductor device using alignment mark and mark hole
KR100562189B1 (ko) Ｃｍｐ 마무리된 다마신 표면상의 리소그래피 정렬 및오버레이 측정마크의 디자인
JP2002329662A (ja) オーバレイキー及びその製造方法とこれを利用したオーバレイ精度の測定方法
US20070035039A1 (en) Overlay marker for use in fabricating a semiconductor device and related method of measuring overlay accuracy
US7449792B2 (en) Pattern registration mark designs for use in photolithography and methods of using the same
EP1037282A1 (en) Semiconductor memory device
US7485975B2 (en) Alignment error measuring mark and method for manufacturing semiconductor device using the same
CN1231501A (zh) 半导体器件及其制造方法
US20020048928A1 (en) Semiconductor device and method for fabricating the same
KR100368569B1 (ko) 반도체장치및그제조방법
US7233077B2 (en) Semiconductor device
KR970010569B1 (ko) 반도체 장치의 제조 방법
JP3362717B2 (ja) 半導体装置およびその製造方法
US6784004B2 (en) Method of determining post-etch offset in exposed-to-embedded overlay
KR100698073B1 (ko) 반도체 소자의 패턴이동 측정방법
KR19990006078A (ko) 반도체 소자의 오버레이 측정마크 형성방법
KR100301247B1 (ko) 모니터링 박스 제조 방법
JPH0290511A (ja) 半導体装置
KR100681970B1 (ko) 에칭 내성 막 및 그의 제조 방법, 표면 경화 레지스트 패턴및 그의 제조 방법, 및 반도체 장치 및 그의 제조 방법
KR100317581B1 (ko) 프레임인프레임메사구조의마스크를이용한중첩도마크형성방법
CN113539797A (zh) 半导体器件及其制造方法
KR20040086857A (ko) 반도체소자의 중첩마크 형성방법
KR20050064596A (ko) 유기막 ｖｅｒｎｉｅｒ를 이용한 중첩도 측정 방법
KR20010003467A (ko) 반도체 소자의 오버레이 측정 패턴 형성방법
KR20090003720A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030509

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030509

Address after: Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication