CN1231545A - 匹配滤波器组 - Google Patents

Abstract

一个匹配滤波器组,包括多个匹配滤波器和一个被所有匹配滤波器共同使用的采样和保持单元。用于匹配滤波器、具有可变增益的一个反相放大器,包括一个输入电容,一个连接到输入电容的一个输出的反相放大器,和连接在反相放大器输入和输出之间的多个反馈电容。多个开关连接到反馈电容的输入侧,以交替的将反馈电容连接到反相放大器的输入或一个参考电压。相对于反馈电容的一个组合电容来说,连接到参考电压的反馈电容是无效的,并且对放大器没有影响。

Description

匹配滤波器组

本发明涉及匹配滤波器组，特别地是涉及用于DS-CDMA蜂窝系统的信号接收装置的匹配滤波器组。

近来，因为直接序列码分多址(DS-CDMA)系统的容量很大，所以随着陆地移动通信用户数量的增加，DS-CDMA系统越来越受到人们的注意。在DS-CDMA系统中，在发送器侧，该传输数据被调制，然后被一个PN伪随机序列码进行扩展，在接收器侧，该接收信号被用该PN伪随机序列码进行解扩展，以再生传输数据。解扩展时使用一个滑动相关器或者一个匹配滤波器。滑动相关器的电路尺寸小，但是需要一个较长的时间来进行相关计算。而匹配滤波器在进行相关计算时的速度快，其电路尺寸却相对来说较大。

传统的匹配滤波器包括一个电荷耦合装置(CCD)，一个声表面波(SAW)器件，或者一个数字电路。本发明的发明者在专利公开号Hei06-164320中提出了一个匹配滤波器，该匹配滤波器包括一个模拟电路，其速度高并且功率消耗低。该匹配滤波器包括保持多个作为离散数据的输入模拟信号的一个采样和保持电路，多个乘法电路以由乘法器对被移位和循环的模拟信号进行相乘和一个将所有乘积数据加在一起的加法器。

近来，多媒体通信中需要传输多种其传输速率互不相同的信号。所以，就改变了扩展比例(可变扩展比例系统)，或者并行使用了两个或者更多的扩展码(多码系统)。对于这些系统，就需要具有不同抽头数目的多个匹配滤波器。这使电路的尺寸变大了，并且使功率消耗增加了。

本发明的发明者所提出的上述模拟类型匹配滤波器使用了如图12中所示的一个反相放大器。该反相放大器包括一个具有高增益的、包含奇数个串联CMOS反相器的放大器AMP。该放大器AMP的输入与多个输入电容CI1和CI2相连。在该放大器AMP的输入和输出之间连接有多个反馈电容Cf1至Cf6。这些反馈电容Cf1至Cf6通过使这些反馈电容与该放大器的输出相连或者与一个参考电压Vref相连的开关MUX1至MUX6与该放大器AMP的输出相连。例如，这些电容Cf1,Cf2,Cf3,Cf4,Cf5,和Cf6的电容值分别正比于2⁰,2¹,2²,2³,2⁴,2⁵，所以通过控制开关MUX1至MUX6可以获得具有各种值的组合电容。控制信号S1至S6通过进一步接收一个刷新信号REF的逻辑或门G1至G6来控制这些开关MUX1至MUX6。控制信号S1至S6在经过反相以后被输入至或门。当或门的输出是高电平时，这些或门的输出是低电平，然后这些反馈电容与放大器AMP的输出相连。当REF是高电平时或者控制信号是低电平时，然后这些反馈电容与该参考电压相连。输入电容CI1和CI2的输入与一个输入刷新开关MUXR1相连，一个放大器刷新开关SWR连接在放大器AMP的输入和输出之间。由刷新信号REF来控制这些开关MUXR1和SWR。当进行刷新时，该放大器AMP的输入和输出被短路，并且电容CI1和电容CI2与该参考电压相连。

当假定该放大器AMP是一个具有无限大增益的、性能理想的放大器，该放大器的输入是Vref，输入电压是电容CI1和CI2上的电压VI1和VI2，该放大器的输出是Vo，则执行如下的式(1)中的加权加法。 $V_o=\frac{-\mathrm{VI}1\•\mathrm{CI}1-\mathrm{VI}2\•\mathrm{CI}2+V_{\mathrm{ref}}\•(\mathrm{CI}1+\mathrm{CI}2+\mathrm{Cf})}{\mathrm{Cf}}\left(1\right)$

在一个实际的放大器中，输入电压不是Vref，其增益也是有限的。当增益是A时，总有效反馈电容是CVf，总的非有效反馈电容是CIf，输出电压Vo1用下述式(2)表示。 $V_{o1}=\frac{-\mathrm{VI}1\•\mathrm{CI}1-\mathrm{VI}2\•\mathrm{CI}2+V_{\mathrm{ref}}\•(\mathrm{CI}1-\mathrm{CI}2+\mathrm{CVf})}{\mathrm{CVf}+1/A\×(\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf}+\mathrm{CIf})}\left(2\right)$

从公式(2)可以看出，输出的误差主要是受有限的增益-带宽(GB)乘积的影响。当电容CIf的电容值增加时，这个误差就变得更大。

本发明的一个目的是提供一个具有多个扩展比例的匹配滤波器组，不仅能降低功率消耗，还能减小电路尺寸。

本发明的另一个目的是为一个匹配滤波器提供一个反相放大器电路，该反相放大器是简单的，其准确度高并且反应快速。

根据本发明的一个匹配滤波器组有一个被多个匹配滤波器共同使用的采样和保持电路。

根据本发明的一个反相放大器电路包括多个包馈电容，它们的输入与一个放大器的输入相连或者与一个参考电压相连、以控制有效反馈电容的组合。无效反馈电容不与放大器的输入相连。

图1是说明根据本发明的一个匹配滤波器组的第一实施方式的一个框图；

图2是说明根据本发明的一个匹配滤波器组的第二实施方式的一个框图；

图3是说明第一实施方式中的采样和保持电路的一个框图；

图4是说明第一实施方式中的一个PN寄存器的一个框图；

图5是说明其输入与另一个乘法器相连的PN寄存器的一个框图；

图6是说明一个掩码寄存器和一个输入寄存器的一个框图；

图7是说明一个掩码寄存器的变化的一个框图；

图8是说明一个匹配滤波器的第三实施方式的一个框图；

图9是说明具有一个可变增益的一个反相放大器的一个框图；

图10是说明根据本发明的一个标量电路的一个框图；

图11是一个图，它将图9的电路的输出特性与一个普通电路的输出特性进行比较；

图12是说明个具有可变增益的传统反相放大器的一个电路图；和

图13是一个实际放大器的一个等效电路。

图1是说明根据本发明的一个匹配滤波器组的第一实施方式的一个框图。在这个匹配滤波器组中，没有被一个PN码序列进行移位的输入信号采样被移位并且进行循环。这个匹配滤波器组可以用于对任何长度的系数，例如用于解扩展的PN码序列，进行相关运算。这个匹配滤波器组可以包括任何数目的匹配滤波器。在这个实施方式中，有两种长度分别为4个码片和256个码片的PN码序列，并且有两种分别与这两种PN码序列相应的匹配滤波器。

在图1中，11是一个通过一个天线接收从一个接收信号中产生的一个基带信号的一个模拟信号输入端。12是一个采样和保持单元，包括多个同时与模拟信号输入端相连的采样和保持电路SH1至SH256。该采样和保持电路对在单元12上显示为“1”和“0”的一个控制信号作出响应，接收该输入信号，当该控制信号是“1”时，用于采样和保持。每来一个采样时钟CL，该控制信号就被朝右移位一次。

首先，用于第一级采样和保持电路SH1的该控制信号是“1”，以使从端11输入的该模拟输入信号被SH1保持。在下一个采样时间点，用于第二级采样和保持电路SH2的该控制信号是“1”，并且其他控制信号是“0”。这样，第二级采样和保持电路SH2接收该输入信号。接着，该输入信号被采样和保持电路SH3,SH4,…一个接着一个地所接收。在最后一个采样和保持电路SH256接收了该模拟输入信号以后，采样再从第一级采样和保持电路SH1开始。

13是一个第一PN码寄存器，在这个实施方式中，保存了第一PN码序列(PN1至PN256)的256个码片。该PN码寄存器是一个循环移位寄存器，它对与采样时钟CL同步的一个移位时钟CL1作出响应，循环移位数据。每来一个采样时间间隔，该数据就被移位一次。14₁至14₂₅₆是一个乘法电路，它将从PN码寄存器13的所有级来的输出与从所有采样和保持电路SH1至SH256的输出相乘。

因为保存在该PN码寄存器13中的256个码片数据通常是数字数据，所以乘法电路14₁至14₂₅₆是一个模拟-数字乘法电路，其中每一个乘法电路将该模拟输入信号乘以一个数字数据。本发明的发明者已经推荐了这种模拟-数字乘法电路。

15是对14₁至14₂₅₆乘法电路的输出进行相加的一个模拟加法器。将PN码寄存器13中的具有256个码片的PN码序列与采样和保持单元12中的256个接收信号的采样相关输出。从功率消耗和计算准确程度来说，本发明的发明者所提出的该模拟-数字乘法电路具有优势。

在开始工作以后，至输入端11的模拟输入信号被采样和保持电路SH1至SH256继续采样并且被保持。当256个采样时钟被输入到采样和保持单元12时，总的256个采样和保持电路SH1至SH256中充满了256个信号采样。在这个时间，乘法电路14₁至14₂₅₆将在采样和保持电路SH1至SH256中的采样(S1至S256)乘以PN码PN1至PN256，并且计算(PN1×S1+PN2×S2+…+PN256×S256)的总和。

当第257个采样时钟的脉冲被输入到采样和保持单元12时，在采样和保持电路SH1中最老数据被一个新的采样S257所替代。在对该新的采样S257进行采样的同时，一个移位时钟CL1被输入到PN码寄存器13，以使PN码寄存器13将码向右移位一级。然后，PN256被保持在第一级，PN1被保持在第二级，PN2被保持在第三级，并且一般地，PNi(i＜255)被保持在第(i+1)级。加法器15输出，

(PN256×S257+PN1×S2+…+PN255×S256)。

以后，采样和保持电路SH2至SH256不断地对模拟输入信号按采样时钟CL输入，一个接着一个地采样，与采样的进行同步，PN码寄存器13中的PN码按移位时钟CL1进行循环移位。该输入模拟信号采样与PN码序列的相关结果被连续地从加法器15输出。

16是一个包括256级的第二PN码寄存器，它使用周期为4个码片的一个周期性PN码序列来计算相关。一个4码片的PN码序列(PN’1至PN’4)被重复地保存在PN码寄存器16中。该PN码序列PN’1至PN’4被保存在第一至第四级中，并且还被保存在第五至第八级中。类似地，四码片PN码序列被保存在第八级以后的各个四级中。一个第二移位时钟CL2输入至该第二寄存器中，该第二寄存器对PN进行向右移位并且循环该PN码。该第二移位时钟CL2与第一移位时钟CL1相同。

17₁至17₂₅₆是将PN码寄存器16中的PN码与保存在采样保持单元12中的输入信号采样相乘的模拟-数字乘法电路。

18是如图1所示的256级循环类型掩码寄存器。“1”保存在掩码寄存器18的连续四级中，“0”保存在其他级中。这些数据向右移位。在这个实施方式中，“1”被保存在第253至第256级中，“0”被保存在第1至第252级中。当移位时钟CL2输入到寄存器18的次数为4次时，“1”被移动到第一级到第四级，其他级为“0”。

掩码寄存器18级的输出被作为控制信号输入到复用器MUX20₁到20₂₅₆。

19是一个输入恒为“0”的输入端，以将“0”输入到一个模拟加法器21。复用器MUX20₁到20₂₅₆对掩码寄存器18的控制信号作出响应，选择性地输出乘法电路17₁至17₂₅₆的输出和通过端19的“0”信号。当控制信号是“1”时，每一个复用器(20₁到20₂₅₆)输出来自相应乘法电路(17₁至17₂₅₆)的输出，当该控制信号是“0”时，每一个复用器输出通过端19的“0”信号。

21是一个将来自复用器MUX20₁到20₂₅₆的输出相加的模拟加法器，以输出四码片PN码与所接收信号采样的四个采样的相关。

如上所述，“1”被保存掩码寄存器18的连续四级中，与这些级相应的复用器(20₁到20₂₅₆)将相应乘法电路(17₁至17₂₅₆)的输出输出加法器21。与这些级相应的复用器(20₁到20₂₅₆)保存与来自端19的“0”信号相应的“0”输出信号。所以，加法器21输出上述与四个码片相应的四个乘法电路的输出的总和。

当从开始时采样时钟输入4次时，接收信号采样(S1到S4)被保存在采样和保持单元12的采样和保持电路SH1到SH4中。在乘法电路17₁至17₄中，这些采样乘以保存在PN码寄存器16的第一到第四级中的PN码PN’1到PN’4。掩码寄存器18将“1”保存在第一到第四级中，将“0”保存在其他级中。复用器MUX20₁到20₄选择乘法电路17₁至17₄中的相应输出，其他复用器MUX20₅到20₂₅₆选择通过端19的稳定输入“0”信号。加法器输出乘法电路17₁至17₄中的输出的总和

(S1·PN’1+S2·PN’2+S3·PN’3+S4·PN’4)。

到下一个采样时钟CL时，保存一个第五个接收的信号采样(S5)。同时，时钟CL2输入一次，寄存器16和18中的PN码向右移位一次。然后，复用器20₂到20₅选择乘法电路17₂至17₅中的输出，其他复用器20₁和20₆到20₂₅₆输出“0”。乘法电路17₂输出第二采样(S2)与PN码寄存器16的第二级中的码(PN’1)的乘积，乘法电路17₃输出第三采样(S3)与码(PN’2)的乘积，乘法电路17₅输出采样(S5)与码(PN’4)的乘积。这些乘积结果的总和从加法器21输出。以后，与时钟CL和CL2同步，接收信号采样和四码片PN码PN’1到PN’4之间的相关输出从加法器21输出，这与上述相类似。在第256个和采样与保持电路SH256保存了第256个信号采样以后，对该第257个采样时钟CL作出响应，一个第257个信号采样(S257)被保存在第一采样和保持电路SH1中，并从加法器21中输出一个相关值。

通过采样和保持单元12,PN码寄存器16，乘法电路17₁至17₂₅₆，复用器20₁到20₂₅₆和加法器21，可以获得四个码片的相关输出。

如上所述，在第一实施方式中，该采样和保持单元12被256码片和4码片的匹配滤波器共同使用。其电路尺寸比具有独立的与总匹配滤波器的数目相应的采样和保持单元的一个匹配滤波器组的电路尺寸小。其电功率消耗减少。

输入模拟信号的采样没有在采样和保持单元中移位，而是数字PN码被循环移位，所以减少了采样的传输错误。

第一实施方式用于256码片和4码片的两码片扩展比例，然而，三个或多个扩展比例，例如256码片，128码片，64码片，32码片，16码片，8码片和4码片等等可以被一共同的采样和保持单元处理。7个匹配滤波器与该共同的采样和保持单元相连。与该共同的采样和保持单元相连的匹配滤波器的个数越多，相对于匹配滤波器的个数来说，其电路尺寸越小。

上述实施方式中PN码寄存器的级数是256，但是级的数目可以根据PN码序列的码片的数目而改变。

参考图2来描述匹配滤波器组的第二实施方式。该第二实施方式与第一实施方式所不同的仅是采样和保持单元12被由多个PN码序列所共同使用的一个采样移位寄存器32所替代。类似于第一实施方式，描述了256码片和4码片两个PN码序列。

在图2中，31是一个模拟信号输入端，32是一个包含多个级SH1至SH256的采样移位寄存器。该采样移位寄存器32对来自输入端31的一个模拟信号输入进行采样，并且将该采样数据从第一级移位至最后一级。在这个实施方式中，33是一个保存第一PN码序列(PN1到PN256)的256个码片的一个第一PN码寄存器。34₁到34₂₅₆是将来自移位寄存器32的所有级的输出与PN码寄存器33中的PN码(PN1到PN256)相乘的乘法电路。因为被采样寄存器32的级采样并输出的数据是模拟数据，保存在移位寄存器32的级中的PN码(PN1到PN256)是数字数据，该乘法电路34₁到34₂₅₆是模拟-数字乘法电路，其中每一个将模拟输入信号乘以一个数字数据。

35是一个对乘法电路34₁到34₂₅₆的输出进行相加的模拟加法器。采样移位寄存器32中的256个接收信号的采样与PN码寄存器33中的PN码序列的相关从加法器35中输出。

输入到输入端11的模拟信号被第一级采样和保持电路SH1连续采样，并且对采样时钟CL作出响应，该输入信号被朝最后一级转移。当256个采样时钟输入到采样移位寄存器32时，第一采样信号(S1)被保存到最后第256个级SH256中。这时，第256个输入信号采样在乘法电路34₁被乘以保存在寄存器33中第一级的第256个PN码PN256。在乘法电路34₂中，第255个输入信号采样S255被乘以第255个PN码PN255。类似地，第一采样S1被乘以第一PN码PN1。加法器35输出相关，如下：

(PN1×S1+PN2×S2+…+PN256×S256)

当第257采样时钟CL的一个脉冲被输入到采样移位寄存器32时，第257个采样S257被保存在采样移位寄存器32的第一级中，第二采样被保存在最后一级SH256中。加法器15输出，

(PN1×S2+PN2×S3+…+PN256×S257)。

以后，通过输入端31的输入信号的采样和PN码序列的相关结果被连续从加法器35中输出。

36是一个包含256级的第二寄存器，与第一PN码寄存器33类似。在这个实施方式中，一个四码片的PN码序列被保存在该第二PN码寄存器36中。PN码PN’1到PN’4以所述顺序被保存在第四到第一级中，“0”被保存在包括第五级的其他级中。37₁到37₂₅₆是将第二PN码寄存器36中的PN码与保存在采样保持电路SH1到SH256的输入信号采样相乘的模拟-数字乘法电路。

38是一个256级的循环掩码寄存器。从掩码寄存器38的所有级输出的信号是复用器40₁到40₂₅₆的选择控制信号。“1”被保存在掩码寄存器38的第一到第四级中，“0”被保存在掩码寄存器38的第五到第256级中。对该掩码寄存器38的控制信号作出响应，复用器40₁到40₂₅₆选择性的输出乘法电路37₁到37₂₅₆的输出或通过端39的“0”信号。当控制信号是“1”时，每一个复用器(40₁到40₂₅₆)输出来自相应乘法电路(37₁至37₂₅₆)的输出，当该控制信号是“0”时，每一个复用器输出通过端39的“0”信号。41是一个将复用器MUX 40₁到40₂₅₆的输出相加的模拟加法器。

当采样时钟CL开始输入到模拟移位寄存器32时，来自输入端31的模拟信号被采样保持电路SH1连续地采样并且保持，并且被朝最后一级进行移位。当采样时钟CL被输入4次时，输入信号采样S1,S2,S3和S4被分别地保存在采样保持电路SH4,SH3,SH2,和SH1中。这时，乘法电路37₄到37₁输出PN’1×S1,PN’2×S2,PN’3×S3和PN’4×S4，因为数据在PN码寄存器36的相应级中，所以乘法电路37₅到37₂₅₆输出“0”。

如上所述，“1”被保存在掩码寄存器38的第一级和第四级中，“0”被保存在第五到最后一级中。复用器40₁到40₄选择来自相应乘法电路37₁到37₄的输出，其他复用器40₅到40₂₅₆输出与从“0”信号输入端39输入的“0”相应的信号。乘法电路37₁到37₄的乘法结果和来自“0”信号输入端39的(256-4)个“0”被输入到加法器41中，乘积的总和

(PN’1×S1+PN’2×S2+PN’3×S3+PN’4×S4)被输出。

当第五采样时钟CL的一个脉冲被输入到采样和保持单元32，一个第五输入信号采样S5被保存在采样和保持电路SH1,S4被保存在SH2中，S3被保存在SH3中，S2被保存在SH4中和S1被保存SH5中。这时，乘法电路37₁计算PN’4×S5，乘法电路372计算PN’3×S4，乘法电路37₃计算PN’2×S3，乘法电路374计算PN’1×S2。因为相应于这些乘法电路的数据是“0”，所以乘法电路37₅到37₂₅₆的计算结果是“0”。这样，加法器41输出(PN’1×S2+PN’2×S3+PN’3×S4+PN’4×S5)。以后，加法器41输出输入信号采样和具有4码片的第二PN码序列的相关输出。

如上所述，模拟信号移位寄存器32被256码片和4码片的两个匹配滤波器共同使用。

当PN码具有“m”码片周期，而不是4码片周期时，PN码PN’m到PN’1被保存到第一到第m级，“0”被保存到包括第五级的其他级中。“1”被保存到掩码寄存器38的第一到第m级，并且“0”被保存到该掩码寄存器38的其他级中。所以，可以获得其他周期的PN码。在上述实施方式中，PN码寄存器的级数是256，然而，可以采用任何数目的级。

在上述实施方式中，使用了模拟移位寄存器32，它将输入信号采样作为模拟信号进行移位，可是，也可能将输入信号采样转换为数字数据并移位该数字数据。在这种情形下，乘法是数字乘以数字。乘法电路34₁到34₂₅₆是数字乘法电路。乘法电路37₁到37₂₅₆的输出通过被掩码寄存器38控制的复用器40₁到40₂₅₆输入到加法器41。

图3描述了作为图1中采样和保持单元的一个采样和保持控制电路的采样和保持寄存器SHR。采样和保持寄存器SHR是一个与保存一个“1”和255个“0”的采样和保持电路类似的循环移位寄存器。数据的移位和循环是与采样和保持定时同步的。数据“1”是采样的控制信号。

图4中，和PN码寄存器13的级的数目相同的一个输入PN寄存器INP-REG在相应级与PN码寄存器13(图1)相连。输入PN寄存器INP-REG是一个将系数数据PNi朝最后一级转移的移位寄存器。当以一个符号周期的PN码来计算相关时，下一个符号周期的PN码序列被输入到输入PN寄存器INP-REG，恰好在下一个符号周期以前，该输入PN寄存器INP-REG被转移到PN码寄存器。通过输入PN寄存器的准备，PN码被快速的载入。这对连续的以一个符号周期来载入长码是特别有效的。图3说明了在转移以后的状态：与输入PN寄存器中的数据相同的数据被保存在PN码寄存器中。时钟输入的设置可以独立于采样时钟，所以可以进行快速的数据输入。

图5说明了包括多个并行锁存器的输入PN寄存器的改变。数据被并行的输入到这些锁存器，对时钟信号CK1到CK256作出响应，任何一个锁存器接收数据。由采样和保持抽头的采样和保持寄存器中的数据“1”或“0”来控制该接收。当“1”时，接收该数据，当“0”时，不接收该数据。图5中使用了四个数据。当采样和保持寄存器SHR的第一个抽头保存了“1”时，并且其他抽头保存了“0”时，在第一码片的输入被输入到INP-REG的第一个抽头。在第四个时钟时，SHR的第四个抽头变为“1”，其他抽头变为“0”。第四个抽头的输入被输入到INP-REG的第四个抽头。根据图1的掩码寄存器的控制，对四个采样进行相加，其他数据可以是无限的。

在图6中，其级数与掩码寄存器18的级数相同的一个输入掩码寄存器INM-REG在相应级与掩码寄存器18(图1)相连。该输入掩码寄存器INM-REG是一个将控制信号CNTi从第一级朝最后一级转移的移位寄存器。当掩码寄存器18以一个符号周期来控制加法时，下一符号周期的下一控制信号被输入到输入掩码寄存器INM-REG，恰好在下一符号周期以前，该输入掩码寄存器INM-REG被转移到掩码寄存器。通过该掩码寄存器的准备，控制信号被快速的载入。输入到掩码寄存器的时钟的设置可以独立于采样时钟CL，所以一个快速的数据输入是可能的。

图7说明了包含多个并行锁存器的输入掩码寄存器(图6)的变化。控制信号输入线与输入掩码寄存器的级并行连接，每一个锁存器抽头对采样和保持寄存器SHR的控制信号作出响应，接收数据。当掩码寄存器18以一个符号周期来控制加法时，下一符号周期的下一控制信号被输入到输入掩码寄存器INM-REG，恰好在下一符号周期以前，该输入掩码寄存器INM-REG被转移到掩码寄存器。通过该掩码寄存器的准备，在任何时间都可以快速的载入控制信号。图6说明了恰好在控制信号转移以后的状态：与输入掩码寄存器中的数据相同的数据被保存在掩码寄存器中。

图8说明了匹配滤波器电路的第三实施方式，其中与图1中的电路不同，一个加法器15被多个PN码寄存器13和16所共同使用来进行处理。乘法电路14₁到14₂₅₆的输出和乘法电路17₁到17₂₅₆的输出被输入到一个复用器MUX7，该复用器MUX7选择性的将乘法电路14₁到14₂₅₆的输出或乘法电路17₁到17₂₅₆的输出输出到一个加法器15。所以一个加法器可以共同用于多个乘积结果，由此减少了电路尺寸。选择的乘法电路的数目越多，相对于总的功能来说，电路尺寸越小。但是，因为必须在相同的时刻获得匹配滤波器的输出，所以可以选择的在一个时刻点输出总的乘积结果的乘法电路的数目是有限的。

加法器15的一个输出被输入到一个选择器SEL7的输出，该选择器SEL7的输出与相应于乘法电路14₁到14₂₅₆和乘法电路17₁到17₂₅₆的组的模拟寄存器REG71和REG72相连。该选择器17将乘法电路14₁到14₂₅₆的输出输入到寄存器REG71，并且将乘法电路17₁到17₂₅₆的输出输入到寄存器REG72。当匹配滤波器输出MF71输出和MF72输出时，该乘积结果被保持，并且可以用一个相对富裕的时序来获得它。

在上述实施方式中，PN码序列具有不同的码长，但是根据本发明的匹配滤波器组可以应用于相同码长的不同PN码序列。

除了DS-CDMA通信系统的解扩展以外，该上述匹配滤波器组还可以执行其它多个相关结果的任何计算。

上述匹配滤波器组是一个实数类型，但是，它可以很容易的应用到复数类型。

下面参考图9描述在上述匹配滤波器组的乘法电路中使用的一个反相放大器电路的一个实施方式。

在图9中，该反相放大器电路的增益是可变的，它包括分别接收输入电压VI1和VI2的输入电容CI1和CI2。输入电容CI1和CI2的输出共同连接到一个放大器AMP的输入。该放大器AMP是一个包括一个其反相输入与输入电容CI1和CI2相连的运算放大器的反相放大器，它还包括含奇数个CMOS反相器的串联电路或者其他反相放大器的电路。多个反馈电容Cf1到Cf6连接在放大器AMP的输入和输出之间，该放大器AMP的输入和输出共同与一个刷新开关MUXRO相连。该反馈电容Cf1到Cf6的输入与反馈复用器MUX1到MUX6分别相连，以将反馈电容Cf1到Cf6连接到放大器AMP的输入或者一个参考电压Vref。一个放大器刷新开关SWR连接在放大器AMP的输入和输出之间，以短路放大器AMP的输入和输出。一个刷新开关MUXR1连接到输入电容CI1和CI2的输入，以选择输入电压VI1和VI2或参考电压Vref。当刷新时，选择Vref。对控制反馈电容Cf1到Cf6的有效性的控制信号S1到S6作出响应，切换复用器MUX1到MUX6。当无效时，反馈电容Cf1到Cf6的输入与放大器的浮动节点断开连接，并且连接到参考电压Vref。无效的反馈电容对放大器AMP的输入(浮动节点)没有影响。

刷新时，刷新开关MUXRO与参考电压Vref相连，并且闭合该刷新开关。该刷新开关MUXRI将参考电压与电容CI1和CI2相连。类似于公式(1)，获得了这个实施方式的输出表达式，如公式(3)所示。 $\mathrm{VO}2=\frac{-\mathrm{VI}1\•\mathrm{CI}1-\mathrm{VI}2\•\mathrm{CI}2+V_{\mathrm{REF}}\•(\mathrm{CI}1+\mathrm{CI}2-\mathrm{CVf})}{\mathrm{CVf}+\frac{1}{A}\×(\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf})}\left(3\right)$

如下述公式(4)表达的，无效反馈电容的组合电容CIf消失了，并且大大改善了输出精度。这是由于将无效电容与浮动节点断开引起的。传统放大器与这里不同，该无效反馈电容保持与放大器AMP的输出相连。如图13中所示，一个实际的放大器被认为是包含一个理想放大器IAMP和一个作为一个输出阻抗与IAMP的输出相连的电阻Ro的一个电路。当一个负载电容是CL时，输入VAI和输出VAOI1之间的关系如公式(4)所示。 $\mathrm{VAO}1=\frac{\mathrm{VO}1\•\mathrm{Go}+\mathrm{VAIs}\•\mathrm{CVf}}{\mathrm{Go}+s\•\mathrm{CL}+s\•\mathrm{CVf}}\left(4\right)$

在公式(4)中，“s”是拉普拉斯变换的运算符。对于图9，当输入和输出分别是VAI’和VAO2时，可以获得一个类似的公式。 $\mathrm{VAO}2=\frac{\mathrm{VO}2\•\mathrm{Go}+\mathrm{VAI}\•s\•\mathrm{CVf}+V_{\mathrm{REF}}\•s\•\mathrm{CIf}}{\mathrm{Go}+s\•\mathrm{CL}+s\•\mathrm{Cf}+s\•\mathrm{CIf}}\left(5\right)$

从公式(4)和(5)可以获得一个公式(6)。

所以，与传统电路相比，图9中的电路具有较少的误差。因为在传统电路(图12)中所需的刷新开关现在已不必要，所以电路尺寸变小。

当用一个有限增益-带宽(GB)乘积来表示图9中的电路增益时，该电路的建立时间如公式(7)所示。 $A\left(s\right)\≅\frac{\mathrm{GB}}{s}\left(7\right)$

用公式(7)代入公式(2)和(3)，可以获得公式(8)和(9)。 $\mathrm{VO}1=\frac{-\mathrm{VI}1\•\frac{\mathrm{CI}1}{\mathrm{CVf}}-\mathrm{VI}2\•\frac{\mathrm{CI}2}{\mathrm{CVf}}+V_{\mathrm{REF}}\•\frac{(\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf})}{\mathrm{CVf}}}{1+s\•\frac{(\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf}+\mathrm{CIf})}{\mathrm{CVf}\•\mathrm{GB}}}\left(8\right)$ $\mathrm{VO}2=\frac{-\mathrm{VI}1\•\frac{\mathrm{CI}1}{\mathrm{CVf}}-\mathrm{VI}2\•\frac{\mathrm{CI}2}{\mathrm{CVf}}+V_{\mathrm{REF}}\•\frac{(\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf})}{\mathrm{CVf}}}{1+s\•\frac{(\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf})}{\mathrm{CVf}\•\mathrm{GB}}}\left(9\right)$

指数响应的建立时间τ用一个上升时间τ_r，一个输出电压延迟，和一个上升斜率SR表示，如公式(10)所示。 $\mathrm{\τ}\≅\frac{\mathrm{\ΔVo}}{\mathrm{SR}}+{\mathrm{\τ}}_r={\mathrm{\τ}}_d+{\mathrm{\τ}}_r\left(10\right)$

这里，τ_r是一个由于SR导致的延迟时间。当一个相位补偿容量是Cp和最大提供电流是Io时，SR由公式(11)给出。 $\mathrm{SR}=\frac{\mathrm{Io}}{\mathrm{Cp}+\mathrm{CL}}\×{10}^{-6}[V/\mathrm{\μ}\sec ]\left(11\right)$

公式(10)中右边的第一项是一个常数。一个第一阶变换函数H(s)如公式(12)所示。 $H\left(s\right)=\frac{1}{1+\mathrm{sp}1}\left(12\right)$

上升时间τ_r近似地等于公式(12)中的p1，如公式(13)所示。

τ_r≌p1(13)

比较公式(8),(9)和(10)，可以理解可以通过比较公式(8)，(9)中的运算符“s”来评价出上升时间τ_r。

设置的参数如表1所示，并且计算出了建立时间。

表1参数

放大器号	GB	Io	CIf	CVf	Cp	CI1+CI2	CL
								S35AMP41	40.35MHZ	120μA	1.8pF	0.6Pf	0.2pF	2.4pF	0.5pF

当假定了延迟时间τ_d1，τ_d2和上升时间τ_r1，τ_r2时，可以获得公式(14)到(18)。 ${\mathrm{\τ}}_{d1}=\frac{\mathrm{\ΔVo}1}{\mathrm{SR}}=\frac{\mathrm{Cp}+\mathrm{CL}}{\mathrm{Io}}=\frac{0.7\×{10}^{-12}}{120\×{10}^{-6}}=5.83\left[n\sec \right]----\left(14\right)$ ${\mathrm{\τ}}_{d2}=\frac{\mathrm{\ΔVo}2}{\mathrm{SR}}=\frac{\mathrm{Cp}+\mathrm{CL}+\mathrm{CIf}}{\mathrm{Io}}=\frac{2.5\×{10}^{-12}}{120\×{10}^{-6}}=20.83\left[n\sec \right]----\left(15\right)$ ${\mathrm{\τ}}_{r1}=\frac{\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf}+\mathrm{CIf}}{\mathrm{CVF}\•\mathrm{GB}}=\frac{4.8}{0.6\×40.35\×{10}^6}=198.26\left[n\sec \right]----\left(16\right)$ ${\mathrm{\τ}}_{r2}=\frac{\mathrm{CI}1+\mathrm{CI}2+\mathrm{CVf}}{\mathrm{CVf}\•\mathrm{GB}}=\frac{3}{0.6\×40.35\×{10}^6}=123.92\left[n\sec \right]----\left(17\right)$

τ₁=τ_d1+τ_r1=5.83+198.26=204.09[nsec](18)

τ₂=τ_d2+τ_r2=20.83+123.92=144.75[nsec](19)

随着无效电容的组合电容值增加，相对于传统的建立时间τ₁来说，建立时间τ₂变短了。这由公式(20)来表示。

Clf↑Δτ=τ₁-τ₂↑(20)

图11是说明实施方式和传统电路的一个过渡响应的图。实线(Vo2)和一个虚线(Vo1)表示实施方式的输出电压，一个短虚线(Vo4)和一个点线(Vo3)表示传统电路的输出电压。输出电压Vo1和Vo3相应于四个单位电容的输入电容的组合容量和相应于四个单位电容的组合有效反馈容量。输出电压Vo2和Vo4相应于八个单位电容的输入电容的组合容量和相应于八个单位电容的组合有效反馈容量。一条点划线(V1)是一个输入电压，REF是一个刷新周期。输入电压是最大电压，刷新周期属于最大电压的一个周期。Vo1和Vo2的建立时间分别短于Vo3和Vo4的建立时间。

图10是一个根据图9中的电路的标量电路(scaler circuit)。该标量电路有一个其有效组合容量可变的输入电容，这样可以获得一个很宽范围的增益改变。图10中的部件与图9中相类似的部件的标号相同。

图10中，多个输入电容CI1到CI6通过一个刷新开关MUXRI共同连接到一个输入电压V1。刷新时，该刷新开关MUXRI将输入电容CI1到CI6的输入连接到参考电压Vref，否则连接到输入电压VI。输入电容的输出分别连接到复用器MUX11到MUX16，这些复用器MUX11到MUX16连接到放大器AMP的一个输入或者参考电压Vref。

对控制输入电容CI1到CI6的有效性的控制信号S11到S16作出响应，切换复用器MUX11到MUX16。无效时，输入电容CI1到CI6的输出与放大器的浮动节点断开连接并且连接到参考电压Vref。该有效的反馈电容对放大器AMP的输入(浮动节点)没有影响。与图9的电路类似，多个反馈电容Cf11到Cf16连接在放大器AMP的输入和输出之间，它们的输出共同连接到一个刷新开关MUXRO。反馈电路Cf1到Cf6的输入与反馈复用器MUX21到MUX26分别相连，以将反馈电容Cf1到Cf6连接到放大器AMP的输入或者一个参考电压Vref。一个放大器刷新开关SWR连接在放大器AMP的输入和输出之间，以短路放大器AMP的输入和输出。一个刷新开关MUXR1连接到输入电容CI1和CI2的输入，以选择输入电压VI1和VI2或参考电压Vref。当刷新时，选择Vref。对控制反馈电容Cf1到Cf6的有效性的控制信号S21到S26作出响应，切换复用器MUX21到MUX26。当无效时，反馈电容Cf1到Cf6的输入与放大器的浮动节点断开连接，并且连接到参考电压Vref。无效的反馈电容对放大器AMP的输入(浮动节点)没有影响。当输入有效电容的一个组合容量是CVI和输入无效电容的一个组合容量是CII时，由公式(21)给出标量电路的一个输出电压VO。 $\mathrm{VO}=\frac{-\mathrm{VI}\•\mathrm{CVI}+V_{\mathrm{REF}}\•(\mathrm{CVI}+\mathrm{CVf})}{\mathrm{CVf}+\frac{1}{A}\×(\mathrm{CVI}+\mathrm{CVf})}\left(21\right)$

与图9的电路类似，上述该标量电路是准确的并且是高速的。

放大器AMP是一个反相放大器，包括一个其反相输入与输入电容相连的运算放大器，它还包括含奇数个CMOS反相器的串联电路或者其他反相放大器的电路。

除了上述实施方式，还有一种电路，仅组合输入电容可变，其反馈电容固定。

可变增益的反相放大器不仅能应用于上述的匹配滤波器，而且还可用于任何使用一个反相放大器的其他电路。

Claims (18)

1．一个匹配滤波器组，包括：

一个采样和保持单元，用于采样和保持连续“m”个输入信号(m：不小于2的整数)；

多个数目为“n”的PN码寄存器(n：不小于2的整数)，每一个所述PN码寄存器包括数目为“m”的级以保存系数数据，每一个所述PN码寄存器是一个循环移位寄存器；

与所述PN码寄存器相应的n组乘法电路，每一个所述组包括与每一个所述PN码寄存器的所述级相应的m个乘法电路，每一个所述乘法电路将一个所述采样和保持电路的一个输出与一个所述PN码寄存器的一个输出相乘；和

一个或者多个加法器，有选择地将数目与所述系数数据的长度相应的所述乘法电路的输出相加。

2．如权利要求1的一个匹配滤波器组，进一步包括：

一个包括“m”级的掩码寄存器，它保存用于选择与所述系数数据的所述长度相应的所述乘法电路的所述输出的控制信号；和

与所述数目为m的所述乘法电路相应的多个数目为“m”的复用器，每一个所述复用器有选择地输出所述相应乘法电路的所述输出或者“0”，

由此与所述系数数据的所述长度相应，来自所述乘法电路的所述输出被有选择地相加。

3．如权利要求1的一个匹配滤波器组，所述采样和保持单元包括所述数目为“m”的多个采样和保持单元。

4．如权利要求1的一个匹配滤波器组，其中所述采样和保持单元是一个级数为所述“m”的采样移位寄存器。

5．如权利要求1的一个匹配滤波器组，进一步包括：

一个包括“m”级的掩码寄存器，它保存用于选择与所述系数数据的所述长度相应的所述乘法电路的所述输出的控制信号；和

一个复用器，根据所述掩码寄存器的所述控制信号，选择性地将所述“m”个乘法输出中所述输出的一个或者多个输出到所述加法器。

6．如权利要求1的一个匹配滤波器组，进一步包括与所述PN码寄存器的一个或多个相应的一个输入PN码寄存器，每一个所述PN码寄存器将要保存的所述系数数据在下一个符号周期保存到所述PN码寄存器，并且恰好在所述下一符号周期以前，将所述系数数据并行的转移到所述相应PN码寄存器。

7．如权利要求1的一个匹配滤波器组，进一步包括一个与所述掩码寄存器相应的输入掩码寄存器，所述掩码寄存器保存将要在下一个符号周期存入所述掩码寄存器的控制信号，并恰好在所述下一符号周期以前将所述控制信号并行转移到所述掩模寄存器。

8．如权利要求6的一个匹配滤波器组，所述输入PN寄存器包括数目为所述“m”的多级并行锁存器。

9．如权利要求7的一个匹配滤波器组，所述输入掩码寄存器包括数目为所述“m”的多级并行锁存器。

10．如权利要求1的一个匹配滤波器组，进一步包括一个控制所述采样和保持单元的采样和保持控制电路。

11．如权利要求6和10的一个匹配滤波器组，其中所述采样和保持控制电路控制所述输入PN码寄存器，当所述采样和保持单元采样和保持所述输入信号时，与这个时刻同步，将所述系数数据输入到所述输入PN码寄存器。

12．如权利要求7和10的一个匹配滤波器组，其中所述采样和保持控制电路控制所述输入掩码寄存器，当所述采样和保持单元采样和保持所述输入信号时，与这个时刻同步，将所述控制信号输入到所述输入掩码寄存器。

13．如权利要求1的一个匹配滤波器组，其中所述加法器的数目是与所述乘法电路的所述组的所述数目“n”相应的所述数目“n”，每一个所述加法器从来自于所述相应乘法电路的所述m个输出中将数目与所述系数数据的长度相应的所述相应乘法电路的所述输出相加。

14．如权利要求1的一个匹配滤波器组，其中所述加法器的数目是1，该加法器通过一个复用器与乘法电路的所述整个组相连，使用时间共享的方式，该复用器选择性的将所述组中的一个连接到所述加法器。

15．如权利要求1的一个匹配滤波器组，进一步包括多个与乘法电路的所述组数相应的寄存器，和一个将所述加法器的所述输出选择性的连接到一个所述寄存器的选择器。

16．如权利要求1的一个匹配滤波器组，每一个所述乘法电路包括：

一个或多个具有输入和输出的输入电容，它在它们的输入处与一个输入电压相连；

一个具有输入和输出的反相放大器，它在其输入处与所述输入电容的所述输出相连；

一个或多个具有输入和输出的反馈电容，它们在它们的输出处与所述反相放大器的所述输出相连；和

一个或多个开关，用于将一个或多个所述输入电容的所述输出，或者一个或多个所述反馈电容的所述输入连接到所述反相放大器的所述输入或一个参考电压。

17．如权利要求16的一个匹配滤波器组，其中提供了多个所述输入电容，所述开关是多个与所述输入电容相应的输入开关，每一个所述输入开关将所述相应输入电容的所述输出连接到所述反相放大器的所述输入或一个参考电压。

18．如权利要求16的一个匹配滤波器组，其中提供了多个所述反馈电容，所述开关是多个与所述反馈电容相应的反馈开关，每一个所述反馈开关将所述相应反馈电容的所述输入连接到所述反相放大器的所述输入或一个参考电压。

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