CN1257307A - 制造半导体器件的方法 - Google Patents

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Abstract

提供一种可靠性得到改善的薄膜晶体管。栅极包括具有锥形部分的第一栅极和宽度比第一栅极窄的第二栅极。对半导体层经第一栅极掺入低浓度的磷。在半导体层中,在沟道形成区和n+型杂质区之间形成两种n-型杂质区。一些n-型杂质区与栅极交叠,而其它n-型杂质区不与栅极交叠。由于形成两种n-型杂质区,可降低截止电流,并可抑制性能的退化。

Description

制造半导体器件的方法
本发明涉及薄膜晶体管(下文称为“TFT”)和包括由薄膜晶体管组成的电路的半导体器件。本发明也涉及作为半导体器件的如液晶板为代表的电光器件和包括作为部件的电光器件的电子设备。附带谈谈，该说明书中的术语“半导体器件”表示通过利用半导体性能起作用的任何器件，并且电光器件、半导体电路和电子设备也是半导体器件。
近年来，有源矩阵型液晶显示器件已引起注意，在有源矩阵型液晶显示器件中的电路由使用多晶硅膜的TFT组成。该器件通过以矩阵形式排列的多个像素控制作用于矩阵状态的液晶的电场并实现高精度的图像显示。
在该有源矩阵型液晶显示器件中，当分辨率变得像XGA或SXGA的高精度时，单是像素的数目就超过一百万。驱动所有像素的驱动电路由非常复杂和很多的TFT形成。
实际液晶显示器件(也称为液晶板)所需的规格是严格的，为了所有像素正常运行，对于像素和驱动器必须确保高可靠性。具体而言，如在驱动电路中发生反常，则会出现一列(或一行)的所有像素受到破坏的称为线性缺陷的不良状态。
然而，通常认为使用多晶硅膜的TFT在可靠性方面比用于LSI等的(形成在单晶半导体衬底上的晶体管)MOSFET要差。这种观点很强烈，除非克服该弱点，否则难于通过TFT制成LSI电路。
改善TFT、GOLD(栅交叠-轻掺杂漏)、LATID(大仰角注入漏)等的可靠性的结构已众所周知。这些结构的特征是LDD区和栅电极相互交叠，并由此能降低LDD区的杂质浓度，降低电场的作用变大，热载流子电阻变高。
例如，在“M.Hatano，H.Akimoto，和T.Sakai，IEDM97 TECHNICALDIGEST，p523-526，1997”中，通过使用由硅组成的侧壁实现具有GOLD结构的TFT。
然而，在该文中所述的GOLD结构存在与常规LDD结构相比截止电流(当TFT处于截止状态时流过的电流)变大的问题，对此需要对策。
本发明的目的是提供消除GOLD结构缺陷、降低截止电流和热载流子电阻变高的TFT。本发明的另一目的是实现包括由该TFT构成的半导体电路的高可靠性的半导体器件。
为实现上述目的，本发明的薄膜晶体管包括在形成沟道的半导体层内起源区或漏区作用的n型或p型第一杂质区和位于沟道和第一杂质区之间的并具有与第一杂质区相同导电类型的两种杂质区(第二和第三杂质区)。这些第二和第三杂质区具有确定导电类型的杂质浓度，该浓度低于第一杂质区的浓度并起高电阻区的作用。
第二杂质区是经栅绝缘膜与栅极交叠的低浓度杂质区并具有提高热载流子电阻的作用。另一方面，第三杂质区是不与栅极交叠的低浓度杂质区并具有防止截止电流增加的作用。
顺带说说，栅极是经栅绝缘膜与半导体层交叉的电极，并是将电场施加于半导体层而形成耗尽层的电极。在栅布线中，经栅绝缘膜与半导体层交叉的部分是栅极。
而且，在本发明的栅极中，栅极边缘厚度由其中心平坦部分朝外侧线性降低。由于产生导电类型的杂质经栅极的锥形部分加入第二杂质区，浓度梯度反映栅极侧的倾斜度(厚度变化)。即，加入第二杂质区的杂质浓度由沟道形成区朝第一区增加。
本发明中，栅极的另一结构中的与栅绝缘膜接触的第一栅极和形成在第一栅极上的第二栅极相互层叠。该结构中，第一栅极一侧与栅绝缘膜之间的角度范围是3-60°，形成锥形。另一方面，沟道长度方向上的第二栅极宽度小于第一栅极的宽度。
同时，在包括上面层叠型栅极的薄膜晶体管中，第二杂质区的杂质浓度分布反映第一栅极的膜厚度的变化，其杂质浓度从沟道形成区朝第一区升高。
由于本发明的薄膜晶体管在半导体层内包括两种低浓度杂质区，具有可与MOSFET媲美或优于MOSFET的可靠性。
图1A-1D是表示制造本发明的TFT(实施模式1)的步骤的剖面图；
图2A-2C是表示制造本发明的TFT(实施模式1)的步骤的剖面图；
图3是栅极(实施模式1)的部分剖面图；
图4A-4D是半导体层(实施模式1)的部分剖面图；
图5A-5C是表示制造本发明的TFT(实施模式2)的步骤的剖面图；
图6A-6C是表示制造本发明的TFT(实施模式2)的步骤的剖面图；
图7是本发明的TFT(实施模式3)的剖面图；
图8是本发明的TFT(实施模式4)的剖面图；
图9是本发明的TFT(实施模式4)的剖面图；
图10是表示本发明(实施例1)的液晶显示板的外形的示图；
图11A-11C是表示本发明(实施例1)的像素部分和CMOS电路的俯视图；
图12A和12B是本发明(实施例1)的有源矩阵衬底的剖面图；
图13A-13F是表示制造本发明(实施例1)的像素部分步骤的剖面图；
图14A-14E是表示制造本发明(实施例1)的像素部分步骤的剖面图；
图15A-15F是表示制造本发明(实施例1)的CMOS电路步骤的剖面图；
图16A-16E是表示制造本发明(实施例1)的CMOS电路步骤的剖面图；
图17A-17E是表示制造本发明(实施例2)的CMOS电路步骤的剖面图；
图18A-18E是表示制造本发明(实施例3)的CMOS电路步骤的剖面图；
图19A-19E是表示制造本发明(实施例4)的CMOS电路步骤的剖面图；
图20A-20E是表示制造本发明(实施例5)的CMOS电路步骤的剖面图；
图21A-21E是表示制造本发明(实施例6)的CMOS电路步骤的剖面图；
图22是表示ICP刻蚀装置(实施例7)的等离子产生机理图；
图23是多螺线线圈系统(实施例7)的ICP刻蚀装置的原理图；
图24是偏置功率与锥形角θ(实施例7)的特性关系图；
图25是CF4流量与锥形角θ(实施例7)的特性关系图；
图26是(W/抗蚀剂)选择比与锥形角θ(实施例7)的特性关系图；
图27A和27B是表示制造本发明(实施例8)的结晶硅膜步骤的图；
图28A和28B是表示制造本发明(实施例9)的结晶硅膜步骤的图；
图29A和29B是表示制造本发明(实施例10)的结晶硅膜步骤的图；
图30A和30B是表示制造本发明(实施例11)的结晶硅膜步骤的图；
图31A-31D是表示制造本发明(实施例13)的CMOS电路步骤的图；
图32A-32F是表示本发明(实施例15)的电子设备实施例的图；
图33A-33D是表示本发明(实施例15)的电子设备实施例的图；
图34A-34H是TFT的栅电压—漏电流的特性图；
图35A-35B是表示有源矩阵型EL显示板(实施例16)的结构的图；
图36A-36B是表示有源矩阵型EL显示板(实施例17)的结构的图；
图37是表示有源矩阵型EL显示板(实施例18)中的像素部分的截面图；
图38A-38B是分别表示有源矩阵型EL显示板的像素部分结构和用于像素部分的电路结构(实施例18)的图；
图39是表示有源矩阵型EL显示板(实施例19)的结构的图；
图40A-40C是表示用于有源矩阵型EL显示板(实施例20)的像素部分的电路结构的图。
首先，参考图34A-34H与传统TFT相比较，描述本发明的优点。
本发明的特征是第二杂质区(栅交叠型LDD区)和第三杂质区(栅非交叠型LDD区)的两种低浓度杂质区形成在半导体层内。
图34A是没有LDD区的n沟道TFT的示意图，图34B是表示其电性能(栅电压Vg与漏电流Id的性能关系)的图。同样，图34C和34D表示常规LDD结构的情况，图34E和34F表示所谓的GOLD结构的情况，而图34G和34H表示本发明的n沟道TFT的情况。
在图中，标号“n+”表示源区或漏区，“沟道”表示沟道形成区，而“n-”表示具有比区“n+”杂质浓度要低的低杂质浓度区。标号“Id”表示漏电流而“Vg”表示栅电压。
如图34A和34B所示，在不存在LDD的情况下，截止电流(TFT处于断开状态下的漏电流)高，而导通电流(TFT处于导通状态下的漏电流)和截止电流易于受到损失。
另一方面，通过形成栅非交叠型LDD，可较大地抑制截止电流，并可抑制导通和截止电流的损失。然而，导通电流的损失并不完全被抑制(图34C和34D)。
如图34E和34F所示的TFT结构(GOLD结构)只具有LDD区与栅极交叠的交叠型LDD，该结构的重要性是可获得传统LDD结构的导通电流损失的抑制。
在这种情况下，尽管可充分抑制导通电流的损失，该结构的问题是截止电流比常规非交叠型LDD结构的略高。现有技术中所公开的论文采用该结构，在认识截止电流高的问题的前提下，本发明是研究解决该问题的结构之后所得的结果。
如图34G和34H所示，本发明的结构是在半导体层内形成与栅极交叠的LDD区(第二杂质区)和不与栅极交叠的LDD区(第三杂质区)。通过采用该结构，能降低截止电流并保持对导通电流损失的抑制作用。
本申请人假定在如图34E和34F所示结构的情况下截止电流为何变高的原因如下：当n沟道TFT处于截止状态，负几十伏的负电压作用于栅极。如正几十伏的正电压在该状态下作用于漏区，在栅绝缘膜的漏侧端形成非常大的电场。
此时，在LDD区中形成空穴，形成通过少数载流子并连接漏区、LDD区和沟道形成区的电流通路。预计该电流通路导致截止电流的提高。
本申请人认为为了断导通路上的电流通路，必须形成另一电阻，即，在不与栅极交叠的位置上的LDD区的第三杂质区。本发明涉及具有该结构的薄膜晶体管和使用该薄膜晶体管的电路。
参考图1A-7将描述本发明的实施模式。
实施模式1
在该实施模式中，将本发明应用于TFT。参考图1A-4D将描述该实施例的制造步骤。
首先，在衬底100的整个表面上形成底膜101，在底膜101上形成岛状半导体层102。在衬底100的整个表面上形成作为栅绝缘膜的绝缘膜103以便覆盖半导体层102(图1A)。
作为衬底100，可使用玻璃衬底、石英衬底、结晶玻璃衬底、不锈钢衬底或聚对苯二甲酸乙酯(PFT)树脂衬底等。
底膜101是用于防止如钠离子的杂质从衬底扩散到半导体层102并用于提高形成在衬底100上的半导体膜的粘附性的膜。作为底膜101，可以是如氧化硅膜、氮化硅膜和氮氧化硅膜的无机绝缘膜的单层或多层膜。
作为形成底膜101的方法，不仅可使用CVD法或溅射法，也可利用通过在使用如石英衬底的耐热衬底情况下形成并热氧化非晶硅膜来形成氧化硅的方法。
作为底膜101，不仅可使用上述的无机绝缘膜，还可使用上述的无机绝缘膜作为上膜被层叠在例如硅化钨等硅化物、铬、钛、氮化钛和氮化铝的金属或合金导电膜的下层上的多层膜。
半导体层102的材料和晶体性可按照TFT所需的性能适当选择。可使用非晶硅、非晶硅锗、非晶锗或结晶硅、结晶锗、或结晶硅锗，这些材料可通过激光辐射或热使非晶半导结晶化而得到。可使半导体层102的厚度为10-150nm。
绝缘膜103是用于制造TFT的栅绝缘膜的膜，是氧化硅、氮化硅或氮氧化硅的无机膜的单层膜或多层膜。例如，在制造层叠膜的情况下，可使用氮氧化硅膜和氧化硅膜的两层膜以及夹在氧化硅膜之间的氮化硅膜的层叠膜等。
至于形成绝缘膜103的方法，可使用例如等离子CVD方法或ECRCVD方法的化学汽相淀积法(CVD)、或如溅射法的物理气相淀积法(PVD)。
用于制造栅极(栅布线)的第一导电膜104和第二导电膜105形成在绝缘膜103上(图1B)。
第一导电膜104形成具有锥形部分的第一栅极(第一栅布线)108。因此，希望使用容易完成锥形刻蚀的材料。例如，一般使用含有铬(Cr)或钽(Ta)作为主要组分(成分比率为50％或更多)的材料或含有磷的n型硅。此外，可以使用含有钛(Ti)、钨(W)、钼(Mo)等作为主要组分的材料。另外，不仅能使用该材料的单层膜，也可以使用多层膜，例如，氮化钽(TaN)膜和夹在它们之间的钽膜的三层膜。
第二导电膜105是用于制造第二栅极(第二栅布线)109的膜，并可由含有铝(Al)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)作为主要组分(成分比率为50％或更多)的材料、或如含有磷的n型硅或硅化物的材料构成。然而，必须选择具有第一导电膜和第二导电膜的交互构图时的刻蚀选择比的这种材料。
例如，对于第一导电膜104/第二导电膜105，能选择n型Si/Ta、n型Si/Ta-Mo合金、Ta/Al，Ti/Al、WN/W、TaN/Ta等的组合。至于材料选择的另一目录，希望第二导电膜105具有尽可能低的电阻率，并由其薄层电阻至少比第一导电膜104要低的材料组成。这是因为，为了将栅布线与上层布线连接，在第二栅布线和上层布线之间保持接触。第一导电膜104的厚度为10-400nm，第二导电膜的厚度为10-400nm，而总厚度为200-500nm。
接着，在第二导电膜105上形成抗蚀剂掩模106。通过利用抗蚀剂掩模106刻蚀第二导电膜105以便形成第二栅极109。对于刻蚀，可使用各向同性湿刻蚀。如果对于第一导电膜104可固定刻蚀选择比，可使用干刻蚀(图1C)。
通过使用相同抗蚀剂掩模106各向异性地刻蚀(所谓的锥形刻蚀)第一导电膜104以便形成第一栅极(第一栅布线)108。对此刻蚀可形成新的抗蚀剂掩模。
利用该刻蚀，如图3所示，栅极108的侧面和栅绝缘膜103之间的锥形角θ范围是3-60°。该锥形角的范围优选是5-45°，更优选是7-20°。锥形角θ越小，栅极锥形部分的厚度变化越小，对应于此，可减缓在与锥形部分交叉的半导体层部分内的n型或p型杂质浓度的变化。
如图3所示，利用锥形部分的宽度WG和厚度HG，锥形角θ定义为tanθ＝HG/WG。
去除抗蚀剂掩模106并通过使用栅极108和109作为掩模将预定导电类型(n型或p型)的杂质加入半导体层102。作为加入方法，可以使用离子注入法或离子掺杂法。n型杂质是变成施主的杂质，对于硅或锗是族15的元素，一般为磷(P)或砷(As)。P型杂质是变成受主的杂质，对于硅或锗是族13的元素，一般为硼(B)。
在此，磷通过离子掺杂法加入以形成n-型杂质区111和112。在该加入步骤中，确定n型第二杂质区124和125、和n型第三杂质区126和127的n型杂质浓度分布。该说明书中，术语n-型表示变成施主的杂质浓度比n+型要低，薄膜电阻要高(图2A)。
由于磷通过第一栅极108的锥形部分加入n-型杂质区111和112，浓度梯度反映第一栅极108的锥形部分厚度变化，如图所示。即，在深度方向上的磷浓度分布中，当注意浓度具有随机值的深度时，浓度梯度变成反映栅极锥形部分的倾斜的分布。
而且，如后面所述，n-型杂质区111和112的浓度梯度也取决于掺杂时的加速电压。在本发明中，为实现磷穿过第一栅极108的锥形部分和绝缘膜103的目的，必须设定掺杂的加速电压高至40-100keV。如选择该加速电压，磷可穿过栅极108锥形部分的100nm或更小厚度的部分。
图2A中，尽管在n-型杂质区111和112上与第一栅极108交叠的区域分别由阴影部分和空白部分表示，这并不表明磷未加入到空白部分中，而是如上所述，这是用来可直观理解该区域的磷浓度分布反映第一栅极108锥形部分的厚度变化。该说明书的其它图也是同样的。
接着，形成覆盖栅极108和109的抗蚀剂掩模120。由掩模120确定第三杂质区的长度。将作为n型杂质的磷利用离子掺杂法通过抗蚀剂掩模120再次加入半导体层102中(图2B)。
磷有选择地加入到未被覆盖抗蚀剂掩模120的n-型杂质区111和112中，从而形成n+型第一杂质区122和123。由于在图2A和2B的加入步骤中覆盖有第二栅极109的区域121未加入磷，它就变成沟道形成区。
在n-型杂质区111和112上，在图2B的加入步骤中未加入磷的区域变成具有高于源/漏区的电阻的低浓度杂质区124-127。
与第一栅极108交叠的区域124和125变成n-型第二杂质区，未与第一栅极108交叠的区域变成n-型第三杂质区126和127。
顺带说说，在图2B的加入步骤之前，利用栅布线作为掩模刻蚀绝缘膜103可以暴露半导体层102的表面。
如图4A-4D所示，第二杂质区124可分成四种。为区分这些种类的目的，图4分成图4A-4D，标号121和124加入记号A-D。尽管在图4A-4D未表示，相对栅极109对称形成的另一第二杂质区125也类似于区域124。
如图4A所示，第二杂质区124的磷浓度与第一栅极108锥形部分的厚度变化成反比，它从第三杂质区126朝沟道形成区121A几乎线性降低。即，在第二杂质区124A的磷浓度在深度方向上取平均值的情况下，磷平均浓度从沟道形成区121A朝第三杂质区126A增加。
在这种情况下，第三杂质区126A内，厚度方向上的磷平均浓度在区域126A内几乎相同。由于磷并绝对不加入覆盖有第二栅极109的半导体层，该区域变成沟道形成区121A，在沟道长度方向上沟道长度LA变成第二栅极109的宽度。
在图2A的磷加入步骤中，在获得比图4A的情况要高的加速电压的情况下，如图4B所示，磷也加入到第二杂质区124B与沟道形成区121B的连接部分。同样在这种情况下，沟道形成区121B是覆盖第二栅极109的区域，在沟道长度方向上沟道长度LB变成第二栅极109的宽度。尽管加速电压与图4A的情况一样，同样在锥形角小或锥形部分的厚度薄的情况下，可形成第二杂质区124B。
在进一步提高加速电压的情况下，如图4C所示，在厚度方向上的磷平均浓度在第二杂质区124C也相同。在这种情况下，在沟道长度方向上沟道长度LC变成第二栅极109的宽度。
当图2A磷加入步骤中加速电压小于图4A的情况，如图4D所示，由于磷只穿过第一栅极108锥形部分的薄部分，第二杂质区124D比图4A的要窄。
在第二杂质区124D内，类似于图4A，在深度方向上的磷平均浓度逐渐从第三杂质区126D朝沟道形成区121D降低。然而，图4D的情况与图4A不同，即，在第一栅极108锥形部分下面存在第二杂质区124D和沟道形成区121D的连接部分。因此，在沟道长度方向上沟道长度LD比第二栅极109的宽度要宽。
尽管加速电压与图4A相同，同样在锥形角大或第一栅极108的膜厚的情况下，可形成图4D的第二杂质区124D。
如上所述，当利用等离子掺杂法在第一栅极108的锥形部分上加入杂质时，时杂质可穿过厚度100nm或更小的部分以形成第二杂质区124，从而通过调节第一导电膜104的厚度(第一栅极108的厚度为最大的部分的厚度)和锥形角θ可控制沟道长度和第二杂质区的长度。
在此，第一杂质区122和123的长度(沟道长度方向上)是2-20μm(一般3-10μm)。产生半导体层的导电类型的杂质浓度(该情况下，磷)是1×1019-1×1021原子/cm3(一般1×1020-5×1020原子/cm3)。第一杂质区122和123分别是低电阻区，以便将源布线或漏布线与TFT电连接，并变成源区或漏区。
第二杂质区124和125的长度是0.1-1μm(一般0.1-0.5μm，优选0.1-0.2μm)，磷浓度是1×1015-1×1017原子/cm3(一般5×1015-5×1016原子/cm3，优选1×1016-2×1016原子/cm3)。由于杂质经过第一栅极108加入，磷浓度比第一和第三杂质区的要低。
第三杂质区126和127的长度是0.5-2μm(一般1-1.5μm)，磷浓度是1×1016-1×1019原子/cm3(一般1×1017-5×1018原子/cm3，优选5×1017-1×1018原子/cm3)。
沟道形成区121由本征半导体层组成，并且是不包含加入到第一杂质区的杂质(磷)的区域或包含1×1016-5×1018原子/cm3浓度的硼的区域。硼是用于控制阈电压或用于防止穿通的杂质，如可得到相同效果，可使用其它元素。同样在该情况下，其浓度与硼一样。
尽管在第一杂质区122、123和第二杂质区124、125之间形成不与栅极交叠的低浓度杂质区(第三杂质区126、127)，但在该部分可形成杂质浓度相互不同的两个或多个杂质区。在本发明中，至少一个低于第一杂质区122、123的杂质(磷)浓度的杂质区，即，至少一个高于第一杂质区122、123的电阻的杂质区必须存在于至少第一杂质区122、123和第二杂质区124、125之间。当然，具有高电阻的该杂质区(第三杂质区)不与栅极交叠也是重要的。
形成第一杂质区122和123之后，去除抗蚀剂掩模120。加入到半导体层102的磷经过热处理被激活。至于激活步骤，不仅可进行热处理，还可采用用激光或红外灯光进行的光退火(light annealing)。
接着，形成由氧化硅等组成的层间绝缘膜130。在栅绝缘膜103和层间绝缘膜130上形成可抵达第一杂质区122和123、以及第二栅布线109的接触孔。形成源极131、漏极132和用于栅布线的未表示出的引线电极。
实施模式2
参考图5A-5C和图6A-6C将描述本实施模式2的TFT制造步骤。该实施模式是实施模式1的改进例，其中改进了栅极(栅布线)的结构，而另一主要结构与实施模式1相同。
尽管实施模式1的栅极具有层叠不同宽度的两个栅极的结构，该实施模式中，省略上面的第二电极，而栅极只由具有锥形部分的第一栅极构成。
首先，在衬底140的整个表面上形成底膜141，岛状半导体层142形成在底膜141上。成为栅绝缘膜的绝缘膜143形成在衬底140的整个表面上以便覆盖半导体层142(图5A)。
用于制造栅极(栅布线)的导电膜144形成在栅绝缘膜143上。希望该导电膜144由可容易完成锥形刻蚀的材料组成。例如，一般使用含有铬(Cr)或钽(Ta)作为主要组分(成分比率为50％或更多)的材料或含有磷的n型硅。也可以使用含有钛(Ti)、钨(W)、钼(Mo)等作为主要组分的材料。另外，不仅能使用这些材料的单层膜，也可以使用多层膜。例如，可使用由氮化钽(TaN)膜和夹在它们之间的钽膜组成的三层膜。导电膜144的厚度范围200-500nm(图5B)。
接着，在导电膜144上形成抗蚀剂掩模145。利用抗蚀剂掩模145刻蚀导电膜以形成栅极(栅布线)146(图5C)。
通过该刻蚀，如图3所示，栅极146侧面和栅绝缘膜之间的锥形角θ范围3-60°。优选该锥形角θ范围5-45°，更优选锥形角θ范围7-20°。
在存在抗蚀剂掩模145的情况下预定导电类型的杂质(n型或p型)加入到半导体层142。在此，通过离子掺杂法加入磷以便形成n-型杂质区148和149。在该加入步骤中，确定n-型第二杂质区154和155和n-型第三杂质区156和157的浓度分布。后面要描述，被抗蚀剂掩模145覆盖的区域变成沟道形成区(图6A)。
由于不存在第二栅极，该加入步骤需要掩模以防止磷加入到形成半导体层142的沟道的区域。尽管用于导电膜144的刻蚀的抗蚀剂掩模145用作该掩模，但也可新形成用于杂质加入的掩模。
接着，去除抗蚀剂掩模145，形成覆盖栅极146的抗蚀剂掩模150。由于利用离子掺杂法可将作为n型杂质的磷经过抗蚀剂掩模150再次加入到半导体层142中，通过抗蚀剂掩模150确定第三杂质区的长度。在加入步骤之前，利用栅布线146作为掩模通过刻蚀绝缘膜可将半导体层142的表面暴露(图6B)。
如图6B所示，磷有选择地加入到不被抗蚀剂掩模150覆盖的n-型杂质区148和149的部分，从而形成n+型第一杂质区152和153。
在被抗蚀剂掩模150覆盖的区域的导电类型和电阻值方面保持图6A的状态。因此，以前被抗蚀剂掩模145覆盖的区域151变成沟道形成区。与栅极146交叠的(交叠)区域变成n-型第二杂质区154和155，不与栅极146交叠的区域变成n-型第三杂质区156和157。第二和第三杂质区154-157是具有高于第一杂质区152和153的电阻的低浓度杂质区。
与实施模式1类似，同样在该实施模式2中，第二杂质区154和155分别分成如图4A-4D所示的四种类型。关于沟道形成区151和第一至第三杂质区152-157，在沟道长度方向上的长度和杂质浓度与实施模式1相同。然而，代替实施模式1的栅极109，通过图6A的加入步骤中所用的抗蚀剂掩模145可确定沟道长度。
由于实施模式1的栅极具有不同形状的电极的层叠结构，即使第一栅极108的厚度变薄，也可通过加厚第二栅极109来降低电阻。然而，由于本实施模式的栅极146是具有锥形部分的单层电极，厚度比第一栅极108的要大。
从栅极宽度的观点来看，锥形部分的宽度WG(参见图3)有一个限度，最实际的是第二杂质区154和155的杂质浓度分布成为图4D所示的那种类型。
尽管在第一杂质区152、153和第二杂质区154、155之间的部分形成不与栅极交叠的一个低浓度杂质区(第三杂质区156、157)，在该部分可形成杂质浓度相互不同的两个或多个杂质区。在本发明中，至少在第一杂质区152、153和第二杂质区154、155之间只存在至少一个比第一杂质区152、153杂质(磷)浓度要低而电阻要高的杂质区。
形成第一杂质区152和153之后，去除抗蚀剂掩模150。通过热处理激活加入到半导体层142的磷。对于激活步骤，不仅可进行热处理，还可采用用激光或红外灯光进行的光退火(light annealing)。然而，为激活第二杂质区154和155中的磷，由于它们与栅极146交叠，热处理是必不可少的。
接着，形成由氧化硅等组成的层间绝缘膜158。在栅绝缘膜143和层间绝缘膜158上形成可抵达第一杂质区152和153、以及第二栅布线146的接触孔。形成源极159、漏极160和用于栅布线146的未表示出的引线电极。
实施模式3
参考图7描述该实施模式的TFT的制造步骤。该实施模式也是实施模式1的改进例，其中改进了栅极(栅布线)的结构，而另一主要结构与实施模式1的相同。顺带说说，图7中，与图1和2相同的标号表示相同的结构元件。
类似于实施模式1，尽管该实施模式3的栅极具有第一栅极168和第二栅极169相互层叠的结构，该实施模式是第一栅极168不制成锥形的实施例。在该实施模式中，从第二栅极169侧面延伸到外侧的第一栅极168的部分也具有几乎恒定的膜厚度。
类似于实施模式1，通过加入磷在半导体层形成沟道形成区161、n+-第一杂质区162和163、n-型第二杂质区164和165、以及n-型第三杂质区166和167。
在该实施模式中，由于第一栅极168的厚度恒定，第二杂质区164和165的杂质浓度几乎没有梯度。
实施模式4
该实施模式是实施模式1和实施模式2的改进例。在实施模式1和2中，栅极锥形部分的厚度几乎线性变化。在该实施模式中，锥形部分的厚度非线性变化。
图8表示实施模式1的改进例。图8中，与图2A-2C相同的标号表示相同的结构元件。如图8所示，第一栅极170(栅布线)的锥形部分的厚度非线性变化。类似于实施模式1，通过磷的加入在半导体层上形成沟道形成区171、n+型第一杂质区172和173、n-型第二杂质区174和175、以及n-型第三杂质区176和177。
图9表示实施模式2的TFT的改进例。图9中，与图6A-6C相同的标号表示相同的结构元件。如图9所示，栅极180(布线)的锥形部分的厚度非线性变化。类似于实施模式1，通过磷的加入在半导体层上形成沟道形成区181、n+型第一杂质区182和183、n-型第二杂质区184和185、以及n-型第三杂质区186和187。
如图8和9的截面图所示，稍微偏离厚度恒定的部分的栅极170、180的一部分的厚度极薄，从而变成施主或受主的杂质可容易通过栅极170、180。
为在栅极170、180上形成如图所示的锥形部分，必须经过各向异性刻蚀和各向同性刻蚀的结合来刻蚀导电膜。
顺带谈谈，不用说，实施模式1-4所公开的结构可在如下所述的本发明的所有实施例中应用。
(实施例)
参考图10-25描述本发明的实施例。
(实施例1)
实施例1是本发明应用于有源矩阵液晶显示器件的实施例。
图10是该实施例的有源矩阵型液晶显示板的示意结构图。液晶板的结构是液晶保持在有源矩阵衬底和对置基板之间，并通过形成在有源矩阵衬底和对置基板上的电极将对应于图像数据的电压施加给液晶而在板上显示图像。
在有源矩阵衬底200上，使用TFT作为开关元件的像素部分202和用于驱动像素部分202的栅驱动电路203和源驱动电路204形成在玻璃衬底300上。驱动电路203和204经过源布线和漏布线分别与像素部分202连接。
而且，在玻璃衬底300上形成用于处理输入到驱动电路203和204的信号的信号处理电路205和用于将电功率和控制信号输入到驱动电路202和203和信号处理电路205的外部端子，而FPC206与外部端子相连。
在对置基板210上，如ITO膜的透明导电膜形成在玻璃衬底的整个表面上。透明导电膜是像素部分202的像素电极的对置电极，而液晶材料由像素电极和对置电极之间形成的电场所驱动。而且，如需要，可在对置基板210上形成取向膜和滤色片。
图11A表示像素部分的一个像素的等效电路，图11B是像素部分202的俯视图。图11C是由驱动电路202和203组成的CMOS的俯视图。
图12A和12B是有源矩阵衬底的截面图。图12A是像素部分202的截面图并对应沿图11B的点划线X-X′的截面。图12B是CMOS电路的截面图，并对应沿图11C的点划线Y-Y′的截面。如图12A和12B所示，像素TFT和CMOS电路的薄膜晶体管同时形成在同一玻璃衬底300上。
在像素部分202内，每行形成栅布线350，而每列形成源布线380。在栅布线350和源布线380的交叉部分附近形成像素TFT220。像素TFT220的源区与源布线380连接，而漏区与液晶单元240的电容器和存储电容器230相连。
液晶单元240是具有像素电极390和对置基板210的透明电极的一对电极以及液晶介质的电容器，并经过像素电极390与像素TFT220电连接。存储电容器230是具有形成在像素TFT220的半导体层上的公用布线360和沟道区的一对电极以及栅绝缘膜的介质的电容器。
参考图13A-图16E描述该实施例的有源矩阵衬底的制造步骤。图13A-13F和图14A-14E是表示像素部分的制造步骤的截面图，而图15A-15F和图16A-16E是表示CMOS电路的制造步骤的截面图。
制造玻璃衬底300。在该实施例中，使用Corning Inc.生产的玻璃1737的衬底。通过等离子CVD法并使用TEOS气体作为原材料在玻璃衬底300的表面上形成作为底膜301的厚度200nm的氧化硅膜。在400℃下对底膜301加热4小时。
利用用H2气稀释的SiH4的PECVD法在底膜301上形成厚度500nm的非晶硅膜。接着，在450℃下对非晶硅膜加热1小时，从而完成脱氢处理。在非晶硅膜上的氢原子浓度为5原子％或更少，优选1原子％或更少。脱氢处理之后的非晶硅膜用准分子激光辐射，从而形成结晶(多晶)硅膜401。激光晶体化的条件是XeCl准分子激光器用作激光源，激光通过光学系统形成线性光束，脉冲频率为30Hz，交叠率为96％，而激光能量密度为359mJ/cm2(图13A、图15A)。
作为形成非晶硅膜的方法，除PECVD法以外，还可使用LPCVD法或溅射法。作为晶体化非晶硅膜的激光，除如准分子激光的脉冲振荡型激光之外，还可使用如Ar激光的连续波激光。此外，可使用用氦灯或水银灯的灯退火步骤(lamp annealing step)或600℃或更高温度下热处理步骤来代替激光晶体化。
接着，利用光刻步骤形成未示出的光刻胶图形，并利用该光刻胶图形将结晶硅膜401构图为岛状，从而形成半导体层302、303和304。形成作为栅绝缘膜305的氮氧化硅膜以便覆盖半导体层302、303和304。形成膜的方法是PECVD，并使用SiH4和NO2作为原材料气体。氮氧化硅膜的厚度为120nm(图13B、图15B)。
通过溅射法在栅绝缘膜305上形成含有磷的n型硅膜和钼-钨合金(Mo-W)的层叠膜。硅膜402的厚度为200nm，而Mo-W膜的厚度为250nm。用于Mo-W膜403的靶材料中，Mo与W的成分比为1∶1(图13C、图15C)。
在Mo-W膜403上形成抗蚀剂掩模405。利用抗蚀剂掩模405通过湿刻蚀刻蚀Mo-W膜403，以便形成像素TFT的栅布线、公用布线、作为CMOS电路的栅布线的上布线的第二布线352、第二公用布线362和第二栅布线372(图13D、图15D)。
再次利用抗蚀剂掩模405，使用氯基气体完成各向异性刻蚀以便刻蚀n型硅膜402，从而形成第一栅布线351、第二公用布线361和第一栅布线371。此时，每个布线351、361和371的侧面与栅绝缘膜305之间的角度(锥形角)为20°，并在侧部分形成锥形部分(图13E、图15E)。
去除抗蚀剂掩模405之后，利用作为掩模的布线350、360和370通过离子掺杂法将磷加入到半导体层302-304，从而以自对准方式形成n-型区406-413。在磷的加入步骤中，由于经过第一电极351、361和371的锥形部分(第二电极352、362和372的侧面外部分)和栅绝缘膜305加入磷，加速电压设定得稍高，为90keV。
由于n-型杂质区406-413的磷浓度确定最终TFT的n-型低浓度杂质区的磷浓度，所以掺杂剂量低，从而在n-型杂质区406-413中，不与电极350、360和370交叉的区域中的磷浓度为1×1018原子/cm3。使用用氢稀释的磷化氢用作掺杂气体。
接着，形成覆盖电极350、360和370的抗蚀剂掩模415。通过由各个电极的第一电极351、361和371的侧面向外延伸的抗蚀剂掩模415的长度确定不与第一电极351、361和371交叠的n-型低浓度杂质区的长度。在此，在CMOS电路的半导体层304上不形成抗蚀剂掩模。
利用抗蚀剂掩模415通过离子掺杂法加入磷。同样在该加入步骤中，用氢稀释的磷化氢用作掺杂气体。为使磷通过栅绝缘膜305，加速电压设定高至80keV，并设定掺杂剂量从而在该步骤形成的n+型杂质区313-315、332、333、421和422内的磷浓度为5×1020原子/cm3。
在像素部分202中，磷选择性地加入到半导体层302的n-型杂质区406-409，从而形成n+型杂质区313-315。未加入磷的n-型杂质区406-409的区域起高电阻区的作用，并定义为与第一栅极351和第一公用电极交叠的n-型杂质区316-319、326和327以及不与第一栅极351和第一公用电极361交叠的n-型杂质区320-323。而且，在两个磷加入步骤中未加入磷的区域311、312和325定义为沟道形成区(图14A)。
n-型杂质区316-319的磷浓度比n-型杂质区320-323的要低，磷浓度从n-型杂质区320-323到沟道形成区311和312降低。
在CMOS电路中，磷同样选择性地加入到n沟道TFT的半导体层303的n-型杂质区410和411，从而形成n+型杂质区332和333。另一方面，n-型杂质区410和411中，未加入磷的区域起高电阻区的作用，并定义为与第一栅极371交叠的n-型杂质区334和335以及不与第一栅极371交叠的n-型杂质区336和337。在两个磷加入步骤中未加入磷的区域331定义为沟道形成区。
n-型杂质区334和335的磷浓度比n-型杂质区336和337的要低，磷浓度从n-型杂质区336和337到沟道形成区331下降。
在p沟道TFT的半导体层304中，磷几乎不能加入其上存在栅极370的部分，n+型区421和422形成在其上不存在栅极370的部分上。n型杂质区留在第一栅极370的下部(图16A)。
在去除抗蚀剂掩模415之后，形成覆盖n沟道TFT的抗蚀剂掩模416。利用p沟道TFT的第二栅极372作为掩模通过刻蚀将半导体层305的第一栅极371变薄，从而形成第三栅极373(图14B、图16B)。
第三栅极373和栅绝缘膜305之间的锥形角θ为75°。第三电极373的锥形角范围是60-90°，更优选范围是70-85°。
在保留抗蚀剂掩模416的情况下利用离子掺杂法将硼加入到半导体层304。栅极371和373起掩模的作用，以自对准方式形成沟道形成区341、p+型杂质区342和343以及p+型杂质区344和345。顺带说说，可去除抗蚀剂掩模416，可形成新的抗蚀剂掩模替代它。
在硼加入步骤中，设定加速电压为80keV，并设定掺杂剂量，从而p+型杂质区342-345的硼浓度为3×1021原子/cm3。由于用氢稀释的乙硼烷用作掺杂气体，尽管p+型杂质区344和345的硼浓度与p+型杂质区342和343的相同，前者的磷浓度比后者的要低。p+型杂质区344和345的浓度分布对应第一栅极371的锥形部分的膜厚度变化，并向沟道形成区341下降。
在去除抗蚀剂掩模416之后，通过在500℃下加热可激活加入到半导体层的磷和硼。热处理之前，形成厚度50nm的由氧化硅组成的保护膜306以便防止栅布线350、公用电极360和栅布线370的氧化(图14C、图16C)。
接着，作为层间绝缘膜307，利用PECVD法形成并层叠厚度20nm的氮化硅膜和厚度900nm的氧化硅膜。在间层绝缘膜307、保护膜306和栅绝缘膜305中形成抵达n+型杂质区313-315、n+型杂质区332和333、p+型杂质区342和343以及第二栅布线372。
通过溅射法在间层绝缘膜307上形成钛(150nm)/铝(500nm)/钛(100nm)的层叠膜，并进行构图以形成源布线380、漏极381、源极384和385以及漏极386。利用上述，可知，在同一玻璃衬底300上形成了主要由CMOS电路组成的电路203-205和有像素TFT220和存储电容器230的像素部分202(图14E、图16E)。
为完成有源矩阵衬底，还在衬底300的整个表面上形成水准膜(levelingfilm)308。在此，利用旋涂法涂覆丙烯酸并焙烧以形成厚度1μm的丙烯酸膜。在水准膜308中给CMOS电路的源极384和385穿出接触孔。利用溅射法形成厚度200nm的钛膜并进行构图以形成源布线387和388。
接着，以与第一水准膜308相同的方式，形成作为第二水准膜309的厚度0.5μm的丙烯酸膜。在平坦膜(flattened film)308和309上形成用于源极381的接触孔。利用溅射法形成ITO膜，并进行构图以便形成与漏极381连接的像素电极390(图12A、图12B)。
在该实施例中，尽管p沟道TFT未形成起高电阻区作用的低浓度杂质区，由于即使不提供高电阻区p沟道TFT本来也具有高可靠性，故不存在问题。相反，在不形成高电阻的情况下可增加导通电流并保持与n沟道TFT性能的平衡，这一点是方便的。
(实施例2)
该实施例是实施例1的改进例，只是改变了磷和硼的加入步骤的次序，而其它与实施例1相同。将参考图17A-17E描述该实施例的制造步骤。在图17A-17E中，与图15A-15F和16A-16E相同的标号代表相同的结构元件。
尽管实施例1中硼在磷加入到半导体层之后添加，但在实施例2中硼首先加入。
尽管在本实施例中描述CMOS电路的制造步骤，不用说该实施例可应用于实施例1中的有源矩阵衬底的制造步骤，其中像素部分和驱动电路集成在有源矩阵衬底上。
按照实施例1所示的步骤实现图15E的结构。接着，去除抗蚀剂掩模405。图17A表示该状态。
之后，形成覆盖n沟道TFT的抗蚀剂掩模451。利用抗蚀剂掩模451通过离子掺杂法将硼加入到半导体层304。栅极371和372起掩模的作用，并以自对准方式在半导体层304上形成沟道形成区501、起源区和漏区作用的p+型杂质区502和503。
设定加速电压为80keV，并设定掺杂剂量从而p+型杂质区502和503的硼浓度为3×1020原子/cm3。在此，希望因为掺杂时硼的绕入(rounding)和栅极370侧面的薄厚度，p+型杂质区502和503与较低部分轻微交叠(图17B)。
去除抗蚀剂掩模451之后，形成覆盖p沟道TFT的抗蚀剂掩模452。利用离子掺杂法将磷加入到半导体层303，从而以自对准方式形成n-型区453和454。加速电压为90keV，并设定掺杂剂量，从而n-型杂质区453和454的磷浓度变成1×1018原子/cm3。用氢稀释的磷化氢用作掺杂气体(图17C)。
接着，去除抗蚀剂掩模452，新形成覆盖所有p沟道TFT和部分n沟道TFT的抗蚀剂掩模456。在n沟道TFT中，从第一栅极371向外延伸的抗蚀剂掩模456的长度确定不与第一栅极371交叠的n-型杂质区的长度。
利用抗蚀剂掩模456通过离子掺杂法加入磷。同样在加入步骤中，用氢稀释的磷化氢用作掺杂气体。
在CMOS电路中，磷选择性地加入到n沟道TFT的半导体层303的n-型杂质区453和454，从而形成n+型杂质区512和513。在该步骤中，为使磷通过栅绝缘膜305，加速电压设置为高达80keV。设定掺杂剂量，从而n+型杂质区512和513的磷浓度变成5×1020原子/cm3。
另一方面，n-型杂质区453和454中，未加入磷的区域起高电阻区的作用，并定义为与第一栅极371交叠的n-型杂质区514和515以及不与第一栅极371交叠的n-型杂质区516和517。在两个加入步骤中未加入磷的区域511定义为沟道形成区(图17D)。
同样在该实施例中，与栅极371交叠的n-型杂质区514和515的磷浓度比n-型杂质区516和517(和n+型杂质区512和513)的要低，并且磷浓度朝沟道形成区551下降。
去除抗蚀剂掩模456之后，形成厚度50nm并由氧化硅组成的保护膜306，通过热处理激活加入到半导体层的磷和硼。形成间层绝缘膜307，穿出接触孔，并形成源极384和385以及漏极386。利用上述，可制造CMOS电路(图17E)。
在该实施例中，可省略减薄p沟道TFT的第一栅极的步骤。顺带说说，在图17B的硼加入步骤之前，也可增加利用第二栅极372作为掩模刻蚀p沟道TFT的第一栅极371以便形成第三栅极373的步骤。
(实施例3)
同样在本实施例中，与实施例2类似，描述改变磷和硼加入步骤的次序的制造步骤。参考图18A-18E描述该实施例的制造步骤。在图18A-18E中，与图15A-15F和16A-16E相同的标号代表同一结构元件。
同样本实施例对应实施例2的改进例。在实施例2中，制造n沟道TFT中，以低浓度加入磷之后才添加硼。然而，本实施例是硼以高浓度首先被加入的实施例。
按照实施例1所示的步骤实现图15E的结构。接着，去除抗蚀剂掩模405。图18A表示该状态。
之后，形成覆盖n沟道TFT的抗蚀剂掩模600。利用抗蚀剂掩模600通过离子掺杂法将硼加入到半导体层304。栅极371和372起掩模的作用，而以自对准方式在半导体层304上形成沟道形成区601和起源区和漏区作用的p+型杂质区602和603。掺杂加速电压为80keV，并设定掺杂剂量，从而p+型杂质区602和603的硼浓度变成2×1020原子/cm3。
形成覆盖所有p沟道TFT和部分n沟道TFT的抗蚀剂掩模605。利用抗蚀剂掩模605通过离子掺杂法加入磷。同样在该加入步骤中，用氢稀释的磷化氢用作掺杂气体。磷选择性地加入到n沟道TFT的半导体层，形成n+型杂质区606和607。在该步骤中，为使磷通过栅绝缘膜305，设置加速电压高至80keV(图18C)。
去除抗蚀剂掩模605之后，形成覆盖p沟道TFT的抗蚀剂掩模608。利用离子掺杂法将磷加入到半导体层303。栅极370起掩模的作用，从而以自对准方式形成沟道形成区611、n-型杂质区614和615以及n-型杂质区616和617。
n+型杂质区612和613起源/漏区的作用，通过使磷浓度为5×1020原子/cm3而降低电阻。使n-型杂质区614-617的磷浓度比n+型杂质区612和613的磷浓度低而电阻高。不与第一栅极371交叠的n-型杂质区616和617的磷浓度为1×1018原子/cm3(图18D)。
去除抗蚀剂掩模608之后，形成厚度50nm并由氧化硅组成的保护膜306，通过热处理激活加入到半导体层的磷和硼。形成间层绝缘膜307，穿出接触孔，形成源极384和385以及漏极386。利用上述，可制造CMOS电路。
在该实施例中，尽管在磷加入步骤中形成覆盖p沟道TFT的抗蚀剂掩模605和606，可省略抗蚀剂掩模605和/或抗蚀剂掩模608。在这种情况下，由于磷加入到p+型杂质区602和603，鉴于加入的磷浓度必须加入大量的硼。
(实施例4)
同样本实施例是实施例1的改进例，其中改变了磷和硼加入步骤的次序，而主要结构与实施例1相同。
参考图19A-19E描述本实施例的制造步骤。在图19A-19E中，与图15A-15F和16A-16E相同的标号代表同一结构元件。
按照实施例1所示的步骤实现图15E的结构。接着，去除抗蚀剂掩模405。然后在栅布线370内形成至少覆盖起n沟道TFT的栅极作用的部分的抗蚀剂掩模。利用第二栅极(布线)372作为刻蚀掩模刻蚀第一栅极(布线)371以便形成第三栅极。
即，至少在第一栅布线371中，与p沟道TFT的半导体层304交叠部分的宽度变窄，从而形成第三栅极373。
通过离子掺杂法将低浓度的磷加入到半导体层303和304。第一到第三栅极371-373起掩模的作用，从而以自对准方式形成n-型杂质区621-624(图19B)。
接着，形成覆盖n沟道TFT的抗蚀剂掩模630。利用抗蚀剂掩模630通过离子掺杂法将高浓度的硼加入到半导体层304中。第一到第三栅极371-373起掩模的作用，从而以自对准方式在半导体层304上形成沟道形成区631以及起源区和漏区作用的p+型杂质区632和633(图19C)。
之后，去除抗蚀剂掩模630，新形成覆盖所有p沟道TFT和部分n沟道TFT的抗蚀剂掩模640。利用抗蚀剂掩模640通过离子掺杂法加入高浓度的磷。磷选择性地加入到n沟道TFT的半导体层303的n-型杂质区621和622中，从而形成n+型杂质区642和643。而且，覆盖抗蚀剂掩模640的区域定义为沟道形成区641、与第一栅极371交叠的n-型杂质区644和645以及不与第一栅极371交叠的n-型杂质区646和647(图19D)。
同样在该实施例中，与第一栅极371交叠的n-型杂质区644和645的磷浓度比n-型杂质区646和647(和n+型杂质区642和643)的要低，而磷浓度朝沟道形成区641变低。
去除抗蚀剂掩模640之后，形成厚度50nm和由氧化硅组成的保护膜306，并通过热处理激活加入到半导体层的磷和硼。形成间层绝缘膜307，穿出接触孔，并形成源区384和385以及漏区386。利用上述，可制造CMOS电路(图19E)。
在本实施例中，尽管使p沟道TFT的第一栅极的宽度变窄，但可省略该步骤。
在本实施例中，尽管在磷加入步骤中形成覆盖p沟道TFT的抗蚀剂掩模630和640，但可省略抗蚀剂掩模630和/或抗蚀剂掩模640。在这种情况下，由于磷加入到p+型杂质区632和633，鉴于加入的磷浓度必须添加大量的硼。
(实施例5)
该实施例是实施例1的改进例，其中改变了磷和硼的加入步骤的次序。其主要结构与实施例1相同。
参考图20A-20E描述本实施例的制造步骤。在图20A-20E中，与图15A-15F和图16A-16E相同的标号代表相同的结构元件。
此外，本实施例对应实施例4的改进例，并与实施例4类似，使p沟道TFT的第一栅极变窄，从而形成第三栅极373(图20A)。
接着，形成覆盖所有p沟道TFT和部分n沟道TFT的抗蚀剂掩模650，利用抗蚀剂掩模650通过离子掺杂法加入高浓度的磷，从而形成n型区651和652(图20B)。
之后，形成覆盖n沟道TFT的抗蚀剂掩模660。利用抗蚀剂掩模660通过离子掺杂法将高浓度的硼加入到半导体层304。第一和第三栅极371和373起掩模的作用，从而以自对准方式在半导体层304上形成沟道形成区661以及起源区和漏区作用的p+型杂质区662和663(图20C)。
接着，去除抗蚀剂掩模660，新形成覆盖所有p沟道TFT的抗蚀剂掩模670。利用离子掺杂法加入低浓度的磷。设定加速电压高至90keV，从而使磷通过第一栅极371的锥形部分。
结果，以自对准方式在n沟道TFT半导体层303中形成沟道形成区671、n+型杂质区672和673、与第一栅极371交叠的n-型杂质区674和675、不与第一栅极371交叠的n-型杂质区676和677(图20D)。
去除抗蚀剂掩模670之后，形成厚度50nm和由氧化硅组成的保护膜306，并通过热处理激活加入到半导体层的磷和硼。形成间层绝缘膜307，穿出接触孔，并形成源区384和385以及漏区386。利用上述，可制造CMOS电路(图20E)。
在本实施例中，尽管使p沟道TFT的第一栅极的宽度变窄，但可省略该步骤。
在该实施例中，尽管在磷加入步骤中形成覆盖p沟道TFT的抗蚀剂掩模650和670，但可省略抗蚀剂掩模650和/或抗蚀剂掩模670。在这种情况下，由于磷加入到p+型杂质区662和663，鉴于加入的磷浓度必须添加大量的硼。
(实施例6)
该实施例是实施例1的改进例，其中改变了磷和硼的加入步骤的次序，而另一结构几乎与实施例1类似。
参考图21A-21E描述该实施例的制造步骤。在图21A-21E中，与图15A-15F和16A-16E相同的标号代表同一结构元件。
此外，该实施例对应实施例5的改进例，并类似于实施例5，p沟道TFT的第一栅极变窄，从而形成第三栅极373(图21A)。
而且，与实施例5相似，形成覆盖所有p沟道TFT和部分n沟道TFT的抗蚀剂掩模680。利用抗蚀剂掩模680通过离子掺杂法加入高浓度的磷，从而形成n型区681和682(图21B)。
接着，去除抗蚀剂掩模680，新形成覆盖所有p沟道TFT的抗蚀剂掩模690。利用离子掺杂法加入低浓度的磷。设定加速电压高至90keV，从而使磷通过第一栅极371的锥形部分。
结果，以自对准方式形成沟道形成区691、n+型杂质区692和693、与第一栅极371交叠的n-型杂质区694和675、不与第一栅极371交叠的n-型杂质区696和697(图21C)。
接着，形成覆盖所有n沟道TFT的抗蚀剂掩模700之后，利用离子掺杂法将高浓度的硼加入到半导体层304中。第一和第三栅极371和373起掩模的作用，从而以自对准方式在半导体层304上形成沟道形成区701以及起源区和漏区作用的p+型杂质区702和703(图21D)。
去除抗蚀剂掩模700之后，形成厚度50nm和由氧化硅组成的保护膜306，并通过热处理激活加入到半导体层的磷和硼。形成间层绝缘膜307，穿出接触孔，并形成源区384和385以及漏区386。利用上述，可制造CMOS电路(图21E)。
在该实施例中，尽管使p沟道TFT的第一栅极的宽度变窄，但可省略该步骤。
在该实施例中，尽管在磷加入步骤中形成覆盖p沟道TFT的抗蚀剂掩模680和690，但可省略抗蚀剂掩模680和/或抗蚀剂掩模690。在这种情况下，由于磷加入到p+型杂质区702和703，鉴于加入的磷浓度必须添加大量的硼。
如上所述，尽管在实施例2-6中已描述了CMOS电路的制造步骤，不用说该实施例可应用于有源矩阵衬底的制造步骤，其中像素部分和驱动电路象实施例1那样集成在有源矩阵衬底上。
(实施例7)
在本实施例中，将描述实施例1等所示的具有锥形部分的栅极和形成栅极的方法的实施例。
首先，形成由氮氧化硅组成的栅绝缘膜，并通过溅射法在其上形成金属层叠膜。在该实施例中，使用纯度6N或更高纯度的钨靶。作为溅射气体，可使用氩(Ar)、氪(Kr)、氙(Xe)等的单一气体或它们的混合气体。膜形成的条件例如溅射功率、气体压力和衬底温度可通过操作者适当控制。金属层叠膜具有作为底层的用WNx(0＜x＜1)表示的氮化钨并具有作为上层的钨膜。
所得的金属层叠膜几乎不包含杂质元素，特别是氧含量可为30ppm或更低，而电阻率可为20μΩ·cm或更低，一般为6-15μΩ·cm。膜应力为-5×109到5×109dyn/cm2。
氮氧化硅膜是由SiOxNy表示的绝缘膜，并表示以预定比率包含硅、氧和氮的绝缘膜。
接着，形成用于得到希望的栅布线图形的抗蚀剂掩模图形(膜厚度：1.5μm)。
之后，在实施例7中，使用高密度等离子体的ICP(感应耦合等离子体)以便完成用于金属层叠膜构图的刻蚀，从而形成具有锥形部分的栅极和栅极。
在此，参考图22详细描述ICP干刻蚀装置的等离子体产生机理。
图22是刻蚀腔的简化结构图。天线线圈12位于腔上部的石英片11上，并通过匹配器13与RF电源14相连。相对地配置在衬底侧的下电极15也通过匹配器16与RF电源17相连。
当RF电流作用于衬底上的天线线圈12时，RF电流J流经α方向的天线线圈12，而在Z方向上产生磁场B。电流J和磁场B之间的关系符合以下等式。
μ0J＝rotB(μ0是磁化率)
按照由下列等式表达的电磁感应的法拉第定律，在α方向产生感应电场E。
-B/t＝rotE
通过α方向的该感应电场E加速电子并与气体分子碰撞，从而产生等离子体。由于感应电场的方向是α方向，带电颗粒与刻蚀室壁或衬底碰撞并损失其电荷的可能性变低。因此，即使压力低至约1Pa，也可产生高密度的等离子体。由于磁场B在下流部分几乎不存在，故可得到片状延伸的高密度等离子体区。
通过调节作用于每个天线线圈12(施加ICP能量)和衬底侧上的下电极15(施加偏置功率)的RF功率，也可独立控制等离子体密度和自偏压电压。也可根据将要刻蚀的膜施加不同频率的RF功率。
为通过ICP刻蚀装置得到高密度等离子体，必须使流经天线线圈12的RF电流J以低损耗通过，为了增加面积，必须降低天线线圈12的电感。为此，如图23所示，已研制天线被分隔的多螺线线圈22的ICP刻蚀装置。图23中，标号21表示石英片，23和26表示匹配器，而24和27表示RF电源。在经绝缘体29的室底部上提供用于保持衬底28的下电极25。
在本实施例中，在各种ICP刻蚀装置中，特别利用多螺线线圈系统的ICP刻蚀装置，形成具有锥形角θ的布线。
为实现所需的锥形角θ的目的，在本实施例中，调节ICP刻蚀装置的偏置功率密度。图24是表示锥形角θ与偏置功率之间的关系的图。如图24所示，可按照偏置功率密度控制锥形角θ。
可调节刻蚀气体(CF4和Cl2的混合气体)的CF4的流量。图25是表示锥形角θ与CF4流量的关系的图。如CF4流量大，钨与抗蚀剂掩模的选择比变大而布线的锥形角θ大。
认为锥形角θ取决于钨与抗蚀剂掩模的选择比。图26表示锥形角θ和钨与抗蚀剂掩模的选择比之间的关系图。
这样，利用ICP刻蚀装置并适当确定偏置功率密度或反应气体流量，可极容易得到具有锥形角θ＝3-60°(优选5-45°，更优选7-20°)的栅极和布线。
在此，尽管如实施例那样示出了W膜，当ICP刻蚀装置用于通常所知的耐热导电材料(Ta、Ti、Mo、Cr、Nb、Si等)，图形末端可容易处理成锥形。
此外，即使采用CF4(四氟化碳)和Cl2的混合气体作为用于上述干刻蚀的刻蚀气体，气体不特定限定，例如，也可使用从C2F6和C4F8中选择的包含氟的反应气体和从Cl2、SiCl4和BCl2中选择的含有氯的气体的混合气体。
进行按照实施例1的顺序步骤，完成半导体器件。
顺带说说，本实施例的结构可应用于具有本说明书所公开实施例的锥形部分的电极制造步骤。
(实施例8)
尽管由准分子激光晶体化的多晶硅膜在实施例1中用作半导体层，但另一晶体化方法将在本例中描述。
该实施例的晶体化处理是日本专利申请公开No.Hei.7-130652所公开的晶体化技术。参考图27A和27B描述晶体化处理。
首先，在玻璃衬底1001上形成作为底膜的氧化硅膜1002。在氧化硅膜1002上形成非晶硅膜1003。在该实施例中，通过溅射法顺序形成氧化硅膜1002和非晶硅膜1003。接着，涂覆含以重量为单位的10ppm镍的醋酸镍盐溶液以便形成含镍层1004(图27A)。
可利用从由锗(Ge)、铁(Fe)、钯(Pd)、锡(Sn)、铅(Pb)、钴(Co)、铂(Pt)、铜(Cu)、金(Au)和硅(Si)组成的组中选择出的一种或多种元素来代替镍(Ni)。
接着，在完成600℃下1小时的脱氢步骤之后，进行450-1100℃下4-12小时的热处理(在该实施例中，500℃下4小时)，从而形成多晶硅1005。已知所得的结晶硅膜1005具有极高的结晶性(图27B)。
顺带说说，该实施例的晶体化处理可应用于本说明书所公开的半导体层的形成方法。
(实施例9)
本实施例涉及与实施例8不同的晶体化处理，并将描述利用日本专利申请公开No.Hei.8-78329所公开的技术完成晶体化的情况实施例。日本专利申请公开No.Hei.8-78329所公开的技术是通过选择性地添加催化元素可完成半导体膜的晶体化。参考图28A和28B描述将相同的技术应用于本发明的情况。
首先，在玻璃衬底1011上形成氧化硅膜1012，并在其上顺序形成非晶硅膜1013和氧化硅膜1014。同时，使氧化硅膜1014的厚度为150nm。
接着，对氧化硅膜1014进行构图以便选择性地形成开口部分1015。之后，涂覆含以重量为单位的100ppm镍的醋酸镍盐溶液。所形成的含镍层1016具有只在开口部分1015的底部处于与非晶硅膜1013接触的状态(图28A)。
接着，在完成500-650℃下4-24小时的热处理(在该实施例中，550℃下14小时)之后，从而进行非晶硅膜的晶体化。在该晶体化处理中，首先晶体化镍接触的部分，而且晶体生长以几乎平行衬底的方向进行。从结晶学可确定晶体化在<111>轴方向进行。
所导的多晶硅膜1017由棒形或针形晶体集体组成，而宏观上每个棒形晶体以一定方向性生长。因此，具有结晶性均匀的优点。
同样在上面申请所公开的技术中，可使用从由锗(Ge)、铁(Fe)、钯(Pd)、锡(Sn)、铅(Pb)、钴(Co)、铂(Pt)、铜(Cu)、金(Au)和硅(Si)组成的组中选择出的一种或多种元素来代替镍(Ni)。
利用如上所述的技术形成包含晶体的半导体膜(包括多晶硅膜和多晶硅锗膜)，并进行构图以便形成由含有晶体的半导体膜组成的半导体层。根据实施例1进行随后的步骤。当然，也可结合实施例2-7。
在使用包含晶体的半导体膜制造TFT的情况下，该半导体膜利用该实施例的技术进行晶体化，尽管可得到高场效应迁移率(迁移率)，但由于以上所述而需要高可靠性。然而，当采用本发明的TFT结构，可制造充分应用本实施例的技术的TFT。
(实施例10)
在该实施例中，描述了晶体化之后利用磷完成去除用于实施例8和9所示的半导体晶体化的镍的步骤的实施例。作为该方法，本实施例使用日本专利申请公开No.Hei.10-135468或No.Hei.10-135469所公开的技术。
本申请所公开的技术是利用磷吸收作用在晶体化之后去除用于非晶半导体膜的晶体化的催化元素。利用该技术，可降低结晶半导体膜中的催化元素的浓度到1×1017原子/cm3或更低，优选1×1016原子/cm3。
参考29A和29B描述该实施例的结构。在此，使用Corning Inc.制造的1737衬底的无碱玻璃衬底。图29A表示利用实施例2所述的晶体化技术形成底膜1022和结晶硅膜1023的情况。在结晶硅膜1023上形成厚度150nm并用作于掩模的氧化硅膜1024。通过构图提供开口部分，并且提供结晶硅膜暴露的区域。完成加入磷的步骤，从而提供磷加入到结晶硅膜中的区域1025。
在这种状态下，当氮气氛下完成550-1020℃下5-24小时的热处理，例如，600℃下12小时，将磷加入到结晶硅膜中的区域1025起吸收位置的作用，从而留在结晶硅膜1023中的催化元素可在加入磷的区域1025中分凝。
通过完成刻蚀以去除用作掩模以及加入磷的区域1025的氧化硅膜1024，可得到晶体化步骤所用的催化元素浓度降到1×1017原子/cm3或更低的结晶硅膜。该结晶硅膜可直接用作实施例1所述的本发明TFT的半导体层。
(实施例11)
该实施例11是实施例8或9结合日本专利申请公开No.Hei.10-135468或No.Hei.10-135469所公开的技术的实施例。
申请所公开的技术是晶体化之后利用卤素元素(一般是氯)的吸收作用去除用于实施例3或4所述的半导体晶体化的镍。利用该技术，可降低半导体层的镍浓度到1×1017原子/cm3或更低(优选1×1016原子/cm3或更低)。
参考图30A和30B描述本实施例的结构。高耐热性的石英衬底1031用作衬底。当然，可使用硅衬底或陶瓷衬底。在使用石英衬底的情况下，即使不特意提供氧化硅膜作为底膜，也不会发生来自衬底侧的污染。
接着，利用实施例3或4的晶体化方法形成多晶硅膜(未示出)，并进行构图以便形成半导体层1032和1033。而且，形成覆盖那些半导体层并由氧化硅膜组成的栅绝缘膜1034(图30A)。
形成栅绝缘膜1034之后，在含有卤素元素的气氛中完成热处理。在该实施例中，处理气氛为混合氧和氯化氢的氧化气氛，处理温度为950℃，而处理时间为30分钟。如处理温度选择在700-1150℃(一般900-1000℃)之间，而处理时间选择在10分钟到8小时(一般30分钟到2小时)之间，则就足够了(图30B)。
此时，镍变成挥发性氯化镍并进入处理气氛，从而降低多晶硅膜的镍浓度。因此，图30B所示的半导体层1035和1036所含的镍浓度下降到1×1017原子/cm3或更低。
利用如上所述的该实施例的技术形成半导体层，并按照实施例1或2进行随后步骤。已知特别将该实施例与实施例4的晶体化方法相结合可实现极高结晶性的结晶硅膜。
(对半导体层的晶体结构的探索)
按照上面制造步骤形成的半导体层的微观晶体结构是聚集并排列多个针形或棒形晶体(下文简称为“棒形晶体”)。用TEM(透射电子显微镜)观察容易确定该结构。
使用电子束衍射或X-射线衍射可确定半导体层的表面(形成沟道的部分)具有{110}晶面的主取向晶面，尽管晶轴上包括一些偏向。申请人对斑点直径约1.5μm的电子束衍射照片细致观察出的结果，可确定尽管对应{110}晶面的衍射斑点清晰可见，各个斑点分布在同心圆上。
本申请人利用HR-TEM(高分辨率透射电子显微镜)观察各个棒形晶体接触形成的晶粒晶界，可确定晶格在晶粒晶界上具有连续性。这意味着观察到的晶格带在晶粒晶界上连续连接，这容易确定。
晶格在晶粒晶界上的连续性是由晶粒晶界称为“平面边界”的边界的这一事实而引起的。本说明书中的平面界面的定义是“Characterization of High-Efficiency Cast-Si Solar Cell Wafers by MBIC Measurement；Ryuichi Shimokawa和Yutaka Hayashi，Japanese Journal of Applied Physics vol.27，No.5，pp.751-758，1988”所公开的“平面边界”。
按照上面论文，平面边界包括双晶边界、特有层叠缺陷、特有双晶边界等。该平面边界具有电惰性的特性。即，尽管它是晶粒晶界，由于平面边界不起妨碍载流子移动的陷阱的作用，可认为基本不存在。
特别是在晶轴(垂直于晶面的轴)是<110>由时，{211}双晶边界也称为∑3的重合边界。∑值是成为表示重合边界一致程度的指数的一个参数，已知当该值变小时，晶界一致性优良。
本申请人利用TEM对本发明所得的多晶硅膜详细观察的结果，发现几乎所有(90％或更多，一般95％或更多)晶粒晶界是∑3的重合边界，即，{211}双晶边界。
在两个晶粒之间形成的晶粒晶界内，并在两个晶体具有{110}晶面取向的情况下，当由对应{110}晶面的晶格带形成的角度是θ时，已知当θ＝70.5°时，晶界为∑3的重合边界。
在该实施例的多晶硅膜中，在相邻晶粒晶界上的晶粒各个晶格带以约70.5°连续，以此，可推断出该晶粒晶界是{211}双晶界面。
尽管当θ＝38.9°时晶界为∑9的重合界面，但其它晶粒晶界也存在。
只在相同晶面取向的晶粒晶界之间形成这种重合边界。即，由于本实施例所得的多晶硅膜基本上具有{110}均匀晶面取向，重合边界可在宽的范围内形成。
这种晶体结构(正确而言，晶粒晶界的结构)表示两个不同晶粒在晶粒晶界上以极高一致性相互连接。即，形成这样的结构，晶格在晶粒晶界上连续连接并难于由于晶体缺陷等形成陷阱能级。因此，这种晶体结构的半导体薄膜基本上被认为没有晶粒晶界。
此外，利用TEM观察可确定存在于晶粒中的缺陷可通过700-1150℃高温下热处理步骤几乎消失。从该热处理步骤前后缺陷数目大量减少的事实也可清楚这一点。
缺陷数目的不同表现为电子自旋共振(ESR)的自旋密度的不同。目前，发现按照该实施例制造步骤制造的多晶硅膜的自旋密度是3×1017自旋/cm3或更低(优选5×1015自旋/cm3或更低)。然而，由于该测量的值接近现有测量设备的检测极限，预计实际的自旋密度更低些。
利用上述，可知，由于该实施例所得的多晶硅膜基本上不包括晶粒和晶粒晶界，膜可认为是单一结晶硅膜或基本上单一结晶硅膜。本申请人将具有这种晶体结构的多晶硅膜称为CGS(连续晶粒硅)。
CGS的公开可参考本发明人的日本专利申请公开No.Hei.10-294280，日本专利申请公开No.Hei.10-152316、日本专利申请公开No.Hei.10-152308或日本专利申请公开No.Hei.10-152305。
(对TFT电性能的探索)
该实施例所得的TFT表现与MOSFET相比的电性能。从本发明人实验得到的TFT完成的数据如下所示。
(1)对于N沟道TFT和P-沟道TFT而言，作为表示开关性能(导通/断开操作的开关的迅速性)指数的亚阈系数小至60-100mV/decade(一般60-85mV/decade)。
(2)对于N沟道TFT，作为表示TFT运行速度的指数的场效应迁移率(μFE)大到200-650cm2/Vs(一般300-500cm2/Vs)，而对于P-沟道TFT而言为100-300cm2/Vs(一般150-200cm2/Vs)。
(3)对于N沟道TFT，作为TFT驱动电压的指数的阈值电压(Vth)小至-0.5到1.5V，而对于P-沟道TFT为-1.5到0.5V。
如上所述，确定了可实现极高开关性能和高速运行性能。
(对电路性能的探索)
接着，描述利用该实施例形成的TFT制造的环形振荡器的频率性能。环形振荡器是连接CMOS结构组成的奇数级的反相电路以形成环形并用于得到一级反相电路的延迟时间的电路。用于实验的环形振荡器结构如下：
级数：9级
TFT的栅绝缘膜厚度：30nm和50nm
TFT的栅极长度：0.6μm
研究该环形振荡器的振荡频率的结果，可得到最大值的1.04GHz振荡频率。而且，实际上制造了作为LSI电路的一个TEG的移位寄存器并确定其运行频率。结果，在栅绝缘膜厚度30nm的移位寄存器中，栅极长度为0.6μm，电源电压为5V，而级数是50，实现运行频率100MHZ的输出脉冲。
如上所述的环形振荡器和移位寄存器的令人吃惊的数据表明该实施例的TFT具有可与MOSFET相比或高于MOSFET的性能(电性能)。
(实施例12)
该实施例也涉及吸收用于晶体化步骤的催化元素的技术。
在实施例10中，为吸收结晶硅的催化元素，必须形成吸收区1025(参见图29A)。由于在吸收区中不能形成TFT，妨碍了电路的集成。该实施例是解决上面问题的吸收方法，n沟道TFT的n+型杂质区和p沟道TFT的p+型杂质区用作吸收区。
在实施例1所述的步骤中，n+型杂质区313-315和p+型杂质区332和333含有5×1020原子/cm3的高浓度磷(参见图14A、图16A)。因此，这些区域可用作吸收区。
因此，在TFT的半导体层302-304由实施例3或4所示的结晶硅组成的情况下，磷或硼的激活步骤也要用作用于吸收的加热步骤。例如，在激活步骤中(参见图14D、图16D)，如在500-650℃(一般550-600℃)处理温度下进行2-24小时(一般4-12小时)的热处理就足够了。
在该热处理中，各个TFT的沟道形成区311、312、325、331和341保留的镍通过磷的作用朝上述n+型杂质区和p+型杂质区扩散并俘获于该区。
因此，n+型杂质区313-315和p+型杂质区332和333的镍(催化剂)浓度降到1×1017-1×1020原子/cm3(一般1×1018-5×1019原子/cm3)，而沟道形成区311、312、325、331和341的镍浓度可降到2×1017原子/cm3或更低(一般1×1014-5×1016原子/cm3)。
为实现该实施例的效果，在n+型杂质区313-315和p+型杂质区332和333中，使磷或砷的浓度为1×1019原子/cm3或更高(优选1×1020-5×1021原子/cm3)。
(实施例13)
该实施例是实施例1的CMOS电路的改进例。参考图31A-31D描述该实施例的TFT结构。在图31A-31D中，相同标号代表相同结构元件。实施例1或2可被应用于该实施例的制造步骤，而省略详细描述。
图31A表示省略第二栅极(布线)而且栅极(布线)只由具有锥形部分的电极组成的实施例1的改进例。
在衬底900整个表面上形成氧化硅组成的底膜901。在底膜901上形成n沟道TFT和p沟道TFT的岛状半导体层。在衬底900整个表面上形成覆盖岛状半导体层的栅绝缘膜905。而且，形成氮化硅组成的保护膜906和间层绝缘膜907以便覆盖TFT，并在间层绝缘膜907上形成源极941和942以及漏极943。
形成栅布线(栅极)931以便经过栅绝缘膜905与半导体层交叉。栅布线931的侧面形成锥形。在此，由厚度250nm的铬组成。而且，与p沟道TFT的半导体层交叉部分的宽度变窄并形成第二栅极933A。
实施例1可作为将磷和硼加入到半导体层的方法来应用。在n沟道TFT的半导体层内形成沟道形成区911A、n+型杂质区912A和913A、与栅极931A交叠的n-型杂质区914A和915A、以及不与栅极931A交叠的n-型杂质区916A和917A。
n-型杂质区914A和915A以及n-型杂质区916A和917A的磷浓度比n+型杂质区912A和913A的要低。在栅极931A的锥形部分之下存在n-型杂质区914A和915A与沟道形成区911A之间的接触部分，而n-型杂质区914A和915A的浓度朝沟道形成区911A降低。
另一方面，在p沟道TFT的半导体层内形成沟道形成区921A、p+型杂质区922A和923A以及p+型杂质区924A和925A。p+型杂质区924A和925A的磷浓度比p+型杂质区922A和923A的要低，而前者的硼浓度等于后者。
图31B表示实施例2或3的改进例，其中省略第二电极并栅极只由具有锥形部分的电极组成。
在图31B中，n沟道TFT和p沟道TFT的栅极931B形成锥形。在此，电极由厚度250nm的铬组成。
实施例2可作为将磷和硼加入到半导体层的方法来应用。在n沟道TFT的半导体层内形成沟道形成区911B、n+型杂质区912B和913B、与栅极931B交叠的n-型杂质区914B和915B、以及不与栅极931B交叠的n-型杂质区916B和917B。
n-型杂质区914B和915B以及n-型杂质区916B和917B的磷浓度比n+型杂质区912B和913B的要低。在栅极931B的锥形部分之下存在n-型杂质区914B和915B与沟道形成区911B之间的接触部分，而n-型杂质区914B和915B的浓度朝沟道形成区911B降低。
另一方面，利用栅极931B作为掩模以自对准方式在p沟道TFT的半导体层内形成沟道形成区921B和p+型杂质区922B和923B。
图31C表示实施例1省略第一栅极锥形刻蚀的改进例。
栅布线由第一栅布线931C和第二栅布线932C组成，第二栅布线932C在沟道长度方向上的宽度比第一栅布线931C的要窄。在第一栅布线931C与p沟道TFT的半导体层交叉的部分中，利用第二栅布线932C作为掩模形成宽度变窄的第三栅极933C。
在n沟道TFT的半导体层内形成沟道形成区911C、n+型杂质区912C和913C、与栅极931C交叠的n-型杂质区914C和915C、以及不与栅极931C交叠的n-型杂质区916C和917C。
n-型杂质区914C和915C以及n-型杂质区916C和917C的磷浓度比n+型杂质区912C和913C的要低。
另一方面，在p沟道TFT的半导体层内形成沟道形成区921C、p+型杂质区922C和923C以及p+型杂质区924C和925C。p+型杂质区924C和925C的磷浓度比p+型杂质区922C和923C的要低。
图31D表示实施例1中形成覆盖栅布线表面的第四栅布线的实施例。
在CMOS电路中，按照实施例1的步骤进行硼加入步骤。接着，替代氮化硅组成的保护膜906的形成，可形成由铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)或含有这些元素作为其主要组分的合金、或如硅化物导电材料组成的金属膜并进行构图，从而形成第四栅布线934D。之后，可进行激活。
利用该结构，可得到具有第二栅布线932D被第一栅布线931D(包括第三栅极933D)和第四栅布线934D包围的这种结构的栅布线。
在这种情况下，在n沟道TFT的半导体层内形成沟道形成区911D、n+型杂质区912D和913D、与栅极931D交叠的n-型杂质区914D和915D、以及不与栅极931D交叠的n-型杂质区916D和917D。n型杂质区914D和915D与第一和第四栅极交叉，并且n-型杂质区916D和917D不与第四栅极934D交叉。
该结构的优点在磷几乎不加入到第一栅极931D之下的半导体层中的情况下特别有效。如图31D所示，尽管n-型杂质区914D和915D几乎不与第一栅极931D交叠，但可使第四栅极934D与n-型杂质区交叠，从而能可靠地形成与栅极交叠的n-型杂质区。
另一方面，在p沟道TFT的半导体层内形成沟道形成区921D、p+型杂质区922D和923D以及p+型杂质区924D和925D。p+型杂质区924D和925D的磷浓度比p+型杂质区922D和923D的要低。在这种情况下，n-型杂质区与第四栅极934D交叠。在截上电流性能或耐电压性能发生问题的情况下，当形成第四栅布线934D时，在与p沟道TFT的半导体层交叉的部分不形成第四栅布线934D。
(实施例14)
本发明的TFT不仅可应用于实施例1所示的液晶显示器件，还可应用于任何半导体电路。即，可应用于如RISC处理器或ASIC处理器的微处理器，或可应用于从如D/A变换器的信号处理电路到便携式设备(便携式电话、PHS、手提电脑)的高频电路的任何电路。
此外，也可实现三维结构的半导体器件，其中在传统MOSFET上形成间层绝缘膜并用本发明的TFT制造半导体电路。这样，本发明可应用于目前利用LSI的任何半导体器件。即，本发明可应用于如SIMOX、Smart-Cut(SOITEC Inc.的注册商标)和ELTRAN(Canon Inc.的注册商标)的SOI结构(利用单晶半导体薄膜的TFT结构)。而且，可结合实施例1-13得到的任何结构实现该实施例的半导体电路。
(实施例15)
使用本发明所得的TFT的半导体器件可应用于各种电光器件和半导体电路。即，本发明可应用于所有含有作为元件的那些电光器件和半导体电路的电子设备。
对于这种电子设备，列举出摄像机、数码相机、投影机(背投影或前投影机)、头载显示器(防护镜型显示器)、车辆导航系统、个人电脑和便携式信息终端(移动电脑、蜂窝型电话或电子笔记本等)。在图32A-33D中列出那些实施例。
图32A表示包括主体2001、图像输入单元2002、显示器件2003和键盘2004的个人电脑。本发明可应用于图像输入单元2002、显示器件2003和其它信号控制电路。
图32B表示包括主体2101、显示器件2102、声音输入单元2103、运行开关2104、电池2105和图像接收单元2106的摄像机。本发明可应用于显示器2102、声音输入单元2103和其它信号控制电路。
图32C表示包括主体2201、摄像单元2202、图像接收单元2203、运行开关2204和显示器件2205的移动电脑。本发明可应用于显示器2205和其它信号控制电路。
图32D表示包括主体2301、显示器件2302和臂部分2303的防护镜型显示器。本发明可应用于显示器件2302和其它信号控制电路。
图32E表示应用记录了程序的记录介质(下文称为记录介质)并包括主体2401、显示器件2402、扬声器单元2403、记录介质2404和运行开关2405的播放器。顺带说说，该播放器使用DVD(数字通用盘)、CD等作为记录介质，以供欣赏音乐或电影、玩游戏和联网之用。本发明可应用于显示器件2402和其它信号控制电路。
图32F表示包括主体2501、显示器件2502、目镜部分2503、运行开关2504和图像接收单元(未示出)的数码相机。本发明可应用于显示器件2502和其它信号控制电路。
图33A表示包括显示器件2601和屏幕2602的前投影型投影器。本发明可应用于显示器件和其它信号控制电路。
图33B表示包括主体2701、显示器件2702、反射镜2703和屏幕2704的背投影型投影器。本发明可应用于显示器件和其它信号控制电路。
图33C表示图33A和33B的显示器件2601和2702的结构的实施例图。显示器件2601或2702包括光源光学系统2801、反射镜2802和2804-2806、分光镜2803、棱镜2807、液晶显示器件2808、相位差板2809和投影光学系统2810。投影光学系统2810由包括投影透镜的光学系统组成。该实施例表示“三板型”的实施例，但不限定于此。例如，本发明也可应用于“单板型”。而且，在图33C的箭头所示的光路上，可按照执行本发明的人员的判断提供如光学透镜的光学系统、具有偏振作用的膜、用于调节相位差的膜、IR膜。
图33D是表示图33C的光源光学系统的结构例的图。在该实施例中，光源光学系统2801包括反射镜2811、光源2812、透镜阵列2813和2814、偏振变换元件2815和准直透镜2816。顺带说说，图33D所示的光源光学系统是一个实施例，但不限定于此。例如，在光源光学系统中，可按照执行本发明的人员的判断提供如光学透镜的光学系统、具有偏振作用的膜、用于调节相位差的膜、IR膜。
如上所述，本发明的半导体器件的应用范围非常宽，而且本发明可应用于任何领域的电子设备。即使使用实施例1-14的任何结合，也可实现该实施例的半导体器件。
(实施例16)
该实施例说明按照本发明制造有源矩阵型EL(电致发光)显示器件的过程。
图35A是表示按照本发明制造的EL显示器件的俯视图。图35A中，示出衬底4010、像素部分4011、源侧驱动电路4012和栅侧驱动电路4013，每个驱动电路与抵达可引到外部设备的FPC4017的布线4014-4016相连。
像素部分最好与驱动电路一起被覆盖材料6000、密封材料(或外壳材料)7000和末端密封材料(或第二密封材料)7001所密封。
图35B是表示该实施例的EL显示器件结构的截面图。示出衬底4010、基膜4021、用于驱动电路的TFT4022和用于像素部分的TFT4023。(所示的TFT4022是由n沟道型TFT和p沟道型TFT组成的CMOS电路。所示的TFT4023是控制到EL元件的电流的一个TFT。)
顺带说说，本发明可在用于驱动电路的TFT4022和用于像素部分的TFT4023中使用。
当按照本发明完成TFT4022(用于驱动电路)和TFT4023(用于像素部分)时，在树脂构成的间层绝缘膜(偏振膜)4026上形成像素电极4027。该像素电极是透明导电膜，它与用于像素单元的TFT4023的漏相连。透明导电膜可由氧化铟和氧化锡的化合物(称为ITO)或氧化铟和氧化锌的化合物组成。在像素电极4027上形成绝缘膜4028，其中在像素电极4027之上形成开口。
之后，形成EL层4029。通过自由结合已知的EL材料，它可以是单层结构或多层结构，如空穴注入层、空穴输运层、发光层、电子输运层和电子注入层。任何已知的技术可用于这种结构。EL材料可以是低分子材料或高分子材料(聚合物)。前者可通过汽相沉积涂覆，而后者可通过如旋涂、印刷或喷墨法的简单方法涂覆。
在该实施例中，通过汽相沉积经荫罩形成EL层。所得的EL层使每个像素发出波长不同的光(红、绿和蓝)。这实现了彩色显示。另一可行的系统包括彩色开关层(CCM)和滤色片的结合与发白光层和滤色片的结合。不用说，EL显示器件可以是单色的。
在EL层上形成阴极4030。在该步骤之前，希望尽可能多清除EL层4029和阴极4030之间的界面的水分和氧。通过在真空中顺序形成EL层4029和阴极4030，或在惰性气氛下形成EL层4029并随后在相同气氛下不暴露于空气来形成阴极4030，可实现该目的。在该实施例中，利用多室系统(丛集工具系统)的膜形成设备可形成所需的膜。
由氟化锂膜和铝膜组成的多层结构可作为阴极4030用于该实施例中。具体而言，通过汽相沉积在EL层4029上顺序涂覆氟化锂膜(1nm厚)和铝膜(300nm厚)。不用说，阴极4030可由已知的阴极材料的MgAg电极构成。接着，阴极4030在由4031所示的区域中与布线4016相连。施加预定电压给阴极4030的布线4016通过导电膏体材料4032与FPC4017相连。
在区域4031的阴极4030和布线4016之间的电连接需要间层绝缘膜4026和绝缘膜4028中的接触孔。当在形成EL层之前对间层绝缘膜4026进行刻蚀以便形成像素电极的接触孔时或当对绝缘膜4028进行刻蚀以便形成开口时，可形成这些接触孔。当对绝缘膜4028进行刻蚀时，可同时刻蚀间层绝缘膜4026。如间层绝缘膜4026和绝缘膜4028由相同材料组成，可形成形状良好的接触孔。
然后，形成钝化膜6003、填料6004和覆盖材料6000，从而这些层覆盖EL元件。
而且，在如包围EL元件的覆盖材料6000和衬底4010的内侧形成密封材料7000，在密封材料7000外侧形成末端密封材料7001。
形成填料6004以覆盖EL元件并也起粘合覆盖材料6000的粘合剂作用。作为填料6004，可使用PVC(聚氯乙烯)、环氧树脂、硅树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯乙酸乙烯酯)。由于可保持水分吸收，优选在填料6004中形成干燥剂。
同样，可在填料6004中包含垫片。优选使用包括氧化钡的圆形垫片以便在垫片中保持水分吸收。
在填料含有垫片的情况下，钝化膜6003可释放垫片压力。当然，不同于钝化膜的其它膜如有机树脂也可用于释放垫片压力。
对于覆盖材料6000，可使用玻璃板、铝板、不锈钢片、FRP(玻璃纤维增强塑料)片、PVF(聚氟乙烯)膜、聚酯薄膜、聚酯膜或丙烯酸酯膜。在应用PVB或EVA作为填料6004的情况下，优选使用厚度几十μm并被PVF膜或聚酯薄膜夹层的铝膜。
应注意到根据EL元件的发光方向(光照射方向)，覆盖材料具有光透明性。
布线4016通过密封材料7000和末端密封材料7001和衬底4010之间的间隙与FPC4017电连接。如在上面已说明的布线4016那样，其它布线4014和4015也在密封材料4018之下与FPC4017电连接。
(实施例17)
在该实施例中，解释结构不同于实施例16的另一有源矩阵型EL显示器件，如图34A和34B。图36A和36B以及图35A和图35B的相同标号代表相同结构元件，略去解释。
图36A表示该实施例中的EL模块的俯视图，图36B表示图36A的A-A′的截面图。
按照实施例16，形成钝化膜6003以覆盖EL元件表面。
形成填料6004以覆盖EL元件并也起粘合覆盖材料6000的粘合剂作用。作为填料6004，可使用PVC(聚氯乙烯)、环氧树脂、硅树脂、PVB(聚乙烯醇缩丁醛)或EVA(乙烯乙酸乙烯酯)。由于可保持水分吸收，优选在填料6004中形成干燥剂。
同样，可在填料6004中包含垫片。优选使用包括氧化钡的圆形垫片以便在垫片中保持水分吸收。
在填料含有垫片的情况下，钝化膜6003可释放垫片压力。当然，不同于钝化膜的其它膜如有机树脂也可用于释放垫片压力。
对于覆盖材料6000，可使用玻璃板、铝板、不锈钢片、FRP(玻璃纤维增强塑料)片、PVF(聚氟乙烯)膜、聚酯薄膜、聚酯薄或丙烯酸酯膜。在应用PVB或EVA作为填料6004的情况下，优选使用厚度几十μm并被PVF膜或聚酯薄膜夹层的铝膜。
应注意到根据EL元件的发光方向(光照射方向)，覆盖材料应具有光透明性。
接着，利用填料6004粘合覆盖材料6000。然后，添上耐热材料(flamematerial)以覆盖填料6004的侧面部分(暴露面)。通过密封材料(作为粘合剂)6002粘合耐热材料6001。作为密封材料6002，最好是光固化树脂。同样，如EL层的耐热性许可，可采用热固化树脂。密封材料6002最好不通过水分和氧。此外，可在密封材料6002内部加入干燥剂。
布线4016通过密封材料6002和衬底4010之间的间隙与FPC4017电连接。如在上面已说明的布线4016那样，其它布线4014和4015也在密封材料6002之下与FPC4017电连接。
(实施例18)
在具有基于实施例16或17的结构的有源矩阵型EL显示器件中，可使用本发明。尽管实施例16和17说明了光辐射到底部表面的结构，实施例18将详细说明显示板中像素区域结构的实施例。图37表示像素区域的横截面；图38A表示其俯视图；而图38B表示像素区域的电路结构。图37、图38A和图38B中，对于相同部分采用相同标号表示相同部分。实施例18中描述了光辐射到顶部表面的实施例。然而，不用说，可将应用于实施例18的像素部分结构的EL显示器件制造成实施例16和17。
图37中，形成在衬底3501上的开关TFT3502是本发明(实施例1-13)的NTFT。在该实施例中，它具有双栅结构，但其结构和制造工艺与上述结构和制造工艺没有多大不同，这里略去它们的描述。然而，开关TFT3502的双栅结构具有基本上串联连接的两个TFT，因此具有降低通过于此的截止电流的优点。在该实施例中，开关TFT3502具有这种双栅结构，但不限定于此。它可以具有单栅结构或三栅结构，或多于三个栅极的任何其它多栅结构。作为可处的状态，开关TFT3502可以是本发明的PTFT。
电流控制TFT3503是本发明的NTFT。开关TFT3502的漏布线3035经其间的布线3036与电流控制TFT的栅极3037电连接。开关TFT3502的栅极3039a和3039b从栅布线3039延伸。因为该图将是复杂的，图38A只示出栅布线3039、栅极3037、3039a和3039b的一层。然而，实际上，栅布线和栅极具有图38B所示的双层结构。
电流控制TFT3503具有本发明所定义的结构非常重要。电流控制TFT是用于控制通过EL器件的电流量的单元。因此，大量电流通过它，单元、电流控制TFT具有热退化和热载流子的退化的高的危险。因此，本发明的结构极适合该单元，其中LDD区域的结构是栅极经其间的栅绝缘膜与电流控制TFT的漏区交叠。
在该实施例中，描述具有单栅结构的电流控制TFT3503，但它可以具有多个串联连接的TFT的多栅结构。此外，可并联连接多个TFT，从而沟道形成区基本上分成多个部分。在该类型的结构中，可有效实现热辐射。该结构对保护具有该结构的器件免受热退化有优点。
在图38A中，作为电流控制TFT3503的栅极3037的布线经其间的绝缘膜与3504所示区域中的漏布线3040交叠。在这种情况下，由3504所示的区域形成电容器。电容器3504起保留施加到电流控制TFT3503的栅极上的电压的作用。漏布线3040与电流供给线路(电源线)3501连接，由此将恒定电压始终施加到漏布线3040上。
在开关TFT3502和电流控制TFT3503上，形成第一钝化膜41。在膜3041上，形成绝缘树脂的平面化膜3042。通过平面化膜3042的平面化消除TFT的层部分高度差极为重要。这是因为在后面步骤中形成在以前形成的层上的EL层极薄，并且如存在以前形成的层的水平差，则EL器件常因发光失效而陷入麻烦。因此，希望在以前形成的层上形成像素电极之前以前尽可能以前形成的层平面化，从而在平面化的表面可形成EL器件。
标号3043表示高反射率的导电膜的像素电极(EL器件的阴极)。像素电极3043与电流控制TFT3503的漏区电连接。像素电极3043优选铝合金、铜合金或银合金的低电阻导电膜、或这些膜的层叠膜。不用说，像素电极3043可具有任何其它导电膜的层叠结构。
在绝缘膜(优选树脂)的堤3044a和3044b之间形成的凹槽(对应像素)处，形成发光层3044。在所述的结构中，只表示一个像素，但可在不同像素处分别形成多个发光层，对应R(红)、G(绿)和B(蓝)的不同颜色。发光层的有机EL材料可以是任何π-共轭聚合物材料。一般这里可用的聚合物材料包括聚对亚苯基亚乙烯(PW)材料、聚乙烯咔唑(PVK)材料、聚氟材料等。
已知各种PVV型有机EL材料，如在H.Shenk，H.Becker，O.Gelsn，E.Klunge，W.Kreuder，和H.Spreitzer；Polymers for Light Emitting Diodes，EuroDisplay Proceedings，1999，pp.33-37和日本专利公开No.10-92576(1998)中所公开的。在此可使用任何这种已知材料。
实际上，发红光层可用氰基聚亚苯基亚乙烯；发绿光层可用聚亚苯基亚乙烯；而发蓝光层可用聚烷基聚亚苯基。发光层的膜厚度范围在30-150nm之间(优选40-100nm之间)。
上述这些化合物只表示这里所用的有机EL材料的实施例，但并不限定于此。发光层可以用任何所需要的方式同电荷迁移层或电荷注入层结合以便形成预期的EL层(这用于发光和用于发光的载流子传输)。
具体而言，实施例18说明使用聚合物材料以形成发光层的实施例，然而，这并不限定于此。低分子有机EL材料也可用于发光层。对于电荷迁移层和电荷注入层，还可采用如碳化硅等的无机材料。已知用于这些层的各种有机EL材料和无机材料，这里也可使用。
在该实施例中，在发光层3045上形成PEDOT(聚噻吩)或PAni(聚苯胺)的空穴注入层3046以得到EL层的层叠结构。在空穴注入层3046中，形成透明导电膜的阳极3047。在该实施例中，由发光层3045发出的光由此方向辐射到顶表面(即，以TFT的向上方向)。因此，以此，阳极必须传输光。对于阳极的透明导电膜，可使用氧化铟和氧化锡的化合物以及氧化铟和氧化锌的化合物。然而，由于在形成发光层和耐热性差的空穴注入层之后形成阳极，阳极的透明导电膜优选能在尽可能低的温度下形成膜的材料。
当形成阳极3047时，就完成了EL器件。这里所制造的EL器件3505表示包括像素电极(阴极)3043、发光层3045、空穴注入层3046和阳极3047的电容器。如图38A所示，像素电极3043区域几乎与像素区域相同。以此，整个像素起EL器件的作用。因此，这里所制造的EL器件具有高的光应用效率，并且器件可显示明亮图像。
在该实施例中，在阳极3047上形成第二钝化层3048。对于第二钝化层3048，优选使用氮化硅膜或氮氧化硅膜。第二钝化层3048的目的是将EL器件与外部环境隔离。膜3048的作用是防止有机EL材料通过氧化而性能退化和去气。采用这种类型的第二钝化层3048，改善了EL显示器件的可靠性。
如上所述，该实施例所制造的本发明EL显示板具有用于图37结构的像素的像素部分，并具有开关TFT，通过开关TFT所经过的截止电流非常小，小到满意程度，而电流控制TFT可止抗热载流子注入。因此，这里所制造的EL显示板具有高可靠性并可显示良好图像。
该实施例的结构可通过任何所希望的方式与实施例1-13的任何结构结合。将该实施例的EL显示板作为其显示部分加入到实施例15的电子设备中具有优点。
(实施例19)
该实施例说明实施例18的EL显示板的改进，其中像素部分的EL器件3505具有反转结构。图39表示该实施例。该实施例的EL显示板结构只在EL器件部分和电流控制TFT部分有所不同。因此，除那些不同部分之外这里略去其它部分的描述。
图39中，电流控制TFT3701可以是本发明的PTFT。对于形成它的步骤，可参考实施例1-13。
在该实施例中，像素电极(阳极)3050是透明导电膜。实际上，使用氧化铟和氧化锌的化合物的导电膜。不用说，也可使用氧化铟和氧化锡的化合物的导电膜。
形成绝缘膜的堤3051a和3051b之后，以溶液涂覆法在它们之间形成聚乙烯咔唑的发光层3052。在发光层3052上，形成乙酰丙酮钾的电子注入层3053和铝合金的阴极3054。在这种情况下，阴极3054也作为钝化层。由此制造了EL器件3701。
在该实施例中，由发光层3053发出的光以所述箭头的方向照射到TFT形成在其上的衬底。
该实施例的结构可通过任何所希望的方式同实施例1-13的任何结构结合。将该实施例的EL显示板作为其显示部分加入到实施例15的电子设备中具有优点。
(实施例20)
该实施例示出具有图38B电路结构的像素的改进。该改进如图40A-40C所示。在图40A-图40C所述的该实施例中，3801表示开关TFT3802的源布线；3803表示开关TFT3802的栅布线；3804表示电流控制TFT；3805表示电容器；3806和3808表示电流供给线；而3807表示EL器件。
在图40A的实施例中，电流供给线3806为两个像素所共用。具体而言，该实施例特征在于和电流供给线3806线性对称地形成两个像素，电流供给线3806为两个像素之间的中心。由于可降低其中的电流供给线的数目，该实施例在像素部分更精细和更薄方面有优点。
在图40B的实施例中，平行于栅布线3803形成电流供给线3808。具体而言，其中，电流供给线3808的结构是它不与栅布线3803交叠，但并不限定于此。与所述情况不同，只要它们是不同的层，则可经其间的绝缘膜相互交叠。由于电流供给线3808和栅布线3803可享用其中的公用专用区域，该实施例在像素部分更精细和更薄方面有优点。
图40C的该实施例结构特征在于电流供给线3808平行于栅布线3803而形成，类似于图40B，和电流供给线3808线性对称地形成两个像素，而电流供给线3808是两个像素之间的中心。以此，可有效提供与任何一个栅布线3803交叠的方式的电流供给线3808。由于可降低其中的电流供给线的数目，该实施例在像素部分更精细和更薄方面有优点。
该实施例的结构可通过任何所希望的方式同实施例1-13、16和17的任何结构结合。将该实施例的EL显示板作为其显示部分加入到实施例15的电子设备中具有优点。
(实施例21)
图38A和图38B所述的实施例18的实施例提供可保留施加到电流控制TFT3503的栅上的电压的电容器3504。然而，在该实施例中，可略去电容器3504。
在实施例18的实施例中，电流控制TFT3503是本发明的NTFT，如实施例1-13所示。在实施例18中，形成LDD区域从而它经其间的栅绝缘膜与栅极交叠。在交叠区域内形成一般称为栅电容的寄生电容。该实施例的特征在于寄生电容可代替电容器3504来使用。
上述的成问题寄生电容根据栅极与LDD区域交叠的区域而改变，因此可按照交叠区域的LDD区域长度来确定。
同样在图40A、图40B和图40C所述的实施例20中，可略去电容器3805。
该实施例的结构可通过任何所希望的方式同实施例1-13、16-20的任何结构结合。将具有该实施例的像素结构的EL显示板作为其显示部分加入到实施例15的电子设备中具有优点。
而且，不用说，实施例16-21的NTFT和PTFT分别与本发明的n沟道TFT和p沟道TFT相同。
通过实施本发明，可提高TFT的可靠性，特别是可提高n沟道TFT的可靠性。因此，能确保具有高电性能(特别是高迁移率)和需要具有严格可靠性的n沟道型TFT的可靠性。同时，通过n沟道与p沟道TFT的结合形成性能平衡优良的CMOS电路，可形成具有高可靠性和优良电性能的半导体电路。
此外，在本发明中，由于可降低用于半导体晶体化的催化元素，可实现几乎没有不稳定因素的半导体器件。而且，由于在源区和漏区的形成与激活的同时进行降低催化元素的步骤，所以不降低生产率。
此外，通过提高由如上所述TFT组装的电路可靠性，能确保电光器件、半导体电路和包括电子设备的半导体器件的可靠性。

Claims (41)

1.一种制造半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成与半导体层接触的绝缘膜；
经该绝缘膜形成与该半导体层交叉的栅极；和
经至少该栅极的一部分将一种导电类型的杂质加入到该半导体层中；
其中栅极侧边和该绝缘膜之间的角度范围是3-60°。
2.一种制造半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成与半导体层接触的绝缘膜；
经该绝缘膜形成与半导体层交叉的栅极；
经至少该栅极的一部分首先将一种导电类型的杂质加入到该半导体层中；和
第二次将该杂质加入到该半导体层中而不经过该栅极；
其中该栅极侧边和该绝缘膜之间的角度范围是3-60°。
3.按照权利要求2的方法，其特征在于：在第二加入步骤中利用覆盖该栅极并具有在沟道长度方向上比该栅极要宽的宽度的掩模将该杂质加入到该半导体层中。
4.一种制造半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成与半导体层接触的绝缘膜；
形成与该绝缘膜接触的第一导电膜；
形成与第一导电膜接触的第二导电膜；
通过对第一导电膜和第二导电膜进行构图形成栅极；
其中该栅极包括第一栅极和形成在第一栅极上的第二栅极；
其中第二栅极在沟道长度方向上具有比第一栅极要窄的宽度；和
经至少该第一栅极的一部分第一次将一种导电类型的杂质加入到该半导体层中；
其中第一栅极侧边和该绝缘该膜之间的角度范围是3-60°。
5.一种制造半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成与半导体层接触的绝缘膜；
形成与该绝缘膜接触的第一导电膜；
形成与第一导电膜接触的第二导电膜；
通过对第一导电膜和第二导电膜进行构图形成栅极；
其中该栅极包括第一栅极和形成在第一栅极上的第二栅极；
其中第二栅极在沟道长度方向上具有比第一栅极要窄的宽度；
首先通过至少第一栅极的一部分将一种导电类型的杂质加入到该半导体层中；和
第二次将该杂质加入到该半导体层而不通过栅极；
其中第一栅极侧边和该绝缘膜之间的角度范围是3-60°。
6.按照权利要求5的方法，其特征在于：利用覆盖第一栅极并具有在沟道长度方向上比第一栅极要宽的宽度的掩模将该杂质加入到该半导体层中。
7.一种制造包括具有n沟道薄膜晶体管和p沟道薄膜晶体管的CMOS电路的半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成第一半导体层和第二半导体层；
形成与第一半导体层和第二半导体层接触的绝缘膜；
形成与第一半导体层和第二半导体层交叉的第一栅布线；
在第一栅布线上形成第二栅布线；
首先通过至少第一栅布线的一部分将n型杂质加入到第一半导体层中；
第二次将该n型杂质加入到第一半导体层中而不通过第一栅布线；和
利用第一栅布线和第二栅布线作为掩模第三次将p型杂质加入到第二半导体层中；
其中与第一半导体层交叉的侧面部分和该绝缘膜之间的角度范围是3-60°。
8.一种制造包括具有n沟道薄膜晶体管和p沟道薄膜晶体管的CMOS电路的半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成第一半导体层和第二半导体层；
形成与第一半导体层和第二半导体层接触的绝缘膜；
形成与第一半导体层和第二半导体层交叉的第一栅布线；
在第一栅布线上形成第二栅布线；
首先利用第一栅布线和第二栅布线作为掩模将p型杂质加入到第二半导体层中；
第二次通过至少第一栅布线的一部分将n杂质加入到第一半导体层中；和
第三次将n型杂质加入到第一半导体层中而不通过第一栅布线；
其中与第一半导体层交叉的侧面部分和该绝缘膜之间的角度范围是3-60°。
9.一种制造包括具有n沟道薄膜晶体管和p沟道薄膜晶体管的CMOS电路的半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成第一半导体层和第二半导体层；
形成与第一半导体层和第二半导体层接触的绝缘膜；
形成与第一半导体层和第二半导体层交叉的第一栅布线；
在第一栅布线上形成第二栅布线；
首先利用第一栅布线和第二栅布线作为掩模将p型杂质加入到第二半导体层中；
第二次将n型杂质加入到第一半导体层中而不通过第一栅布线；和
通过至少第一栅布线的一部分第三次将n型杂质加入到第一半导体层中；
其中与第一半导体层交叉的侧面部分和该绝缘膜之间的角度范围是3-60°。
10.一种制造包括具有n沟道薄膜晶体管和p沟道薄膜晶体管的CMOS电路的半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成第一半导体层和第二半导体层；
形成与第一半导体层和第二半导体层接触的绝缘膜；
形成与第一半导体层和第二半导体层交叉的第一栅布线；
在第一栅布线上形成第二栅布线；
通过至少第一栅布线的一部分首先将n型杂质加入到第一半导体层中；
利用第一栅布线和第二栅布线作为掩模第二次将p型杂质加入到第二半导体层中；和
第三次将n型杂质加入到第一半导体层中而不通过第一栅布线；
其中与第一半导体层交叉的侧面部分和该绝缘膜之间的角度范围是3-60°。
11.一种制造包括具有n沟道薄膜晶体管和p沟道薄膜晶体管的CMOS电路的半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成第一半导体层和第二半导体层；
形成与第一半导体层和第二半导体层接触的绝缘膜；
形成与第一半导体层和第二半导体层交叉的第一栅布线；
在第一栅布线上形成第二栅布线；
首先将n型杂质加入到第一半导体层中而不通过第一栅布线；
利用第一栅布线和第二栅布线作为掩模第二次将p型杂质加入到第二半导体层中；和
通过至少第一栅布线的一部分第三次将n型杂质加入到第一半导体层中；
其中与第一半导体层交叉的侧面部分和该绝缘膜之间的角度范围是3-60°。
12.一种制造包括具有n沟道薄膜晶体管和p沟道薄膜晶体管的CMOS电路的半导体器件的方法，其特征在于，所述方法包括如下步骤：
形成第一半导体层和第二半导体层；
形成与第一半导体层和第二半导体层接触的绝缘膜；
形成与第一半导体层和第二半导体层交叉的第一栅布线；
在第一栅布线上形成第二栅布线；
首先将n型杂质加入到第一半导体层中而不通过第一栅布线；
通过至少第一栅布线的一部分第二次将n型杂质加入到第一半导体层中；和
利用第一栅布线和第二栅布线作为掩模第三次将p型杂质加入到第二半导体层中；
其中与第一半导体层交叉的侧面部分和绝缘膜之间的角度范围是3-60°。
13.一种半导体器件，其特征在于，包括：
在绝缘表面上的岛状半导体；
在该岛状半导体中的沟道区；
至少与该沟道区接触并包括第一杂质区和第二杂质区的LDD区，所述第一杂质区与该沟道区接触和所述第二杂质区与第一杂质区接触；
与第二杂质区接触的至少第三杂质区，
在该岛状半导体之上形成的栅极，两者间具有绝缘膜，而且该栅极具有第一栅极和在第一栅极上形成的第二栅极，
其中第一栅极至少具有锥形部分和平面部分，
其中第一杂质区与第一栅极的锥形部分交叠，两者间具有栅绝缘膜，
其中第二杂质区不同第一栅极交叠，也不与第二栅极交叠。
14.按照权利要求13的器件，其特征在于：第一栅极的锥形部分和栅绝缘膜之间的角度范围是3-60°。
15.按照权利要求13的器件，其特征在于：岛状半导体是岛状结晶硅。
16.按照权利要求13的器件，其特征在于：第一栅极包括从由铬(Cr)、钽(Ta)、含磷的n型硅、钛(Ti)、钨(W)、和钼(Mo)组成的组中选择出的至少一种，而第二栅极包括从由铝(Al)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)或含有磷的n型硅和硅化物组成的组中选择出的至少一种。
17.按照权利要求13的器件，其特征在于：半导体器件是从由摄像机、数码相机、背投影型投影仪、前投影型投影仪、头载显示器(防护镜型显示器)、车辆导航系统、个人电脑、移动电脑、蜂窝电话和电子笔记本组成的组中选择出的一种。
18.一种半导体器件，其特征在于，至少包括CMOS晶体管，该CMOS晶体管包括n沟道薄膜晶体管和p沟道薄膜晶体管，
所述n沟道薄膜晶体管包括：
在绝缘表面上的第一岛状半导体；
在第一岛状半导体上的第一沟道区；
至少与第一沟道区接触并包括第一杂质区和第二杂质区的LDD区，所述第一杂质区与沟道区接触而所述第二杂质区与第一杂质区接触；
至少与第二杂质区接触的第三杂质区；
在第一岛状半导体之上形成n沟道薄膜晶体管的栅极，两者间具有栅绝缘膜，并且该栅极具有第一栅极和形成在第一栅极上的第二栅极，
其中第一栅极至少具有锥形部分和平面部分，
其中第一栅极与第一栅极的锥形部分交叠，两者间具有栅绝缘膜
其中第二栅极不与第一栅极交叠，也不与第二栅极交叠，
所述p沟道薄膜晶体管包括：
形成在绝缘表面上的第二岛状半导体；
在第二岛状半导体上的第二沟道区；
至少与第二沟道区接触的第四杂质区域；
至少与第四杂质区接触形成的第五杂质区；
在第二沟道区之上形成的p沟道薄膜晶体管的栅极，两者间具有栅绝缘膜，并且该栅极具有第三栅极和形成在第三栅极上的第四栅极，
其中第四和第五杂质区既不与第三栅极交叠，也不与第四栅极交叠。
19.按照权利要求18的器件，其特征在于：第一栅极的锥形部分和栅绝缘膜之间的角度范围是3-60°。
20.按照权利要求18的器件，其特征在于：第一和第二岛状半导体是岛状结晶硅。
21.按照权利要求18的器件，其特征在于：第一和第三栅极均包括从由铬(Cr)、钽(Ta)、含磷的n型硅、钛(Ti)、钨(W)、和钼(Mo)组成的组中选择出的至少一种，而第二和第四栅极均包括从由铝(Al)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)或含有磷的n型硅和硅化物组成的组中选择出的至少一种。
22.按照权利要求18的器件，其特征在于：半导体器件是从由摄像机、数码相机、背投影型投影仪、前投影型投影仪、头载显示器(防护镜型显示器)、车辆导航系统、个人电脑、移动电脑、蜂窝电话和电子笔记本组成的组中选择出的一种。
23.一种半导体器件，其特征在于，至少包括CMOS晶体管，该CMOS晶体管包括n沟道薄膜晶体管和p沟道薄膜晶体管，
所述n沟道薄膜晶体管包括：
在绝缘表面上的第一岛状半导体；
在第一岛状半导体上的第一沟道区；
至少与第一沟道区接触并包括第一杂质区和第二杂质区的LDD区，所述第一杂质区与沟道区接触而所述第二杂质区与第一杂质区接触；
至少与第二杂质区接触的第三杂质区；
在第一岛状半导体之上形成的n沟道薄膜晶体管的栅极，两者间具有栅绝缘膜，并且该栅极具有第一栅极和形成在第一栅极上的第二栅极，
其中第一栅极至少具有锥形部分和平面部分，
其中第一杂质区与第一栅极的第一锥形部分交叠，两者间具有栅绝缘膜，
其中第二杂质区不与第一栅极交叠，也不与第二栅极交叠，
所述p沟道薄膜晶体管包括：
形成在绝缘表面上的第二岛状半导体；
在第二岛状半导体上的第二沟道区；
至少与第二沟道区接触的第四杂质区；
在第二沟道区之上和位于之间的栅绝缘膜形成的p沟道薄膜晶体管的栅极并具有第三栅极和形成在第三栅极上的第四栅极，
其中第三栅极至少具有第二锥形部分和第二平面部分，
其中第四杂质区既不与第三栅极交叠，也不与第四栅极交叠。
24.按照权利要求23的器件，其特征在于：第一栅极的第一锥形部分和栅绝缘膜之间以及第三栅极的第二锥形部分和栅绝缘膜之间的角度范围均是3-60°。
25.按照权利要求23的器件，其特征在于：第一和第二岛状半导体均是岛状结晶硅。
26.按照权利要求23的器件，其特征在于：第一和第三栅极均包括从由铬(Cr)、钽(Ta)、含磷的n型硅、钛(Ti)、钨(W)、和钼(Mo)组成的组中选择出的至少一种，而第二和第四栅极均包括从由铝(Al)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)或含有磷的n型硅和硅化物组成的组中选择出的至少一种。
27.按照权利要求23的器件，其特征在于：半导体器件是从由摄像机、数码相机、背投影型投影仪、前投影型投影仪、头载显示器(防护镜型显示器)、车辆导航系统、个人电脑、移动电脑、蜂窝电话和电子笔记本组成的组中选择出的一种。
28.一种半导体器件，其特征在于，至少包括CMOS晶体管，该CMOS晶体管包括n沟道薄膜晶体管和p沟道薄膜晶体管，
所述n沟道薄膜晶体管包括：
在绝缘表面上的第一岛状半导体；
在第一岛状半导体上的第一沟道区；
至少与第一沟道区接触并包括第一杂质区和第二杂质区的第一LDD区，所述第一杂质区与沟道区接触而所述第二杂质区与第一杂质区接触；
至少与第二杂质区接触的第三杂质区；
在第一岛状半导体之上形成的n沟道薄膜晶体管的栅极，两者间具有栅绝缘膜，并且该栅极具有第一栅极和形成在第一栅极上的第二栅极，
其中第一栅极至少具有锥形部分和平面部分，
其中第一杂质区与第一栅极的第一锥形部分交叠，两者间具有栅绝缘膜，
其中第二杂质区不与第一栅极交叠，也不与第二栅极交叠，
所述p沟道薄膜晶体管包括：
形成在绝缘表面上的第二岛状半导体；
在第二岛状半导体上的第二沟道区；
至少与第二沟道区接触的第四杂质区；
在第二沟道区之上形成的p沟道薄膜晶体管的栅极，两者间具有栅绝缘膜，并且该栅极具有第三栅极和形成在第三栅极上的第四栅极，
其中第四杂质区既不与第三栅极交叠，也不与第四栅极交叠。
29.按照权利要求28的器件，其特征在于：第一栅极的锥形部分和栅绝缘膜之间的角度范围是3-60°。
30.按照权利要求28的器件，其特征在于：第一和第二岛状半导体均是岛状结晶硅。
31.按照权利要求28的器件，其特征在于：第一和第三栅极均包括从由铬(Cr)、钽(Ta)、含磷的n型硅、钛(Ti)、钨(W)、和钼(Mo)组成的组中选择出的至少一种，而第二和第四栅极均包括从由铝(Al)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)或含有磷的n型硅和硅化物组成的组中选择出的至少一种。
32.按照权利要求28的器件，其特征在于：半导体器件是从由摄像机、数码相机、背投影型投影仪、前投影型投影仪、头载显示器(防护镜型显示器)、车辆导航系统、个人电脑、移动电脑、蜂窝电话和电子笔记本组成的组中选择出的一种。
33.一种电发光显示器件，其特征在于，包括：
衬底之上的像素部分和外围驱动电路；
分别在像素部分上形成的至少用于控制电流的第一薄膜晶体管和用于开关的第二薄膜晶体管；
至少在外围驱动电路部分上形成的CMOS晶体管；
所述第一薄膜晶体管，包括：
在绝缘表面上的岛状半导体；
在岛状半导体上的沟道区；
至少与沟道区接触并包括第一杂质区和第二杂质区的LDD区，所述第一杂质区与沟道区接触而所述第二杂质区与第一杂质区接触；
至少与第二杂质区接触的第三杂质区；
在岛状半导体之上形成的栅极，两者间具有栅绝缘膜，并且该栅极具有第一栅极和形成在第一栅极上的第二栅极，
其中第一栅极至少具有锥形部分和平面部分，
其中第一杂质区与第一栅极的第一锥形部分交叠，两者间具有栅绝缘膜，
其中第二杂质区不与第一栅极交叠，也不与第二栅极交叠，
与第一薄膜晶体管的第三杂质区电连接的像素电极；
形成在像素电极之上的发光层；
形成在发光层之上的电极。
34.按照权利要求33的器件，其特征在于：第一栅极的锥形部分和栅绝缘膜之间的角度范围是3-60°。
35.按照权利要求33的器件，其特征在于：岛状半导体是岛状结晶硅。
36.按照权利要求33的器件，其特征在于：第一和第三栅极均包括从由铬(Cr)、钽(Ta)、含磷的n型硅、钛(Ti)、钨(W)、和钼(Mo)组成的组中选择出的至少一种，而第二和第四栅极均包括从由铝(Al)、铜(Cu)、铬(Cr)、钽(Ta)、钛(Ti)、钨(W)、或钼(Mo)或含有磷的n型硅和硅化物组成的组中选择出的至少一种。
37.按照权利要求28的电发光显示器件，其特征在于：可以同从由摄像机、数码相机、背投影型投影仪、前投影型投影仪、头载显示器(防护镜型显示器)、车辆导航系统、个人电脑、移动电脑、蜂窝电话和电子笔记本组成的组中选择出的一种结合。
38.按照权利要求33的器件，其特征在于：发光层是EL层。
39.按照权利要求33的器件，其特征在于：第二薄膜晶体管的漏区与第一薄膜晶体管的栅极电连接。
40.按照权利要求33的器件，其特征在于：第二薄膜晶体管具有多栅结构。
41.按照权利要求33的器件，其特征在于：至少像素电极和电极的一个是透明的。
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