CN1275302C - 有超短栅特征的晶体管和存储器单元及其制造方法 - Google Patents

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Abstract

按本发明的一个实施例，半导体晶体管的制造方法包括：半导体本体区上形成与其绝缘的栅极；通过淀积和腐蚀沿栅极侧壁形成位移隔离层；所述位移隔离层形成后，本体区中形成源区和漏区，所以，栅极与各源区和漏区之间的重叠程度与位移隔离层厚度有关，位移隔离层越厚，栅极与各个源区和漏区之间的重叠越小。其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。

Description

有超短栅特征的晶体管和存储器单元及其制造方法
                          技术领域
本发明涉及一种形成半导体晶体管的方法、一种形成永久性存储单元和晶体管的方法、一种半导体结构、和一种永久性存储单元。
                          背景技术
半导体工业飞速发展背后的主驱动力是技术定标(scaling)。作为定标努力的一部分，是不断开发制造越来越小，性能越来越高的晶体管的工艺。例如，为了提高晶体管的电流性能和使总的晶体管尺寸越来越小，就要求减小晶体管的沟道长度。但是，定标中要减小沟道长度，首先必须克服如半导体结的击穿和晶体管穿通的障碍。跨接在反向偏置结上的电场高到足以引起雪崩碰撞离子产生时，出现结击穿，引起电流急剧增大。MOS技术中，通过减小沟道掺杂浓度和/或用轻掺杂漏(LDD)和双掺杂漏(DDD)结，能提高结击穿电压。
把晶体管穿通定义为漏电压，在此漏电压下，漏耗尽区一直扩展到源区，使源和漏区变成一起电短路。因此，晶体管引起不希望出现的高电流。造成过高的漏电流，甚至造成晶体管损坏。沟道长度做得越短，漏电压越低，在该漏电压下，漏到源出现穿通。这会严重限制集成电路的工作电压。为了改善穿通作用，可增大沟道掺杂浓度；但是，这又反过来导致结击穿电压降低。
影响要定标的牵引栅特性或栅线宽度的因素之一是工艺能允许的栅与源/漏(S/D)区的重叠量。显然，重叠量越小，要制成的栅特性越小。在S/D杂质离子注入激活和退火过程中，由于源和漏区的固有边扩散，很难实现小重叠量。
MOS晶体管定标上的限制在对非易失性存储器单元的定标中变得更明显。这是因为，诸如浮栅燧道氧化物和例如氧化物—氮化物—氧化物(ONO)多层共聚介质层的质量和存储器单元充电制约，使非易失性存储器单元的这些性能不易定标。
作为实例的叠置栅闪速存储器的简化的常规工艺流程包括：衬底上形成燧道氧化；燧道氧化物上形成浮栅(poly 1)；形成共聚ONO介质组合层；ONO介质上形成控制栅(poly 2和硅化钨)。现代工艺中，在用poly 2作掩模对poly1的单元自对准腐蚀(SAE)后，控制栅常常和外围(CMOS)晶体管的栅同时形成。形成多晶硅叠层后，进行再氧化热循环。按顺序步骤，在氧化和退火循环后，对外围高压(HV)NMDS和PMOS晶体管进行DDD离子注入步骤。
之后，在对称的S/D单元情况下，沿两个单元多晶硅叠置外围晶体管栅的侧壁形成氧化物隔离层后，进行单元S/D的杂质离子注入。源和漏区的性能和物理特性与屏蔽氧化物，即：预先淀积的覆盖衬底表面上要形成源和漏区的区域的氧化物的厚度有关，通过该屏蔽氧化物进行S/D的杂质离子注入，还与掺杂剂量和掺杂能量，和热激活相关。使源和漏区最佳化的空间是有限制的。S/D的掺杂剂量要足够高，以确保低的源和漏电阻，并根据屏蔽氧化物厚度和结垂直深度要求使掺杂能量达到最佳。以上参数以及S/D激活/退火的热参数决定了多晶硅叠层和S/D区之间的重叠程度，因此，使沟道长度的作用达到最小。
如上所述，基本上限制了燧道氧化物和ONO介质层的厚度定标。为了减小栅长度而又不降低定标燧道氧化物和ONO介质层，需要形成足够深的S/D结，例如，栅长为0.15-0.20μm时，结深为0.07-0.1μm，以确保单元的适当功能。为了降低源/漏电阻，和达到所要求的与栅的重叠量，需要足够的结深。为了能适当的编程，适当的读出效率和从可靠性考虑，栅的重叠要充分，为了提供充分有效的沟道长度，特别是对极短栅特征而言。栅重叠量还要够小。这样，横向结深，和多晶硅叠层与S/D区之间的重叠由S/D掺杂和热激活要求预定和限制。
牵引栅长为0.2μm，也可以是0.15μm时，对于使单元有适当的功能，即没有穿通和有足够高的击穿电压BVdss而言，等于牵引(drawn)栅长度减去栅与S/D区之间的重叠量的有效沟道长度是足够的，如果适当优化了沟道掺杂的话。但是，对0.12μm或0.12μm以下的栅长而言，有效沟道长度变得太短，或者，有效沟道长度实际上已消失。在极低漏压时单元结穿通，使单元没有适当的功能。
甚至带栅长为0.1μm或0.1μm以下的存储器单元的很先进闪速技术，要求漏电压为3-5V，用沟道热电子注入以确保足够的编程速度。但是，只优化源/漏杂质离子注入条件和沟道掺杂条件上述的反向短沟道效应不能适当寻址。
                          发明内容
按本发明，在存储器单元和晶体管的制造工艺中引入位移隔离层，所制成的结构能确保沟道长度的动态定标，能制成高性能的晶体管和存储器单元结构，它具有小的栅特征和小的总尺寸，有好的程序/擦除效率，高的读出速度和低工作电压。
一个实施例中，构成半导体晶体管的方法包括：半导体本体区上形成与其绝缘的栅电极；通过淀积和腐蚀沿栅电极的侧壁形成位移隔离层；所述位移隔离层形成后，在本体区中形成源区和漏区；栅电极与源区和漏区之间的重叠程度与位移隔离层的厚度相关，位移隔离层越厚，栅极与各个源区和漏区之间的重叠越小，其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
另一实施例中，所述栅电极的形成作用包括给第1和第2晶体管中的每一个形成栅电极；所述位移隔离层的形成作用包括沿第1和第2晶体管的栅极侧壁形成位移隔离层；所述源和漏区形成作用还包括进行DDD杂质离子注入，以为第1晶体管形成DDD源区和DDD漏区。
另一实施例中，方法还包括：进行LDD杂质离子注入，为第2晶体管形成LDD源和LDD漏区；DDD和LDD杂质离子注入后，形成邻近第1和第2晶体管的位移隔离层的主隔离层；形成所述的主隔离层后，进行源/漏(S/D)杂质离子注入，在各DDD漏区和DDD源区和LDD漏和LDD源区中形成高掺杂区，高掺杂区的导电类型与DDD和LDD区的导电类型相同，但杂质浓度离子DDD和LDD区的杂质浓度。
另一实施例中，第1晶体管的栅电极与DDD源区和DDD漏区之间的重叠程度，和第2晶体管的栅电极与LDD源区和LDD漏区之间的重叠程度与位移隔离层的厚度成反比关系，而各个DDD源和DDD漏区的外边缘与各个DDD源和DDD漏区中的高掺杂区的外边缘之间的距离与主隔离层的厚度直接相关，各个LDD源区和LDD漏区的外边缘与LDD源和LDD漏区中的高掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加。
另一实施例中，形成非易失性存储器单元的方法包括：半导体本体区上形成与其绝缘的第1多晶硅层；第1多晶硅层上形成与其绝缘的第2多晶硅层；通过淀积和腐蚀沿第1和第2多晶硅层的至少一个侧壁形成位移隔离层；形成所述位移隔离层后，在本体区中形成源区和漏区的至少一个区，以便第1多晶硅层和所述源区和漏区中的一个区的重叠程度与位移隔离层的厚度相关，位移隔离层越厚，第1多晶硅层与源区和漏区中至少一个区的重叠越小，其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
另一实施例中，第1和第2多晶硅层形成多晶硅叠层，位移隔离层是沿多晶硅叠层的侧壁形成的，源区和漏区是位移隔离层形成之后形成的，所以，多晶硅叠层和各个源区和漏区之间的重叠程度与位移隔离层的厚度成反比。
另一实施例中，形成非易失性存储器单元和晶体管的方法包括：在半导体主体上形成与其绝缘的第1多晶硅层；第1多晶硅层上形成与其绝缘的第2多晶硅层，第1和第2多晶硅层形成存储器单元的多晶硅叠层；在半导体区上形成与其绝缘的用于各个第1和第2晶体管的栅电极；通过淀积和腐蚀沿多晶硅叠层和第1和第2晶体管的栅极的侧壁形成位移隔离层；所述位移隔离层形成后，为存储器单元和第1和第2晶体管中的每一个形成源区和漏区，使多晶硅叠层与存储器单元的源区和漏区的重叠程度，和各个第1和第2晶体管的栅电极与它们对应的源区和漏区的重叠速度与位移隔离层的厚度相关，位移隔离层越厚，多晶硅与存储器单元的源区和漏区之间的重叠越小，而且，各个第1和第2晶体管的栅极与它们对应的源区和漏区之间的重叠程度越小，其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
另一实施例中，方法还包括：进行DDD离子注入给第1晶体管形成DDD源和DDD漏区；进行LDD离子注入，给第2晶体管形成LDD源和LDD漏区。
另一实施例中，方法还包括：进行单元的源/漏(S/D)杂质离子注入，以形成单元的源区和漏区；所述单元的S/D掺杂，LDD掺杂和DDD掺杂后，进行晶体管S/D杂质离子注入，在全部DDD区和LDD区中形成高掺杂区。
另一实施例中，方法还包括：所述存储器单元的S/D，LDD，和DDD的杂质离子注入后，但在所述晶体管的S/D杂质离子注入之前，至少在第1和第2晶体管的位移隔离层附近形成至隔离层，其中，全部DDD区和LDD区中的高掺杂区的导电类型相同，其杂质浓度高于DDD区和LDD区的杂质浓度。
另一实施例中，方法还包括：所述存储器单元的S/D，LDD和DDD的杂质离子注入后，但在所述晶体管的S/D杂质离子注入后，但在所述晶体管的S/D杂质离子注入之前，至少在第1和第2晶体管的位移隔离层附近形成至隔离层，其中，全部DDD区和LDD区中的高掺杂区的导电类型相同，其杂质浓度高于DDD区和LDD区的杂质浓度。
另一实施例中，结构包括第1晶体管，它包括：在半导体管本体区上与其绝缘的第1栅电极，通过淀积和腐蚀沿第1栅电极侧壁形成的位移隔离层；在主体中的源区和漏区，所以，第1栅电极与各个源区和漏区之间的重叠程度与位移隔离层的厚度相关，位移隔离层越厚，第1栅极与各个源区和漏区的重叠程度越小，其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
另一实施例中，结构还包括第2晶体管，它包括：在半导体主体上与其绝缘的第2栅电极；沿第2栅电极的侧壁的位移隔离层，源和漏区；与第1和第2晶体管的位移隔离层相邻的主隔离层；其中，第1晶体管的各个源区和漏区包括在DDD区中的高掺杂区，和包括在LDD区中的高掺杂区的第2晶体管的源区和漏区；高掺杂区的导电类型与DDD和LDD区的导电类型相同，但其杂质浓度比DDD和LDD区的杂质浓度高。
另一实施例中，第1栅电极与各个DDD源和DDD漏区之间的重叠程度，第2栅电极与各个LDD源区和LDD漏区之间的重叠程度，与位移隔离层的厚度成反比关系。
另一实施例中，各个DDD源区和DDD漏区的外边缘与各个DDD源区和DDD漏区中的高掺杂区的外边缘之间的距离与主隔离层的厚度直接相关，各个LDD源和LDD漏的外边缘与每个LDD源和LDD漏中的高掺杂区的外边缘之间的距离，与主隔离层的厚度直接相关。
另一实施例中，非易失性存储器单元包括：在半导体本体区上与其绝缘的第1多晶硅层；在第1多晶硅层上与其绝缘的第2多晶硅层；通过淀积和腐蚀至少沿第1和第2多晶硅层的一个侧壁形成的位移隔离层；和本体区中的源区和漏区，其中，第1多晶硅层与所述源区和漏区中的至少一个区之间的重叠程度依赖于位移隔离层的厚度，位移隔离层越厚，第1多晶硅层与源区和漏区中的至少一个区的重叠程度越小，其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
另一实施例中，第1和第2多晶硅层形成多晶硅叠层，存储器单元还包括沿多晶硅叠层的侧壁的位移隔离层，所以，多晶硅叠层与各个源区和漏区之间的重叠程度与位移隔离层的厚度成反比。
                          附图说明
通过以下的详细说明和附图将会更好理解本发明的特性和优点。
图1a至1g是按本发明范例的在不同工艺步骤的MOS晶体管的横截面图；
图2a至2d是按本发明范例的在不同工艺步骤的沟道擦除非易失性存储器单元的横截面图；
图3a至3d是按本发明的范例的在不同工艺步骤的存储器单元，低压外围DDD晶体管和高压外围晶体管的横截面图；
图4a和4b是按本发明另一范例的在不同工艺步骤的源边擦除非易失性存储器单元的横截面图；
图5a和5b是按本发明另一范例的在不同工艺步骤的源边擦除非易失性存储器单元的横截面图；
图6是按本发明另一范例的在工艺步骤的非易失性存储器单元的横截面图；
图7是按本发明另一范例的在工艺步骤的分裂栅非易失性存储器单元的横截面图；
                       具体实施方式
按本发明，提供了MOS晶体管和具有0.12μm和0.12μm以下的超短栅长度的非易性存储器单元及其制造方法，它提高了穿通特性和结击穿特性。制造工艺中和制成的结构中引入了叫做位移隔离层(off-set spacer)的新元件。位移隔离层用作工艺和器件优化的附加方式，并控制有效沟道长度。MOS晶体管中能用位移隔离层来降低栅和源/漏(S/D)区之间的重叠程度，使甚至是几何尺寸极小的栅用的有效沟道长度充分增长。而且，位移隔离层允许在相同的沟道长度下形成更深的S/D结，由此，减小源/漏电阻，而精确控制栅重叠。位移隔离层同样能用在存储器单元中，以减小浮栅或选择栅与S/D区之间的重叠程度，和形成更深的结。
因此制成具有极小栅特性尺寸的MOS晶体管和非易失性存储器单元，它具有高编程/擦除效率和读出速度，能用低工作电压，而消除了与超短沟道长度器件有关的穿通问题。通过以下说明，本发明的其它特征和优点将变得更清楚。
图1a至1f示出按本发明范例的在不同工艺步骤的MOS晶体管的横截面图。图1a示出按常规工艺步骤在本体区100上形成的与其绝缘的多晶硅栅130。之后，用常规的化学汽相淀积(CVD)法在构件上淀积位移氧化物隔离层110，如图1b所示。之后，用常规的反应离子腐蚀(REI)法腐蚀氧化层110，沿栅130的侧壁形成位移氧化物隔离层110a和110b，如图1c所示。
图1d中，进行杂质离子注入步骤，形成结区120a和140a。一个实施例中，杂质离子注入150是常规的源/漏(S/D)杂质离子注入。常规工艺中，是在氧化物隔离层形成之前进行S/D杂质离子注入。但是，在位移隔离层110a，110b形成之后进行S/D杂质离子注入150，能减小漏/源与栅的重叠，因此，对于相同的牵引栅特性(drawn gate feature)能增加有效沟道长度。在器件要求和所要求的横向漏/源与栅重叠的基础上，能够优化位移隔离层的厚度。用N型杂质进行杂质离子注入150，形成NMOS晶体管，用P型杂质进行杂质离子注入150，形成PMOS晶体管。在N型杂质离子注入过程中进行常规的掩模步骤，以保护PMOS区，反之亦然。
另一实施例中，杂质离子注入150是双掺杂漏(DDD)杂质离子注入，以为高压晶体管形成DDD源和漏结。本实施例中，如图1e所示，淀积和腐蚀主隔离氧化物层，形成主隔离层115a，115b。之后，进行S/D杂质离子注入160，形成区域120b和140b，如图1f所示。本实施例中，用N型杂质进行杂质离子注入150，用N+杂质进行杂质离子注入160，形成高压NMOS晶体管。通过实施例适当的掩模步骤，用P-杂质进行杂质离子掺杂150，用P+杂质进行杂质离子注入160，构成高压PMOS晶体管。
另一实施例中，杂质离子注入150(图1d)是轻掺杂的漏(LDD)杂质离子注入，以形成LDD源120c和LDD漏140d区，如图1g所示。
另一实施例中，形成位移隔离层，之后，形成低压(LV)晶体管的LDD结，再之后，形成主氧化物隔离层，再S/D杂质离子注入，形成主氧化物隔离层是可选的，根据器件要求，LV和/或HV MOS晶体管可以用也可以不用。但是，位移隔离层和主隔离层最好组合使用，在相同的牵引栅长度下用位移隔离层能得到更长的有效沟道长度，以改善源/漏穿通，而通过在各个LDD和DDD区的外边缘与它们各自的用S/D杂质离子注入形成的内部区域的外边缘之间设置更宽的间隔，用主隔离层能提高结击穿电压，例如，图1f中，如果位移隔离层110a，110b要做薄，之后，用主氧化物隔离层确保各个结区120b和140b的外边缘远离相应的结区120a，和140a的边缘，以提高结击穿特性。
根据以上说明，本领域技术人员能变换其它的工艺顺序。例如，在第1变换中，在DDD杂质离子注入之前形成位移隔离层，在DDD杂质离子注入与随后的LDD杂质离子注入之间形成主隔离层，在LDD杂质离子注入之后进行S/D杂质离子注入。用图1f和1g，在获得的DDD和LDD晶体管结构中，栅130和各个DDD源120a和DDD漏140a区之间的重叠程度与位移隔离层110a，110b的厚度相关，栅130和各个LDD源120c和LDD漏140c区之间的重叠程度与位移隔离层110和主隔离层115的组合厚度相关，或者，若没形成用于LDD晶体管的主隔离层，所述重叠程度只与位移隔离层的厚度相关。而且，各个DDD源120a和DDD漏140a区的外边缘与它们对应的内区120b，140b的外边缘之间的距离与主隔离层的厚度直接相关，而不是成反比。
第2典型变换中，在DDD和LDD杂质离子注入步骤之前形成位移隔离层，在DDD和LDD杂质离子注入步骤之后但在随后的S/D杂质离子注入之前形成主隔离层。用图1f和1g，生成的DDD和LDD晶体管结构中，栅130与各个LDD源120c和LDD漏140c区之间的重叠的程度与位移隔离层110a，110b的厚度成反比。而且，各个DDD源120a和DDD漏140a区的外边缘与它们相应的内区120b，140b的外边缘之间的距离与主隔离层115a，115b的厚度直接相关，各个LDD源120c和LDD漏区140c区的外边缘与它们相应的内区120b，140b的外边缘之间的距离与主隔离层的厚度直接相关。
第3典型变换中，在DDD杂质离子注入与随后的LDD杂质离子注入之间形成位移隔离层；在LDD杂质离子注入与随后的S/D杂质离子注入之间形成主隔离层。用图1f和1g，在生成的DDD和LDD晶体管结构中，栅130和各个LDD源120c和LDD漏140c区之间的重叠程度与位移隔离层110a，110b的厚度成反比，各个DDD源120a和DDD漏140a区的外边缘与它们相应的内区120b，140b的外边缘之间的距离与位移隔离层110和主隔离层115的组合厚度直接相关，或者，若没形成用于DDD晶体管的主隔离层，所述距离只与位移隔离层的厚度直接相关。而且，各个LDD源120C和LDD漏140C区的外边缘与它们相应的内区120b，140b的外边缘之间的距离与主隔离层的厚度直接相关。
上述各实施例中进行的常规退火和氧化循环是本领域公知的技术。各个源120和漏140区有与栅130的重叠部分，该重叠程度与位移隔离层110a，110b的厚度相关。如果淀积的位移氧化层110(见图1b)越薄，那么，重叠的程度越大，而位移氧化层越厚，生成的重叠程度越小。就许多现有的工艺技术而言，根据器件沟道长度和它的整体优化考虑，位移氧化层的厚度范围可以是100至500埃。当技术定标进展到下一代的制造工艺时，位移隔离层的厚度可减小到20至50埃。
为了描绘非易失性存储器单元的工艺步骤，用闪速技术，它采用对称源和漏区的先进的沟道擦除方法。与包括负栅擦除的源边擦除方法相反，沟道擦除方法不要求较深的DDD源结，因此，允许对存储器单元更好的定标。而且，可只用一个S/D杂质离子注入形成对称的源区和漏区。但是，本发明不限于用沟道擦除的存储器单元结构。它还能用于包括用源边擦除的单元结构的其它非易失性存储器单元。
图2a-2d示出按本发明另一范例的在不同工艺步骤的非易失性存储器单元的横截面图。图2a展示出按常规方法形成的多晶硅叠层。燧道氧化层290覆盖硅衬底200；浮栅235覆盖燧道氧化层290；组合的ONO介质层245覆盖浮栅235；控制栅265覆盖ONO介质层245。
进行位移氧化物层的淀积和腐蚀，沿多晶硅叠层侧壁形成位移氧化物隔离层210a，210b，如图2b所示，一个实施例中，用常规的CVD法在构件上淀积位移氧化物层，之后，用常规的反应离子腐蚀(REI)技术腐蚀位移氧化物层。根据牵引栅长度，所要求的沟道长度，和工艺规范选择位移氧化物层的厚度。位移隔离层的厚度范围可以是例如20-500埃。图2a-2d所示例的牵引栅长度是0.1μm，位移隔离层厚度约为250埃。现代工艺提供的隔离层厚度可薄到20-30，膜厚变化为8％-10％。
如图2C所示，接着，按常规方法进行S/D杂质离子注入260，形成源区220和漏区240。可用N+杂质形成N型单元，可用P+杂质形成P型单元。之后，淀积和腐蚀主氧化物隔离层，在位移隔离层210a，210b附近形成主氧化物隔离层215a，215b，如图2d所示。之后，掺杂的S/D区220，240进行热激活循环。主氧化物隔离层215a，215b不是必需的，而且，包含在单元内，以消除其它情况下需要的在低压(LV)DDD和高压(HV)DDD外围晶体管中的主氧化隔离层的形成中保护矩阵区用的掩模层。以下对用CMOS工艺的闪速存储器单元的集成工艺的描述中，对此有更详细的描述。
位移隔离层210a，210b的存在使浮栅与源/漏结之间的重叠减小了约位移隔离层的宽度。因此，对0.1μm的小栅特征能生成更长的有效沟道度。图2所示例中，得到的有效沟道长度为0.06μm，氧化物隔离层厚度为250埃。牵引栅长度为0.1μm模拟结果表明，适当优化沟道杂质分布形状，例如，硼Vt掺杂范围为4.5×1013至5.5×1013/cm2，S/D掺杂范围是3×1015至4×1013，在20-25Kev，燧道氧化物层的厚度范围是80-90埃，ONO厚度范围是110-140埃，存储器单元不穿通，BVdss为4.4-4.5V。BVdss的该水平允许漏的编程电压为3.5-4.0V，由此确保高的编程效率。
而且，由于位移隔离层控制源/漏与栅的重叠，因此，现在能单独优化沟道长度，S/D杂质离子注入和热激活的条件。这就在获得所要求的结垂直深度和所要求的源/漏电阻中提供了附加的灵活性。
另一实施例中，淀积位移氧化物层后，延迟进行或完全排除位移氧化物隔离层的腐蚀步骤，所以，通过淀积的位移氧化物层进行随后的S/D杂质离子注入。本实施例中，为了获得合适的结特性，要根据由前面的工艺步骤存在的位移隔离层和剩余的屏蔽氧化物的组合厚度，适当调节S/D杂质离子注入能量和杂质剂量。
位移隔离层也能用于其它类型的非易失性存储单元的制造中。例如，在源边擦除情况下，或负栅擦除情况下，其中，源结和漏结是非对称的，位移隔离层能用于改善源边共同碰到的能带到能带的燧道贯穿和结击穿问题。能带到能带的燧道贯穿对存储器单元的寿命和电荷滞留造成负面影响。这些存储器单元中，源区是典型的DDD结，而漏区有普通的特性。因为，源区是DDD结，用较大的边扩散的结趋深。源结的大边扩散造成源与浮栅之间较大的重叠。因此，为了要构成这种重叠，牵引栅长度必须做得足够大，这就导致更大的存储器单元尺寸。
图4a和4b所示的源边擦除单元方法的一个实施例中，叠层栅形成后，沿叠层栅的侧壁形成位移隔离层410a，410b。之后，用掩模层470，进行源DDD杂质离子注入450，以形成源DDD区420a。之后，进行常规S/D杂质离子注入460，之后，经热激活，形成源扩散区420b和漏扩散区440。按此方式，用各个位移隔离层410a，410b的厚度使源区420和漏区440与浮栅之间的重叠减小，因此，允许减小牵引栅长度和存储器单元的总尺寸。
图4所示的源边擦除存储器单元方法的另一实施例中，DDD杂质离子注入450(见图4a)之后，形成邻近位移隔离层410a，410b的主隔离层，随后进行S/D杂质离子掺杂460，如图4b所示。本实施例有另一优点，即，能用主隔离层调节DDD源区420a的外边缘与内区420b的外边缘之间的距离，以改善源结击穿。S/D杂质离子注入460不可以分成两个杂质离子注入步骤，因此，进行第1S/D杂质离子注入特别适于形成内区420b。尽管这需要附加的掩模和处理步骤。但是，它允许源结将完全单独优化擦除操作，如其它的操作一样。
图5A和5B所示源边擦除单元方法的另一实施例中，源DDD杂质离子注入550后，便在S/D杂质离子注入560之前，形成位移隔离层510a和510b。该工艺顺序在两个源区520a和520b的外边缘之间形成更宽的间隔。该更宽的间隔反过来生成更低的掺杂梯度，因此，改善了源结击穿，和减小了存储器单元擦除操作中的能带至能带的燧道。本实施例中，由于在没有位移隔离层的情况下形成源DDD区520a，所以，源与多晶硅叠层之间的重叠大于图4所示实施例中的重叠。因此，需要更长的牵引沟道长度。S/D杂质离子掺杂可分成用于漏区540的第1S/D杂质离子掺杂和用于内区520b的分隔第2S/D杂质离子掺杂。这在形成两个源区520a，520b中提供了更大灵活性，并允许分别优化源区和漏区。
图6所示另一实施例中，用掩模层670，如果需要，可在漏边或在源边上只形成一个位移隔离层610。
位移隔离层用在分裂栅存储器单元结构中也有益，以减小牵引单元栅长度，如图7所示。即使沿分裂栅单元结构的两个侧壁有高度差，相同的位移隔离层淀积和腐蚀步骤也将会形成有相同厚度的位移隔离层710a和710b。因此，源720和控制栅730之间的重叠程度与漏740与浮栅780之间的重叠程度相同。或者，如图5所示实施例一样，用掩模，按需要，在漏边或源边上只形成一个位移隔离层。
以下，用图3A至3D说明在非易失性存储器单元和CMOS的集成工艺中用位移隔离层如何有利。图3A-3D中的每个附图展示出矩阵单元远左结构的横截图，外围DDD高压(HV)晶体管(中间结构)的横截面图，和外围LDD低压晶体管(远右结构)的横截面图。每个图中的3个横截面图倾向于展示在给出的工艺步骤中如何影响矩阵单元和外围晶体管。
图3a示出矩阵单元中的多晶硅叠层，外围HV DDD和LV LDD晶体管中的多晶硅栅，它们全部是按常规工艺方法形成的。沿矩阵单元中的多晶硅叠层的侧壁和外围DDD和LDD晶体管的多晶硅栅的侧壁形成位移隔离层310。位移隔离层形成后，进行DDD杂质离子注入350，为HV DDD外围晶体管形成DDD结320a，340a。
之后，如图3b所示，DDD区320a，3340a进行所需的热循环后，进行LDD杂质离子注入355，形成用于LV DDD外围晶体管的LDD区325a，327a。之后，如图3C所示，进行矩阵单元的源/漏(S/D)杂质离子注入317，形成单元源区328和漏区329。
之后，如图3d所示，为每个矩阵单元，外围DDD和LDD晶体管形成邻近位移隔离层310的主氧化物隔离层315。单元中不需要主隔离层，若按需要，在去掉掩模的步骤除去主隔离层。之后，对外围DDD和LDD晶体管进行S/D杂质离子注入360，在各个DDD区320a，340a中形成高掺杂区320b，340b，和在各个LDD区325a，327a中形成高掺杂区325b，327b。之后，可进行常规的硼磷硅玻璃(BPSG)热循环，以激活全部杂质。
图3a-3d所示的各个步骤中，可用掩模层保护没有接收供给的杂质的区域。例如，图3b中，可用掩模层(没画)保护存储器单元区和外围DDD晶体管区不接收LDD杂质离子注入355。
图3a-3d所示步骤，根据杂质离子注入步骤中所用的杂质形成一种类型的存储器单元和外围DDD晶体管和LDD晶体管。DDD，LDD和S/D杂质离子注入中用N型和/或P型杂质形成NMOS和/或PMOS LDD和DDD晶体管和N型和/或P型存储器单元。例如，图3b中，在NMOS LDD晶体管区掺N-型杂质，形成NMOS LDD晶体管，而掩模层保护单元区，NMOSLDD晶体管区，PMOS DDD晶体管区，和PMOS LDD晶体管区。同样，PMOS LDD晶体管区中掺入P-型杂质，形成PMOS LDD晶体管，而掩模层覆盖存储器单元区，NMOS DDD晶体管区，PMOS DDD晶体管区，和NMOS LDD晶体管区。
图3a-3d所示工艺步骤的另一实施例中，同时进行矩阵单元和外围低和高电压晶体管的S/D杂质离子注入。这就减小了一个掩模步骤，去除了对应主隔离层形成的工艺步骤，但是，这就失去了单独优化矩阵和外围区用的S/D杂质离子掺杂的灵活性。而且，去掉主隔离层，使LDD和结与它对应的S/D结离得更近，这就可能引起低的结击穿电压。
可根据工艺/器件目标和目的，改进图3a-3d所示工艺步骤和/或改变工艺顺序。本发明的一个方案中，假设位移隔离层形成步骤在主隔离层形成步骤之前，DDD和LDD掺杂步骤在S/D掺杂步骤之前，之后，可能要进行如下述的至少7个不同的工艺步骤。
第1替换例中，DDD杂质离子注入之前形成位移隔离层，在DDD杂质离子注入与随后的LDD杂质离子注入之间，形成用于单元和外围DDD和LDD晶体管，或只用于DDD和LDD晶体管的主隔离层，LDD杂质离子注入后，同时或分开进行单元和DDD和LDD晶体管的S/D杂质离子注入。
第2替换例中，DDD和LDD杂质离子注入步骤之前形成位移隔离层，DDD和LDD杂质离子注入步骤之后，但在单元和外围晶体管的S/D杂质离子注入之前，形成用于单元和DDD和晶体管的，或只用于LDD和DDD晶体管的主隔离层。单元和外围晶体管的S/D杂质离子注入可同时进行或分开进行。
第3替换例相当于图3a-3d所示工艺步骤。
第4替换例中，在DDD杂质离子注入与随后的LDD杂质离子注入步骤之间形成位移隔离层，单元和外围晶体管用的LDD杂质离子注入和随后的S/D杂质离子注入之间，形成用于单元和DDD和LDD晶体管的，或只用于LDD晶体管的主隔离层。像上面的替换例一样，单元和外围晶体管的S/D杂质离子注入可同时进行或分开进行。
第5替换例中，DDD杂质离子掺杂和随后的LDD和单元S/D杂质离子注入步骤之间，形成位移隔离层，DDD和单元S/D杂质离子注入之后，但在外围S/D杂质离子注入之前，形成用于单元和DDD和LDD晶体管的，或只用于LDD晶体管的主隔离层。
第6替换例中，DDD和LDD杂质离子注入步骤之后，但单元S/D杂质离子注入步骤之前，形成位移隔离层，单元S/D杂质离子注入步骤之后，但外围S/D杂质离子注入步骤之前，形成用于单元和DDD和LDD晶体管的主隔离层，或全部一起去掉。
第7替换例中，单元和外围晶体管用的DDD和LDD杂质离子注入步骤之后，但S/D杂质离子注入步骤之前，形成位移隔离层，位移隔离层形成后，同时形成用于单元和外围DDD和LDD晶体管的S/D杂质离子注入。
除上述替换例外，本领域的技术人员还可以根据这里所做的说明替换工艺步骤。例如，上述工艺替换中，同时形成用于单元和LDD和DDD晶体管的位移隔离区。如果晶体管的具体要求需要，那么各个矩阵单元，LDD晶体管和DDD晶体管能分开形成位移隔离层。但是，各个附加的位移隔离层要求分开设置工艺和潜在的掩模步骤，例如，氧化物隔离层淀积，只露出单元区或DDD或LDD晶体管区的掩模步骤，和隔离层腐蚀等步骤，因此，增加了工艺费用。
尽管上述的集成工艺的CMOS部分包括DDD和LDD晶体管，本领域的技术人员根据这里所作的说明将会发现，改进该工艺，可以去掉LDD和DDD型晶体管中的一个或都去掉，或包括到其它类型的MOS晶体管中。
同样，尽管上述集成工艺的单元部分相当于对称的叠层栅单元，但本领域的技术人员根据这里所做的说明将会发现，改进工艺，可制成其它类型的存储器单元。例如，在有DDD源区的不对称源边擦除单元的情况下，改进对应图3a的工艺步骤，所以也可以提供单元的DDD杂质离子注入350，以形成单元的DDD源区。或者，能单独优化单元和外围DDD晶体管，单元DDD杂质离子注入步骤，单独的外围DDD杂质离子注入步骤，能加到除去附加的掩模工艺步骤中。同样能改进和改变上述的其它工艺替换，以制成源边擦除单元或其它类型的存储器单元。
上述工艺，器件结构实施例及其变化中，位移隔离层已称作氧化物隔离层，但是，本发明不限于此。位移隔离层也可以是氧氮化物，即氧化物中含一定量的氮，或氧化物—氮化物的组合物，或氧化物—氮化物—氧化物的组合物。一个实施例中，按常规方法，首先形成其厚度范围是20-100埃的高温氧化物(HTO)层来形成位移隔离氧氮化物层，之后，HTO层上形成其厚度范围是100-500埃的氮化物层。随后的步骤中，腐蚀氧化物层和氮化物层，形成氧化物，氮化物位移隔离层；或者，只腐蚀氮化物层，沿存储器单元和/或外围晶体管的侧壁形成邻近氧化物层的氮化物隔离层，这样，经氧化物层进行随后的S/D杂质离子注入。后一种情况下，为了得到合适的结特性，应根据因前面的工艺步骤而存在的位移氧化物层和任何剩余的屏蔽氧化物层的组合厚度来调节S/D杂质离子注入能量和剂量。
用于存储器单元的位移氧化物—氮化物隔离层的优点是，氧化物层确保更好的电荷滞留特性，而氮化物层用作固有的隔离层，多晶硅栅叠层在诸如自对准接触(SAC)腐蚀的随后的腐蚀步骤中起保护层作用。
上述的各个不同的实施例中，多种类型的杂质可用于不同的杂质离子注入步骤中。例如，NMOS晶体管N型存储器单元形成中，LDD和DDD掺杂中用的N-型杂质可以是磷，S/D掺杂中用的N+杂质可以是砷；PMOS晶体管和P型存储器单元形成中，LDD和DDD掺杂中用的P-杂质可以是硼，S/D掺杂中用的P+杂质可以更重的BF2原子。
图中画出LDD和DDD区的重掺杂的内区，没覆盖栅极或浮栅，但是，本发明不限于此。根据位移隔离层和主隔离层的厚度。掺杂步骤后进行热循环，内区可以或不可以覆盖栅极或浮栅。
例如栅和S/D区的重叠量与位移隔离层厚度之间的上述反比关系可以是也可以不是线性关系，这要随工艺参数和目标而定。同样，上述的各个LDD和DDD区的外边缘与它们对应的内区的外边缘之间的距离与位移隔离层厚度或主隔离层厚度之间可以是也可以不是线性关系。
按本发明，提供了沟道长度的动态定标方式，因此，能制成有极小栅特征和极小总尺寸的，有高编程/擦除效率和读出速度，有低工作电压的，高性能MOS晶体管和存储器单元结构。
以上描述只是说明发明而不是对发明的限制。例如，上述的工艺参数，如所述的厚度，杂质浓度和能量只是为了说明。因此，不能用上述说明限定发明范围，而只有所附的权利要求书所限定的全部范围才是本发明的保护范围。

Claims (94)

1.一种半导体晶体管的制造方法，包括：
在半导体本体区上形成与其绝缘的栅极；
通过淀积和腐蚀沿栅极侧壁形成位移隔离层；和
在位移隔离层形成后，在本体区中形成源区和漏区，从而，栅极与各个源区和漏区之间的重叠程度依赖于位移隔离层的厚度，位移隔离层越厚，栅极与各个源区和漏区之间的重叠越小，
其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
2、按权利要求1的方法，其中，所述栅极形成步骤包括形成用于第1和第2晶体管的栅电极；所述位移隔离层形成步骤包括沿第1和第2晶体管的栅极的侧壁形成位移隔离层；所述源和漏区形成步骤还包括：
进行双掺杂漏杂质离子注入，以形成用于第1晶体管的双掺杂漏的源区和双掺杂漏的漏区。
3、按权利要求2的方法，还包括：
双掺杂漏杂质离子注入后，在第1和第2晶体管的位移隔离层附近形成主隔离层，或者，只在第2晶体管的位移隔离层附近形成主隔离层；
所述主隔离层形成后，进行轻掺杂漏杂质离子注入，以形成用于第2晶体管的轻掺杂漏的源区和轻掺杂漏的漏区；和
形成主隔离层后，进行源和漏杂质离子注入，以在各个双掺杂漏的漏区和双掺杂漏的源区中和各个轻掺杂漏的漏区和轻掺杂漏的源区中形成高掺杂区，该高掺杂区的导电类型与双掺杂漏和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度比双掺杂漏和轻掺杂漏区的杂质浓度高。
4、按权利要求3的方法，其中，
第1晶体管的栅极与各个双掺杂漏的源区和双掺杂漏的漏区的重叠程度与位移隔离层厚度成反比关系。
第2晶体管的栅极与各轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度与位移隔离层和主隔离层的组合厚度成反比，或只与位移隔离层的厚度成反比，和
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们之中的高掺杂区的外边缘之间的距离随主隔离层的厚度的增加而增加。
5、按权利要求2的方法，还包括：
进行轻掺杂漏杂质离子注入，以形成用于第2晶体管的轻掺杂漏的源区和轻掺杂漏的漏区；
所述的双掺杂漏和轻掺杂漏杂质离子注入后，形成邻近第1和第2晶体管的位移隔离层的主隔离层；和
形成所述的主隔离层后，进行源和漏杂质离子注入，以在各个双掺杂漏的源区和双掺杂漏的漏区和轻掺杂漏的漏区和轻掺杂漏的源区中形成高掺杂区，高掺杂区的导电类型与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
6、按权利要求5的方法，其中，
第1晶体管的栅极与各个双掺杂漏的源区和双掺杂漏的漏区之间的重叠程度，第2晶体管的栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度，与位移隔离层厚度成反比，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高浓度掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加，和
各个轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高浓度掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加。
7、按权利要求5的方法，其中，各个双掺杂漏和轻掺杂漏杂质离子注入中用N-型杂质，源和漏杂质离子注入中用N+型杂质。
8、按权利要求5的方法，其中，各个双掺杂漏和轻掺杂漏杂质离子注入中用P-型杂质，源和漏杂质离子注入中用P+型杂质。
9、按权利要求1的方法，其中，所述栅极形成步骤包括形成用于第1和第2晶体管的栅电极，所述位移隔离层形成步骤包括沿第1和第2晶体管的栅电极侧壁形成位移隔离层；所述源和漏区形成步骤还包括：
进行轻掺杂漏杂质离子注入，以形成用于第2晶体管的轻掺杂漏的源区和轻掺杂漏的漏区。
10、按权利要求9的方法，还包括：
形成位移隔离层之前进行双掺杂漏杂质离子注入，以在本体区中形成用于第1晶体管的双掺杂漏的源区和双掺杂漏的漏区，
轻掺杂漏杂质离子注入后，在第1和第2晶体管的位移隔离层附近，或只在第1晶体管的位移隔离层附近，形成主隔离层；和
主隔离层形成后，进行源和漏杂质离子注入，在各个双掺杂漏的源区和双掺杂漏的漏区和轻掺杂漏的源区和轻掺杂漏的漏区中形成高掺杂区，高掺杂区的导电类型与双掺杂漏区和轻掺杂漏区的导电类型相同，高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
11、按权利要求10的方法，其中，
第2晶体管的栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度与位移隔离层的厚度成反比。
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层和主隔离层的组合厚度成正比，或只随位移隔离层厚度的增加而增加，和
轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层和主隔离层的组合厚度或只随主隔离层厚度的增加而增加。
12、按权利要求1的方法，其中，位移隔离层用氧化物或氧氮化物形成。
13、按权利要求1的方法，其中，
所述位移隔离层形成步骤还包括在包括其侧壁的栅电极上形成绝缘材料层，和在本体区的露出区域上形成绝缘材料层；和
所述源和漏区形成步骤还包括经绝缘层注入杂质，以形成所述源区和漏区。
14、按权利要求1的方法，其中，位移隔离层形成步骤还包括：
栅电极和本体区上形成第1绝缘材料层；
第1绝缘材料层上形成与其不同的第2绝缘材料层；和
腐蚀第1和第2绝缘材料层中的至少一层，沿栅极侧壁形成位移隔离层。
15、按权利要求14的方法，其中，第1绝缘材料层是氧化物层，第2绝缘材料层是氮化物层，腐蚀步骤还包括：
腐蚀第1和第2绝缘材料层，只保留沿栅极侧壁的氧化物-氮化物位移隔离层。
16、按权利要求14的方法，其中，第1绝缘材料层是氧化物层，第2绝缘材料层是氮化物层，腐蚀步骤还包括：
只腐蚀氮化物层，沿栅极侧壁形成氧化物-氮化物位移隔离层，而只除去其它区域的氮化物。
17、按权利要求16的方法，还包括；
所述氮化物层腐蚀步骤后，经氧化物层注入杂质，形成源区和漏区。
18、一种非易失性存储器单元的形成方法，包括：
在半导体本体区上形成与其绝缘的第1多晶硅层；
第1多晶硅层上形成与其绝缘的第2多晶硅层；
通过淀积和腐蚀在第1和第2多晶硅的至少一个的侧壁上形成位移隔离层；和
位移隔离层形成后，本体区中形成源区和漏区中的至少一个，从而使第1多晶硅层与所述源区和漏区中的一个之间的重叠程度依赖于位移隔离层的厚度，位移隔离层越厚，第1多晶硅层与源区和漏区中至少一个区的重叠越小，
其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
19、按权利要求18的方法，其中，第1和第2多晶硅层形成多晶硅叠层，位移隔离层沿多晶硅叠层的侧壁形成，位移隔离层形成后形成源区和漏区，所以，多晶硅叠层与各个源区和漏区之间的重叠程度与位移隔离层的厚度成反比。
20、按权利要求18的方法，其中，非易失性存储器单元是分裂栅单元。
21、按权利要求18的方法，其中，第1和第2多晶硅层形成多晶硅叠层，沿多晶硅层的侧壁形成位移隔离层，形成源区和漏区中的至少一个区的步骤还包括：
进行双掺杂漏杂质离子注入，以形成双掺杂漏的源区。
22、按权利要求21的方法，还包括：
进行源和漏杂质离子注入，以形成漏区和在双掺杂漏的源区中形成高掺杂区，高掺杂区的杂质浓度高于双掺杂漏的源区的杂质浓度，其中，第1和第2多晶硅层叠层与双掺杂漏的源区，双掺杂漏的源区中的高掺杂区，和漏区之间的重叠程度与位移隔离层厚度成反比。
23、按权利要求18的方法，还包括：
形成位移隔离层之前，进行双掺杂漏杂质离子注入，以形成双掺杂漏的源区。
24、按权利要求23的方法，其中，第1和第2多晶硅层形成多晶硅叠层；
位移隔离层形成步骤还包括沿第1和第2多晶硅层的叠层的侧壁形成位移隔离层；和
形成源区和漏区中的至少一个区还包括：
进行源和漏杂质离子注入，以形成漏区和在双掺杂漏的源区中形成高掺杂区，高掺杂区和双掺杂漏的源区的导电类型相同，但高掺杂区的杂质浓度比双掺杂漏的源区的杂质浓度高，其中，第1和第2多晶硅层的叠层与各个漏区和双掺杂漏的源区中的高掺杂区之间的重叠程度与位移隔离层厚度成反比，双掺杂漏的源区的外边缘与双掺杂漏的源区中的高掺杂区的外边缘之间的距离与位移隔离层厚度直接相关。
25、按权利要求24的方法，其中，双掺杂漏杂质离子注入中用N-型杂质，源和漏杂质离子注入中用N+型杂质。
26、按权利要求24的方法，其中，双掺杂漏杂质离子注入中用P-型杂质，源和漏杂质离子注入中用P+型杂质。
27、按权利要求18的方法，其中，位移隔离层用氧化物或氧氮化物形成。
28、按权利要求18的方法，其中，第1和第2多晶硅层形成多晶硅叠层，
所述位移隔离层形成步骤还包括在包括其侧壁的多晶硅叠层上和本体区上形成绝缘材料层，和
所述的源区和漏区中的至少一个区的形成步骤还包括：经绝缘层进行掺杂，形成所述源区和漏区。
29、按权利要求18的方法，其中，第1和第2多晶硅层形成多晶硅叠层，位移隔离层形成步骤还包括：
多晶硅叠层上和本体区的露出区上形成第1绝缘材料层；
第1绝缘材料层上形成与其不同的第2绝缘材料层；和
至少腐蚀第2绝缘材料层，以沿多晶硅叠层的侧壁形成位移隔离层。
30、按权利要求29的方法，其中，第1绝缘材料层为氧化物，第2绝缘材料层是氮化物，腐蚀步骤还包括：
腐蚀第1和第2绝缘材料层，从而，只沿多晶硅叠层的侧壁保留氧化物-氮化物位移隔离层。
31、按权利要求29的方法，其中，第1绝缘材料层是氧化物，第2绝缘材料层是氮化物，腐蚀步骤还包括；
只腐蚀氮化物层，从而，沿多晶硅叠层的侧壁形成位移隔离层，而除去所有其它区域的氮化物。
32、按权利要求31的方法，还包括：
氮化物腐蚀步骤后，经氧化物层掺杂，形成源区和漏区中的至少一个区。
33、一种非易失性存储器单元和晶体管的制造方法，包括；
在半导体本体区上形成与其绝缘的第1多晶硅层，第1多晶硅层上形成与其绝缘的第2多晶硅层，第1和第2多晶硅层形成存储器单元的多晶硅叠层；
在半导体区上形成其绝缘的用于第1和第2晶体管中每一个的栅极；
通过淀积和腐蚀沿多晶硅叠层和第1和第2晶体管的栅电极的侧壁形成位移隔离层；和
所述位移隔离层形成后，形成用于各存储器单元和第1和第2晶体管的源区和漏区，使多晶硅叠层和存储器单元的源区和漏区之间的重叠程度，和第1和第2晶体管的各个栅极与它们相应的源区和漏区之间的重叠程度，依赖于位移隔离层厚度，位移隔离层越厚，多晶硅与存储器单元的源区和漏区之间的重叠越小，而且，各个第1和第2晶体管的栅极与它们对应的源区和漏区之间的重叠程度越小，
其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
34、按权利要求33的方法，其中，所述源区和漏区形成步骤还包括：
进行源和漏杂质离子注入，同时为存储器单元，第1和第2晶体管形成源区和漏区。
35、按权利要求33的方法，其中，第1和第2晶体管的栅极与第2多晶硅层同时形成。
36、按权利要求33的方法，还包括：
进行双掺杂漏杂质离子注入，以形成第1晶体管的双掺杂漏的源区和双掺杂漏的漏区；
进行轻掺杂漏杂质离子注入，形成第2晶体管的轻掺杂漏的源区和轻掺杂漏的漏区。
37、按权利要求36的方法，其中，在所述双掺杂漏杂质离子注入后进行轻掺杂漏杂质离子注入，该方法还包括：
所述双掺杂漏杂质离子注入后，但轻掺杂漏杂质离子注入前，形成邻近至少第1晶体管的位移隔离层的主隔离层。
38、按权利要求37的方法，还包括：
轻掺杂漏杂质离子注入后，进行源和漏杂质离子注入，以形成下列区域中的至少一个：
(a)单元源区和单元漏区；和
(b)全部双掺杂漏区和轻掺杂漏区中的高掺杂区，
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂区与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
39、按权利要求38的方法，其中，
第1晶体管的栅极与各个双掺杂漏的源区和双掺杂漏的漏区之间的重叠程度与位移隔离层厚度成反比，
第2晶体管的栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区的重叠程度与位移隔离层和主隔离层的组合厚度成反比，或只与位移隔离层厚度成反比，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与主隔离层厚度直接相关，和
多晶硅叠层与存储器单元的源区和漏区之间的重叠与位移隔离层和主隔离层的组合厚度成反比，或者，只与位移隔离层厚度成反比。
40、按权利要求38的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏源区，所以，进行所述源和漏杂质离子注入，在双掺杂漏的源区中形成高掺杂区。
41、按权利要求36的方法，还包括：
所述双掺杂漏杂质离子注入后，和轻掺杂漏杂质离子注入后，至少在第1和第2晶体管的位移隔离层附近形成主隔离层。
42、按权利要求41的方法，还包括：
所述主隔离层形成后，进行源和漏杂质离子注入，形成下列区中的至少一个区：
存储器单元的源区和漏区；和
全部双掺杂漏区和轻掺杂漏区中的高掺杂区，
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂区与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
43、按权利要求42的方法，其中，
第1晶体管的栅极与各个双掺杂漏的源区和双掺杂漏的漏区之间的重叠程度，第2晶体管的栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度，与位移隔离层厚度成反比，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与主隔离层厚度直接相关；
各个轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与主隔离层厚度直接相关；
多晶硅叠层与存储器单元的源区和漏区之间的重叠程度与位移隔离层和主隔离层的组合厚度成反比，或者，只与位移隔离层厚度成反比。
44、按权利要求42的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏的源区，所以，所述源和漏杂质离子注入，在存储器单元的双掺杂漏的源区中形成高掺杂区。
45、按权利要求36的方法，还包括：
进行存储器单元的源和漏杂质离子注入，以形成存储器单元的源区和漏区；和
所述存储器单元的源和漏，轻掺杂漏和双掺杂漏杂质离子注入后，进行晶体管的源和漏杂质离子注入，在全部双掺杂漏区和轻掺杂漏区中形成高掺杂区。
46、按权利要求45的方法，还包括：
所述存储器单元的源和漏，轻掺杂漏和双掺杂漏杂质离子注入后，但所述晶体管的源和漏，杂质离子注入前，形成邻近至少是第1和第2晶体管的位移隔离层的主隔离层，
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂区与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
47、按权利要求46的方法，其中，
第1晶体管的栅极与各个双掺杂漏的源区和双掺杂漏的漏区之间的重叠程度，和第2晶体管的栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度，与位移隔离层厚度成反比，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与主隔离层厚度直接相关，
各个轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与主隔离层厚度直接相关，
多晶硅叠层与存储器单元的源区和漏区之间的重叠程度与位移隔离层厚度成反比。
48、按权利要求46的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏的源区，所述存储器单元源和漏杂质离子注入在存储器单元的双掺杂漏的源区中形成高掺杂区。
49、按权利要求46的方法，其中，所述双掺杂漏杂质离子注入和轻掺杂漏杂质离子注入中用N-型杂质，所述存储器单元和所述晶体管的源和漏杂质离子注入中用N+型杂质。
50、按权利要求46的方法，其中，所述双掺杂漏杂质离子注入和轻掺杂漏杂质离子注入中用P-型杂质，所述存储器单元和晶体管的源和漏杂质离子注入中用P+型杂质。
51、按权利要求36的方法，其中，所述位移隔离层形成步骤在所述双掺杂漏杂质离子注入后但轻掺杂漏杂质离子注入前进行。
52、按权利要求51的方法，还包括：
所述轻掺杂漏杂质离子注入后，至少在第2晶体管的位移隔离层附近形成主隔离层。
53、按权利要求52的方法，还包括；
主隔离层形成后，进行源和漏杂质离子注入，形成下列区域中的至少一个区域：
存储器单元的源区和漏区；和
全部双掺杂漏区和轻掺杂漏区中的高掺杂区；
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂区与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
54、按权利要求53的方法，其中，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层和主隔离层的组合厚度直接相关，或者，只与位移隔离层厚度直接相关，
第2晶体管的栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度与位移隔离层厚度成反比，
轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层厚度直接相关，和
多晶硅叠层与存储器单元的源区和漏区之间的重叠程度与位移隔离层和主隔离层的组合厚度成反比，或者，只与位移隔离层厚度成反比。
55、按权利要求53的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏的源区，进行源和漏杂质离子注入，以在存储器单元双掺杂漏的源区中形成高掺杂区。
56、按权利要求51的方法，还包括：
进行存储器单元的源和漏杂质离子注入，以形成存储器单元的源区和漏区；和
所述存储器单元的源和漏杂质离子注入后，进行晶体管的源和漏杂质离子注入，以在全部双掺杂漏区和轻掺杂漏区中形成高掺杂区。
57、按权利要求56的方法，还包括；
所述存储器单元的源和漏杂质离子注入后，但所述晶体管的源和漏杂质离子注入前，至少在第2晶体管的位移隔离层附近形成主隔离层；
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂层与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏和轻掺杂漏区的杂质浓度。
58、按权利要求57的方法，其中，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层和主隔离层的组合厚度直接相关，或者，只与位移隔离层厚度直接相关，
第2晶体管的栅电极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度与位移隔离层厚度成反比，
每个轻掺杂漏的源区和轻掺杂漏的漏区的外边缘和它们中的各个高掺杂区的外边缘之间的距离与位移隔离层厚度直接相关，和
多晶硅叠层与存储器单元的源区和漏区之间的重叠程度与位移隔离层厚度成反比。
59、按权利要求57的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏的源区，进行所述存储器单元的源和漏杂质离子注入，在存储器单元双掺杂漏的源区中形成高掺杂区。
60、按权利要求36的方法，其中，所述位移隔离层形成步骤在所述双掺杂漏和轻掺杂漏杂质离子注入后进行。
61、按权利要求60的方法，还包括：
进行存储器单元的源和漏杂质离子注入，形成存储器单元的源区和漏区；和
所述存储器单元的源和漏杂质离子注入后，进行晶体管的源和漏杂质离子注入，在全部双掺杂漏和轻掺杂漏区中形成高掺杂区。
62、按权利要求61的方法，还包括：
所述存储器单元的源和漏杂质离子注入后，但所述晶体管的源和漏杂质离子注入前，至少在第2晶体管的位移隔离层附近形成主隔离层；
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂区和双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
63、按权利要求62的方法，其中，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层和主隔离层的组合厚度直接相关，或者，只与位移隔离层厚度直接相关，
各个轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层和主隔离层的组合厚度直接相关，或者，只与位移隔离层厚度直接相关，和
多晶硅叠层与存储器单元的源区和漏区之间的重叠程度与位移隔离层厚度成反比。
64、按权利要求62的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏的源区，进行所述存储器单元的源和漏杂质离子注入，以在存储器单元双掺杂漏的源区中形成高掺杂区。
65、按权利要求60的方法，还包括：
所述位移隔离层形成步骤后，进行源和漏杂质离子注入，形成下列区中的至少一个区：
(a)存储器单元的源区和漏区；和
(b)全部双掺杂漏区和轻掺杂漏区中的高掺杂区；
其中，全部双掺杂漏区和轻掺杂漏区中的高掺杂区与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
66、按权利要求65的方法，其中，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层厚度直接相关，
各个轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离与位移隔离层厚度直接相关，
多晶硅叠层与存储器单元的源区和漏区之间的重叠程度与位移隔离层厚度成反比。
67、按权利要求65的方法，还包括：
所述双掺杂漏杂质离子注入中形成存储器单元的双掺杂漏的源区，进行所述存储器单元源和漏杂质离子注入，在存储器单元双掺杂漏的源区中形成高掺杂区。
68、按权利要求33的方法，其中，位移隔离层用氧化物或氧氮化物形成。
69、按权利要求33的方法，其中，
所述位移隔离层形成步骤还包括在包括其侧壁的多晶硅叠层上，包括其侧壁的第1和第2晶体管的栅极上和露出的本体区域上，形成绝缘材料层；和
所述的至少一个源区和漏区的形成步骤还包括经绝缘材料层的杂质掺杂，以形成用于每个存储器单元和第1和第2晶体管的所述源区和漏区。
70、按权利要求33的方法，其中，所述位移隔离层形成步骤还包括：
所述多晶硅叠层和第1和第2晶体管的栅极上，和露出的半导体本体区域上，形成第1绝缘材料层；
第1绝缘材料层上形成与其不同的第2绝缘材料层；和
至少腐蚀第2绝缘材料层，以沿多晶硅叠层和第1和第2晶体管的栅极的侧壁形成位移隔离层。
71、按权利要求70的方法，其中，第1绝缘材料层是氧化物，第2绝缘材料层是氮化物，腐蚀步骤还包括：
腐蚀所述第1和第2绝缘材料层，而只保留沿多晶硅叠层侧壁的氧化物-氮化物位移隔离层。
72、按权利要求70的方法，其中，第1绝缘材料层是氧化物，第2绝缘材料层是氮化物，腐蚀步骤还包括：
只腐蚀氮化物层，沿多晶硅叠层和第1和第2晶体管的栅极的侧壁形成氧化物-氮化物位移隔离层，而除去其它全部区域上的氮化物。
73、按权利要求72的方法，还包括：
所述氮化物层腐蚀后，经氧化物层注入杂质，形成用于存储器单元和第1和第2晶体管的所述源区和漏区。
74、一种结构，包括：
第1晶体管，它包括：
在半导体本体区上与其绝缘的第1栅极；
通过淀积和腐蚀沿第1栅极侧壁形成的位移隔离层；和
在本体区中的源区和漏区，使得第1栅极与各个源区和漏区之间的重叠程度依赖于位移隔离层的厚度，位移隔离层越厚，第1栅极与各个源区和漏区的重叠程度越小，
其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
75、按权利要求74的结构，还包括：
第2晶体管，它包括：
在半导体本体区上但与其绝缘的第2栅极；
沿第2栅极侧壁的位移隔离层；
源区和漏区；和
与第1和第2晶体管的位移隔离层邻接的主隔离层；
其中，第1晶体管的各个源区和漏区包括，在双掺杂漏区中的高掺杂区；第2晶体管的各个源区和漏区包括在轻掺杂漏区中的高掺杂区，高掺杂区与双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
76、按权利要求75的结构，其中，第1栅极与各个双掺杂漏的源区和双掺杂漏的漏区之间的重叠程度，和第2栅电极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度，与位移隔离层厚度成反比。
77、按权利要求76的结构，其中，
双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加，和
各轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各高掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加。
78、按权利要求77的结构，其中，双掺杂漏区和轻掺杂漏区掺N-型杂质，双掺杂漏区和轻掺杂漏区中的高掺杂区掺N+型杂质。
79、按权利要求77的结构，其中，双掺杂漏区和轻掺杂漏区掺P-型杂质，双掺杂漏区和轻掺杂漏区中的高掺杂区掺P+型杂质。
80、按权利要求75的结构，其中，第1栅极与各个双掺杂漏的源区和双掺杂漏的漏区之间的重叠程度与位移隔离层厚度成反比，第2栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度与位移隔离层和主隔离层的组合厚度成反比，或者，只与位移隔离层厚度成反比。
81、按权利要求80的结构，其中，各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加。
82、按权利要求74的结构，还包括：
第2晶体管，它包括：
在半导体本体区上但与其绝缘的第2栅极；
沿第2栅极的侧壁的位移隔离层；
源区和漏区；和
邻接第1和第2晶体管的位移隔离层的主隔离层；
其中，第1晶体管的各个源区和漏区包括在轻掺杂漏区中的高掺杂区；第2晶体管的各个源区和漏区包括在双掺杂漏区中的高掺杂区，高掺杂区和双掺杂漏区和轻掺杂漏区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏区和轻掺杂漏区的杂质浓度。
83、按权利要求82的结构，其中，第1栅极与各个轻掺杂漏的源区和轻掺杂漏的漏区之间的重叠程度与位移隔离层的厚度成反比。
84、按权利要求83的结构，其中，
各个双掺杂漏的源区和双掺杂漏的漏区的外边缘与它们中的各个高掺杂区的外边缘之间的距离随位移隔离层和主隔离层的组合厚度的增加而增加，或者，只随位移隔离层的厚度的增加而增加；和
轻掺杂漏的源区和轻掺杂漏的漏区的外边缘与它们中的各高掺杂区的外边缘之间的距离随主隔离层厚度的增加而增加。
85、按权利要求82的结构，其中，位移隔离层用氧化物或氮化物构成，或者，用氮化物是外层的氧化物-氮化物的组合物层构成，或者，用氮化物是中间层的氧化物-氮化物-氧化物的组合层构成。
86、一种非易失性存储器单元，包括；
在半导体本体区上但与其绝缘的第1多晶硅层；
在第1多晶硅层上但与其绝缘的第2多晶硅层；
通过淀积和腐蚀沿第1和第2多晶硅层至少之一的侧壁形成的位移隔离层；和
在本体区中的源区和漏区，其中，第1多晶硅层与源区和漏区中的至少一个区之间的重叠程度依赖于位移隔离层的厚度，位移隔离层越厚，第1多晶硅层与源区和漏区中的至少一个区的重叠程度越小，
其中，根据牵引栅长度、所要求的沟道长度和工艺规范选择位移隔离层的厚度，以便单独优化沟道长度、源和漏杂质离子注入和热激活条件。
87、按权利要求86的存储器单元，其中，第1和第2多晶硅层形成多晶硅叠层，存储器单元还包括沿多晶硅叠层侧壁的位移隔离层，使得多晶硅叠层与各个源区和漏区之间的重叠程度与位移隔离层厚度成反比。
88、按权利要求86的存储器单元，其中，非易失性存储器单元是分裂栅单元。
89、按权利要求86的存储器单元，其中，第1和第2多晶硅层形成多晶硅叠层，存储器单元还包括沿多晶硅叠层的侧壁的位移隔离层，所述源区和漏区中的至少一个是双掺杂漏的源区，所述双掺杂漏的源区包括高掺杂区，高掺杂区与双掺杂漏的源区的导电类型相同，但高掺杂区的杂质浓度高于双掺杂漏的源区的杂质浓度。
90、按权利要求89的存储器单元，其中，多晶硅叠层与双掺杂漏的源区，双掺杂漏的源区中的高掺杂区，和漏区之间的重叠程度与位移隔离层厚度成反比。
91、按权利要求89的存储器单元，其中，多晶硅叠层与双掺杂漏的漏区和双掺杂漏的源区中的高掺杂区之间的重叠程度与位移隔离层厚度成反比，而双掺杂漏的源区的外边缘与双掺杂漏的源区中的高掺杂区的外边缘之间的距离与隔离层厚度直接相关。
92、按权利要求91的存储器单元，其中，双掺杂漏的源区掺N-型杂质，双掺杂漏的源区和漏区中的掺杂区掺N+型杂质。
93、按权利要求91的存储器单元，其中，双掺杂漏的源区掺P-型杂质，双掺杂漏的源区和漏区中的掺杂区掺P+型杂质。
94、按权利要求86的存储器单元，其中，位移隔离层用氧化物或氮化物构成，或者，用外层是氮化物的氧化物-氮化物的组合层构成；或者，用中间层是氮化物的氧化物-氮化物-氧化物的组合层构成。
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