CN1279576C - 半导体设备及其制造方法 - Google Patents

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Abstract

在诸如液晶显示设备的显示设备中，在低功耗下实现大尺寸显示屏幕。在有源矩阵型液晶显示设备中使用的一个象素部分的源布线的表面通过电镀处理操作的方式处理，以便降低这一源布线的电阻值。象素部分的源布线在和制造驱动电路部分的源布线的步骤不同的步骤中制造。另外，端子部分的电极用电镀处理操作处理，以便减小其电阻值。

Description

半导体设备及其制造方法
技术领域
本发明一般涉及一种包括由薄膜晶体管(以下称“TFT”)构成的电路的半导体设备，及其制造方法。更具体说，本发明针对通常称为液晶显示装置(亦即安装有液晶模块)的这样一种设备或类似设备，还涉及作为部件在其上安装有这种液晶显示器或类似设备的电子装置，本发明进一步针对这种装置的制造方法。
应该理解，术语“半导体设备”隐指可通过使用半导体特征操作的所有装置或设备，从而包括所有相应于在本发明的说明书中的半导体设备的所有光电装置、半导体设备、和电子装置。
背景技术
最近，对能够构造薄膜晶体管(TFT)这样的技术特别注意，同时使用在具有绝缘表面的衬底上形成的半导体薄膜(其厚度为几个毫微米到几百个毫微米)。薄膜晶体管广泛用于各种电子设备，诸如集成电路和光电装置。特别是有迅速发展这些薄膜晶体管作为图像显示装置的开关元件的强烈的需求。
传统上，液晶显示装置作为图像显示装置是公知的。因为可以得到高精确度图像，因此，与无源型液晶显示设备相比，通常使用大量有源矩阵型液晶显示设备。在有源矩阵型液晶显示设备中，因为驱动在以矩阵形式排列的象素电极，因此在显示屏幕上形成显示图案。更具体说，因为在选择的象素电极和一个相应于这一选择的象素电极的相反的电极之间施加电压，因此在选择的象素电极和相反电极之间排列的液晶层被光学调制，以便使这一光调制可以作为显示图案由观看者识别。
虽然这种有源矩阵型液晶显示设备广泛用于各种领域，但是仍然有对放大显示屏幕尺寸、实现高精确度、高孔径效率、和高可靠性的强烈需求。同时，强烈要求改进生产率和降低成本。
发明内容
根据本发明的一个方面，可以提供一种半导体设备，它甚至当放大显示屏幕时也能实现低功耗，还提供一种制造这种半导体设备的方法。
根据本发明的另一方面，诸如液晶显示设备的显示设备的特征在于，对象素部分的源布线表面通过电镀处理操作的方式处理，以便降低这一源布线的电阻值。该象素部分的源布线可以在与制造驱动电路部分的源布线的步骤不同的步骤制造。另外，这一显示设备的端子部分的电极可以通过电镀处理操作处理，以便降低其电阻值。
在根据本发明的一个方面的该显示设备中，虽然在电镀前通过使用和栅极同样的材料形成布线，但是这一布线的表面优选可以通过电镀处理操作处理，以便形成源布线。作为由电镀处理操作处理的材料薄膜，优选使用具有比栅极更低电阻值的材料薄膜。其结果，象素部分的源布线因为电镀处理操作可以成为具有低电阻值的布线。
在本发明的说明书中公开了具有下述结构的半导体设备：亦即装备有TFT的半导体设备，包含在一个绝缘表面上形成的半导体层、在该半导体层上形成的一个绝缘薄膜、和在该绝缘薄膜上形成的一个栅极，包括：
装备有第一n沟道型TFT的象素部分，具有源布线，其表面覆盖有具有比栅极电阻值(或电阻率)低的材料薄膜，而围绕布线用和栅极同样的材料制成；
装备有由第二n沟道型TFT和p沟道型TFT构造的电路的驱动电路；
端子部分，其表面覆盖有具有比栅极电阻值(或电阻率)低的材料薄膜，而围绕布线用和栅极同样的材料制成。
在上述半导体设备结构中，上述具有低电阻值的材料薄膜包含至少主要包含Cu，Al，Au，Ag，或这些元素的合金的一种材料。
另外，根据本发明的另一方面，一种半导体设备的特征在于装备有TFT的半导体设备，包含在一个绝缘表面上形成的半导体层、在该半导体层上形成的一个绝缘薄膜、和在该绝缘薄膜上形成的一个栅极，包括：
装备有第一n沟道型TFT的象素部分，具有源布线，其用电镀处理操作处理；
装备有由第二n沟道型TFT和p沟道型TFT构造的电路的驱动电路；
用电镀处理操作处理的端子部分。
在上述半导体设备结构中，端子部分的表面和象素部分的源布线的表面两者都用一种用主要包含Cu，Al，Au，Ag，或这些元素的一种合金的材料制成的材料制造的薄膜覆盖。
另外，在上述半导体设备结构中，端子部分和象素部分的源布线两者都单独地或同时用电镀处理操作处理。用电镀处理的源布线相应于用与栅极同样材料制成的电镀处理的布线。同样，电镀处理的源布线通过印刷处理操作的方式形成，另外，相应于具有比栅极低的电阻值的布线。
另外，在上述半导体设备结构中，可以通过使用第二n沟道型TFT和p沟道型TFT构造一个CMOS电路。
另外，在上述半导体设备结构中，第一n沟道型TFT具有一个栅极，和一个与栅极重叠的沟道形成区，同时沟道形成区的宽度和栅极的宽度相同。另外可选的方案是，在上述半导体设备结构中，第一n沟道型TFT具有一个具有锥形部分的栅极，一个与栅极重叠的沟道形成区，和一个部分与栅极重叠的杂质区。在这一情况下，该第一n沟道型TFT可以优选用具有3个沟道形成区的三重栅极结构制造。
另外，在上述半导体设备结构中，驱动电路的n沟道型TFT包括一个具有锥形部分的栅极，一个与该栅极重叠的区域的沟道形成区，和一个部分与该栅极重叠的杂质区。
另外，在上述半导体设备结构中，在n沟道型TFT的一个杂质区内的杂质浓度在至少1×1017到1×1018/cm3的一个范围内定义，并包含一个具有浓度梯度的区域。离开沟道形成区的距离增加，杂质浓度也增加。
此外，为得到上述半导体设备结构，根据本发明的另一方面，一种半导体设备的制造方法的特征在于制造装备有在绝缘表面上的驱动电路、象素部分和端子部分的半导体设备的方法，包括：
在绝缘表面上形成一个半导体层的步骤；
在所述半导体层上形成一个第一绝缘薄膜的步骤；
在第一绝缘薄膜上形成一个第一栅极、象素部分的一个源布线、和端子部分的一个电极的步骤；
能够在半导体层上施加一个n型而增加一个杂质元素的步骤，同时第一栅极用作掩模，以便形成一个n型第一杂质区；
腐蚀第一栅极以便形成一个锥形部分的步骤；
能够通过第一栅极的锥形部分在半导体层上施加一个n型而增加一个杂质元素的步骤，以便形成一个n型第二杂质区；
能够通过第一栅极的锥形部分在半导体层上施加一个p型而增加一个杂质元素的步骤，以便形成一个p形杂质区；
对象素部分的源布线的表面和端子部分的表面执行电镀处理操作的步骤；
形成第二绝缘薄膜的步骤，该第二绝缘薄膜覆盖象素部分的源布线和端子部分两者；
在第二绝缘薄膜上形成驱动电路的栅布线和源布线的步骤。
另外，根据本发明的另一方面，一种半导体设备制造方法的特征在于制造装备有在一个绝缘表面上的驱动电路、象素部分和端子部分的半导体设备的方法，包括：
在绝缘表面上形成一个半导体层的步骤；
在所述半导体层上形成一个第一绝缘薄膜的步骤；
在第一绝缘薄膜上形成一个第一栅极、象素部分的一个源布线、和端子部分的一个电极的步骤；
能够在半导体层上施加一个n型而增加一个杂质元素的步骤，同时第一栅极用作掩模，以便形成一个n型第一杂质区；
腐蚀第一栅极以便形成一个锥形部分的步骤；
能够通过第一栅极的锥形部分在半导体层上施加一个n型而增加一个杂质元素的步骤，以便形成一个n型第二杂质区；
能够通过第一栅极的锥形部分在半导体层上施加一个p型而增加一个杂质元素的步骤，以便形成一个p形杂质区；
对象素部分的源布线的表面执行电镀处理操作的步骤；
对端子部分的表面执行电镀处理操作的步骤；
形成第二绝缘薄膜的步骤，该第二绝缘薄膜覆盖象素部分的源布线和端子部分两者；
在第二绝缘薄膜上形成驱动电路的栅布线和源布线的步骤。
在上述半导体设备的结构中，上述象素部分的源布线和端子部分两者都通过使用一种主要包含Cu，Al，Au，Ag，或这些元素的一种合金的材料制造。
另外，在上述半导体设备的结构中，在电镀处理操作步骤，象素部分的源布线通过使用一个布线彼此连接以便成为同样的电势。用于等电势目的的这一连接的布线可以在电镀处理操作执行后用激光切割出来，或者在电镀处理操作执行后同时结合衬底切割出来。
另外，根据本发明，可以通过使用由所有n沟道型TFT构造的NMOS电路形成驱动电路，象素部分的TFT也可以在同样的衬底上使用一个n沟道型TFT形成。
当通过彼此结合n沟道型TFT形成一个NMOS电路时，有两种情况。亦即，如图23A所示，通过彼此结合加强型TFT形成这种NMOS电路(以下称“EEMOS”电路)，而如图23B所示，通过把一个加强型TFT与一个耗尽型TFT结合形成这种NMOS电路(以下称“EDMOS”电路)。
为用不同方式制造加强型TFT和耗尽型TFT，可以在构成一个沟道形成区的半导体上适当添加属于周期表第XV组的一种元素(优选磷)或者属于周期表第XIII组的另一种元素(优选硼)。
另外，在显示面积小的显示装置中，在驱动电路是由用n沟道型TFT制成的NMOS电路形成的情况下，其消耗的功率大于CMOS电路。然而，本发明的发明思想在显示装置的显示面积是大的情况下可以特别高效。因此，无论在具有大屏幕尺寸的桌面型监视器或具有大显示屏幕的电视，对于功率消耗都没有问题。另外，根据本发明的另一方面，所有构成显示衬底上栅极驱动电路和源极驱动电路的薄膜晶体管可以用NMOS电路(亦即n沟道薄膜晶体管)构造，以及在象素部分内的所有薄膜晶体管是n沟道薄膜晶体管。有可能在这些NMOS电路外使用外部连接的IC芯片，特别作为源驱动电路的部分或全部。
在本发明的说明书中公开了具有下述结构的半导体设备：亦即半导体设备装备有TFT，其包含在绝缘表面上形成的半导体层，在半导体层上形成的绝缘薄膜，和在绝缘薄膜上形成的栅极，包括：
装备有第一n沟道型TFT的象素部分具有一个源布线，其表面由具有比栅极低的电阻值的材料薄膜覆盖，而围绕布线用和栅极同样的材料制成；
装备有由第二n沟道型TFT和第三n沟道型TFT构造的电路的驱动电路；
端子部分，其表面覆盖有具有比栅极电阻值低的材料薄膜，而围绕布线用和栅极同样的材料制成。
在上述半导体设备结构中，上述具有低电阻(电阻率)值的材料薄膜包含Cu，Al，Au，Ag，或这些元素的合金。
另外，根据本发明的另一方面，一种半导体设备的特征在于装备有一种TFT的半导体设备，该TFT包含有在一个绝缘表面上形成的半导体层，在该半导体层上形成的绝缘薄膜、和在该绝缘薄膜上形成的栅极，包括：
装备有第一n沟道型TFT的象素部分，该TFT具有源布线，其用电镀处理操作处理；
装备有由第二n沟道型TFT和第三n沟道型TFT构造的电路的驱动电路；
端子部分，其用电镀处理操作处理。
在上述半导体设备结构中，端子部分的表面和象素部分的源布线的表面两者都用一种用主要包含Cu，Al，Au，Ag，或这些元素的一种合金的材料制成的材料制造的薄膜覆盖。
另外，在每一上述半导体设备结构中，端子部分和象素部分的源布线两者都单独地或同时用电镀处理操作处理。
电镀处理的源布线相应于和在与栅极同样步骤得到的电镀处理的布线。
另外，在各半导体设备结构中，电镀处理的源布线相应于用具有比栅极低的电阻值(或电阻率)的材料制成的电镀处理的布线。另外，用具有比栅极低的电阻值的材料制成的布线可以以在薄膜形成后通过使用溅射方法的方式形成，构图这一溅射薄膜。另外的方案可选，该布线可以通过印刷方法形成。当布线通过执行印刷方法形成时，可以减少掩模的总数。
另外，在每一半导体设备结构中，无论EEMOS电路还是EDMOS电路都通过使用第二n沟道型TFT和第三n沟道型TFT形成。
另外，在每一上述半导体设备结构中，第一n沟道型TFT具有一个栅极，和一个与该栅极重叠的沟道形成区，同时沟道形成区的宽度与栅极的宽度相同。
另外，在上述半导体设备结构中，第一n沟道型TFT具有一个具有锥形部分的栅极，一个与栅极重叠的沟道形成区，和一个与栅极部分重叠的杂质区。
另外，在每一上述半导体设备结构中，驱动电路的n沟道型TFT包括一个具有一个锥形部分的栅极，一个与栅极重叠的沟道形成区，和一个与栅极部分重叠的杂质区。另外，第一n沟道型TFT可以具有3个沟道形成区。
另外，在上述半导体设备结构中，在n沟道型TFT的杂质区内的杂质浓度在至少1×1017到1×1018/cm3的一个范围内定义，并包含一个具有浓度梯度的区域。离开沟道形成区的距离增加，杂质浓度也增加。
另外，在每一半导体设备结构中，第一n沟道型TFT优选具有多个沟道形成区。
在本发明的说明书中公开了具有另一种结构的半导体设备：该半导体设备装备有一个TFT，包含有在一个绝缘表面上形成的半导体层，在该半导体层上形成的绝缘薄膜、和在该绝缘薄膜上形成的栅极，包括：
端子部分，至少其部分表面用具有比栅极低的电阻值的材料薄膜覆盖，而围绕该电极用和栅极同样的材料制成。具有低电阻值的这一材料薄膜比栅极的材料的低。
在本发明的说明书中公开了具有另一种结构的半导体设备：该半导体设备装备有一个TFT，包含有在一个绝缘表面上形成的半导体层，在该半导体层上形成的绝缘薄膜、和在该绝缘薄膜上形成的栅极，包括：
端子部分，至少其部分表面用具有比栅极低的电阻值(或电阻率)的材料薄膜覆盖，而围绕该电极用和栅极同样的材料制成；
用具有比栅极低的电阻值的材料薄膜覆盖的布线，而围绕该布线用和栅极同样的材料制成。
另外，在上述半导体设备结构中，该布线相应于源布线。
另外，在各个情况中说明的半导体设备既可以是透射型液晶模块也可以是反射型液晶模块。
此外，为得到上述半导体设备结构，根据本发明的另一方面，一种半导体设备的制造方法的特征在于为这种在绝缘表面上提供有驱动电路、象素部分、和端子部分的制造半导体设备的方法，包括：
在绝缘表面上形成一个半导体层的步骤；
在所述半导体层上形成一个第一绝缘薄膜的步骤；
在第一绝缘薄膜上形成一个第一栅极、象素部分的一个源布线、和端子部分的一个电极的步骤；
能够在半导体层上施加一个n型而增加一个杂质元素的步骤，同时第一栅极用作掩模，以便形成一个n型第一杂质区；
腐蚀第一栅极以便形成一个锥形部分的步骤；
能够通过第一栅极的锥形部分在半导体层上施加一个n型而增加一个杂质元素的步骤，以便形成一个n型第二杂质区；
对象素部分的源布线的表面和端子部分的表面执行电镀处理操作的步骤；
形成覆盖象素部分的源布线和端子部分的第二绝缘薄膜的步骤；
在第二绝缘薄膜上形成驱动电路的栅布线和源布线的步骤。
另外，根据本发明的另一方面，一种半导体设备的制造方法的特征在于为这种在绝缘表面上提供有驱动电路、象素部分、和端子部分的制造半导体设备的方法，包括：
在绝缘表面上形成一个半导体层的步骤；
在所述半导体层上形成一个第一绝缘薄膜的步骤；
在第一绝缘薄膜上形成一个第一栅极、象素部分的一个源布线、和端子部分的一个电极的步骤；
能够在半导体层上施加一个n型而增加一个杂质元素的步骤，同时第一栅极用作掩模，以便形成一个n型第一杂质区；
腐蚀第一栅极以便形成一个锥形部分的步骤；
能够通过第一栅极的锥形部分在半导体层上施加一个n型而增加一个杂质元素的步骤，以便形成一个n型第二杂质区；
对象素部分的源布线的表面执行电镀处理操作的步骤；
对端子部分的表面执行电镀处理操作的步骤；
形成覆盖象素部分的源布线和端子部分的第二绝缘薄膜的步骤；
在第二绝缘薄膜上形成驱动电路的栅布线和源布线的步骤。
在每一上述半导体设备的制造方法中，象素部分的源布线和端子部分两者都使用一种主要包含Cu，Al，Au，Ag，或这些元素的一种合金的材料制造。
另外，在上述半导体设备的制造方法中，在电镀处理操作步骤，象素部分的源布线通过使用一个布线彼此连接以便成为同样的电势。用于等电势目的的这一连接的布线可以在电镀处理操作执行后用激光(CO2激光等)切割出来，或者在电镀处理操作执行后同时结合衬底切割出来。
另外，根据本发明的另一方面，代替n沟道型TFT，可以通过使用p沟道型TFT在同一衬底上形成所有电路。更具体说，组成衬底上的驱动电路和有源矩阵电路的所有薄膜晶体管都可以是p沟道型TFT。
在本发明的说明书中公开了具有另一种结构的半导体设备：亦即该半导体设备装备有一个TFT，包含有在一个绝缘表面上形成的半导体层，在该半导体层上形成的绝缘薄膜、和在该绝缘薄膜上形成的栅极，包括：
装备有第一p沟道型TFT的象素部分具有一个源布线，其表面由具有比栅极低的电阻值的材料薄膜覆盖，而围绕布线用和栅极同样的材料制成；
装备有用第二p沟道型TFT和第三p沟道型TFT构造的电路的驱动电路；
端子部分，其表面覆盖有具有比栅极电阻值低的材料薄膜，而围绕布线用和栅极同样的材料制成。
另外，根据本发明的另一方面，一种半导体设备的特征在于装备有一种TFT的半导体设备，其包含有在一个绝缘表面上形成的半导体层，在该半导体层上形成的绝缘薄膜、和在该绝缘薄膜上形成的栅极，包括：
装备有第一p沟道型TFT的象素部分，具有源布线，其用电镀处理操作处理；
装备有由第二p沟道型TFT和第三p沟道型TFT构造的电路的驱动电路；
端子部分，其用电镀处理操作处理。
在使用上述p沟道型TFT的场合，无论EEMOS电路还是EDMOS电路都通过使用第二p沟道型TFT和第三p沟道型TFT两者构造。
另外本发明不特定限制在TFT的结构上，而可以使用反交错型(inverse stagger)TFT。另外，TFT的激活层，不仅可以使用具有晶体结构的半导体薄膜，而且可以使用具有非晶体结构的半导体薄膜。
本发明的特征在于制造这样的半导体设备，包括：使用具有低电阻值的材料(通常公知Cu，Ag，Au，Cr，Fe，Ni，Pt，或这些元素的合金)电镀处理的源布线；反交错型象素部分的TFT；存储电容器；和端子部分。应该注意，因为随着显示屏幕的尺寸放大象素部分的形状才增加，因此不需要在非象素部分的任何其它部分镀金属薄膜。换句话说，金属薄膜仅可以在象素部分的源布线上进行涂覆处理。
现在参考图33，说明为仅在源布线上涂覆这种金属薄膜的方法。这种布线图案在衬底上形成。相应于为执行涂覆处理操作的电极的涂覆处理电极4805安装在这一布线图案上。连接到在栅极布线侧提供的驱动电路的端子部分4808和连接到在源极布线侧提供的驱动电路的另一个端子部分4809两者都在这一布线图案上形成。如在图33中指示，组成源布线4802的这种图案在这一布线图案上形成。因为要涂覆金属薄膜的部分仅是象素部分4803的源布线4802，因此，组成源布线的这种图案不连接到连接到源布线侧提供的驱动电路的端子部分。注意，参考数字4801指示栅布线；4804，指示玻璃衬底；4806和4807，衬底切割线。
因为涂覆处理操作是通过使用这一布线图案执行的，因此，金属薄膜只可以涂覆在象素部分的源布线上。其结果，甚至当屏幕尺寸放大时，也可以制造能够实现低功耗的这种半导体设备。
另外，根据本发明的一个方面，组成驱动电路的所有薄膜晶体管和在象素部分提供的所有薄膜晶体管都用p沟道薄膜晶体管制造。象素部分的源布线可以用和p沟道薄膜晶体管的栅极的同样的层形成。在这一场合，象素部分和象素电极的栅极线可以在薄膜晶体管上面的同样的层间绝缘薄膜上形成。
此外，根据本发明的另一方面，组成驱动电路的所有薄膜晶体管和在象素部分提供的所有薄膜晶体管都用n沟道薄膜晶体管制造。象素部分的源布线可以用和p沟道薄膜晶体管的栅极的同样的层形成。在这一场合，象素部分和象素电极的栅极布线可以在薄膜晶体管上面的同样的层间绝缘薄膜上形成。
附图说明
图1A-1D是表示根据本发明的一个实施例的一个AM-LCD的制造步骤的示意图；
图2A-2D是表示根据该实施例的该AM-LCD的制造步骤的示意图；
图3A-3B是指示根据该实施例的该AM-LCD的制造步骤的示意图；
图4是表示该AM-LCD的一个象素的上视图的示意图；
图5是表示该AM-LCD的一个象素的上视图的示意图；
图6是指示根据本发明的一个实施例的一个有源矩阵型液晶显示设备的断面结构的示意图；
图7A-7B是表示该有源矩阵型液晶显示设备的端子部分的示意图；
图8A-8C是表示该有源矩阵型液晶显示设备的端子部分的示意图；
图9是表示根据本发明的一个实施例的液晶模块的外部视图的示意图；
图10是表示该液晶模块的上视图的示意图；
图11A-11B是表示该液晶模块的象素部分的断面视图的示意图；
图12是表示该液晶模块的象素部分的断面视图的示意图；
图13A-13C是表示该液晶模块的端子部分的示意图；
图14是表示一个底部栅极型TFT的例子的示意图；
图15是指示根据本发明的象素部分的断面视图的示意图；
图16是指示底部栅极型TFT的掩模146的示意图；
图17是表示该底部栅极型TFT的一个象素的上视图的示意图；
图18A-18D是表示根据本发明的另一个实施例的一个AM-LCD的制造步骤的示意图；
图19A-19C是表示根据该实施例的该AM-LCD的制造步骤的示意图；
图20A-20B是指示根据该实施例的该AM-LCD的制造步骤的示意图；
图21是表示该AM-LCD的一个象素的上视图的示意图；
图22是表示该AM-LCD的一个象素的上视图的示意图；
图23A-23B是表示根据本发明的另一个实施例的NMOS电路的结构的示意图；
图24A-24B是指示根据本发明的另一个实施例的移位寄存器的结构的示意图；
图25是表示激光照射条件的示意图；
图26A-26C是表示根据本发明的另一个实施例的电子装置的例子的示意图；
图27A-27B是指示根据本发明的另一个实施例的电子装置的例子的示意图；
图28A-28C是指示透射型半导体设备的制造步骤的示意图，根据本发明的一个实施例，其中源布线使用“Cu”涂覆；
图29A-29C是指示透射型半导体设备的制造步骤的示意图，根据本发明的该实施例，其中源布线使用“Cu”涂覆；
图30A-30C是指示透射型半导体设备的制造步骤的示意图，根据本发明的该实施例，其中源布线使用“Cu”涂覆；
图31A-31B是指示反射型半导体设备的制造步骤的示意图，根据本发明的另一个实施例，其中源布线使用“Cu”涂覆；
图32是表示透射型半导体设备的一个象素的上视图的示意图；
图33是表示包含透射型半导体设备的源布线的布线图案的示意图；
图34A-34C是指示透射型半导体设备的制造步骤的示意图，根据本发明的一个实施例，其中源布线使用“Cu”涂覆；
图35A-35C是指示透射型半导体设备的制造步骤的示意图，根据本发明的该实施例，其中源布线使用“Cu”涂覆；
图36A-36C是指示透射型半导体设备的制造步骤的示意图，根据本发明的该实施例，其中源布线使用“Cu”涂覆；
图37A-37C是指示根据本发明的一个实施例用沟道停止方式制造的透射型半导体设备的制造步骤的示意图；
图38A-38C是表示根据本发明的该实施例用沟道停止方式制造的透射型半导体设备的制造步骤的示意图；
图39A-39C是表示根据本发明的该实施例用沟道停止方式制造的透射型半导体设备的制造步骤的示意图。
具体实施方式
现在详细说明本发明的各种实施方式。
[实施方式1]
首先，在衬底上制造底层绝缘薄膜后，通过第一光刻步骤的方式制造具有希望形状的半导体层。
接着，形成覆盖半导体层的一个绝缘薄膜(包含栅极绝缘薄膜)。以堆叠层方式在该绝缘薄膜上形成第一导电层和第二导电层。通过第二光刻步骤的方式通过执行第一腐蚀处理操作来处理这些堆叠层薄膜，以便形成由第一导电层和第二导电层制造的栅极、象素部分的源布线和端子部分的电极。应该注意，根据本发明，在最先形成栅极后，在层间绝缘薄膜上制造栅极布线。
接着，当在当前条件下保存在第二光刻步骤制造的抗蚀掩模时，能施加一种“n”型的杂质元素(磷等等)被加到半导体上，然后，以自校准方式形成一个“n”型杂质区(高浓度)。
接着，当在当前条件下保存通过第二光刻步骤方式制造的抗蚀掩模时，通过改变腐蚀条件来执行第二腐蚀处理操作，以便制造具有锥形部分的第一导电层(第一宽度)和第二导电层(第二宽度)。应该注意，第一宽度比第二宽度要宽，由第一导电层和第二导电层组成的这样的电极可以组成一个n沟道型TFT的栅极(第一栅极)。
随后，在去掉抗蚀掩模后，当上述第二导电层被用作掩模时，能施加“n”型的杂质元素通过第一导电层的锥形部分加到半导体层。在这种情况下，当在第二导电层下形成沟道形成区时，杂质区(低浓度)在第一导电层下以杂质浓度逐渐增加的方式形成，同时该杂质区从沟道形成区分离。
之后，有选择地去除锥形部分，以便减少在象素部分内形成的TFT(薄膜晶体管)的截止电流。如图16所示，只有象素部分的栅极的锥形部分可以在掩模覆盖在其上的条件下通过执行干蚀刻处理操作来去除。特别是，锥形部分不能有选择地去除。如图11A-11B所示，当锥形部分不能有选择地去除时，该锥形部分形成三重栅极结构以便优选减少截止电流。
接着，当形成掩模以便覆盖这样的一个区域时，亦即通过一个第三光刻步骤的方式形成一个n沟道型TFT的同时，执行第三掺杂处理操作。在该第三掺杂处理操作中，能施加一种“p”型的杂质元素(硼)加到半导体上以便形成一种“p”型杂质区(高浓度)。
接着，在激活加到各半导体层的杂质元素后，执行电镀处理操作(电解电镀方法)，以便在象素部分的源布线的表面上形成金属薄膜和在端子部分的电极的表面上形成金属薄膜。电镀方法相应于这样的方法，使用该方法通过包含金属离子的水溶液提供一个DC电流，这些金属离子通过电镀方法形成，这样，在阴极表面上形成金属薄膜。当金属要被电镀时，可以使用任何具有低于上述栅极电阻值的材料，比如，铜、银、金、铬、铁、镍、铂或这些金属材料的合金。因为铜的电阻值很低，铜就是作为金属薄膜被用于覆盖本发明的源布线的表面的最佳的金属材料。如前所述，因为象素部分的源布线被具有低电阻值的金属材料覆盖，因此即使当该象素部分的面积增加，象该素部分也能以足够高的速度驱动。
另外，通过执行电镀方法形成的金属薄膜的薄膜厚度可以由操作员通过控制电流密度和时间来适当设置。
在本发明中，在表面上形成的这种金属薄膜也被称为源布线。
随后，执行层间绝缘薄膜的形成，还执行透明导电薄膜的形成。接着，透明导电薄膜通过第四光刻步骤被形成图案以便形成象素电极。接着，通过第五光刻的步骤形成接触孔。在这种情况下，形成到达杂质区的接触孔、到达栅极的另一个接触孔和到达源布线的另一个接触孔。
接着，导电薄膜由具有低电阻值的金属薄膜制造。通过第六光刻步骤的方式形成连接栅极布线、源布线和杂质区的电极和连接象素电极和杂质区的另一个电极。在本发明中，栅极布线通过层间绝缘薄膜中形成的接触孔电连接到到第一栅极或第二栅极。另外，源电极通过层间绝缘薄膜上形成的接触孔电连接到杂质区(源区)。另外，一个连接到一个象素电极的电极通过在层间绝缘薄膜上形成的接触孔电连接到杂质区(漏区)。
如前所述，供有象素部分和驱动电路的衬底元件可以通过执行光刻的步骤总共六次来制造，也就是说使用六张掩模。象素部分包含象素TFT(n沟道TFT)，而驱动电路包含CMOS电路。应该注意，该实施例表示形成透射型显示设备的例子。另外可选的方案是，当使用具有高反射特性的材料作为象素电极时，可以制造反射型显示设备。在形成反射型显示设备的情况下，由于反射电极和栅极布线可以同时形成，所以可以使用五张掩模形成一个元素衬底。
另外，在这一实施例中，当形成栅极时，同时制造象素部分的源布线和端子部分的电极。另外可选的方案是，可以单独制造这些栅极、象素部分的源布线和端子部分的电极。例如，在杂质元素加到各自的半导体层后，可以形成能够保护栅极的绝缘薄膜，可以激活加到各个半导体层的杂质元素，更进一步，可以在执行光刻的步骤同时在该绝缘薄膜上制造象素部分的源布线和端子部分的电极，而这些源布线和终端部分的电极用具有低电阻值的金属材料(材料主要包含典型的金属材料，如铝、银和铜)制造。然后，以上述方式制造的象素部分的源布线和终端部分的电极通过电镀处理操作处理。另外，为了减少掩模的总数，可以通过印刷方法形成象素部分的源布线。
[实施方式2]
首先，在衬底上制造底层绝缘薄膜后，通过第一光刻步骤的方式制造具有希望形状的半导体层。
接着，形成覆盖半导体层的一个绝缘薄膜(包含栅极绝缘薄膜)。以堆叠层方式在该绝缘薄膜上形成第一导电层和第二导电层。通过第二光刻步骤的方式通过执行第一腐蚀处理操作来处理这些堆叠层薄膜，以便形成由第一导电层和第二导电层构成的栅极、象素部分的源布线和端子部分的电极。应该注意，根据本发明，在最先形成栅极后，在层间绝缘薄膜上制造栅极布线。
接着，当在当前条件下保存在第二光刻步骤制造的抗蚀掩模时，能施加一种“n”型的杂质元素(磷等等)被加到半导体上，以便以自校准方式形成一个“n”型杂质区(高浓度)。
接着，当在当前条件下保存通过第二光刻步骤方式制造的抗蚀掩模的同时，通过改变腐蚀条件来执行第二腐蚀处理操作，以便制造具有锥形部分的第一导电层(第一宽度)和第二导电层(第二宽度)。应该注意，第一宽度比第二宽度要宽，和由第一导电层和第二导电层组成的这样的电极可以组成一个n沟道型TFT的栅极(第一栅极)。
随后，当去掉抗蚀掩模后，当上述第二导电层被用作掩模，能施加“n”型的杂质元素通过第一导电层的锥形部分加到半导体层。在这种情况下，当在第二导电层下形成沟道形成区时，杂质区(低浓度)在第一导电层下以杂质浓度逐渐增加的方式形成，同时该杂质区从沟道形成区分离。
之后，有选择性地去除锥形部分，以便减少在象素部分内形成的TFT(薄膜晶体管)的截止电流。如图16所示，只有象素部分的栅极的锥形部分可以在掩模覆盖在其上的条件下通过执行干蚀刻处理操作来去除。特别是，锥形部分可能没有选择地去除。如图11A-11B所示，当锥形部分没有有选择地去除时，该锥形部分形成为三重栅极结构以便优选减少截止电流。
接着，在激活加到各半导体层的杂质元素后，执行电镀处理操作(电解电镀方法)，以便在象素部分的源布线的表面上形成金属薄膜和在端子部分的电极的表面上形成金属薄膜。电镀方法相应于这样的方法，使用该方法通过包含金属离子的水溶液提供一个DC电流，这些金属离子通过电镀方法形成，这样，在阴极表面上形成金属薄膜。当金属要被电镀时，可以使用任何具有低于上述栅极电阻值的材料，比如，铜、银、金、铬、铁、镍、铂或这些金属材料的合金。因为铜的电阻值很低，铜就是作为金属薄膜被用于覆盖本发明的源布线的表面的最佳的金属材料。如前所述，因为象素部分的源布线被具有低电阻值的金属材料覆盖，因此即使当该象素部分的面积增加，该象素部分也能以足够高的速度驱动。
另外，通过执行电镀方法形成的金属薄膜的薄膜厚度可以由操作员通过控制电流密度和时间来适当设置。
在本发明中，在表面上形成的这种金属薄膜也被称为源布线。
随后，执行层间绝缘薄膜的形成，还执行透明导电薄膜的形成。接着，透明导电薄膜通过第三光刻的步骤被形成图案以便形成象素电极。接着，通过第四光刻的步骤形成接触孔。在这种情况下，形成到达杂质区的接触孔、到达栅极的另一个接触孔和到达源布线的另一个接触孔。
接着，导电薄膜由具有低电阻值的金属材料制造。通过第五光刻步骤的方式形成连接栅极布线、源布线和杂质区的电极和互相象素电极和杂质区的另一个电极。在本发明中，栅极布线通过层间绝缘薄膜中形成的接触孔电连接到第一栅极或第二栅极。另外，源电极经由层间绝缘薄膜上形成的接触孔电连接到杂质区(源区)。另外，一个连接到一个象素电极的电极通过在层间绝缘薄膜中形成的接触孔电连接到杂质区(漏区)。
如前所述，供有象素部分和驱动电路的衬底元件可以通过执行光刻的步骤总共五次来制造，也就是说使用五张掩模。象素部分包含象素TFT(n沟道TFT)，而驱动电路包含如图23A所示的EEMOS电路(n沟道TFT)。应该理解，该实施例表示形成透射型显示设备的例子。另外可选的方案是，当使用具有高反射特性的材料作为象素电极时，可以制造反射型显示设备。在形成反射型显示设备的情况下，由于反射电极和栅极布线可以同时形成，所以可以使用四张掩模形成一个元素衬底。
另外，在通过结合增强型MOS电路与消耗型MOS电路来制造如图23B所示EDMOS电路的情况下，在形成导电薄膜之前形成掩模，属于周期表的XV组中的一个元素(优选磷)或者属于周期表的第13元素中的一个元素(优选硼)可以有选择地加到构成沟道形成区的半导体上。在这种情况下，元素衬底可以使用6张掩模形成。
另外，在这一实施例中，当形成栅极时，同时制造象素部分的源布线和端子部分的电极。另外可选的方案是，可以单独制造这些栅极、象素部分的源布线和端子部分的电极。例如，在杂质元素加到各自的半导体层后，可以形成能够保护栅极的绝缘薄膜，可以激活加到各个半导体层的杂质元素，更进一步，可以在执行光刻的步骤同时在该绝缘薄膜上制造象素部分的源布线和端子部分的电极，而这些源布线和端子部分的电极用具有低电阻值的金属材料(材料主要包含典型的金属材料，如铝、银和铜)制造。然后，以上述方式制造的象素部分的源布线和端子部分的电极通过电镀处理操作处理。另外，为了减少掩模的总数，可以通过印刷方法形成象素部分的源布线。
另外，虽然使用p-沟道TFT用作n-沟道TFT，但是所有驱动电路可以用由p-沟道型TFT构成的PMOS电路制造，象素部分的TFT可以用这种p-沟道型TFT形成。
[实施方式3]
现在说明透射型半导体设备，其中在下面解释本发明。
首先，在衬底的整个表面上形成导电薄膜，该导电薄膜通过第一光刻步骤的方式形成希望的形状。
接着，从电镀处理电极4805提供适合电镀处理的电流以便在源布线上电镀金属薄膜。该电镀处理电极4805被连接到源布线上。在这种情况下，因为导电薄膜形成为具有图33所示的形状，因此只在源布线上能通过在衬底上安装电极电镀金属薄膜。
应该理解，在本说明书中表述“金属薄膜”指示Cu、Ag、Au、Cr、Fe、Ni、Pt或这些金属元素的合金。
每一上述制造方法的特性在于，象素部分的源布线通过布线互相连接，以便在上述电镀步骤中成为同一电位。另外，在执行电镀处理操作之后，可以通过使用激光(CO2等)切割出用于连接源布线以便成为同一电位的布线，或者在执行电镀处理操作之后相对于衬底同时切割出来。另外，可以使用这些布线图案形成短路环。
接着，在整个表面上形成绝缘薄膜。以堆叠层方式在绝缘薄膜上形成第一非晶体半导体薄膜和第二非晶体半导体薄膜。第二非晶体半导体薄膜包含一个导电型(要么是“n”型要么是“p”型)杂质元素。腐蚀这些所堆叠的层薄膜的不必要部分以便通过第二光刻步骤的方式去除，然后，形成源电极、栅极和保存(存储)电容器，同时具有希望的形状。
接着，在第二光刻步骤的抗蚀掩模被去除之后，一部分包含一种导电型(要么是“n”型要么是“p”型)杂质元素的第二非晶体半导体薄膜通过第三光刻步骤的方式去除。其后，形成栅极的源区和漏区。
随后，在去除第三光刻步骤的抗蚀掩模后，以下述方式形成第一层间绝缘薄膜，即第一层间绝缘薄膜覆盖源布线、象素部分的TFT、保存电容器和端子部分。
接着，在第一层间绝缘薄膜上形成第二层间绝缘薄膜。第二层间绝缘薄膜由丙烯酸树酯构造的有机绝缘材料制造。其后，通过执行第四光刻步骤形成抗蚀掩模，然后，通过执行干蚀刻处理步骤形成接触孔。在这种情况下，形成到达具有栅极的一个导电型(要么是“n”型要么是“p”型)杂质元素的第二非晶体半导体薄膜的接触孔；形成到达包含保存电容器的一个导电型(要么是“n”型要么是“p”型)杂质元素的第二非晶体半导体薄膜的另一个接触孔；形成到达源布线的另一个接触孔。同时，蚀刻端子部分的不必要的第一层间绝缘薄膜和不必要的第二层间绝缘薄膜，以便形成端子部分。
接着，通过第五光刻步骤的方式形成包含一个导电型(要么是“n”型要么是“p”型)杂质元素的第二非晶体半导体薄膜(漏区)和用于电连接保存电容器的透明象素电极。
随后，形成具有低电阻值的金属材料制造的金属布线。通过第六光刻步骤的方式形成栅极、电极和电连接到端子部分的金属布线。这一电极用于连接包含一个导电型(要么是“n”型要么是“p”型)杂质元素的第二非晶体半导体薄膜到源布线。根据本发明，栅极布线通过在绝缘薄膜中形成的接触孔电连接到第一栅极或第二栅极。另外，源布线通过在绝缘薄膜中形成的接触孔电连接到源布线和包含一个导电型(要么是“n”型要么是“p ”型)杂质元素的第二非晶体半导体薄膜(源区)。另外，象素电极通过在层间绝缘薄膜中形成的接触孔电连接到包含一个导电型(要么是“n”型要么是“p”型)杂质元素的第二非晶体半导体薄膜(漏区)。
如前所述，透射型半导体显示设备可以通过总共六次执行光刻步骤的方式制造。该半导体显示设备由源布线、反交错型象素部分、保存电容器和端子部分组成，该源布线用金属薄膜电镀。
[实施方式4]
现在解释实现本发明的反射型半导体设备。
反射型半导体设备可以通过执行在实施方式3的透射型半导体设备中使用的直到第四光刻步骤同样的制造步骤制造。从执行第五光刻步骤，制造栅布线、用于连接源布线到第二非晶体半导体薄膜(源区)的电极、象素电极和金属布线。第二非晶体半导体薄膜包含一个导电型(要么是“n”型要么是“p”型)杂质元素。金属布线电连接到端子部分。应该注意，作为这一金属布线的材料，优选使用具有高反射特性的金属材料以便组成象素电极。亦即，使用主要包含Al或Ag之一的典型材料。
在上述情况下，由于通过使用类似金属布线的元素形成象素电极，因此当执行第五光刻步骤时，可以同时形成象素电极。
如前所述，反射型半导体显示设备可以通过执行光刻步骤总共五次来制造。该半导体显示设备由用金属薄膜电镀的源布线、反交错型象素部分、保存电容器和端子部分组成。
现在参考下面提到的实施例详细说明使用上述结构的半导体设备。
[实施例1]
在该实施例中，参考图1A到图10说明同时制造象素部分(n-沟道TFT)和TFT(n-沟道TFT和p-沟道TFT)的方法，该方法提供在象素部分的外围上、在同一衬底上提供的驱动电路的CMOS电路。
在该实施例中，使用衬底100，该衬底100由钡硼硅酸盐玻璃(诸如Corning公司生产的#7059玻璃和#1737玻璃)或铝硼硅酸盐玻璃组成。作为衬底100，只要它有透明度，可以使用任何衬底。可以用石英衬底。也可以使用具有耐该实施例的某个处理温度的抗热塑料衬底。
然后，在衬底100上形成由绝缘薄膜如硅氧化物薄膜、硅氮化物薄膜或硅氮氧化物薄膜组成的底层薄膜101。在该实施例中，使用两层结构用作底层薄膜101。但是，也可以使用单一绝缘薄膜或者使用上面的绝缘薄膜的两个或多个绝缘薄膜的迭层。作为底层薄膜101的第一层，使用SiH4、NH3和N2O作为活性气体，通过用等离子体CVD形成硅氮氧化物薄膜101a为10纳米到200纳米的厚度(优选50纳米到100纳米)。在该实施例中，形成具有50纳米厚度的硅氮氧化物薄膜101a(组成比率：Si＝32％，O＝27％，N＝24％和H＝17％)。然后，作为底层薄膜101的第二层，使用SiH4和N2O作为活性气体，通过用等离子体CVD形成硅氮氧化物薄膜101a为50到200纳米的厚度(优选100到150纳米)。在该实施例中，形成具有100纳米厚度的硅氮氧化物薄膜(组成比率：Si＝32％，O＝59％，N＝7％和H＝2％)。
然后，在底层薄膜上形成半导体层102到105。通过用已知方法(溅射、LPCVD、等离子体CVD等)形成具有非晶体结构的半导体薄膜来形成半导体层102到105，这些已知方法实施已知的结晶处理(激光结晶、热结晶或使用催化剂如镍的热结晶)以获取结晶状半导体薄膜和使薄膜形成希望形状的图案。半导体层102到105形成为25到80纳米的厚度(优选，30到60纳米)，关于结晶状半导体薄膜的材料没有特殊限制。然而，优选形成硅或硅锗合金。在该实施例中，等离子体CVD形成55纳米的非晶体硅薄膜，其后，含镍的溶液保留在非晶体硅薄膜上。非晶体硅薄膜被脱氢(在500℃，一个小时)，并经历热结晶(在500℃，4小时)。此外，进行激光退火用于改善结晶，从而形成结晶状硅薄膜。结晶状硅薄膜通过光刻进行图案处理以形成半导体层102到105。
此外，在通过激光结晶制造结晶状半导体薄膜的场合，可以使用脉冲振荡型或连续光透射型受激准分子激光器、YAG激光器和YVO4激光器。当使用这些激光器时，从激光振荡器发射的激光可以通过光学系统被聚光成直线形状，并允许照射到半导体薄膜。由操作人员适当选择结晶条件。然而，当使用受激准分子激光时器，设定脉冲振荡频率为30Hz，激光能量密度设定为100到400mJ/cm2(通常为200到300mJ/cm2)。在使用脉冲振荡YAG激光器的场合，可以使用其第二谐波，脉冲振荡频率可以设定为1到10kHz，激光能量密度可以设定为300到600mJ/cm2(通常为350到500mJ/cm2)。集中在宽度为100到1000微米(例如400微米)直线形状的激光可以在衬底的整个表面上照射，而直线形状激光此时的重叠比率可以设定为80到98％。
然后，形成栅绝缘薄膜106以便覆盖半导体层102到105。栅绝缘薄膜106用含硅的绝缘薄膜通过等离子体CVD或溅射形成，以便具有40到150纳米的厚度。在该实施例中，用等离子体CVD形成具有115纳米厚度的硅氮氧化物薄膜(组成比率：Si＝32％，O＝59％，N＝7％和H＝2％)。不用说，栅绝缘薄膜并不限于硅氮氧化物薄膜，而且可以具有含有另一硅的绝缘薄膜的单层或多层结构。
然后，如图1A所示，在栅绝缘薄膜106上层压第一导电薄膜107a(厚度：20到100纳米)和第二导电薄膜107b(厚度：100到400纳米)。在该实施例中，在其上层压具有30纳米厚度由TaN薄膜制成的第一导电薄膜107a和具有370纳米厚度由W薄膜制成的第二导电薄膜107b。通过在含氮的气氛中使用Ta作为靶溅射形成TaN薄膜。通过使用W作为靶溅射形成W薄膜。也可以通过使用钨六氟乙烷(WF6)的热CVD形成W薄膜。在任何情况下，要求降低电阻以便使用W薄膜作为栅极，希望W薄膜的电阻率是20微欧厘米或更小。可以通过放大其中的晶粒来降低W薄膜的电阻率。但是，在W薄膜中存在有一些杂质元素如氧的情况下，就抑制了结晶，而且W薄膜的电阻率增加。因此，在本实施例中，通过使用高纯度W(纯度：99.9999％或者99.99％)作为靶溅射形成W薄膜，以便在薄膜形成期间在蒸汽阶段时没有杂质可以进入W薄膜，从而可以得到9到20微欧厘米的电阻率。
在该实施例中，第一导电薄膜107a用TaN制成，第二导电薄膜107b用W制成。然而，本发明不限制于此。这两种薄膜都可以用从Ta、W、Ti、Mo、Al、Cu、Cr和Nd中选择的一种元素或者含有该元素作为其主要成分的合金材料或复合材料来形成。也可以使用诸如掺杂有如磷的杂质元素的半导体薄膜的多晶硅薄膜。此外，可以使用以下组合：由钽(Ta)薄膜组成的第一导电薄膜和用钨薄膜制成的第二导电薄膜；用钛氮化物(TiN)薄膜制成的第一导电薄膜和用钨薄膜制成的第二导电薄膜；用钽氮化物(TaN)薄膜制成的第一导电薄膜和用铝薄膜制成的第二导电薄膜；用钽氮化物(TaN)薄膜制成的第一导电薄膜和用铜薄膜制成的第二导电薄膜。
然后，通过光刻形成由抗蚀剂组成的掩模108a到112a，并进行为形成电极和布线的第一腐蚀处理。第一腐蚀处理以第一和第二腐蚀条件进行。在该实施例中，在第一腐蚀条件下，通过感应耦合等离子体(ICP)腐蚀方法进行腐蚀，其中使用CF4、Cl2、O2作为腐蚀气体(流动速率：25/25/10(sccm))、以对线圈形电极提供的500W的RF功率(13.56MHZ)在1Pa的气压下产生等离子体。作为腐蚀气体，可以适当使用诸如Cl2、BCl3、SiCl4、和CCl4的氯型气体或诸如CF4、SF6、和NF3的氟气体或O2。这里，使用由松下电气工业有限责任公司生产的ICP的干腐蚀装置(型号E645-ICP)。还对衬底侧提供150W的RF功率(13.56MHZ)取样阶段，从而对其施加基本上为负的自偏置电压。在第一腐蚀条件下，腐蚀W薄膜，并使第一导电层的端部形成锥形。在该第一腐蚀条件下，对于W的腐蚀速率为200.39纳米/分，对于TaN的腐蚀速率是80.32纳米/分，W对TaN的选择比率约为2.5。此外，在第一腐蚀条件下，W的锥形角约为26°。
之后，不去掉用抗蚀剂制成的掩模108a到112a，在第二腐蚀条件下进行大约30秒的腐蚀，其中，使用CF4和Cl2作为腐蚀气体(流动速率：30/30(sccm))、以对线圈形电极提供的500W的RF功率(13.56MHZ)在1Pa的气压下产生等离子体。还对衬底侧提供20W的RF功率(13.56MHZ)(取样阶段)，从而对其提供基本负的自偏置电压。在第二腐蚀条件下，使用CF4和Cl2的混合物作为腐蚀气体，把W薄膜和TaN薄膜腐蚀到同样程度。在第二腐蚀条件下，对于W的腐蚀速率为58.97纳米/分，对于TaN的腐蚀速率是66.43纳米/分。为进行腐蚀同时不在栅极绝缘膜上留下任何残渣，可以增加大约10到20％的腐蚀时间。
根据第一腐蚀处理，通过适当规定抗蚀掩模的形状，第一导电层和第二导电层的端部由于施加到衬底侧的偏置电压的效应形成锥形。锥形部分的角度可以为15到45°。
这样，通过第一腐蚀处理形成由第一导电层和第二导电层组成的具有第一形状的导电层113到117(第一导电层113a到117a和第二导电层113b到117b)(图1B)。在沟道长度方向上的第一导电层的宽度相应于在上述实施方式中表示的第一宽度。虽然没有表示出来，但是绝缘薄膜106的区域将是栅极绝缘薄膜，未用具有第一形状的导电层113到117覆盖，腐蚀大约10到20纳米薄。
不去掉抗蚀掩模，进行第一掺杂处理，从而把一种提供n型的杂质元素加到半导体层上(图1C)。可以通过离子掺杂或离子植入进行掺杂处理。离子掺杂在掺杂剂量在1×1013到5×1015/cm2和60到100keV的加速电压(acceleration voltage)的条件下进行。在该实施例中，在掺杂剂量在1.5×1015/cm2和80keV加速电压下进行掺杂。作为提供n型的杂质元素，使用属于第XV族，通常是磷(P)或砷(As)的一种元素。这里，使用磷(P)。在这种情况下，导电层113到116相对于提供n型的杂质元素用作掩模，从而以自校准方式形成高浓度杂质区118到121。传递n型的杂质元素以1×1020到1×1021/cm3的浓度加到高浓度杂质区118到121。
然后，不去掉抗蚀掩模，进行第二腐蚀处理。这里，使用SF6、Cl2和O2作为腐蚀气体(流动速率：24/12/24(sccm))，以对线圈形电极提供的700W的RF功率(13.56MHZ)在1.3Pa的气压下进行腐蚀，从而产生等离子体。还对衬底侧提供10W的RF功率(13.56MHZ)(取样阶段)，从而对其施加基本负的自偏置电压。在第二腐蚀处理中，对于W的腐蚀速率为227.3纳米/分，对于TaN的腐蚀速率是32.1纳米/分，W对TaN的选择比率是7.1。对于作为绝缘薄膜106的SiON的腐蚀速率为33.7纳米/分。在使用SF6作为腐蚀气体的场合，相对于绝缘薄膜106的选择比率高，以便抑制薄膜厚度的减小。
第二导电层(W)的锥形角度在第二腐蚀处理中成为70°。此外，在第二腐蚀处理中，形成第二导电层122b到126b。另一方面，剧烈腐蚀第一导电层以形成第一导电层122a到126a。另外，通过第二腐蚀处理将抗蚀剂108a至112a的掩膜的形状交换到抗蚀剂108b至112b的掩膜中(图1D)。虽然未示出，实际上，第一导电层的宽度与在第二腐蚀处理前的状态相比窄了大约0.15微米(亦即在总的布线宽度上大约为0.3微米)。此外，第二导电层在沟道长度方向上的宽度相应于在实施方式中所示的第二宽度。
由第一导电层122a和第二导电层122b形成的电极成为在下述步骤中形成的CMOS电路的n沟道TFT型栅极。由第一导电层125a和第二导电层125b形成的电极成为以下述步骤形成的保存电容器的电极。
在第二腐蚀处理中还可以使用SF4、Cl2和O2作为腐蚀气体。在这一场合，可以通过在流动速率为25/25/10(sccm)下，以对线圈形电极提供的500W的RF功率(13.56MHZ)在1Pa的气压下产生等离子体而进行腐蚀。还对衬底侧提供20W的RF功率(13.56MHZ)(取样阶段)，从而对其提供基本负的自偏置电压。在使用SF4、Cl2和O2的场合，对于W的腐蚀速率为124.62纳米/分，对于TaN的腐蚀速率是20.67纳米/分，W对TaN的选择比率是6.05。这样，W薄膜被有选择地腐蚀。此外，在这一场合，绝缘薄膜106的区域没有用具有第一形状的导电层122到126覆盖，腐蚀大约50纳米薄。
然后，在去掉抗蚀掩模后，进行第二掺杂处理以获得在图2A中所示状态。使用第二导电层122b到125b作为掩模相对于杂质元素进行掺杂，使得杂质元素加到在第一导电层的锥形部分下面的半导体层。在该实施例中，使用磷(P)作为杂质元素，并且在掺杂剂量在1.5×1014/cm2、90keV加速电压、离子电流密度0.5微安/cm2、5％磷化氢(PH3)稀释的气体、和流动速率30sccm的掺杂条件下进行等离子体掺杂。这样，形成低浓度杂质区127到136，以便以自校准方式与第一导电层重叠。加到低浓度杂质区127到136的磷(P)的浓度是1×1017到1×1019/cm2，而低浓度杂质区127到136具有按照第一导电层的锥形部分的厚度的浓度梯度。在与第一导电层的锥形部分重叠的半导体层中，杂质浓度(P浓度)从第一导电层的锥形部分的末端向内逐渐减少。更具体说，在第二掺杂处理中，形成浓度分布。此外，一种杂质也加到高浓度杂质区118到121以形成高浓度杂质区137到145。
在该实施例中，锥形部分的宽度(在沟道长度方向上)优选至少0.5微米或更高到1.5微米到2微米的范围。因此，虽然受厚度的影响，但是在具有浓度梯度的低浓度杂质区的沟道长度方向上的宽度也不超过1.5微米到2微米的范围。这里，虽然高浓度杂质区和低浓度杂质区分开表示，但是实际上其间没有明显的边界，而形成具有浓度梯度的区域。相似地，在沟道形成区和低浓度杂质区之间也没有明显的边界。
然后，象素部分94以外的区域由掩模146覆盖和进行第三腐蚀处理。对掩模146可以使用金属板、玻璃板、陶瓷板和陶瓷玻璃板。掩模146的俯视图示于图16。在第三腐蚀处理中，未与掩模146重叠的第一导电层的锥形部分有选择地进行干腐蚀，以去除与半导体层的杂质区重叠的区域。使用ICP腐蚀装置进行第三腐蚀处理，作为腐蚀气体，使用对W具有高选择比率的Cl3。在该实施例中，腐蚀进行30秒，通过使用流动速率为80(sccm)的Cl3，以对线圈形电极提供的350W的RF功率(13.56MHZ)在1.2Pa的气压下产生等离子体进行。还对衬底侧提供50W的RF功率(13.56MHZ)(取样阶段)，从而对其施加基本负的自偏置电压。在第三腐蚀中，形成第一导电层124c到126c(图2B)。
在该实施例中示出进行第三腐蚀处理的一个例子。如果没有需要进行时不进行第三腐蚀处理。
接着，要成为n沟道TFT的活性层的半导体层用由第三光刻形成的抗蚀掩模147覆盖。在这一条件下，进行第三掺杂处理。在第三掺杂处理中，形成p型杂质区148到150(高浓度杂质区和低浓度杂质区)，其中，提供与上述导电性(n型)相反的导电性(n型)的杂质元素加到要成为p沟道TFT的活性层的半导体层上。因为该半导体层通过允许杂质元素穿过锥形部分用杂质元素掺杂，因此p型低浓度杂质区具有相似于n型低浓度杂质区的浓度梯度(图2C)。使用第一导电层作为对杂质元素的掩模，增加提供p型的杂质元素以形成p型杂质区148到150。在该实施例中，使用乙硼烷(B2H6)通过离子掺杂形成p型杂质区148到150。在第一和第二掺杂处理中，把磷以不同浓度加到杂质区。然而，通过进行掺杂处理以便硼的浓度在任一区内成为2×1020到2×1021/cm3，从而它们作为p沟道TFT的源区和漏区。这样没有问题。
此外，在使用防止在第二腐蚀处理中薄膜厚度减小的条件的场合(例如，在使用SF6作为腐蚀气体的场合)，为了方便硼的掺杂，为使绝缘薄膜106变薄的腐蚀(使用CHF3气体的活性离子腐蚀RIE))可以在第三掺杂处理前进行。
然后，如图2D所示，激活加到每一半导体层的杂质元素。使用退火炉通过热退火进行该激活。可以在具有氧浓度1ppm或更少、优选0.1ppm或更少的氮气氛中在400℃到700℃下进行热退火，通常在500℃到550℃。在该实施例中，在550℃下热处理4小时进行激活。代替热退火，可以应用激光退火或快速热退火(RTA)。
虽然在图中未示出，但是杂质元素通过激活处理被扩散，从而几乎完全消除在n型杂质区(低浓度)与杂质区(高浓度)之间的边界。
在该实施例中，在和上述激活的同时，在结晶期间用作催化剂的镍在包含高浓度磷的杂质区被吸收，从而减少在主要是沟道形成区的半导体层中的镍浓度。在具有如此产生的沟道形成区的TFT中，截止电流值减少，而结晶性也满意。因此，获得高电场效应迁移性，并且能达到满意的特性。
接着，在氢气氛中实施热处理以氢化半导体层。等离子体氢化(使用等离子体激励的氢气)可以被用作氢化的另一种方法。
在使用激光退火作为激励的情况下，希望在上述氢化后辐射激光，如受激准分子激光器和YAG激光器。
接着，对于象素部分403的源布线126的表面和端子部分的电极表面执行电镀处理操作。图7A表示在执行电镀处理操作后端子部分的俯视图，图7B表示其断面图。在图7A到7B中，参考号码400表示端子部分，参考号码401表示连接到外部端子的电极。另外，为简单解释起见，图7A到7B表示在驱动电路部分402中提供的一个TFT，在象素部分403中只指示一个源布线126。在该实施例中，通过使用铜电镀液体(由EEJA制造：”MICROFAB Cu2200”)执行电镀处理操作。如图10中一个例子所示，当执行这一电镀处理操作时，无论是源布线还是要被电镀的电极，都通过采用伪图案互相连接以便成为同一电位。当衬底在下一步骤中被切割时，切割出相邻的电极以便互相分离。另外可选择的是，通过使用伪图案来形成短路环。
接着，形成能够覆盖象素部分的源布线的第一层间绝缘薄膜155。作为该第一层间绝缘薄膜155，可以使用主要含硅的无机绝缘薄膜。
接着，在第一层间绝缘薄膜155上形成用有机绝缘材料制成的第二层间绝缘薄膜156。在该实施例中，形成厚度为1.6微米的丙烯酸树酯。
接着，由透明导电薄膜制成的象素电极170通过采用光掩膜在第二层间绝缘薄膜上形成图案。作为组成象素电极170的透明导电薄膜，可以使用例如ITO(铟氧化物和锡氧化物制成的合金)、铟氧化物和锌氧化物制成的合金(In2O3-ZnO)、锌氧化物(ZnO)和类似物。
然后，当通过使用光掩膜有选择地腐蚀第二绝缘薄膜时，形成到达各杂质区(137、138、148、149、151、153、150)的接触孔；形成到达象素部分的源布线126的另一个接触孔；形成到达栅极124的另一个接触孔；另外，形成到达电极125b的另一个接触孔。
接着形成电连接到各杂质区(137，138，149，148)的电极157到160和驱动电路的源布线；形成电连接到杂质区150和杂质区153的电极169和163；形成电连接组成一个源区的杂质区151到象素部分的源布线126的电极(连接电极)161；形成电连接到栅极124的栅极布线162；还形成电连接到电极125b的电容器布线。
另外，象素电极170通过一个与该象素电极170接触并重叠的电极163电连接到象素TFT 206的杂质区153。另外，象素电极170通过一个与象素电极147接触并与之重叠的另一电极169电连接到保存电容器207的杂质区150。
另外，在该实施例中，表示出这样的例子，电极169和163在象素电极形成后形成。另外可选择的方案是，形成接触孔和形成电极，之后，用透明导电薄膜制造的象素电极可以采用使该象素电极与该电极重叠的方式形成。
另外，把能够施加p型的杂质元素加到各杂质区135，136，144，145，它们可以用作保存电容器207的电极。保存电容器207由连接到电容器布线的电极125a和125b，和半导体层形成，同时使用绝缘薄膜106作为介电元件。
当执行上述制造方法时，驱动电路201和象素部分205两者都可以在同一衬底上形成。驱动电路201包含用n沟道型TFT 203和p沟道型TFT 204构造的CMOS电路202。象素部分205包含用n沟道TFT和保存电容器207制成的象素TFT 206(参见图3B)。应该注意，为方便起见，这种衬底在本说明书中称为“有源矩阵衬底”。
图5是指示在本实施例中制造的有源矩阵衬底的象素部分的俯视图。应该注意，在图3B中表示的同样的参考号码用于在图4和图5中指示同样的或类似元件的参考号码。在图3B中的点线A-A’相应于沿图4中点线A-A’取的断面视图。在图3B中表示的点线B-B’相应于沿图5中点线B-B’取的断面视图。另外，图4是刚刚在象素的源布线126形成后得到的有源矩阵衬底的俯视图。
该实施例的象素结构以这种方式制造，即当不使用一个黑矩阵时，安排象素电极170的一个边缘部分与源布线126重叠，以便屏蔽在象素电极之间的空间。
另外，根据在该实施例中表示的步骤，制造有源矩阵衬底所需要的光掩膜的总数目为6。
现在说明从由上述方法得到的该有源矩阵衬底制造有源矩阵型液晶显示设备的步骤。图6用来解释这一制造步骤。
在得到在图3B的条件下形成的有源矩阵衬底后，在图3B的该有源矩阵衬底上形成一个定向薄膜301，然后，通过擦处理操作处理得到的有源矩阵衬底。还应该注意，在该实施例中，在定向薄膜301形成前，通过在有机树脂薄膜诸如丙烯酸树脂薄膜上形成图案在希望的位置形成一个具有圆柱形状的垫片，以便维持该衬底的间隔。另外可选，在衬底的整个表面上可分布具有球面形状的垫片以代替圆柱形垫片。
接着，准备一个对立的衬底300。在该对立的衬底上提供一个彩色滤光片。在该彩色滤光片中，相应于每一象素安排一个彩色层302和一个光屏蔽层303。提供一个能够覆盖该彩色滤光片和光屏蔽层的消光薄膜304。接着，在该消光薄膜304上在象素位置形成用透明导电薄膜制造的对立电极305，在该对立衬底的整个表面上形成另一个定向薄膜306，然后，通过擦处理操作处理产生的衬底。
然后，使用密封材料307把象素部分和驱动电路在其上形成的有源矩阵衬底和对立衬底300两者粘接到一起。当在密封材料307中混合有填充物时，这两个衬底彼此粘接而由该填充物和圆柱形垫片维持均匀的间隔。之后，在这两个衬底之间注射液晶材料308以便使用密封剂(未示出)完全密封这些衬底。作为液晶材料308，可以使用已知液晶材料。然后，把有源矩阵衬底或对立衬底都切割出来以便形成希望的形状。在这种情况下，切割出为执行电镀处理操作而提供的虚图案。
图8A是有源矩阵液晶显示设备在被切割后的俯视图，图8B是该液晶显示设备沿点线D-D’取的断面视图。在图8A-8C中，参考号码400表示端子部分，参考号码401指示一个连接到外部端子的电极。另外，为简单起见，表示出驱动电路部分402的一个TFT和在图8A-8C中的象素部分中只表示出源布线126。另外，电极401电连接到布线157到160。在端子部分40中，暴露出用电镀处理操作处理的电极401的部分，并形成透明导电薄膜404。
此外，通过使用这一领域公知的技术适当提供极化板309或类似物体。然后，通过使用已知技术在端子部分内把FPC粘接到暴露的部分。图8C指示在FPC 405粘在上面后的液晶显示设备的断面视图。
现在参考图9的俯视图，说明根据上述方式制造的液晶显示模块的结构。应该注意，在图6中表示的同样的参考号码用来指示图9中同样的部件。
在图9所示液晶模块的俯视图中，这种有源矩阵衬底通过密封材料370粘接到对立衬底300上，在这里提供彩色滤光片。在该有源矩阵衬底上，有形成的象素部分、驱动电路、用于粘接FPC(柔性印刷电路)321的外部输入端子319、用于连接外部输入端子到各电路的输入部分的布线320。
在对立衬底侧以下述方式提供一个光屏蔽层303a，使得该光屏蔽层303a与栅极布线侧驱动电路201a重叠。在对立衬底侧以下述方式提供另一个光屏蔽层303b，使得该光屏蔽层303a与源布线侧驱动电路201b重叠。另外，在象素部分205的对立衬底侧提供的彩色滤光片302中，光屏蔽层和用红(R)色、绿(G)色、和兰(B)色制成的彩色层相应于各象素提供。当液晶模块在其上实际显示一个图像时，由红(R)色彩色层、绿(G)色彩色层、和兰(B)色彩色层构成的3种颜色形成彩色表示。这样假定，各种颜色的这些颜色层可以任意排列。
在这种场合，在对立衬底上提供彩色滤光片以便实现彩色显示方式，但是本发明不限于此。当制造一个有源矩阵衬底时，可以在该有源矩阵衬底上形成一个彩色滤光片。
另外，在彩色滤光片内的相邻象素之间提供光屏蔽层303，以便屏蔽在非显示区域的位置的光。另外可选，还可以在能够覆盖驱动电路的区域提供光屏蔽层。另外可选，因为能够覆盖驱动电路的区域当在相继阶段作为电子器具的显示单元组装液晶显示设备时由盖覆盖，因此这种光屏蔽层可以不专门提供。另外，当制造有源矩阵衬底时，可以在该有源矩阵衬底上形成光屏蔽层。
另外，由基薄膜和布线组成的FPC 321使用各向异性的导电树脂粘接到外部输入端子。此外，该FPC 321进一步用加强板加固，以便加强机械强度。
另外，在该例中，所有驱动电路在衬底上形成。另外可选，在驱动电路的一部分使用几个集成电路。
以上述方式制造的液晶模块可以用作各种电器的显示单元。当组装该液晶模块时，提供一个背光310和一个导光板311，后者用盖312覆盖，可以实现在图6中指示的有源矩阵型液晶显示设备。还应该注意，盖312使用粘接剂和有机树脂粘接到液晶显示模块上。另外，当把衬底粘接到对立衬底上时，衬底和对立衬底两者都可以由一个框围绕，在衬底和该框之间的空间用有机树脂填充，以便把该衬底粘接到该框上。
[实施例2]
本发明的特征在于，象素部分的源布线以与驱动电路的源布线不同的步骤形成。在该实施例中，参考图10解释与现有技术不同的点。应该理解，在图10中，为简单起见，只显示出象素部分的3条源布线91，3条栅极布线92。另外，象素部分的源布线91用彼此平行的带形制成，这些源布线91之间的间隔等于象素间距。
还应该注意，图10是用于实现数字驱动的模块结构。在该实施例中，该模块结构包含源侧驱动电路93，象素部分94，和栅极侧驱动电路95。还应该注意，表述“驱动电路”意指这种一般术语包含栅极侧驱动电路和源侧驱动电路。
源侧驱动电路提供有移位寄存器93a、锁存(A)93b、锁存(B)93c、D/A转换器93d、和缓冲器93e。另外，栅极侧驱动电路提供有移位寄存器95a、电平转换器95b、和缓冲器95c。另外，如果需要的话，可以在锁存(B)93c和D/A转换器93d之间提供电平转换器电路。
另外，在该实施例中，如图10所示，在源侧驱动电路93和象素部分94之间提供一个接触部分。这是因为源侧驱动电路的源布线和象素部分的源布线91在不同的处理中形成。根据本发明，象素部分的源布线根据与源侧驱动电路的源布线的处理不同的处理形成，以便相对于使用和栅极同样材料的布线执行电镀处理操作，然后，用具有低电阻值的材料覆盖电镀的布线。
另外，为执行电镀处理操作，象素部分的所有源布线都使用一种布线模式以下述方式彼此连接，使得所有这些源布线都成为等电位，并提供一个为执行电镀处理操作的电极96。另外，端子部分相似地使用一种布线图案彼此连接，并提供一个为执行电镀处理操作的电极。在图10中，用于执行电镀处理操作的电极分别提供。另外可选择的方案是，当用布线图案连接源布线时，可以用单一电极一次用电镀处理操作处理所连接的源布线。另外，在图10中表示的点线组成衬底的切割线97，指示一个在执行电镀处理操作后进行切割的位置。
另外，象素部分94包含多个象素，在这些多个象素内提供TFT元件。另外，在象素部分94中，提供有大量连接到栅极侧驱动电路的栅极布线，它们彼此平行。另外，优选用具有低电阻值的材料覆盖端子部分，同时应用和栅极同样的材料对电极执行电镀处理操作。
另外可选择的方案是，也可以在栅极侧驱动电路95的相反侧提供栅极侧驱动电路，同时夹有象素部分94。
另外，在以模拟方式驱动驱动电路的场合，代替锁存电路可以提供一个采样电路。
还应该注意，实施例2可以与实施例1结合。
[实施例3]
在实施例1中，指示这样一个例子。亦即，有选择地腐蚀掉锥形部分。在这一实施例3中，不执行腐蚀处理操作。应该理解，因为只有该实施例3的象素部分与实施例1不同，因此在图11A-11B中只指示出这种象素部分。
实施例3是这样一个例子，即不执行实施例1的图2B中的第三腐蚀处理操作。在图11A中，象素TFT 709的栅极形成用透明导电薄膜组成的象素电极700。
在图11A中，栅极的结构与实施例1的栅极的结构不同，第一导电层707和708具有锥形部分。作为结果，第一导电层707与杂质区重叠，同时夹有绝缘薄膜。
应该注意，具有锥形部分的第一导电层707和708相应于实施例1的第一导电层124a。注意，参考号码701指示源布线，720，指示栅极布线。
另外，图11B表示这样一个例子，即产生的液晶模块用3重栅极结构制成。在图11B中，第一导电层804与杂质区803和805重叠，同时夹有绝缘薄膜。另外，第一导电层807与杂质区806和808重叠，同时夹有绝缘薄膜，第一导电层810与杂质区809和811重叠，同时夹有绝缘薄膜。注意，参考号码801指示源布线(通过涂覆处理)，820，指示栅极布线。
因为在实施例3中使用3重栅极结构，因此可以减小截止电流。另外，因为栅极的宽度窄例如1.5微米，所以可以进一步减小截止电流。
还应该注意，该实施例3可以自由地与实施例1或实施例2之一结合。
[实施例4]
实施例1表示这样一个例子，即形成用于透射型液晶显示设备的有源矩阵衬底。实施例4指示一个反射型液晶显示设备的例子。应该理解，因为实施例4只有象素部分与实施例1不同，  因此在图12中只指示出这种象素部分。
作为衬底，可以使用玻璃衬底、石英衬底、和塑料衬底。此外，该实施例4相应于反射型液晶显示设备，因此没有特定限制。例如，可以另外选择使用硅衬底、金属衬底或在其表面上形成绝缘薄膜的不锈钢衬底。
图12是这样一个例子，当按照实施例1执行电镀处理操作以便得到源布线1401时，在第二层间绝缘薄膜形成后，使用光掩膜在得到的衬底上形成图案以便形成接触孔，然后，形成各电极、栅极布线、和象素电极1406。象素电极1406电连接到杂质区1405。作为这些电极和象素电极1406的材料，可以使用具有高反射特性的材料，例如，可以使用主要包含Al(铝)或Ag(银)的薄膜或这些材料的堆叠层薄膜。在图12中，象素TFT 1402具有一个双重栅极结构，还有两组沟道形成区。这些沟道形成区彼此重叠，同时夹有栅极电极1403和1404和绝缘薄膜。注意，参考号码1420指示栅极布线。
根据制造图12结构的方法，因为象素电极和栅极布线可以同时制造，因此制造有源矩阵衬底需要的光掩膜的总数目可以减少到5。
[实施例5]
图13A-13C表示实施例5的一个例子，其中，源布线通过在与实施例1不同的步骤形成。
图13A表示这样一个例子，在象素部分911的源布线903用电镀处理操作处理后，形成一个层间绝缘薄膜，并在该层间绝缘薄膜上形成一个接触孔，之后，使用电镀处理操作处理端子部分900。
首先，和在形成驱动电路部分910的栅极902同样的步骤形成端子部分900的电极901。和在形成该电极同样的步骤形成源电极903。首先使用电镀处理操作选择性地只处理象素部分911的源布线903。接着，形成层间绝缘薄膜并形成一个接触孔。当形成该接触孔时，暴露端子部分900的电极901的一部分。接着，使用电镀处理操作只处理端子部分900的电极901的这样的暴露区，以便形成电镀的薄膜904。之后，形成引出布线、源布线、和漏极布线。随后，可以根据实施例1的后续的步骤形成图13A所示结构。
应该注意，对在半导体层中包含的杂质元素的激活可以优选在形成电镀的薄膜904之前执行。注意，参考号码920指示一个FPC。
另外，相似于实施例1，当执行电镀处理操作时，以下述方式通过使用伪图案互相连接要电镀的布线和电极，使得这些布线或电极的电位彼此相等。当在后面的步骤切割衬底时，切割共有电极以便彼此分开。另外可选使用这些伪图案形成短路环。
图13B指示这样一个例子，即电镀处理操作以和图13A的步骤不同的步骤执行。该实施例相应于这样一个例子，即当形成栅极11002时，不同时形成源布线11003。
在形成能够保护栅极11002的绝缘薄膜后，当加到各半导体层的杂质元素被激活时，象素部分11011的源布线11003和端子部分11000的电极11001两者通过执行光刻步骤同时在绝缘薄膜上形成。该布线和电极用具有低电阻值的金属材料制成(通常公知的主要包含铝，银，和铜的金属材料)。如前所述，因为象素部分11011的源布线11003通过使用这种具有低电阻值的金属材料形成，因此，即使当象素部分的面积增加，也可以足够驱动液晶显示模块。另外，为减少掩模总数，可以通过印刷方法的方式形成源布线。
接着，当执行电镀处理操作(电解电镀方法)时，在象素部分11011的源布线11003的表面和端子部分11000的电极11001的表面形成金属薄膜。随后，可以根据实施例1的后继步骤形成图13B中所示的结构。
图13C指示这样一个例子，即以和图13A所示步骤不同的步骤形成源布线。注意，参考号码11020指示一个FPC。
在该实施例中，通过执行印刷方法形成源布线。形成一个导电层以便改善象素部分11032的源布线11033的定位精度。
在该实施例中，在和形成栅极的步骤同样的步骤形成导电层。接着，当栅极未被绝缘薄膜覆盖时，激活杂质元素。作为激活处理，例如，因为热退火操作是在惰性气体内减少的气压下执行的，所以由于导电层的氧化可以抑制栅极具有高电阻值。随后，使用印刷方法形成源布线，以便在导电层之间嵌入空间。另外，因为导电层沿源布线形成，因此可以避免在印刷方法(屏蔽印刷方法)(screen printingamethod)中可能出现的断线。随后，可以根据实施例1的后继步骤形成图13C中所示结构。注意，在图13C中，参考号码11030指示端子部分，11031，驱动电路部分；而11034，FPC。
如下执行屏蔽印刷方法：例如，当使用具有希望图案的开孔的板作为掩模时，与金属粒子(Ag，Al等)混合的糊状物(稀释液体)或者墨从相应于要印刷的部件的一个衬底的开孔中形成。之后，热烧结生成的衬底，使得形成具有希望图案的布线。因为这种屏蔽印刷方法成本相对较低，并可以应用于大的面积，因此这一屏蔽印刷方法可能适合用于本发明。
另外可以选择的方案是，代替屏蔽印刷方法，使用一个转动鼓的活版(凸版)印刷方法、凹版印刷方法、和各种胶印方法可以应用到本发明。
可以通过执行上面解释的各种方法形成象素部分的源布线。
还应该注意，实施例5可以自由地与上述实施例1-4中的任何一个结合。
[实施例6]
在实施例1中，表示出一个具有顶栅极结构的TFT的例子。然而，本发明不限于这一TFT结构。在该实施例中，图14指示具有底栅极结构的一个象素TFT 1502的例子。
首先，在衬底上形成栅极1503和源布线后，形成栅极绝缘薄膜。接着，以使半导体薄膜与栅极1503重叠同时夹有栅极绝缘薄膜的方式形成半导体薄膜。接着在组成沟道形成区的半导体薄膜的部分上面有选择地形成一个绝缘层，然后执行掺杂操作。随后，在执行激活处理操作后，有选择地去除半导体薄膜和栅极绝缘薄膜。此时，去除覆盖源布线的绝缘薄膜，以便暴露该源布线的表面。接着，用电镀处理操作处理源布线的表面，使得形成具有低电阻值的源布线1501。
接着，形成层间绝缘薄膜，形成用ITO制成的象素电极1504，然后形成接触孔。接着形成连接象素TFT 1502的源区到源布线的1501的电极；形成连接到栅电极的栅极布线1520；形成连接象素TFT 1502的耗尽区到象素电极1504的另一个电极。
还应该注意，本实施例6可以与上述实施例1到5中任何一个自由结合。
[实施例7]
图15指示源布线以与实施例1所示步骤不同的步骤形成的一个例子。
图15是这样一个例子，即在层间绝缘薄膜形成后，在该层间绝缘薄膜上形成用ITO制造的象素电极1600，然后形成源布线1601。
在该实施例中，当用屏蔽印刷方法形成源布线1601时，提供一个连接电极1621，使用它来连接源布线1601到象素TFT 1602的源区。
如下执行屏蔽印刷方法：例如，当使用一个具有希望图案的开孔的板作为掩模时，与金属粒子(Ag，Al等)混合的糊状物(稀释液体)或者墨从相应于要印刷的部件的一个衬底的开孔中形成。之后，热烧结生成的衬底，使得形成具有希望图案的布线。因为这种屏蔽印刷方法成本相对较低，并可以应用于大的面积，因此这一屏蔽印刷方法可以适合用于本发明。
另外可以选择的方案是，代替屏蔽印刷方法，使用一个转动鼓的活版(凸版)印刷方法、凹版印刷方法、和各种胶印方法可以应用到本发明。
在该实施例中，当源布线1601用铜制成时，连接电极1621和栅极布线1621两者都用这种3层堆叠层Ti/Al/Ti形成。
还应该注意，本实施例7可以自由地与上述实施例1-4中的任何一个结合。
[实施例8]
图17表示在液晶显示模块用在该实施例8中的3重栅极结构构造的场合的一个象素的俯视图的例子。
在图17中，参考号码1201指示一个半导体层，参考号码1202指示栅电极，参考号码1203表示一个电容电极，参考号码1204表示源布线，参考号码1205指示栅极布线。另外，参考号码1206指示电容布线，参考号码1207表示连接半导体层到源布线的一个电极，参考号码1209指示一个象素电极，参考号码1208表示连接半导体层到象素电极的一个电极。
在该实施例中，栅极1202和电容电极1203两者都在覆盖半导体层1201的绝缘薄膜上在同一步骤形成。源布线1204在和这些电极同样的步骤或不同的步骤形成。在该实施例中，在一种杂质元素加到半导体层和该所加的杂质元素被激活后，在一个不同的步骤在栅极绝缘薄膜上形成布线，并且其表面用电镀处理操作处理以便降低该布线的电阻值。另外，在该实施例中，栅极1205、电容电极1206、在覆盖栅极1202的层间绝缘薄膜上的电极1207和1208、源布线1204、电容布线1203在同样的步骤形成。另外，以这种方式提供电极1208，使得该电极1208与象素电极1209的一部分接触并与该部分重叠。象素电极1209用在层间绝缘薄膜上形成的透明导电薄膜制成。另外，如图17所示，从上表面看去时电容布线1206排列在电极1208和电极1207之间。
栅极1202与半导体层1201在3个位置重叠，同时在其间夹有栅极绝缘薄膜，这样组成一个3重栅极结构。因为靠近栅极的部分的断面视图基本上和图11B的相同，因此省略其解释。
图11B是这样一个例子，即象素部分的电容器在与象素TFT不同的半导体层上形成。在图17中，用象素TFT的半导体层的一部分形成一个电容器。为保证该电容器，绝缘薄膜的厚度可以薄到大约80纳米。
在该实施例中，因为使用3重栅极结构，因此可以减少截止电流。另外，因为栅极1202的宽度做的窄，例如，1.5微米，因此可以进一步减少截止电流。
还应该注意，本实施例8可以自由地与上述实施例1到7中的任何一个结合。
[实施例9]
这一实施例9指示这样一个例子，即使用PPTA(多脉冲热退火)作为实施例1中的热处理操作。
热处理操作“ PPTA”意指这样的热处理操作，即用光源(卤灯，金属卤化物灯，高压水银灯，高压纳灯，氙灯等)的加热周期和用进入处理加工舱的循环冷却剂(氮，氦，氩，氪，氙等)的冷却周期重复执行多次。光源每一次的光发射时间等于1到60秒，优选0.1到20秒。光源多次发射光。光源用间歇方式由其电源和控制电路以下述方式打开，使得半导体薄膜的保持时间期间为0.5到5秒。
当由PPTA缩短实际加热时间时，因为由半导体薄膜有选择地吸收的光从在一侧表面提供的光源或在两侧表面提供的光源发射，因此只有选择地加热半导体薄膜(温度增加速度为100到200℃/秒)而不加热衬底自身到更高温度。另外，为抑制衬底的温度增加，该衬底通过使用冷却剂从其外围部分冷却(温度降低速度为50到150℃/秒)。
下面的例子指示在激活中使用在实施例1中执行的加热处理操作中的一种加热处理操作。
在图2D中所示激活处理中，用PPTA执行激活激活处理操作。当使用钨卤素灯作为光源时，从衬底的一侧表面或两侧表面辐射脉冲光。同时，“He”的流动速率与钨卤素灯的开/关同步增加/减小，以便有选择地加热半导体薄膜。
可以使用这一PPTA激活杂质元素，另外，用于结晶和被包含在半导体层中的金属元素可以从沟道形成区消去处理到杂质区。应该注意，如果不仅磷，而且能够施加p型的一种杂质元素加入到该杂质区的话，则可以得到更有效的效果。作为结果，为施加能够增加p型的硼的步骤可以优选在第一掺杂步骤后增加。另外可选择的方案为，当设定PPTA处理舱为低于或等于13.3Pa的压力减小条件时，有可能防止氧化和污染的发生。
还应该注意，本实施例9可以自由地与上述实施例1到8中的任何一个结合。
[实施例10]
在该实施例中，参考图18A到图22说明同时制造象素部分(n-沟道TFT)和TFT(用n沟道TFT的EEMOS电路)的方法，该方法提供在象素部分的外围、在同一衬底上提供的驱动电路的NMOS电路。
在该实施例中，使用衬底1000，该衬底1000由钡硼硅酸盐玻璃(诸如Corning公司生产的#7059玻璃和#1737玻璃)或铝硼硅酸盐玻璃组成。作为衬底1000，只要它有透明度，可以使用任何衬底。可以用石英衬底。也可以使用具有耐该实施例的某个处理温度的抗热塑料衬底。
然后，在衬底1000上形成由绝缘薄膜如硅氧化物薄膜、硅氮化物薄膜或硅氮氧化物薄膜组成的底层薄膜1001。在该实施例中，使用两层结构用作底层薄膜1001。但是，也可以使用单一绝缘薄膜或者使用上面的绝缘薄膜的两个或多个绝缘薄膜的迭层。作为底层薄膜1001的第一层，使用SiH4、NH3和N2O作为活性气体，通过用等离子体CVD形成硅氮氧化物薄膜1001a为10纳米到200纳米的厚度(优选50纳米到100纳米)。在该实施例中，形成具有50纳米厚度的硅氮氧化物薄膜1001a(组成比率：Si＝32％，O＝27％，N＝24％和H＝17％)。然后，作为底层薄膜1001的第二层，使用SiH4和N2O作为活性气体，用等离子体CVD形成硅氮氧化物薄膜1001a为50到200纳米的厚度(优选100到150纳米)。在该实施例中，形成具有100纳米厚度的硅氮氧化物薄膜1001b(组成比率：Si＝32％，O＝59％，N＝7％和H＝2％)。
然后，在底层薄膜上形成半导体层1002到1005。通过用已知方法(溅射、LPCVD、等离子体CVD等)形成具有非晶体结构的半导体薄膜来形成半导体层1002到1005，这些已知方法实施已知的结晶处理(激光结晶、热结晶或使用催化剂如镍的热结晶)以获取结晶状半导体薄膜和使薄膜形成希望形状的图案。半导体层1002到1005形成25到80纳米的厚度(优选，30到60纳米)，关于结晶状半导体薄膜的材料没有特殊限制。然而，优选形成硅或硅锗合金。在该实施例中，等离子体CVD形成55纳米的非晶体硅薄膜，其后，含镍的溶液保留在非晶体硅薄膜上。非晶体硅薄膜被脱氢(在500℃，一个小时)，并经历热结晶(在500℃，4小时)。此外，进行激光退火用于改善结晶，从而形成结晶状硅薄膜。结晶状硅薄膜通过光刻进行图案处理以形成半导体层1002到1005。
此外，在形成半导体层1002到1005后，可以适当进行杂质元素(硼或磷)的痕量的掺杂，以便单独制造增强型和抑制型。
此外，在通过激光结晶制造结晶状半导体薄膜的场合，可以使用脉冲振荡型或连续光透射型受激准分子激光器、YAG激光器和YVO4激光器。当使用这些激光器时，从激光振荡器发射的激光可以通过光学系统被聚光成直线形状，并允许照射到半导体薄膜。由操作员适当选择结晶条件。然而，当使用受激准分子激光时，设定脉冲振荡频率为30Hz，激光能量密度设定为100到400mJ/cm2(通常为200到300mJ/cm2)。在使用脉冲振荡YAG激光器的场合，可以使用其第二谐波，脉冲振荡频率可以设定为1到10kHz，激光器能量密度可以设定为300到600mJ/cm2(通常为350到500mJ/cm2)。聚集在宽度为100到1000微米(例如400微米)直线形状的激光可以在衬底的整个表面上照射，而直线形状激光此时的重叠比率可以设定为80到98％。
另外，在图25中简明表示出激光辐射的状态。从激光源6101发射的激光通过光学系统6102和镜子6103辐射到一个大的衬底6105上。在该大衬底上的箭头表示该激光的一个扫描方向。图25表示执行多重图案，从尺寸为650×550纳米的大衬底6105形成6个尺寸为12.1英寸的衬底。
然后，形成栅绝缘薄膜1006以便覆盖半导体层1002到1005。栅绝缘薄膜1006用含硅的绝缘薄膜通过等离子体CVD或溅射形成，以便具有40到150纳米的厚度。在该实施例中，用等离子体CVD形成具有115纳米厚度的硅氮氧化物薄膜1001a(组成比率：Si＝32％，O＝59％，N＝7％和H＝2％)。不用说，栅绝缘薄膜并不限于硅氮氧化物薄膜，而且可以具有含有另一硅的绝缘薄膜的单层或多层结构。
然后，如图18A所示，在栅绝缘薄膜1006上层压第一导电薄膜1007a(厚度：20到100纳米)和第二导电薄膜1007b(厚度：100到400纳米)。在该实施例中，在其上层压具有30纳米厚度由TaN薄膜制成的第一导电薄膜1007a和具有370纳米厚度由W薄膜制成的第二导电薄膜1007b。通过在含氮的气氛中使用Ta作为靶溅射形成TaN薄膜。通过使用W作为靶溅射形成W薄膜。也可以通过使用钨六氟乙烷(WF6)的热CVD形成W薄膜。在任何情况下，要求降低电阻以便使用W薄膜作为栅极，希望W薄膜的电阻率是20微欧厘米或更小。可以通过放大其中的晶粒来降低W薄膜的电阻率。但是，在W薄膜中存在有一些杂质元素如氧的情况下，就抑制了结晶，而且W薄膜的电阻率增加。因此，在本实施例中，通过使用高纯度W(纯度：99.9999％或者99.99％)作为靶溅射形成W薄膜以便在薄膜形成期间在蒸汽阶段时没有杂质可以进入W薄膜，从而可以得到9到20微欧厘米的电阻率。
在该实施例中，第一导电薄膜1007a用TaN制成，第二导电薄膜1007b用W制成。然而，本发明不限于此。这两种薄膜都可以用从Ta、W、Ti、Mo、Al、Cu、Cr和Nd中选择的一种元素或者含有该元素作为其主要成分的合金材料或复合材料来形成。也可以使用诸如掺杂有如磷的杂质元素的半导体薄膜的多晶硅薄膜。此外，可以使用以下组合：由钽(Ta)薄膜组成的第一导电薄膜和用钨薄膜制成的第二导电薄膜；用钛氮化物(TiN)薄膜制成的第一导电薄膜和用钨薄膜制成的第二导电薄膜；用钽氮化物(TaN)薄膜制成的第一导电薄膜和用铝薄膜制成的第二导电薄膜；用钽氮化物(TaN)薄膜制成的第一导电薄膜和用铜薄膜制成的第二导电薄膜。
然后，通过光刻形成由抗蚀剂制成的掩模1008a到1012a，并进行为形成电极和布线的第一腐蚀处理。第一腐蚀处理作为第一和第二腐蚀条件进行。在该实施例中，在第一腐蚀条件下，通过感应耦合等离子体(ICP)腐蚀方法进行腐蚀，其中使用CF4、Cl2、O2作为腐蚀气体(流动速率：25/25/10(sccm))、以对线圈形电极提供的500W的RF功率(13.56MHZ)在1Pa的气压下产生等离子体。作为腐蚀气体，可以适当使用诸如Cl2、BCl3、SiCl4、和CCl4的氯型气体和诸如CF4、SF4、和NF3的氟气体或O。这里，使用由松下电气工业有限责任公司生产的使用ICP的干腐蚀装置(型号E645-ICP)。还对衬底侧提供150W的RF功率(13.56MHZ)，从而对其施加基本负的自偏压电压。在第一腐蚀条件下，腐蚀W薄膜，并使第一导电层的端部形成锥形。在该第一腐蚀条件下，对于W的腐蚀速率为200.39纳米/分，对于TaN的腐蚀速率是80.32纳米/分，W对TaN的选择比率约为2.5。此外，在第一腐蚀条件下，W的锥形角约为26°。
之后，不去掉用抗蚀剂制成的掩模1008a到1012a，在第二腐蚀条件下进行大约30秒的腐蚀，其中，使用CF4和Cl2作为腐蚀气体(流动速率：30/30(sccm))、以对线圈形电极提供的500W的RF功率(13.56MHZ)在1Pa的气压下产生等离子体。还对衬底侧提供20W的RF功率(13.56MHZ)(取样阶段)，从而对其施加基本负的自偏压电压。在第二腐蚀条件下，使用CF4和Cl2的混合物作为腐蚀气体，把W薄膜和TaN薄膜腐蚀到同样程度。在第二腐蚀条件下，对于W的腐蚀速率为58.97纳米/分，对于TaN的腐蚀速率是66.43纳米/分。为进行腐蚀同时不在栅绝缘薄膜上留下任何残渣，可以增加大约10到20％的腐蚀时间。
根据第一腐蚀处理，通过适当规定抗蚀掩模的形状，第一导电层和第二导电层的端部由于施加到衬底侧的偏置电压的效应形成锥形。锥形部分的角度可以为15到45°。
这样，通过第一腐蚀处理形成由第一导电层和第二导电层组成的具有第一形状的导电层1013到1017(第一导电层1013a到1017a和第二导电层1013b到1017b)(图18B)。在沟道长度方向上的第一导电层的宽度相应于在上述实施方式中表示的第一宽度。虽然没有表示出来，但是绝缘薄膜1006的区域将是栅极绝缘薄膜，未用具有第一形状的导电层1013到1017覆盖，腐蚀大约10到20纳米薄。
不去掉抗蚀掩模，进行第一掺杂处理，从而把一种提供n型的杂质元素加到半导体层上(图18C)。可以通过离子掺杂或离子植入进行掺杂处理。离子掺杂在掺杂剂量在1×1013到5×1015/cm2和60到100keV加速电压的条件下进行。在该实施例中，在掺杂剂量在1.5×1015/cm2和80keV加速电压下进行掺杂。作为提供n型的杂质元素，使用属于第XV族，通常是磷(P)或砷(As)的一种元素。这里，使用磷(P)。在这种情况下，导电层1013到1016相对于提供n型的杂质元素用作掩模，从而以自校准方式形成高浓度杂质区1118到1121。产生n型的杂质元素以1×1020到1×1021/cm3的浓度加到高浓度杂质区1118到1121。
然后，不去掉抗蚀掩模，进行第二腐蚀处理。这里，使用SF6、Cl2和O2作为腐蚀气体(流动速率：24/12/24(sccm))，以对线圈形电极提供的700W的RF功率(13.56MHZ)在1.3Pa的压力下进行腐蚀，从而产生等离子体。还对衬底侧施加10W的RF功率(13.56MHZ)(取样阶段)，从而对其施加基本负的自偏置电压。在第二腐蚀处理中，对于W的腐蚀速率为227.3纳米/分，对于TaN的腐蚀速率是32.1纳米/分，W对TaN的选择比率是7.1。对于作为绝缘薄膜1006的SiON的腐蚀速率为33.7纳米/分。在使用SF6作为腐蚀气体的场合，相对于绝缘薄膜1006的选择比率高，以便抑制薄膜厚度的减小。
第二导电层(W)的锥形角度在第二腐蚀处理中成为70°。此外，在第二腐蚀处理中，形成第二导电层1122b到1126b。另一方面，剧烈腐蚀第一导电层以形成第一导电层1122a到1126a。另外，通过第二腐蚀处理将抗蚀剂1008a至1012a的掩模的形状变换到抗蚀剂1008b至1012b的掩模(图18D)。虽然未示出，实际上，第一导电层的宽度与在第二腐蚀处理前的状态相比窄了大约0.15微米(亦即在总的部线宽度上大约为0.3微米)。此外，第二导电层在沟道长度方向上的宽度相应于在实施方式中所示的第二宽度。
由第一导电层1122a和第二导电层1122b形成的电极成为以下述步骤形成的CMOS电路的n沟道TFT型栅极。由第一导电层1125a和第二导电层1125b形成的电极成为以下述步骤形成的保存电容器的电极。
在第二腐蚀处理中还可以使用SF4、Cl2和O2作为腐蚀气体。在这一场合，可以通过在流动速率为25/25/10(sccm)下，以对线圈形电极提供的500W的RF功率(13.56MHZ)在1Pa的气压下产生等离子体而进行腐蚀。还对衬底侧提供20W的RF功率(13.56MHZ)(取样阶段)，从而对其施加基本负的自偏置电压。在使用SF4、Cl2和O2的场合，对于W的腐蚀速率为124.62纳米/分，对于TaN的腐蚀速率是20.67纳米/分，W对TaN的选择比率是6.05。这样，W薄膜有选择地腐蚀。此外，在这一场合，绝缘薄膜1006的区域没有用具有第一形状的导电层1122到1126覆盖，腐蚀大约薄50纳米。
然后，在去掉抗蚀掩模后，进行第二掺杂处理以获得在图19A中所示状态。使用第二导电层1122b到1125b作为对杂质元素的掩模进行掺杂，使得杂质元素加到在第一导电层的锥形部分下面的半导体层。在该实施例中，使用磷(P)作为杂质元素，并且在掺杂剂量在1.5×1014/cm2、90keV加速电压、离子电流密度0.5微安/cm2、5％磷化氢(PH3)氢稀释气体、和流动速率30sccm的掺杂条件下进行等离子体掺杂。这样，形成低浓度杂质区1127到1136，以便以自校准方式与第一导电层重叠。加到低浓度杂质区1127到1136的磷(P)的浓度是1×1017到1×1019/cm2，而低浓度杂质区1127到1136具有按照第一导电层的锥形部分的厚度的浓度梯度。在与第一导电层的锥形部分重叠的半导体层中，杂质浓度(P浓度)从第一导电层的锥形部分的末端向内逐渐减少。更具体说，在第二掺杂处理中，形成浓度分布。此外，一种杂质也加到高浓度杂质区1118到1121以形成高浓度杂质区1137到1145。
在该实施例中，锥形部分的宽度(在沟道长度方向上)优选至少0.5微米或更高到1.5微米到2微米的范围。因此，虽然受厚度的影响，但是在具有浓度梯度的低浓度杂质区的沟道长度方向上的宽度也不超过1.5微米到2微米的范围。这里，虽然高浓度杂质区和低浓度杂质区分开表示，但是实际上其间没有明显的边界，而形成具有浓度梯度的区域。相似地，在沟道形成区和低浓度杂质区之间也没有明显的边界。
然后，象素部分以外的区域由掩模146覆盖和进行第三腐蚀处理。对掩模146可以使用金属板、玻璃板、陶瓷板和陶瓷玻璃板。掩模146的俯视图示于图16。在第三腐蚀处理中，未与掩模146重叠的第一导电层的锥形部分有选择地进行干腐蚀，以去除与半导体层的杂质区重叠的区域。使用ICP腐蚀装置进行第三腐蚀处理，作为腐蚀气体，使用对W具有高选择比率的Cl3。在该实施例中，腐蚀进行30秒，通过使用流动速率为80(sccm)的Cl3，以对线圈形电极施加的350W的RF功率(13.56MHZ)在1.2Pa的气压下产生等离子体进行。还对衬底侧提供50W的RF功率(13.56MHZ)(取样阶段)，从而对其施加基本负的自偏置电压。在第三腐蚀中，形成第一导电层1124c到1126c(图19B)。
在该实施例中示出进行第三腐蚀处理的一个例子。如果没有需要进行时不进行第三腐蚀处理。
然后，如图19D所示，激活加到每一半导体层的杂质元素。通过使用退火炉热退火进行该激活。可以在具有氧浓度1ppm或更少、优选0.1ppm或更少的氮气氛中在400℃到700℃下进行热退火，通常在500℃到550℃。在该实施例中，在550℃下热处理4小时进行激活。代替热退火，可以应用激光退火或快速热退火(RTA)。
虽然在图中未示出，但是杂质元素通过激活处理被扩散，从而几乎完全消除在n型杂质区(低浓度)与杂质区(高浓度)之间的边界。
在该实施例中，在和上述激活的同时，在结晶期间用作催化剂的镍在包含高浓度磷的杂质区被吸收，从而减少在主要是沟道形成区的半导体层中的镍浓度。在这样产生的具有沟道形成区的TFT中截止电流值减少，而结晶性也满意。因此，获得高电场效应迁移性，并且能达到满意的特性。
接着，在氢气氛中实施热处理以氢化半导体层。等离子体氢化(使用由等离子体激励的氢气)可以被用作氢化的另一种方法。
在使用激光退火作为激励的情况下，希望在上述氢化后辐射激光如受激准分子激光和YAG激光。
接着，对于象素部分的源布线1126的表面和端子部分的电极表面执行电镀处理操作。图7A表示在执行电镀处理操作后有源矩阵型液晶显示设备的俯视图，图7B表示其断面图。在图7A到7B中，参考号码400表示端子部分，参考号码401表示连接到外部端子的电极。另外，为简单解释起见，图7A到7B表示在驱动电路部分402中提供的一个TFT，在象素部分403中只指示一个源布线1126。在该实施例中，通过使用铜电镀液体(由EEJA制造：”MICROFAB Cu2200”)执行电镀处理操作。如图10中一个例子所示，当执行这一电镀处理操作时，无论是源布线还是要被电镀的电极，都通过采用伪图案互相连接以便成为同一电位。当衬底在下一步骤中被切割时，切割出相邻的电极以便互相分离。另外可选择的是，通过使用伪图案来形成短路环。
接着，形成能够覆盖象素部分的源布线的第一层间绝缘薄膜1155。作为该第一层间绝缘薄膜1155，可以使用主要含硅的无机绝缘薄膜。
接着，在第一层间绝缘薄膜1155上形成用有机绝缘材料制成的第二层间绝缘薄膜1156。在该实施例中，形成厚度为1.6微米的丙烯酸树酯薄膜。
接着，由透明导电薄膜制成的象素电极1147通过采用光掩膜在第二层间绝缘薄膜上形成图案。作为组成象素电极1147的透明导电薄膜，例如可以使用ITO(铟氧化物和锡氧化物制成的合金)、铟氧化物和锌氧化物制成的合金(In2O3-ZnO)、锌氧化物(ZnO)和类似物。
然后，当通过使用光掩膜有选择地腐蚀第二绝缘薄膜时，形成到达各杂质区(1137、1138、1139、1140、1151、1153、1144)的接触孔；形成到达象素部分的源布线1126的另一个接触孔；形成到达栅极1124的另一个接触孔；另外，形成到达电极1125b的另一个接触孔。
接着形成电连接到各杂质区(1137，1138，1139，1140)的电极1157到1160和驱动电路的源布线；形成电连接到杂质区1144和杂质区1153的电极1150和1163；形成电连接组成一个源区的杂质区1151到象素部分的源布线1126的电极(连接电极)1161；形成电连接到栅极1124的栅极布线1162；和形成电连接到电极1125b的电容器布线1169。
另外，象素电极1147通过一个与该象素电极1147接触并重叠的电极1163电连接到象素TFT 206的杂质区1153。另外，该象素电极1147通过一个与象素电极1147接触并与之重叠的另一电极1150电连接到保存电容器的杂质区1144。
另外，在该实施例中，表示出这样的例子，电极1150和1163在象素电极形成后形成。另外可选择的方案是，形成接触孔和形成电极，之后，用透明导电薄膜制造的象素电极可以采用使该象素电极与该电极重叠的方式形成。
另外，把能够施加n型的杂质元素加到各杂质区1135，1136，1144，1145，它们可以用作保存电容器的一个电极。保存电容器由连接到电容器布线1169的电极1125a和1125b、和半导体层形成，使用绝缘薄膜1006作为介电元件。
当执行上述制造方法时，驱动电路和象素部分205两者都可以在同一衬底上形成。驱动电路包含用两个n沟道型TFT 1180和1181构造的NMOS电路1182。象素部分205包含用n沟道TFT 206和保存电容器1183制成的象素TFT 206(参见图20B)。应该注意，为方便起见，这种衬底在本说明书中称为“有源矩阵衬底”。
另外，EEMOS电路使用在该实施例中的两个n沟道TFT如图23A构造。
图22是指示在本实施例中制造的有源矩阵衬底的象素部分的俯视图。应该注意，在图20B中表示的同样的参考号码用于指示同样的元件。在图20B中的点线A-A’相应于沿图22中点线A-A’取的断面视图。在图20B中表示的点线B-B’相应于沿图22中点线B-B’取的断面视图。另外，图21是刚刚在象素的源布线1126形成后得到的有源矩阵衬底的俯视图。
该实施例的象素结构以这种方式制造，即当不使用一个黑矩阵时，安排象素电极1147的一个边缘部分与源布线1126重叠，以便屏蔽在象素电极之间的空间。
另外，根据在该实施例中表示的步骤，制造有源矩阵衬底所需要的光掩膜的总数目为5。
现在说明根据实施例1从得到的有源矩阵衬底制造图6所示有源矩阵型液晶显示设备的步骤。
[实施例11]
在实施例10所示n沟道型TFT的场合，属于周期表中第XV族的元素(优选磷)或属于周期表第XIII族的元素(优选硼)可以加到半导体的沟道形成区中以有选择地制造增强型和耗尽型。
在用组合n沟道TFT形成NMOS电路的场合，它作为增强型TFT的组合(以下称“EEMOS电路”)或耗尽型和增强型TFT的组合(以下称“EDMOS电路”)形成。
图23A表示EEMOS电路的一个例子，图23B表示EDMOS电路的一个例子。在图23A中所示每一部件31和32都是一个增强型n沟道TFT(以下称E型NTFT)。在图23B中所示部件33是一个E型NTFT，而34是一个耗尽型n沟道TFT(以下称D型NTFT)。
在图23A和23B中，VDH指示一个提供正电压的电源线(正电源线)，VDL指示一个提供负电压的电源线(负电源线)。负电源线可以是地电位电源线(接地电源线)。
图24A-24B表示使用在图23A中所示EEMOS电路或在图23B中所示EDMOS电路形成的移位寄存器的例子。图24A-24B的部分40和41是触发电路。部件42和43是E型NTFT。给E型NTFT 42的栅极输入一个时钟信号(CL)，而相反极性的时钟信号(CL-bar)输入到E型NTFT 43的栅极，由44指示的符号表示一个反相器电路。为形成这一反相器电路，使用在图23A中所示EEMOS电路或在图23B中所示EDMOS电路，如在图24B中所示。因此，显示设备的所有驱动电路都可以用n沟道型TFT构造。注意，参考号码45指示一个NAND电路。
另外，该实施例可以与实施例2到10的任何结构自由组合。
[实施例12]
根据本发明的驱动电路和象素部分可以用于各种模块(有源矩阵型液晶模块和有源矩阵型EC模块)。换句话说，本发明可以应用于具有这些模块作为显示部分的所有电子设备。
下面给出电子设备的例子：视频摄像机；数字相机；头戴显示器(护目镜型显示器)；汽车导航系统；投影仪；汽车体视设备；个人计算机；便携信息终端(诸如移动计算机，便携电话和电子笔记本)。一个这些的例子示于图26A到27B。
图26A表示一个个人计算机，它包括一个主体2001，一个图像输入部分2002，一个显示器部分2003，和一个键盘2004。本发明可应用于显示器部分2003。
图26B表示一个移动计算机，它包括一个主体2201，一个摄像机部分2202，一个图像接收部分2203，操作开关2204，和一个显示器部分2205。本发明可应用于显示器部分2205。
图26C表示一个使用记录一个程序的记录介质(以下称记录介质)的播放机，它包括一个主体2401；一个显示器部分2402；一个扬声器部分2403；一个记录介质2404；和一个操作开关2405。这一播放机使用DVD(数字通用盘)、CD等用于记录介质，可以用于音乐欣赏，电影欣赏，游戏和因特网。本发明可应用于显示器部分2402。
图27A表示一个便携式书(电子书)，它包括一个主体3001，显示器部分3002和3003，一个记录介质3004，操作开关3005，和一个天线3006。本发明可应用于显示部分3002和3003。
图27B表示一个显示器，它包括一个主体3101，一个支持架3102，和一个显示器部分3103。本发明可应用于显示器部分3103，它在对角线上等于或大于10到50英寸。
这样，本发明的可应用范围极广，而且可能应用本发明到在所有领域的电子设备的制造方法。另外，实施例12的电子设备可以通过使用实施例1到11的任何组合的构造实现。
[实施例13]
现在参考图28A到图30C和图32，说明本发明的一个实施例。在该实施例中，指示一种制造液晶显示设备的方法。现在根据步骤详细解释这种方法，在该方法中象素部分的一个TFT在衬底上以反交错型形成，和制造一个要连接到上述TFT的保存电容器。图28A到图30C同时表示在制造步骤中的一个端子部分，它电连接到在另一个衬底上提供的一个电路的布线。这一衬底在该衬底的一个边缘部分上提供。应该注意，图28A到图30C的断面视图相应于沿图32的线A-A’取的断面视图。
首先，通过使用具有光发射特性的衬底4100制造一个半导体显示设备。作为可用的衬底，这种玻璃衬底可以使用钡硼硅酸玻璃和硼硅酸氧化铝玻璃，它们通常称为#7059玻璃和#1737玻璃，由Corning公司制造。可以使用具有高发射特性称为石英衬底和塑料衬底的这种衬底作为另一个衬底。
在上述衬底4100的整个表面上形成一个导电层后，进行第一石平印刷步骤，形成一个抗蚀掩模，并通过腐蚀处理操作的方式去除不必要的部分，以便形成布线和电极两者(亦即源布线4102，栅极4103和4104，保存电容器4105和端子4101)(参见图28A)。
上述布线和电极可以用诸如从Ti，Ta，W，Mo，Cr，Nd选择的一种元素或包含上述元素的一种合金或包含上述元素的氮化物的材料制造。此外，从Ti，Ta，W，Mo，Cr，Nd中选择的多组这种元素、包含上述元素的多组这种合金或包含上述元素的多组氮化物可以堆叠在一起，作为这些布线和电极的材料。
接着，通过执行电镀方法(参见图28B)在源布线4102和端子部分4101两者上面形成Cu薄膜4106和另一Cu薄膜4110。通过用铜薄膜4106涂敷源布线，可以减小布线电阻，有可能降低显示器的功耗。这当象素部分的对角线尺寸超过5英寸时是一个优点，因为由布线电阻引起的功耗在大尺寸显示器中变得很突出。特别，这当布线由Ti，Ta，W，Mo，Cr，Nd，其合金或这些元素的氮化物组成时是一个优点。在本实施例中，使用铜作为金属薄膜。另外可选择的是可以使用Ag，Au，Cr，Fe，Ni，Pt，或这些元素的合金作为这一金属薄膜。
每一上述制造方法的特性在于，在电镀处理步骤中，象素部分的源布线通过布线互相连接，以便彼此成为同一电位。另外，在执行电镀处理操作之后，可以通过使用激光(CO2激光器等)切割出用于连接这些源布线以便成为同一电位的布线，或者在执行电镀处理操作之后，和切割衬底同时切割出来。另外，可以使用这些布线图案形成短路环。
接着在整个表面形成一个绝缘薄膜4107。当使用氮化硅薄膜作为该绝缘薄膜时，选择该绝缘薄膜的厚度为50到200纳米。优选，形成具有厚度为150纳米的绝缘薄膜。应该理解，栅极绝缘薄膜不限于氮化硅薄膜，而可以使用诸如氧化硅薄膜、氮氧化硅薄膜、和氧化钽薄膜作为绝缘薄膜(参见图28C)。
接着，在绝缘薄膜4107的整个表面上通过使用已知方法诸如等离子体CVD方法和溅射方法形成具有厚度为50到200纳米优选100到150纳米的第一非晶体半导体薄膜4108。通常形成一个非晶体硅(a-Si)薄膜，同时具有100纳米的薄膜厚度(参见图28C)。
接着，形成包含一个导电型(要么n型要么p型)杂质元素的第二非晶体半导体薄膜4109，同时具有20到80纳米的厚度。在整个表面上通过使用已知方法诸如等离子体CVD方法和溅射方法形成包含能够施加一种导电型(要么n型要么p型)杂质元素的第二非晶体半导体薄膜4109。在该实施例中，当使用加有磷的硅作为靶时，形成包含有n型杂质元素的第二非晶体半导体薄膜4109(参见图28C)。
接着，通过第二光刻步骤的方式形成光刻胶掩膜4205和4206，然后，通过腐蚀处理操作的方式去除其不必要的部分，以便形成源布线4311。作为腐蚀方法，在这一场合，既可用湿腐蚀方法也可用干腐蚀方法(参见图29A)。
在这一腐蚀步骤中，当在抗蚀掩模4205和4206以外的其它位置顺序腐蚀第二非晶体半导体薄膜4109和第一非晶体半导体薄膜4108时，在象素部分的一个TFT 4312中形成第二非晶体半导体薄膜4203和第一非晶体半导体薄膜4201。另外，在保存电容器4313中形成第二非晶体半导体薄膜4204和第一非晶体半导体薄膜4202。
接着，在去掉抗蚀掩模4205和4206后，进行第三光刻步骤，形成抗蚀掩模4207，并通过腐蚀处理操作的方式去除不必要的部分，以便形成第一非晶体半导体薄膜4208和第二非晶体半导体薄膜4209、4210、4211(参见图29B)。
接着，在去掉上述抗蚀掩模4207后，通过等离子体CVD方法形成用氮氧化硅薄膜制成的厚度为150纳米的第一层间绝缘薄膜4213，使得该第一层间绝缘薄膜4213可以覆盖源布线4311、象素部分的TFT 4312和象素部分4314的保存电容器4313(参见图29C)。
接着，在用氮氧化硅薄膜制成的第一层间绝缘薄膜4213上形成厚度为1.6微米的第二层间绝缘薄膜4302，它相应于用丙烯酸树脂制成的有机绝缘材料。在本实施例中，选择用丙烯酸树脂制成的有机绝缘材料作为第二层间绝缘薄膜。另外可选的是，可以使用聚酰亚胺等类似物作为有机材料，此外，可以选择无机材料。之后，当执行第四光刻步骤时，形成一个抗蚀掩模4301，然后，通过执行干腐蚀步骤形成一个接触孔。使用该接触孔以便电连接源布线4311到第二非晶体半导体薄膜4209。同时，形成另一个接触孔，其用于电连接保存电容器4313到第二非晶体半导体薄膜4211。另外，在端子部分4310中形成另一个接触孔，该接触孔用于电连接栅极布线到端子部分4310(参见图30A)。
随后，形成厚度为110纳米的透明电极薄膜诸如ITO(氧化铟锡)。之后，因为进行第五光刻步骤和腐蚀处理步骤，因此形成透明象素电极4309(参见图30B)。
接着，为形成金属布线，进行第六光刻步骤和腐蚀处理步骤。形成金属布线4303，以便电连接源布线4311到第二非晶体半导体薄膜4209。另外，形成金属布线4305，以便电连接第二非晶体半导体薄膜4211到透明象素电极4309。另外，形成金属布线4306，以便电连接透明象素电极4309到保存电容器4313。另外，形成金属布线4308，以便电连接栅极到端子部分4310。还应该注意，作为金属布线材料，可以使用由厚度为50纳米的Ti薄膜和厚度为500纳米的Al-Ti合金薄膜两者制成的叠层薄膜(参见30C)。
在实施例13中所示制造半导体显示设备的方法中，在形成诸如ITO的透明象素电极后形成金属布线。如下制造这种半导体显示设备的光刻步骤的总数等于在实施例13中的上述制造方法的光刻步骤的总数。亦即，在形成金属布线后，形成诸如ITO的透明象素电极。其结果，可以在制造步骤的开始形成金属布线或者诸如ITO的透明象素电极。
因为上述光刻步骤执行6次，因此可以制造透射型半导体显示设备，其由在其上电镀“Cu”的源布线4311、反交错型象素部分的TFT4312及其保存电容器4313、和端子部分4310组成。
还应该注意，由在本实施例中的非晶体半导体薄膜由激活层形成的这种TFT具有低场效应迁移率，亦即可以得到只有1cm2/V秒的迁移率。其结果，用于显示图像的驱动电路用IC芯片制造，这样，通过TAB(带自动接合)方法或COG(玻璃上芯片)方法安装驱动电路IC芯片。
另外，通过使用本实施例在各实施例中制造的模块可以应用于在实施例12中所示电子设备的显示部分。
[实施例14]
实施例13指示这样一个例子，即透射型半导体显示设备可以通过执行光刻步骤6次形成。根据本实施例14，反射型半导体显示设备可以通过执行光刻步骤5次形成，其方法在图31中指示。
因为本实施例14的制造条件在和在实施例13中的图30A的制造条件相同的步骤得到，因此只解释不同的制造步骤如下。应该理解，相应于图30A的部分用相同的参考号码指示。
首先，在根据实施例13得到图30A的制造条件后，通过执行第五光刻步骤和腐蚀处理步骤形成金属布线4402。使用该金属布线4402以便电连接源布线4311到第二非晶体半导体薄膜4209。同时，形成一个象素电极4401。此外，形成电连接到端子部分的另一个金属布线4405(参见图31B)。
因为上述光刻步骤执行5次，因此可以制造反射型半导体显示设备，其由在其上电镀金属薄膜的源布线4311、象素部分4314的反交错型TFT 4312及其保存电容器4313、和端子部分4310组成。
另外，通过使用本实施例在各实施例中制造的模块可以应用于在实施例12中所示电子设备的显示部分。
[实施例15]
在实施例13和实施例14中，在第一光刻步骤执行后执行电镀处理步骤。在本实施例15中，电镀处理步骤在执行第四光刻步骤后执行，其参考图34A到图36C说明。
首先，通过使用具有光透过特性的衬底4900制造一个半导体显示设备。作为可用的衬底，这种玻璃衬底可以使用钡硼硅酸玻璃和硼硅酸氧化铝玻璃，它们通常称为#7059玻璃和#1737玻璃，由Corning公司制造。可以使用具有光透过特性称为石英衬底和塑料衬底的这种衬底作为另一个衬底。
在上述衬底4900的整个表面上形成一个导电层后，执行第一光刻步骤，形成一个抗蚀掩模，并通过腐蚀处理操作的方式去除不必要的部分，以便形成布线和电极两者(亦即源布线4902，栅极4903和4904，保存电容器4905和端子4901)(参见图34A)。
上述布线和电极可以用诸如从Ti，Ta，W，Mo，Cr，Nd选择的一种元素或包含上述元素的一种合金或包含上述元素的氮化物的材料制造。此外，从Ti，Ta，W，Mo，Cr，Nd中选择的多组这种元素、包含上述元素的多组这种合金或包含上述元素的多组氮化物可以堆叠在一起，作为这些布线和电极的材料。
接着在整个表面形成一个绝缘薄膜4906。当使用氮化硅薄膜作为该绝缘薄膜时，选择该绝缘薄膜的厚度为50到200纳米。优选，形成具有厚度为150纳米的绝缘薄膜。应该理解，栅极绝缘薄膜不限于氮化硅薄膜，而可以使用诸如氧化硅薄膜、氮氧化硅薄膜、和氧化钽薄膜作为绝缘薄膜(参见图34B)。
接着，在绝缘薄膜4906的整个表面上通过使用已知方法诸如等离子体CVD方法和溅射方法形成具有厚度为50到200纳米优选100到150纳米的第一非晶体半导体薄膜4907。通常形成一个非晶体硅(a-Si)薄膜，同时具有100纳米的薄膜厚度(参见图34B)。
接着，形成包含一个导电型(要么n型要么p型)杂质元素的第二非晶体半导体薄膜4908，同时具有20到80纳米的厚度。在整个表面上通过使用已知方法诸如等离子体CVD方法和溅射方法形成包含能够施加一种导电型(要么n型要么p型)的杂质元素的第二非晶体半导体薄膜4908。在该实施例中，当使用加有磷的硅作为靶时，形成包含有n型杂质元素的第二非晶体半导体薄膜4908(参见图34B)。
接着，通过第二光刻步骤的方式形成光刻胶掩膜4909和4910，然后，通过腐蚀处理操作去除其不必要的部分，以便形成源布线5111。作为腐蚀方法，在这一场合，既可用湿腐蚀方法也可用干腐蚀方法(参见图34C)。
在这一腐蚀步骤中，当在抗蚀掩模4909和4910以外的其它位置顺序腐蚀第二非晶体半导体薄膜4908和第一非晶体半导体薄膜4907时，在象素部分5114的一个TFT 5112中形成第二非晶体半导体薄膜4913和第一非晶体半导体薄膜4911。另外，在保存电容器5113中形成第二非晶体半导体薄膜4908和第一非晶体半导体薄膜4907。
接着，在去掉抗蚀掩模4909和4910后，进行第三光刻步骤，形成抗蚀掩模5001，并通过腐蚀处理操作的方式去除不必要的部分，以便形成第一非晶体半导体薄膜5002和第二非晶体半导体薄膜5003、5004、5005(参见图35A)。
接着，在去掉上述抗蚀掩模5001后，通过等离子体CVD方法形成用氮氧化硅薄膜制成的厚度为150纳米的第一层间绝缘薄膜5006，使得该第一层间绝缘薄膜5006可以覆盖源布线5111、象素部分5114的TFT 5112和保存电容器5113(参见图35B)。
接着，在用氮氧化硅薄膜制成的第一层间绝缘薄膜5006上形成厚度为1.6微米的第二层间绝缘薄膜5008，它相应于用丙烯酸树脂制成的有机绝缘材料。在本实施例中，选择用丙烯酸树脂制成的有机绝缘材料作为第二层间绝缘薄膜5008。另外可选的是，可以使用聚酰亚胺等类似物作为有机材料，此外，可以选择无机材料。之后，当执行第四光刻步骤时，形成一个抗蚀掩模5007，然后，去除在源布线5111和端子部分5110上形成的第一层间绝缘薄膜和第二层间绝缘薄膜。另外，形成一个接触孔，使用该接触孔电连接保存电容器5113到第二非晶体半导体薄膜5005(参见图35C)。
接着，通过执行电镀处理操作在源布线5110和端子部分5111上形成Cu薄膜5101和5102(参见图36A)。在该实施例中，相似于实施例13，作为金属薄膜，可以使用Ag，Au，Cr，Fe，Ni.Pt，或这些元素的一种合金。
另外，相似于实施例13，每一上述制造方法的特征在于，在电镀处理步骤中，通过使用布线相互连接象素部分的源布线使得彼此成为同一电位。另外，用于连接这些源布线以便成为等电位的布线可以在电镀处理操作完成后用激光(CO2激光器等)切割，或者在电镀处理操作完成后，和切割衬底同时进行切割。另外，可以使用这些布线图案形成短路环。
随后，形成厚度为110纳米的透明电极薄膜诸如IT0(氧化铟锡)。之后，因为在进行第五光刻步骤和腐蚀处理步骤后，因此形成透明象素电极5103(参见图36B)。
接着，为形成金属布线，进行第六光刻步骤和腐蚀处理步骤。形成金属布线5105，以便电连接源布线5111到第二非晶体半导体薄膜5003。另外，形成金属布线5107，以便电连接第二非晶体半导体薄膜5005到透明象素电极5103。另外，形成金属布线5108，以便电连接透明象素电极5103到保存电容器5113。另外，形成金属布线5104，以便电连接栅极到端子部分5110。还应该注意，作为金属布线材料，可以使用由厚度为50纳米的Ti薄膜和厚度为500纳米的Al-Ti合金薄膜两者制成的叠层薄膜(参见36C)。
在实施例15所示制造半导体显示设备的方法中，在形成诸如ITO的透明象素电极后形成金属布线。如下制造这种半导体显示设备的光刻步骤的总数等于在实施例15中的上述制造方法的光刻步骤的总数。亦即，在形成金属布线后，形成诸如ITO的透明象素电极。其结果，可以在制造步骤的开始形成金属布线或者诸如ITO的透明象素电极。
因为上述光刻步骤执行6次，因此可以制造透射型半导体显示设备，其由在其上电镀“Cu”的源布线5111、象素部分5114的反交错型TFT 5112及其保存电容器5113、和端子部分5110组成。
还应该注意，当在象素电极中使用和金属布线同样的金属时，可以通过5次执行光刻步骤形成反射型半导体设备。
相似于实施例13，用IC芯片构造的驱动电路也安装在该实施例中。
另外，通过使用本实施例在各实施例中制造的模块可以应用于在实施例12中所示电子设备的显示部分。
[实施例16]
在上述实施例13到实施例15中，半导体设备相应于这样的半导体设备，即象素部分的TFT用腐蚀沟道型制成。本实施例16相应于这样的半导体设备，即象素部分的TFT用停止沟道型制成，参考图37A到39C说明这一点。
首先，通过使用具有光透过特性的衬底5200制造一个半导体显示设备。作为可用的衬底，这种玻璃衬底可以使用钡硼硅酸玻璃和硼硅酸氧化铝玻璃，它们通常称为#7059玻璃和#1737玻璃，由Corning公司制造。可以使用具有高透过特性称为石英衬底和塑料衬底的这种衬底作为另一个衬底。
在上述衬底5200的整个表面上形成一个导电层后，执行第一石版印刷步骤，形成一个抗蚀掩模，并通过腐蚀处理操作的方式去除不必要的部分，以便形成布线和电极两者(亦即源布线5202，栅极5203和5204，保存电容器5205和端子5201)(参见图37A)。
上述布线和电极可以用诸如从Ti，Ta，W，Mo，Cr，Nd选择的一种元素或包含上述元素的一种合金或包含上述元素的氮化物的材料制造。此外，从Ti，Ta，W，Mo，Cr，Nd中选择的多组这种元素、包含上述元素的多组这种合金或包含上述元素的多组氮化物可以堆叠在一起，作为这些布线和电极的材料。
接着，通过执行电镀方法(参见图37B)在源布线5202和端子部分5201两者上面形成Cu薄膜5206和另一Cu薄膜5209。通过用铜薄膜5206涂敷源布线，可以减小布线电阻，可以降低显示器的功耗。这当象素部分的对角线尺寸超过5英寸时是一个优点，因为由布线电阻引起的功耗在大尺寸显示器中变得十分突出。特别，这当布线由Ti，Ta，W，Mo，Cr，Nd，其合金或这些元素的氮化物组成时是一个优点。在本实施例中，使用铜作为金属薄膜。另外可选择的是可以使用Ag，Au，Cr，Fe，Ni，Pt，或这些元素的合金作为这一金属薄膜。在本实施例中，使用铜作为金属薄膜。另外可选择的是可以使用Ag，Au，Cr，Fe，Ni，Pt，或这些元素的合金作为这一金属薄膜。
另外，相似于实施例13，每一上述制造方法的特性在于，在电镀处理步骤中，象素部分的源布线通过布线互相连接，以便彼此成为同一电位。另外，在执行电镀处理操作之后，可以通过使用激光(CO2激光器等)切割出用于连接这些源布线以便成为同一电位的布线，或者在执行电镀处理操作之后，和切割衬底同时切割出来。另外，可以使用这些布线图案形成短路环。
接着在整个表面形成一个绝缘薄膜5207。当使用氮化硅薄膜作为该绝缘薄膜时，选择该绝缘薄膜的厚度为50到200纳米。优选，形成具有厚度为150纳米的绝缘薄膜。应该理解，栅极绝缘薄膜不限于氮化硅薄膜，而可以使用诸如氧化硅薄膜、氮氧化硅薄膜、和氧化钽薄膜作为绝缘薄膜(参见图37C)。
接着，在绝缘薄膜5207的整个表面上通过使用已知方法诸如等离子体CVD方法和溅射方法形成具有厚度为50到200纳米优选100到150纳米的第一非晶体半导体薄膜5208。通常形成一个非晶体硅(a-Si)薄膜，同时具有100纳米的薄膜厚度(参见图37C)。
接着，通过第二光刻步骤的方式形成光刻胶掩膜5301和5302，然后，通过腐蚀处理操作去除其不必要的部分，以便形成源布线5411。作为腐蚀方法，在这一场合，既可用湿腐蚀方法也可用干腐蚀方法(参见图38A)。
在这一腐蚀步骤中，当在抗蚀掩模5301和5302以外的其它位置腐蚀非晶体半导体薄膜5208时，在象素部分的一个TFT 5412中形成非晶体半导体薄膜5303。另外，在保存电容器5413中形成非晶体半导体薄膜5304。
接着，在非晶体半导体层5303上形成厚度为100到200纳米的绝缘薄膜。该绝缘薄膜可以用氧化硅或氮化硅制成。在图38A中，通过暴露处理操作形成以自校准方式组成沟道保护薄膜的第二绝缘层5305和5306，同时光从后表面暴露和使用栅极作为掩模。
接着，执行掺杂处理步骤以便形成n沟道型TFT的LDD(轻微掺杂耗尽区)区域。作为掺杂方法，执行离子掺杂方法或者离子植入方法。磷作为n型杂质加入，同时使用第二绝缘层5305和5306用作掩模，形成杂质区5307到5309。该区域的施主浓度选择为1×1016到1×1017/cm3(参见图38B)。
接着，通过等离子体CVD方法形成用氮氧化硅薄膜制成的厚度为150纳米的第一层间绝缘薄膜5311，使得该第一层间绝缘薄膜5311可以覆盖源布线5411、象素部分5414的TFT 5412和保存电容器5413(参见图38C)。
接着，在用氮氧化硅薄膜制成的第一层间绝缘薄膜5311上形成厚度为1.6微米的第二层间绝缘薄膜5402，它相应于用丙烯酸树脂制成的有机绝缘材料。在本实施例中，选择用丙烯酸树脂制成的有机绝缘材料作为第二层间绝缘薄膜。另外可选的是，可以使用聚酰亚胺等类似物作为有机材料，此外，可以选择无机材料。之后，当执行第四光刻步骤时，形成一个抗蚀掩模5401，然后，通过执行干腐蚀步骤形成一个接触孔。使用该接触孔以便电连接源布线5411到非晶体半导体薄膜5307。同时，形成另一个接触孔，其用于电连接保存电容器5413到非晶体半导体薄膜5309。另外，在端子部分5410中形成另一个接触孔，该接触孔用于电连接栅极布线到端子部分5410(参见图39A)。
随后，形成厚度为110纳米的透明电极薄膜诸如ITO(氧化铟锡)。之后，因为进行第五光刻步骤和腐蚀处理步骤，因此形成透明象素电极5403(参见图39B)。
接着，为形成金属布线，进行第六光刻步骤和腐蚀处理步骤。形成金属布线5405，以便电连接源布线5411到非晶体半导体薄膜5307。另外，形成金属布线5407，以便电连接非晶体半导体薄膜5309到透明象素电极5403。另外，形成金属布线5408，以便电连接透明象素电极5403到保存电容器5413。另外，形成金属布线5404，以便电连接栅极到端子部分5410。还应该注意，作为金属布线材料，可以使用由厚度为50纳米的Ti薄膜和厚度为500纳米的Al-Ti合金薄膜两者制成的叠层薄膜(参见39C)。
在实施例16所示制造半导体显示设备的方法中，在形成诸如ITO的透明象素电极后形成金属布线。如下制造这种半导体显示设备的光刻步骤的总数等于在实施例16中的上述制造方法的光刻步骤的总数。亦即，在形成金属布线后，形成诸如ITO的透明象素电极。其结果，可以在制造步骤的开始形成金属布线或者诸如ITO的透明象素电极。
因为上述光刻步骤执行6次，因此可以制造透射型半导体显示设备，其由在其上电镀“Cu”的源布线5411、象素部分5414的反交错型TFT 5412及其保存电容器5413、和端子部分5410组成。
还应该注意，当在象素电极中使用和金属布线同样的金属时，可以通过5次执行光刻步骤形成反射型半导体设备。
相似于实施例13，用IC芯片构造的驱动电路也安装在该实施例中。
另外，根据各实施例通过使用在实施例16中所示技术制造液晶模块，然后，所制造的液晶模块可以应用于在实施例12中所示电子设备的显示单元。
如前详细说明，在通常称为有源矩阵型液晶显示设备的半导体设备中，即使当其象素部分的面积增加和显示器屏幕放大，也可以实现更好的显示。因为象素部分的源布线的电阻值大大减小，因此，本发明可应用于对角线例如为40英寸和对角线为50英寸的大尺寸显示屏幕。
虽然优选实施例参考液晶显示器说明，但是本发明不应该限制到液晶显示器。例如，本发明可以应用到有源矩阵有机场致发光显示设备(也称为有机光发射显示设备)。

Claims (29)

1.一种半导体设备，包括：
在一个衬底上的象素部分，包括至少一个第一n沟道型薄膜晶体管和至少一个源布线，所述n沟道型薄膜晶体管包括：
在所述衬底的一个绝缘表面上的半导体层；
在该半导体层上的一个绝缘薄膜；
在所述绝缘薄膜上的栅极，其中，所述源布线包括一个由与栅极同样的材料组成的第一布线和至少部分覆盖该第一布线的第一导电薄膜，其中，所述第一导电薄膜包含具有比栅极低的电阻率的导电材料；
在所述衬底上的驱动电路，包括至少一个第二n沟道型薄膜晶体管和至少一个p沟道型薄膜晶体管；
在所述衬底上的端子部分，包括一个由与栅极同样材料组成的第二布线和至少部分覆盖第二布线的第二导电薄膜，其中，该第二导电薄膜由具有比栅极低的电阻率的导电材料组成。
2.根据权利要求1的半导体设备，其中，每一第一和第二导电薄膜包括至少一种从由Cu，Al，Au，Ag和它们的合金组成的组中选择的材料。
3.根据权利要求1的半导体设备，其中，第一n沟道薄膜晶体管具有与栅极重叠的沟道形成区，该沟道形成区具有和栅极同样的宽度。
4.根据权利要求1的半导体设备，还包括一个与栅极重叠的沟道形成区和一个与栅极部分重叠的杂质区，其中，栅极具有一个锥形部分。
5.一种半导体设备，包括：
在一个衬底上的象素部分，包括至少一个第一n沟道薄膜晶体管和至少一个源布线，所述第一n沟道薄膜晶体管包括：
在绝缘表面上的一个半导体层；
在该半导体层上的一个绝缘薄膜；以及
在所述绝缘薄膜上的栅极，其中，所述源布线包括一个由与栅极同样材料组成的第一布线和至少部分覆盖该第一布线的第一导电薄膜，其中，所述第一导电薄膜包括具有比栅极低的电阻率的导电材料；
在衬底上的驱动电路，包括至少第二和第三n沟道薄膜晶体管；
在所述衬底上的端子部分，包括一个由与栅极同样材料组成的第二布线和至少部分覆盖第二布线的第二导电薄膜，其中，该第二导电薄膜由具有比栅极低的电阻率的导电材料组成。
6.根据权利要求5的半导体设备，其中，每一第一和第二导电薄膜包括至少一种从由Cu，Al，Au，Ag和它们的合金组成的组中选择的材料。
7.根据权利要求5的半导体设备，其中，用第二和第三n沟道薄膜晶体管形成增强-增强型金属氧化物半导体电路和增强-损耗型金属氧化物半导体电路中至少一个。
8.根据权利要求5的半导体设备，其中，第一n沟道薄膜晶体管具有一个与栅极重叠的沟道形成区，该沟道形成区的宽度和栅极的宽度相同。
9.根据权利要求5的半导体设备，还包括一个与栅极重叠的沟道形成区和一个与栅极部分重叠的杂质区，其中，栅极具有锥形部分。
10.根据权利要求9的半导体设备，其中，第一n沟道薄膜晶体管具有3个沟道形成区。
11.根据权利要求1或5的半导体设备，其中，驱动电路的第二n沟道薄膜晶体管包括一个具有锥形部分的栅极，一个与栅极重叠的沟道形成区和一个与栅极部分重叠的杂质区。
12.根据权利要求1或5的半导体设备，其中，至少一个n沟道薄膜晶体管的杂质区具有杂质浓度，其浓度梯度至少在1×1017至1×1018原子/cm3，它随着离开其沟道形成区的距离增加而增加。
13.根据权利要求1或5的半导体设备，其中，至少一个n沟道薄膜晶体管具有多个沟道形成区。
14.根据权利要求1或5的半导体设备，其中，所述半导体设备是透射型液晶模块。
15.根据权利要求1或5的半导体设备，其中，所述半导体设备是反射型液晶模块。
16.根据权利要求1或5的半导体设备，其中，所述半导体设备至少是一个从包括视频摄像机、数字照相机、头戴显示器、汽车导航系统、投影仪、汽车立体声系统、个人计算机、便携信息终端、数字通用盘播放机和电子游戏设备组成的组中选择的设备。
17.一种半导体设备，包括：
在一个衬底上的象素部分，包括至少一个第一p沟道薄膜晶体管和至少一个源布线，所述第一p沟道薄膜晶体管包括：
在一个绝缘表面上的半导体层；
在该半导体层上的一个绝缘薄膜；
在所述绝缘薄膜上的栅极，其中，源布线包括由与栅极同样的材料组成的第一布线和至少部分覆盖第一布线的第一导电薄膜，其中，第一导电薄膜包括具有比栅极低的电阻率的导电材料；
在所述衬底上的驱动电路，至少包括第二和第三p沟道薄膜晶体管；
在所述衬底上的端子部分，包括一个由与栅极同样的材料组成的第二布线和至少部分覆盖第二布线的第二导电薄膜，其中，第二导电薄膜包括具有比栅极低的电阻率的导电材料。
18.根据权利要求17的半导体设备，其中，用第二和第三p沟道薄膜晶体管形成增强-增强型金属氧化物半导体电路和增强-损耗型金属氧化物半导体电路中至少一个。
19.一种半导体设备，包括：
一个象素部分和用于驱动该象素部分的驱动电路，两者都在同一衬底上形成，其中，在象素部分和驱动电路部分中包括的所有薄膜晶体管都是p沟道薄膜晶体管；
在一个绝缘表面上形成的象素部分的薄膜晶体管之一的栅极；
电连接到象素部分的薄膜晶体管的源布线，所述源布线在绝缘表面上形成，包括和薄膜晶体管的栅极同样的导电层；
一个在薄膜晶体管、栅极和源布线上形成的绝缘薄膜；
一个在绝缘薄膜上形成的并通过一个第一接触孔电连接到象素部分的薄膜晶体管的栅极的栅极布线；
一个在绝缘薄膜上形成的并通过该绝缘薄膜的一个第二接触孔电连接到象素部分的薄膜晶体管的象素电极；
一个在绝缘薄膜上形成的并通过第三接触孔电连接到源布线和象素部分的薄膜晶体管的连接电极。
20.根据权利要求19的半导体设备，其中，所述象素电极包括一个透明的导电薄膜，并通过一个连接电极电连接到薄膜晶体管。
21.根据权利要求19的半导体设备，其中，所述象素电极是一个反射型电极，并直接连接到薄膜晶体管。
22.根据权利要求19的半导体设备，其中，所述源布线具有一种导电涂层，其电阻率低于象素部分的薄膜晶体管的栅极的电阻率。
23.根据权利要求22的半导体设备，其中，所述导电涂层通过电镀形成。
24.一种半导体设备，包括：
一个象素部分和用于驱动该象素部分的驱动电路，两者都在同一衬底上形成，其中，在象素部分和驱动电路部分中包括的所有薄膜晶体管都是n沟道薄膜晶体管；
在一个绝缘表面上形成的象素部分的薄膜晶体管之一的栅极；
电连接到象素部分的薄膜晶体管的源布线，所述源布线在绝缘表面上形成，包括和薄膜晶体管的栅极同样的导电层；
一个在薄膜晶体管、栅极和源布线上形成的绝缘薄膜；
一个在该绝缘薄膜上形成的并通过一个第一接触孔电连接到象素部分的薄膜晶体管的栅极的栅极布线；
一个在绝缘薄膜上形成的并通过该绝缘薄膜的一个第二接触孔电连接到象素部分的薄膜晶体管的象素电极；
一个在绝缘薄膜上形成的并通过第三接触孔电连接到源布线和象素部分的薄膜晶体管的连接电极。
25.根据权利要求24的半导体设备，其中，所述象素电极包括一个透明导电薄膜，并通过一个连接电极电连接到薄膜晶体管。
26.根据权利要求24的半导体设备，其中，所述象素电极是一个反射型电极，并直接连接到薄膜晶体管。
27.根据权利要求24的半导体设备，其中，所述源布线具备一种导电涂层，其电阻率低于象素部分的薄膜晶体管的栅极的电阻率。
28.根据权利要求27的半导体设备，其中，所述导电涂层通过电镀形成。
29.根据权利要求19或24的半导体设备，其中，所述半导体设备至少是一个从包括视频摄像机、数字照相机、头戴显示器、汽车导航系统、投影仪、汽车立体声系统、个人计算机、便携信息终端、数字通用盘播放机和电子游戏设备组成的组中选择的设备。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6613620B2 (en) 2000-07-31 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP2002151698A (ja) * 2000-11-14 2002-05-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4718677B2 (ja) * 2000-12-06 2011-07-06 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG111923A1 (en) 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6825496B2 (en) 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
SG160191A1 (en) * 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4926329B2 (ja) * 2001-03-27 2012-05-09 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、電気器具
SG116443A1 (en) * 2001-03-27 2005-11-28 Semiconductor Energy Lab Wiring and method of manufacturing the same, and wiring board and method of manufacturing the same.
JP4673513B2 (ja) * 2001-08-01 2011-04-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4969001B2 (ja) 2001-09-20 2012-07-04 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
JP4216092B2 (ja) * 2002-03-08 2009-01-28 株式会社半導体エネルギー研究所 液晶表示装置
TWI229774B (en) * 2002-06-11 2005-03-21 Sony Corp Semiconductor device, reflective liquid crystal display apparatus and reflective liquid crystal projection apparatus
KR100866976B1 (ko) * 2002-09-03 2008-11-05 엘지디스플레이 주식회사 액정표시장치용 어레이기판과 제조방법
WO2004027740A1 (en) * 2002-09-20 2004-04-01 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7094684B2 (en) * 2002-09-20 2006-08-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7180099B2 (en) * 2002-11-11 2007-02-20 Oki Data Corporation Semiconductor apparatus with thin semiconductor film
CN102529420B (zh) * 2002-11-13 2014-05-07 日本冲信息株式会社 具有半导体薄膜的组合半导体装置
US7405033B2 (en) * 2003-01-17 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing resist pattern and method for manufacturing semiconductor device
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
WO2004075274A1 (ja) 2003-02-19 2004-09-02 Matsushita Electric Industrial Co., Ltd. 不純物導入方法
JP4166783B2 (ja) 2003-03-26 2008-10-15 株式会社半導体エネルギー研究所 発光装置及び素子基板
WO2004086487A1 (ja) 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
JP4562997B2 (ja) * 2003-03-26 2010-10-13 株式会社半導体エネルギー研究所 素子基板及び発光装置
US7061570B2 (en) * 2003-03-26 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US7192859B2 (en) * 2003-05-16 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device
IL156945A0 (en) * 2003-07-15 2004-02-08 Itzhak Tavori Device and a method for orthopedic delivery of bone reconstruction medium
JP4480968B2 (ja) * 2003-07-18 2010-06-16 株式会社半導体エネルギー研究所 表示装置
JP4393812B2 (ja) * 2003-07-18 2010-01-06 株式会社半導体エネルギー研究所 表示装置及び電子機器
US7052922B2 (en) * 2003-07-21 2006-05-30 Micron Technology, Inc. Stable electroless fine pitch interconnect plating
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US7981779B2 (en) * 2003-10-09 2011-07-19 Panasonic Corporation Method for making junction and processed material formed using the same
WO2005041280A1 (en) 2003-10-28 2005-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR100987721B1 (ko) * 2003-11-19 2010-10-13 삼성전자주식회사 표시장치 및 이의 제조방법
KR101026812B1 (ko) * 2003-11-28 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
KR100675636B1 (ko) * 2004-05-31 2007-02-02 엘지.필립스 엘시디 주식회사 Ｇｏｌｄｄ구조 및 ｌｄｄ구조의 ｔｆｔ를 동시에포함하는 구동회로부 일체형 액정표시장치
US7494923B2 (en) * 2004-06-14 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of wiring substrate and semiconductor device
US7033902B2 (en) * 2004-09-23 2006-04-25 Toppoly Optoelectronics Corp. Method for making thin film transistors with lightly doped regions
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
US8253179B2 (en) * 2005-05-13 2012-08-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US7807516B2 (en) * 2005-06-30 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI286637B (en) * 2005-08-19 2007-09-11 Ind Tech Res Inst A pixel structure utilized for flexible displays
US7528017B2 (en) * 2005-12-07 2009-05-05 Kovio, Inc. Method of manufacturing complementary diodes
KR100817746B1 (ko) * 2006-12-07 2008-03-31 한국전자통신연구원 다층 구조의 박막 트랜지스터 제조방법 및 상기 박막트랜지스터를 포함하는 능동 구동 표시 소자
KR100875100B1 (ko) * 2007-06-05 2008-12-19 삼성모바일디스플레이주식회사 유기 발광 디스플레이 장치
JP5182993B2 (ja) 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US8053253B2 (en) 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI475282B (zh) 2008-07-10 2015-03-01 Semiconductor Energy Lab 液晶顯示裝置和其製造方法
KR101588576B1 (ko) 2008-07-10 2016-01-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 전자 기기
JP5216716B2 (ja) 2008-08-20 2013-06-19 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP2010161259A (ja) * 2009-01-09 2010-07-22 Toshiba Corp プロセスシミュレーションプログラム、プロセスシミュレーション方法、プロセスシミュレータ
US9715845B2 (en) 2009-09-16 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
CN110824800B (zh) 2009-10-16 2022-07-26 株式会社半导体能源研究所 显示设备
WO2011049230A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Voltage regulator circuit
KR101243837B1 (ko) * 2009-10-23 2013-03-20 한국전자통신연구원 다층 배선 연결 구조 및 그의 제조 방법
JP2011187922A (ja) 2009-10-30 2011-09-22 Toshiba Lighting & Technology Corp 発光装置、発光装置の製造方法および照明装置
KR102248564B1 (ko) 2009-11-13 2021-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 이 표시 장치를 구비한 전자 기기
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120050837A (ko) * 2010-11-11 2012-05-21 삼성전기주식회사 전도성 필름 및 그 제조방법
WO2012102314A1 (en) * 2011-01-28 2012-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device and semiconductor device
JP5825812B2 (ja) * 2011-03-24 2015-12-02 株式会社Ｊｏｌｅｄ 表示装置の製造方法
KR101941984B1 (ko) * 2011-09-27 2019-04-12 삼성디스플레이 주식회사 액정표시장치
US20160336400A1 (en) * 2011-11-09 2016-11-17 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device
KR101879831B1 (ko) * 2012-03-21 2018-07-20 삼성디스플레이 주식회사 플렉시블 표시 장치, 유기 발광 표시 장치 및 플렉시블 표시 장치용 원장 기판
WO2014071343A1 (en) 2012-11-05 2014-05-08 University Of Florida Research Foundation, Inc. Brightness compensation in a display
KR102010113B1 (ko) * 2012-11-30 2019-08-12 유니버시티 오브 플로리다 리서치 파운데이션, 아이엔씨. 양극성 수직 전계 효과 트랜지스터
CN103208491B (zh) * 2013-02-25 2015-12-02 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
KR102062289B1 (ko) * 2013-08-02 2020-01-06 삼성디스플레이 주식회사 와이드 그리드 편광자 및 이를 구비한 액정표시장치
KR20150033195A (ko) * 2013-09-23 2015-04-01 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
CN103676235A (zh) * 2013-12-13 2014-03-26 句容骏成电子有限公司 一种液晶显示器及其制备方法
US9704888B2 (en) 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
KR20160081101A (ko) 2014-12-30 2016-07-08 삼성디스플레이 주식회사 유기 발광 표시 장치의 제조 방법 및 상기 제조 방법에 의해 제조된 유기 발광 표시 장치
KR102339284B1 (ko) * 2014-12-30 2021-12-15 삼성디스플레이 주식회사 유기 발광 표시 장치의 제조 방법 및 상기 제조 방법에 의해 제조된 유기 발광 표시 장치
KR102617041B1 (ko) 2015-12-28 2023-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 장치, 텔레비전 시스템, 및 전자 기기
CN105742364A (zh) * 2016-04-12 2016-07-06 中山大学 一种抑制有源沟道区光致漏电流产生的mos管及应用
KR20170131787A (ko) * 2016-05-20 2017-11-30 삼성디스플레이 주식회사 박막트랜지스터의 제조방법 및 박막트랜지스터를 채용하는 표시장치
CN109661696B (zh) * 2016-09-05 2021-04-13 夏普株式会社 有源矩阵基板及其制造方法
US10256204B2 (en) * 2016-11-08 2019-04-09 Globalfoundries Inc. Separation of integrated circuit structure from adjacent chip
JP7101090B2 (ja) * 2018-09-12 2022-07-14 株式会社東芝 半導体装置
JP7183061B2 (ja) 2019-01-31 2022-12-05 株式会社ジャパンディスプレイ 表示装置及びトランジスタ
JP7230650B2 (ja) * 2019-04-05 2023-03-01 Tdk株式会社 無機材料基板の加工方法、デバイス、およびデバイスの製造方法
US10916168B2 (en) * 2019-05-24 2021-02-09 Hannstouch Solution Incorporated Panel and pixel structure thereof
KR20210070780A (ko) * 2019-12-05 2021-06-15 엘지디스플레이 주식회사 디지털 엑스레이 검출기용 박막 트랜지스터 어레이 기판과 디지털 엑스레이 검출기 및 그 제조 방법
CN111477638B (zh) * 2020-04-28 2023-10-17 Tcl华星光电技术有限公司 阵列基板及其制造方法、显示装置
US11271021B2 (en) * 2020-04-28 2022-03-08 Tcl China Star Optoelectronics Technology Co., Ltd. Fabrication method of array substrate with greater adhesion between conductive layer and connection member

Family Cites Families (222)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2001A (en) * 1841-03-12 Sawmill
US4033833A (en) * 1975-10-30 1977-07-05 Western Electric Company, Inc. Method of selectively electroplating an area of a surface
JP2513739Y2 (ja) 1984-04-11 1996-10-09 キヤノン株式会社 薄膜トランジスタ基板
JPS6191688A (ja) 1984-10-11 1986-05-09 松下電器産業株式会社 液晶表示パネル
JPS62143469A (ja) 1985-12-18 1987-06-26 Hitachi Ltd 薄膜トランジスタ
JPS62209514A (ja) 1986-03-11 1987-09-14 Seiko Epson Corp アクテイブマトリクス基板
FR2605442B1 (fr) 1986-10-17 1988-12-09 Thomson Csf Ecran de visualisation electrooptique a transistors de commande et procede de realisation
JP2552159B2 (ja) * 1987-02-02 1996-11-06 セイコーエプソン株式会社 半導体装置及びその製造方法
JPH0812354B2 (ja) 1987-10-14 1996-02-07 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP2513739B2 (ja) 1987-11-19 1996-07-03 富士通株式会社 ボックス型キュア炉
JPH01271727A (ja) 1988-04-25 1989-10-30 Seikosha Co Ltd 非晶質シリコン薄膜トランジスタアレイ
JP2605346B2 (ja) 1988-05-17 1997-04-30 三菱電機株式会社 表示装置の製造方法
JPH028821A (ja) 1988-06-28 1990-01-12 Sharp Corp アクティブマトリックス基板
JP3053093B2 (ja) 1988-07-29 2000-06-19 株式会社日立製作所 アクティブマトリクス液晶表示装置
JP2714016B2 (ja) 1988-08-05 1998-02-16 株式会社東芝 表示装置
JP2575052B2 (ja) 1988-12-07 1997-01-22 ホシデン株式会社 液晶表示素子
US5157470A (en) * 1989-02-27 1992-10-20 Hitachi, Ltd. Thin film transistor, manufacturing method thereof and matrix circuit board and image display device each using the same
JPH02223924A (ja) 1989-02-27 1990-09-06 Hitachi Ltd 表示パネルの製造方法
JPH07122718B2 (ja) 1989-03-20 1995-12-25 株式会社日立製作所 液晶表示装置
US5218221A (en) * 1989-10-20 1993-06-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JPH03163529A (ja) 1989-11-22 1991-07-15 Sharp Corp アクティブマトリクス表示装置
US5498573A (en) 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
JPH03196639A (ja) 1989-12-26 1991-08-28 Ricoh Co Ltd 薄膜トランジスタ
JP2846028B2 (ja) 1990-01-18 1999-01-13 シチズン時計株式会社 液晶表示パネル基板の製造方法
JPH06208132A (ja) 1990-03-24 1994-07-26 Sony Corp 液晶表示装置
JP3024620B2 (ja) 1990-04-11 2000-03-21 セイコーエプソン株式会社 液晶パネルの製造方法
JP2628928B2 (ja) 1990-05-22 1997-07-09 株式会社フロンテック 薄膜トランジスタアレイおよびその製造方法
JPH0496022A (ja) 1990-08-13 1992-03-27 Hitachi Ltd アクティブマトリクス基板とその製造方法並びにこれを用いた液晶表示素子
JP3024661B2 (ja) 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
US5849601A (en) * 1990-12-25 1998-12-15 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method for manufacturing the same
JPH04232923A (ja) 1990-12-28 1992-08-21 Sanyo Electric Co Ltd 表示装置の電極基板の製造方法
JP2998255B2 (ja) 1991-04-04 2000-01-11 セイコーエプソン株式会社 薄膜トランジスタ装置及びその製造方法
US5576858A (en) * 1991-10-14 1996-11-19 Hosiden Corporation Gray scale LCD control capacitors formed between a control capacitor electrode on one side of an insulating layer and two subpixel electrodes on the other side
JPH05243333A (ja) 1992-02-26 1993-09-21 Nec Corp 薄膜電界効果型トランジスタ基板
JP2907629B2 (ja) 1992-04-10 1999-06-21 松下電器産業株式会社 液晶表示パネル
US5432015A (en) * 1992-05-08 1995-07-11 Westaim Technologies, Inc. Electroluminescent laminate with thick film dielectric
JP3357687B2 (ja) 1992-07-15 2002-12-16 株式会社東芝 薄膜トランジスタおよび液晶表示装置の製造方法
JP3387981B2 (ja) 1992-10-09 2003-03-17 富士通株式会社 薄膜トランジスタマトリクス装置の製造方法
US5728592A (en) 1992-10-09 1998-03-17 Fujitsu Ltd. Method for fabricating a thin film transistor matrix device
JPH06148685A (ja) 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JP3378280B2 (ja) * 1992-11-27 2003-02-17 株式会社東芝 薄膜トランジスタおよびその製造方法
JPH06167722A (ja) 1992-11-30 1994-06-14 Sharp Corp アクティブマトリクス基板及びその製造方法
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JPH06202148A (ja) * 1992-12-28 1994-07-22 Casio Comput Co Ltd 液晶表示装置用薄膜トランジスタ及びその製造方法
US5539551A (en) 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
JP3453776B2 (ja) 1993-02-23 2003-10-06 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法
JP2898509B2 (ja) 1993-06-23 1999-06-02 シャープ株式会社 アクティブマトリックス基板及びその製造方法
JP2556262B2 (ja) 1993-07-07 1996-11-20 日本電気株式会社 液晶表示パネル
JP2789293B2 (ja) 1993-07-14 1998-08-20 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH07110495A (ja) 1993-10-14 1995-04-25 Hitachi Ltd アクティブマトリクス型液晶表示装置
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
TW264575B (zh) * 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
US5923962A (en) * 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JPH07140475A (ja) 1993-11-16 1995-06-02 Rohm Co Ltd 液晶表示装置の配線構造
JP3376051B2 (ja) 1993-12-03 2003-02-10 三菱電機株式会社 薄膜トランジスタおよびその製造方法
JP3398453B2 (ja) 1994-02-24 2003-04-21 株式会社東芝 薄膜トランジスタの製造方法
JP3402400B2 (ja) * 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
JP3347217B2 (ja) * 1994-04-22 2002-11-20 三菱電機株式会社 薄膜トランジスタ及びその製造方法
JP2630252B2 (ja) 1994-04-26 1997-07-16 日本電気株式会社 トンネルトランジスタおよびその製造方法
US5831387A (en) * 1994-05-20 1998-11-03 Canon Kabushiki Kaisha Image forming apparatus and a method for manufacturing the same
CN1230919C (zh) * 1994-06-02 2005-12-07 株式会社半导体能源研究所 有源矩阵显示器和电光元件
JP3297666B2 (ja) 1994-06-02 2002-07-02 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
JP3002099B2 (ja) 1994-10-13 2000-01-24 株式会社フロンテック 薄膜トランジスタおよびそれを用いた液晶表示装置
US5536950A (en) * 1994-10-28 1996-07-16 Honeywell Inc. High resolution active matrix LCD cell design
JP2992464B2 (ja) 1994-11-04 1999-12-20 キヤノン株式会社 集電電極用被覆ワイヤ、該集電電極用被覆ワイヤを用いた光起電力素子及びその製造方法
KR0146253B1 (ko) * 1994-11-30 1998-09-15 엄길용 액정표시장치용 박막트랜지스터의 제조방법
JPH08201851A (ja) * 1995-01-31 1996-08-09 Sharp Corp アクティブマトリクス基板
JP3307144B2 (ja) 1995-02-28 2002-07-24 ソニー株式会社 表示装置
JP3539821B2 (ja) 1995-03-27 2004-07-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH08274336A (ja) 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
JPH0926603A (ja) * 1995-05-08 1997-01-28 Semiconductor Energy Lab Co Ltd 表示装置
JP3163576B2 (ja) 1995-06-01 2001-05-08 株式会社半導体エネルギー研究所 アクティブマトリクス型液晶表示装置
JPH0926602A (ja) * 1995-07-12 1997-01-28 Sony Corp アクティブマトリクス表示装置
JPH0945930A (ja) 1995-07-28 1997-02-14 Sony Corp 薄膜トランジスタ及びその製造方法
JPH09106887A (ja) 1995-08-09 1997-04-22 Citizen Watch Co Ltd 有機エレクトロルミネセンス素子およびその駆動方法
JP2990046B2 (ja) * 1995-08-16 1999-12-13 日本電気株式会社 反射型液晶表示装置及びその製造方法
JPH0980412A (ja) 1995-09-13 1997-03-28 Canon Inc 液晶表示装置の製造方法
US6069370A (en) * 1997-03-26 2000-05-30 Nec Corporation Field-effect transistor and fabrication method thereof and image display apparatus
JPH09105953A (ja) * 1995-10-12 1997-04-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
US5917563A (en) 1995-10-16 1999-06-29 Sharp Kabushiki Kaisha Liquid crystal display device having an insulation film made of organic material between an additional capacity and a bus line
JP3490216B2 (ja) 1996-04-24 2004-01-26 シャープ株式会社 スイッチング素子基板の製造方法
US6015724A (en) * 1995-11-02 2000-01-18 Semiconductor Energy Laboratory Co. Manufacturing method of a semiconductor device
TW329500B (en) * 1995-11-14 1998-04-11 Handotai Energy Kenkyusho Kk Electro-optical device
DE69635239T2 (de) * 1995-11-21 2006-07-06 Samsung Electronics Co., Ltd., Suwon Verfahren zur Herstellung einer Flüssigkristall-Anzeige
KR0161462B1 (ko) * 1995-11-23 1999-01-15 김광호 액정 디스플레이에서의 게이트 패드 형성방법
JP2803713B2 (ja) 1995-12-08 1998-09-24 日本電気株式会社 アクティブマトリクス基板及びその製造方法
JP3963974B2 (ja) * 1995-12-20 2007-08-22 株式会社半導体エネルギー研究所 液晶電気光学装置
JP3647542B2 (ja) * 1996-02-20 2005-05-11 株式会社半導体エネルギー研究所 液晶表示装置
US5815226A (en) * 1996-02-29 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and method of fabricating same
KR100202236B1 (ko) * 1996-04-09 1999-07-01 구자홍 액티브 매트릭스 기판의 제조방법 및 그 방법에 의해 제조되는 액티브 매트릭스 기판
JPH09318975A (ja) 1996-05-30 1997-12-12 Nec Corp 薄膜電界効果型トランジスタ素子アレイおよびその製造 方法
KR100223158B1 (ko) * 1996-06-07 1999-10-15 구자홍 액티브매트릭스기판 및 그 제조방법
JPH1048640A (ja) 1996-07-30 1998-02-20 Toshiba Corp アクティブマトリクス型液晶表示装置
JP3622934B2 (ja) 1996-07-31 2005-02-23 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタ型液晶表示装置
JPH1090711A (ja) * 1996-09-17 1998-04-10 Seiko Epson Corp 反射型液晶表示装置およびその製造方法
JPH10104663A (ja) * 1996-09-27 1998-04-24 Semiconductor Energy Lab Co Ltd 電気光学装置およびその作製方法
JPH10104595A (ja) * 1996-09-30 1998-04-24 Matsushita Electric Ind Co Ltd 表示装置およびその製造方法
JP3279939B2 (ja) * 1996-11-13 2002-04-30 三菱電機株式会社 液晶ディスプレイ装置
JPH10142633A (ja) * 1996-11-15 1998-05-29 Mitsubishi Electric Corp 薄膜トランジスタ集積装置およびその製造方法並びに液晶表示装置
JP3392672B2 (ja) * 1996-11-29 2003-03-31 三洋電機株式会社 表示装置
JPH10173191A (ja) 1996-12-06 1998-06-26 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法並びにこれを搭載した液晶表示装置
JP3463971B2 (ja) 1996-12-26 2003-11-05 出光興産株式会社 有機アクティブｅｌ発光装置
JPH10198292A (ja) 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3782194B2 (ja) 1997-02-28 2006-06-07 株式会社東芝 アクティブマトリクス型液晶表示装置
US6949417B1 (en) 1997-03-05 2005-09-27 Lg. Philips Lcd Co., Ltd. Liquid crystal display and method of manufacturing the same
KR100307385B1 (ko) * 1997-03-05 2001-12-15 구본준, 론 위라하디락사 액정표시장치의구조및그제조방법
US6518962B2 (en) * 1997-03-12 2003-02-11 Seiko Epson Corporation Pixel circuit display apparatus and electronic apparatus equipped with current driving type light-emitting device
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO1998047170A1 (en) 1997-04-11 1998-10-22 Nichia Chemical Industries, Ltd. Method of growing nitride semiconductors, nitride semiconductor substrate and nitride semiconductor device
JPH10319431A (ja) 1997-05-15 1998-12-04 Advanced Display:Kk 薄膜トランジスタアレイ基板
JPH112835A (ja) * 1997-06-13 1999-01-06 Sharp Corp アクティブマトリクス基板
JP4027465B2 (ja) * 1997-07-01 2007-12-26 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置およびその製造方法
JP3847419B2 (ja) * 1997-07-02 2006-11-22 三菱電機株式会社 液晶表示装置
JPH1138439A (ja) 1997-07-16 1999-02-12 Toshiba Corp アクティブマトリクス基板及びその製造方法並びにアクティブマトリクス型液晶表示装置
JPH1152425A (ja) 1997-08-07 1999-02-26 Mitsubishi Electric Corp Ｔｆｔアレイ基板とその製造方法及びｔｆｔ液晶表示装置
JP3980178B2 (ja) * 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JP3591242B2 (ja) * 1997-09-18 2004-11-17 セイコーエプソン株式会社 薄膜トランジスタ、画素マトリクス及び液晶表示装置
JP3919900B2 (ja) * 1997-09-19 2007-05-30 株式会社半導体エネルギー研究所 液晶表示装置およびその作製方法
JPH1197698A (ja) 1997-09-24 1999-04-09 Toshiba Corp 薄膜トランジスタ
JPH1195256A (ja) 1997-09-25 1999-04-09 Sharp Corp アクティブマトリクス基板
US6218219B1 (en) 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
JP4397438B2 (ja) 1997-09-29 2010-01-13 株式会社半導体エネルギー研究所 半導体装置
JPH11111993A (ja) 1997-09-30 1999-04-23 Toshiba Corp 半導体装置の製造方法
US6433841B1 (en) * 1997-12-19 2002-08-13 Seiko Epson Corporation Electro-optical apparatus having faces holding electro-optical material in between flattened by using concave recess, manufacturing method thereof, and electronic device using same
TW486581B (en) 1998-01-06 2002-05-11 Seiko Epson Corp Semiconductor device, substrate for electro-optical device, electro-optical device, electronic equipment, and projection display apparatus
JPH11233783A (ja) 1998-02-17 1999-08-27 Sharp Corp 薄膜トランジスタおよびその製造方法
GB9803441D0 (en) * 1998-02-18 1998-04-15 Cambridge Display Tech Ltd Electroluminescent devices
JP3980167B2 (ja) 1998-04-07 2007-09-26 株式会社日立製作所 Ｔｆｔ電極基板
JP3702096B2 (ja) 1998-06-08 2005-10-05 三洋電機株式会社 薄膜トランジスタ及び表示装置
KR100451379B1 (ko) * 1998-06-19 2005-01-13 엘지.필립스 엘시디 주식회사 액정표시장치및그제조방법
JP3736122B2 (ja) 1998-06-23 2006-01-18 セイコーエプソン株式会社 液晶装置及び電子機器
KR100333180B1 (ko) * 1998-06-30 2003-06-19 주식회사 현대 디스플레이 테크놀로지 Tft-lcd제조방법
KR100697413B1 (ko) * 1998-07-30 2007-03-19 마츠시타 덴끼 산교 가부시키가이샤 액정 표시 장치, 영상 디스플레이 장치, 정보 처리 장치, 및 그 제조 방법
US6555420B1 (en) * 1998-08-31 2003-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and process for producing semiconductor device
JP4363684B2 (ja) 1998-09-02 2009-11-11 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタ基板およびこれを用いた液晶表示装置
JP4493741B2 (ja) 1998-09-04 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW559683B (en) * 1998-09-21 2003-11-01 Advanced Display Kk Liquid display device and manufacturing process therefor
US6493048B1 (en) * 1998-10-21 2002-12-10 Samsung Electronics Co., Ltd. Thin film transistor array panel for a liquid crystal display and a method for manufacturing the same
JP2000131707A (ja) 1998-10-27 2000-05-12 Citizen Watch Co Ltd 液晶表示パネル
KR20000027776A (ko) * 1998-10-29 2000-05-15 김영환 액정 표시 장치의 제조방법
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6420758B1 (en) 1998-11-17 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an impurity region overlapping a gate electrode
JP4536187B2 (ja) 1998-11-17 2010-09-01 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6255130B1 (en) 1998-11-19 2001-07-03 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP3901893B2 (ja) 1998-11-25 2007-04-04 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP4159713B2 (ja) 1998-11-25 2008-10-01 株式会社半導体エネルギー研究所 半導体装置
JP2000223715A (ja) 1998-11-25 2000-08-11 Semiconductor Energy Lab Co Ltd 薄膜トランジスタの作製方法およびアクティブマトリクス基板の作製方法
US6501098B2 (en) * 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6277679B1 (en) * 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US6420988B1 (en) 1998-12-03 2002-07-16 Semiconductor Energy Laboratory Co., Ltd. Digital analog converter and electronic device using the same
JP2000174282A (ja) * 1998-12-03 2000-06-23 Semiconductor Energy Lab Co Ltd 半導体装置
US6469317B1 (en) * 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3488649B2 (ja) 1998-12-22 2004-01-19 シャープ株式会社 アクティブマトリクス基板
JP4234244B2 (ja) * 1998-12-28 2009-03-04 富士通マイクロエレクトロニクス株式会社 ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法
JP4202502B2 (ja) 1998-12-28 2008-12-24 株式会社半導体エネルギー研究所 半導体装置
US8158980B2 (en) 2001-04-19 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a pixel matrix circuit that includes a pixel TFT and a storage capacitor
JP4860021B2 (ja) 1999-01-11 2012-01-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
DE69942442D1 (de) * 1999-01-11 2010-07-15 Semiconductor Energy Lab Halbleiteranordnung mit Treiber-TFT und Pixel-TFT auf einem Substrat
US6639244B1 (en) 1999-01-11 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP3868649B2 (ja) 1999-01-22 2007-01-17 株式会社アドバンスト・ディスプレイ 液晶表示装置およびその製造方法
US6576924B1 (en) 1999-02-12 2003-06-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having at least a pixel unit and a driver circuit unit over a same substrate
JP2000243963A (ja) 1999-02-17 2000-09-08 Sanyo Electric Co Ltd 薄膜トランジスタ及び表示装置
JP3362008B2 (ja) * 1999-02-23 2003-01-07 シャープ株式会社 液晶表示装置およびその製造方法
EP2284605A3 (en) 1999-02-23 2017-10-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and fabrication method thereof
KR100290913B1 (ko) * 1999-03-04 2001-05-15 김영환 고전압 소자 및 그 제조방법
JP4700159B2 (ja) 1999-03-12 2011-06-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6306694B1 (en) 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
JP5057605B2 (ja) 1999-03-17 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6614083B1 (en) 1999-03-17 2003-09-02 Semiconductor Energy Laboratory Co., Ltd. Wiring material and a semiconductor device having wiring using the material, and the manufacturing method
JP4801238B2 (ja) * 1999-03-23 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6281552B1 (en) 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
US6399988B1 (en) * 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
JP4578611B2 (ja) 1999-03-26 2010-11-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000284723A (ja) 1999-03-30 2000-10-13 Sanyo Electric Co Ltd 表示装置
JP3916823B2 (ja) 1999-04-07 2007-05-23 シャープ株式会社 アクティブマトリクス基板およびその製造方法、並びにフラットパネル型イメージセンサ
JP2000357671A (ja) 1999-04-13 2000-12-26 Sharp Corp 金属配線の製造方法
US6461899B1 (en) * 1999-04-30 2002-10-08 Semiconductor Energy Laboratory, Co., Ltd. Oxynitride laminate “blocking layer” for thin film semiconductor devices
JP3480697B2 (ja) 1999-05-10 2003-12-22 ナノックス株式会社 Ｃｏｇ型液晶表示装置の製造方法
JP4552239B2 (ja) 1999-05-12 2010-09-29 ソニー株式会社 表示用薄膜半導体素子及び表示装置
US6204081B1 (en) * 1999-05-20 2001-03-20 Lg Lcd, Inc. Method for manufacturing a substrate of a liquid crystal display device
EP1058310A3 (en) 1999-06-02 2009-11-18 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW527735B (en) 1999-06-04 2003-04-11 Semiconductor Energy Lab Electro-optical device
JP3844913B2 (ja) * 1999-06-28 2006-11-15 アルプス電気株式会社 アクティブマトリックス型液晶表示装置
US6952020B1 (en) * 1999-07-06 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001094238A (ja) * 1999-07-16 2001-04-06 Sharp Corp 金属配線の製造方法およびその金属配線を備えた配線基板
JP2001051303A (ja) 1999-08-05 2001-02-23 Fujitsu Ltd 液晶表示装置及びその製造方法
JP4700156B2 (ja) * 1999-09-27 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
US6524877B1 (en) * 1999-10-26 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of fabricating the same
US6750835B2 (en) * 1999-12-27 2004-06-15 Semiconductor Energy Laboratory Co., Ltd. Image display device and driving method thereof
JP5408829B2 (ja) * 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
US6825488B2 (en) * 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6646692B2 (en) * 2000-01-26 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Liquid-crystal display device and method of fabricating the same
US6639265B2 (en) * 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US7023021B2 (en) * 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP2001312222A (ja) * 2000-02-25 2001-11-09 Sharp Corp アクティブマトリクス基板およびその製造方法並びに該基板を用いた表示装置および撮像装置
TW521303B (en) * 2000-02-28 2003-02-21 Semiconductor Energy Lab Electronic device
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6500701B2 (en) * 2000-04-28 2002-12-31 Casio Computer Co., Ltd. Method of manufacturing thin film transistor panel having protective film of channel region
US6495005B1 (en) 2000-05-01 2002-12-17 International Business Machines Corporation Electroplating apparatus
JP4588167B2 (ja) * 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001324725A (ja) * 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
TW480576B (en) * 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
US6489222B2 (en) * 2000-06-02 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP2002009296A (ja) 2000-06-26 2002-01-11 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ及び薄膜トランジスタアレイの製造方法
JP3918412B2 (ja) 2000-08-10 2007-05-23 ソニー株式会社 薄膜半導体装置及び液晶表示装置とこれらの製造方法
KR100720434B1 (ko) * 2000-09-27 2007-05-22 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법
US6509616B2 (en) * 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
JP4974427B2 (ja) * 2000-09-29 2012-07-11 株式会社半導体エネルギー研究所 半導体装置及び電子装置
KR100396695B1 (ko) * 2000-11-01 2003-09-02 엘지.필립스 엘시디 주식회사 에천트 및 이를 이용한 전자기기용 기판의 제조방법
JP4954366B2 (ja) * 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4954365B2 (ja) 2000-11-28 2012-06-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4737828B2 (ja) 2000-12-21 2011-08-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
JP4789322B2 (ja) 2000-12-28 2011-10-12 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
SG111923A1 (en) * 2000-12-21 2005-06-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
SG160191A1 (en) * 2001-02-28 2010-04-29 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
CN1829919A (zh) * 2003-08-06 2006-09-06 爱德万测试株式会社 测试装置、修正值管理方法及程式
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