CN1285127C - 薄膜半导体器件及其制造该器件的方法 - Google Patents

薄膜半导体器件及其制造该器件的方法 Download PDF

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Abstract

本发明公开了一种半导体器件，其具有一个N沟道MOS晶体管和P沟道MOS晶体管，所述N沟道与P沟道MOS晶体管的每个由多晶硅层、栅绝缘膜、和包括了位于玻璃基片上的栅多晶硅的栅极构成。所述半导体器件的制造方法包括步骤：与注入杂质同时或在不同的另一步骤中，向所述栅多晶硅注入杂质，在形成MOS晶体管的源极/漏极时，或形成LDD(轻度掺杂漏极)时，在N沟道MOS晶体管中形成一个N型的栅多晶硅，在P沟道MOS晶体管中形成一个P型的栅多晶硅，而且，将所述多晶硅层的厚度设为小于形成沟道反转时出现的耗尽层的宽度。这样，降低了MOS晶体管的阈值电压的波动，从而实现了低电压驱动。

Description

薄膜半导体器件及其制造该器件的方法
技术领域
本发明涉及一种薄膜半导体器件及其制造该器件的方法。
本申请要求日本专利申请号为：2002-064795的优先权，申请日为：2002年3月11日，在此结合全部作为参考。
背景技术
传统上，在CMOS(互补金属氧化物半导体)型的薄膜半导体器件中，N(负)沟道晶体管和P(正)沟道晶体管的栅极仅由单一的金属材料或单一的导电型多晶硅材料构成的。然而，采用这种方法，N沟道晶体管和P沟道晶体管的栅极具有相同的工作功能，因此为使两种晶体管具有几乎相同的阈值电压(Vth)，有必要极力减少N沟道晶体管和P沟道晶体管的栅极材料的沟道杂质的浓度。
因此，一种薄膜半导体器件，其N沟道和P沟道的晶体管由一种位于玻璃基片上的多晶硅材料构成，该器件具有上述缺陷，由于其在600℃以下的低温进行的处理和多晶硅表面方向的复杂性，使其具有大的界面态密度(interface state density)(典型值为5×1011/cm2比单晶硅的1×1011/cm2)，而且上述两种具有较低的沟道杂质浓度的晶体管之一的Vth值由于表面态密度变化的影响而大幅度地波动。相应地，驱动电路的电压不能降低到Vth的最大波动值以下，所以不可能将电压降低到2.5V以下，即降低能量消耗。
作为降低上述Vth波动的方法，在申请号为Hei 8-107153的日本专利公开了一种方法，其中，在使用单晶硅的情况下，将N沟道晶体管的栅多晶硅制成N(负)型，将P沟道晶体管的栅多晶硅制成P(正)型，从而利用栅极工作函数的作用，或在SOI(绝缘体上的硅，Siliconon Insulator)结构的情况下，与单晶硅的情况相反，将N沟道晶体管的栅多晶硅制成P型，将P沟道晶体管的栅多晶体管制成N型，从而利用栅极工作函数的作用。
但是，尽管由在玻璃基片上形成的和通过受激激光等进行多晶化的a-Si(非晶硅)具有通常正界面态密度，所以有必要通过将N沟道晶体管的栅多晶硅制成N型、和将P沟道晶体管的栅多晶硅制成P型的方式降低Vth，所述方式与日本专利Hei 8-107153公开的SOI结构的情况正好相反。不可能只通过利用栅极工作函数的作用来有效地降低Vth波动。
例如，假设栅氧化薄膜的膜厚度是50纳米，其界面态密度(Qss)为5×1011/cm2)，获得2V以下的Vth值所需的沟道杂质浓度对于P沟道型约为2.1×1016/cm3，对于N沟道型约为1.8×1017/cm3，这表明了从N沟道型几乎能够获得足够的沟道杂质浓度，但对于P沟道型，与单晶硅Si的情况下，约5×1011/cm2的非常大的Qss值相比，不能认为沟道杂质浓度是足够的，因此Vth波动(标准偏移)超过0.3V，所以将上述方法应用于以低于2.5V的电压工作的低电压电路非常困难。
发明内容
由于以上原因，本发明的一个目的就是提供一种薄膜半导体器件及其制造该器件的方法，其能够实现低(阈值电压)Vth值和高的沟道杂质浓度，从而减轻那些由具有诸如多晶硅的高的界面态的有源层的晶体管Vth值的波动，从而能够构成一种低电压的电路。
根据本发明的第一方面，提供了一种薄膜半导体器件，其包括：
一个N沟道MOS晶体管，其包括在一个绝缘基片上形成的、并注入了第一种导电型杂质的第一区域的多晶硅层，所述第一区域的所述多晶硅层作为有源层，以及
一个P沟道MOS晶体管，其包括在所述绝缘基片上形成的、并注入了第二种导电型杂质的第二区域的多晶硅层，所述第二区域的所述多晶硅层作为有源层，
其中第一栅极通过位于所述N沟道MOS晶体管的所述多晶硅层上的第一栅绝缘膜形成，所述第一栅极包括了一个N型的多晶硅；
其中第二栅极通过位于所述P沟道MOS晶体管的所述多晶硅层上的第二栅绝缘膜形成，所述第二栅极包括了一个P型的多晶硅；
其中这样形成所述多晶硅层，以致其厚度小于形成沟道反转时的耗尽层的宽度。
在上述第一方面中，优选的方式是：其中第一和第二栅极为层叠结构，该结构由多晶硅和金属、或多晶硅和硅化物组成。
另一优选的方式是：其中多晶硅层和栅绝缘膜始终地位于至少第一和第二栅极的下面，而且第一和第二栅极的每一个通过连接孔连接到对应的栅连接线。
再一优选的方式是：其中多晶硅层的厚度设为约60纳米。
根据本发明的第二方面，提供了一种薄膜半导体器件制造方法，其包括以下步骤：
在绝缘基片上通过保护膜、或直接地在所述绝缘基片上淀积具有预定薄膜厚度的非晶硅；
通过使用激光将非晶硅多晶化，从而形成多晶硅层；
将多晶硅层构图为多个岛，从而形成N沟道MOS晶体管的形成区域和P沟道MOS晶体管的形成区域；
向N沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而形成P型的第一区域；
向P沟道MOS晶体管的形成区域注入第二种导电型的杂质，从而形成N型的第二区域；
在N沟道MOS晶体管的形成区域的第一区域形成第一栅绝缘膜，在P沟道MOS晶体管的形成区域的第二区域形成第二栅绝缘膜；
在第一和第二栅绝缘膜上淀积多晶硅；
向N沟道MOS晶体管的形成区域中的第一栅绝缘膜上的多晶硅注入第二种导电型的杂质，从而在第一栅绝缘膜上形成N型的多晶硅；
向P沟道MOS晶体管的形成区域中的第二栅绝缘膜上的多晶硅注入第一种导电型的杂质，从而在第二栅绝缘膜上形成P型的多晶硅；
在每个N型和P型多晶硅上形成金属膜或硅化物膜，并将所述金属膜或硅化物膜构图，从而在N型的多晶硅上形成第一栅极，在P型的多晶硅上形成第二栅极；和
向N沟道MOS晶体管的形成区域注入第二种导电型的杂质，向P沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而分别形成源区和漏区。
在上述第二方面，优选的方式是：其中每个第一和第二栅极都以下述方式形成，该方式中多晶硅和金属、或多晶硅和硅化物是层叠的。
另一优选的方式是：其中所述多晶硅层和第一栅绝缘膜始终位于至少第一栅极的下面，和其中所述多晶硅层和第二栅绝缘膜始终位于至少第一栅极的下面，从而减少了栅极中的不均匀的台阶。
另一优选的方式是：其中多晶硅的厚度设为约60纳米。
根据本发明的第三方面，提供了一种薄膜半导体器件的制造方法，其包括以下步骤：
在绝缘基片上通过保护膜或直接地在绝缘基片上，淀积具有预定的薄膜厚度的非晶硅；
通过使用激光将所述非晶硅多晶化，从而形成多晶硅层；
将多晶硅层构图为多个岛，从而形成N沟道MOS晶体管的形成区域和P沟道MOS晶体管的形成区域；
向N沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而形成了P型的第一区域；
向P沟道MOS晶体管的形成区域注入第二种导电型的杂质，从而形成了一个N型的第二区域；
在N沟道MOS晶体管的形成区域的第一区域形成第一栅绝缘膜，在P沟道MOS晶体管的形成区域的第二区域形成第二栅绝缘膜；
在第一和第二栅绝缘膜上淀积多晶硅；
向N沟道MOS晶体管的形成区域的第一栅绝缘膜的多晶硅上注入第二种导电型的杂质，从而在第一栅绝缘膜上构成一个N型的多晶硅；
向P沟道MOS晶体管的形成区域的第二栅绝缘膜上的多晶硅注入第一种导电型的杂质，从而在第二栅绝缘膜上构成一个P型的多晶硅；
在每个N型和P型的多晶硅上形成一个金属膜或硅化物膜，并构图所述金属膜或硅化物膜，从而在N型的多晶硅上形成第一栅极，在P型的多晶硅上形成第二栅极；以及
在N沟道MOS晶体管的形成区域和P沟道MOS晶体管的形成区域的至少其中之一上，形成一个LDD(轻度掺杂的漏极，Lightly DopedDrain)；以及
向N沟道MOS晶体管的形成区域注入第二种导电型的杂质，向P沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而分别形成源区和漏区。
根据本发明的第四个方面，其中提供了一种薄膜半导体器件制造方法，其包括以下步骤：
在绝缘基片上，通过保护薄或直接地在绝缘基片上，淀积具有预定的薄膜厚度的非晶硅；
通过使用激光使所述非晶硅多晶化，从而形成多晶硅层；
将所述多晶硅层构图为多个岛，从而形成N沟道MOS晶体管的形成区域，和P沟道MOS晶体管的形成区域；
在N沟道MOS晶体管的形成区域的第一区域形成第一栅绝缘膜，以及在P沟道MOS晶体管的形成区域的第二区域形成第二栅绝缘膜；
分别在第一和第二栅绝缘膜上淀积所述多晶硅，并构图所述淀积的多晶硅，从而在第一栅绝缘膜上形成第一栅极，在第二栅绝缘膜上形成第二栅极；
向所述N沟道MOS晶体管的形成区域注入第二种导电型的杂质，从而分别形成N型的源区和漏区，并形成了构成了第一栅极的N型多晶硅；和
向所述P沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而分别形成P型的源区和漏区，并形成了构成了第二栅极的P型多晶硅。
根据本发明的第五方面，其中提供了一种薄膜制造方法，其包括以下步骤：
在绝缘基片上，通过保护膜或直接地在绝缘基片上，淀积具有预定膜厚度的非晶硅；
通过使用激光使所述非晶硅多晶化，从而形成多晶硅层；
将所述多晶硅层构图为多个岛，从而形成N沟道MOS晶体管的形成区域，和P沟道MOS晶体管的形成区域；
在N沟道MOS晶体管的形成区域的第一区域形成第一栅绝缘膜，在P沟道MOS晶体管的形成区域的第二区域形成第二栅绝缘膜；
分别在第一和第二栅绝缘膜上淀积多晶硅，并构图所述淀积的多晶硅，从而在第一栅绝缘膜上形成第一栅极，并在第二栅绝缘膜上形成第二栅极；
向N沟道MOS晶体管的形成区域注入第二种导电型的杂质，从而形成了一个轻度掺杂的漏区，并同时形成了构成第一栅极的N型多晶硅；和
向P沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而形成了一个轻度掺杂的漏区，并同时形成了构成第二栅极的P型多晶硅；
在N沟道MOS晶体管的形成区域的第一栅极和P沟道MOS晶体管的形成区域的第二栅极中的至少一个栅极的侧壁形成一个侧壁绝缘膜；以及
利用至少一个栅极和侧壁作为掩码注入杂质，从而形成了源区和漏区。
利用上述配置，当在位于透明绝缘基片上的多晶硅层的N沟道MOS晶体管和P沟道MOS晶体管中形成栅多晶硅时，所述N沟道MOS晶体管的栅多晶硅制成N型，P沟道MOS晶体管的栅多晶硅制成P型，而且所述多晶硅层是特殊构成的，以使它们具有小于转换耗尽层的宽度的厚度，从而提高了沟道杂质浓度，同时降低了阈值电压(Vth)，因此即使在所述多晶硅具有高界面态的情况下，也可能将Vth值的波动降低到传统技术的一半以下。
如图2所示，在如玻璃基片1等的透明绝缘基片上，借助于位于其下的保护膜2设置多晶硅层3，在其上通过栅绝缘膜4形成了多晶硅5，以这种方式，在该方式下，N沟道晶体管101的多晶硅5可以制成N型，P沟道晶体管201的多晶硅5可以制成P型，多晶硅层3形成的膜厚度小于当N沟道层和P沟道层转换为导电型时扩展的耗尽层的宽度。
因此，通过向N沟道和P沟道晶体管提供不同导电型的栅多晶硅5和具有小于在转换时扩展的耗尽层的宽度的厚度的多晶硅层3，当同时将薄膜晶体管的各沟道的杂质浓度增加到2×1016/cm3以上时，有可能降低阈值电压(Vth)，为了降低界面态密度(Qss)的影响，因此大幅度地抑制了Vth值的波动。
如上所述，根据本发明所述薄膜半导体器件及其制造方法提供了以下效果：
本发明的第一个效果是：即使在N沟道和P沟道的区域具有高的杂质浓度的情况下，也能够将阈值电压(Vth)降低到预定值以下。
这是因为所述N沟道晶体管的栅多晶硅是N型的，所述P沟道晶体管的栅多晶硅是P型的，而且，所述多晶硅具有的厚度小于耗尽层在沟道转换时的宽度。
本发明的第二个效果是可以减少Vth的波动，从而能够提高逻辑电路设计的自由度和增加生产制造产量。
这是因为高的沟道杂质浓度对特别如多晶硅的高的界面态密度的影响很小。
本发明的第三个效果是可以防止构成栅极的栅金属在某一步骤时被断开。
这是因为多晶硅和栅绝缘膜以构图方式被设置在栅极的下面。
附图说明
通过下述结合附图的描述，将使本发明的上述目标、优点及特征更明显。
图1是表示了根据本发明实施例1所述的一种薄膜半导体器件的平面图；
图2是根据本发明第一实施例所述的一种薄膜半导体器件的横截面图；
图3A-3C是根据本发明第一实施例所述的薄膜半导体器件的一种制造方法的连续过程的横截面图；
图3D-3F是根据本发明第一实施例所述的薄膜半导体器件的一种制造方法的连续的横截面图；
图3G-3H是根据本发明第一实施例所述的薄膜半导体器件的一种制造方法的连续的横截面图；
图4A-4C是根据本发明第二实施例所述的薄膜半导体器件的一种制造方法的连续的横截面图；
图4D是根据本发明第二实施例所述的薄膜半导体的一种制造方法的连续的横截面图；
图5A-5C是根据本发明第三实施例所述的薄膜半导体的一种制造方法的连续的横截面图；
图6是根据本发明第四实施例所述的一种薄膜半导体器件的配置的平面图。
具体实施方式
通过采用结合附图的实施例将更详细地描述实施本发明的最佳方式。
根据本发明各优选实施例中所述的薄膜半导体器件，它包括N沟道MOS晶体管和P沟道MOS晶体管，其每个都是由多晶硅层、栅绝缘膜、以及包含了设置在诸如玻璃基片的透明绝缘基片上的多晶硅的栅极形成，其中与形成MOS晶体管的源极/漏极或LLD(轻掺杂漏极)注入杂质时的步骤相同或不同的另一步骤中，将杂质注入到栅多晶硅，用来将N沟道制成N型，将P沟道制成P型，同时形成多晶硅层，其厚度小于在沟道转换时形成的耗尽层的宽度，从而提高了沟道杂质浓度，同时降低了阈值电压(Vth)，即使在多晶硅具有高的界面态的情况下，也可将Vth值的波动减小到传统方法的一半以下，这样就实现了对低电压电路的驱动。
第一实施例
首先，参照图1-2和3A-3H，其描述了根据本发明第一实施例所述的一种薄膜半导体器件及其制造方法。其中，图3A-3H表示了一系列制造步骤，为绘图方便起见，对其进行了分割。
下面将参照图3A-3H描述根据本发明第一实施例所述的薄膜半导体的一种制造方法。首先，如图3A所示，在玻璃基片1上形成了由SiO2构成的底层保护膜2，其厚度约为100纳米(1000A)，通过LP-CVD(低压化学气相淀积)或PE-CVD(等离子体-增强化学气相淀积)形成了一个厚度约为60纳米的a-Si3。在通过PE-CVD(等离子体-增强化学气相淀积)方法形成时，在通过使用受激激光等进行多晶化的步骤前，将所述a-Si3脱氢到1％以下。之后，通过受激激光等具有等于晶化强度的80-95％的能级的方法，对所述其上形成了a-Si3的基片进行晶化。
下一步，通过完成岛的光致抗蚀剂处理以及岛的干蚀刻处理，将所述多晶硅3绝缘为多个岛，每个岛对应于每个元件，以至于通过光致抗蚀剂处理，选择性地将硼(B)离子掺杂或注入到N沟道晶体管的形成区域(见图3B)，选择性地将磷(P)离子掺杂或注入到P沟道晶体管的形成区域(见图3C)。在本实施例中，硼离子和磷离子的实际掺杂量分别为：4×1012/cm2，和1×1012/cm2。应该注意，向N沟道和P沟道掺杂离子的顺序对本发明所述的各项效果没有影响，也可以采用相反的顺序。
下一步，如图3D所示，通过LP-CVD(低压化学气相淀积)或PE-CVD(等离子体-增强化学气相淀积)，生成一个厚度约为50纳米的栅氧化膜4、以及生成掺杂了磷(P)离子为大约5×1019/cm3的厚度约为100纳米的栅多晶硅5，之后通过光致抗蚀剂处理，通过选择地仅将硼(B)离子以大约1×1016/cm2掺杂或注入到P沟道晶体管的形成区域，用来将栅多晶硅5转换为P型。注意到，如何确定栅多晶硅5的导电型对于本发明所述的效果没有影响，所以通过掺杂B离子，然后将硼(P)离子注入到N沟道晶体管的栅多晶硅5，可以得到相同的效果。
下一步，如图3E所示，根据需要通过激光退火等激活基片后，由Cr或类似元素构成的栅金属6生长的厚度约为100纳米，之后通过选择性地完成栅的光致抗蚀剂处理和栅的干蚀刻处理而形成栅极。
在选择性地形成了栅极后，在LDD结构的情况下，通过光致抗蚀剂处理和通过离子注入或掺杂，选择性地形成了LDD7(见图3F和3G)，而且，通过进行源极/漏极的对硼(B)掺杂的光致抗蚀剂处理、硼(B)离子掺杂处理、源极/漏极的对磷(P)掺杂的光致抗蚀剂处理、以及磷(P)离子掺杂处理，选择性地或按栅极自对准的方式，形成了P沟道源极/漏极8和N沟道的源极/漏极9(见图3G)。
最后，生成一个由SiNx等构成的其厚度约为200纳米的层间绝缘膜10，并进行退火激活，之后通过进行接触孔的光致抗蚀剂处理和接触孔的干蚀刻处理，选择性地形成连接孔11，将其上形成的铝生长成厚度约为500纳米，以选择性的通过光致抗蚀剂处理和蚀刻处理形成铝布线12(见图3H)。
这样，根据第一实施例所述的制造方法，所述N沟道晶体管的栅多晶硅5制成N型，所述P沟道晶体管的栅多晶硅制成P型，多晶硅3的厚度小于转换耗尽层的宽度，以使当N沟道或P沟道区域的杂质浓度设为2×1016/cm3或更高时，也有可能将N沟道和P沟道晶体管的Vth值降低到2V以下，从而由于高的沟道杂质浓度降低了特定于多晶硅的高界面态密度的影响，并抑制了波动，这样产生了提高设计的自由度和提高生产逻辑电路的产量的效果。
通过下述P沟道晶体管的Vth的近似方程，可以进一步进行解释。P沟道晶体管的Vth值如下：
Vth＝-Qs/Cox-2φn+(φm+φn)-Qss/Cox×q
∴Qs＝(2×Кs×ε0×q×Nd×2×φn)1/2
C＝(2×Кs×ε0×φinv/q/Nd)1/2
其中：
Qs为耗尽电荷；
Cox为每单位面积中的栅绝缘膜电容；
φn为沟道部分的准费尔米(quasi-Fermi)电平；
φm为栅多晶硅的准费尔米电平；
q为元电荷；
Qss为界面态密度；
Кs为介电常数
ε0为真空介电常数
Nd为沟道部分的施主密度
Xdmax为最大耗尽层宽度；和
φinv为反转电压。
为了将P沟道晶体管的Vth值降低到2V以下，P沟道晶体管的栅多晶硅5和N沟道晶体管的栅多晶硅5通常制成N型，因为在制造时这样更为容易，传统上有必要将沟道浓度设置为9×1013/cm3以下，因为多晶硅的Qss值约为5×1011/cm2，与单晶硅的值相比非常大，这样有以下关系：Qs＜＜Qss×q。因此，所述P沟道晶体管的Vth值取决于界面状态密度的参数的程度高于取决于沟道浓度的程度，所以由标准偏差(σ)表示的大幅度波动传统上接近0.3V。另一方面，在N沟道晶体管的情况下，其有一个N型的栅，所以将Vth值降低到2V以下所需的沟道浓度为2×1017/cm3，具有Qs＞Qss×q的关系，以至Vth值由进入沟道的硼(B)离子的掺杂量决定，所以给出的波动σ≈0.1V。
相反地，在所述第一实施例中，N沟道晶体管的栅多晶硅5制成N型，P沟道晶体管的栅多晶硅5制成P型，而且，提供了有源层的多晶硅3具有小于耗尽层的宽度的厚度，所述耗尽层在N沟道晶体管和P沟道晶体管的沟道反转时扩展，用来将Vth值降低到2V以下，即使当N沟道晶体管的沟道部分的杂质浓度上升到约2×1017/cm3时，和当P沟道晶体管的沟道部分的杂质浓度上升到约8×1016/cm3时，因此对于N沟道和P沟道晶体管分别有以下关系：Qs＞Qss×q，和Qs≈Qss×q，以使特别是N沟道晶体管的波动减半，因此大幅度地提高了电路设计的自由度和处理能力(至少两倍)。
而且，通过使至少两层的栅极由多晶硅和金属构成，或分别由多晶硅和硅化物构成，没有必要在相互独立的N沟道和P沟道晶体管内，建立一种栅连接，即使在诸如CMOS转换器的电路中，这样可以应用与其他情况一样地运用CMOS设计规则。
第二实施例
参照图4A-4D，以下将描述根据本发明第二实施例所述的一种薄膜半导体器件及其制造方法。为绘图方便起见，对图4A-4D进行了划分。与上述第一实施例相反，在上述实施例中，根据本发明，应用了采用光致抗蚀剂处理LDD(轻度掺杂漏极)结构，并且本实施例将本发明应用于一种采用自对准(SA)结构的LDD，从而能够减少各步骤所需时间。
图4A-4D表示了制造所述构造的薄膜半导体器件的方法。在这些图中，本实施例至生成栅氧化膜4之前的步骤与第一实施例相同。之后，如图4A所示，栅多晶硅5生长到厚度约为60纳米。优选地，考虑到潜在的由于离子掺杂引起的穿孔现象，所述栅多晶硅5形成大致与晶体管有源层相同的厚度，或比其稍厚。之后，为N沟道和P沟道晶体管设置栅极的所述多晶硅5，通过栅光致抗蚀剂处理和栅干蚀刻处理而构图到预定的区域。
下一步，通过对硼(B)掺杂进行源极/漏极的光致抗蚀剂处理和随后的硼(B)离子掺杂处理，将硼(B)离子掺杂到P沟道区域，以选择性地形成P沟道晶体管的P沟道的源极/漏极8和栅多晶硅5(见图4B)。随后，通过对磷(P)掺杂进行源极/漏极的光致抗蚀剂处理和随后的磷离子掺杂，将磷(P)离子掺杂到N沟道区域，以选择性地形成N沟道晶体管的N型源极/漏极9和栅多晶硅5(见图4C)。应该注意的是，完成硼(B)离子掺杂的源极/漏极光致抗蚀剂处理、硼(B)离子掺杂处理、磷(P)离子掺杂的源极/漏极光致抗蚀剂处理和磷(P)离子掺杂处理的顺序不限于上述顺序，并且可以颠倒，都可得到本发明所述的效果。
下一步，在对栅多晶硅5进行硅化的处理之后，提供了厚度约为200纳米的层间绝缘膜10的SiNx通过PE-CVD(等离子体-增强化学气相淀积)方法生长，并为激活杂质而进行退火，然后，通过对触接孔进行光致抗蚀剂处理和接触孔的干蚀刻处理，在其中形成接触孔11。然后，形成厚度约为500纳米的铝膜、通过对铝的光致抗蚀剂处理和铝的干蚀刻处理，形成铝布线12，从而完成了薄膜半导体基片(见图4D)。
通过应用上述制造方法，除第一实施例所述的效果之外，有可能在将离子分别掺杂到N沟道的源极/漏极和P沟道的源极/漏极的同时，形成N型的栅多晶硅5和P型的栅多晶硅5，因此减少了该步骤所需的时间。
第三实施例
以下将描述一种根据本发明第三实施例的薄膜半导体器件及其制造方法，参照图5A-5C。与上述通过SA(自对准)的方式将本发明应用于LDD(轻度掺杂漏极)结构的第二实施例相反，在本实施例将本发明应用于一个使用了侧面壁的LDD结构。
所述制造方法参见图5A-5C。在所述图中，本实施例在通过栅干蚀刻处理对组成栅极的栅多晶硅5构图的步骤前采用了与第二实施例相同的步骤。在栅极被构图后，通过对硼(B)掺杂进行轻度掺杂漏极的光致抗蚀剂处理和随后的硼(B)离子注入处理(见图5A)，选择性地形成P沟道晶体管的LDD(见图5A)，然后，通过对磷(P)掺杂进行轻度掺杂漏极的光致抗蚀剂处理和随后进行的磷(P)离子注入处理(见图5B)，选择性地形成N沟道晶体管的LDD(见图5B)。应该注意的是，完成P沟道晶体管的LDD和N沟道晶体管的LDD的顺序对于本发明所述效果没有影响，而且可以颠倒，也能够获得本发明相同的效果。
还应注意，如果仅在P沟道或N沟道晶体管中形成LDD，会使另一晶体管的源极/漏极的光致抗蚀剂处理，和随后进行的源极/漏极掺杂过程提前进行。
下一步，在形成LDD后，提供侧壁衬垫14的SiO2膜通过LP-CVD(低压化学气相淀积)或PE-CVD(等离子体-增强化学气相淀积)形成的厚度约为30纳米，通过RIE(反应离子蚀刻)(Reactive IonEtching)方式形成的侧壁衬垫14的厚度约为200纳米(见图5C)。所述对硼(B)掺杂的源极/漏极的光致抗蚀剂处理和对栅多晶硅5硅化过程后进行的处理与第二实施例所述的处理相同。
在所述方式下，尽管第三实施例采用了与实施例2相同的步骤来确定栅多晶硅5的导电类型，但第三实施例通过使用侧壁衬垫14形成了LDD，所以能够实现LDD的长度(1微米以下)小于与第一实施例相比的覆盖光致抗蚀剂的对准精度，因此提高了LDD晶体管的性能。
第四实施例
以下将描述一种根据本发明第四实施例的薄膜半导体器件及其制造方法，参照图6。应该注意的是，本实施例的特征是设法防止栅金属布线在某一台阶被断开，并与实施例1具有相同的制造步骤。
在上述实施例1中(参见图1)，层叠的由栅多晶硅5和由Cr等栅金属6构成的栅极采用如下方式定位，沿多晶硅3和栅氧化膜4上的边缘扩展，以使所述栅金属6可能在一台阶中被断开。
为防止它断开，在本实施例中，如图6所示，所述多晶硅3和栅氧化膜4按照以下方式形成，在该方式中其在层叠的由栅多晶硅5和栅金属6构成的栅极的下面扩展。因此，可能会在元件部分除去位于栅金属6下面的形成多晶硅岛3的台阶，从而防止易于以柱状物生长的Cr的断开。
显然，本发明不仅限于上述实施例，但在未偏离本发明所述的范围和精神的情况下，可以变化和修正。例如，在上述实施例中，尽管描述的是制造n增强型半导体器件的方法，本发明也可以应用于耗尽型半导体器件。

Claims (20)

1.一种薄膜半导体器件，其包括：
一个N沟道MOS晶体管，其包括在一个绝缘基片上形成的、并注入了第一种导电型杂质的第一区域的多晶硅层，所述第一区域的所述多晶硅层作为有源层，以及
一个P沟道MOS晶体管，其包括在所述绝缘基片上形成的、并注入了第二种导电型杂质的第二区域的多晶硅层，所述第二区域的所述多晶硅层作为有源层，
其中第一栅极通过位于所述N沟道MOS晶体管的所述多晶硅层上的第一栅绝缘膜形成，所述第一栅极包括了一个N型的多晶硅；
其中第二栅极通过位于所述P沟道MOS晶体管的所述多晶硅层上的第二栅绝缘膜形成，所述第二栅极包括了一个P型的多晶硅；
其中这样形成所述多晶硅层，以致其厚度小于形成沟道反转时的耗尽层的宽度。
2.如权利要求1所述的薄膜半导体器件，其中所述第一和第二栅极具有层叠的结构，其结构是由所述多晶硅和金属或由所述多晶硅和硅化物构成的。
3.如权利要求1所述的薄膜半导体器件，其中设置所述多晶硅层和所述第一栅绝缘膜使其位于至少所述第一栅极的下面，而且所述第一栅极布线通过接触孔连接到所述第一栅极，以及其中设置所述多晶硅层和所述第二栅绝缘膜使其位于至少第二栅极的下面，而且所述第二栅极布线通过接触孔连接到所述第二栅极。
4.如权利要求1所述的薄膜半导体器件，其中所述多晶硅层的厚度被设置为约60纳米。
5.一种薄膜半导体器件的制造方法，其包括步骤：
通过一个保护膜在一个绝缘基片上，或直接地在所述绝缘基片上，淀积具有预定膜厚度的非晶硅；
通过采用激光，将所述非晶硅进行多晶化，从而形成一个多晶硅层；
构图所述多晶硅层为多个岛，从而形成一个N沟道MOS晶体管的形成区域和一个P型晶体管的形成区域；
将第一种导电型的杂质注入到所述N沟道MOS晶体管的形成区域，从而形成一个P型的第一区域；
将第二种导电型的杂质注入到所述P沟道MOS晶体管的形成区域，从而形成一个N型的第二区域；
在所述N沟道MOS晶体管的形成区域的所述第一区域形成第一栅绝缘膜，在所述P沟道MOS晶体管的形成区域的所述第二区域形成第二栅绝缘膜；
在所述第一和第二栅绝缘膜上淀积多晶硅；
将第二种导电型的杂质注入到位于所述N沟道MOS晶体管的形成区域的所述第一栅绝缘膜的所述多晶硅上，从而在所述第一栅绝缘膜上形成N型的多晶硅；
将第一种导电型的杂质注入到位于所述P沟道MOS晶体管的形成区域的所述第二栅绝缘膜上的所述多晶硅，从而在所述第二栅绝缘膜上形成了一个P型的所述多晶硅；
在每个所述N型的或P型的多晶硅上形成金属膜或硅化物膜，并构图所述金属膜或所述硅化物膜，从而在所述N型的所述多晶硅上形成第一栅极，在所述P型的所述多晶硅上形成第二栅极；和
向所述N沟道MOS晶体管的形成区域注入第二种导电型的杂质，向所述P沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而分别形成了源区和漏区。
6.如权利要求5所述的薄膜半导体器件制造方法，其中所述第一栅极和第二栅极中的每个按照以下方式形成，即所述多晶硅和金属或所述多晶硅和硅化物按层叠方式形成。
7.如权利要求5所述的薄膜半导体器件的制造方法，其中所述多晶硅层和所述第一栅绝缘膜设置在至少所述第一栅极的下面，并且其中所述多晶硅层和所述第二栅绝缘膜设置在至少所述第一栅极的下面，从而减少了所述栅极中的不均匀的台阶。
8.如权利要求5所述的薄膜半导体器件的制造方法，其中所述多晶硅层的厚度被设为约60纳米。
9.一种薄膜半导体器件的制造方法，其包括步骤：
通过一个保护膜在一个绝缘基片上，或直接地在所述绝缘基片上，淀积具有预定膜厚度的非晶硅；
通过采用激光，将所述非晶硅进行多晶化，从而形成一个多晶硅层；
构图所述多晶硅层为多个岛，从而形成一个N沟道MOS晶体管的形成区域和一个P型晶体管的形成区域；
将第一种导电型的杂质注入到所述N沟道MOS晶体管的形成区域，从而形成一个P型的第一区域；
将第二种导电型的杂质注入到所述P沟道MOS晶体管的形成区域，从而形成一个N型的第二区域；
在所述N沟道MOS晶体管的形成区域的所述第一区域形成第一栅绝缘膜，在所述P沟道MOS晶体管的形成区域的所述第二区域形成第二栅绝缘膜；
在所述第一和第二栅绝缘膜上淀积多晶硅；
将第二种导电型的杂质注入到位于所述N沟道MOS晶体管的形成区域的所述第一栅绝缘膜的所述多晶硅上，从而在所述第一栅绝缘膜上形成N型的多晶硅；
将第一种导电型的杂质注入到位于所述P沟道MOS晶体管的形成区域的所述第二栅绝缘膜上的所述多晶硅，从而在所述第二栅绝缘膜上形成P型的所述多晶硅；
在每个所述N型的或P型的多晶硅上形成金属膜或硅化物膜，并构图所述金属膜或所述硅化物膜，从而在所述N型的多晶硅上形成第一栅极，以及在所述P型的多晶硅上形成第二栅极；和
在所述N沟道MOS晶体管的形成区和所述P沟道MOS晶体管的形成区的至少一个中，形成一个轻度掺杂的漏区；和
向所述N沟道MOS晶体管的形成区域注入第二种导电型的杂质，向所述P沟道MOS晶体管的形成区域注入第一种导电型的杂质，从而分别形成了源区和漏区。
10.如权利要求9所述的薄膜半导体的制造方法，其中所述第一栅极和第二栅极中的每个按照以下方式形成，即所述多晶硅和金属或所述多晶硅与硅化物按层叠方式形成。
11.如权利要求9所述的薄膜半导体器件的制造方法，其中所述多晶硅层和所述第一栅绝缘膜设置在至少所述第一栅极的下面，并且其中所述多晶硅层和所述第二栅绝缘膜设置在至少所述第一栅极的下面，从而减少了所述栅极中的不均匀的台阶。
12.如权利要求9所述的薄膜半导体器件的制造方法，其中所述多晶硅层的厚度设为约60纳米。
13.一种薄膜半导体器件的制造方法，其包括步骤：
通过一个保护膜在一个绝缘基片上，或直接地在所述绝缘基片上，淀积具有预定膜厚度的非晶硅；
通过采用激光，将所述非晶硅进行多晶化，从而形成一个多晶硅层；
构图所述多晶硅层为多个岛，从而形成一个N沟道MOS晶体管的形成区域和一个P型晶体管的形成区域；
在所述N沟道MOS晶体管的形成区域的第一区域形成第一栅绝缘膜，在所述P沟道MOS晶体管的形成区域的第二区域形成第二栅绝缘膜；
分别在所述第一和第二栅绝缘膜上淀积多晶硅，并构图所述淀积的多晶硅，从而在所述第一栅绝缘膜上形成第一栅极，以及在所述第二栅绝缘膜上形成第二栅极；
将第二种导电型的杂质注入到所述N沟道MOS晶体管的形成区域，从而分别形成N型的源区和漏区，并同时形成一个N型的构成所述第一栅极的所述多晶硅；和
将第一种导电型的杂质注入到所述P沟道MOS晶体管的形成区域，从而分别形成P型的源区和漏区，并同时形成一个P型的构成所述第二栅极的所述多晶硅。
14.如权利要求13所述的薄膜半导体器件制造方法，其中所述第一栅极和第二栅极中的每个按照以下方式形成，即所述多晶硅和金属或所述多晶硅和硅化物按层叠方式形成。
15.如权利要求13所述的薄膜半导体器件的制造方法，其中所述多晶硅层和所述第一栅绝缘膜设置在至少所述第一栅极的下面，并且其中所述多晶硅层和所述第二栅绝缘膜设置在至少所述第一栅极的下面，从而减少了所述栅极中的不均匀的台阶。
16.如权利要求13所述的薄膜半导体器件的制造方法，其中所述多晶硅层的厚度设为约60纳米。
17.一种薄膜半导体器件制造方法，其包括步骤：
通过一个保护膜在一个绝缘基片上，或直接地在所述绝缘基片上，淀积具有预定膜厚度的非晶硅；
通过采用激光，将所述非晶硅进行多晶化，从而形成一个多晶硅层；
构图所述多晶硅层为多个岛，从而形成一个N沟道MOS晶体管的形成区域和一个P型晶体管的形成区域；
在所述N沟道MOS晶体管的形成区域的第一区域形成第一栅绝缘膜，以及在所述P沟道MOS晶体管的形成区域的第二区域形成第二栅绝缘膜；
分别在所述第一和第二栅绝缘膜上淀积多晶硅，并构图所述淀积的多晶硅，从而在所述第一栅绝缘膜上形成第一栅极，以及在所述第二绝缘膜上形成第二栅极；
将第二种导电型的杂质注入到所述N沟道MOS晶体管的形成区域，从而形成一个轻度掺杂的漏区，并同时形成N型的构成所述第一栅极的多晶硅；和
将第一种导电型的杂质注入到所述P沟道MOS晶体管的形成区域，从而形成一个轻度掺杂的漏区，并同时形成P型的构成所述第二栅极的多晶硅；
在所述N沟道MOS晶体管的形成区域的所述第一栅极和所述P沟道MOS晶体管的形成区域的所述第二栅极的至少一个栅极的侧壁上形成侧壁绝缘膜；和
用至少一个栅极和所述侧壁作为掩模注入杂质，从而形成源区和漏区。
18.如权利要求17所述的薄膜半导体器件制造方法，其中所述第一栅极和第二栅极中的每个按照以下方式形成，即所述多晶硅和金属或所述多晶硅和硅化物按层叠方式形成。
19.如权利要求17所述的薄膜半导体器件的制造方法，其中所述多晶硅层和所述第一栅绝缘膜设置在至少所述第一栅极的下面，并且其中所述多晶硅层和所述第二栅绝缘膜设置在至少所述第一栅极的下面，从而减少了所述栅极中的不均匀的台阶。
20.如权利要求17所述的薄膜半导体器件的制造方法，其中所述多晶硅层的厚度设为约60纳米。
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