CN1294709A - 用于将未使用的配置位掉电以将功率消耗降到最小的电路 - Google Patents

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Abstract

一种用于将配置电路掉电以将功率消耗降到最小的系统,具有至少一个第一配置电路,用于配置外围设备模块。一第二配置电路连接到该外围设备模块和该至少一个第一配置电路。第二配置电路用于启用/禁用外围设备模块。第二配置电路还用于当禁用外围设备模块时将该至少一个第一配置电路掉电,以将至少一个第一配置电路的功率消耗降到最小。

Description

用于将未使用的配置位掉电以将功率消耗降到最小的电路
本发明一般涉及配置位(configuration bit)，更具体地说，涉及一种电路，其中可以将未使用的配置位掉电(power down)以将功率消耗降到最小，而不必将未使用的配置位编程。
大多数处理器具有一个或多个外围设备模块。这些外围设备模块通常具有基本(primary)配置位。该基本配置位用于启用／禁用(enable／disable)不同的外围设备模块。在很多情况下，外围设备模块还具有一个或多个辅助(secondary)配置位。这些辅助配置位用于“配置”(即校准)外围设备模块。辅助配置位用于微调在外围设备模块例如电阻、电流源和其它元件内部的调节元件。在很多应用中，基本和辅助配置位是可编程的熔丝(fuse)例如EPROM和EEPROM熔丝。
配置位的一种局限性是当未将配置位编程时，它们可能吸入电流。通过对相应的启用／禁用的配置位编程，禁用外围设备模块。当实现这一点时，不再需要用于校准外围设备模块的相应的配置位。然而，如果遗留未经编程的，未经编程的配置位则继续吸入电流。
因此，存在一种需要即提供一种用于将配置位掉电的电路。该电路当相应的外围设备模块未使用时，会能使任何未使用的配置位掉电，以将功率消耗降到最小。该电路还能使未使用的配置位掉电，以将功率消耗降到最小，不必对未使用的配置位编程。
根据本发明的一个实施例，本发明的目的是提供一种能将配置位掉电的电路。
本发明的另一个目的是提供一种电路，当未使用相应的外围设备模块时，其能使未使用的配置位掉电，以将功率消耗降到最小。
本发明的再一个目的是提供一种电路，其能使未使用的配置位掉电以将功率消耗降到最小，不必对未使用的配置位编程。
根据本发明的一个实施例，公开了一种用于将配置电路掉电的系统以将功率消耗降到最小。该系统具有至少一个用于配置外围设备模块的第一配置电路。一存储部件连接到外围设备模块和至少一个第一配置电路。该存储部件用于启用和禁用外围设备模块。该存储部件还用于当禁用该外围设备模块时，将该至少一个第一配置电路掉电，以将至少一个第一配置电路的功率消耗降到最小。在本发明的一个实施例中，该存储部件是一第二配置电路。
由对在附图中表示的本发明的优选实施例的如下更具体的介绍，使本发明的上述和其它目的、特征和优点更明显。
图1是在先技术的外围设备模块和其相关的配置熔丝(configuration fuse)的电路图。
图2是配置熔丝的详细电路图。
图3是用于当未使用相关的外围设备模块时使未使用的配置熔丝掉电的电路的详细电路图。
参照图1，该图表示在先技术的系统10。系统10具有一外围设备模块12。外围设备模块12连接到存储部件14。该存储部件14产生一通过缓冲器18发送的输出信号。存储部件14的输出信号用于启用和禁用外围设备模块12。在图1中所示的实施例中，该存储部件14是可编程的熔丝。外围设备模块12还具有一个或多个校准位(calibration bit)16。校准位16用于校准或微调外围设备模块12内的调节元件。在图1所示实施例中，校准位16也是可编程的熔丝。
通过对存储部件14编程禁用外围设备模块12。当禁用外围设备模块12时，不再需要校准位16。然而，当遗留未编程的存储部件14时，校准位16继续吸入电流。
参照图2，该图表示配置熔丝20。当配置熔丝20的存储单元22未编程时，存储单元22的阈值电压Vt低于门控电压(即行选电压)。因此，使存储单元22中的晶体管22A导通电流。如果休眠(Sleep)信号24是待用性的(即Sleep=‘0’)，NOR门26将输出一低(电平)信号，因此，使晶体管30导通电流。NAND(与非)门28将输出一高(电平)信号，因此，使晶体管32导通电流。RBIAS信号也为高(电平)。这就形成了一从晶体管30的源极通过RBIAS晶体管34和存储单元22，并通过晶体管32的电流路径。再次参照图1，对用于启用／禁用外围设备模块12的存储部件14编程，不再需要相应的用于校准外围设备模块12的校准位16。然而，如果遗留未编程的存储部件14时，校准位16继续吸入电流。
参照图3，该图表示电路40，其具有掉电性能以便当未使用相应的外围设备模块时将功率消耗降到最小。电路40具有两个主要组成部分：基本熔丝电路42和辅助熔丝电路44。基本熔丝电路42的一输出端连接到外围设备模块和辅助熔丝电路44。基本熔丝电路42提供一用于启用／禁用外围设备模块的输出信号。该输出信号还用于当未禁用外围设备模块时将辅助熔丝电路44掉电以将功率消耗降到最小。
基本熔丝电路42可以是能启用／禁用外围设备模块的任何类型的存储部件。在图3中所示的实施例中，基本熔丝电路42与在图2中所示和公开的配置熔丝相似。然而，应当指出基本熔丝电路42并不局限于图3中所示和如上所述的实施例，基本熔丝电路42可以由能启用／禁用外围设备模块的任何类型的存储部件构成。在图3中所示的基本熔丝电路42具有存储单元46。存储单元46用于保持基本熔丝电路42的编程状态(编程的或未编程的)。在本发明的一个优选实施例中，存储单元46是一EPROM(电可编程只读存储器)存储单元或一EEPROM(电可编程可擦除只读存储器)存储单元。利用多个晶体管产生的编程电流对存储单元46编程。第一晶体管48的第一端连接到电源电压VDD，第二端连接到控制逻辑电路，第三端也连接到控制逻辑电路。当对存储单元46编程时，第一晶体管48用于将第二晶体管50的漏极保持在经编程的电压电平。第二晶体管50的第一端连接到第一晶体管48的第三端，第二端连接到偏置电压RBIAS，第三端也连接到存储单元46。第三晶体管52连接到存储单元46和控制逻辑电路。第三晶体管52用作一存储单元46的下拉装置。第三晶体管52的第一端连接到存储单元46，第二端连接到控制逻辑电路，第三端接地。在图3中所示的实施例中，第一晶体管48是p沟道晶体管，第二晶体管50和第三晶体管52是n沟道晶体管。
控制逻辑电路连接到晶体管52，以控制电流流通。控制逻辑电路具有一耦合有休眠信号的反相器54。休眠信号用于将基本熔丝电路42掉电。反相器54的输出端连接到NOR(或非)门56的第一输入端。NOR门56的第二输入端连接到基本熔丝电路42输出端。NOR门56的输出端连接到第一晶体管48第二端，用于控制(即启动／停用)第一晶体管48。NAND门58的输出端连接到第三晶体管52。NAND门58用于控制(即启动／停用)第三晶体管52。NAND门58的第一输入端连接到第二反相器60的输出端，第二输入端连接到基本熔丝电路42的输出端。第二反相器60的输入端连接到第一反相器54的输出端。该控制逻辑电路还分别具有第三反相器62和第四反相器64。第三反相器62的输入端连接到第一晶体管48的第三端，其输出端连接到第四反相器64的输入端。第四反相器64的输出端连接到基本熔丝电路42的输出端。
辅助熔丝电路44与基本熔丝电路42相似。辅助熔丝电路44具有存储单元66。存储单元66用于保持辅助熔丝电路44的编程状态(编程的或未编程的)。在本发明的一个优选实施例中，存储单元66是一EPROM(电可编程只读存储器)存储单元。利用多个晶体管产生的编程电流对存储单元66编程。第一晶体管68的第一端连接到电源电压VDD，第二端连接到控制逻辑电路，第三端也连接到控制逻辑电路。第一晶体管68用于当对存储单元66编程时，将第二晶体管70的漏极保持在经编程的电压电平。第二晶体管70的第一端连接到第一晶体管68的第三端，第二端连接到偏置电压RBIAS，第三端连接到存储单元66。第三晶体管72连接到存储单元66和控制逻辑电路。第三晶体管72用作一存储单元46的下拉装置。第三晶体管72第一输入端连接到存储单元66，第二输入端连接到控制逻辑电路，第三输入端接地。在图3中所示的实施例中，第一晶体管68是p沟道晶体管，第二晶体管70和第三晶体管72是n沟道晶体管。
控制逻辑电路连接到辅助熔丝电路44，以控制电流流通。控制逻辑电路中的NOR门74的第一输入端耦合有休眠信号，第二输入端连接到基本熔丝电路42输出端。休眠信号用于将辅助熔丝电路44掉电。NOR门74的输出端连接到第二NOR门76的第一输入端。第二NOR门76的第二输入端连接到辅助熔丝电路44的输出端。第二NOR门76的输出端连接到第一晶体管68的第二端，用于控制(即启动／停用)第一晶体管68。NAND门78的输出端连接到第三晶体管72。NAND门78用于控制(即启动／停用)第三晶体管72。NAND门78的第一输入端连接到第二反相器80的输出端，第二输入端连接到辅助熔丝电路44的输出端。第二反相器80的输入端连接到NOR门74的输出端。用于辅助熔丝电路44的控制逻辑电路还分别具有第三反相器82和第四反相器84。第三反相器82的输入端连接到第一晶体管68的第三端，输出端连接到第四反相器84的输入端。第四反相器84的输出端连接到辅助熔丝电路44的输出端。
当对基本熔丝电路42编程以禁用外围设备模块时，需要将辅助熔丝电路44掉电(不必将辅助熔丝电路44编程)。通过启用基本熔丝电路42的输出，实现辅助熔丝电路44掉电以便当将辅助熔丝电路44编程时关断用来保持晶体管70的漏极晶体管68或者下拉晶体管72。当将基本熔丝电路42编程时，基本熔丝电路42的输出将驱动NOR门74的一输入端，并将使NOR门74的输出为“0”。当需要将辅助熔丝电路44掉电时，晶体管68或者晶体管72将关断，不再流过电流。晶体管72的关断取决于辅助熔丝电路44的最后值。例如，NOR门74的输出为“0”，NOR门76的第一输入将为“0”，NAND门78的第一输入将为“1”。辅助熔丝电路44的最后输出为“0”，则NOR门76的第二输入为“0”，NOR门76的输出将为“1”，因此，禁用晶体管68，防止电流流动。如果辅助熔丝电路44的最后输出为“1”，则NAND门78的第二输入将为“1”，NAND门78的输出将为“0”，因此，禁用晶体管72，防止电流流动。
虽然是参照本发明的实施例具体表示和介绍了本发明，但本领域的技术人员会理解在不脱离本发明的构思和范围的情况下，可以将其中的结构和细节进行上述和其它变化。

Claims (23)

1．一种用于将配置电路掉电以将功率消耗降到最小的系统，组合有：
至少一个第一配置电路，用于配置外围设备模块；以及
一存储部件，连接到外围设备模块和所述至少一个第一配置电路，用于启用和禁用所述外围设备模块和用于当禁用该外围设备模块时，将所述至少一个第一配置电路掉电，以将所述至少一个第一配置电路的功率消耗降到最小。
2．根据权利要求1所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述存储部件当禁用该外围设备模块和不将所述第一配置电路编程时，将所述第一配置电路的电流消耗降到最小。
3．根据权利要求1所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述存储部件是第二配置电路。
4．根据权利要求3所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路包含：
第二配置电路存储单元，用于保持所述第二配置电路的编程状态；
第二配置电路电流源，连接到所述第二配置电路存储单元，用于向所述第二配置电路存储单元提供编程电流，和用于当不将第二配置电路存储单元编程时防止电流流通；以及
第二配置电路控制逻辑电路，连接到所述第二配置电路电流源，用于控制所述第二配置电路电流源。
5．根据权利要求4所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路是一EPROM(电可编程只读存储器)存储单元。
6．根据权利要求4所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路电流源包含：
第一晶体管，其第一端连接到一电压源，第二端连接到所述第二配置电路控制逻辑电路，第三端连接到所述第二配置电路控制逻辑电路；
第二晶体管，其第一端连接到所述第二配置电路电流源中的所述第一晶体管的所述第三端，第二端连接到一偏置电压源，第三端连接到所述第二配置电路存储单元；以及
第三晶体管，其第一端连接到所述第二配置电路存储单元，第二端连接到第二配置电路控制逻辑电路，第三端接地。
7．根据权利要求6所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路电流源中的所述第一晶体管是p沟道晶体管。
8．根据权利要求6所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路电流源中的所述第二晶体管和所述第三晶体管两者是n沟道晶体管。
9．根据权利要求4所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路控制逻辑电路包含：
第一逻辑门，其输出端连接到所述第二配置电路电流源中的所述第一晶体管，第一输入端耦合一用于将所述第二配置电路掉电的反相信号，以及第二输入端连接到所述第二配置电路的输出端；以及
第二逻辑门，其输出端连接到所述第二配置电路电流源中的所述第三晶体管，第一输入端耦合一用于将所述第二配置电路掉电的信号，以及第二输入端连接到所述第二配置电路的所述输出端。
10．根据权利要求9所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路控制逻辑电路中的所述第一逻辑门是NOR门。
11．根据权利要求9所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路控制逻辑电路中的所述第二逻辑门是NAND门。
12．根据权利要求9所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路控制逻辑电路还包含：
第一反相器，其输入端耦合一用于将所述第二配置电路掉电的所述信号，输出端连接到所述第二配置电路控制逻辑电路中的所述第一逻辑门的所述第一输入端；以及
第二反相器，其输入端连接到所述第二配置电路控制逻辑电路中的所述第一逻辑门的所述输出端，一输出端连接到所述第二配置电路控制逻辑电路中的所述第二逻辑门的所述第一输入端。
13．根据权利要求12所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第二配置电路控制逻辑电路还包含：
第三反相器，其输入端连接到所述第二配置电路电流源中的所述第一晶体管的所述第三端；以及
第四反相器，其输入端连接到所述第二配置电路控制逻辑电路中的所述第三反相器的输出端，输出端连接到所述第二配置电路的所述输出端。
14．根据权利要求1所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述至少一个第一配置电路还包含：
第一配置电路存储单元，用于保持所述第一配置电路的编程状态；
第一配置电路电流源，连接到所述第一配置电路存储单元，用于向所述第一配置电路存储单元提供编程电流，和用于当不将第二配置电路存储单元编程时防止电流流通；以及
第一配置电路控制逻辑电路，连接到所述第一配置电路电流源，用于控制所述第一配置电路电流源。
15．根据权利要求14所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述存储单元是一EPROM(电可编程只读存储器)存储单元。
16．根据权利要求14所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路电流源包含：
第一晶体管，其第一端连接到一电压源，第二端连接到所述第一配置电路控制逻辑电路，第三端连接到所述第一配置电路控制逻辑电路；
第二晶体管，其第一端连接到所述第一配置电路电流源中的所述第一晶体管的所述第三端，第二端连接到一偏置电压源，第三端连接到所述第一配置电路存储单元；以及
第三晶体管，其第一端连接到所述第一配置电路存储单元，第二端连接到第一配置电路控制逻辑电路，第三端接地。
17．根据权利要求16所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路电流源中的所述第一晶体管是p沟道晶体管。
18．根据权利要求16所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路电流源中的所述第二晶体管和所述第三晶体管两者是n沟道晶体管。
19．根据权利要求16所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路控制逻辑电路包含：
第一逻辑门，其第一输入端耦合一用于所述将第一配置电路掉电的信号，第二输入端连接到所述存储部件的输出端；
第二逻辑门，其输出端连接到所述第一配置电路电流源中的所述第一晶体管，第一输入端连接到第一配置电路控制逻辑电路中的所述第一逻辑门的输出端，以及第二输入端连接到所述第一配置电路的所述输出端；以及
第三逻辑门，其输出端连接到所述第一配置电路电流源中的所述第三晶体管，第一输入端耦合到第一配置电路控制逻辑电路中的所述第一逻辑门的反相输出信号，第二输入端连接到所述第一配置电路的所述输出端。
20．根据权利要求19所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路控制逻辑电路中的所述第一逻辑门和第二逻辑门两者是NOR门。
21．根据权利要求19所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路控制逻辑电路中的所述第三逻辑门是NAND门。
22．根据权利要求19所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路控制逻辑电路还包含：
第一反相器，其输入端耦合到所述第一配置电路控制逻辑电路的所述第一逻辑门信号的所述输出信号，输出端连接到所述第一配置电路控制逻辑电路中的所述第一逻辑门的所述第一输入端。
23．根据权利要求22所述的一种用于将配置电路掉电以将功率消耗降到最小的系统，其中所述第一配置电路控制逻辑电路还包含：
第二反相器，其输入端连接到所述第一配置电路控制逻辑电路中的所述第一晶体管的所述第三端；以及
第三反相器，其输入端连接到所述第一配置电路控制逻辑电路中的第二反相器的输出端，输出端连接到所述第一配置电路的所述输出端。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101529374A (zh) * 2005-11-17 2009-09-09 阿尔特拉公司 用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6230275B1 (en) * 1999-01-15 2001-05-08 Microchip Technology Incorporated Circuit for powering down unused configuration bits to minimize power consumption
US6631622B1 (en) 2002-03-22 2003-10-14 Whirlpool Corporation Demand side management of freezer systems

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0798349B2 (ja) 1987-04-10 1995-10-25 三菱化学株式会社 熱可塑性樹脂発泡体の製造方法
US5138198A (en) * 1991-05-03 1992-08-11 Lattice Semiconductor Corporation Integrated programmable logic device with control circuit to power down unused sense amplifiers
JPH07170166A (ja) * 1993-12-13 1995-07-04 Hitachi Ltd 半導体装置
JP3379243B2 (ja) 1994-10-24 2003-02-24 豊田合成株式会社 自動車外装用ブロー成形品
US5765002A (en) * 1995-03-13 1998-06-09 Intel Corporation Method and apparatus for minimizing power consumption in a microprocessor controlled storage device
US5729495A (en) * 1995-09-29 1998-03-17 Altera Corporation Dynamic nonvolatile memory cell
US5561384A (en) * 1995-11-08 1996-10-01 Advanced Micro Devices, Inc. Input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section
US5699312A (en) * 1996-04-18 1997-12-16 Altera Corporation Programmable voltage supply circuitry
US5663902A (en) * 1996-07-18 1997-09-02 Hewlett-Packard Company System and method for disabling static current paths in fuse logic
US6018488A (en) * 1997-06-26 2000-01-25 Kabushiki Kaisha Toshiba Semiconductor memory device and method relieving defect of semiconductor memory device
KR100266663B1 (ko) * 1998-01-31 2000-09-15 김영환 다중 입출력 구조의 메모리 회로
US6101143A (en) * 1998-12-23 2000-08-08 Xilinx, Inc. SRAM shutdown circuit for FPGA to conserve power when FPGA is not in use
US6230275B1 (en) * 1999-01-15 2001-05-08 Microchip Technology Incorporated Circuit for powering down unused configuration bits to minimize power consumption

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101529374A (zh) * 2005-11-17 2009-09-09 阿尔特拉公司 用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件
CN101529374B (zh) * 2005-11-17 2015-11-25 阿尔特拉公司 用于可编程逻辑器件集成电路的具有升高输出电压的易失性存储元件

Also Published As

Publication number Publication date
US20010018750A1 (en) 2001-08-30
US6230275B1 (en) 2001-05-08
WO2000042514A1 (en) 2000-07-20
JP2002535750A (ja) 2002-10-22
US6463544B2 (en) 2002-10-08
EP1062586A1 (en) 2000-12-27
KR20010041910A (ko) 2001-05-25

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