CN1301548C - 在半导体制程中避免多晶硅纵樑形成的半导体结构 - Google Patents

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Abstract

本发明提供一种在半导体制程中避免多晶硅纵梁形成的半导体结构，其将一半导体基底分为一记忆胞区域与一外围区域，并有多个平行的第一隔离组件位于记忆胞区域中的基底内；一第二隔离组件位于外围区域的基底中并与第一隔离组件平行；一文件片埋入掺杂区域位于基底中，并位于记忆胞区域与外围区域之间而与第二隔离组件平行，且在文件片埋入掺杂区域上形成一氧化区域，以利用文件片埋入掺杂区域与氧化区域，可避免后续制程中多晶硅纵梁的形成。

Description

在半导体制程中避免多晶硅纵樑形成的半导体结构
技术领域
本发明涉及一种半导体结构设计，特别涉及一种在光刻只读存储器过程中可避免多晶硅纵樑(poly stringer)形成的半导体结构。
背景技术
目前，半导体结构一般于底材上或底材中形成包含若干个别的组件，如此的结构通常会包含高密度区段(high density section)与低密度区段。举例来说，在一内存中通常会包含高密度核心区域(high density core regions)与低密度外围区域(low density peripheral portion)，一般的存储单元数组即位于高密度核心区域中。
随着半导体结构的尺寸缩小，高密度核心区域的密度相对的提高，然而，提高密度的组件设计在制程上便面临许多的问题。例如，在形成存储单元的过程中，需进行对浮动栅极(floating gate)的第一多晶硅层(poly I layer)进行蚀刻步骤以移除多余的部份，此时，由于存储单元之间的距离因密度提高而缩小时，在蚀刻步骤中便面临多晶硅纵樑(poly stringers)的形成。多晶硅纵樑的形成，是由于在蚀刻过程中，晶片上未光刻部份(unmasked portions)的第一多晶硅层未完全移除，这种情形亦会发生在自行对准蚀刻(self-aligned etch，SAE)的过程中。
如图1所示，其为现有半导体元件的侧面剖视图，虚线AA’线段将半导体元件分为存储单元区域10与外围区域12。在存储单元区域10中，半导体基底14中包含掺杂区域16与其上的区域性氧化隔离组件(LOCOS)18。隔离组件18的氧化层上则依序有栅氧化层(图中未示)、第一多晶硅层20、ONO层(图上未示)与第二多晶硅层22。在外围区域12中，半导体基底14中则包含浅沟槽隔离组件(STI)24。当浅沟槽隔离组件24的表面高于半导体基底14许多时，在蚀刻制程时，便造成多晶硅纵樑的形成，其会造成存储单元的电性上的短路，因此，对于高积集度的半导体结构而言，必须有解决的方法，避免或减少多晶硅纵樑发生的可能性。
发明内容
本发明所要解决的技术问题在于，提供一种在半导体制程中避免多晶硅纵樑形成的半导体结构，其通过在存储单元边缘区域(cell edge region)形成虚设埋入掺杂区域(dummy burieddoping region)，以降低浅沟槽隔离组件(STI)与存储单元主动区域之间的高度差，以避免多晶硅纵樑的形成。
为了解决上述技术问题，本发明采用了下述技术方案：将一半导体基底分为一存储单元区域与一外围区域；并在半导体基底中形成一虚设埋入掺杂区域，使此虚设埋入掺杂区域位于存储单元区域与外围区域之间，并紧临平行该外围区域中的一浅沟槽隔离组件；以及在虚设埋入掺杂区域上设有一氧化区域，以利用虚设埋入掺杂区域与氧化区域来避免后续制程中多晶硅纵樑的形成。
其中，在存储单元区域的半导体基底内设有作为位线的埋入掺杂区域，使虚设埋入掺杂区域平行于该埋入掺杂区域；进一步地，虚设埋入掺杂区域的掺杂剂量高于该作为位线的埋入掺杂区域。
本发明还提供另一种在半导体制程中避免多晶硅纵樑形成的半导体结构，其分为一存储单元区域与一外围区域，包括：一半导体基底，在所述存储单元区域的所述半导体基底中形成有多个掺杂区域；多个平行的第一隔离组件，其位于所述半导体基底上且分别覆盖于所述多个掺杂区域；一第二隔离组件，位于所述半导体基底内且位于该外围区域中，并与所述多个第一隔离组件平行；一多晶硅层，位于所述存储单元区域与外围区域的半导体基底上，该多晶硅层垂直该多个第一隔离组件；一虚设埋入掺杂区域，位于所述半导体基底中，且该虚设埋入掺杂区域位于该存储单元区域与该外围区域之间，并紧临平行该外围区域中的第二隔离组件；以及一氧化区域，位于所述虚设埋入掺杂区域上。
由于本发明是在存储单元边缘区域形成虚设埋入掺杂区域，并具有氧化区域作为缓冲结构，因此在存储单元边缘区域处不会因为不完全的多晶硅移除而导致的多晶硅纵樑的形成，故可有效避免或减少多晶硅纵樑的形成。
下面结合具体实施例及附图对本发明进行进一步说明。
附图说明
图1为现有的半导体元件的侧面剖视图。
图2为本发明的半导体元件的侧面剖视图。
标号说明：
10存储单元区域            12外围区域
14半导体基底              16掺杂区域
18隔离组件                20第一多晶硅层
22第二多晶硅层            24浅沟槽隔离组件
30半导体基底              32存储单元区域
34外围区域                36埋入掺杂区域
38隔离组件                40浅沟槽隔离组件
42虚设埋入掺杂区域        44氧化区域
46第一多晶硅层            48第二多晶硅层
具体实施方式
本发明是在半导体结构中，利用虚设埋入掺杂区域(dummy buried doping region)与其上方的氧化区域，以降低浅沟槽隔离组件(STI)与存储单元主动区域之间的高度差，达到避免在后续制程中形成多晶硅纵樑(poly stringers)的目的。
如图2所示，其为本发明的半导体元件的侧面剖视图。在本发明的一个具体实施例中，其应用于一光刻只读存储器组件(Mask Read Only Memory，MROM)的制程中。虚线BB’线段将半导体结构的半导体基底30定义为存储单元区域32及外围区域34两部分。在存储单元区域32中，半导体基底30中利用掺杂植入方式形成多数个埋入掺杂区域36，以作为埋入式位线(bit line)之用，并在每一埋入掺杂区域36上方设有隔离组件38，隔离组件38可利用一般的区域性氧化法(LOCOS)形成。在周边区域34的半导体基底30内则形成有浅沟槽隔离组件(STI)40。
接着，在存储单元区域32与外围区域34的交界处的存储单元边缘区域，且与埋入掺杂区域36平行的方向上，将掺杂，例如N型掺杂，植入半导体基底30中，以形成一虚设埋入掺杂区域(dummy buried doping region)42，且在虚设埋入掺杂区域42上方形成一氧化区域44。
再者，在隔离组件38的氧化层与氧化区域44上方表面则依序设有栅氧化层(图中未示)、第一多晶硅层46、ONO层(图中未示)与第二多晶硅层48，使虚设埋入掺杂区域42位于与第一多晶硅层46、第二多晶硅层48垂直的方向上。
在此具体实施例中，虚设埋入掺杂区域42为一连续长条状，并与第一多晶硅层46、第二多晶硅层48互相垂直，即与存储单元区域32的埋入掺杂区域36、隔离组件38平行。且连续长条状的虚设埋入掺杂区域42亦与外围区域34的浅沟槽隔离组件40平行。此外，与存储单元区域32中的掺杂区域36相比，虚设埋入掺杂区域42的掺杂剂量较高，因此不是作为埋入位线之用。
其中，上述氧化区域44可减缓存储单元边缘区域的高度落差，而此高度差是由于外围区域34之浅沟槽隔离组件40的顶部高出存储单元区域32表面所造成的。根据本发明，利用氧化区域44作为缓冲结构，将交界处的存储单元边缘区域平缓化，使存储单元区域32到外围区域34之间可以较为平坦；如此在后续蚀刻第一多晶硅层46与第二多晶硅层48时，不致因为与浅沟槽隔离组件40的高度落差而造成多晶硅纵樑的形成。
最后，再利用一般微影蚀刻的方式(图中未示)，移除部份的第一多晶硅层46与第二多晶硅层48以形成内存组件的浮动栅极与控制栅极。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在使本领域的普通技术人员能够了解本发明的内容并据以实施，本专利的范围并不仅局限于上述具体实施例，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的保护范围内。

Claims (12)

1、一种在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，该半导体结构分为一存储单元区域与一外围区域，包括：
一半导体基底；
一虚设埋入掺杂区域，其位于该半导体基底中，且该虚设埋入掺杂区域位于该存储
单元区域与该外围区域之间，并紧临平行该外围区域中的一浅沟槽隔离组件；以及
一氧化区域，其位于该虚设埋入掺杂区域上。
2、根据权利要求1所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述的虚设埋入掺杂区域垂直于该存储单元区域中的一多晶硅层。
3、根据权利要求1所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述的虚设埋入掺杂区域平行于该存储单元区域中的一作为位线的埋入掺杂区域。
4、根据权利要求3所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述的虚设埋入掺杂区域的掺杂剂量高于该作为位线的埋入掺杂区域。
5、根据权利要求1所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述的虚设埋入掺杂区域内掺杂有N型掺杂。
6、一种在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，分为一存储单元区域与一外围区域，包括：
一半导体基底，在所述存储单元区域的所述半导体基底中形成有多个掺杂区域；
多个平行的第一隔离组件，其位于所述半导体基底上且分别覆盖于所述多个掺杂区域；
一第二隔离组件，位于所述半导体基底内且位于该外围区域中，并与所述多个第一隔离组件平行；
一多晶硅层，位于所述存储单元区域与外围区域的半导体基底上，该多晶硅层垂直该多个第一隔离组件；
一虚设埋入掺杂区域，位于所述半导体基底中，且该虚设埋入掺杂区域位于该存储单元区域与该外围区域之间，并紧临平行该外围区域中的第二隔离组件；以及
一氧化区域，位于所述虚设埋入掺杂区域上。
7、根据权利要求6所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中位于半导体内的多个掺杂区域作为埋入位线。
8、根据权利要求6所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述氧化区域位于该多晶硅层下方。
9、根据权利要求6所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述多个第一隔离组件为以局部氧化法形成的局部热氧化隔离组件。
10、根据权利要求6所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述第二隔离组件为一浅沟槽隔离组件。
11、根据权利要求6所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述虚设埋入掺杂区域的掺杂剂量高于所述多个掺杂区域。
12、根据权利要求6所述的在半导体制程中避免多晶硅纵梁形成的半导体结构，其特征在于，其中所述虚设埋入掺杂区域内掺杂有N型掺杂。
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