CN1302403C - 处理器总线最佳化验证方法 - Google Patents
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- 238000005457 optimization Methods 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000012795 verification Methods 0.000 title claims abstract description 21
- 238000010200 validation analysis Methods 0.000 claims description 9
- 238000009825 accumulation Methods 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000004804 winding Methods 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 6
- ZICZZIRIRHGROF-UHFFFAOYSA-N 1-$l^{1}-oxidanyl-2,2,4,5,5-pentamethylimidazole Chemical compound CC1=NC(C)(C)N([O])C1(C)C ZICZZIRIRHGROF-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000011221 initial treatment Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
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Abstract
一种处理器总线最佳化验证方法。首先，设定处理器与北桥芯片组之间总线的总线启始频宽与总线启始频率以及总线操作频宽与总线操作频率，接下来，发出读取南桥芯片组的指令，接下来，南桥芯片组输出总线中断信号以中断处理器与北桥芯片组之间的总线的联机，并启始计数器的计数值以及输出具有第一电平的最佳化验证信号。当计数器的计数值累积达一既定值，则南桥芯片组输出总线连接信号，并将上述最佳化验证信号的电平转换为第二电平。最后，总线根据总线连接信号以及第二电平的最佳化验证信号而重新连接处理器与北桥芯片组，并工作于另一总线操作频宽与总线操作频率。
Description
技术领域
本发明涉及一种处理器总线最佳化验证方法，特别是涉及一种应用于AMD K8操作平台(plat form)的处理器总线最佳化验证方法。
背景技术
Legacy I/O总线结构因其低成本以及利用已建立的标准软件以及硬件标准而容易实施等特性，因此广泛使用于嵌入式系统(embedded system)中。然其最高操作频率仅为66MHz左右，因此，现今操作频率达500MHz以上的处理器，必须使用具有更高频宽以及操作频率的总线。
闪电数据传输I/O总线(Lightning Data Transport，LDT，I/O Bus)，亦称高传输I/O总线(Hyper Transport，HT，I/O Bus)，满足了目前计算机网络、通讯系统以及其它嵌入式系统所需的高频宽需求，为一种具有灵活性、扩充性以及容易使用的总线架构。LDT I/O总线能够提供下一代处理器以及通讯系统所需的频宽(width)，再者，LDT I/O总线还具有可调整的总线频宽以及操作速度等功能，以符合电源、空间以及成本的需求。
传统LDT I/O总线的频宽与操作频率的最佳化必须通过执行LDT总线中断(disconnection)以及重新连接(reconnection)程序以使得LDT总线操作于预期的频宽与操作频率。
图1示出了传统的具有LDT总线的计算机系统架构图。如图所示，处理器10与北桥14之间具有一LDT总线12。在此，处理器以AMD所制造的K8CPU为例。而北桥14与南桥18之间具有另一总线16。当要执行处理器电源管理程序以及总线最佳化程序时，位于处理器10与北桥14之间的LDT总线12必须执行中断以及重新联机的操作，上述操作需受到由南桥18所输出的信号LDTSTOP#的电平变化所控制。信号LDTSTOP#的电平在正常情形为第一电平(以高电平为例)，当南桥将信号LDTSTOP#的电平拉低为第二电平时(以低电平为例)，此称为设定(assert)信号LDTSTOP#，而当处理器10以及北桥14皆接收到设定(assert)的信号LDTSTOP#时，则LDT总线12中断联机。此时，南桥18内部的计数器19开始计数，待达到一既定值后，则南桥将信号LDTSTOP#的电平再恢复为原本的第一电平(高电平)，此称为解除(deassert)信号LDTSTOP#。当处理器10以及北桥14皆接收到解除(deassert)的信号LDTSTOP#时，则LDT总线12重新联机，以套用新的LDT总线操作频率以及频宽，或者是处理器的操作电压与频率。
图2示出了传统LDT I/O总线的频宽与操作频率最佳化的操作流程图。首先，在系统电源启动后，由基本输入/输出系统(Basic Input/OutputSystem，BIOS)初始(initialize)LDT总线的启始设定，包括设定处理器与北桥之间的LDT总线的总线启始频宽与总线启始频率以及最佳化时的总线操作频宽与操作频率(S1)。举例来说，在计算机系统启动后，总线启始频宽可为8位，但最佳化时可调整为16位。再者，总线启始频率可为200MHz，但可最佳化为400MHz、600MHz或800MHz等频率。上述最佳化时的总线操作频宽与操作频率设定于BIOS中。接下来，BIOS依序初始处理器以及包含北桥以及南桥的芯片组的电源管理缓存器，并设定最佳化时的总线操作频宽与操作频率(S2)。接下来，BIOS于南桥启动一自动恢复(Auto Resume)的计数器(S3)，接下来，BIOS并发出读取指令至南桥的输入输出端口(PowerMana gement I/O，PMIO)偏移15th以设定(asserting)信号LDTSTOP#(S4)。在此，对信号LDTSTOP#执行设定的操作是将原本为高电平的信号LDTSTOP#转换为低电平信号。当南桥将信号LDTSTOP#设定为低电平时，则位于处理器以及北桥之间的LDT总线即中断连接(S5)。
接下来，当于步骤S3所启动的计数器的计数值达到一既定值时，则南桥将信号LDTSTOP#解除(deassert)为高电平(S6)，亦即将先前设定为低电平的信号LDTSTOP#恢复为高电平。当信号LDTSTOP#重新恢复为高电平后，则位于处理器以及北桥之间的LDT总线即恢复连接(S7)，并根据于先前BIOS所设定的最佳化的总线操作频宽与操作频率作为重新联机后的LDT总线的操作频宽与频率，完成了LDT I/O总线的频宽与操作频率的最佳化。
上述总线最佳化程序，必须藉由执行LDT总线的中断以及重新联机的操作才能完成调整总线的频宽与操作频率的操作。然而，若LDT总线的中断以及重新联机的操作未完全执行，则总线的状态并不会改变，无法达到将总线最佳化的效果，因此导致系统效能无法有效提升。
然而，传统技术在判断总线是否已完成最佳化程序上，遭遇了许多困难。以软件而言，软件工程师几乎无法确定总线是否已完成最佳化程序。以硬件而言，系统工程师必须利用示波器的探针直接检测输出信号LDTSTOP#的接脚的电平变化来判断总线是否已完成最佳化程序，此检测操作相当的麻烦。再者，纵使已检测到输出信号LDTSTOP#的接脚的电平被设定(assert)以及解除(deassert)，若南桥18与处理器10或北桥14其中任何一者的电路联机发生断路的情形，则处理器10与北桥14无法同时接收到被设定(assert)以及解除(deassert)的信号LDTSTOP#，因此总线的频宽与操作频率仍然不会最佳化。
发明内容
有鉴于此，为了解决上述问题，本发明主要目的是提供一种总线最佳化验证方法，以确认信号LDTSTOP#被设定(assert)以及解除(deassert)的程序完全被执行完毕，以避免计算机系统因为总线未被最佳化而导致整体系统效能不佳的情形。
为实现上述的目的，本发明提出一种处理器总线最佳化验证方法。首先，设定处理器与北桥之间总线的总线启始频宽与总线启始频率以及总线操作频宽与总线操作频率，设定该总线的最佳化操作频宽与最佳化操作频率；接下来，发出读取南桥的指令，接下来，南桥输出总线中断处理器与北桥芯片组之间的总线的连线，并启始计数器的计数值以及输出具有第一电平的最佳化验证信号。当计数器的计数值累积达一既定值，则南桥输出总线连接信号，并将上述最佳化验证信号的电平转换为第二电平。最后，总线根据总线连接信号以及第二电平的最佳化验证信号而重新连接处理器与北桥，并工作于最佳化总线操作频宽与最佳化总线操作频率。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
附图说明
图1示出了传统具有LDT总线的计算机系统架构图。
图2示出了传统LDT I/O总线的频宽与操作频率最佳化的操作流程图。
图3示出了根据本发明实施例所述的具有LDT总线的计算机系统架构图。
图4示出了根据本发明实施例所述的电平检测电路的电路图。
图5示出了根据本发明实施例所述的处理器总线最佳化验证方法的操作流程图。
符号说明
10～处理器
12～LDT总线
14～北桥
16～总线
18～南桥
21～电平检测电路
LDTSTOP#～信号
具体实施方式
参阅图3，图3示出了根据本发明实施例所述的具有LDT总线的计算机系统架构图。如图所示，处理器20与北桥24之间具有一LDT总线22，或称HT总线。在此，处理器20是以AMD所制造的K8CPU为例。而北桥24与南桥28之间具有另一总线26。当要执行总线最佳化程序时，位于处理器20与北桥24之间的LDT总线22必须执行中断以及重新联机的操作，上述操作受到南桥28所输出的信号LDTSTOP#的电平变化所控制。信号LDTSTOP#的电平在正常情形为第一电平(以高电平为例)，当南桥29将信号LDTSTOP#的电平拉低为第二电平时(以低电平为例)，此称为设定(assert)信号LDTSTOP#，则LDT总线22中断联机。此时，南桥28内部的计数器29开始计数，待达到一既定值后，则南桥将信号LDTSTOP#的电平再恢复为原本的第一电平(高电平)，此称为解除(deassert)信号LDTSTOP#，则LDT总线22重新联机，以套用新的LDT总线操作频率以及频宽。
再者，根据本发明实施例所述的总线最佳化验证方法，增设一信号电平检测电路21来判断信号LDTSTOP#是否已执行设定(assert)以及解除(deassert)的程序。
图4示出了根据本发明实施例所述的电平检测电路21的电路图。根据本发明实施例所述的电平检测电路21包括一触发器40，以及耦接于触发器40的D端子的或逻辑门42。在此电平检测电路21中，系统在或逻辑门42的输入端42A输入逻辑电平“1”的信号，此时于触发器40的Q端子输出逻辑电平“1”的信号LSTSTOP_STATUS。当触发器40的RST端子所接收的信号LDTSTOP#由低电平上升到高电平时，则触发器40的Q端子输出的信号LSTSTOP_STATUS的逻辑电平清除为“0”。由于信号LDTSTOP#的电平于正常情况下系保持于高电平，当信号LDTSTOP#被设定(assert)为低电平，再被解除(deassert)为高电平时，触发器40的Q端子所输出的信号LSTSTOP_STATUS的逻辑电平才会为“0”。因此，藉由检测触发器40的Q端子所输出的，即可判断信号LDTSTOP#完成执行设定(assert)以及解除(deassert)的程序。
再者，关于电平检测电路21所设置的位置可置于南桥20的输出端，以及处理器20和北桥24接收信号LDTSTOP#的输入端，如图3所示。另外，根据本发明实施例图4中所示的电平检测电路的电路结构仅为一较佳实施例，然而，检测信号LSTSTOP_STATUS逻辑电平的操作同样也可利用其它电路来实现，并不限定于图4中所示的电平检测电路结构。
图5示出了根据本发明实施例所述的处理器总线最佳化验证方法的操作流程图。根据本发明实施例，首先，在系统电源启动后，由基本输入/输出系统(Basic Input/Output System，BIOS)初始(initialize)LDT总线的启始设定，包括设定处理器与北桥之间的LDT总线的总线启始频宽与总线启始频率以及最佳化时的总线操作频宽与操作频率(S21)。举例来说，总线启始频宽可为8位，但最佳化时可调整为16位。再者，总线启始频率可为200MHz，但可最佳化为400MHz、600MHz或800MHz等频率。上述最佳化时的总线操作频宽与操作频率系设定于BIOS中。接下来，由BIOS依序初始处理器以及包含北桥以及南桥的芯片组的电源管理缓存器，以处理相关的电源设定(S22)。接下来，BIOS将处理器与北桥之间的LDT总线的总线最佳化的操作频宽与操作频率设定于缓存器中(S23)，例如，将总线最佳化操作频宽设定为16位、将总线最佳化操作频率设定为800MHz。接下来，BIOS于南桥启动一自动恢复(Auto Resume)的计数器(S24)。当自动恢复(Auto Resume)的计数器的计数值累计到一既定值时，则解除(deassert)信号LDTSTOP#。
接下来，在如图4所示的电平检测电路21的逻辑门42的输入端42A输入逻辑电平“1”的信号，使得触发器40的Q端子输出逻辑电平“1”的信号LSTSTOP_STATUS(S25)。接下来，BIOS发出读取指令至南桥的输入输出端口(Power Management I/O，PMIO)偏移15th以设定(asserting)信号LDTSTOP#(S26)。在此，对信号LDTSTOP#执行设定的操作是将原本为高电平的信号LDTSTOP#转换为低电平信号。当南桥将信号LDTSTOP#设定为低电平时，则位于处理器以及北桥之间的LDT总线即中断连接(S27)。
接下来，当在步骤S24所启动的计数器的计数值达到一既定值时，则南桥将信号LDTSTOP#解除(deassert)为高电平(S28)，亦即将先前设定为低电平的信号LDTSTOP#恢复为高电平。当信号LDTSTOP#解除(deassert)为高电平后，由于信号LDTSTOP#耦接于电平检测电路21的的RST端子，因此触发器40的Q端子输出的信号LSTSTOP_STATUS的逻辑电平清除为“0”(S29)。接下来，检测触发器40的Q端子输出的信号LSTSTOP_STATUS的逻辑电平(S30)，以判断信号LDTSTOP#是否已完成设定(assert)以及解除(deassert)的完整程序。接下来，处理器判断触发器40的Q端子输出的信号LSTSTOP_STATUS的逻辑电平是否为“0”(S31)，若不为“0”，则回到步骤S30，继续检测触发器40的Q端子输出的信号LSTSTOP_STATUS的逻辑电平。若于步骤S31的判断出LSTSTOP_STATUS的逻辑电平为“0”，则位于处理器以及北桥之间的LDT总线即恢复连接，并根据于先前BIOS所设定的最佳化的总线操作频宽与操作频率作为重新联机后的LDT总线的操作频宽与频率(S32)，完成了LDT I/O总线的频宽与操作频率的最佳化。
根据本发明实施例所述的处理器总线最佳化验证方法，藉由检测设置于南桥的电平检测电路21所输出的LSTSTOP_STATUS的逻辑电平即可判断信号LDTSTOP#是否已完成设定(assert)以及解除(deassert)的完整程序。再者，若在北桥或者处理器于接收信号LDTSTOP#的输入端处设置电平检测电路，还可确保完成设定(assert)以及解除(deassert)完整程序的信号LDTSTOP#正常连接至北桥或者处理器，确认位于北桥以及处理器之间的总线能够遵循信号LDTSTOP#电平的变化确实完成中断联机以及恢复联机的操作。
本发明虽以较佳实施例披露如上，然其并非用以限定本发明的范围，本领域的技术人员在不脱离本发明的精神和范围的前提下，可做若干的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
Claims (7)
1.一种处理器总线最佳化验证方法，适用于一处理器、一北桥芯片组、耦接于该处理器与北桥芯片组之间的总线以及耦接于该北桥芯片组的南桥芯片组，包括下列步骤：
设定该处理器与北桥芯片组之间总线的总线启始频宽与总线启始频率以及总线操作频宽与总线操作频率；
设定该总线的最佳化操作频宽与最佳化操作频率；
发出读取该南桥芯片组的指令；
该南桥芯片组接收到该指令后，输出一总线中断信号以中断该处理器与北桥芯片组之间的总线的连线，并启始一计数器的计数值，以及输出具有一第一电平的一最佳化验证信号；
当该计数器的计数值累积达一既定值，则该南桥芯片组输出一总线连接信号，并将该最佳化验证信号的电平转换为一第二电平；以及
该总线根据该总线连接信号以及具有第二电平的最佳化验证信号而重新连接该处理器与北桥芯片组，并工作于最佳化总线操作频宽与最佳化总线操作频率。
2.如权利要求1所述的处理器总线最佳化验证方法，其中该总线中断信号以及总线连接信号用于设定以及解除由该南桥芯片组的一输出端所输出的信号。
3.如权利要求1所述的处理器总线最佳化验证方法，其中该总线中断信号以及总线连接信号是由同一输出端所输出。
4.如权利要求1所述的处理器总线最佳化验证方法，其中该最佳化验证信号是由一电平检测电路所输出。
5.如权利要求4所述的处理器总线最佳化验证方法，其中该电平检测电路包括一触发器以及耦接于该触发器的一或逻辑门，当该南桥芯片组输出该总线中断信号时，则该触发器输出具有第一电平的最佳化验证信号，当该南桥芯片组输出该总线连接信号时，则该触发器输出具有第二电平的最佳化验证信号。
6.如权利要求4所述的处理器总线最佳化验证方法，其中该电平检测电路设置于该南桥芯片组的输出端。
7.如权利要求4所述的处理器总线最佳化验证方法，其中该电平检测电路设置于该北桥芯片组或处理器的输入端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100028893A CN1302403C (zh) | 2004-01-20 | 2004-01-20 | 处理器总线最佳化验证方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100028893A CN1302403C (zh) | 2004-01-20 | 2004-01-20 | 处理器总线最佳化验证方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1558335A CN1558335A (zh) | 2004-12-29 |
| CN1302403C true CN1302403C (zh) | 2007-02-28 |
Family
ID=34350749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100028893A Expired - Lifetime CN1302403C (zh) | 2004-01-20 | 2004-01-20 | 处理器总线最佳化验证方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1302403C (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100395714C (zh) * | 2005-05-28 | 2008-06-18 | 鸿富锦精密工业（深圳）有限公司 | 识别中央处理器前端总线的电路 |
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- 2004-01-20 CN CNB2004100028893A patent/CN1302403C/zh not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1558335A (zh) | 2004-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20070228 |