CN1303613C - 减少了数据保持模式时的消耗电流的半导体存储器 - Google Patents

Abstract

利用电源控制电路(25)进行控制，以使对于刷新相关电路(14a)发生电源电压的电源电路和对于列相关/外围控制电路(14b)的电源电路(22b)，在自刷新模式时的电源电压供给状态互不相同。在自刷新模式时只对于测试刷新相关电路供给电源电压，执行刷新工作。可减少在自刷新模式时的消耗电流而不损害高速访问工作。

Description

减少了数据保持模式时的消耗电流的半导体存储器

本发明涉及半导体装置，特别是涉及在必须进行保持数据的刷新的动态型半导体装置中不产生误操作而减少在进行休止(sleep)模式或功率下降模式等的数据保持的刷新模式时的消耗电流用的结构。更具体地说，涉及减少在同一半导体芯片上集成化了逻辑电路和动态随机存取存储器的混合装载逻辑电路的存储器的刷新模式时的消耗电流用的结构。

在现有的CMOS半导体装置中，为了实现高密度和高集成化，晶体管尺寸、特别是MOS晶体管(绝缘栅型场效应晶体管)的栅长被缩短。为了确保这样的被微细化的晶体管的可靠性和降低功耗，使电源电压下降。另一方面，为了进行高速工作，有必要根据工作电源电压的下降而减小MOS晶体管的阈值电压Vth的绝对值。

但是，即使在关断时，在MOS晶体管的源-漏间流过被称为子阈值漏泄电流(以下，称为关断漏泄电流)的电流。在减小阈值电压的绝对值的情况下，该关断漏泄电流增加。阈值电压的绝对值具有负的温度依存性，由于随着温度上升，其绝对值变小，故如果工作温度提高，则该关断漏泄电流增大，使大规模集成电路整体的直流电流增加。特别是在动态型半导体存储器中，产生在备用(standby)状态时的电流(备用电流)增大的问题。

为了不损害高速工作的性能而减少备用时的消耗电流，迄今为止，例如如在特开平6-237164号公报和伊藤著：「超LSI存储器」(1994年，培风馆发行)等中所示那样，提出了分层电源结构或MT-CMOS(多阈值-CMOS)结构。

图60是示出现有的MT-CMOS结构的一例的图。在图60中，作为内部电路，示出5级级联连接的CMOS倒相器IV1-IV5。供给第1级的倒相器IV1的输入信号IN，在备用周期时，是低电平的。CMOS倒相器IV1-IV5分别具有相同的结构，包含P沟道MOS晶体管PT和N沟道MOS晶体管NT。这些MOS晶体管PT和NT，是阈值电压的绝对值小的低阈值电压(L-Vth)MOS晶体管。

对于这些倒相器IV1-IV5，设置了：接受电源电压Vcc的主电源线1；子电源线3，通过漏泄截断用P沟道MOS晶体管PQ与该主电源线1连接；传递接地电压Vss的主接地线2；以及子接地线4，通过漏泄截断用N沟道MOS晶体管NQ与主接地线2连接。漏泄截断用MOS晶体管PQ和NQ由其阈值电压的绝对值比MOS晶体管PT和NT的阈值电压的绝对值设定得大的M-VthMOS晶体管构成。

MOS晶体管PQ在其栅上接受控制信号/φ，MOS晶体管NQ在其栅上接受控制信号φ。控制信号φ在内部电路进行工作的激活周期时为高电平，在内部电路成为备用状态的备用周期时为低电平。另一方面，控制信号/φ在激活周期时为低电平，在备用周期时为高电平。

在内部电路中，奇数级的倒相器IV1、IV3和IV5…的P沟道MOS晶体管PT的源与主电源线1连接，N沟道MOS晶体管NT的源与子接地线4连接。偶数级的倒相器IV2、IV4、…的P沟道MOS晶体管PT的源与子电源线3连接，N沟道MOS晶体管NT的源与主接地线2连接。其次，参照图61中示出的信号波形图简单地说明在该图60中示出的MT-CMOS结构的工作。

在备用周期时，控制信号φ为低电平，此外，控制信号/φ为高电平。此外，输入信号IN为低电平。在该状态下，漏泄截断用MOS晶体管PQ和NQ为关断状态。另一方面，由于奇数级的倒相器IV1、IV3和IV5的输入信号IN为低电平，故在内部，P沟道MOS晶体管PT为导通状态，N沟道MOS晶体管NT为关断状态。P沟道MOS晶体管PT的源与主电源线1连接，另一方面，N沟道MOS晶体管NT的源与子接地线4连接。如果P沟道MOS晶体管PT向对应的输出节点(漏)传递主电源线1上的电源电压Vcc电平的电压，则源和漏间电压相等，成为非导通状态。

另一方面，N沟道MOS晶体管NT在栅上接受低电平的信号，产生关断漏泄电流。该子接地线4通过具有较高阈值电压M-Vth的漏泄截断用MOS晶体管NQ与主接地线2连接。因而，即使来自倒相器IV1、IV3和IV5…的关断漏泄电流流过子接地线4，该漏泄截断用MOS晶体管NQ也不能使这些关断漏泄电流全部放电，子接地线4上的电压电平SVss比接地电压Vss高。该子接地线4上的电压电平SVss由漏泄截断用MOS晶体管NQ的放电的漏泄电流量与来自内部电路中包含的倒相器级的关断漏泄电流的总和的关系来最终决定。如果子接地线4上的电压SVss比接地电压Vss高，则在奇数级的倒相器IV1、IV3、IV5、…中，N沟道MOS晶体管NT的栅-源间被设定为反偏置状态，可进一步减少关断漏泄电流。

另一方面，在偶数级的倒相器IV2、IV4、…中，输入信号为高电平。在这些偶数级的倒相器IV2、IV4、…中，，P沟道MOS晶体管PT的源与子电源线3连接，N沟道MOS晶体管NT的源与主接地线2连接。因而，在偶数级的倒相器IV2、IV4、…中，N沟道MOS晶体管的源和漏为接地电压Vss电平，成为非导通状态，不产生关断漏泄电流。另一方面，P沟道MOS晶体管PT产生关断漏泄电流。在主电源线1与子电源线3之间，设置了阈值电压的绝对值(M-Vth)较大的漏泄截断用MOS晶体管PQ。因而，从该主电源线1到子电源线3的漏泄电流量由漏泄截断用MOS晶体管Pa来决定，子电源线3上的电压SVcc比电源电压Vcc电平下降。该子电源线3上的电压SVcc的电压电平最终由漏泄截断用MOS晶体管PQ供给的漏泄电流与偶数级的倒相器IV2、IV4、…中的关断漏泄电流的总和的关系来决定。如果电压SVcc比电源电压Vcc低，则在偶数级的倒相器IV2、IV4、…中，P沟道MOS晶体管PT的栅-源间被设定为反偏置状态，可进一步减少关断漏泄电流。

在激活周期时，控制信号φ为高电平，另一方面，控制信号/φ为低电平，漏泄截断用MOS晶体管PQ和NQ为导通状态，主电源线1与子电源线3连接，主接地线2与子接地线4连接。由此，子电源线3上的电压SVcc为电源电压Vcc电平，此外，子接地线4上的电压SVss为接地电压Vss电平。在该激活周期时，输入信号IN根据工作状态适当地变化。构成内部电路的IV1～IV5、…的MOS晶体管是低阈值电压MOS晶体管，高速地工作。此时，将漏泄截断用MOS晶体管PQ和NQ的电流供给能力设定为较大的值，以便能充分地保证该内部电路的工作。

通过将电源线作成主电源线、子电源线和将接地线作成主接地线、子接地线的分层结构，在备用周期时，可提高电源线/接地线的阻抗，减少漏泄电流，另一方面，在激活周期时，可减小该电源线/接地线的阻抗，利用内部电路的低阈值电压MOS晶体管来实现高速工作。由此，谋求实现减少备用周期时的消耗电流且高速工作的半导体电路装置。

在现有的MT-CMOS结构的情况下，在开始激活周期时，分别将控制信号φ和/φ朝向高电平和低电平驱动，相应地，图60中示出的漏泄截断用MOS晶体管PQ和NQ成为导通状态。因而，在开始激活周期之后，到子电源线3和子接地线4上的电压SVcc和SVss分别达到电源电压Vcc和接地电压Vss并稳定为止，需要一段时间。在子电源线3和子接地线4上的电压SVcc和SVss为不稳定的状态下，内部电路不能工作。因而，如图62中所示，在开始激活周期之后，到实际上内部电路工作为止，需要一段时间，存在不能实现高速工作的问题。在电压SVcc和SVss为不稳定的状态下使内部电路工作的情况下，存在产生误操作的可能性，有必要为该电压SVcc和SVss达到稳定所需要的时间保持某一容限(margin)来决定内部电路工作开始时序。

此外，如图60中所示，在现有的MT-CMOS结构中，有必要预先决定在备用周期时的输入信号IN的逻辑电平。有必要与备用周期时的输入信号IN的逻辑电平相一致地决定内部电路的电源线和接地线的连接目的地。但是，在存储表示随机逻辑和工作条件的数据的寄存器等电路中，不能预先决定备用周期时的输入信号的逻辑电平，因而，不能利用如图60中所示的那样的MT-CMOS结构。

此外，在半导体装置是动态型半导体存储器(以下称为DRAM)的情况下，在比较长的时间内不访问的情况下，如果设定休止模式，则将该DRAM设定为自刷新模式。在该自刷新模式时，在DRAM的内部以预定的周期执行存储单元数据的刷新。

在实际上进行自刷新时，该DRAM进入激活周期，如果刷新结束，则进入备用周期。即，DRAM在自刷新模式中以预定的周期进入激活周期。因而，在该自刷新模式时，为了仅仅进行数据保持而在内部进行了存储单元的数据的刷新，就产生电流被消耗的问题。为了减少消耗电流，虽然有必要延长该刷新间隔，但如果不必要地延长刷新间隔，则存储单元数据在刷新工作前被破坏，不能进行数据保持。

本发明的目的在于提供一种能减少备用状态时的消耗电流而不损害高速工作性能的半导体装置。

本发明的另一个目的在于提供一种能减少自刷新模式时的消耗电流的半导体装置。

本发明的又一个目的在于提供一种能减少备用模式时的消耗电流而不会对正常工作和数据保持性能带来不利影响的半导体装置。

与本发明的第1方面有关的半导体装置具备：多个存储单元，必须在一定期间内对存储数据进行刷新；刷新相关电路，用来在刷新模式时进行多个存储单元的存储数据的刷新工作；外围电路，与该刷新相关电路不同，用来至少进行与对多个存储单元的访问有关的工作；第1电源电路，用来对刷新相关电路供给工作电源电压；第2电源电路，与该第1电源电路分开地设置，用来对外围电路供给工作电源电压；以及电源控制电路，用来响应于工作模式指示信号至少调整第2电源电路的阻抗。该电源控制电路包含下述装置，该装置在工作模式指示信号指定刷新模式时，将第1和第2电源电路设定为互不相同的电压供给状态，而且在工作模式指示信号指定与刷新模式不同的正常模式时，将第1和第2电源电路设定为相同的电压供给状态。

与本发明的第2方面有关的半导体装置具备：多个存储单元，在一定期间内对存储数据进行刷新；寄存器电路，用来接受电源供给节点的电源电压，存储与对多个存储单元的访问工作有关的信息；寄存器电容器，与该寄存器电路对应地被设置，用来保持寄存器电路的存储信息；以及控制电路，用来在工作模式指示信号指定刷新模式时，以预定的周期刷新寄存器电容器的存储信息。

与本发明的第3方面有关的半导体装置具备：多个存储单元的存储单元阵列，其存储数据在一定期间内被刷新，而且具有预定的存储容量；用来在响应于工作模式指示信号指定了进行刷新的刷新模式时接受指定进行刷新的刷新区域的地址并进行存储的装置；刷新地址发生电路，用来在工作模式指示信号指定刷新模式时发生刷新地址，以便进行刷新区域指定地址指定的区域内的存储单元的刷新；刷新定时器，以预定的周期输出要求存储单元数据的刷新的刷新要求；以及刷新相关电路，用来按照来自刷新定时器的刷新要求，进行刷新地址的存储单元的存储数据的刷新。

通过在刷新模式时停止对外围电路的电源供给电压的供给，可减少刷新模式时的外围电路的消耗电流。此外，在正常模式时，通过对刷新相关电路和外围电路都供给电源电压，即使在激活周期和备用周期的切换时，也不产生电源电压的变动，能以快速的时序开始内部电路工作。

通过在刷新模式时以预定的周期刷新保持寄存器电路的数据的寄存器电容器的存储信息，可在刷新模式时间歇地停止对该寄存器电路的电源供给，可减少刷新模式时的消耗电流。

此外，通过在刷新模式时只进行预定的地址区域的存储单元的刷新，可减少被刷新的存储单元行数，相应地可减少刷新次数，可减少消耗电流。

图1是概略地示出按照本发明的半导体装置的整体结构的图。

图2是概略地示出按照本发明的实施例1的半导体装置的整体结构的图。

图3是概略地示出图2中示出的列相关/外围控制电路用电源电路的结构的图。

图4是示出图3中示出的电源电路的工作的信号波形图。

图5是概略地示出图2中示出的逻辑电路用电源电路的结构的图。

图6是示出图5中示出的电源电路的工作的信号波形图。

图7是概略地示出图2中示出的逻辑电路的电源电路的另一结构的图。

图8是示出本发明的实施例1的外围电路用电源电路的变更例1的结构的图。

图9是示出本发明的实施例1的逻辑电路用电源电路的变更例1的结构的图。

图10是示出本发明的实施例1的外围电路用电源电路的变更例2的结构的图。

图11是概略地示出对于图10中示出的电源电路的电源控制电路的结构的图。

图12是示出图11中示出的电源控制电路的工作的信号波形图。

图13是示出本发明的实施例1的外围电路用电源电路的变更例3的结构的图。

图14是概略地示出对于图13中示出的电源电路的电源控制电路的结构的图。

图15是示出图14中示出的电源控制电路的工作的信号波形图。

图16是概略地示出按照本发明的实施例2的半导体装置的整体结构的图。

图17是概略地示出本发明的实施例2的内部电源线的结构的图。

图18是示出图16中示出的半导体装置的电源控制电路的工作的信号波形图。

图19是概略地示出本发明的实施例2的变更例1的结构的图。

图20是示出图19中示出的电源电路的结构的图。

图21是示出图20中示出的电源电路的工作的信号波形图。

图22是示出对于图19中示出的电源电路的电源控制电路的结构的一例的图。

图23是概略地示出本发明的实施例2的变更例2的结构的图。

图24是概略地示出本发明的实施例3的结构的图。

图25是示出图24中示出的阱电位发生电路的结构的一例的图。

图26是示出图24中示出的阱电位发生电路的结构的一例的图。

图27是概略地示出本发明的实施例4的结构的图。

图28是概略地示出图27中示出的阱电源电路的结构的图。

图29是示出图28中示出的阱电源电路的工作的信号波形图。

图30是概略地示出图27中示出的SR控制电路的结构的图。

图31是概略地示出图27中示出的行相关电路的结构的图。

图32是示出图31中示出的行相关电路的工作的信号波形图。

图33是示出图31中示出的可变延迟电路的结构的图。

图34是概略地示出按照本发明的实施例5的半导体装置的结构的图。

图35是概略地示出图34中示出的带有保存电容器的寄存器电路的结构的图。

图36是示出图34中示出的半导体装置的工作的信号波形图。

图37是示出本发明的实施例5的变更例的图。

图38是概略地示出图37中示出的电容器的结构的图。

图39是概略地示出按照本发明的实施例6的半导体装置的结构的图。

图40是示出本发明的实施例6中的半导体装置的工作的时序图。

图41是概略地示出本发明的实施例6中的半导体装置的主要部分的结构的图。

图42是概略地示出本发明的实施例6的变更例的图。

图43是示出图42中示出的变更例中的X地址的分配的图。

图44是概略地示出图42中示出的地址变换电路的输出和刷新地址的结构的图。

图45是示出图42中示出的保持块尺寸数据和保持块地址设定工作的时序图。

图46是示出图42中示出的地址变换电路的输出地址的具体的结构的图。

图47是示出图42中示出的地址变换电路的结构的图。

图48是概略地示出按照本发明的实施例7的半导体装置的阵列结构的图。

图49是示出具有图48中示出的阵列结构的半导体装置的工作的时序图。

图50是概略地示出本发明的实施例7的半导体装置的主要部分的结构的图。

图51是示出图50中示出的地址变换电路的结构的一例的图。

图52是示出图51中示出的地址变换电路产生的变换地址的一例的图。

图53A是概略地示出按照本发明的实施例8的半导体装置的阵列结构的图。图53B是示出本发明的实施例8的半导体装置的工作的时序图。

图54A和图54B是示出阵列块和与之对应的地址位的图。

图55是概略地示出本发明的实施例8的半导体装置的主要部分的结构的图。

图56是概略地示出图55中示出的地址移位电路的结构的图。

图57是概略地示出图56中示出的变化点检测电路的结构的图。

图58是示出图56中示出的地址变换电路的结构的图。

图59是示出图55中示出的地址发生电路的结构的一例的图。

图60是示出现有的分层电源电路的结构的图。

图61是示出图60中示出的电源电路的工作的信号波形图。

图62是示出现有的电源电路中的电源电压的变化的信号波形图。

[实施例1]

图1是概略地示出应用本发明的半导体装置的整体结构的图。在图1中，按照本发明的半导体装置10包含：DRAM宏观体11，包含1晶体管/1电容器型的动态型存储单元；以及逻辑电路12，进行该DRAM宏观体11与数据的授受。在同一半导体芯片上集成了该DRAM宏观体11和逻辑电路12。

DRAM宏观体11包含：具有动态型存储单元的DRAM单元阵列13；以及DRAM外围电路14，用来基本上进行在该DRAM单元阵列13中包含的存储单元的选择和数据的写入/读出。

逻辑电路12包含核心逻辑电路15，该核心逻辑电路15读出来自该DRAM宏观体11的数据，进行预定的处理，而且将处理后的数据写入到DRAM宏观体11的存储单元中。授受逻辑电路12与外部的信号的外围电路部延伸并被配置在该半导体装置10的芯片上(引脚端子沿该半导体装置10的芯片4边而被配置)，但在此代表性地示出实现逻辑电路的中心功能的核心逻辑电路15。

DRAM外围电路14由CMOS电路构成，此外，核心逻辑电路15也由CMOS电路构成。这些DRAM外围电路14和核心逻辑电路15基本上使用阈值电压和栅绝缘膜膜厚相同的MOS晶体管。

在该半导体装置10中，在比较长的期间内不进行处理时，核心逻辑电路15进入休止模式，使时钟信号的发生停止，停止内部电路工作。如果核心逻辑电路15进入休止模式，则将DRAM宏观体11设定为自刷新模式。如果DRAM宏观体11进入自刷新模式，则利用内置的定时器，以预定的时间间隔进行存储单元数据的刷新。

图2是更详细地示出按照本发明的实施例1的半导体装置的主要部分的结构的图。在图2中，DRAM宏观体11包含：刷新相关电路14a，用来在指定自刷新模式时进行DRAM单元阵列13的存储单元的数据的刷新；以及列相关/外围控制电路14b，进行DRAM单元阵列13的存储单元的列选择、数据的写入/读出和正常模式时的工作控制。该列相关/外围控制电路14b和刷新相关电路14a包含在图1中示出的DRAM外围电路14中。在自刷新模式时，列相关/外围控制电路14b在刷新相关电路14a的控制下停止工作。

刷新相关电路14a包含：自刷新控制电路(SR控制电路)20，在自刷新模式时进行在自刷新工作方面必要的控制工作；以及行相关电路21，在自刷新模式时在SR控制电路20的控制下进行DRAM单元阵列13的存储单元行的选择和选择行的存储单元数据的读出/再写入(restore)。该行相关电路21在正常工作模式时，在列相关/外围控制电路14b中包含的外围控制电路的控制下进行与DRAM单元阵列13的行选择有关的工作。SR控制电路20包含：自刷新模式检测电路；发生刷新地址的刷新地址计数器；对自刷新期间进行计数的定时器；以及多路器，将来自刷新地址计数器的刷新地址取代来自外部的行地址供给行相关电路21。

行相关电路21包含：对行地址和刷新地址进行译码的译码器；按照行译码器的输出信号将DRAM单元阵列13的字线朝向选择状态驱动的字线驱动器电路；被设置在DRAM单元阵列13的各列中以进行各列上的存储单元数据的检测和放大的读出放大器；以及位线预充电/均衡化电路，进行各列(位线对)的预充电/均衡化。

该半导体装置10还包含：电源电路22a，接受来自外部的电源电压EV1，生成内部电源电压VC1，供给对于逻辑电路12的工作电源电压；电源电路22b，接受外部电源电压EV2，生成内部电源电压VC2，供给对于列相关/外围控制电路14b的工作电源电压；电源电路22c，接受外部电源电压EV3，生成内部电源电压VC3和VC4，供给DRAM单元阵列13和刷新相关电路14a；以及电源控制电路25，在逻辑电路12中包含的核心逻辑电路15的控制下，生成对于电源电路22a和22b的电源控制信号φ1和φ2。该电源控制电路25在逻辑电路12进入休止模式、将DRAM宏观体设定为自刷新模式时，使电源电路22a和22b的发生内部电源电压VC1和VC2的工作停止。

在此，虽然示出了将内部电源电压VC3供给DRAM单元阵列13的电源电路22c，但该内部电源电压VC3被利用于发生DRAM存储单元阵列13中的位线预充电/均衡化电压和存储单元的单元板电压，而且，在行相关电路21中包含的读出放大器电路中，也利用该内部电源电压VC3。将内部电源电压VC4供给行相关电路21中包含的字线驱动器电路、行译码器和SR控制电路20。

在该图2中示出的结构中，电源电路22a-22c分别接受外部电源电压EV1、EV2和EV3，生成了内部电源电压VC1～VC3。但是，这些电源电路22a-22c，如以下详细地说明的那样，还分别发生接地电压。以下，在只称为电源电压时，表示高电平电源电压Vcc，在称为「电源供给电压」时，参照电源电压和接地电压这两者。

电源控制电路25始终接受电源供给电压而工作。该电源控制电路25在电源电路22a和22b中以共同地被设置的方式而示出，但该电源控制电路25也可分别对应于电源电路22a和22b分开地被设置。此外，可将电源电路22a设置在逻辑电路12内，此外，可将电源电路22b和22c设置在DRAM宏观体11内。

在本发明的实施例1中，电源电路22a和22b在自刷新模式时使其内部电源供给电压的发生工作停止。另一方面，在正常模式时，使电源电路22a、22b和22c全部工作。半导体装置的工作模式有：DRAM宏观体11和逻辑电路15工作的正常模式和被称为休止模式的低消耗电流备用状态。在正常模式时，作为DRAM宏观体11的状态，实际上存在进行存储单元的选择和激活的激活周期和等待下一次激活的备用周期。在休止模式时，将DRAM宏观体11设定为自刷新模式。即使在该自刷新模式时，DRAM宏观体11也按照在内部被设置的定时器的输出信号，形成刷新周期，进行刷新工作。

在正常模式时，即使逻辑电路15和DRAM宏观体11在内部备用周期时，也容许几十mA的电流消耗。另一方面，在休止模式时，消耗电流是进行DRAM宏观体11的数据保持用的电流，必须尽可能减小。在刷新周期时，由于只进行在DRAM宏观体内部的刷新工作，不进行对该DRAM宏观体的访问，故访问时间和周期时间的延迟不产生任何问题。因而，如图2中所示，在自刷新模式时只使对于与自刷新工作有关的刷新相关电路14a的电源电路22c工作，使来自电源电路22a和22b的内部电源供给电压发生工作停止，减少消耗电流。

图3是示出对于图2中示出的列相关/外围控制电路14b的电源电路22b的结构的图。该电源电路22b包含：主电源线1，传递外部电源电压EV2；主接地线2，传递接地电压Vss；子电源线3，与主电源线1对应地被设置；子接地线4，与主接地线2对应地被设置；P沟道MOS晶体管PQ1，响应于控制信号/φ2而导通，将主电源线1与子电源线3连接起来；以及N沟道MOS晶体管NQ1，响应于控制信号φ2的激活而导通，将主接地线2与子接地线4连接起来。

列相关/外围控制电路14b的内部结构根据所实现的功能不同而不同，在图3中，把5级的倒相器IV1-IV5作为一例示出。这些倒相器IV1～IV5是CMOS结构，包含P沟道MOS晶体管PT和N沟道MOS晶体管NT。列相关/外围控制电路14b由与逻辑电路12中包含的MOS晶体管相同的(关于栅绝缘膜和阈值电压)、低阈值电压(L-Vth)MOS晶体管构成。

漏泄截断用MOS晶体管PQ1和NQ1由具有比该低阈值电压MOS晶体管PT和NT的阈值电压的绝对值大的绝对值的阈值电压的MOS晶体管(M-VthMOS晶体管)构成。控制信号φ2和/φ2由图2中示出的电源控制电路25来供给，在正常模式和自刷新模式下其逻辑电平被切换。

DRAM宏观体11进行动态工作，列相关/外围控制电路14b在备用状态时可预先知道输入信号IN的逻辑电平。根据该输入信号IN的备用状态时的逻辑电平，决定内部电路的的倒相器IV1-IV5的电源供给节点的连接目的地。在图3中，倒相器IV1、IV3和IV5与主电源线1和子接地线4连接，倒相器IV2和IV4与子电源线3和主接地线2连接。在该状态下，在输入信号IN在备用状态下被设定为低电平。其次，参照图4中示出的信号波形图，说明该图3中示出的电源电路22b的工作。

在进行对DRAM宏观体的访问的正常模式时(包含备用周期和激活周期)，控制信号φ2被设定为高电平，和控制信号/φ2被设定为低电平，漏泄截断用MOS晶体管PQ1和NQ1都被设定为导通状态。在该状态下，主电源线1上的电源电压EV2被传递到子电源线3上，此外，主接地线2上的接地电压Vss被传递到子接地线4上。因而，在该状态下，子电源线3上的电源电压SVcc(VC2)和子接地线4上的电源电压SVss分别与外部电源电压EV2和接地电压Vss相等，列相关/外围控制电路14b利用该低阈值电压MOS晶体管高速工作。

在正常模式时的备用周期时，即使输入信号IN的逻辑电平被固定于低电平，控制信号φ2和/φ2也分别被设定为高电平和低电平，主电源线1与子电源线3连接，此外，子接地线4与主接地线2连接。由于在正常模式时，即使在备用周期时，也容许几十mA的电流消耗，故在该备用周期时，在列相关/外围控制电路14b和刷新相关电路14a中即使电流被消耗，也在容许范围内，不产生问题。这一点在逻辑电路12中也是同样的。

逻辑电路12在不进行预定时间以上的处理时，进入休止模式，DRAM宏观体11被设定为自刷新模式。在该状态下，来自电源控制电路5的控制信号φ2和/φ2分别被设定为低电平和高电平，漏泄截断用MOS晶体管PQ1和NQ1为关断状态。由此，子电源线3和子接地线4为高阻抗状态，列相关/外围控制电路14b中的消耗电流成为由漏泄截断用MOS晶体管PQ1和NQ1的漏泄电流决定的值，实现低消耗电流模式。特别是由于漏泄截断用MOS晶体管PQ1和NQ1的阈值电压的绝对值比该列相关/外围控制电路14b中包含的MOS晶体管的阈值电压的绝对值大，故这些漏泄截断用MOS晶体管PQ1和NQ1成为深的关断状态，可靠地抑制漏泄电流。

如果从自刷新模式转移到正常模式，则控制信号φ2和/φ2分别变化到高电平和低电平。子电源线3和子接地线4上的电压SVcc(VC2)和SVss返回到预定的电压电平需要一段时间。但是，在从自刷新模式转移到正常模式时，必须保证使自刷新周期可靠地结束，内部电路可靠地处于备用状态。因此，在从自刷新模式转移到正常模式时，或从休止模式转移到正常模式时，以一定的技术条件确定了实际的电路工作在经过某个预定的时间之后来进行。因而，从自刷新模式转移到正常模式时，即使返回到子电源线3和子接地线4上的电源电压的原始电压电平需要时间，由于在其间不进行任何电路工作，故也不产生问题。

在自刷新模式时，该图2中示出的电源电路22c始终发生内部电源电压VC3和VC4(还供给工作电流)，刷新相关电路14a工作，以预定的周期进行DRAM单元阵列13内的存储单元的刷新。因而，可减少消耗电流而不会对访问工作产生任何不利影响。

图5是示出图2中示出的逻辑电路用电源电路22a的结构的图。在图5中，电源电路22a包含：主电源线1a，传递外部电源电压EV1；子电源线3a，与主电源线1a对应地被设置；漏泄截断用P沟道MOS晶体管PQa，在控制信号/φ1为低电平时导通，将主电源线1a与子电源线3a连接起来；主接地线2a，传递接地电压Vss；子接地线4a，与主接地线2a对应地被设置；以及N沟道MOS晶体管NQa，在控制信号φ1为高电平时导通，将主接地线2a与子接地线4a连接起来。这些漏泄截断用用MOS晶体管PQa和NQa的阈值电压的绝对值较大(与逻辑电路的构成要素的MOS晶体管相比)。

逻辑电路12因其所实现的逻辑不同，其内部结构不同，在图5中，示出5级的倒相器IVa-IVe。这些倒相器IVa-IVe分别是CMOS倒相器，包含低阈值电压的MOS晶体管PT和NT。这些倒相器IVa-IVe将子电源线3a上的电压SVcc(VC1)和子接地线4a上的电压SVss作为两工作电源电压来工作。

逻辑电路12进行预定的逻辑处理，不能预测该输入信号IN的电压电平。因而，通过利用该子电源线3a和子接地线4a上的电压SVcc和SVss，可减少休止模式时的消耗电流而与输入信号IN的电压电平无关。其次，参照图6中示出的信号波形图，说明该图5中示出的电源电路22a的工作。

在正常模式时，控制信号/φ1和φ1分别被设定为低电平和高电平，漏泄截断用MOS晶体管PQa和NQa为导通状态以低阻抗分别将主电源线1a和主接地线2a连接到子电源线3a和子接地线4a上。在该状态下，逻辑电路12利用其低阈值电压MOS晶体管高速工作，进行预定的逻辑处理。

如果设定休止模式，则控制信号/φ1为高电平，控制信号φ1为低电平，漏泄截断用MOS晶体管PQa和NQa为关断状态，以高阻抗分别将这些子电源线3a和子接地线4a连接到主电源线1a和主接地线2a上。由于漏泄截断用MOS晶体管PQa和NQa的漏泄电流小，故可减少逻辑电路12中的休止模式时的消耗电流。特别是在逻辑电路12中，由于在休止模式时不进行任何保持数据的刷新工作，故该消耗电流只是漏泄电流。

如果从休止模式转移到正常模式，则控制信号φ1和/φ1分别被驱动到高电平和低电平。以低阻抗分别将子电源线3a和子接地线4a连接到主电源线1a和主接地线2a上。这些子电源线3a上的电压SVcc(VC1)和子接地线4a上的电压SVss返回到预定的电压电平需要时间(由于子电源线3a和子接地线4a的寄生电容的充放电)。但是，在从休止模式转移到正常模式时，只容许在解除休止模式后经过了一段时间之后开始该逻辑电路的工作。因而，即使在该情况下，即使在子电源线3a和子接地线4a上的电压SVcc和SVss的返回方面需要时间，逻辑电路12的工作开始时序也不会有任何延迟，不产生任何问题，高速工作性能不下降。

再有，在图5中示出的结构中，关于逻辑电路12，以在休止模式时不能预先预测内部信号IN的逻辑电平的情况进行了说明。但是，在该逻辑电路12被设定了休止模式时，在将内部状态复位到初始状态、能预先预测各内部信号的状态的情况下，如图3中所示，可根据内部信号(输入信号)IN的逻辑电平，决定各电路(倒相器)的电源节点与电源供给线的连接(与图3中示出的电源结构相同的结构)。

图7是示出逻辑电路12的电源电路的其它结构的图。在该图7中示出的结构中，逻辑电路12在其电源节点上接受来自外部的电源电压EV1。外部电源电压EV1在正常模式时被设定为预定的电压电平，另一方面，在休止模式时，切断电源供给(在外部的处理器的控制下)。因而，由于在休止模式时在逻辑电路12中切断外部电源电压EV1的供给，故不存在内部电路的电流消耗路径，该消耗电流可定为0。在该图7中示出的结构中，不特别地设置电源电路(仅仅是电源线，不使用控制信号φ1)。

对于刷新相关电路的电源电路22c始终对刷新相关电路和DRAM单元阵列传递电源电压VC3和VC4。因而，该电源电路中，由传递电源供给电压的电源线来构成发生必要的电压(位线预充电电压和单元板电压)的电路和如果需要的话是内部降压电路，在正常模式时和休止模式时，发生内部电源电压VC3和VC4。

对于刷新相关电路的电源电路22c也可具有分层电源结构(其中，漏泄截断用MOS晶体管在自刷新模式时的刷新周期时为导通状态)。

再有，上述的说明中，将子电源线3a和3b的电压SVcc在休止模式时和自刷新模式时设定为比电源电压稍微低的电压电平。但是，利用该子电源线的放电，将子电源线3a和3b的电压电平降低到接地电压电平。

[变更例1]

图8是示出本发明的实施例1的变更例1的结构的图。在该图8中，示出对于列相关/外围控制电路14b的电源电路22b的结构。图8中示出的电源电路22b使用低阈值电压(L-Vth)的MOS晶体管PQb和NQb作为漏泄截断用MOS晶体管。P沟道MOS晶体管PQb被连接在主电源线1b与子电源线3b之间，N沟道MOS晶体管NQb被连接在主接地线2b与子接地线4b之间。漏泄截断用MOS晶体管PQb和NQb具有与列相关/外围控制电路14b的MOS晶体管PT和NT相同的阈值电压(L-Vth)。供给漏泄截断用MOS晶体管PQb和NQb的栅极的控制信号/φ2和φ2与以上说明的实施例相同，在自刷新模式时被非激活，将漏泄截断用MOS晶体管PQb和NQb设定为关断状态。

可调整这些漏泄截断用MOS晶体管PQb和NQb的栅宽，使得这些漏泄截断用MOS晶体管PQb和NQb的关断状态时流过的关断漏泄电流Ioff比流过子电源线3b和子接地线4b的漏泄电流的总和Ioff(14b)小。在流过列相关/外围控制电路14b中的子电源线3b的关断漏泄电流与P沟道MOS晶体管PQb的关断漏泄电流相等，列相关/外围控制电路14b产生比MOS晶体管PQb的关断漏泄电流大的关断漏泄电流时，子电源线3b的电压SVcc的电压电平下降，列相关/外围控制电路14b的MOS晶体管PT的栅-源间成为更强的反偏置状态，可减少关断漏泄电流，结果，由该MOS晶体管PQb的关断漏泄电流来决定电路的漏泄电流。这一点对于漏泄截断用N沟道MOS晶体管NQb也是同样的。

在正常模式时，漏泄截断用MOS晶体管PQb和NQb都处于导通状态。此时，在图8中示出的列相关/外围控制电路14b中，倒相器IV1-IV5不是同时充放电，而是保持某个一定的延迟时间来工作，因而，即使为了减少该MOS晶体管PQb和NQb的关断漏泄电流而减小栅宽，也不会对正常模式时的电路工作带来任何不利影响。

图9是示出对于逻辑电路12的电源电路22a的结构的图。在该图9中示出的电源电路22a中包含：P沟道MOS晶体管PQc，在控制信号/φ1为低电平时导通，将外部电源电压EV1作为工作电源电压传递到逻辑电路12；以及N沟道MOS晶体管NQc，在控制信号φ1为高电平时导通，将接地电压Vss作为逻辑电路12的另一工作电源电压来供给。逻辑电路12包含低阈值电压(L-Vth)的MOS晶体管作为构成要素，这些漏泄截断用MOS晶体管PQc和NQc也是与逻辑电路12中包含的MOS晶体管同样的低阈值电压(L-Vth)的MOS晶体管。

在该图9中示出的结构中，这些MOS晶体管PQc和NQc的关断漏泄电流比逻辑电路12中的关断漏泄电流的总和小。因而，在图9中示出的电源电路22a的结构中，在休止模式时、停止逻辑电路12的工作时，该关断漏泄电流也由漏泄截断用MOS晶体管PQc和NQc来决定，可减少休止模式时的关断漏泄电流，可实现低消耗电流。

在正常模式时，这些漏泄截断用MOS晶体管PQc和NQc成为导通状态，对于逻辑电路12稳定地供给工作电流。

再有，在该休止模式时，在内部电路节点被设置在初始状态、可预先确定该各内部电路的节点的休止模式时的电压电平的情况下，逻辑电路12也可利用与图8中示出的结构相同的电源电路。

[变更例2]

图10为示出本发明的实施例1的变更例2的结构的图。在该图10中，示出对于列相关/外围控制电路的电源电路22b的结构。在该电源电路22b中，在主电源线1b与子电源线3b之间连接漏泄截断用P沟道MOS晶体管PQd，在主接地线2b与子接地线4b之间设置漏泄截断用N沟道MOS晶体管NQd。这些漏泄截断用的MOS晶体管PQd和NQd可以是低阈值电压(L-Vth)的MOS晶体管，也可以是具有比其大的阈值电压的绝对值的中间阈值电压(M-Vth)MOS晶体管。供给漏泄截断用MOS晶体管PQd的栅的控制信号/φ2在接地电压Vss与比外部电源电压EV2高的升压电压Vpp之间变化。此外，供给漏泄截断用N沟道MOS晶体管NQd的栅的控制信号φ2在电源电压Vcc与比接地电压Vss低的负电压Vbb之间变化。电源电压Vcc可与外部电源电压EV2的电压电平相等。

在自刷新模式时，将控制信号/φ2设定为升压电压Vpp的电平，此外，将控制信号φ2设定为负电压Vbb的电平。因而，将漏泄截断用MOS晶体管PQd和NQd的栅-源间设定为深的反偏置状态，成为更深的关断状态，可进一步减少关断漏泄电流。

在正常模式时，将控制信号/φ2设定为接地电压Vss电平，将控制信号φ2设定为电源电压Vcc(或外部电源电压EV2)的电压电平。因而，在正常模式时，以低阻抗分别将子电源线3b和子接地线4b连接到主电源线1b和主接地线2b上，列相关/外围控制电路14b以高速工作。

再有，关于对于逻辑电路的电源电路22a，可利用与该图10中示出的结构同样的结构或与图9中示出的结构同样的结构。通过增大控制信号φ1和/φ1的振幅，在休止模式时将漏泄截断用MOS晶体管设定为更深的关断状态。

图11是概略地示出该变更例2的电源控制电路25的结构的图。在图11中，电源控制电路25包含：Vpp发生电路25a，接受外部电源电压EV(EV1、EV2)，发生比外部电源电压EV高的升压电压Vpp；Vbb发生电路25b，接受外部电源电压EV，发生比接地电压Vss低的负电压Vbb；触发器25c，按照来自逻辑电路的休止模式开始指示信号SLin被置位，而且按照休止模式结束指示信号Slout被复位；电平变换电路25d，对触发器25c的输出信号进行电平变换，输出控制信号/φ(/φ1，/φ2)；以及电平变换电路25e，进行触发器25c的输出信号的电平变换，生成控制信号φ(φ1，φ2)。

触发器25c将外部电源电压EV作为一方工作电源电压来工作。如果该触发器25c的输出信号是高电平，则电平变换电路25d将该高电平变换为升压电压Vpp电平并输出。电平变换电路25e将来自触发器25c的输出信号的高电平变换为负电压Vbb电平，并生成控制信号φ。控制信号/φ的低电平是接地电压Vss电平，控制信号φ的高电平是外部电源电压EV电平。

在该图11中示出的电源控制电路25中，分开地设置发生对于DRAM宏观体的电源电路的控制信号φ2、/φ2的部分和发生对于逻辑电路的电源电路的控制信号/φ1、φ1的部分的电路，可调整各自的外部电源电压的电平。

此外，在对于DRAM宏观体和逻辑电路分开地设置电源控制电路25的情况下，对于DRAM宏观体设置的电源控制电路可构成为利用在DRAM宏观体内使用的字线升压用的高电压Vpp和对阵列衬底区域进行偏置用的背栅偏置Vbb。其次，参照图12中示出的信号波形图，说明该图11中示出的电源控制电路25的工作。

如果进入休止模式，则以单拍脉冲(one shot)的形态供给休止模式开始指示信号SLin，对触发器25c进行置位，其输出信号成为高电平。相应地，将来自电平变换电路25d的控制信号/φ(/φ1，/φ2)驱动为比外部电源电压EV高的升压电压Vpp。另一方面，电平变换电路25e响应于该触发器25c的输出信号的上升沿，将控制信号φ驱动为负电压Vbb电平。

触发器25c接受外部电源电压EV，维持该状态。如果休止模式结束，则以单拍脉冲的形态供给休止模式结束指示信号SLout，触发器25C的输出信号成为低电平。相应地，来自电平变换电路25d的控制信号/φ(/φ1，/φ2)成为接地电压Vss电平的低电平。此外，电平变换电路25e响应于该触发器25c的输出信号的上升沿，将控制信号φ驱动为外部电源电压EV电平。

因而，在该休止模式时(自刷新模式时)，可将漏泄截断用MOS晶体管设定为更深的关断状态，可更加减少关断漏泄电流，可减少消耗电流。

再有，在实施例1中，在不进行电平变换的情况下，通过从该触发器25c取出互补的控制信号，可生成对于漏泄截断用MOS晶体管的控制信号φ(φ1，φ2)和/φ(/φ1，/φ2)。

电平变换电路25d和25e例如可由周知的锁存型的CMOS变换电路构成。

[变更例3]

图13是概略地示出本发明的实施例1的变更例3的结构的图。在该图13中示出的结构中，对设置在主电源线1b与子电源线3b之间的漏泄截断用P沟道MOS晶体管PQb的背栅(N阱)供给电压φwn，此外，对设置在主接地线2b与子接地线4b之间的漏泄截断用N沟道MOS晶体管NQb的背栅极(P阱)供给阱电压φwp。这些漏泄截断用MOS晶体管PQb和NQb是低阈值电压(L-Vth)的MOS晶体管。

根据工作模式来改变这些漏泄截断用MOS晶体管PQb和NQb的阱电压φwn和φwp。即，在休止模式(自刷新模式)时，将对漏泄截断用MOS晶体管PQb的背栅(N阱)供给的阱电压φwn设定为比外部电源电压EV2高的升压电压Vpp电平，此外，将对漏泄截断用N沟道MOS晶体管NQb的背栅(P阱)供给的阱电压φwp设定为负电压Vbb电平。因而，这些漏泄截断用MOS晶体管PQb和NQb成为深的背栅极偏置，其阈值电压的绝对值变大，抑制漏泄电流。

在正常模式时，将阱电压φwn设定为外部电源电压EV2的电压电平，将阱电压φwp设定为接地电压Vss电平。因而，在正常模式时，这些漏泄截断用MOS晶体管PQb和NQb作为低阈值电压MOS晶体管来工作，成为深的导通状态，能充分地供给工作电流。

图14是概略地示出本发明的实施例1的变更例3的电源控制电路25的结构的图。在图14中，电源控制电路25包含：Vpp发生电路25a，接受外部电源电压EV和接地电压Vss，发生比该外部电源电压EV高的升压电压Vpp；Vbb发生电路25b，接受外部电源电压EV和接地电压Vss，发生比接地电压Vss低的负电压Vbb；触发器25c，响应于来自逻辑电路的休止模式开始指示信号SLin被置位，而且按照来自逻辑电路的休止模式结束指示信号SLout被复位，发生具有外部电源电压EV的振幅的控制信号/φ和φ；电平变换电路25f，将来自Vpp发生电路25a的升压电压Vpp和接地电压作为工作电源电压接受，变换来自触发器25c的控制信号/φ的电平，发生互补的切换控制信号φp和/φp；电平变换电路25g，将外部电源电压EV和来自Vbb发生电路25b的负电压Vbb作为工作电源电压接受，变换来自触发器25c的控制信号φ的电平，生成互补的切换控制信号φn和/φn；切换电路25h，按照来自电平变换电路25f的切换控制信号φp和/φp选择升压电压Vpp和外部电源电压EV的一方，生成阱电位φwn；以及切换电路25i，按照来自电平变换电路25e的切换控制信号φn和/φn选择接地电压Vss和负电压Vbb的一方，生成阱电压φwp。

如果来自触发器25c的控制信号/φ为高电平，则电平变换电路25f将切换控制信号φp设定为接地电压电平，将切换控制信号/φp设定为升压电压Vpp电平。如果来自触发器25c的控制信号φ下降到低电平，则电平变换电路25g将切换控制信号φn设定为负电压Vbb电平，另一方面，将切换控制信号/φn设定为外部电源电压EV电平。

切换电路25h包含：P沟道MOS晶体管PT1，在切换控制信号φp为低电平时导通，传递升压电压Vpp；以及P沟道MOS晶体管PT2，在来自电平变换电路的切换控制信号/φp为低电平时导通，传递外部电源电压EV。

切换电路25i包含：N沟道MOS晶体管NT1，在来自电平变换电路25e的控制信号φn为高电平时导通，传递接地电压Vss；以及N沟道MOS晶体管NT2，在来自电平变换电路25e的切换控制信号/φn为高电平时导通，传递负电压Vbb。其次，参照图15中示出的信号波形图，说明该图14中示出的电源控制电路25的工作。

在进入自刷新模式(休止模式)时，以单拍脉冲的形态激活休止模式开始指示信号SLin。相应地，来自触发器25c的控制信号/φ从接地电压Vss电平上升到外部电源电压EV电平，此外，控制信号φ从外部电源电压EV电平下降到接地电压Vss电平。如果该控制信号/φ上升到高电平，则电平变换电路25f将切换控制信号φp从升压电压Vpp电平驱动到接地电压Vss电平。此外，电平变换电路25e响应于来自该触发器25c的控制信号φ的下降沿，使切换控制信号φn从外部电源电压EV电平下降到负电压Vbb电平。

相应地，在切换电路25h中，MOS晶体管PT1成为导通状态，MOS晶体管PT2成为关断状态，通过P沟道MOS晶体管PT1传递升压电压Vpp作为阱电压φwn。即使在作为阱电压φwn输出升压电压Vpp的情况下，MOS晶体管PT2的栅和源也为同一电压，维持关断状态。

此外，在切换电路25i中，MOS晶体管NT1成为关断状态，MOS晶体管NT2成为导通状态，作为阱电压φwp输出负电压Vbb。在维持了自刷新模式(休止模式)的期间内，保持该状态。

如果结束自刷新模式即休止模式，则以单拍脉冲的形态将休止模式结束指示信号SLout驱动为高电平，来自触发器25c的控制信号φ变化为外部电源电压EV电平，控制信号/φ变化为接地电压Vss电平。相应地，在电平变换电路25f中，切换控制信号φp成为升压电压Vpp电平，互补的切换控制信号/φp成为接地电压Vss电平。因而，在切换电路25h中，MOS晶体管PT1成为关断状态，MOS晶体管PT2成为导通状态，通过MOS晶体管PT2输出外部电源电压EV作为阱电压φwn。在该情况下，MOS晶体管PT1的源和栅为同一电压，维持关断状态。

电平变换电路25g响应于控制信号φ的上升沿，使切换控制信号φn从负电压Vbb上升到外部电源电压EV电平，互补的切换控制信号/φn从外部电源电压EV下降到负电压Vbb电平。因而，在切换电路25i中，MOS晶体管NT1成为导通状态，MOS晶体管NT2成为关断状态，通过MOS晶体管NT1传递接地电压Vss作为阱电压φwp。即使在将该阱电压φwp设定为接地电压电平的情况下，MOS晶体管NT2的栅和源也为同一电压，维持关断状态。

在正常模式时，阱电压φwn为外部电源电压EV电平，阱电压φwp为接地电压Vss电平，可使漏泄截断用MOS晶体管PQb和NQb作为低阈值电压MOS晶体管来工作。

再有，即使在该图14中示出的电源控制电路的结构中，也可分别对于DRAM宏观体和逻辑电路分开地设置电源控制电路。

此外，在逻辑电路中，由于发生控制该工作模式用的SLin和SLout的电路必须接受来自被设置在外部的处理器的指示信号，必须始终工作，故对于该电路部分，始终供给外部电源电压。

再有，可构成为分别将变更例2和3组合起来，在自刷新模式时进行控制信号的电压电平的电平变换和阱电压电平的变换。

如上所述，按照本发明的实施例1，由于构成为在休止模式时只对与存储单元数据的刷新工作有关的部分供给电源供给电压，对于其它电路部分，停止供给电源供给电压，故可减少备用状态时的消耗电流而不会导致访问时间的增加。

[实施例2]

图16是概略地示出按照本发明的实施例2的半导体装置的整体结构的图。在该图16中示出的半导体装置中，将半导体装置10在LSI芯片30上形成。形成逻辑电路12，使其包围DRAM宏观体11。在LSI芯片30上的逻辑电路12的外部，设置对于逻辑电路12的电源晶体管31a和对于DRAM宏观体11的列相关/外围控制电路14b的电源晶体管31b。这些电源晶体管31a和31b由P沟道MOS晶体管构成，按照来自电源控制电路25的自刷新模式(休止模式)指示信号SR1和SR2有选择地成为导通状态，分别将外部电源电压EV1和EV2供给逻辑电路12和列相关/外围控制电路14b。

对于DRAM单元阵列13，始终供给外部电源电压EV3，对于刷新相关电路14a，始终供给外部电源电压EV4。这些外部电源电压EV1-EV4的各自的电源电压电平可互不相同，也可几个外部电源电压为相同的电压电平。

图17是概略地示出逻辑电路12和列相关/外围控制电路14b的电源结构的图。在图17中，用内部电路33来表示这些逻辑电路12和列相关/外围控制电路14b。对于内部电路33的电源线32通过电源晶体管31接受外部电源电压EV。该内部电路33的另一个电源供给节点是接地节点，接受接地电压Vss。其次，参照图18中示出的信号波形图，说明该图16和图17中示出的装置的工作。

在逻辑电路12工作、而且逻辑电路对DRAM宏观体11进行访问的正常工作模式时，自刷新模式(休止模式)指示信号SR(SR1和SR2)为低电平，电源晶体管31a和31b处于导通状态。在该状态下，对逻辑电路12供给外部电源电压EV1，此外，对列相关/外围控制电路14b供给外部电源电压EV2。对DRAM单元阵列13和刷新相关电路14a，分别供给外部电源电压EV3和EV4。因而，通过用低阈值电压的MOS晶体管来构成该半导体装置内的构成要素，可实现高速工作。

在自刷新模式(休止模式)时，自刷新模式(休止模式)指示信号SR(SR1和SR2)为外部电源电压电平的高电平，电源晶体管31a和31b为关断状态。在该状态下，停止对逻辑电路12和列相关/外围控制电路14b的电源电压的供给，将对这些电路供给的工作电源电压Vcc的电压电平降低到接地电压电平。因而，在该状态下，在逻辑电路12和列相关/外围控制电路14b中几乎不产生电流消耗。

另一方面，在刷新相关电路14a和DRAM单元阵列13中，在该自刷新模式时，只以预定的时间间隔进行刷新工作，其消耗电流小。在从自刷新模式(休止模式)向正常工作模式转移时，在对于逻辑电路12和列相关/外围控制电路14b的工作电源电压Vcc的电压电平恢复之前，需要一段时间。但是，在从自刷新模式(休止模式)向正常工作模式转移时，在自刷新模式(休止模式)结束后到半导体装置的内部工作开始为止肯定要相隔某个时间(预定值)。因而，即使在这些逻辑电路12和列相关/外围控制电路14b的电源电压Vcc的恢复方面需要多少时间，也不会对高速工作性能产生任何不利影响。

再有，在该图16中示出的结构中，可构成为在外部的处理器等的控制下，停止外部电源电压EV1和EV2本身的供给，来代替设置电源晶体管31a和31b。

再有，外部电源电压EV3例如是2.5V，可用于生成升压电压Vpp和负电压Vbb，此外，也可作为读出放大器的电源电压来利用。外部电源电压EV1、EV2和EV4例如是1.5V。在逻辑电路12中，在其信号输入输出部中，将2.5V的电压作为工作电源电压来施加。再有，在该图16中示出的结构中，用1个外部电源电压EV1来表示对于逻辑电路12的该2个电源电压。

[变更例1]

图19是概略地示出本发明的实施例2的变更例1的结构的图。在该图19中示出的结构中，对于DRAM单元阵列13和刷新相关电路14a设置了响应于来自电源控制电路35的激活控制信号RACT切换其状态(阻抗)的电源电路36。其它的结构与图16中示出的结构相同。

电源控制电路35在SR控制电路20的控制下，在自刷新模式时，在实际上进行刷新工作时，将控制信号RACT0驱动为高电平的激活状态。如果该激活控制信号RACT0为高电平，则电源电路36为低阻抗状态。在正常工作模式时，该电源电路36维持低阻抗状态。

图20是概略地示出图19中示出的电源电路36的结构的图。在图20中，电源电路36包含：P沟道MOS晶体管PQd，在控制信号ZRACT0为低电平时导通，连接主电源线1d与子电源线3d；以及N沟道MOS晶体管NQd，在控制信号RACT为高电平时导通，连接主接地线2d与子接地线4d。

在刷新相关电路14a中，根据在备用状态时的输入信号IN的逻辑，确定电源节点的连接目的地。在图20中，作为该刷新相关电路14a，也代表性地示出5级的倒相器IV1-IV5。漏泄截断用MOS晶体管PQd和NQd的阈值电压比L-VthMOS晶体管PT和NT的阈值电压高。其次，参照图21中示出的信号波形图，说明该图19和20中示出的结构的工作。

在正常工作模式时，控制信号RACT0为高电平，控制信号ZRACT0为低电平。漏泄截断用MOS晶体管PQd和NQd都为导通状态，子电源线3d和子接地线4d分别与主电源线1d和主接地线2d连接。在该状态下，刷新相关电路14a的电源处于低阻抗状态，刷新相关电路14a进行高速工作。

如果进入自刷新模式，则控制信号RACT0为低电平，控制信号ZRACT0为高电平。在该自刷新模式时，在SR控制电路20的控制下，以预定的周期进行刷新工作。在该刷新工作时，控制信号RACT0为高电平，控制信号ZRACT0为低电平，漏泄截断用MOS晶体管PQd和NQd都为导通状态。因而，在刷新工作时，可稳定地供给电流，进行刷新工作。在刷新周期中，在刷新相关电路14a中进行激活周期和备用周期，在该激活周期时，电源电路36的阻抗降低。由此，可更加减少备用状态时的消耗电流。列相关/外围控制电路14b和逻辑电路12的电源电路与前面的图16中示出的结构的情况相同。

图22是示出图19中示出的电源控制电路35的结构的一例的图。在图22中，电源控制电路35包含：倒相器35a，接受自刷新模式指示信号SR；以及或(OR)电路35b，接受倒相器35a的输出信号和阵列激活指示信号ACT，生成控制信号RACT0。自刷新模式指示信号SR在自刷新模式时为高电平。阵列激活指示信号ACT在行相关电路21为工作状态的期间内为高电平。因而，该控制信号RACT0在正常工作模式时始终为高电平，在自刷新模式时，按照阵列激活信号ACT，为高电平。

再有，在图19中示出的结构中，一起控制了对于SR控制电路20和行相关电路21的电源。但是，在SR控制电路20中，包含决定刷新周期的定时器，为了使该定时器的工作变得稳定，可始终对SR控制电路20施加电源电压，只对于行相关电路21利用图20中示出的分层电源结构。

[变更例2]

图23是概略地示出本发明的实施例2的变更例2的结构的图。在该图23中示出的结构中，对于列相关/外围控制电路14b，设置对外部电源电压EV2进行降压的内部降压电路。即，作为对于列相关/外围控制电路14b的电源电路，包含：比较器39，将内部电源电压与预定电压进行比较；P沟道MOS晶体管31c，按照比较器39的输出信号，从接受外部电源电压EV2的电源节点对朝向列相关/外围控制电路14b的电源线供给电流；P沟道MOS晶体管37，在自刷新模式(休止模式)指示信号SR2为低电平时导通，选择基准电压Vref作为预定电压供给比较器39；以及N沟道MOS晶体管38，在自刷新模式(休止模式)指示信号SR2为高电平时导通，将接地电压Vss作为预定电压传递给比较器39。其它的结构与图16中示出的结构相同。

在该图23中示出的结构中，在正常工作模式时，自刷新模式(休止模式)指示信号SR(SR1、SR2)为低电平，N沟道MOS晶体管38为关断状态，P沟道MOS晶体管37为导通状态，将基准电压Vref供给比较器39。因而，比较器39和P沟道MOS晶体管31c的反馈环生成实质上与基准电压Vref大体相等的电压电平的内部电源电压，供给列相关/外围控制电路14b。

另一方面，在自刷新(休止)模式时，MOS晶体管37为关断状态，MOS晶体管38为导通状态，将接地电压供给比较器39。因而，比较器39将列相关/外围控制电路14b的内部电源电压设定为接地电压电平。再有，该比较器39按照外部电源电压EV2进行工作。

此外，在图23中示出的结构中，电源控制电路25生成了进行对于逻辑电路12的电源电压和对于列相关/外围控制电路14b的内部降压电路的工作控制的信号SR2和SR1。但是，也可分别分开地设置发生对于该列相关/外围控制电路14b的内部降压电路的工作控制用的信号SR2的电路和发生对于逻辑电路12的电源晶体管的工作进行控制的信号SR1的电源控制电路。

在列相关/外围控制电路14b中，在自刷新模式时，由于将内部电源电压设定为接地电压电平，故不产生电流消耗。只因比较器39的比较工作而消耗电流。由外部电源电压EV2生成基准电压Vref，但由于该基准电压发生电路不要求大的电流驱动能力，故其消耗电流足够小。

如上所述，按照本发明的实施例2，在自刷新模式(休止模式)时，由于构成为切断对停止电路工作的部分的电源供给，故可大幅度地减少自刷新模式(休止模式)时的消耗电流。此外，在正常工作模式时，由于始终供给来自外部的电源电压，故利用低阈值电压MOS晶体管实现高速工作。

[实施例3]

图24是概略地示出本发明的实施例3的半导体装置的结构的图。在图24中，对于逻辑电路12设置发生衬底偏置电压的阱电位发生电路51a，此外，对于DRAM宏观体11的列相关/外围控制电路14b设置发生衬底偏置电压的阱电位发生电路51b。这些阱电位发生电路51a和51b对对应的电路的衬底区域施加偏置电压，利用来自阱电位控制电路55的阱电位控制信号SR1、SR2和ZSR1、ZSR2切换其发生电位。

对DRAM单元阵列13和刷新相关电路14a的N阱区，始终分别供给外部电源电压EV3和EV4作为N阱电压。在P阱区中，将来图示的接地电压供给这些DRAM单元阵列13和刷新相关电路14a。在此，可对DRAM单元阵列13的P阱(衬底区域)供给负电压Vbb作为衬底偏置电压。

图25是概略地示出图24中示出的阱电位发生电路51a和51b的结构的图。由于这些阱电位发生电路51a和51b具有相同的电路结构，故在图25中，代表性地示出1个阱电位发生电路51。

在图25中，示出发生被施加到形成P沟道MOS晶体管的N阱(衬底区域)上的电压VSN的部分的结构。在图25中，阱电位发生电路51包含：Vpp发生电路57，从外部电源电压EV发生比该外部电源电压EV高的升压电压Vpp；P沟道MOS晶体管56a，在控制信号SRP为低电平时导通，使外部电源电压EV通过；以及P沟道MOS晶体管56b，在控制信号ZSRP为低电平时导通，使来自Vpp发生电路57的升压电压Vpp通过。将来自这些MOS晶体管56a和56b的电压作为阱电压VSN供给在对应的电路中形成的P沟道MOS晶体管的阱区(衬底区域)。控制信号SRP在外部电源电压EV与接地电压Vss的电压电平之间变化，控制信号ZSRP在接地电压Vss与升压电压Vpp之间变化。

图26是概略地示出图24中示出的阱电位发生电路51的、发生被施加到形成对应的电路内的N沟道MOS晶体管的P阱(衬底区域)的阱电位VSP的部分的结构的图。在图26中，阱电位发生电路51包含：Vbb发生电路58，从外部电源电压EV发生负电压Vbb；P沟道MOS晶体管56c，在控制信号ZSRN为高电平时导通，使接地电压Vss通过；以及N沟道MOS晶体管56d，在控制信号SRN为高电平时导通，使来自Vbb发生电路58的负电压Vbb通过。将从这些MOS晶体管56c和56d供给的电压VSP作为衬底偏置电压供给形成对应的电路内的N沟道MOS晶体管的P阱(衬底区域)。控制信号SRN和ZSRN在电源电压EV与负电压Vbb之间变化。

在自刷新模式时，控制信号ZSRP为接地电压Vss电平，控制信号SRP为升压电压Vpp电平，MOS晶体管56b为导通状态，MOS晶体管56a为关断状态，对N阱施加升压电压Vpp。因而，P沟道MOS晶体管的阈值电压的绝对值变大，可抑制漏泄电流。

此外，如图26中所示，在自刷新模式时，控制信号SRN为外部电源电压EV电平，控制信号ZSRN为负电压Vbb电平，MOS晶体管56d为导通状态，MOS晶体管56c为关断状态，P阱电位VSP为负电压Vbb电平。因而，在自刷新模式时，N沟道MOS晶体管的衬底偏置变深，其阈值电压变大，可减少漏泄电流。

在正常工作模式时，控制信号SRP为接地电压Vss电平，控制信号ZSRP为升压电压Vpp电平，MOS晶体管56a为导通状态，MOS晶体管56b为关断状态，N阱的电位VSN为外部电源电压EV电平。

同样，在图26中，控制信号SRN为负电压Vbb电平，控制信号ZSRN为外部电源电压EV电平，MOS晶体管56d为关断状态，MOS晶体管56c为导通状态，P阱电位VSP为接地电压Vss电平。由此，可实现低阈值电压MOS晶体管，可实现高速工作。

再有，对于从该图25到图26中示出的阱电位发生电路51发生控制信号的部分的结构可利用图14中示出的结构。此外，关于电源电路，同样在自刷新模式(休止模式)和正常模式中，也进行电源的导通/关断或阻抗的调整(利用实施例1或2)。再有，在自刷新模式(休止模式)时切断外部电源电压时，特别没有必要控制该阱电位(由于不存在漏泄路径)。

如上所述，按照本发明的实施例3，在自刷新模式(休止模式)时，由于增大了停止电路工作的电路部分的阱(衬底区域)电位的绝对值，故可增大电路内的构成要素的低阈值电压的MOS晶体管的阈值电压的绝对值，可减少关断漏泄电流，可减少消耗电流。

[实施例4]

图27是概略地示出按照本发明的实施例4的半导体装置的整体结构的图。在图27中示出的结构中，对DRAM单元阵列13供给外部电源电压EV3，此外，对刷新相关电路14a供给外部电源电压EV4。通过响应于控制信号SR1的电源晶体管31a对逻辑电路12供给外部电源电压EV1作为工作电源电压。通过响应于控制信号SR2的电源晶体管31b对列相关/外围控制电路14b供给外部电源电压EV2作为工作电源电压。

在DRAM宏观体11中，还设置了控制该刷新相关电路14a和DRAM单元阵列13的阱电压(衬底区域的电压)Vsubr和Vsubm的电压电平的阱电源电路60。其它的结构与图6中示出的结构相同，对于对应的部分附以相同的参照号码。此外，电源控制电路25一起生成了控制信号SR1和SR2，但可分别与电源晶体管31a和31b对应地分开地设置该电源控制电路25。

阱电源电路60的具体的结构例如与图14中示出的结构相同，按照来自刷新相关电路14a中包含的SR控制电路20的自刷新模式指示信号SR，增大施加到各电路衬底区域的阱电压Vsubr和Vsubm的绝对值。在图14的电路中，通过分别将阱电压φwn和φwp变更为N阱电位VSN和P阱电位VSP，可实现该图27中示出的阱电源电路60的结构。根据各自的电路特性将DRAM单元阵列13和刷新相关电路14a各自的阱电压Vsubr和Vsubm的绝对值设定为适当的值。

[变更例]

图28是示出图27中示出的阱电源电路60的变更例的结构的图。该图28中示出的阱电源电路调整DRAM单元阵列13的例如形成存储单元的P阱的电压VSP。

在图28中，对于DRAM单元阵列13的阱电源电路60包含：Vpp发生电路60a，按照外部电源电压EV3，发生升压电压Vpp；Vbb1发生电路60b，将外部电源电压EV3作为一方工作电源电压接受而工作，发生比接地电压低的负电压Vbb1；Vbb2发生电路60c，将外部电源电压EV3作为工作电源电压接受而工作，发生绝对值比负电压Vbb1小的负电压Vbb2；电平变换电路60d，将升压电压Vpp和接地电压Vss作为两工作电源电压接受而工作，变换自刷新模式指示信号SR3的电压电平，生成控制信号φp和/φp；电平变换电路60e，将外部电源电压EV3和负电压Vbb1作为两工作电源电压来工作，变换自刷新模式指示信号SR3的电压电平，生成切换控制信号φn和/φn；切换电路60f，按照来自电平变换电路60d的切换控制信号φp和/φp选择外部电源电压EV3和升压电压Vpp的一方，生成对N阱施加的N阱电压VSN；以及切换电路60g，按照来自电平变换电路60e的切换控制信号φn和/φn，选择负电压Vbb1和Vbb2的一方，生成对P阱施加的P阱电压VSP。

切换电路60f包含：P沟道MOS晶体管PT3，在切换控制信号φp为低电平时导通，传递升压电压Vpp；以及P沟道MOS晶体管PT4，在切换控制信号/φp为低电平时导通，传递外部电源电压EV3。利用MOS晶体管PT3和PT4的一方，生成N阱电压VSN。

切换电路60g包含：N沟道MOS晶体管NT3，在切换控制信号φn为高电平时导通，传递负电压Vbb2；以及N沟道MOS晶体管NT4，在切换控制信号/φn为高电平时导通，传递负电压Vbb1。这些MOS晶体管NT3和NT4传递的电压为P阱电压VSP。

再有，Vpp发生电路60a、Vbb1发生电路60b和Vbb2发生电路60c分别通过利用各自电容器的充电泵工作的电路生成所希望的电压。其次，参照图29中示出的信号波形图，说明该图28中示出的电路的工作。

在自刷新模式时，自刷新模式指示信号SR3为高电平，切换控制信号φp为低电平，切换控制信号/φp为高电平。因而，在切换电路60f中，MOS晶体管PT3为导通状态，MOS晶体管PT4为关断状态，N阱电压VSN为升压电压Vpp电平。另一方面，电平变换电路60e响应于该自刷新模式指示信号SR3的上升沿，将切换控制信号φn设定为负电压Vbb1电平的低电平，将切换控制信号/φn设定为外部电源电压EV3的高电平。因而，在切换电路60g中，MOS晶体管NT3为关断状态，MOS晶体管NT4为导通状态，传递负电压Vbb1作为P阱电压VSP。MOS晶体管NT3的栅电压为负电压Vbb1电平，其源电位为与P阱电压VSP相同的电压电平，维持关断状态。

在正常工作模式时，自刷新模式指示信号SR3为低电平，切换控制信号φp为升压电压Vpp电平的高电平，切换控制信号/φp为接地电压电平的低电平。N阱电压VSN由于切换电路60f的导通状态的MOS晶体管PT4而成为外部电源电压EV3的电压电平。

另一方面，电平变换电路60e将切换控制信号φn设定为外部电源电压EV3的高电平，将切换控制信号/φn设定为负电压Vbb1的低电平。因而，在切换电路60g中，MOS晶体管NT3为导通状态，MOS晶体管NT4为关断状态，传递负电压Vbb2作为P阱电压VSP。因而，在自刷新模式时，N阱电压VSN和P阱电压VSP与正常工作模式时相比，其绝对值变大，成为更深的偏置状态，减少阵列和电路内的MOS晶体管的关断漏泄电流。

[刷新相关电路的结构]

图30是概略地示出图27中示出的刷新相关电路的结构的图。由于在自刷新模式时阱电位与正常工作模式时不同，MOS晶体管的阈值电压和漏电流发生变化，相应地，电路性能发生变化。因而，可认为，在以与正常工作模式时相同的时序使行相关电路工作时，不能准确地进行存储单元数据的刷新。图30和图31中示出的刷新相关电路具备校正该阱电位变化的功能。

在图30中，概略地示出在刷新相关电路14a中包含的SR控制电路20的结构。在图30中，SR控制电路20包含：自刷新模式检测电路20a，按照从外部供给的工作模式指示信号(指令)CMD，检测指定自刷新模式的情况；定时器20b，响应于来自自刷新模式检测电路20a的自刷新模式检测信号而被启动，以预定的时间间隔发生刷新要求信号φref；自刷新设定电路20c，按照来自定时器20b的刷新要求信号φref，发生具有预定的时间宽度的单拍的阵列激活信号RACT(ACT)；地址计数器20d，在自刷新模式时被启动，响应于来自该自刷新设定电路20c的阵列激活信号RACT(ACT)的非激活，将其计数值加1，输出表示刷新行的刷新地址RFAD；以及外部访问禁止电路20e，响应于来自自刷新模式检测电路20a的自刷新模式检测信号，禁止来自外部的访问工作(列选择工作)。

将图27中示出的外部电源电压EV4始终供给该图30中示出的SR控制电路20，此外，在图27中示出的阱电源电路60的控制下控制构成要素的MOS晶体管的阱电压。因而，在自刷新模式时，在MOS晶体管的阈值电压的绝对值发生了变化的情况下，定时器20b输出的刷新要求信号φref的周期和来自自刷新设定电路20c的阵列激活信号RACT(与图22的信号ACT相对应)的激活期间发生变化。但是，通过根据该自刷新模式时被设定的阱电位预先设定定时器20b和自刷新设定电路20c的工作参数，可以预定的周期生成自刷新要求信号φref，而且可发生具有一定的例如700ns的时间宽度的阵列激活信号RACT。由于该图30中示出的SR控制电路20在设定了自刷新模式时工作，在正常工作模式时不工作，故不会对正常工作模式时的访问工作产生任何影响。

图31是概略地示出图27中示出的行相关电路21的结构的图。在图31中，行相关电路21包含：行译码器激活电路21a，在自刷新模式时响应于来自图30中示出的自刷新设定电路20c的阵列激活信号RACT的激活，发生行译码器激活信号RDE；字线驱动激活电路21b，响应于来自行译码器激活电路21a的行译码器激活信号RDE的激活，在经过预定期间后发生字线驱动信号MRX；读出放大器激活电路21c，响应于来自字线驱动激活电路21b的字线驱动信号MRX的激活，在经过预定期间后激活读出放大器激活信号MSAE；可变延迟电路21e，由自刷新模式指示信号SR3变更其延迟时间，把来自字线驱动激活电路21b的字线驱动信号MPX延迟已设定了的时间，生成字线驱动信号RX；可变延迟电路21f，由自刷新模式指示信号SR3调整其延迟时间，按照来自读出放大器激活电路21c的读出放大器激活信号MSAE，生成读出放大器激活信号SAE；以及位线预充电/均衡化激活电路21d，响应于来自可变延迟电路21f的读出放大器激活信号SAE的非激活，激活位线预充电/均衡化指示信号BPE。

这些字线驱动激活电路21b、读出放大器激活电路21c和位线预充电/均衡化激活电路21d响应于阵列激活信号RACT的非激活，分别以预定的时序使对应的信号MRX、MSAE和BPE非激活。

可变延迟电路21e和21f在自刷新模式时、在自刷新模式指示信号SR3处于激活状态下，延长其延迟时间，在正常工作模式时，缩短其延迟时间。

行相关电路21还包含：行译码器21g，响应于来自行译码器激活电路21a的行译码器激活信号RDE的激活而被激活，对来自图30中示出的地址计数器20d的刷新地址RFAD进行译码；字线驱动器21h，按照来自行译码器21g的译码信号和来自可变延迟电路21e的字线驱动信号RX，将与由地址指定了的行对应的字线WL驱动为选择状态；位线预充电/均衡化电路21j，分别对应于DRAM单元阵列13的各列(位线对)BLP而被设置，按照位线预充电/均衡化指示信号BPE将位线对BLP的电位进行预充电并均衡化到预定的电压电平；以及读出放大器电路21i，在读出放大器激活信号SAE的激活时被激活，对朝向DRAM单元阵列13的位线对BLP的电位进行差分放大。

对于该DRAM单元阵列13而被设置的读出放大器电路21i将图27中示出的外部电源电压EV3作为工作电源电压来消耗，位线预充电/均衡化电路21j对位线对BLP进行预充电并均衡化到由供给该DRAM单元阵列13的外部电源电压EV3生成的中间电压电平。该图31中示出的其余的行相关电路要素将图27中示出的外部电源电EV4作为工作电源电压来接受并工作。

其次，参照图32中示出的信号波形图，说明该图30和图31中示出的刷新相关电路14a的工作。

在自刷新模式时，自刷新模式指示信号SR3为高电平的激活状态。该自刷新模式指示信号SR3由图30中示出的自刷新模式检测电路20a来生成。外部访问禁止电路20e，在该自刷新模式指示信号SR3激活时，禁止外部访问(接受来自外部的访问指令)。

在该自刷新模式时，如果经过预定的时间，则定时器20b以预定的周期发生刷新要求信号φref。如果发生(激活)刷新要求信号φref，则自刷新设定电路20c将具有预定的时间宽度的单拍的脉冲信号作为阵列激活信号RACT来输出。

按照该阵列激活信号RACT的激活，图31中示出的行译码器激活电路21a激活行译码器激活信号RDE。通过未图示的多路器将来自图30中的地址计数器20d的刷新地址RFAD供给行译码器21g，行译码器21g对该刷新地址RFAD进行译码。与该译码工作并行，预充电/均衡化激活电路21d使位线预充电/均衡化指示信号BPE成为非激活状态的低电平，图31中示出的位线预充电/均衡化电路21j停止位线对的预充电/均衡化工作。如果行译码器激活信号RDE被激活，则经过预定时间后，将来自字线驱动器激活电路21b的字线驱动信号MRX朝向激活状态驱动，可变延迟电路21e在自刷新模式时，延长其延迟时间，将来自字线驱动器激活电路21b的字线驱动信号MRX延迟预定时间，将字线驱动信号RX朝向激活状态驱动。因而，由于行译码器21g的MOS晶体管的阈值电压的绝对值变大，故即使在其译码时间变长的情况下，也能可靠地对字线驱动器21h供给字线驱动信号RX，在来自行译码器21g的译码信号为确定状态后，可进行字线的激活。

如果选择字线WL的电压电平按照字线驱动信号RX的激活而上升，则在位线对BLP上读出存储单元MC的数据。在图32中，示出在位线对BLP上读出高电平数据时的位线对BLP的信号波形。在自刷新模式时，存储单元的衬底区域的偏置也变深，存储单元晶体管的阈值电压变大。因而，在自刷新模式时，在位线对BLP上呈现的电位变化与正常工作模式时相比变得平缓。但是，即使读出放大器激活电路21c使读出放大器激活信号MSAE激活，可变延迟电路21f也使读出放大器激活信号FAE的激活时序延迟(在图32中用箭头示出)。因而，在充分地扩大了位线对BLP的电位之后，读出放大器电路21i被激活，进行读出工作。由此，可靠地进行存储单元数据的刷新。

如果经过预定时间，则将来自图30中示出的自刷新设定电路20c的阵列激活信号RACT朝向非激活状态驱动。地址计数器20d响应于该阵列激活信号RACT的非激活，将该刷新地址RFAD的地址值加1。响应于该非激活，将行译码器激活电路21a的行译码器激活信号RDE朝向非激活状态驱动，行译码器21g成为非激活状态，结束译码工作。即使在该译码工作结束时，可考虑行译码器21g的内部节点的预充电时间也被延迟(自刷新模式时)。但是，即使在该情况下，来自可变延迟电路21e的字线驱动信号RX的非激活被延迟，可按照行译码器21g的非激活，将选择字线个别地朝向非选择状态驱动。

此外，读出放大器激活信号SAE也由于该可变延迟电路21f的缘故，在字线WL(字线驱动信号RX)成为非激活状态之后被非激活，结束读出工作。在该读出工作结束后，响应于读出放大器激活信号SAE的非激活，图31中示出的预充电/均衡化激活电路21d将位线预充电/均衡化指示信号BPE朝向激活状态驱动。因而，在该状态下，即使在读出放大器电路的工作延迟的情况下，也能可靠地在读出放大器电路的读出工作结束后进行位线对BLP的预充电/均衡化工作。

再有，在图32中，在信号波形内用向右的箭头示出的是表示信号由于可变延迟电路21e和21f的缘故其变化时序被延迟的情况。

图33是示出图31中示出的可变延迟电路21e和21f的结构的一例的图。可变延迟电路21e和21f具有相同的结构，只是其延迟时间不同，在图33中，示出对于读出放大器激活信号SAE设置的可变延迟电路21f。在图33中，可变延迟电路21f包含：延迟电路61a，将来自读出放大器激活电路21c的读出放大器激活信号MSAE延迟预定时间；CMOS传输门61b，在自刷新模式指示信号SR3的激活时导通，使延迟电路61a的输出信号通过；以及CMOS传输门61c，在自刷新模式指示信号SR3的非激活时导通，使来自读出放大器激活电路21c的读出放大器激活信号MSAE通过。

从这些CMOS传输门61b和61c输出供给读出放大器电路的放大器激活信号SAE。延迟电路61a例如由偶数级的倒相器来构成，可预先确定其延迟时间。

图31中示出的可变延迟电路21e具有与该图33中示出的可变延迟电路21f相同的结构(实际的延迟时间不同)。因而，在自刷新模式时，在提高了阱电位的绝对值、提高了MOS晶体管的阈值电压的绝对值的情况下，即使在刷新相关电路的工作速度下降的情况下，通过使进行刷新用的时序信号的激活时序延迟，也可抑制该电路工作速度的下降，可准确地进行刷新。

在正常工作模式时，按照来自读出放大器激活电路21c的读出放大器激活信号MSAE生成读出放大器激活信号SAE。此时，由于不存在延迟，故在阱电位的绝对值减小了的情况下，可以高速进行工作，在正常工作模式时，不会产生不利影响。在该正常模式时，按照外部信号生成阵列激活信号(ACT)并将其供给行译码器激活电路21a，以代替阵列激活信号RACT。

如上所述，按照本发明的实施例4，在自刷新模式时，由于只对与刷新有关的部分供给电源电压，对其它电路，使电源处于关断状态，而且增大与刷新工作有关的电路部分的阱电位的绝对值，故可更加减少在备用状态时的消耗电流。

[实施例5]

图34是概略地示出按照本发明的实施例5的半导体装置的结构的图。在图34′中，示出在DRAM宏观体11中包含的SR控制电路20和列相关/外围控制电路14b的部分的结构。

在图34中，SR控制电路20包含：自刷新模式检测电路20a，按照工作模式指示信号(指令)CMD，检测指定了自刷新模式的情况；定时器20b，按照来自该自刷新模式检测电路20a的自刷新模式指示信号SR，进行计时工作，每隔预定期间，输出刷新要求信号φref；以及带有保存电容器的地址计数器20da，在未图示的自刷新设定电路(参照图30)的控制下，使计数值递增或递减，输出刷新地址RFAD。

自刷新模式检测电路20a包含在自刷新模式时其存储内容被保存到电容器中的带有保存电容器的触发器62。带有保存电容器的地址计数器20da在自刷新模式时其计数值被保存到电容器中。

列相关/外围控制电路14b包含带有存储按照模式指示信号MD指定各种工作模式的工作参数的保存电容器的模式寄存器63。该模式寄存器63存储并输出：设定透明输出模式、寄存器输出模式和锁存输出模式的某一模式作为数据输出模式的输出模式指示信号OMD；表示在供给读/写指示信号之后到输出有效数据为止所需要的时钟周期期间的列等待时间CL；以及表示利用1个列访问指令连续地输出的数据的数的字符串长数据BTL(关于DRAM宏观体，设想为时钟同步型DRAM)。

即使在自刷新模式时，也必须可靠地保持触发器62、地址计数器20da和模式寄存器63的存储数据/信号。在通常的锁存电路和触发器电路中，按照保持数据的“0”和“1”的逻辑电平，对于每一位存在2种存储节点的状态。因而，不能应用现有的分层电源结构(关断漏泄电流减少电路)。这是因为，由于在保持数据的某一方的一侧必定存在关断漏泄电流流过的路径，故不能减少备用电流。

通过利用在该图34中示出的带有保存电容器的触发器62、带有保存电容器的地址计数器20da和带有保存电容器的模式寄存器63，切断对于这些电路的电源电压EV的供给，在电源切断状态时，使存储信息保存到电容器中。在进行刷新工作时，即使对于保存到保存电容器中的信息，也进行刷新工作。由此，减少在自刷新模式时的关断漏泄电流。

定时器20b在自刷新模式时必须进行计时工作，在该自刷新模式期间内，始终供给工作电源电压。

图35是示出在图34中输出的带有保存电容器的触发器62、带有保存电容器的地址计数器20da和带有保存电容器的模式寄存器63的结构的一例的图。在图35中，代表性地示出存储1位的数据的寄存器电路的部分。

在图35中，带有保存电容器的的寄存器电路包含：P沟道MOS晶体管PT5，在阵列激活指示信号RACT的倒相信号/RACT为低电平时导通；P沟道MOS晶体管PT6，连接在MOS晶体管PT5与存储节点SND1之间，而且其栅与存储节点SND2连接；N沟道MOS晶体管NT5，连接在存储节点SND1与接地节点之间，而且其栅与存储节点SND2连接；P沟道MOS晶体管PT7，连接在MOS晶体管PT5与存储节点SND2之间，而且其栅与存储节点SND1连接；以及N沟道MOS晶体管NT6，连接在存储节点SND2与接地节点之间，而且其栅与存储节点SND1连接。这些MOS晶体管PT6、PT7和NT5、NT6在工作时构成倒相器锁存电路。

带有保存电容器的的寄存器电路还包含：电容器C1和C2；以及N沟道MOS晶体管NT7和NT8，在传送控制信号ZRACT为高电平时导通，分别将电容器C1和C2连接到存储节点SND1和SND2上。电容器C1和C2由利用MOS晶体管的栅电容的MOS电容器构成。其次，参照图36中示出的信号波形图，说明该图35中示出的带有保存电容器的寄存器电路的工作。

在正常工作模式时，自刷新模式指示信号SR为低电平，图34中示出的定时器20b不启动。在该状态下，按照从外部供给的行访问指示信号，列相关/外围控制电路生成阵列激活信号ACT，供给行相关电路，进行行选择工作。在该阵列激活信号ACT为激活状态的期间内，DRAM单元阵列处于激活状态(选择字线被维持于选择状态)。在该正常模式时，信号/RACT由于低电平的自刷新模式指示信号SR的缘故，为低电平，MOS晶体管PT5为导通状态，该带有保存电容器的寄存器电路进行工作，将从未图示的电路写入的数据存储并保持于存储节点SND1和SND2中。

如果存储节点SND1和SND2的电压电平根据存储信息而被稳定，则MOS晶体管PT6、PT7、NT5和NT6构成了倒相器锁存电路，只流过关断漏泄电流Ioff。传送控制信号ZRACT为低电平，MOS晶体管NT7和NT8维持关断状态。因而，在正常模式时，在该带有保存电容器的寄存器电路中，由MOS晶体管PT6、PT7、NT5和NT6来保持存储节点SND1和SND2的保持数据。

在自刷新模式时，自刷新模式指示信号SR为高电平，信号/RACT成为来自图34中示出的自刷新设定电路20c的阵列激活信号RACT的倒相信号。在自刷新模式时的阵列备用周期时，信号/RACT成为高电平，MOS晶体管PT5成为关断状态。因而，在该状态下，不产生关断漏泄电流或关断漏泄电流极小。再有，在进入了自刷新模式时，传送控制信号ZRACT在预定期间内(刷新周期期间)被激活，将存储节点SND1和SND2的存储数据传送到电容器C1和C2，将寄存器电路的数据保存在电容器C1、C2中。因而，MOS晶体管PT5成为关断状态，即使将存储节点SND1和SND2的电压电平放电到接地电压电平，信息也被存储在电容器C1和C2中。

以预定周期进行刷新。在该刷新工作时，首先，传送控制信号ZRACT上升到高电平，MOS晶体管NT7和NT8成为导通状态，分别将电容器C1和C2的存储信息传递到存储节点SND1和SND2。其次，按照阵列激活信号RACT将控制信号/RACT驱动为低电平，P沟道MOS晶体管PT5成为导通状态，MOS晶体管PT6、PT7、NT5和NT6工作，锁存传送到存储节点SND1和SND2的信息。由此，刷新电容器C1和C2的存储信息，此外，再次写入到电容器C1和C2中。如果结束刷新工作，则阵列激活信号RACT下降到低电平，相应地，控制信号/RACT为高电平，切断寄存器电路的电流路径，此外，传送用的MOS晶体管NT7和NT8成为关断状态，将电容器C1和C2与存储节点SND1和SND2分离开来。

因而，通过利用该图35中示出的结构，在自刷新模式时，能可靠地以存储单元数据的刷新周期刷新并保持应保持的信息，此外，在自刷新模式时的备用周期时，电流源的MOS晶体管PT5成为关断状态，可减少漏泄电流，相应地可减少消耗电流。

再有，在图36中示出的信号波形图中，在正常模式时，MOS晶体管PT5维持导通状态。但是，即使在该正常模式时，也只在阵列激活周期中使控制信号/RACT为低电平，在备用周期时，使控制信号/RACT为高电平，此外，此时可利用将传送控制信号ZRACT定为高电平的结构。可减少在正常模式时的关断漏泄电流Ioff的平均值(由于关断漏泄电流Ioff只在阵列激活状态下产生)。

此外，可用来自自刷新设定电路20c的阵列激活指示信号RACT来替换传送控制信号ZRACT。如果利用图35中示出的门电路，阵列激活信号RACT为高电平，MOS晶体管NT7和NT8为导通状态，则利用该门电路的延迟，控制信号/RACT为低电平，在将电容器C1和C2的存储信息可靠地传送到存储节点SND1和SND2后，可使寄存器电路工作，可准确地进行存储数据的刷新。

再有，即使对于自刷新设定电路20c，也可构成为在自刷新模式指示信号SR为低电平时停止电源电压的供给。

[变更例]

图37是示出本发明的实施例5的变更例的结构的图。在DRAM单元阵列13中，将存储单元MC配置成行列状。该存储单元MC包含：存储单元电容器Cs，用于存储信息；以及存取晶体管MT，由响应于字线WL上的信号电位而导通、将存储单元电容器Cs连接到位线BL(或未图示的位线/BL)上的N沟道MOS晶体管构成。

带有保存电容器的的寄存器电路中，存储节点SND1和SND2的存储信息的Ca和Cb具有与存储单元电容器Cs相同的结构。存储单元电容器Cs是其电容器绝缘膜极薄、面积利用效率良好的电容器。通过将与该存储单元电容器Cs的结构相同的电容器Ca和Cb作为数据保存用电容器来利用，可减少寄存器电路的占有面积。

再有，在存储单元电容器Cs中，通常在其单元板电极CP上施加工作电源电压的1/2的电压。因而，在对存储节点SND1和SND2施加外部电源电压EV的电压电平的情况下，为了保证电容器Ca和Cb的耐压，可串联连接与存储单元电容器Cs的结构相同的电容器，来实现电容器Ca和Cb。

图38是概略地示出存储单元电容器Cs、保存用电容器Ca和Cb的剖面结构的图。在图38中，存储单元电容器Cs包含：存储节点72，在半导体衬底表面上形成的剖面形状例如为T字形；存储单元电容器绝缘膜71，在该存储节点72的表面上形成；以及单元板电极层70，对于多个存储单元电容器Cs共同地被配置，通过电容器绝缘膜71与存储节点72相对。存储节点72的上部平坦部和单元板电极层70的相对区域构成存储单元电容器。

保存用电容器Ca和Cb也具有与该存储单元电容器Cs相同的结构，由下述部分形成：第1电极层75a和75b，在与在半导体衬底上形成存储节点层的同一个工序中被形成；电容器绝缘膜74a和74b，在与存储单元电容器绝缘膜的同一个制造工序中在这些电极层75a和75b上被形成；以及第2电极层73a和73b，在与单元板电极层70同一个工序中在这些电容器绝缘膜74a和74b上被形成。第2电极层73a和73b分别与存储节点SND1和SND2导电性地连接。第1电极层75a和75b接受接地电压。

如该图38中所示，在同一个制造工序中形成单元板电极层70和第2电极层73a和73b，膜厚和材料是相同的。此外，绝缘膜71、74a和74b也在同一个制造工序中被形成，其膜厚和材料是相同的。同样，存储节点电极层72、第1电极层75a和75b也在同一个制造工序中被形成，其膜厚和材料是相同的。

因而，通过在与存储单元电容器相同的制造工序中形成该保存用电容器Ca和Cb，可实现面积利用效率良好的电容器而不使制造工序有任何增加。

再有，由于以与存储单元MC相同的周期刷新该电容器Ca和Cb，可具有与存储单元电容器Cs相同程度的电荷保持特性。由于存储节点SND1和SND2的寄生电容比位线BL的寄生电容小，故即使这些电容器Ca和Cb的电容值较小，也能在存储节点SND1和SND2上生成MOS晶体管PT6、PT7、NT5和NT6能充分地锁存的电位差(寄存器电路的倒相锁存器与DRAM单元阵列的读出放大器的结构相同)。

再有，在以上的说明中，构成地址计数器、自刷新模式检测电路和模式寄存器的存储数据，以便在自刷新模式时进行刷新。但是，在自刷新模式时，如果是必须保持其存储数据的寄存器电路等，则可应用实施例5。此外，不仅可以是DRAM宏观体内的寄存器电路，而且也可以是逻辑电路内的寄存器。

此外，本实施例5可应用于具有自刷新模式的DRAM中，而与分层电源结构无关。

如上所述，按照本发明的实施例5，在自刷新模式时，由于构成为将保持数据保存于电容器中，以预定周期来刷新电容器的保持数据，故可更加减少自刷新模式时的消耗电流(由于切断寄存器电路的电源)。

[实施例6]

图39是概略地示出按照本发明的实施例6的DRAM单元阵列13的结构的图。在图39中，该DRAM单元阵列13包含X地址X＝1～X＝8K的范围。在该DRAM单元阵列13的区域中，只对于X地址X＝2K+1至X＝4K的区域RFRG，在休止模式时(自刷新模式时)进行数据保持(进行刷新工作)。该刷新区域RFRG是在休止模式时必须进行数据保持的区域，在其余的区域中，特别是，即使数据消失，也没有问题。例如，该刷新区域RFRG可作为逻辑电路的操作区被使用，对应于必须保持该操作区数据的情况等。

在该图39中示出的DRAM单元阵列13的结构中，例如如图40中所示，在X地址X＝1～X＝8K的整个范围中进行刷新时，通过使阵列激活信号RACT发生8K次，而且使X地址从1到8K变化，来刷新该DRAM单元阵列13的存储单元的数据。此时，刷新间隔时间(进行刷新的期间内的时间)为15.6μs，作为整体，需要128ms(1K＝1024)的期间。重复地进行该周期(8K刷新)。每隔128ms分别刷新X地址。

另一方面，在只刷新刷新区域RFRG的情况下，X地址从2K+1至X＝4K变化。将进行对该范围内的各X地址全部进行刷新所需要的时间设定为128ms。因而，刷新间隔时间为5倍，即62.4μs。此时，在刷新区域RFRG中，X地址的字线的存储单元被刷新的间隔为与进行整个区域的刷新的情况相同的时间，可充分地进行数据保持。此时，由于刷新间隔时间延长，故可减少自刷新模式时的消耗电流。例如，如果刷新区域RFRG的X地址方向的大小为1/n，则刷新间隔时间基本上延长n倍，循环地进行各字线的刷新工作。这样来进行控制：使得对字线进行一周的刷新工作所需要的时间在刷新区域RFRG中和在整个DRAM单元阵列13中是相同的。由此，对于每一条字线，进行刷新工作的时间间隔是不变的，保证一定的数据保持时间。由于进行刷新的次数为1/n，故消耗电流减少为1/n。例如，在该图39中示出的结构的情况下，刷新区域RFRG的X地址方向的大小是DRAM单元阵列13的X地址方向的大小的1/4，因而，在自刷新模式时的平均电流减少为1/4。

图41是概略地示出本发明的实施例6的自刷新控制电路20的结构的图。在图41中，自刷新(SR)控制电路20包含：下限地址寄存器80，存储刷新区域的下限X地址；上限地址寄存器81，存储刷新区域的上限X地址；刷新地址计数器82，将初始值设定为在下限地址寄存器80中被存储的下限X地址XL，进行计数工作，生成刷新地址RFAD；以及一致检测电路83，判定来自刷新地址计数器82的刷新地址RFAD与在上限地址寄存器81中被存储的上限X地址XU是否一致了。在该一致检测电路83检测出为一致时，响应于一致检测信号φMTH，将刷新地址计数器82复位到初始值。

SR控制电路20还包含：块尺寸设定电路84，存储表示该刷新区域的尺寸的信息；以及定时器85，按照块尺寸设定电路84中存储的块尺寸指示信息，设定该计数总计(count up)周期，进行计数工作。

块尺寸设定电路84存储表示刷新区域的X地址对于DRAM单元阵列13的整体X地址的区域的比例的信息。在定时器85例如利用电容器的充放电对时间间隔进行计时时，并列地设置多个电容器，按照来自块尺寸设定电路84的块尺寸指示信息设定该并列连接的电容器的数目。由此，可调整计测刷新间隔时的充放电时间。例如，在刷新区域为整个DRAM单元阵列的整个X地址方向的存储区的1/2的情况下，再连接1个具有与对整个DRAM单元阵列进行刷新的情况下使用的电容器相同的电容值的电容器。由此，充放电用的电容器的电容值为2倍，可将发生刷新要求信号φref的间隔设定为2倍。也可构成为设置多个计时期间不同的定时器电路，按照来自块尺寸设定电路84的块尺寸指示信息选择1个定时器，来代替上述方法。

对于这些下限地址寄存器80、上限地址寄存器81和块尺寸设定电路84的数据的设定，可构成为使用特定的指令来设定成寄存器输入模式，使用来自特定的地址信号输入节点和数据输入输出节点的信号来设定这些必要的信息。

[刷新地址发生部的结构2]

图42是概略地示出本发明的实施例6的SR控制电路20的刷新地址发生部的另一结构的图。在图42中，SR控制电路20包含：保持块尺寸设定电路86，存储表示在自刷新模式时保持数据的刷新区域的块尺寸的信息；保持块地址寄存器87，存储以块单位确定刷新区域的保持块地址；地址变换电路88，按照来自保持块尺寸设定电路86的块尺寸确定信号BZ，合成来自刷新地址计数器20b的计数地址CNAD与来自保持块地址寄存器87的保持块地址BAAD，生成刷新行地址RFAD；以及译码器电路89，对来自保持块尺寸设定电路86的保持块尺寸确定信号BZ进行译码，生成确定刷新间隔期间的信号φF，供给定时器85。

由来自保持块地址寄存器87的保持块地址BAAD来固定与保持块尺寸设定电路86的设定的块尺寸相当的地址信号位。用来自刷新地址计数器20b的计数地址CNAD来替换在该保持块内的行指定的X地址位。因而，来自地址变换电路88的刷新地址RFAD只在保持块地址寄存器87中存储的保持块地址BAAD表示的区域内变化。

例如，如图43中所示，考虑将DRAM单元阵列分割为8个行块R#0-R#7的情况。1个行块R#(R#0-R#7)由3位的高位行地址RA13-RA11来确定。例如，行块R#0在地址位RA13-RA11全部为0时被指定。保持块尺寸设定电路86指定高位地址位中应固定的地址位。例如，在固定了最高有效地址位RA13的情况下，确定行块R#0-R#3或行块R#4-R#7。将这4个行块作为刷新区域，进行自刷新。选择哪一个行块，由保持块地址寄存器87中存储的保持块地址来决定。因而，在该图43中示出的结构的情况下，可以行块单位来设定刷新区域。如果进一步增加固定地址位的数目，则可以行块内的字线组为单位来决定刷新区域。

如图44中所示，地址变换电路88按照来自保持块尺寸设定电路86的块尺寸确定信息BZ，用来自保持块地址寄存器87的保持块地址BAAD来固定被指定的范围内的地址位。按照来自刷新地址计数器20b的计数地址CNAD设定其余的低位地址位。因而，在由保持块地址BAAD确定的区域内，X地址按照来自刷新地址计数器20b的计数地址CNAD变化，只在刷新区域内进行刷新。其次，说明具体的结构。

现在，在13位的X地址XA<13:1>中，考虑固定高位2比特的X地址XA13和XA12的情况。具体地说，将(XA13，XA12)＝(0，1)的地址空间作为刷新区域来设定。

首先，如图45中所示，按照时钟信号CLK，供给指定刷新区域设定模式的指令。如果施加该指令，进入刷新区域设定模式，则其次为了对外部地址位XA<13:1>设定该保持块尺寸，将高位2比特XA13和XA12设定为“1”，将剩下的低位地址位XA11-XA1全部设定为“0”。由此，确定保持块尺寸BZ。即，确定最高位2比特的地址在自刷新模式时被固定。

在下一个时钟周期中，为了确定固定地址，将高位2比特的地址XA13和XA12分别设定为“0”和“1”，将剩下的低位地址位XA11-XA1全部设定为“0”。由此，设定(XA13，XA12)＝(0，1)的地址空间为刷新区域。因而，在该状态下，如图46中所示，将刷新地址RFAD的高位2比特固定于(0，1)，剩下的11比特的低位地址位按照刷新地址计数器的计数值变化。

在设定了刷新区域设定模式时，将保持块尺寸设定电路86连接成接受外部地址信号位，而且，在下一个周期中，将保持块地址寄存器87连接成接受外部地址信号位，由此来实现对于该保持块尺寸设定电路86和保持块地址寄存器87的数据的设定。

图47是示出图42中示出的地址变换电路88的结构的一例的图。地址变换电路88包含分别与地址位对应地设置的选择电路。在图47中，代表性地示出对于1位的刷新行地址RFAD<j>设置的选择电路88a的结构。即，在该图47中示出的选择电路88a分别与刷新地址信号位对应地被设置。

在图47中，选择电路88a包含：倒相器90，使来自保持块尺寸设定电路86的保持块确定位BZ<j>反转；CMOS传输门91，按照保持块确定位BZ<j>和倒相器90的输出信号，使来自刷新地址计数器的计数地址位CNAD<j>通过；以及CMOS传输门92，按照保持块尺寸确定位BZ<j>和倒相器90的输出信号，使来自保持块地址寄存器87的保持块特定地址位BAAD<j>通过。CMOS传输门91和92互补地导通，从导通状态的CMOS传输门输出刷新地址位RFAD<j>。

在将保持块确定位BZ<j>设定为“1”(高电平)的情况下，用自刷新模式时保持块地址位来固定对应的刷新地址位RFAD<j>。在该状态下，CMOS传输门92为导通状态，将来自保持块地址寄存器的保持块地址位BAAD<j>作为刷新地址位RFAD<j>输出。

另一方面，在块尺寸确定位BZ<j>为“0”时，显示出对应的刷新地址位RFAD<j>按照来自刷新地址计数器的刷新计数地址位CNAD<j>变化的情况。因而，在该状态下，CMOS传输门91为导通状态，将来自刷新地址计数器的计数地址位CNAD<j>作为刷新地址位RFAD<j>输出。由此，可设定刷新区域。

再有，在设定了块尺寸的情况下，通过用译码器电路89(参照图42)对该保持块尺寸确定信号BZ进行译码，可识别刷新区域的尺寸，根据该刷新区域的尺寸来设定图42中示出的定时器85的刷新间隔期间。

再有，在该实施例6中，各寄存器电路必须在自刷新模式时保持数据，与前面的实施例5相同，可使用在电容器中保持存储数据、以预定间隔进行刷新的结构。

此外，可利用设定该刷新区域的结构，而与分层电源结构或电源控制无关。

如上所述，按照本发明的实施例6，在自刷新模式时，由于构成为设定刷新区域并只对该刷新区域进行刷新，故可延长刷新间隔，可减少自刷新模式时的平均消耗电流。

[实施例7]

图48是概略地示出本发明的实施例7的DRAM单元阵列13的结构的图。在图48中，DRAM单元阵列13具有X地址1-8K。在该DRAM单元阵列13的X地址Xb中，存在刷新缺陷字线DRWL。与该刷新缺陷字线DRWL的连接的存储单元的数据保持特性比连接到其它字线上的存储单元的数据保持特性差。但是，如果用例如与其它正常的字线的刷新周期相比例如为1/2的短的期间(例如，64ms)来刷新该刷新缺陷字线DRWL，则可保持存储数据。因此，关于该刷新缺陷字线DRWL，使其刷新间隔比其它正常的字线的刷新间隔短。

即，如图49中所示，在刷新工作时，在刷新地址指定了Xb+4K时，同时也刷新该地址Xb的行。由此，在8K刷新周期中，地址Xb被刷新2次，能可靠地保持存储单元数据。再有，利用在晶片工序的最终的测试中的扰动测试等的电荷保持特性测试来检测刷新缺陷字线。

图50是概略地示出本发明的实施例7的SR控制电路20的地址发生部的结构的图。在图50中，SR控制电路20包含：刷新地址计数器20b，发生计数地址CNAD；刷新不良地址编程电路95，存储将4K加到刷新缺陷字线上的地址；一致检测电路96，检测来自刷新地址计数器20b的计数地址CNAD与刷新不良地址编程电路95的编程地址的一致；以及地址变换电路97，按照来自一致检测电路96的一致检测信号φCI，使来自刷新地址计数器20b的计数地址CNAD的最高有效位成为两选择状态(简并状态)并输出刷新行地址RFAD。

刷新不良地址编程电路95例如包含熔断元件，利用熔断程序来存储将4K加到表示刷新缺陷字线的地址Xb上的地址。如图48中所示，DRAM单元阵列的X地址为1-8K，将刷新区域整体的X地址的范围的1/2的值加到刷新缺陷字线的地址上。

图51是概略地示出图50中示出的地址变换电路97的结构的图。在图51中，地址变换电路97包含：倒相器97a，使计数地址CNAD的最高位比特CNAD<13>反转；或电路97b，接受来自一致检测电路96的一致检测信号φCI和倒相器97a的输出信号，生成刷新行地址位XA13；或电路97c，接受一致检测信号φCI和最高有效计数地址位CNAD<13>，生成刷新行地址位/XA13；以及倒相器97d，使低位的计数地址位CNAD<j>反转。

将互补地址信号位供给被设置在DRAM单元阵列中的行译码器。在一致检测信号φCI是表示一致的高电平时，互补地址信号位XA13和/XA13都成为“1”的两选择状态(简并状态)。其余的低位地址位XAj、/XAj(j＝12-1)是计数地址CNAD<j>及其反转信号。因而，如图52中所示，在利用最高有效位XA<13>将DRAM单元阵列13分割为2个大块的情况下，如果图51中示出的地址位XA13和/XA13都为“1”，则同时选择这2个大块，同时选择地址Xb和Xb+4K的字线(参照图43)。

在将DRAM单元阵列13分割为多个行块、在每一个行块中设置了读出放大器电路的情况下，即使同时选择多条字线，也能可靠地进行存储单元数据的刷新。

再有，在上述的结构中，假定X地址的最大值是8K。但是，在该DRAM单元阵列13的X地址的最大值为M·K的情况下，在图50中示出的刷新不良地址编程电路95中，对地址Xb+M·K/2进行编程。

此外，在存在多条刷新缺陷字线的情况下，通过设置多个刷新不良地址编程电路95，可补救各刷新缺陷字线。

在刷新不良地址编程电路95中，对刷新不良地址(刷新缺陷字线地址)的第2高位比特Xb<12>的反转值进行编程，在一致检测电路96中，在检测出低位12比特的地址的一致的情况下，在选择了地址Xb+2K、Xb+4K、Xb+6K时，此外，还选择刷新不良地址Xb。即，在用于地址编程的地址的加法运算时，进行模数8K的加法运算。例如，在Xb+6K＞8K时，指定地址Xb-2K。因而，此时，可进一步缩短刷新缺陷字线的刷新间隔。

如上所述，按照本发明的实施例7，由于使刷新缺陷字线的刷新间隔缩短，故可补救刷新缺陷字线，改善成品率。此外，没有必要与刷新缺陷字线相一致地决定刷新间隔，可与正常字线相一致地来设定刷新间隔。可尽可能地减少每单位时间的刷新工作次数，可减少消耗电流。

[实施例8]

图53A是概略地示出本发明的实施例8的DRAM单元阵列13的结构的图。在图53中，DRAM单元阵列13具有：在自刷新模式时进行刷新的刷新区域RFRG；以及包含在该刷新区域RFRG中的刷新缺陷字线DRWL。DRAM单元阵列13的X地址是从1至8K。刷新区域RFRG的X地址是从2K+1至4K，刷新缺陷字线DRWL具有X地址Xb。

在该图53中示出的结构的情况下，如图53B中所示，在自刷新模式时，X地址从2K+1至4K变化。在刷新地址指定Xb+1K时，此时，同时还指定X地址Xb，将刷新缺陷字线朝向选择状态驱动。

在该图53B中，根据刷新区域RFRG的存储容量，将刷新间隔延长到62μs。刷新周期是128ms，在自刷新模式时，延长刷新间隔，可减少平均消耗电流。此外，刷新不良地址Xb在2K刷新周期中被选择2次，可靠地保持与刷新缺陷字线连接的存储单元的数据。即，即使根据刷新区域RFRG的存储容量延长刷新间隔，也能可靠地刷新数据保持特性差的存储单元的存储数据，可进行保持。

图54A是示出DRAM单元阵列13的结构的图。该DRAM单元阵列13的X地址数被分割为2K个行块。可由2位的高位地址XA13和XA12来确定1个行块。低位地址位XA11-XA1按照来自刷新地址计数器的计数地址而变化。因而，可在由地址位XA13和XA12确定的1个行块内进行刷新。

图54B是示出将1个行块RB#分割为2个子行块RBU#和RBL#时的结构的图。这些子行块RBU#和RBL#分别存在1K个X地址。子行块RBU#和RBL#由X地址位XA11来确定。对于刷新缺陷字线DRWL，作为刷新不良补救地址，对于在子行块RBU#中包含的用虚线示出的字线DWL的地址进行编程。这些字线DRWL和DWL只是地址位XA11的值不同，剩下的低位地址位XA10-XA1按照来自刷新地址计数器的计数地址变化。

因而，在确定行块RB#的1个作为刷新区域RFRG时，以该行块的一半的存储容量的子行块为单位，进行地址的置换。即，在刷新区域RFRG的X地址的容量为M·K的情况下，不良地址Xb的补救地址(同时朝向选择状态被驱动时的地址)被设定为地址Xb+M·K/2。由于在1个子行块RBU#和RBL#中同时选择字线，故在这些子行块RBU#和RBL#中，必须分别互相独立地驱动读出放大器电路。因而，刷新区域RFRG的最小单位为不共有读出放大器电路的2个读出放大器块(由读出放大器电路和存储单元行构成的块)。

从图54A和B可明白，在确定刷新区域RFRG而且在该刷新区域RFRG中包含刷新缺陷字线DRWL时，通过使按照刷新区域特定地址的下一个地址位、即刷新地址计数器的输出计数值变化的地址位中的最高有效地址位的值反转，可对刷新不良地址进行编程。

图55是概略地示出按照本发明的实施例8的半导体装置的SR控制电路20的刷新地址发生部的结构的图。在图55中，SR控制电路20包含：刷新地址计数器20b，输出计数地址CNAD；保持块尺寸设定电路86，设定刷新区域的尺寸；保持块地址寄存器87，存储确定刷新区域的信息；地址变换电路88，按照来自保持块尺寸设定电路86的保持块尺寸确定信号BZ，合成来自刷新地址计数器20b的计数地址CNAD和来自保持块地址寄存器87的保持块地址BAAD，生成合成地址信号RFADF；刷新不良地址编程电路100，存储确定刷新缺陷字线的X地址；地址移位电路101，按照来自保持块尺寸设定电路86的保持块尺寸确定信号BZ，对来自该刷新不良地址编程电路100的刷新不良地址进行移位；一致检测电路102，检测出来自地址变换电路88的地址信号RFADF与来自地址移位电路101移位刷新不良地址的一致；以及地址发生电路103，按照来自一致检测电路102的一致检测信号φCI，调整来自地址变换电路88的地址RFADF，产生刷新行地址RFAD，该刷新行地址RFAD将来自地址变换电路88的地址RFADF指定的X地址和刷新不良地址Xb都设定为选择状态。

虽然没有示出刷新定时器，但与图42中示出的结构相同，根据保持块尺寸来调整刷新间隔。

保持块尺寸设定电路86、保持块地址寄存器87和刷新地址计数器20b与图42中示出的结构相同，地址变换电路88具备与图47中示出的结构相同的结构。刷新区域由来自保持块地址寄存器87的地址BAAD来确定，该刷新区域内的X地址由来自刷新地址计数器20b的刷新计数地址CNAD来确定。刷新不良地址编程电路100例如利用熔断元件的编程来存储表示该刷新缺陷字线的刷新不良地址Xb。

地址移位电路101按照来自保持块尺寸设定电路86的保持块尺寸确定信号BZ，使在自刷新模式时变化的X地址位的最高有效位的比特值反转，实现刷新不良地址的移位。在该地址移位工作中，只对保持块尺寸的X地址的容量的1/2的X地址数进行移位。

图56是概略地示出图55中示出的地址移位电路101的结构的图。在图56中，地址移位电路101包含：变化点检测电路101a，检测出来自保持块尺寸设定电路86的保持块尺寸确定信号BZ的0/1变化点；以及地址变换电路101b，按照来自变化点检测电路101a的变化点检测信号PB，使刷新不良地址Xb的与该变化点对应的地址位的值反转，输出移位地址SFAD(＝Xb+M·K/2)。

在保持块尺寸确定信号BZ中，由块确定信号设定的区域的比特值为“1”，按照刷新地址计数器的输出计数地址CNAD变化的区域的比特值为“0”。通过检测出该0/1的变化点，可检测出在自刷新模式时变化的地址位的最高有效位。地址变换电路101b按照该变化点检测信号PB使刷新不良地址Xb的对应的位的比特值反转。利用比特值的反转，实现刷新区域(保持块)的X地址的尺寸的1/2的X地址的移位(参照图54A和54B)。

图57是示出图56中示出的变化点检测电路101a的结构的一例的图。在图57中，变化点检测电路101a包含对应于相邻的2的保持块尺寸确定信号BZ<k+1>和BZ<k>被设置、输出变化点检测位PB<k>的EXOR电路(不一致检测电路)101aa。在此，k＝12～1。将最高有效位的变化点检测信号PB<13>固定于“0”。

例如，在图57中示出的变化点检测电路101a的结构中，在位BZ<13>和BZ<12>都为“1”、剩下的位BZ<11:1>全部为“0”时，变化点检测位PB<11>为“1”，剩下的位全部为“0”。在X地址为13位地址的情况下，该高位2比特由来自保持块地址寄存器87的地址固定地设定。剩下的地址位按照刷新地址计数器的计数地址变化。因而，通过按照该变化点检测信号位PB<11>在地址变换电路101b中使对应的比特值反转，可实现地址移位。

图58是示出图56中示出的地址变换电路101b的结构的一例的图。该地址变换电路101b与各移位地址位相对应，具有相同结构的选择电路，在图58中，代表性地示出对于1位的移位地址SFAD<j>的选择电路的结构。

在图58中，在地址变换电路101b中包含的选择电路包含：倒相器101ba，使刷新不良地址位Xb<j>反转；倒相器101bb，使变化点检测位PB<j>反转；CMOS传输门101bc，按照变化点检测位PB<j>和倒相器101bb的输出信号，使倒相器101ba的输出信号通过；以及CMOS传输门101bd，按照变化点检测位PB<j>和倒相器101bb的输出信号，使刷新不良地址位Xb<j>通过。CMOS传输门101bc和101bd为互补的导通状态，生成移位刷新地址位SFAD<j>。

在变化点检测位PB<j>为“1”时，CMOS传输门101bc为导通状态，将刷新不良地址位Xb<j>的反转值作为移位刷新地址位SFAD<j>来输出。另一方面，在变化点检测位PB<j>为“0”时，CMOS传输门101bd为导通状态，将刷新不良地址位Xb<j>作为移位地址位SFAD<j>来输出。通过使该刷新不良地址位Xb<j>的比特值反转，可使刷新缺陷字线的地址Xb进行2j移位。

图59是概略地示出图55中示出的地址发生电路103的结构的图。由于该地址发生电路103与各刷新地址位相对应、包含相同结构的地址变换电路，故在图59中，代表性地示出对于1位的刷新地址RFAD<j>的结构。

在图59中，地址发生电路103包含：与(AND)电路103a，接受来自图55中示出的一致检测电路102的一致检测信号φCI和来自图56中示出的变化点检测电路101a的变化点检测位PB<j>；倒相器103b，使来自图55中示出的地址变换电路88的变换地址位RFADF<j>反转；或者电路103c，接受与电路103a的输出信号和倒相器103b的输出信号，输出互补的地址位/RFADj(/Xj)；以及或电路103d，接受与电路103a的输出信号和变换地址位RFADF<j>，输出刷新地址位RFADj(Xj)。将这些互补地址位RFADj和/RFADj供给DRAM单元阵列的行译码器。

在一致检测信号φCI为低电平时，与电路103a的输出信号为低电平，或电路103c和103d按照变换地址位RFADF<j>生成互补地址位/RFADj和RFADj。因而，在该状态下，按照来自图55中示出的地址变换电路88的变换刷新地址RFADF，指定X地址，进行刷新。

在一致检测信号φCI为高电平时，存在2种状态。在变化点检测位PB<j>为低电平时，与电路103a的输出信号为低电平，因而，按照变换地址位RFADF<j>生成互补地址位/RFADj和RFADj。另一方面，在变化点检测位PB<j>为高电平(“1”)时，来自或电路103c和103d的地址位/RFADj和RFADj都为高电平，将该地址位设定为所谓的「两选择状态」。因而，该地址位RFAD<j>为简并状态，将刷新不良地址和将该刷新不良地址移位了的刷新地址指定的字线朝向选择状态驱动。由此，在刷新区域内，在存在刷新缺陷字线的情况下，与其它正常字线相比，可缩短该刷新缺陷字线的刷新间隔，可与实施例7同样，稳定地保持存储单元的存储数据。

再有，在本实施例8的结构中，将寄存器电路构成为前面的实施例5中那样，也具备电容器，在自刷新模式时，进行电源的切断和电容器的存储数据的刷新。

按照本实施例8，可得到与实施例6和7同样的效果。

[其它的应用例]

在上述的说明中，在半导体装置中，在同一半导体芯片上集成了动态型半导体存储器和逻辑电路。但是，本实施例1至8的结构可单独地应用于动态型半导体存储器。

此外，本实施例6-8的结构不限定于在同一半导体芯片上形成逻辑电路和动态随机存取存储器的半导体装置，此外，可应用于具有自刷新模式的半导体存储器，而与电源电压的控制无关。

此外，在实施例6至8中，DRAM单元阵列的X地址数不限定于8K。

如上所述，按照本发明，可大幅度地减少自刷新模式(休止模式)时的消耗电流而不会对其正常模式时的访问工作带来不利影响。

Claims (10)

1.一种半导体装置，其特征在于，具备：

多个存储单元，在一定期间内对存储数据进行刷新；

刷新相关电路，用来在刷新模式时进行上述多个存储单元的存储数据的刷新工作；

外围电路，与上述刷新相关电路不同，用来至少进行与对上述多个存储单元的访问有关的工作；

第1电源电路，用来对上述刷新相关电路供给工作电源电压；

第2电源电路，与上述第1电源电路分开地设置，用来对上述外围电路供给工作电源电压；以及

电源控制电路，用来响应于工作模式指示信号，至少调整上述第2电源电路的电压供给，

上述电源控制电路包含下述装置，该装置在上述工作模式指示信号指定上述刷新模式时，将上述第1和第2电源电路设定为互不相同的电压供给状态，而且在上述工作模式指示信号指定与上述刷新模式不同的正常模式时，将上述第1和第2电源电路设定为相同的电压供给状态。

2.如权利要求1中所述的半导体装置，其特征在于：

上述第2电源电路具备被设置在第2电源供给节点与第2电源供给线之间的绝缘栅型场效应晶体管，

上述电源控制电路包含在上述工作模式指示信号指定上述刷新模式时将上述绝缘栅型场效应晶体管设定为关断状态的装置。

3.如权利要求1中所述的半导体装置，其特征在于：

上述第2电源电路具备被设置在电源供给节点与电源供给线之间的、具有其绝对值比在上述外围电路中包含的绝缘栅型场效应晶体管的阈值电压大的阈值电压的漏泄截断用绝缘栅型场效应晶体管，

上述电源控制电路在上述工作模式指示信号指定上述刷新模式时将上述漏泄截断用绝缘栅型场效应晶体管设定为关断状态。

4.如权利要求1中所述的半导体装置，其特征在于：

上述第2电源电路具备被设置在电源供给节点与电源供给线之间的、具有与在上述外围电路中包含的绝缘栅型场效应晶体管的阈值电压相同的的阈值电压的漏泄截断用绝缘栅型场效应晶体管，调整上述漏泄截断用绝缘栅型场效应晶体管的尺寸，以使关断状态时的漏泄电流量比上述外围电路的总漏泄电流量小，

上述电源控制电路包含在上述工作模式指示信号指定上述刷新模式时将上述漏泄截断用绝缘栅型场效应晶体管设定为关断状态的装置。

5.如权利要求1中所述的半导体装置，其特征在于：

上述第2电源电路具备被连接在电源供给节点与电源供给线之间的漏泄截断用绝缘栅型场效应晶体管，

上述外围电路包含绝缘栅型场效应晶体管作为构成要素，

上述电源控制电路包含在上述工作模式指示信号指定上述刷新模式时将上述漏泄截断用绝缘栅型场效应晶体管设定为比上述外围电路的绝缘栅型场效应晶体管的关断状态深的关断状态用的装置。

6.如权利要求1中所述的半导体装置，其特征在于：

上述第1电源电路具备接受来自外部的第1电源电压的第1电源供给节点，

上述第2电源电路具备：接受由外部供给的第2电源电压的第2电源供给节点；以及

被设置在上述第2电源供给节点与连接到上述外围电路上的电源供给线之间的漏泄截断用绝缘栅型场效应晶体管，

上述电源控制电路包含在上述工作模式指示信号指定上述刷新模式时将上述漏泄截断用绝缘栅型场效应晶体管设定为关断状态用的装置。

7.如权利要求1中所述的半导体装置，其特征在于：

上述第2电源电路具备将内部电源电压与基准电压进行比较、根据该比较结果生成上述内部电源电压的内部电源电路，

上述电源控制电路包含在上述工作模式指示信号指定上述刷新模式时将上述基准电压设定为其极性与上述外部电源电压的极性不同的电压电平的装置。

8.如权利要求1中所述的半导体装置，其特征在于：

还具备响应于上述工作模式指示信号、调整形成上述刷新相关电路和上述外围电路的至少一方的半导体衬底区域的电位用的阱电位控制电路，上述阱电位控制电路包含在上述工作模式指示信号指定上述刷新模式时使上述半导体衬底区域的电位的绝对值比上述正常模式时的绝对值大的装置。

9.如权利要求1中所述的半导体装置，其特征在于：

还具备：

与上述多个存储单元进行数据的存取用的逻辑电路；以及

对上述逻辑电路供给工作电源电压用的第3电源电路，

上述电源控制电路还具备在上述工作模式指示信号指定上述刷新模式时控制上述第3电源电路以便停止对上述逻辑电路的工作电源电压的供给的装置。

10.如权利要求8中所述的半导体装置，其特征在于：

上述电源控制电路具备在上述工作模式指示信号指定上述刷新模式时增大上述第2电源电路的阻抗以便停止对上述外围电路的工作电源电压的供给用的装置。

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