CN1304179A - 非易失性半导体存储装置 - Google Patents

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Abstract

在存储单元中,非易失地存储3值以上的数据。即便是使单元数据多值化,也不会增大数据电路的规模。数据电路2具有多个存储电路。一个是锁存电路LATCH1。另一个是电容器DLN(C1)。这些锁存电路LATCH1和电容器DLN(C1),起着暂时性地存储2位以上的写入/读出数据的作用。对于保持在电容器DLN(C1)上的数据来说,在那些由漏泄电流引起的数据变动成为问题的情况下,用锁存电路LATCH1进行刷新。

Description

非易失性半导体存储装置
本发明涉及非易失性半导体存储器，特别是涉及可以在多值NAND单元型EEPROM(Multi-level NAND cell type EEPROM，例如可以在4值NAND单元型EEPROM中使用的非易失性存储器。
作为非易失性半导体存储器之一，人们熟知NAND单元型EEPROM。该EEPROM具有由多个NAND单元部件构成的存储单元阵列。各个NAND单元部件，由串联连接的多个存储单元和在其两端各连接上一个的2个选择晶体管构成，连接在位线和字线之间。
各个存储单元由具有把控制栅极重叠到浮置栅极上边的所谓的堆叠构造的n沟MOS晶体管构成。各个选择晶体管，与存储单元一样，由具有把上部电极重叠到下部电极上边的构造的n沟MOS晶体管构成。但是，作为选择晶体管的栅极电极实际上起作用的，例如，是下部电极。
至于NAND单元部件内的多个晶体管(存储单元、选择晶体管)之内互相毗邻的2个晶体管，一个源极区域或一个漏极区域为这2个晶体管共享。
以下，对NAND单元型EEPROM的具体的构造进行说明。
图72示出了NAND单元型EEPROM的存储单元阵列的一部分。
NAND单元部件，由串联连接的多个(4、8、16等)存储单元和在其两端各连接一个的2个选择晶体管构成，连接在位线BLi和源极线SL之间。源极线SL，在规定的地方，连接到由铝、多晶硅等的导体构成的基准电位线上。
源极线SL，在行方向上延伸，位线BLi和基准电位线，在列方向上延伸。源极线SL和基准电位线的接触部分，在例如源极线SL与64条的位线BL0,…,BL63进行交叉的每一交叉点上设置。基准电位线被连接到配置在存储单元阵列的外围部分上的所谓的外围电路上。
字线(控制栅极线)WL1,…,WLn，在行方向上延伸，选择栅极线SG1、SG2也在行方向上延伸。连接到一条字线(控制栅极线)WLi上的存储单元的集合，叫做一页。此外，连接到被2条的选择栅极线SG1、SG2夹在中间的字线WL1,…,WLn上的存储单元的集合叫做一个NAND块或单叫做一块。
一页，例如，由256个字节(256*8)的存储单元构成。对于一页内的存储单元，可以几乎同时地进行写入。此外在一页由256个字节的存储单元构成，一个NAND单元部件由8个存储单元构成的情况下，一块由2048个字节(2048*8)的存储单元构成。
图73示出了存储单元阵列内的一个NAND单元部件的平面图。图74示出了沿图73的LXXIV-LXXIV线的剖面图，图75示出了沿图73的LXXV-LXXV线的剖面图。此外，图76示出了图73到图75的器件的等效电路。
在p型衬底(p-sub)11-1内形成由n型阱区域(Cell n-well)11-2和p型阱区域(Cell p-well)11-3构成的所谓的双阱区域。存储单元和选择晶体管，在p型阱区域11-3内形成。
存储单元和选择晶体管配置在p型阱区域11-3内。器件区域，被在p型阱区域上边形成的器件隔离氧化膜(器件隔离区域)12围起来。
在本例中，一个NAND单元部件，由串联连接的8个存储单元M1～M8，和在其两端各连接一个的2个选择晶体管S1、S2构成。
存储单元，由p型阱区域(Cell p-well)11-3上边形成的硅氧化膜(栅极绝缘膜)13、硅氧化膜13上边的浮置栅极14(141、142、…、148)、浮置栅极电极(141、142、…、148)上边的硅氧化膜(内部多晶硅绝缘膜)15、硅氧化膜16上边的控制栅极电极16(161、162、…、168)、和p型阱区域(Cell p-well)11-3内的源极·漏极区域19构成。
此外，选择晶体管，由在p型阱区域11-3上边形成的硅氧化膜(栅极绝缘膜)和该硅氧化膜上边的栅极电极14(149、1410)、16(169、1610)和p型阱区域11-3内的源极漏极区域19构成。
选择晶体管的构造之所以与存储单元的构造近似的理由，是因为借助于用同一工艺同时形成存储单元和选择晶体管，可以实现因工艺的步骤个数的减少而带来的造价的降低的缘故。
至于NAND单元部件内的多个晶体管(存储单元、选择晶体管)之内，相互毗邻的2个晶体管，一个源极区域(n+型扩散层)19或一个漏极区域(n+型扩散层)19为这2个晶体管共享。
存储单元和选择晶体管，被用CVD法形成的硅氧化膜(CVD氧化膜)17覆盖，在CVD氧化膜17上边，配置连接到NAND单元部件的一端(n+型扩散层19)上的位线18。
图77示出了NAND单元型EEPROM的阱构造。
在p型衬底(p-sub)11-1内，形成由n型阱区域(Cell n-well)11-2和p型阱区域(Cell p-well)11-3构成的所谓的双阱区域，n型阱区域(n-well)11-4和p型阱区域(p-well)11-5。
双阱区域在存储单元阵列部分上形成，n型阱区域11-4和p型阱区域11-5，在外围电路部分上形成。
存储单元，在p型阱区域11-3内形成。n型阱区域11-2和p型阱区域11-3，被设定成同一电位。
将加上比电源电压还高的电压的高电压n沟MOS晶体管，在p型衬底(p-sub)11-1上边形成。将加上电源电压的低电压p沟MOS晶体管，在n型阱区域(n-well)11-4上边形成，将加上电源电压的低电压n沟MOS晶体管在p型阱区域(p-well)11-5上边形成。
其次，对NAND单元型EEPROM的基本动作进行说明。
首先，为了易于理解以下的说明，对前提条件做如下规定。假定在存储单元中存储2值的‘0’、‘1’，把存储单元的阈值电压低的状态(例如，阈值电压为发行的状态)定为‘0’状态，把存储单元的阈值电压高的状态(例如，阈值电压为正的状态)定为‘1’状态。
通常，在2值NAND单元型EEPROM中，虽然把存储单元的阈值电压低的状态定为‘1’状态，把存储单元的阈值电压高的状态定为‘0’状态，但是，如后所述，本发明主要以多值(例如，4值)型EEPROM为对象，故考虑到这一点后，如上所述，把存储单元的阈值电压低的状态定为‘0’状态，把存储单元的阈值电压高的状态定为‘1’状态。
此外，关于存储单元，把‘0’状态作为擦除状态，把‘1’状态作为写入状态，在说‘写入’时，定为包括‘0’写入和‘1’写入，所谓‘0’写入，指的是维持擦除状态(‘0’状态)，所谓‘1’写入状态，指的是使之从‘0’状态变化为‘1’状态。
·写入动作(Program operation)
在写入动作中，位线的电位，与对连接到该位线上的被选存储单元的写入数据对应的值，例如，在写入数据为‘1’的情况下(‘1’写入的情况下)被设定为接地电位(0V)Vss，在写入数据为‘0’的情况下(‘0’写入的情况下)则被设定为电源电位Vcc。
被选块内，即，含有被选存储单元的NAND单元部件内的位线一侧(漏极一侧)的选择栅极线SG1的电位，被设定为电源电位Vcc，被选块内，即，含有被选存储单元的NAND单元部件内的源极线一侧的选择栅极线SG2的电位，被设定为电源电位(0V)Vss。
非被选块内，即，不含有被选存储单元的NAND单元部件内的2条的选择栅极线SG1、SG2的电位，都被设定为接地电位(0V)Vss。
在‘1’写入的情况下，接地电位(0V)Vss，向被选块内的被选存储单元的沟道传送。另一方面，在‘0’写入的情况下，被选块内的被选存储单元的沟道的电位，将变成为Vcc-Vthsg(Vthsg是选择晶体管S1的阈值电压)。然后，由于被选块内的位线一侧(漏极一侧)的选择晶体管S1截止，故被选块内的被选存储单元的沟道在维持Vcc-Vthsg的电位的同时，变成为浮置状态。
另外，在被选存储单元不是离位线最近的存储单元，而且，比被选存储单元更位于位线一侧的存储单元(在比被选存储单元更位于位线一侧的存储单元存在多个的情况下，其中的至少一个存储单元)的阈值电压为正的电压Vthcell的情况下，被选存储单元的沟道，在维持Vcc-Vthcell的电位的同时，变成为浮置状态。
然后，给被选块内的被选字线，即，给被选存储单元的控制栅极电极，加上写入电位Vpp(例如，约20V)，给被选块内的非被选的字线，即，给非被选的存储单元的控制栅极电极，加上中间电位Vpass(例如，约10V)。
这时，对将成为‘1’写入对象的被选存储单元来说，由于沟道电位是接地电位(0V)Vss，故在浮置栅极电极和沟道(Cell p-well)之间加上‘1’写入所必须的高电压，借助于F-N隧道效应，电子从沟道向浮置栅极电极移动。结果，被选存储单元的阈值电压上升(例如，从负向正移动)。
另一方面，对于将成为‘0’写入对象的被选存储单元来说，沟道电位为Vcc-Vthsg或Vcc-Vthcell，而且，沟道已变成为浮置状态。为此，当给字线加上Vpp或Vpass时，借助于控制栅极电极和沟道间的电容耦合，沟道的电位将上升。结果，给浮致栅极电极和沟道(Cell p-well)之间不加‘1’写入所必须的高电压，被选存储单元的阈值电压，维持现状(维持擦除状态)。
·擦除动作(Erase operation)
数据擦除，以块单位进行，被选块内的存储单元的数据几乎被同时擦除。
具体的擦除动作如下。
首先，把被选块内的所有的字线(控制栅极电极)设定为0V，而且，使非被选块内的所有的字线(控制栅极电极)和所有的块内的选择栅极线，在设定了初始电位Va之后，变成为浮置状态。
之后，给P型阱区域(Cell p-well)和n型阱区域(Cell n-well)加上用来进行擦除的高电位VppE(例如，约20V)。
这时，对于被选块内的存储单元来说由于字线(控制栅极电极)的电位为0V，阱区域的电位为VppE，故在控制栅极电极和阱区域之间，加上为进行擦除所足够的高电压。
因此，在被选块内的存储单元中，借助于F-N隧道效应，浮置栅极电极内的电子向阱区域移动，存储单元的阈值电压降低(例如，阈值电压变成为负)。
另一方面，非被选块内的所有的字线的电位，借助于字线与阱区域的电容耦合，从初始电位Va上升到VppE或其附近。同样，所有的块内的所有的选择栅极线的电位，也借助于选择栅极线和阱区域的电容耦合，从初始电位Va上升到VppE或其附近。
因此，在非被选块内的存储单元中，不给控制栅极电极和阱区域之间加上为进行擦除所足够的高电压。即，由于浮置栅极电极内的电子不移动，故存储单元的阈值电压不变化(维持现状)。
·读出动作(Read operation)
数据读出，采用相应于存储单元的数据使位线的电位变化，并检测该变化的办法进行。
首先，使连接将成为读出对象的存储单元的位线(在采用所有的位线或位线屏蔽读出手法等的情况下，是一部分的位线)进行预充电，在设定为预充电电位，例如，电源电位Vcc之后，变成为浮置状态。
之后，把被选字线，即，把被选存储单元的控制栅极电极设定为0V，把非被选字线(非被选存储单元的控制栅极电极)和选择栅极线设定为电源电压Vcc(例如，约3V)，把源极线设定为0V。
这时，在被选存储单元的数据为‘1’的情况下(在存储单元的阈值电压Vth为Vth＞0的情况下)，被选存储单元，由于将变成为截止(OFF)状态，故连接该存储单元的位线，将维持预充电电位(例如，电源电压Vcc)。
另一方面，在被选存储单元的数据为‘0’的情况下(在存储单元的阈值电压Vth为Vth＜0的情况下)，被选存储单元将变成为导通(ON)状态。结果，连接被选存储单元的位线的电荷放电，该位线的电位，从预充电电位仅下降ΔV。
如上所述，由于位线的电位相应于存储单元的数据而变化，故倘用读出放大器电路检测该变化，就可以读出存储单元的数据。
然而，近些年来，以增加单个晶片的存储器的容量，降低每位的价格等为目的，所谓的多值NAND单元型EEPROM的开发和实用化不断前进。
在上述那样的NAND单元型EEPROM中，虽然在存储单元中可以存储2值(1位)的数据(‘0’、‘1’)，但n(n为大于3的自然数)值NAND单元型EEPROM的特征是可以在存储单元中存储n值的数据。
例如，在4值的NAND单元型EEPROM中，在存储单元中可以存储4值(2位)的数据(‘00’、‘01’、‘10’、‘11’)。
另外，作为多值NAND单元型EEPROM的先驱技术，例如，有文献1(特开平8-98627号)。
通常，在n值NAND单元型EEPROM中，与连接到被选存储单元上的一条位线对应地设置多个锁存电路。即，对于被选存储单元，在写入或读出n值数据的情况下，多个的锁存电路，起着暂时性地存储n值数据的作用。
例如，就象在文献1中所述的那样，在4值NAND单元型EEPROM中，在写入时或读出时，为了暂时性地把4值(2位)数据存储下来，就要与连接到被选存储单元上的一条位线对应地设置2个锁存电路。
但是，例如，如图78所示，锁存电路由SRAM(Static RAM，静态RAM)单元构成。此外，由SRAM单元构成的锁存电路具有大的面积。再有，当在一个存储单元中存储的数据数增加时(当n的值增加时)，伴随着该增加，与连接到被选存储单元上的一条的位线对应地设置的锁存电路数也要增加。
例如，在4(=22)值NAND单元型EEPROM中，与连接到被选存储单元上的一条的位线对应地设置2个锁存电路，而在8(=23)NAND单元型EEPROM中，则要与连接到被选存储单元上的一条的位线对应地设置3个锁存电路。
因此，存在着这样的问题：随着在存储单元中存储的数据多值化(n值化)，而且，随着存储器芯片内的锁存电路(SRAM单元)的个数的增加，芯片面积要增加。
本发明，就是为解决上述缺点而发明的，其目的是提供一种即便是在存储单元中存储的数据多值化，也不会极端地增加芯片面积的数据电路(在写入/读出时，暂时性地把多值数据存储下来的电路)。
为实现上述目的，本发明的非易失性半导体存储器具备：含有至少一个存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分进行写入的写入数据或读出数据的数据电路，上述数据电路，具备存储第1数据的第1电容器和存储第2数据的第1锁存电路。
本发明的非易失性半导体存储器，具备：含有存储3值以上的信息的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分进行写入的写入数据或读出数据的数据电路，上述数据电路，具备存储第1数据的第1电容器和存储第2数据的第1锁存电路。
本发明的非易失性半导体存储器，具备：含有存储3值以上的信息的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分进行写入的写入数据或读出数据的数据电路，上述数据电路，具备：第1锁存电路和第1电容器，根据存储在上述第1锁存电路中的从存储器的外部输入进来的数据、和存储在上述第1电容器中的从上述存储单元的外部读出来的数据，对上述存储单元进行写入。
本发明的非易失性半导体存储器，具备：含有存储3值以上的信息的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分进行写入的写入数据或读出数据的数据电路，上述数据电路，上述数据电路，具备第1锁存电路和第1电容器，根据从存储器的外部输入存储在上述第1锁存电路中的数据，和从上述存储单元中读出，存储在上述第1电容器中的数据，对上述存储单元进行写入。
本发明的非易失性半导体存储器，具备：含有存储3值以上的信息的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分进行写入的写入数据或读出数据的数据电路，上述数据电路具备第1锁存电路和第1电容器，上述存储单元具备用第1行地址选择的第1数据和用第2行地址选择的第2数据，在选择上述第1行地址的第1写入动作中，根据存储在上述第1锁存电路中的从存储器的外部输入的第1数据进行写入，在上选择述第2行地址的第2写入动作中，根据从存储器的外部输入，存储在上述第1锁存电路中的第2数据，和从上述存储单元中读出、存储在上述第1电容器上的上述第1数据进行写入。
本发明的非易失性半导体存储器，具备：具有存储‘1’状态具有第1阈值电平，‘2’状态具有第2阈值电平，‘3’状态具有第3阈值电平，i状态(i为n以下的自然数，n为3以上的自然数)具有第i阈值电平这样的n值的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储2位以上的向上述存储单元部分写入的写入数据或读出数据的数据电路，上述数据电路具备第1锁存电路和第1电容器，上述存储单元具备用第1行地址选择的第1数据和用第2行地址选择的第2数据，在选择上述第1行地址的第1写入动作中，根据存储在上述第1锁存电路中的从存储器的外部输入的第1数据，进行使上述存储单元变成为‘1’、‘2’、…、‘m-1’、‘m’状态(m为自然数)的写入，在选择上述第2行地址的第2写入动作中，根据从存储器的外部输入，存储在上述第1锁存电路中的第2数据，和从上述存储单元中读出、存储在上述第1电容器上的上述第1数据，进行使上述存储单元变成为‘1’、‘2’、…、‘k-1’、‘k’状态(k为比m大的自然数)写入。
本发明的非易失性半导体存储器，具备：含有存储3值以上的信息的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分进行写入的写入数据或读出数据的数据电路，具备连接到上述位线上的第1存储单元部分和第2存储单元部分，上述数据电路，具备存储向上述第1存储单元部分写入或从上述第1存储单元部分中读出来的第1数据的第1电容器，和存储向上述第2存储单元部分写入或从上述第2存储单元部分中读出来的第2数据的第1锁存电路。
本发明的非易失性半导体存储器，具备：具有存储3值以上的信息的存储单元的存储单元部分；连接到上述存储单元部分的一端上的位线；连接到上述位线上，存储向2位以上的上述存储单元部分写入的写入数据或读出数据的数据电路，具备连接到上述位线上的第1存储单元部分和第2存储单元部分，上述数据电路，具备第1锁存电路和第1电容器，在对上述第1存储单元部分进行写入时，上述第1电容器保持第1数据，根据存储在上述第1锁存电路中的第2数据进行写入，在对上述第1存储单元部分的写入结束后，上述第1电容器的上述第1数据被传送至上述第1锁存电路，根据保持在上述第1锁存电路中似的上述第1数据，进行对上述第2存储单元部分的写入。
上述每一种非易失性半导体存储器，都具备刷新存储在上述第1电容器中的数据的功能。
上述刷新功能，具有这样的功能：使存储在上述第1锁存电路中的数据输出至上述位线，在上述位线保持存储在上述第1电容器中的数据的期间，用上述第1锁存电路对保持在上述第1电容器中的数据进行刷新，然后，使保持在上述位线上的数据保持到上述第1锁存电路中。
上述刷新，在正在给写入存储单元加上写入脉冲的期间或写入动作结束动作期间进行。
上述存储单元部分由串联连接的多个存储单元构成。
本发明的非易失性半导体存储器，具备：含有存储单元的存储单元部分；连接到上述存储单元部分的一端上的第1信号线；暂时性地存储对上述存储单元的写入或读出数据的数据电路；连接在上述第1信号线和上述数据电路之间的第1开关电路，采用使上述第1开关电路变成为OFF的办法，使上述第1信号线和上述数据电路变成为非电连状态，使对于上述存储单元的写入或读出数据保持在第1信号线上。
本发明的非易失性半导体存储器，具备：含有存储单元的存储单元部分；连接到上述存储单元部分的一端上的第1信号线；暂时性地存储对上述存储单元的写入或读出数据的数据电路；连接在上述第1信号线和上述数据电路之间的第1开关电路，采用使上述第1开关电路变成为OFF的办法，使上述第1信号线和上述数据电路变成为非电连状态，使对于上述存储单元的写入或读出数据保持在第1信号线上，而无须在上述数据电路中保持。
在正在对上述存储单元加写入电压期间，采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，使对于上述存储单元的写入或读出数据保持在第1信号线上。
本发明的非易失性半导体存储器，具备：含有存储单元的存储单元部分；连接到上述存储单元部分的一端上的第1信号线；暂时性地存储对上述存储单元的写入或读出数据的数据电路；连接在上述第1信号线和上述数据电路之间的第1开关电路，在正在对上述存储单元加写入电压期间，采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，使对于上述存储单元的写入或读出数据保持在第1信号线上，在上述写入电压加上之后，采用使上述第1开关电路变成为ON的办法，使上述第1信号线和上述数据电路变成为电连状态，把保持在上述第1信号线上的上述写入数据传送至上述数据电路。
本发明的非易失性半导体存储器，具备：含有存储单元的存储单元部分；连接到上述存储单元部分的一端上的第1信号线；暂时性地存储对上述存储单元的写入或读出数据的数据电路；连接在上述第1信号线和上述数据电路之间的第1开关电路，在正在对上述存储单元加写入电压期间，采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，使对于上述存储单元的写入或读出数据保持在第1信号线上，在上述写入电压加上之后，采用使上述第1开关电路变成为ON的办法，使上述第1信号线和上述数据电路变成为电连状态，把保持在上述第1信号线上的上述写入数据传送至上述数据电路，用存储在上述数据电路中的上述写入数据进行检查对上述存储单元的写入是否已充分地进行的校验。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；含有第2存储单元的第2存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；连接到上述第2存储单元部分的一端上的第2信号线；与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，上述第1存储单元的写入或读出数据，存储在上述数据电路中，对上述第2存储单元的写入或读出数据保持在上述第2信号线上。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；含有第2存储单元的第2存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；连接到上述第2存储单元部分的一端上的第2信号线；与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，对上述第1和第2存储单元的写入几乎同时进行，在正在对上述第2存储单元加写入电压期间，对上述第2存储单元的写入数据，保持在上述第2信号线上，在正在对上述第2存储单元加写入电压期间，用上述数据电路，进行检查对上述第1存储单元的写入是否已充分地进行的校验。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；含有第2存储单元的第2存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；连接到上述第2存储单元部分的一端上的第2信号线；与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，对上述第1和第2存储单元的写入几乎同时进行，在正在对上述第2存储单元加写入电压期间，对上述第2存储单元的写入数据，保持在上述第2信号线上，在正在对上述第2存储单元加写入电压期间，用上述数据电路，进行检查对上述第1存储单元的写入是否已充分地进行的校验读出，在正在对上述第1存储单元加写入电压期间，对上述第1存储单元的写入数据，保持在上述第1信号线上，在正在对上述第1存储单元加写入电压期间，用上述数据电路，进行检查对上述第2存储单元的写入是否已充分地进行的校验。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；含有第2存储单元的第2存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；连接到上述第2存储单元部分的一端上的第2信号线；与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，对上述第1和第2存储单元的写入几乎同时进行，在正在对上述第2存储单元加写入电压期间，对上述第2存储单元的写入数据，保持在上述第2信号线上，在正在对上述第2存储单元加写入电压期间，把保持在上述第1信号线上的对上述第1存储单元的写入数据，传送至上述数据电路，而且，用上述数据电路，进行检查对上述第1存储单元的写入是否已充分地进行的校验读出，在正在对上述第1存储单元加写入电压期间，对上述第1存储单元的写入数据，保持在上述第1信号线上，在正在对上述第1存储单元加写入电压期间，保持在上述第2信号线上的对上述第2存储单元的写入数据，传送至上述数据电路，而且，用上述数据电路，进行检查对上述第2存储单元的写入是否已充分地进行的校验。
上述第1存储单元和上述第2存储单元用相互不同的字线进行选择。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；第2信号线；与上述第1和第2信号线都连接，暂时性地存储对上述第1存储单元的写入或读出数据的数据电路，对上述第1存储单元的写入或读出数据，保持在上述第2信号线上。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；第2信号线；与上述第1和第2信号线都连接，暂时性地存储对上述第1存储单元的写入或读出数据的数据电路，在正在对上述第1存储单元加写入电压期间，使对于上述第1存储单元的写入数据保持在第1或第2信号线上，在上述写入电压加上之后，使上述第1信号线和上述数据电路进行电连，把保持在上述第2信号线上的对上述第1存储单元的写入数据传送至上述数据电路，用存储在上述数据电路中的写入数据，进行检查对上述第1存储单元来说写入是否已充分地进行。
本发明的非易失性半导体存储器，具备：含有第1存储单元的第1存储单元部分；连接到上述第1存储单元部分的一端上的第1信号线；第2信号线；含有第3存储单元的第3存储单元部分；连接到上述第3存储单元部分的一端上的第3信号线；第4信号线；与上述第1、第2、第3和第4信号线都连接，暂时性地存储对上述第1或第3存储单元的写入或读出数据的数据电路，对上述第1和第3存储单元的写入几乎同时进行，在正在对上述第1和第3存储单元加写入电压期间，对于上述第1存储单元的写入数据保持在第1或第2信号线上，对上述第3存储单元的写入数据，保持在上述第3或第4信号线上，用上述数据电路进行检查对上述第1存储单元的写入是否已充分地进行的校验读出，在对上述第1存储单元的校验读出期间对上述第3存储单元的写入数据，保持在上述第4信号线上，上述数据电路与上述第4信号线电连，在保持在上述第4信号线上的对上述第3存储单元的写入数据传送到上述数据电路上之后，用存储在上述数据电路中的对上述第3存储单元的写入数据，进行检查对上述第3存储单元的写入是否已充分地进行的校验读出，在对上述第3存储单元进行校验读出期间，对上述第1存储单元的写入数据保持在上述第2信号线上。
上述第1存储单元和上述第3存储单元用同一字线进行选择。
在上述写入或读出数据正在上述第1信号线上保持期间，把与上述第1信号线毗邻的信号线设定为固定电位，在上述写入或读出数据正在上述第3信号线上保持期间，把与上述第3信号线毗邻的信号线设定为固定电位。
上述固定电位是接地电位或电源电压。
上述第1、第2、第3和第4信号线是位线。
图1示出了本发明的多值NAND单元型EEPROM的概要。
图2示出了图1的存储器内的数据电路。
图3示出了图1的存储器内存储单元阵列。
图4示出了图1的存储器内的列译码器的一部分。
图5示出了图1的存储器内的整体检测电路。
图6示出了图1的存储器内的字线控制电路。
图7示出了图6的第1存储单元块内的器件构造。
图8示出了图6的第2存储单元块内的器件构造。
图9示出了图6的行地址译码器RADD1。
图10示出了图6的字线驱动器RMAIN1。
图11示出了图6的行地址译码器RDDD2。
图12示出了图6的字线驱动器RMAIN2。
图13示出了4值数据与存储单元的阈值电压之间的关系。
图14示出了偶数页数据的写入后的存储单元的阈值电压分布。
图15示出了奇数页数据的写入后的存储单元的阈值电压分布。
图16的波形图示出了与偶数页数据的读出有关的动作定时。
图17的波形图示出了与偶数页数据的读出有关的动作定时。
图18示出了偶数页数据的读出动作的概要。
图19的波形图示出了与奇数页数据的读出有关的动作定时。
图20示出了奇数页数据的读出动作的概要。
图21示出了偶数页数据写入动作的一连串的流程。
图22的波形图示出了与写入动作中的加编程脉冲有关的动作定时。
图23示出了写入动作中的加变成脉冲的概要。
图24的波形图示出了与写入动作中的‘10’校验有关的动作定时。
图25示出了写入动作中的‘10’校验的概要。
图26的波形图示出了与写入动作中的‘写入圆满完成检测(Program Completiom Detection)’有关的动作定时。
图27示出了写入动作中的‘写入圆满完成检测’的概要。
图28示出了奇数页数据写入动作的一连串的流程。
图29的波形图示出了与写入动作中的‘内部数据装入第1/第3个动作(Interal Data Load 1st/3rd Quarter)’有关的动作定时。
图30的波形图示出了与写入动作中的‘内部数据装入第2/第4个动作’有关的动作定时。
图31示出了写入动作中的‘内部数据装入第1个动作(1st Quarter)’的概要。
图32示出了写入动作中的‘内部数据装入第2个动作(2ndQuarter)’的概要。
图33示出了写入动作中的 内部数据装入第3个动作(3rdQuarter)’的概要。
图34示出了写入动作中的‘内部数据装入第4个动作(4th Quarter)’的概要。
图35的波形图示出了与写入动作中的‘01’校验有关的动作定时。
图36示出了写入动作中的‘01'校验的概要。
图37波形图示出了与写入动作中的‘00’校验有关的动作定时。
图38示出了写入动作中的‘00’校验的概要。
图39的波形图示出了与擦除动作中的加脉冲有关的动作定时。
图40的波形图示出了与擦除动作中的校验有关的动作定时。
图41示出了与擦除动作中的 擦除圆满完成检测(EraseCompletion detection)’有关的动作定时。
图42的波形图示出了与‘DRAM Burn-in’有关的动作定时。
图43的波形图示出了与DRAM单元的刷新有关的动作定时。
图44示出了图2的数据电路的变形例。
图45示出了对多页的写入的一般性的顺序。
图46示出了使用图44的数据电路时的对多页的写入的顺序。
图47的波形图示出了对图44的数据电路内的写入超高速缓存的数据输入的动作定时。
图48的波形图示出了从图44的数据电路内的写入超高速缓存向锁存电路进行的数据传送的动作定时。
图49的波形图示出了与图44的数据电路内的写入超高速缓存的刷新有关的动作定时。
图50示出了图2的数据电路的变形例。
图51的波形图示出了对图50的数据电路内的写入超高速缓存的数据输入的动作定时。
图52的波形图示出了从图50的数据电路内的写入超高速缓存向锁存电路进行数据传送的动作定时。
图53示出了与写入速度有关的本发明的(实施例1)的概要。
图54示出了本发明的2值NAND单元型EEPROM的芯片布局。
图55示出了图54的存储器的数据电路的一个例子。
图56示出了与写入速度有关的本发明的动作的细节。
图57的波形图示出了与数据调入有关的动作定时。
图58的波形图示出了与数据调入有关的动作定时。
图59的波形图示出了与加写入脉冲有关的动作定时。
图60的波形图示出了与刷新有关的动作定时。
图61的波形图示出了与加写入脉冲有关的动作定时。
图62的波形图示出了与写入数据传送有关的动作定时。
图63的波形图示出了与校验读出有关的动作定时。
图64的波形图示出了与加写入脉冲有关的动作定时。
图65的波形图示出了与写入数据传送有关的动作定时。
图66的波形图示出了与校验读出有关的动作定时。
图67示出了与写入速度有关的本发明(实施例2)的概要。
图68详细地示出了与写入速度有关的本发明的动作。
图69详细地示出了与写入速度有关的本发明的动作。
图70详细地示出了与写入速度有关的本发明的动作。
图71示出了与写入速度有关的本发明(实施例2)的变形例。
图72的电路图示出了NAND单元型EEPROM的存储单元阵列。
图73是平面图示出了NAND单元单元部件的器件构造。
图74示出了沿图73的LXXIV-LXXIV线的剖面图。
图75示出了沿图73的LXXV-LXXV线的剖面图。
图76示出了图73的NAND单元部件的等效电路。
图77示出了NAND单元型EEPROM的阱构造。
图78示出了现有的数据电路。
以下，边参看附图边对本发明的非易失性半导体存储器详细地进行说明。
[前提]
首先，为便于理解以下的说明，规定如下。但是，该前提条件是为了便于理解而设定的，本发明在该前提条件以外的情况下也成立。
本发明，虽然以在存储单元中存储n(大于3的自然数)值数据的非易失性半导体存储器为对象，但是在以下的实施方案中，作为其代表例，对4值NAND单元型EEPROM进行说明。
假定在存储单元中，存储4值数据‘00’、‘01’、‘10’、‘11’，把存储单元的阈值电压最低的状态(例如，阈值电压为负的状态)定为数据‘11’(或为‘0’状态)，把存储单元的阈值电压的第2号低的状态(例如，阈值电压为正的状态)定为数据‘10’(或‘1’状态)，把存储单元的阈值电压的第3号低的状态(例如，阈值电压为正的状态)定为数据‘00’(或‘2’状态)，把存储单元的阈值电压最高的状态(例如，阈值电压为正的状态)定为数据‘01’(或‘3’状态)。
此外，由于已定为在存储单元中存储4值数据，故例如，在写入/读出时，就需要奇数页数据的写入/读出动作和偶数页数据的写入/读出动作。于是，在数据‘**’之内，把左侧的*当作奇数页数据，把右侧的*当作偶数页数据。
此外，对于存储单元来说，把存储数据‘11’的状态定为擦除状态，把存储‘10’、‘00’、‘01’的状态，分别定为写入状态。
[概略]
图1的框图示出了本发明的4值NAND单元型EEPROM的主要部分。
1是存储单元阵列。存储单元阵列1，具有由进行串联连接的多个存储单元和在其两端各连接一个由2个选择晶体管构成的NAND单元部件。存储单元阵列1的具体的构成，如图54到图56所示的那样。
存储单元阵列1的构造或等效电路，虽然与2值NAND单元型EEPROM大体上相同，但在4值NAND单元型EEPROM中，可以存储4值数据。
数据电路2具备多个存储电路。对于数据电路2将在后边讲述。在这里，对数据电路2的功能简单地说明一下。
数据电路2，具备存储电路，在写入时，暂时性地存储2位(4值)的写入数据，在读出时，暂时性地存储2位(4值)的读出数据。具体地说与连接到被选中的存储单元上的一条位线对应地设置2个存储电路。
2个存储电路中的一方，例如，暂时性地存储奇数页数据，2个存储电路中的另一方，例如，暂时性地存储偶数页数据。存储在2个存储电路中的奇数/偶数页数据，在写入时被写入到存储单元中，在读出时，则从存储器芯片11输出。
字线控制电路3，具有行地址译码器和字线驱动器。字线控制电路3，根据动作模式(写入、擦除、读出等)和行地址信号，控制存储单元阵列1内的各条字线的电位。关于字线控制电路3，将在后边讲述。
列译码器4，根据列地址信号对存储单元阵列1的列进行选择。
在写入时，输入数据经由数据输入输出缓冲器7和I/O读出放大器6输入至属于被选中的列的数据电路内的存储电路。此外，在读出时，属于被选中的列的数据电路内的存储电路的输出数据，经由I/O读出放大器6和数据输入输出缓冲器7向存储器芯片11的外部输出。
行地址信号，经由地址缓冲器5输入至字线控制电路3。列地址信号，经由地址缓冲器5输入至列译码器4。
阱电位控制电路8，根据动作模式(写入、擦除、读出等)，控制配置存储单元的阱区域(例如，由n阱和p阱构成的双阱区域)的电位。
电位产生电路(升压电路)9A，例如，在写入时，产生写入电位(例如，约20V)Vpp或传送电位(例如，约10V)Vpass。这些电位Vpp、Vpass，借助于切换电路9B，例如，分配给被选中的块内的多条字线。
此外，电位产生电路9A，例如，在擦除时，还产生擦除电位(例如，约20V)VppE，并把该电位VppE提供给将配置存储单元的单元阱区域(n阱和p阱双方)
整体检测电路10，在写入时，检验是否已向存储单元内正确地写入了规定的数据，在擦除时，检验存储单元的数据是否已不多不少地被擦除掉。
本发明的第1特征在于数据电路2。即，在本发明中，如后所述，可以作为配置在数据电路2内的多值数据(n值数据)的暂时性地存储用来使用的多个存储电路中的至少一个，由DRAM单元(电容器)构成。例如，就象4值NAND单元型EEPROM那样，在作为4值数据的暂时性存储有使用2个存储电路的情况下，使一方的存储电路为SRAM单元(锁存电路)，使另一方的存储电路为DRAM单元。
众所周知，由于DRAM(dynamic RAM，动态RAM)单元的面积比SRAM(static RAM，静态RAM)单元的面积小，故如果考虑的是n(n为大于3的自然数)值单元型EEPROM，则在用DRAM构成多个存储电路的一部分的情况下，比起象现有技术那样仅仅由SRAM单元构成的情况来，可以减小数据电路2的面积。
本发明的第2特征在于字线控制电路3。即，在本发明中，如后述那样，采用这样的布局：由行地址译码器和字线驱动器构成字线控制电路3，仅仅在存储单元阵列1的一方一侧配置行地址译码器，在存储单元阵列1的两侧，分别配置字线驱动器。
在这种情况下，把用来连接存储单元阵列1的一方一侧的行地址译码器和另一方一侧的字线驱动器的信号线，配置到存储单元阵列1上边。在本发明中，为了把该信号线给予存储单元的动作的坏影响抑制到最小限度，改善了字线控制电路3。
本发明的第3特征在于读出动作。即，在本发明中，例如，如图13所示设定4值数据和存储单元的阈值电压的关系(详细情况，将在后边讲述)。
在这种情况下，偶数页数据的读出，用2次的读出动作(‘READ01’、‘READ10’)进行读出，奇数页数据的读出，则用1次的读出动作(READ‘00’)进行读出。即，用合计3次的读出动作，就可以读出4值数据，可以实现读出时间的缩短(读出的高速化)。
本发明的第4特征在于写入动作(特别是校验动作)。即，在本发明中，例如，如图13所示设置4值数据与存储单元的阈值电压的关系(后面详细论述)。
在这种情况下，在偶数页数据的写入动作中，把‘11’、‘10’写入到存储单元中。而在奇数页数据的写入动作中，在奇数页数据为‘0’时，‘11’状态被变更为‘01’状态，‘10’状态被变更为‘00’状态。在这里。使‘11’状态变更为‘01’状态时的阈值电压的变动量，比使‘10’状态变更为‘00’状态时的阈值电压的变动量大。
因此，‘00’写入，为了比‘01’写入还快地结束，在‘00’写入结束后，当然地要省略‘00’校验，仅仅进行‘01’校验即可。借助于此，对于4值数据的写入来说，可以实现写入时间的缩短(写入的高速化)。
本发明的第5特征在于这一点：例如，在写入动作中，对于在数据电路2内，取代锁存电路而设置的DRAM单元(电容器)进行刷新动作。即，在本发明中，如上述的第1特征那样，把可以用做多值数据(n值数据)的暂时存储用的多个存储电路中的至少一个存储电路，变更为DRAM单元。
在这种情况下，虽然可以得到减小数据电路面积的效果，但由于电容器的电荷随着漏泄电流而逐渐减少，故在那些因漏电而产生的数据变动会成为问题的情况下，就必须对DRAM单元进行刷新动作。即，在写入时，必须在通常的写入顺序内追加上对数据电路2内的DRAM单元的刷新顺序。
本发明的的第6特征在于在数据电路内设置超高速写入缓存。在这种情况下，例如，当执行涉及多数页的写入时，由于写入(加写入脉冲)和写入数据的输入可以并行地进行，故实质上第2页以后的数据调入时间可以不要，因而可以实现写入的高速化。
本发明的第7特征在于这一点：在由DRAM单元(电容器)构成在数据电路内设置的超高速写入缓存的情况下，在因漏泄电流产生的数据变动会成为问题之类的时候，就对DRAM单元进行刷新动作。
以下，与上述第1到第7特征一起，详细地对本发明的4值NAND单元型EEPROM进行说明。
[数据电路]…第1特征
图2示出了图1的数据电路的一个例子。图3示出了图2的存储单元阵列1的一部分。
在本例中，仅仅示出了一列那么大的量的数据电路。实际上，例如，对于存储单元阵列1的多个列的每一列都设有一个数据电路。即，图1的数据电路，由与存储单元阵列1的多个列对应的多个数据电路构成。
此外，在本例中，在1列内配置2条位线BLe、BLo，在该2条位线BLe、BLo上连接一个数据电路。如上所述，在一个数据电路上连接2条位线BLe、BLo的理由是出于要实现：①在读出时，防止在相互毗邻的位线间产生因电容耦合而引起的噪声(屏蔽位线读出手法的采用)，②减少数据电路的个数，从而缩小芯片面积等的目的。
此外，在本例中，由于以把4值数据(2位数据)存储在一个存储单元内作为前提，故在一个数据电路内，作为在写入/读出时的4值数据的暂时存储用，设置2个存储电路。
LATCH1，是2个存储电路中的一个，是锁存电路。锁存电路LATCH1，用由钟控反相器CINV1、CINV2构成的触发器电路(SRAM单元)构成。锁存电路LATCH1，受控制信号SEN、SENB、LATB控制。
另外，信号‘***B’意味着‘***’信号的反转信号。即，信号‘***B’的电平与信号‘***’信号的电平互为反相(一方为‘H’时，另一方为‘L’)。以下，都与此相同。
DLN(C1)表示构成2个存储电路中的另一个存储电路的电容器。该电容器DLN(C1)，由将加上电源电压Vcc以下的电压的低电压用耗尽N沟MOS晶体管(MOS电容器)构成。在本例中，N沟MOS晶体管TN5起着门电路的作用，数据被锁存到节点CAPij上。即，锁存电路用由电容器DLN(C1)和MOS晶体管TN5构成的DRAM构成。
另外，在图2中，附加有记号‘HN**(*为数字、记号等)的MOS晶体管，例如，是具有约0.6V的阈值电压的高电压增强N沟MOS晶体管。给该MOS晶体管加上比电源电压Vcc还高的电压。该MOS晶体管，在栅极为0V时，才变成为OFF状态。
此外，附加有记号‘DLN**’的MOS晶体管，是例如具有约-1V的阈值电压的低电压耗尽N沟MOS晶体管，将加上电源电压Vcc以下的电压。在本例中，把该晶体管用做MOS电容器。
此外，附加有记号‘TN**’的MOS晶体管，例如，是具有约0.6V的阈值电压的高电压增强N沟MOS晶体管，将加上电源电压Vcc以下的电压。该MOS晶体管，在栅极为0V时，才变成为OFF状态。
MOS晶体管HN1e、HN1o、HN2e、HN2o，具有下述功能：例如，在读出时，把2条位线BLe、BLo内的一条，作成为读出数据的位线，把剩下的另一条作成为屏蔽位线。
即，BLCRL被设定为接地电位。此外，在BIASo为‘H’、BIASe为‘L’时，就把数据读出到位线BLe上，位线BLo变成为防止把数据读出到位线BLe上时的噪声的位线。另一方面，在BIASe为‘H’、BIASo为‘L’时，就把数据读出到位线BLo上，位线BLe变成为防止把数据读出到位线BLo上时的噪声的屏蔽位线。
MOS晶体管TN7，是在读出时，把2条位线BLe、BLo内，读出数据的一条位线，例如，预先设定成电源电压Vcc的位线预充电用MOS晶体管，MOS晶体管TN7用控制信号BLPRE进行控制。
MOS晶体管TN9，是对位线BLe、BLo和数据电路(主要部分)的电连/断开进行控制的箝位用MOS晶体管。MOS晶体管TN9，具有下述功能：例如，在读出时，在使位线BLe、BLo预充电后，直到读出已读出到位线BLe、BLo上的数据为止，使位线BLe、BLo变成为浮置状态。MOS晶体管TN9，由控制信号BLCLMP进行控制。
MOS晶体管TN1、…、TN6、TN8、TN10，或是被设置为在写入/读出时(或校验读出时)进行奇数/偶数页数据的控制之类的控制，或是，在写入/擦除时，在校验读出后，检查对于被选中的所有的存储单元是否已不多不少地进行了写入/擦除(写入/擦除圆满完成检测)。
另外，输出信号COMi，在写入/擦除圆满完成检测时使用。
MOS晶体管TP1，是使读出节点(DTNij)预充电到Vdd的预置位用晶体管。MOS晶体管TP1，由控制信号nPRST进行控制。
MOS晶体管TN10，是使锁存电路LATCH1的2个输出节点Naij、Nbij的电位均衡化的均衡电路。MOS晶体管TN10，由控制信号EQPB进行控制。
MOS晶体管TN11、TN12起着决定节点Naij、Nbij和输入输出线IOj、nIOj的电连/断开的列开关的作用。在列CSLi为‘H’时，MOS晶体管TN11、TN12变成为ON状态，锁存电路的输出节点Naij、Nbij电连到输入输出线IOj、nIOj上。
列选择信号CLSi，由图1的列译码器4输出。作为列译码器，例如，如图4所示，由AND电路构成。即，例如，在CAK1、CBK2、CCK3都为‘H’时，列选择信号CSLi才变成为‘H’。
另外，在图2中，Vdd(例如，约2.3V)是比外部电源电位还低的芯片内电源电位。芯片内电源电位Vdd，可以借助于降压电路，从外部电源电位Vcc产生。但是，也可以不使用芯片内电源电位而代之以向数据电路供给外部电源电位Vcc。
[整体检测电路]
图5示出了图1的整体检测电路的主要部分。
整体检测电路10具有这样的功能：在校验读出后，检查是否已对被选中的所有的存储单元都不多不少地进行了写入/擦除(写入/擦除圆满完成检测)。
各个数据电路，分别具有图2所示的那样的构成。REG2-k(k=0、1、2、3)将变成为第k+1和第k+5数据电路内的REG2(参看图2)。
图1到图4的数据电路的输出节点COMi共通连接，其连接节点COMi1连接到P沟MOS晶体管TP2的栅极上。同样，第5到第8个数据电路的输出节点COMi也共通连接，其连接节点COMi2连接到P沟MOS晶体管TP3上。
P沟MOS晶体管TP13、TP14，具有下述功能：在写入/擦除圆满完成检测时，在把节点COMi1、COMi2设置成芯片内电源电位Vdd后，变成为浮置状态。MOS晶体管TP13、TP14，被控制信号COMHn控制。
N沟MOS晶体管TN15，具有下述功能：在写入/擦除圆满完成检测时，在把节点COM设置成接地电位Vss后，变成为浮置状态。MOS晶体管TN15，被控制信号NCOML控制。
在写入/擦除圆满完成检测时，在与写入/擦除没有充分地进行的存储单元对应的数据电路中，COMi(参看图2)的电位电平，从‘H’降低到‘L’。因此，节点COM从‘L’变成为‘H’,FLAG变成为‘L’。
另一方面，在对于所有的存储单元，已充分地进行了写入/擦除的情况下，所有的数据电路的输出信号COMi(参看图2)的电位电平都将维持‘H’。因此，节点NCOM保持‘L’的原样不变，FLAG将变成为‘H’。
如上所述，采用检测节点FLAG的电位电平的办法就可以对被选中的所有的存储单元检查是否已不多不少地进行了写入/擦除。另外，对于写入/擦除圆满完成检测时的动作，在后边讲述。
在本例中，采用把8个数据电路汇总成一个，对于与这8个数据电路对应的8列的存储单元，检测节点FLAG的电压电平的办法，检查是否已充分地进行了写入/擦除。
如上所述，之所以把8个数据电路汇总成一个，是因为以与这8个数据电路对应的8列为单位进行与用冗余电路构成的存储单元置换的缘故。即，当把熔丝器件(用虚线围起来的部分)切断时，连接到这8个数据电路上的存储单元，就永远地变成为非被选状态，而代之以选择冗余区域的备用存储单元。
因此，在以与n(n为自然数)个数据电路对应的n列单位进行利用冗余电路实施的存储单元的置换的情况下，要把n个数据电路作成为一个集合体。
另外，FLAG是与所有的列对应的共通节点。例如，在列数为2048的情况下，若把8个数据电路(列)作成为进行冗余置换的单位，则结果就变成为在芯片内存在着256个图5所示那样的电路。这256个电路，连接到共通节点FLAG上。
[字线控制电路]…第2特征
图6示出了图1的字线控制电路3的具体例。
存储单元阵列1，由配置在列方向上的多个存储单元块构成。每一存储单元块都具有配置在行方向上的多个NAND单元部件，至于存储单元阵列和NAND单元部件的具体例，如图54到图56所示的那样。
在本例中，与一个存储单元块对应地设置一个行地址译码器和一个字线驱动器。
例如，第1存储单元块内的字线WL1,…,WL16和选择栅极线SG1、SG2，连接到第1字线驱动器RMAIN1上，第1字线驱动器RMAIN1接受决定第1存储单元块的被选/非被选的第1行地址译码器RADD1的输出信号(译码结果)。
如上所述，第i(i=1、2、…)个存储单元块内的字线WL1,…,WL16和选择栅极线SG1、SG2，连接到第i条字线驱动器RMAINi上，第i条字线驱动器RMAINi接受决定第i存储单元块的被选/非被选的第i行地址译码器RADDi的输出信号(译码结果)。
在这里，在本例中，把字线驱动器配置在存储单元阵列1的两侧(行方向的2个端部)上。
具体地说，与第奇数号的存储单元阵列块对应的字线驱动器RMAIN1、RMAIN3、…被配置到存储单元阵列1的行方向的2个端部的一方上(左侧)，与第偶数号的存储单元阵列块对应的字线驱动器RMAIN2、RMAIN4、…被配置到存储单元阵列1的行方向的2个端部的另一方上(右侧)。
如上所述，采用把字线驱动器RMAINi配置到存储单元阵列1的两端的办法，就可以容易地进行字线驱动器RMAINi的设计(或增大布局的自由度)。即，在本例的情况下，一个字线驱动器，对于列方向来说，可以确保2个存储单元块那么大的地方的布局空间。
此外，一个存储单元块内的字线WL1,…,WL16和选择栅极线SG1、SG2，借助于与该存储单元块对应的字线驱动器，由于总是可以用存储单元阵列1的一方一侧(或另一方一侧)进行驱动，故对于被选中的块内的规定的一个NAND单元部件内的存储单元和选择晶体管来说，不会产生供给驱动信号的定时的偏离。
另一方面，行地址译码器RADDi(i=1、2、…)，仅仅配置在存储单元阵列1的行方向的2个端部的一方(单侧)。在这种情况下，由于只要把用来向行地址译码器RADDi供给行地址信号的信号线，仅仅配置在存储单元阵列1的单侧即可，故可以减小地址总线的面积，作为结果，可以对芯片面积的缩小作出贡献。
即，假定，与字线驱动器RMAINi一样，当把行地址译码器RADDi分别配置在存储单元阵列1的行方向的2个端部上时，对于地址总线来说，也必须分别配置在存储单元阵列1的行方向的2个端部上，这对于芯片面积的缩小是不利的。
把行地址译码器RADDi仅仅配置在存储单元阵列1的行方向的2个端部之内的一方(单侧)的结果，在本例中，信号线22被配置在存储单元阵列1上边。信号线22，被用来把与第偶数个存储单元阵列块对应的行地址译码器RADD2、RADD4、…的输出信号(译码结果)RDECADS供给字线驱动器RMAIN2、RMAIN4、…。
在通常动作时，信号RDECADS传往该信号线22。因此，在通常动作时，必须使得信号线22的电位对存储单元的动作没有不好的影响。本发明提供该信号线22的电位不对存储单元的动作给予不好的影响的新颖的行地址译码器RADDi和字线驱动器RMAINi。对于这些，将在后边讲述。
电位产生电路9A，具有升压电路(预充电电路)，例如，产生在写入时使用的写入电位Vpp或传送电位Vpass。电位产生电路9A，连接到切换电路9B上。切换电路9B，具有把写入电位Vpp、传送电位Vpass、芯片内电源电位Vdd、接地电位Vss等的电位，分配给与字线WL1、…WL16对应的信号线CG1、…CG16的功能。
信号线CG1、…CG16被连接到字线驱动器RMAINi上。即，信号线CG1、…CG16经由字线驱动器RMAINi内的电位传送用晶体管HNt1、HNt2、…HNt16(后边讲述)连接到字线WL1、…WL16上。
[器件构造]…关于图6的信号线22
图7示出了图6的第奇数个存储单元块的列方向的剖面。
在第奇数个存储单元块中，由于行地址译码器RADD1、RADD3、…和字线驱动器RMAIN1、RMAIN3、…，都配置在存储单元阵列1的单侧，故把行地址译码器RADD1、RADD3、…和字线驱动器RMAIN1、RMAIN3、…连接起来的信号线，就不能配置在存储单元阵列1上边。
以下，就具体的构造进行说明。
在p型硅衬底11-1内，形成由n型阱区域11-2和p型阱区域11-3构成的双阱区域。例如，串联连接的16个存储单元M1、…M16，在p型阱11-3上边形成。各个存储单元由N沟MOS晶体管构成，而且，具有由浮置栅极电极和控制栅极电极构成的堆叠栅极构造。
选择晶体管S1、S2分别连接到串联连接的存储单元M1、…M16的2个端部上。选择晶体管S1、S2，由N沟MOS晶体管构成。例如，位线一侧的选择晶体管S1的扩散层(漏极)24，被连接到第1布线层M0内的金属布线B上，源极线一侧的选择晶体管S2的扩散层(源极)25，则被连接到第1布线层M0内的源极线SL上。
选择晶体管S1的栅极电极(选择栅极线(多晶硅))，为了降低其选择栅极线的布线电阻，被连接到第1布线层M0内的金属布线SG1上。选择栅极线(多晶硅)与金属布线SG1的接触部分，例如设置在选择栅极线与528条位线的每一交叉点处。
同样，选择晶体管S2的栅极电极(选择栅极线(多晶硅))，为了降低其选择栅极线的布线电阻，被连接到第1布线层M0内的金属布线SG2上。选择栅极线(多晶硅)与金属布线SG2的接触部分，例如设置在选择栅极线与528条位线的每一交叉点处。
在第1布线层M0上边设置的第2布线层M1内，配置位线BL。位线BL在列方向上延伸，而且，经由第1布线层M0内的金属布线B，连接到选择晶体管S1的扩散层(漏极)24上。
另外，第1和第2布线层M0、M1内的各条信号线，例如，由铝、铜和它们的合金等构成。
在存储单元M1、…M16上边，而且，在金属布线SG1、SG2之间，配置行屏蔽线(Row shield line)23。
行屏蔽线23是出于防止在写入/读出时所谓的耦合噪声，在擦除时使位线的电位充分地上升等的目的而设置的。行屏蔽线23，通常被设定为与双阱区域(单元阱)11-2、11-3的电位相同的电位。
在写入/读出时，通常，由于单元阱电位被设定为Vss，故这时，行屏蔽线23也被固定为接地电位Vss。在这种情况下，由于在位线BL和字线WL之间的电容耦合几乎不存在，故可以防止对于在位线中传送的数据的耦合噪声的产生。
此外，在写入/读出时，非被选块内的选择栅极线(金属布线)SG1、SG2，被设定为接地电位Vss。为此，选择栅极线(金属布线)SG1、SG2也具有作为写入/读出时的屏蔽线的功能。
如上所述，在写入/读出时，采用使行屏蔽线23和非被选块内的选择栅极线(金属布线)SG1、SG2分别设定为接地电位Vss的办法，来减少位线BL与字线WL之间的电容耦合，防止给在位线中传送的数据加上耦合噪声。
另一方面，在擦除时，行屏蔽线23，则被设定为擦除电位Vera(例如，约20V)。理由在于在擦除时，要使非被选块内的字线WL的电位充分地上升。
即，在擦除时，非被选块内的字线(控制栅极线)WL，处于浮置状态，在把擦除电位(例如，约20V)提供给双阱区域(单元阱)11-2、11-3时，借助于电容耦合，使得非被选块的字线WL的电位上升。
因此，在擦除时，若预先把行屏蔽线23设定为擦除电位Vera，则在使单元阱11-2、11-3的电位，例如，从接地电位Vss上升到擦除电位Vera时，就可以使非被选块内的字线WL的电位充分地上升到与擦除电位Vera同等的程度，而字线WL的电位不会影响行屏蔽线23的电位。
此外，由于非被选块内的字线WL的电位将充分地上升到与擦除电位Vera同等程度为止，故在非被选存储单元中，不会给浮置栅极电极和单元阱间的隧道氧化膜加上大的电场，因而也可以防止误擦除。
这时，假如行屏蔽线23的电位是接地电位Vss或电源电位Vcc，则字线WL的电位会使行屏蔽线23的电位(Vss或Vcc)受影响，就不能上升到与擦除电位Vera同等的程度。因此，在非被选存储单元中，将给隧道氧化膜加上大的电场，有时候会发生误擦除。
图8示出了图6中的第偶数个存储单元块的列方向的剖面。
在第偶数个存储单元块中，行地址译码器RADD2、RADD4、…被配置在存储单元阵列1的行方向的一端上，字线驱动器RMAIN2、RMAIN4、…被配置在存储单元阵列1的行方向的另一端上。因此，连接行地址译码器RADD2、RADD4、…和字线驱动器RMAIN2、RMAIN4、…的信号线22，被配置在存储单元阵列1上边。
以下，对具体的构造进行说明。
在p型硅衬底11-1内形成由n型阱区域11-2和p型阱区域11-3构成的双阱区域。例如在p型阱区域11-3上边形成串联连接的16个存储单元M1、…M16。各个存储单元都由N沟MOS晶体管构成，而且，具有由浮置栅极电极和控制栅极电极构成的堆叠栅极构造。
在串联连接的16个存储单元M1、…M16的2个端部上，分别连接选择晶体管S1、S2。选择晶体管S1、S2由N沟MOS晶体管构成。例如，位线一侧的选择晶体管的扩散层(漏极)24，连接到第1布线层M0内的金属布线B上，源极线一侧的选择晶体管S2的扩散层(源极)25则被连接到第1布线层M0内的源极线SL上。
选择晶体管S1的栅极电极(选择栅极线(多晶硅))，为了降低其选择栅极线的布线电阻，被连接到第1布线层M0内的金属布线SG1上。选择栅极线(多晶硅)与金属布线SG1的接触部分，例如设置在选择栅极线与528条位线的每一交叉点处。
同样，选择晶体管S2的栅极电极(选择栅极线(多晶硅))，为了降低其选择栅极线的布线电阻，被连接到第1布线层M0内的金属布线SG2上。选择栅极线(多晶硅)与金属布线SG2的接触部分，例如设置在选择栅极线与528条位线的每一交叉点处。
在第1布线层M0上边设置的第2布线层M1内，配置位线BL。位线BL在列方向上延伸，而且，经由第1布线层M0内的金属布线B连接到选择晶体管S1的扩散层(漏极)24上。
另外，第1和第2布线层M0、M1内的各条信号线，例如，由铝、铜和它们的合金等构成。
在存储单元M1、…M16的上边，而且，在金属布线SG1、SG2之间，配置将成为信号RDECADS的路径的信号线22。
第偶数个存储单元块的器件的特征是设置信号线22来取代第奇数个存储单元块的器件的行屏蔽线23(参看图7)。
信号线22，如在图6中说明的那样，起着使行地址译码器的输出信号RDECADS向字线驱动器传送的作用。因此，信号线22的电位不可能变成为与行屏蔽线相等。
在本发明中，提出了这样的字线控制电路的方案：根据动作模式设定最佳值而不会损伤上述的信号线22的作用，在写入/读出时可以防止所谓的耦合噪声，在擦除时，可以使非被选字线的电位充分地上升。
以下，说明本发明的字线控制电路的电路例子，然后，对在使用该电路的情况下在各个动作模式中信号线22的电位将变成为什么样子，进行说明。
[字线控制电路的电路例]
首先，对图面所附的记号定义如下。
附加有记号‘HN**’(*为数字、记号等)的MOS晶体管是例如具有约0.6V的阈值电压的高电压增强n沟MOS晶体管，将加上比电源电压Vcc还高的电压。该晶体管，在栅极电极为0V时，变成为OFF状态。
附加有记号‘IHN**’(*为数字、记号等)的MOS晶体管，是例如具有0.1V的阈值电压的高电压增强N沟MOS晶体管，将加上比电源电压Vcc还高的电压。
附加有记号‘DHN**’的MOS晶体管，是例如具有约-1V的阈值电压的高电压耗尽N沟MOS晶体管，当栅极和漏极变成为电源电位Vcc时，漏极的电位就向源极传送。此外，该晶体管，在源极和漏极为Vcc时，若使栅极变成为0V，则变成为OFF状态。
此外，附加有记号‘TN**’的MOS晶体管，例如，是具有约0.6V的阈值电压的低电压增强N沟MOS晶体管，将加上电源电压Vcc以下的电压。附加有记号‘TP**’的MOS晶体管，例如，是具有约0.6V的阈值电压的低电压增强P沟MOS晶体管。
图9示出了与第奇数个存储单元块对应地设置的行地址译码器的主要部分。
该行地址译码器RADD1，正确地说，起着块译码器的作用。即，例如，在选择第1存储单元块的时候，行地址信号AROWi、…AROWj的全体，都将变成为‘H’，输出信号RDECAD将变成为‘H’。对于行地址译码器RADD1的动作，将在后边讲述。
图10示出了与第奇数个存储单元块对应地设置的字线驱动器的主要部分。
字线驱动器RMAIN1的主要的构成要素，是高电压开关电路26和传送用MOS晶体管HN5、HN6、HNt1、…HNt16。
高电压开关电路26，具备由MOS电容器DHN4和MOS晶体管IHN1构成的第1升压部件，和由MOS电容器DHN5和MOS晶体管IHN2构成的第2升压部件。
MOS晶体管HN3的栅极，连接到MOS晶体管IHN1、IHN2的连接节点B上。在这种情况下，由于MOS晶体管HN3的栅极和源极的电位电平在维持反相的同时，与时钟信号Owc同步，各个节点A、B和TransferG1的电位逐渐地上升，故升压效率提高。
高电压开关电路26，在行地址译码器RADD1的输出信号RDECAD为 H’时，变成为动作状态。即，在输出信号RDECAD为‘H’时，NAND电路NAND1的输出信号，变成为与时钟信号Owc反相的时钟信号。NAND电路NAND1的输出信号，加到MOS电容器DHN4、DHN5的一端上。
结果，给传送用MOS晶体管HN5、HN6、HNt1、…HNt16的栅极加上升压电位，传送用MOS晶体管HN5、HN6、HNt1、…HNt16变成为ON状态。
在行地址译码器RADD1的输出信号RDECAD为‘H’时，MOS晶体管HN7、HN8变成为OFF状态。这时，信号线SGD、SGS，例如，变成为芯片内电源电位Vdd，该Vdd经由传送用MOS晶体管HN5、HN6，供给选择栅极线SG1、SG2。
此外，信号线CG1、CG2、…CG16，借助于切换电路9B(参看图1)，根据动作模式分别被设定为规定的电位。于是，信号线CG1、CG2、…CG16的电位，经由传送用MOS晶体管HNt1、…HNt16，供给字线WL1、WL2、…WL16。
图11示出了与第偶数个存储单元块对应地设置的行地址译码器的主要部分。
行地址译码器RADD2，具有与图9的行地址译码器RADD1相同的电路。即，被虚线围起来的部分的电路，与图9的行地址译码器RADD1是相同的。另外，在图11中，对于与图9相同的部分赋予同一标号。
本发明的行地址译码器RADD2的特征在于，重新设计了反相器、钟控反相器CINV3、CINV4和耗尽型高电压N沟MOS晶体管DHN6、DHN7。
钟控反相器CINV4，具有下述功能：在擦除(erase)时，使与被选中的存储单元块对应的行地址译码器的输出信号RDECADS(图8的信号线22的电位)变成为接地电位Vss，使与非被选的存储单元块对应的行地址译码器的输出信号RDECADS变成为芯片内电源电位Vdd。
MOS晶体管DHN6，与后边要讲的图12的晶体管DHN9，都具有使信号线22(参看图8)变成为浮置状态的功能。
在擦除时，在被选中的存储单元块中，信号RDECADS1，变成为‘H(Vdd)’，在非被选的存储单元块中，信号RDECADS1则变成为‘L(Vss)’。
假如，与现有技术一样，把该信号RDECADS1供往存储单元阵列上边的信号线22(参看图8)，则在非被选的存储单元块中，存储单元阵列上边的信号线22(参看图8)将变成为‘L(Vss)’。
在这种情况下，在借助于单元阱与字线的电容耦合，把擦除电位Vera提供给单元阱时，如果要想使非被选存储单元块内的字线的电位上升，则归因于作为接地电位Vss的信号线22的影响，字线的电位变得不能充分地上升。
在本发明中，由于重新设计了钟控反相器CINV4，故在擦除时，在被选中的存储单元块中，输出信号RDECADS，将变成为‘L(Vss)’，在非被选的存储单元块中，RDECADS则变成为‘H(Vdd)’。
即，在非被选的存储单元块中，存储单元阵列上边的信号线22(参看图8)，变成为‘H(Vdd)’，而且，借助于MOS晶体管DHN6和MOS晶体管DHN9(图12)的截止，变成为浮置状态。
因此，在借助于单元阱与字线的电容耦合，使非被选的存储单元块内的字线的电位上升的情况下，作为芯片内电源电位Vdd的信号线22(图8)的影响减少，字线的电位将充分地上升。
图12示出了与第偶数个存储单元块对应地设置的字线驱动器的主要部分。
在字线驱动器RMAIN2的主要的构成要素内，对于高电压开关电路26和传送用MOS晶体管HN5、HN6、HNt1、…HNt16来说，是与图10所示的字线驱动器RMAIN1一样的。即，用虚线围起来的部分的电路，与图10的行地址译码器RADD1大体上是一样的。另外，在图12中，对于与图10相同的部分，赋予同一标号。
本发明的字线驱动器RMAIN2的特征在于：重新设计了钟控反相器CINV5、CINV6、CINV7、耗尽型高电压n沟MOS晶体管DHN8、DHN9和增强型p沟MOS晶体管TP6、TP7。
钟控反相器CINV7，具有下述功能：在擦除(erase)时，在使与被选中的存储单元块对应的行地址译码器的输出信号RDECADS(图8的信号线22的电位)从接地电位Vss返回到芯片内电源电位Vdd，与非被选的存储单元块对应的行地址译码器的输出信号RDECADS从芯片内电源电位Vdd返回到接地电位Vss后，作为信号RDECADS2提供给虚线X2内的电路。
MOS晶体管DHN9和图11的晶体管DHN6，都具有使信号线22(参看图8)变成为浮置状态的功能。
如上所述，图11的行地址译码器RADD2内的反相器I4、钟控反相器CINV3、CINV4和耗尽型高电压N沟MOS晶体管DHN6、DHN7，和图12的字线驱动器RMAIN2内的钟控反相器CINV5、CINV6、CINV7，耗尽型高电压n沟MOS晶体管DHN8、DHN9和增强型P沟MOS晶体管TP6、TP7，为了实现同一目的，可以成对使用。
另外，在图9到图12中，作为电源电位，虽然给这些电路供给Vdd(比外部电源电位Vcc低的芯片内电源电位)，但也可以供给外部电源电位Vcc来取代之。
[关于信号线22的电位电平]
其次，对在各个动作模式中，信号线22(参看图8)的电位电平将变成为什么样子进行说明。另外，在这里，仅仅对信号线22的电位电平进行说明，至于包括信号线22的电位电平在内的字线控制电路的动作，将在后边讲述。
在本例中，信号线22(图8)把与第偶数个存储单元块对应的行地址译码器(图11)和字线驱动器(图12)连接起来。因此，边参看图11和图12，边对在信号线22(图8)中传送的字线驱动器选择信号RDECADS的电位电平进行说明。
行地址译码器RADD2的输出信号RDECADS的电位电平，因动作模式而异。
在擦除动作以外的动作(写入、读出、校验读出)中，分别把ROWERASE1B、ROWPROG1、ROWERASE2B、ROWERASE3n、ROWGATE，设定为电源电位Vdd(比外部电源电位Vcc低的芯片内电源电位。但也可以是外部电源电位Vcc)，分别把ROWERASE1、ROWPROG1B、ROWERASE2设定为接地电位Vss。
这时，钟控反相器CINV3、CINV5、CINV6变成为动作状态，钟控反相器CINV4、CINV7则变成为非动作状态。此外，MOS晶体管TP6，变成为OFF状态。
在被选中的存储单元块中，用虚线X1围起来的部分的输出信号RDECADS1，为‘H’，即，变成为芯片内电源电位Vdd，行地址译码器RADD2的输出信号RDECADS也为‘H’，即，也变成为芯片内电源电位Vdd。
另一方面，在非被选存储单元块中，用虚线X1围起来的部分的输出信号RDECADS1，为‘L’，即，变成为接地电位Vss，行地址译码器RADD2的输出信号RDECADS也为‘L’，即，也变成为接地电位Vss。
因此，在擦除动作以外的动作中，配置在非被选存储单元块内的存储单元阵列上边的信号线22(参看图8)变成为接地电位Vss，非被选存储单元块内的选择栅极线SG1、SG2也变成为接地电位Vss，这些信号线22、SG1、SG2，起着位线和字线间的屏蔽线的作用(与图7的行屏蔽线23相同的作用)。作为结果，可以减小在位线中传送的数据中产生的耦合噪声。
在擦除动作中，分别把ROWERASE1B、ROWPROG1、ROWERASE2B、ROWERASE3n、ROWGATE，设定为接地电位Vss，分别把ROWERASE1、ROWPROG1B、ROWERASE2设定为芯片内电源电位Vdd(也可以是外部电源电位Vcc)。
这时，钟控反相器CINV4、CINV7变成为动作状态，钟控反相器CINV3、CINV5、CINV6则变成为非动作状态。此外，MOS晶体管TP6，变成为ON状态。
在被选中的存储单元块中，用虚线X1围起来的部分的输出信号RDECADS1，为‘H’，即，变成为芯片内电源电位Vdd，行地址译码器RADD2的输出信号RDECADS为‘L’，即，变成为接地电位Vss。
另一方面，在非被选存储单元块中，用虚线X1围起来的部分的输出信号RDECADS1，为‘L’，即，变成为接地电位Vss，行地址译码器RADD2的输出信号RDECADS为‘H’，即，变成为芯片内电源电位Vdd。
此外，由于ROWGATE是接地电位Vss，故非被选存储单元块内的信号线22(参看图8)，当其电位(RDECADS的电位)变成为1～1.5V左右时，由于MOS晶体管DHN6、DHN9截止，故变成为浮置状态。
如上所述，在擦除动作中，非被选存储单元块内的存储单元阵列1上边的信号线22(参看图8)为1～1.5V，而且变成为浮置状态。即，在给单元阱提供擦除电位Vera时，信号线22(图8)的电位，由于也与字线一样，将借助于电容耦合而实现的，故信号线22(图8)不会抑制字线电位的上升。
因此，在给单元阱提供擦除电位Vera时，借助于单元阱与字线间的电容耦合，可以得到非被选存储单元块内的字线的电位变得易于上升的效果。
此外，与此相伴随，由于不会给非被选存储单元块内的存储单元的隧道氧化膜加上大的电场，故可以防止非被选存储单元块的误擦除。
然而，图11的虚线X内的熔丝器件(图9的熔丝器件也一样)，在把与该熔丝器件(行地址译码器)对应的存储单元块当作用户用的通常的存储区的情况下，则不能切断。
但是，在把与该熔丝器件(行地址译码器)对应的存储单元块当作，例如，存储器件代码的ROM BLOCK区(ROM封锁区)的情况下，就要切断该熔丝器件，使得用户可以对ROM BLOCK区，自由地进行写入/擦除。
该ROM BLOCK区具有以下的意义。
近些年来，NAND型快闪存储器，已在各种各样的电子装置的存储器中使用。但是，用来借助于电话通信存储音乐信息的存储器等，NAND型快闪存储器，常常被用做与著作权有关的数据的存储器。
于是，在NAND型快闪存储器中，为了防止不正当的复制，可以存储芯片的代号，即，存储器件代码。
该器件代码，虽然是每一个NAND型快闪存储器所固有的，如果用户想要自由地改写该器件代码，则就不可能达到器件代码的本来的目的。
为此，器件代码，在产品发货前，写入到NAND型快闪存储器的ROM BLOCK区内，使得对于ROM BLOCK区，用户不能进行写入/擦除。即，在将成为ROM BLOCK区的存储单元块中，要切断熔丝器件。
借助于此，例如，使得在想要从信息提供一侧的NAND型快闪存储器中，把音乐信息复制到信息获取一侧的NAND型快闪存储器中的情况下，就要从信息提供一侧的NAND型快闪存储器中读出器件代码，在该代码与信息获取一侧的NAND型快闪存储器的器件代码不同的情况下，就不能进行复制。
熔丝器件，在把器件代码写入到将成为ROM BLOCK区的存储单元块内后，立即切断。
这是因为，假如在不切断熔丝器件的状态下进行发货前试验，则在该试验中，器件代码会被彻底擦除的缘故。
即，在发货前实验中，为了缩短试验时间，同时选择所有的块进行写入/擦除。即，由于所有的行地址信号AROWi、…AROWj将变成为‘H’，故如果尚未切断熔丝器件，则即便是CMD ROMBA为‘L’，RDECADS1也将变成为‘H’(在图9中，RDECAD为‘H’)，就会选中成为ROM BLOCK区的存储单元块。
另一方面，在发货前试验中，即便是所有的行地址信号AROWi、…AROWj都变成为‘H’，如果熔丝器件已被切断，则由于CMD ROMBA为‘L’,RDECADS1也将变成为‘L’(在图9中，RDECAD为‘L’)，成为ROM BLOCK区的存储单元块，就不会被选中。
即便是熔丝器件已切断，也必须读出存储在ROM BLOCK区中的器件代码。
对ROM BLOCK区的数据读出，可以采用使CMD ROMBA变成为‘H’的办法实现。即，当CMD ROMBA变成为‘H’、ROMBLOCK区内的AROWi、…AROWj变成为‘H’时，就可以选中成为ROM BLOCK区的存储单元块。
此外，在切断了熔丝器件之后，也可以采用输入特殊的指令的办法，使CMD ROMBA和ROM BLOCK区内的AROWi、…AROWj变成为‘H’的办法，改写ROM BLOCK区内的数据。在这种情况下，使CMD ROMBA变成为‘H’的指令，对于一般的用户是不公开的，使得不能不正当地改写ROM BLOCK区内的数据。
另外，在本例中，虽然说明的是切断ROM BLOCK区内的熔丝的情况，但是，图9的熔丝或图11的虚线X内的熔丝，即便是在存储单元块是不合格块的情况下，也将被切断。在这种情况下，该不合格块，可以借助于冗余电路置换成备用块。
[基本动作的说明]…第3到第5特征
以下，对读出、写入、擦除，测试(老化)等的各个动作模式中的本发明的4值NAND型EEPROM(图1)的主要部分的动作，具体地说，对数据电路、整体检测电路(图5)和字线控制电路(图6、图9到图12)的动作详细地进行说明。
在进行动作的说明之前，首先，对存储单元的阈值电压和数据写入方法的一个例子进行说明。
图13示出了4值NAND单元型EEPROM的存储单元的阈值电压(Vth)的分布。
在一个存储单元内，可以存储4值数据(2位数据)。在本例中，如上所述把4值数据定为‘11’、‘10’、‘00’、‘01’。此外，4值数据(‘11’、‘10’、‘00’、‘01’)与存储单元的阈值电压之间的关系，定为图13所示的关系。
即，把‘11’定为擦除状态。擦除状态的存储单元，具有负的阈值电压Vth。此外把‘10’、‘00’、‘01’定为写入状态。写入状态的存储单元，具有正的阈值电压Vth。此外，在写入状态之内，定为‘10’状态阈值电压最低，‘01’状态阈值电压最低，‘00’状态具有‘10’状态和‘01’状态之间的阈值电压。
4值数据(2位数据)由偶数页数据和奇数页数据构成，借助于2次的写入动作向存储单元内写入。
首先，进行偶数页数据的写入。
使所有的存储单元都处于擦除状态，即，处于‘11’状态。然后，如图14所示，若进行偶数页数据的写入，则存储单元的阈值电压Vth的分布，根据偶数页数据的值(‘1’、‘0’)，被分成2个。
即，在偶数页数据为‘1’的情况下，要作成为使得不给存储单元的隧道氧化膜加上高电场，防止存储单元的阈值电压Vth的上升。结果，存储单元维持擦除状态(‘11’状态)(偶数页数据‘1’的写入)。
另一方面，在偶数页数据为‘0’的情况下，就给存储单元的隧道氧化膜加上高电场，向浮置栅极电极注入电子，使存储单元的阈值电压Vth仅仅上升规定的量。结果，存储单元变化为写入状态(‘10’状态)(偶数页数据‘0’的写入)。
然后，进行奇数页数据的写入。
奇数页数据的写入，根据从芯片的外部输入进来的写入数据(即，奇数页数据)和已经写入到存储单元中的偶数页数据进行。
即，如图15所示，在奇数页数据为‘1’的情况下，要作成为使得不给存储单元的隧道氧化膜加上高电场，防止存储单元的阈值电压Vth的上升。结果，“11”状态(擦除状态)的存储单元保持原样不变地维持‘11’状态，‘10’状态的存储单元保持原样不变地维持‘10’状态(奇数页数据‘1’的写入)。
另一方面，在奇数页数据为‘0’的情况下，就给存储单元的隧道氧化膜加上高电场，向浮置栅极电极注入电子，使存储单元的阈值电压Vth仅仅上升规定的量。结果，‘11’状态(擦除状态)的存储单元变化为‘01’状态，‘10’状态的存储单元变化为‘00’状态(奇数页数据‘0’的写入)。
即，在本例中，在偶数页数据为‘1’、奇数页数据为‘1’时，数据‘11’被写入到存储单元内，在偶数页数据为‘0’、奇数页数据为‘1’时，数据‘10’被写入到存储单元内。在偶数页数据为‘1’、奇数页数据为‘0’时，数据‘01’被写入到存储单元内，在偶数页数据为‘0’、奇数页数据为‘0’时，数据‘00’被写入到存储单元内。
如上所述，借助于二次写入动作，就可以把存储单元的阈值电压Vth的分布，分成4个(‘11’、‘10’、‘00’、‘01’)。
本发明，在奇数页数据为‘0’时的写入方法方面具有特征(第4特征)。即，在本例中，由于如图13所示那样地设定了4值数据与存储单元的阈值电压之间的关系，故作成为使得在奇数页数据为‘0’时，使‘11’状态变成为‘01’状态，使‘10’状态变成为‘00’状态。
在这里，由图15可知，在使‘11’状态变成为‘01’状态的情况下的阈值电压的变动量，当然，比使‘10’状态变成为‘00’状态的情况下的阈值电压的变化量大。即，对于进行‘00’写入的存储单元和进行‘01’写入的存储单元，由于写入脉冲可以用同一条件提供，故结果就变成为‘00’写入比‘01’写入结束的快。
在本发明(第4特征)中，就利用这一点，作成为使得省略‘00’写入后的‘00’校验读出，然后，进行‘01’校验读出，以实现写入时间的缩短(写入的高速化)(对于这一点，将在后边讲述)。
此外，由于采用了这样的写入方法，本发明在数据电路(图2)内的与校验有关的电路(例如，MOS晶体管TN1、…TN6、TN8、TN10等)方面，也有特征。
此外，在本例中，由于把4值数据与存储单元的阈值电压之间的关系设定为如图13所示的那样，故本发明在数据的读出方法方面，也具有特征(第3特征)。
另外，在现有技术(特愿平8-98627号)中，对于图13的关系，使‘00’状态与‘01’状态变成为相反。即，使‘11’状态变成为‘01’状态的情况下的阈值电压的变动量与使‘10’状态变化为‘00’状态的情况下的阈值电压的变动量大体上相同。
以下，用动作定时图，进行具体的动作说明。
1．读出动作(Read operation)
读出动作，由偶数页数据读出动作和奇数页数据读出动作构
成。
1.-1．偶数页数据的读出动作
由图13可知，‘11’状态和‘01’状态，是偶数页数据‘1’,‘10’状态和‘00’状态是偶数页数据‘0’。即，究竟是偶数页数据‘1’还是偶数页数据‘0’，可以用2次的读出动作‘READ01’、‘READ10’进行判断。
因此偶数页数据的读出动作，由2次的读出动作‘READ01’、‘READ10’构成。首先，进行‘READ01’动作，接着，进行‘READ10’动作。
1.-1.-1．‘READ01’
图16示出了‘READ01‘动作。
‘READ01’动作，是把读出电位(被选中的字线的电位)设定为Vcgr01(例如，约1.45V)，识别存储单元的数据是‘01’还是除此之外的‘11’、‘10’、‘00’的动作。
首先，在行地址译码器(图9、图11)中，RDECPB设定为‘L’。这时，RDECAD(图9)和RDECADS1(图11)都是‘L(Vss)’，所有的存储单元块都变成了非被选状态。
此后，RDECPB从‘L’变化为‘H’。这时，MOS晶体管TP4变成为OFF状态，MOS晶体管TN21变成为ON状态(图9、图11)。
此外，在被选中的存储单元块中，所有的行地址信号AROWi、…AROWj都将变成为‘H’,RDECAD(图9)和RDECADS1(图11)都变成为‘H’。在非被选的存储单元块中，由于行地址信号AROWi、…AROWj中的至少一条为‘L’，故RDECAD(图9)和RDECADS1(图11)维持‘L’。
在被选中的存储单元块内的字线驱动器(图10、图12)中，由于输入信号RDECAD、RDECADS1变成为‘H’，故借助于振荡信号(时钟信号)Owc，高电压开关电路(NMOS电荷泵电路)26动作。
因此，在被选中的存储单元块内的字线驱动器(图10、图12)中，电位VRDEC被传送至高电压开关电路26的输出节点。
例如，在第1存储单元块内的字线驱动器RMAIN1(图10)被选中的情况下，电位VRDCE(例如，约6V)就被传送至输出节点TransferG1，在第2存储单元块内的字线驱动器RMAIN2(图12)被选中的情况下，电位VRDCE(例如，约6V)就被传送至输出节点TransferG2。
结果，传送用晶体管HNt1、HNt2、…HNt16的栅极变成为VRDEC，信号线CG1、CG2、…CG16的电位，经由传送用晶体管HNt1、HNt2、…HNt16，被传送至WL1、WL2、…WL16。
此外，信号线SGD、SGS的电位，也经由传送用晶体管HN5、HN6，被传送至选择栅极线SG1、SG2。
在这里，在信号线CG1、CG2、…CG16之内，被选中的一条信号线的电位，借助于切换电路(图1)，被设定为Vcgr01(例如，约1.45V)，剩下的非被选信号线的电位，借助于切换电路(图1)，被设定为Vread(例如，约3.5V)。
此外，信号线SGD、SGS的电位，也被设定为Vread(例如，约3.5V)。
另一方面，在非被选存储单元块内的字线驱动器(图10、图12)中，电位RDECAD、RDECADS2被传送至高电压开关电路26的输出节点TransferG1、TransferG2。
即，在非被选存储单元块内的字线驱动器(图10、图12)中，输出节点TransferG1、TransferG2，都变成为接地电位Vss。
结果，传送用晶体管HNt1、HNt2、…HNt16的栅极变成为OFF状态，字线(控制栅极线)WL1、WL2、…WL16变成为浮置状态。此外，选择栅极线SG1、SG2借助于信号线SGS、SGD被接地。
对图16的动作定时详细地进行说明。
另外，连接到位线BLe上的存储单元被选，位线BLo则变成为屏蔽位线。
在行一侧(字线控制电路一侧)，首先，在时刻RCLK1,BSTON变成为‘H’。这时，在被选中的存储单元块中，Vdd(RDECAD或RDECADS2)被传送至字线驱动器内的高电压开关电路的输出节点(TransferG1或TransferG2)。
此外，由于在时刻RCLK2,BSTON变成为‘L’，在时刻RCLK3，VRDEC变成为VsgHH，故在被选中的存储单元块中，字线驱动器内的高电压开关电路的输出节点(TransferG1或TransferG2)的电位，将上升至VsgHH。
被选中的字线CG select的电位，被设定为Vcgr01(例如，约1.45V)，非被选字线CG unselect的电位和选择栅极线SG1的电位SGD，被设定为Vread(例如，约3.5V)。
另一方面，在列一侧(数据电路一侧)，在时刻RCLK2,BLPRE变成为Vdd(例如，约2.3V)。此外，在时刻RCLK3,BIASe变成为接地电位Vss,BLASo则变成为Vsghh，在时刻RCLK4，当BLSe变成为Vsghh时，位线BLe被预充电，位线BLo变成为接地电位Vss。
在正对位线BLe进行预充电中的BLCLMP的电位，由于是Vclmp(例如，约2V)，故位线BLe，在上升到约0.8V后，就变成为浮置状态。于是，在时刻RCLK7，位线BLe的预充电结束。
接着，在时刻RCLK7，当选择栅极线SG2的电位SGS被设定为Vread时，相应于被选中的存储单元的数据，位线BLe的电位降低或被维持。
即，在被选中的存储单元的数据为‘11’、‘10’、‘00’的情况下，借助于Vcgr01，该被选中的存储单元，由于变成为ON状态，故位线BLe的电荷放电，位线BLe的电位，降低到0.3V以下(被选块内的非被选的存储单元，借助于Vread，为ON状态)。
另一方面，在被选中的存储单元的数据为‘01’的情况下，由于取决于Vcgr01，该被选中的存储单元，有时候不会变成为ON状态，故位线BLe的电荷不会进行放电，位线BLe将维持预充电电位(约0.8V)。
在时刻SCLK6,SEN和LAT都变成为‘L’,SENB和LATB都变成为‘H’，锁存电路LATCH1，即，钟控反相器CINV1、CINV2变成为非动作状态(图2)。
在时刻SCLK7，当BLC变成为Vsg(约4.5V),nPRST变成为‘L’时，读出节点(DTNij)变成为Vdd。此外，在时刻SCLK8，当nPRST变成为‘H’时，读出节点将变成为浮置状态。此外，在时刻SCLK9,BLCLMP变成为Vsense(例如，约1.6V)，位线BLe的电位向读出节点传送。
这时，在存储单元的数据为‘11’、‘10’、‘00’的情况下，位线BLe的电位，由于已变成为0.3V以下，故读出节点(DTNij)的电位，将从Vdd降低到0.3V以下的电位。此外在存储单元的数据为‘01’的情况下，由于位线BLe的电位维持预充电电位(约0.8V)，故箝位用的MOS晶体管TN9(参看图2)截止，读出节点(DTNij)维持Vdd。
此后，在时刻SCLK13,SEN变成为‘H’,SENB变成为‘L’，钟控反相器CINV1变成为动作状态(图2)。
结果，在存储单元的数据为‘11’、‘10’、‘00’的情况下，钟控反相器CINV1的输出节点Nbij将变成为Vdd。在存储单元的数据为‘01’的情况下，钟控反相器CINV1的输出节点Nbij将变成为Vss。
此外，在时刻SCLK14,LAT变成为‘H’,LATB变成为‘ L’，钟控反相器CINV2变成为动作状态(图2)。即，读出数据(读出节点的数据)被锁存在锁存电路LATCH1中。
这时，在存储单元的数据为‘11’、‘10’、‘00’的情况下，输出节点Naij将变成为Vss，输出节点Nbij将变成为Vdd，在存储单元的数据为‘01’的情况下，输出节点Naij将变成为Vdd，输出节点Nbij将变成为Vss。
接着，在时刻SCLK15，当DTG1变成为Vsg(约4.5V)时，已锁存在锁存电路LATCH1中的数据，就向作为本发明的特征的DRAM单元，即，向节点CAP1ij传送。由于在节点CAP1ij上已连接有用来把数据锁存下来的电容器DLN(C1)，故读出数据被锁存在节点CAP1ij上。
借助于以上的‘READ01’动作，被锁存在DRAM单元，即，节点CAP1ij上的数据，如表1所示。
[表1]“READ01”后的CAP1ij
  “11”   “10”   “00”    “01”
CAP1ij    Vss    Vss    Vss    Vdd
即，在该阶段中，在节点CAP1ij为Vdd(‘H’)时，虽然偶数页数据显然为‘1’，但是在节点CAP1ij为Vss(‘L’)时，偶数页数据到底是‘1’还是‘0’是不清楚的。
于是，接在‘READ01’后边，要进行‘READ10’
1.-1.-2．‘READ10’
图17示出了‘READ10’动作。
‘READ10’动作，是把读出电位(被选中的字线的电位)设定为Vcgr10(例如，0V)，识别存储单元的数据是‘11’，还是除此之外的数据‘10’、‘00’、‘01’的动作。
‘READ10’动作，除去读出电位(被选中的字线的电位)的电平之外，与‘READ01’动作大体上是相同的。
首先，从时刻RCLK1到时刻RCLK6，除去被选中的字线的电位的电平之外，进行与‘READ01’动作大体上相同的动作。即，使被选中的字线的电位变成为Vcgr10，使被选块内的非被选字线的电位变成为Vread，使位线BLe进行了预充电之后，变成为浮置状态，使位线BLo变成为接地电位Vss。
然后，在时刻RCLK7，当把选择栅极线SG2的电位SGS设定为Vread后，位线BLe的电位，相应于被选中的存储单元的数据，降低或进行维持。
即，在被选中的存储单元的数据为‘11’的情况下，借助于Vcgr10，由于该被选中的存储单元将变成为ON状态，故位线BLe的电荷被放电，位线BLe的电位降低到0.3V以下)被选中的块内的非被选的存储单元，借助于Vread，是ON状态)。
另一方面，在被选中的存储单元的数据为‘10’、‘00’、‘01’的情况下，由于取决于Vcgr10，有时候该被选中的存储单元不变成ON状态，故位线BLe的电荷不会放电，位线BLe维持预充电电位(约0.8V)。
在这里，‘READ10’动作与‘READ01’动作的不同之处在于，在时刻RCLK7处，REG1变成为Vdd。
当REG1变成为Vdd时，MOS晶体管TN10(图2)变成为ON状态。此外，由于CAPCRG为Vdd,VREG和DTG2为Vss，故节点CAP2ij变成为Vss。即，与在‘READ01’读出来的数据(具体地说，是锁存在节点CAP1ij上的数据)的值对应起来，决定读出节点(DTNij)，是被短路为VREG(Vss)，还是从VREG切离开来。
例如，在锁存在节点CAP1ij上的数据为Vdd的情况下(在存储单元的数据为‘01’的情况下。参看上述表1)，由于MOS晶体管TN3(图2)变成为ON状态，故读出节点(DTNj)被短路为VREG(Vss)。结果，位线BLe的电荷被放电至VREG，位线BLe的电位，从预充电电位(约0.8V)变化为Vss。
另一方面，在锁存在节点CAP1ij上的数据为Vss的情况下(在存储单元的数据为‘11’、‘10’、‘00’的情况下。参看上述表1)，由于MOS晶体管TN3(图2)变成为OFF状态，故读出节点(DTNij)不会被短路为VREG(Vss)。结果，位线BLe的电位，将变成为与被选中的存储单元的数据对应的值，即。在‘11’的情况下，变成为0.3V以下的电位，在‘10’、‘00’的情况下，将变成为预充电电位(约0.8V)。
即，在进行了‘READ01’之后，在‘READ10’的时刻RCLK8的时刻，在被选中的存储单元的数据为‘11’、‘01’的情况下，位线BLe的电位，将变成为‘L(Vss或0.3V以下的电位)’，在被选中的存储单元的数据为‘10’、‘00’的情况下，位线BLe的电位，将变成为‘H(预充电电位)’。
然后，与‘READ01’动作一样，读出位线BLe的电位，而且被锁存到锁存电路LATCH1中。
即，在时刻SCLK6，使SEN和LAT都变成为‘L’,SENB和LATB都变成为‘H’，使锁存电路LATCH1，即，使钟控反相器CINV1、CINV2变成为非动作状态。
在时刻SCLK7，当使BLC变成为Vsg(约4.5V)，使nPRST变成为‘L’时，读出节点(DTNij)将变成为Vdd。此外，在时刻SCLK8，当nPRST变成为‘H’时，读出节点变成为浮置状态。此外，在时刻SCLK9,BLCLMP将变成为Vsense(例如，约1.6V)，位线BLe的电位，向读出节点传送。
这时，在存储单元的数据为‘11’、‘01’的情况下，由于位线BLe的电位，已变成为Vss或0.3V以下的电位，故读出节点(DTNij)的电位，从Vdd降低到Vss或0.3V以下的电位。此外，在存储单元的数据为‘10’、‘00’的情况下，由于位线BLe的电位，已维持在预充电电位(约0.8V)，故箝位用的MOS晶体管TN9(参看图2)截止，读出节点(DTNij)维持Vdd不变。
然后，在时刻SCLK13，SEN变成为‘H’，SENB变成为‘L’，钟控反相器CINV1变成为动作状态(图2)。
结果，在存储单元的数据为‘11’、‘01’的情况下，钟控反相器CINV1的输出节点Nbij将变成为Vdd。在存储单元的数据为‘10’、‘00’的情况下，钟控反相器CINV1的输出节点Nbij则变成为Vss。
此外，在时刻SCLK14,LAT变成为‘H’,LATB变成为‘L’，钟控反相器CINV2变成为动作状态(图2)。即，读出数据(读出节点的数据)被锁存到锁存电路LATCH1中。
借助于以上的动作，锁存到锁存电路LATCH1中的数据，如表2所示。
[表2]偶数页的读出数据
  “11”   “10”   “00”   “01”
  Naij    Vss     Vdd    Vdd    Vss
即，在偶数页数据为‘1’的存储单元中，锁存电路LATCH1的输出节点Naij的电位，将变成为Vss，在偶数页数据为‘0’的存储单元中，锁存电路LATCH1的输出节点Naij的电位，将变成为Vdd。
之后，采用使CSLi变成为‘H’的办法，使锁存电路LATCH1的数据(偶数页数据)向I/O线(IOj、nIOj)输出，而且向存储器芯片的外部输出。
另外，图18把上边所说的偶数页数据的读出动作的特征简洁地进行了归纳。即，在本例中，把在‘READ01’中读出来的数据锁存到存储电路(DRAM单元)中，仅仅在该数据为‘H’时(在存储单元为‘01’状态时)，才在其次的‘READ10’中，强制性地使读出节点(DTNij)变成为‘L’。
此外，在‘READ10’中，由于仅仅在存储单元为‘11’状态时，读出节点才变成为‘L’，故结果，在存储单元为‘11’、‘01’状态的时候(在偶数页数据为‘1’的时候)读出节点(DTNij)变成为‘L’，在存储单元为‘10’、‘00’状态的时候(偶数页数据为‘0’的时候)，读出节点(DTNij)则变成为‘H’。
1.-2．奇数页数据的读出动作
由图13可知，‘11’状态和‘10’状态，奇数页数据为‘1’,‘00’状态和‘01’状态，奇数页数据为‘0’。即，奇数页数据是‘1’还是‘0’，可以由1次的读出动作‘READ00’判断。
因此，奇数页数据的读出动作，仅由‘READ00’构成。
1.-2.-1．‘READ00’
图19示出了‘READ00’动作。
‘READ00’动作，是把读出电位(被选中的字线的电位)设定为Vcgr00(例如，约0.7V)识别存储单元的数据是‘11’、‘10’还是‘00’、‘01’的动作。
‘READ00’动作，除去读出电位(被选中的字线的电位)的电平外，几乎与‘READ01’动作相同。
首先，在使被选中的字线的电位变成为Vcgr00，使被选块内的非被选字线的电位变成为Vread，在预充电后，使位线BLe成为浮置状态，使位线BLo变成为接地电位Vss(BLe为选择位线，BLo为屏蔽位线)。
之后，在时刻RCLK7，当把选择栅极线SG2的电位SGS设定为Vread时，位线BLe的电位，将相应于被选中的存储单元的数据进行降低或维持。
即，在被选中的存储单元的数据为‘11’、‘10’的情况下，借助于Vcgr00，由于该被选中的存储单元将变成为ON状态，故位线BLe的电荷被放电，位线BLe的电位降低到0.3V以下(被选中的块内的非被选的存储单元，归因于Vread，是ON状态)。
另一方面，在被选中的存储单元的数据为‘00’、‘01’的情况下，由于取决于Vcgr00，有时候该被选中的存储单元不变成ON状态，故位线BLe的电荷不会放电，位线BLe维持预充电电位(约0.8V)。
之后，与‘READ01’动作一样，读出位线BLe的电位，而且，被锁存到锁存电路LATCH1中。
即，在时刻SCLK6，使SEN和LAT都变成为‘L’，使SENB和LATB都变成为‘H’，使锁存电路LATCH1，即，钟控反相器CINV1、CINV2变成为非动作状态。
在时刻SCLK7，当使BLC变成为Vsg(约4.5V)，使nPRST变成为‘L’时，读出节点(DTNij)将变成为Vdd。此外，在时刻SCLK8，当nPRST变成为‘H’时，读出节点变成为浮置状态。此外，在时刻SCLK9,BLCLMP将变成为Vsense(例如，约1.6V)，位线BLe的电位，向读出节点传送。
这时，在存储单元的数据为‘11’、‘10’的情况下，由于位线BLe的电位，已变成为0.3V以下的电位，故读出节点(DTNjj)的电位，从Vdd降低到0.3V以下的电位。此外，在存储单元的数据为‘00’、‘01’的情况下，由于位线BLe的电位，已维持在预充电电位(约0.8V),故箝位用的MOS晶体管TN9(参看图2)截止，读出节点(DTNij)维持Vdd不变。
然后，在时刻SCLK13,SEN变成为‘H’,SENB变成为‘L’，钟控反相器CINV1变成为动作状态(图2)。
结果，在存储单元的数据为‘11’、‘10’的情况下，钟控反相器CINV1的输出节点Nbij将变成为Vdd。在存储单元的数据为‘00’、‘01’的情况下，钟控反相器CINV1的输出节点Nbij则变成为Vss。
此外，在时刻SCLK14,LAT变成为‘H’,LATB变成为‘L’，钟控反相器CINV2变成为动作状态(图2)。即，读出数据(读出节点的数据)被锁存到锁存电路LATCH1中。
借助于以上“READ00”的动作，锁存到锁存电路LATCH1中的数据，如表3所示。
[表3]奇数页的读出数据
  “11”   “10”   “00”   “01”
  Naij    Vss    Vss    Vdd    Vdd
即，在奇数页数据为‘1’的存储单元中，锁存电路LATCH1的输出节点Naij的电位，将变成为Vss，在奇数页数据为‘0’的存储单元中，锁存电路LATCH1的输出节点Naij的电位，将变成为Vdd。
之后，采用使CSLi变成为‘H’的办法，使锁存电路LATCH1的数据(奇数页数据)向I/O线(IOj、nIOj)输出，而且向存储器芯片的外部输出。
另外，在图20中，把上边所说的奇数页数据的读出动作的特征简洁地进行了归纳。即，在本例中，使在‘READ00’中读出来的数据不加任何改动地变成为奇数页数据。因此，在奇数页数据的读出动作中，例如，仅仅使用锁存电路(SRAM单元)LATCH1，不使用DRAM单元。
2．写入动作(Program operation)
写入动作，就如在图14和图15中对其概要进行说明的那样，由2次的写入动作，即由偶数页数据的写入动作和奇数页数据的写入动作构成。
2.-1．偶数页数据的写入动作
首先，对偶数页数据的写入动作的概要(动作流程)进行说明。然后，对具体的电路动作(动作定时)进行说明。
图21示出了偶数页数据的写入动作的概要。
首先，向芯片内输入例如‘80(16进制数)’指令。然后，向芯片内输入地址信号，接着，向芯片内输入偶数页数据，该写入数据，经由芯片内部的I/O线IOj、nIOj从芯片外部输入至数据电路内的锁存电路LATCH1(图2)中(步骤ST1～步骤ST2)。
其次，例如，向芯片内输入指令‘10(16进制数)’。于是，就给存储单元的字线加上写入脉冲(步骤ST3～步骤ST4)。
在这里，在本例中，为了缩短写入时间(写入的高速化)，采用这样的顺序(并行处理)：采用与加第n次的写入脉冲(步骤ST4)的同时，加上第n-1次的写入脉冲的办法，进行‘10’写入是否已充分地进行的检测。
但是，如以下所示，作为实现写入时间的缩短(写入的高速化)的另外的手段，在本例中，采用这样的顺序：在使写入电位(写入脉冲的大小)逐渐上升的同时，在写入动作的当初，不进行‘10’校验读出。
因此，在本例中，在不进行‘10’校验读出的情况下，也要进行写入是否已充分地进行的检测(步骤ST5)。
在把写入脉冲加到字线上的次数小于规定的次数(例如，9次)的情况下，就省略‘10’校验读出，继续加写入脉冲(步骤ST6)。这是因为采用在写入动作的当初省略校验读出的办法，可以实现写入的高速化的缘故。
另外，所谓‘10’校验读出(VERIFY10)，指的是在对于要进行‘10’写入的存储单元，检验数据‘10’是否已不多不少地写入的校验中，为了进行该检验，用校验读出电位Vcgv10(图13)读出存储单元的数据。
在本例中，在把写入电位(写入脉冲的电平)设定为初始值之后才开始加写入脉冲，之后，每当加写入脉冲时就使加到字线上的写入电位每一次上升规定值(例如，约0.2V)地逐渐上升。
例如，采用使写入电位每次上升0.2V的办法，理想地说，就可以使‘10’写入状态的存储单元的阈值电压分布的幅度，变成为约0.2V左右。在实际的动作中，归因于在校验读出中产生的所谓阵列噪声，‘10’写入状态的存储单元的阈值电压分布的幅度，将变成为约0.4V左右。
另外，在图13中，把写入状态(‘10’、‘00’、‘01’)的存储单元的阈值电压分布的幅度为0.4V左右作为前提。
在从写入动作的开始到例如加第9次的写入脉冲为止的期间内，写入电位被设定得充分地低，不会进行对于进行‘10’写入的存储单元的过剩的写入(阈值电压超过了Vcgr00那样的写入)。
如上所述，之所以当初给字线加上具有低的写入电位的脉冲，每加一次脉冲，就使写入电位逐渐地上升，是因为要每次给浮置栅极电极注入少许电子，最后使规定量的电子存储在浮置栅极电极中的缘故。
在这种情况下，例如，与用一次的写入脉冲一次地向浮置栅极电极注入规定量的电子的情况比，由于借助于一次的写入脉冲而加到存储单元的隧道氧化膜的电场低，故将提高隧道氧化膜的可靠性。
此外，使写入电位(写入脉冲的电平)从低的值向高的值逐渐上升。即，因为在使写入电位逐渐地上升的情况下，与把当初的写入电位设定为高的值后再使该写入电位逐渐地下降的情况比，从经验上说，可以使存储单元的阈值电压分布的幅度变窄的缘故
在对字线的写入脉冲的施加次数例如大于10次的情况下，对于进行‘10’写入的存储单元来说，为了校验数据‘10’是否已不多不少地写入，可以在给字线加上了写入脉冲之后，再进行‘10’校验读出(步骤ST6～ST7)。
此外，借助于‘10’校验读出从存储单元中读出来的数据，是表示‘10’写入是否已充分地进行的数据，该数据存储在数据电路内的锁存电路LATCH1中。
之后，与把其次的写入脉冲加到字线上的动作(步骤ST4)并行，根据锁存电路LATCH1的数据，执行检验由上一次的写入脉冲进行的‘10’写入是否已充分地进行的动作(写入圆满完成检测)(步骤ST5)。
具体地说，在偶数页数据的写入动作中，如图14所示，存在着‘11’写入和‘10’写入。所谓‘11’写入，意味着维持擦除状态(‘11’)，而‘10’写入，意味着借助于写入脉冲使阈值电压上升，使‘11’状态变成为‘10’状态。
在对于所有的被选中的存储单元(列)来说已充分地写入了规定的数据‘11’、‘10’的情况下(实际上是在已把数据‘10’充分地写入到成为‘10’写入对象的所有的存储单元中的情况下)，就结束偶数页数据的写入。
在对于至少一个被选中的存储单元(列)来说，没有充分地写入‘11’、‘10’的情况下(实际上，是没有把数据‘10’充分地写入到成为‘10’写入对象的所有的存储单元中的情况下)就要继续进行‘10‘校验读出和继续加写入脉冲。
另外，一般地说，对于那些写入充分的存储单元来说，要作成为使得以后不再给隧道氧化膜加高电场，而仅仅对那些写入不充分的存储单元才继续给隧道氧化膜加高电场(再次写入)，以防止给写入特性良好的存储单元进行过剩的写入。
然而，在本例中，虽然使对写入的充分/不充分进行检测的动作(写入圆满完成检测)与把写入脉冲加到字线上的动作并行地进行，但是，也可以在‘10’校验读出之后，立即进行写入圆满完成检测，然后，在写入圆满完成检测的结果不充分的情况下，再次加上写入脉冲。
偶数页数据的写入概要，就象上边所说的那样。
如上所述，偶数页数据的写入动作，由加写入脉冲、‘10’校验读出(VERIFY10)和写入圆满完成检测(写入是否已充分地进行的检测)构成。
以下，按照顺序对这3个动作详细地进行说明。
2.-1.-1．加写入脉冲
图22示出了与加写入脉冲有关的动作定时。
在数据电路(列)一侧，首先，在进行‘10’写入的情况下(在把偶数页数据‘0’写入到存储单元中去的情况下)从芯片外部向锁存电路LATCH1(图2)输入写入数据，把‘L’锁存到锁存电路LATCH1的节点Naij上。
此外，在进行‘11’写入的情况下(在把偶数页数据‘1’写入到存储单元中去的情况下)从芯片外部向锁存电路LATCH1(图2)输入写入数据，把‘H’锁存到锁存电路LATCH1的节点Naij上。
另一方面，在字线控制电路(行)一侧，首先，在行地址译码器(图9、图11)中，把RDECPB设定为‘L’。这时，RDECAD(图9)和RDECADS1(图11)，都是‘L(Vss)’，所有的存储单元块都变成为非被选状态。
然后，RDECPB从‘L’变化为‘H’。这时，MOS晶体管TP4变成为OFF状态，MOS晶体管TN21变成为ON状态(图9、图11)。
此外，在被选中的存储单元块中，所有的行地址信号AROWi、…AROWj都变成为‘H’,RDECAD(图9)和RDECADS1(图11)，都变成为‘H’。在非被选存储单元块中，由于行地址信号AROWi、…AROWj中的至少一个为‘L’，故RDECAD(图9)和RDECADS1(图11)，维持‘L’不变。
在被选中的存储单元块内的字线驱动器(图10、图12)中，由于输入信号RDECAD、RDECADS1变成为‘H’，故借助于振荡信号(时钟信号)Owe，高电压开关电路(NMOS电荷泵电路)26动作。
因此，在被选中的存储单元块内的字线驱动器(图10、图12)中，根据电位VRDEC生成的升压电位VpgmH(比写入电位高约2V的高电位)被传送至高电压开关电路26的输出节点。
例如，在第1存储单元块内的字线驱动器RMAIN1(图10)被选中的情况下，电位VpgmH(例如，约18到22V)就被传送至输出节点TransferG1，在第2存储单元块内的字线驱动器RMAIN2(图12)被选中的情况下，电位VpgmH被传送至输出节点TransferG2。
结果，传送用晶体管HNt1、HNt2、…HNt16的栅极变成为充分地高的电位，信号线CG1、CG2、…CG16的电位，所谓无阈值降落地经由传送用晶体管HNt1、HNt2、…HNt16，被传送至字线(控制栅极线)WL1、WL2、…WL16。
此外，信号线SGD、SGS的电位，也经由传送用晶体管HN5、HN6，被传送至选择栅极线SG1、SG2。
在这里，在信号线CG1,CG2、…CG16之内，被选中的一条信号线的电位，借助于切换电路(图1)，被设定为Vpgm(例如，约16到20V)，剩下的非被选信号线的电位，借助于切换电路(图1)，被设定为Vpass(例如，约10V)。
此外，信号线SGD的电位，也被设定为Vdd,SGS的电位，被设定为Vss。
另一方面，在非被选存储单元块内的字线驱动器(图10、图12)中，电位RDECAD、RDECADS2被传送至高电压开关电路26的输出节点TransferG1、TransferG2。
即，在非被选存储单元块内的字线驱动器(图10、图12)中，输出节点TransferG1、TransferG2，都变成为接地电位Vss。
结果，传送用晶体管HNt1、HNt2、…HNt16变成为OFF状态，字线(控制栅极线)WL1、WL2、…WL16变成为浮置状态。此外，选择栅极线SG1、SG2借助于信号线SGD、SGS被接地。
对图22的动作定时，详细地进行说明。
另外，在本例中，对连接到位线BLe上的存储单元进行选择的例子进行说明。
在行一侧(字线控制电路一侧)，首先，在时刻PCLK1,BSTON变成为‘H’。这时，在被选中的存储单元块中，Vdd(RDECAD或RDECADS2)被传送至字线驱动器内的高电压开关电路的输出节点(TransferG1或TransferG2)。
此外，由于在时刻PCLK3,BSTON变成为‘L’，在时刻PCLK4,VRDEC变成为VpgmH，故在被选中的存储单元块中，字线驱动器内的高电压开关电路的输出节点(TransferG1或TransferG2)的电位，将上升至VpgmH。
另一方面，在列一侧(数据电路一侧)，在时刻PCLK1,BLC和BLCLMP分别变成为Vsg(例如，约6V)。在时刻PCLK4,BLSe变成为VsgHH。结果，锁存电路LATCH1与位线BLe电连，锁存电路LATCH1的数据被传送至位线BLe。
例如，从锁存电路LATCH1向把要进行‘10’写入的存储单元连接起来的位线(被选位线)BLe，传送Vss(锁存电路的节点Naij为Vss)。此外，从锁存电路LATCH1，向把进行‘11’写入(维持擦除状态)的存储单元连接起来的位线(被选位线)BLe传送Vdd(锁存电路的节点Naij为Vdd)。
另外，非被选位线BLo的电位，被设定为Vdd。即，BLSo永远被设定为Vss，在时刻PCLK4，由于BIASo变成为VsgHH,BLCRL变成为Vdd，故从BLCRL向位线BLo传送Vdd。
然后，在位线BLe、BLo的充电结束后，在时刻PCLK5，非被选字线CG unselect被设定为Vpass(例如，约10V)。此外，在时刻PCLK6，被选中的字线CG select被设定为Vpgmm(例如，约16到20V)。
把进行‘10’写入的存储单元连接起来的被选位线BLe，由于是Vss，故其存储单元的沟道电位也是Vss。因此，在进行‘10’写入的存储单元中，在沟道和控制栅极电极(被选中的字线)之间加上高电场，从沟道向浮置栅极电极注入电子。
把进行‘11’写入的存储单元连接起来的非被选位线BLe，由于是Vdd，故其选择栅极线SG1也是Vdd。即，连接在进行‘11’写入的存储单元和位线之间的选择晶体管截止。
因此，在非被选的字线的电位变成为Vpass，被选中的字线的电位变成为Vpgm后，借助于进行‘11’写入的存储单元的沟道和字线之间的电容耦合，进行‘11’写入的存储单元的沟道电位，将上升到8V左右。
结果，在进行‘11’写入的存储单元中，在沟道和控制栅极电极(被选中的字线)之间不加高电场，不从沟道向浮置栅极电极注入电子(‘10’写入被禁止。即，维持擦除状态)。
然而，位线BLo的电位为Vdd。因此，当选择栅极线SG1变成为Vdd时，连接到位线BLo上的选择晶体管截止。即，在连接到位线BLo上的非被选存储单元中，沟道电位上升，‘10’写入被禁止。
另外，在从时刻PCLK6到CCLK10/PRCV1为止的期间内，把写入脉冲加到被选中的字线上。
接着，在时刻PRCV1，使被选中的字线的电荷放电，使被选中的字线的电位，从Vpgm变成为Vss。此外，在时刻PRCV2，非被选字线的电荷放电，使非被选字线从传送电位Vpass变成为Vss。然后，在时刻PRCV3，使位线BLe、BLo的电荷放电。
另外，图23示出了加写入脉冲时的情况。即，在偶数页数据为‘0’时，使接地电位Vss(‘L’)向写入单元的沟道传送，在偶数页数据为‘1’时，写入单元的沟道为Vdd-Vth，变成为浮置状态。
2.-1.-2．‘VERIFY10’
图24示出了‘10’校验读出的动作定时。
在‘10’校验读出(VERIFY10)中，在使位线进行了预充电后，使被选中的字线变成为Vcgv10(例如，约0.15V)，检测位线的电位变化，读出存储单元的数据。
在这里，由于在锁存电路LATCH1(图2)中已经锁存有写入数据，故在校验读出中，必须使得读出数据不与写入数据进行冲突。
于是，在正在进行对位线的预充电或放电(单元数据的读出)期间内，要把已经存储在锁存电路LATCH1中的写入数据传送至节点CAP2ij，而且进行暂时存储。
具体地说，情况如下。
首先，在时刻RCLK1，把CAPCRG和VREG分别设定为Vdd，在时刻RCLK4，把BOOT设定为Vss。在时刻RCLK5，当VREG变成为Vss时，节点CAP2ij被复位为Vss。另外，这期间，DTG2已变成为Vss。
在时刻RCLK9/SCLK1,CAPCRG变成为Vss，节点CAP2ij变成为浮置状态。之后，在时刻示出了SCLK2,DTG2变成为Vsg(例如，约4.5V)，被锁存在锁存电路LATCH1中的写入数据，经由MOS晶体管TN2，被传送至节点CAP2ij，且进行暂时存储。
即，在偶数页的写入数据为‘0’的情况下(进行‘10’写入的情况下)，由于锁存电路LATCH1的节点Naij为‘L’，故节点CAP2ij将变成为Vss。
此外，在偶数页的写入数据为‘1’的情况下(进行‘11’写入的情况下)，由于锁存电路LATCH1的节点Naij为‘H’，故节点CAP2ij将变成为Vdd。
之后，在时刻SCLK3,DTG2变成为Vdd，在时刻SCLK4,BOOT变成为Vdd。
这时，在偶数页的写入数据为‘0’的情况下(在进行‘10’写入的情况下)，节点CAP2ij保持Vss的原样不变。此外，在偶数页的写入数据为‘1’的情况下(在进行‘11’写入的情况下)，节点CAP2ij的电位，由于借助于电容器DLN(C2)被升压，故从Vdd(例如，约2.3V)上升到约3.5V左右。
之后，在时刻SCLK5,DGT2变成为Vss，节点CAP2ij与锁存电路LATCH1电切断。
另一方面，存储单元的数据，经与通常的读出动作(READ10)一样地操作，被读出到位线BLe上。
即，在进行了位线BLe的预充电等之后，在时刻RCLK7,SGS变成为Vread，位线BLe的电位，相应于存储单元的数据进行变化。
例如，在进行‘11’写入的被选存储单元(偶数页的写入数据为‘1’的被选存储单元)中，借助于Vcgv10，由于该被选存储单元变成为ON状态，故位线BLe的电荷进行放电，位线BLe变成为0.3V以下的电位。
此外，在进行‘10’写入的被选存储单元(偶数页的写入数据为‘0’的被选存储单元)中，在‘10’写入不充分的情况下，借助于Vcgv10，由于该被选存储单元变成为ON状态，故位线BLe的电荷放电，位线BLe变成为0.3V以下的电位。
此外，在进行‘10’写入的被选存储单元(偶数页的写入数据为‘0’的被选存储单元)中，在‘10’写入充分的情况下，借助于Vcgv10，由于该被选存储单元变成为OFF状态，故位线BLe的电荷不放电，位线BLe维持0.8V不变。
之后，在时刻SCLK6,SEN和LAT都变成为‘L’,SENB和LATB都变成为‘H’，使数据电路内的锁存电路LATCH1，即，使钟控反相器CINV1、CINV2变成为非动作状态。
另外，这时，写入数据已经被传送至节点CAP2ij，而且，在时刻SCLK5这暂时刻，节点CAP2ij已经和锁存电路LATCH1电切断。
在时刻SCLK7，采用使BLC变成为Vsg(例如，约4.5V)，使nPRST变成为‘L’的办法，使读出节点(DTNij)充电，使读出节点变成为Vdd(Naij也变成为Vdd)。此外，在时刻SCLK8，当nPRST变成为Vdd时，读出节点(DTNij)变成为浮置状态。
在时刻SCLK9,BLCLMP将变成为Vsense(例如，约1.6V)，已读出到位线BLe上的存储单元的数据，被传送至读出节点(DTNij)。
即，对于那些进行‘11’写入的被选存储单元(偶数页的写入数据为‘1’的被选存储单元)，和进行‘10’写入的被选存储单元(偶数页的写入数据为‘0’的被选存储单元)之内写入不充分的存储单元来说，由于位线BLe已经变成为0.3V以下的电位，故读出节点(DTNij)也将降低到0.3V以下的电位。
对于那些进行‘10’写入的被选存储单元(偶数页的写入数据为‘0’的被选存储单元)之内，已充分地进行了写入的存储单元来说，由于位线BLe的电位已维持在0.8V的电位，故箝位用的MOS晶体管TN9截止，读出节点(DTNij)将维持Vdd不变。
在时刻SCLK10，读出节点(DTNij)的电位，变成为表4所示。[表4]
“VERIFY10”中的读出节点(DTNij·Naij)
之后，与通常的读出动作(READ10)不一样，在‘10’的校验读出中，在时刻SCLK11,REG2变成为Vsg,MOS晶体管TN6变成为ON状态。
在进行‘11’写入的情况下(在偶数页的写入数据为‘1’的情况下)，由于在节点CAP2ij上已经锁存有‘H’，故MOS晶体管TN1为ON状态。即，COMi(已被设定为Vdd)和读出节点(DTNij)短路，结果，读出节点(DTNij)变成为Vdd。
在进行‘10’写入的情况下(在偶数页的写入数据为‘0’的情况下)，由于在节点CAP2ij上已经锁存有‘L’，故MOS晶体管TN1为OFF状态。即，由于COMi(已被设定为Vdd)和读出节点(DTNij)已经电切断，故读出节点(DTNij)的电位不会变化。
因此，在时刻SCLK12处的读出节点(DTNij)的电位，就变成为如上述表4那样。
之后，在时刻SCLK13,SEN变成为Vdd,SENB变成为Vss，钟控反相器CINV1变成为动作状态，对读出节点(DTNij)的电位进行读出。
如上述表4所示，在‘11’写入的情况和‘10’写入充分的情况下，读出节点(DTNij)，由于分别为‘H’，故钟控反相器CINV1的输出节点Nbij将变成为Vss。此外，在‘10’写入不充分的情况下，由于读出节点(DTNij)为‘L’，故钟控反相器CINV1的输出节点Nbij将变成为Vdd。
此后，在时刻SCLK14,LAT变成为Vdd,LATB变成为Vss，读出数据被锁存到锁存电路LATCH1中。
即，在‘11’写入的情况下和‘10’写入充分的情况下，节点Naij将变成为Vdd，节点Nbjj将变成为Vss。在‘10’写入不充分的情况下，节点Naij将变成为Vss，节点Nbij则变成为Vdd。
在‘10’校验读出已结束的时刻的锁存电路LATCH1的数据，变成为表5所示的那样。
[表5]
“VERIFY10”后的锁存电路LATCH1的数据
Figure A0013130200741
另外，该锁存电路LATCH1的数据，作为新的写入数据(偶数页数据)，以后可以被使用。即，在‘VERIFY10’中，被锁存到节点CAP2ij上的数据，在后边讲述的写入圆满完成检测中，将彻底被消掉。
通过这么处理，在写入数据(偶数页数据)为‘0’(即，为‘L’)时，执行写入(‘10’的写入)的同时，当写入变得充分后，就使写入数据从‘0’(‘L’)变化为‘1’(‘H’)，使得从此往后可以进行写入(‘10’的写入)。
然而，在上述的‘10’校验读出中，在时刻SCLK4，使BOOT从Vss变成为Vdd，使‘11’写入的情况下的节点CAP2ij的电位升压到大约4V的理由在于：在时刻SCLK11，在已使REG2变成为Vsg时，无N沟MOS晶体管TN1的阈值电压那么大的量的阈值降落，把读出节点(DTNij)设定为Vdd。
假如‘11’写入的情况下的节点CAP2ij的电位为Vdd(例如，约2.3V)，则在时刻SCLK11，读出节点(DTNij)将不会上升到1.5V左右。
在逻辑动作上，虽然人们认为可以把读出节点的1.5V识别为‘H’，但在这种情况下，在读出时(SCLK13)，在钟控反相器CINV1中，存在着流动连续电流的问题。由于数据电路在芯片内有4000个或8000个或16000个，故若假定在所有的数据电路的钟控反相器CINV1中都流动连续电流，则整个芯片合计起来，就会流动100mA的大电流。
结果，将产生使芯片内电源电位Vdd下降或大幅度地增加消耗电流的问题。
假如象本例那样，预先使‘11’写入的情况下的节点CAP2ij的电位升压到4V左右，则可以使读出节点(DTNij)充电，而无MOS晶体管TN1中的阈值降落，因而可以防止上边所说的那样的电源电位Vdd的下降或消耗电流的增大。
另外，图25对‘10’校验读出时的样子进行了归纳整理。即，在把存储在锁存电路LATCH1中的写入数据传送到DRAM单元中之后，再把读出数据传送至读出节点(DTNij)。
这时，如果锁存在DRAM单元中的数据为‘H’，即，表示‘11’写入或‘10’写入是充分的，则读出节点(DTNij)将变成为‘H’而与读出数据无关。
即，仅仅在锁存在DRAM单元的数据为‘L’，即，表示‘10’写入不充分时，才把与存储单元的状态对应的数据向读出节点(DTNij)传送。
例如，在存储单元的状态没有达到‘10’状态的情况下(‘10’不充分的情况下)，读出节点(DTNij)将变成为‘L’，在存储单元的状态已达到了‘10’状态的情况下(‘10’充分的情况下)读出节点(DTNij)将变成为‘H’。
接着，把读出节点(DTNij)的数据，锁存到锁存电路LATCH1中。
另外，以后，根据锁存在锁存电路LATCH1中的数据，进行其次的写入脉冲的施加和其次的‘10’校验读出。
2.-1.-3．‘写入圆满完成检测’
在‘VERIFY10’之后，对所有的进行‘10’写入存储单元都要进行‘10’写入是否已不多不少地进行的检测的‘写入圆满完成检测’动作。该检测根据借助于‘VERIFY10’锁存在锁存电路LATCH1中的数据(参看图5)进行。这样，在‘10’写入不充分的情况下，就执行重新写入(加写入脉冲)，在‘10’写入充分的情况下，写入(加写入脉冲)结束。
图26示出了‘写入圆满完成检测’的动作定时。
在该‘写入圆满完成检测’中，可以使用图5的整体检测电路。
另外，如在图19的动作的概要中所说明的那样，在结束了‘VERIFY10’之后，就立即进行其次的‘加写入脉冲’，‘写入圆满完成检测’与该‘加写入脉冲’可以并行地执行。
因此，时刻PCLK7/CCLK1与图22的时刻PCLK7/CCLK1是一样的。
此外，在偶数页数据的写入动作中的‘写入圆满完成检测’中，图26的时刻CCLK5将变成为时刻CCLK9。即，执行时刻CCLK5之前的动作，从CCLK5到CCLK9的动作，可以省略。
另外，从时刻CCLK5到CCLK9的动作，可以在后边讲述的奇数页数据的写入动作的‘写入圆满完成检测’中执行。
首先，在时刻CCLK1,CAPCRG变成为Vsg,VREG变成为Vdd，节点CAP2ij被充电，节点CAP2ij的电位变成为Vdd(DTG2变成为Vss)。
这时，在‘VERIFY10’中被锁存在节点CAP2ij上的数据(偶数页数据)消灭净尽。但是，在‘VERIFY10’中，由于新的写入数据已经锁存在锁存电路LATCH1中，故写入数据不会完全消失。
即，在写入数据(偶数页数据)为‘0’(即，‘L’)时，虽然执行写入(‘10’写入)，但如果写入是充分的，则写入数据就从‘0’变化为‘1’，使得从此往后不进行写入(‘10’写入)。
之后，在时刻CCLK2(DCLK1)，当COMHn(图5)从Vss变成为Vdd,NCOML(图5)从Vdd变成为Vss后，COMi1和COMi2,分别变成为Vdd，且变成为浮置状态，NCOM则变成为Vss，且变成为浮置状态。
在时刻DCLK2，例如，REG2-0变成为Vdd。这时，在图5中，第1和第5数据电路被选中，第1数据电路内的REG2和第5数据电路内REG2分别变成为Vdd。
在第1和第5数据电路双方中，在锁存电路LATCH1的节点Naij的数据为Vdd的情况下(参看图5)，即在‘11’写入(写入非被选)或‘10’写入不充分的情况下，由于读出节点DTNij维持Vdd不变，故MOS晶体管TN6(图2)将变成为OFF状态，COMi1或COMi2则保持Vdd。因此，NCOM维持Vss不变。
另一方面，在第1和第5数据电路的至少一方中，锁存电路LATCH1的节点Naij的数据为Vss的情况下(参看表5)，即，在‘10’写入不充分的情况下，由于读出节点DTNij维持Vss不变，故MOS晶体管TN6(图2)将变成为ON状态，COMi1或COMi2从Vdd变化为Vss。因此。NCOM从Vss变化为Vdd。
同样，按照顺序，REG2-1、REG2-2、REG2-3变成为Vdd。即，在REG2-1为Vdd时，第2和第6数据电路被选，在REG2-2为Vdd时，第3和第7数据电路被选，在REG2-3为Vdd时，第4和第8数据电路被选，在每一数据电路中，都要检测锁存电路LATCH1的状态，即，检测‘10’写入的充分/不充分。
结果，当从第1到第8数据电路全体，输出表明‘11’写入(写入非被选)或‘10’写入充分的数据时，在时刻CCLK3,NCOM变成为Vss。此外哪怕是从第1到第8数据电路的至少一个，输出表示‘10’写入不充分的数据时，在CCLK3的那暂时刻，NCOM变成为Vdd。
此外，把所有的列都并联地连接到FLAG节点(图5)上。因此，预先把FLAG节点设定为Vdd而且设定为浮置状态，然后，在时刻CCLK3，把COLPRE设定为Vdd，使MOS晶体管TN17(图5)变成为ON状态。
这时，在从与所有的列对应的所有的数据电路，输出表明‘11’写入(写入非被选)或‘10’写入充分的数据的情况下，由于NCOM为Vss，故MOS晶体管TN16(图5)变成为OFF状态。因此，FLAG节点维持Vdd。
此外，在从与所有的列对应的所有的数据电路的至少一个，输出表明‘10’写入不充分的数据的情况下，由于NCOM为Vdd，故MOS晶体管TN16(图5)变成为ON状态。因此，FLAG节点，从Vdd变化为Vss。
如上所述，仅仅在所有的列中不存在‘10’写入不充分的存储单元的情况下，FLAG节点才保持Vdd，在至少一个列中，存在着‘10’写入不充分的存储单元的情况下，FLAG节点，就将变成为Vss。
因此，检测该FLAG节点的电平，在FLAG节点为Vdd的情况下，即，在不存在‘10’写入不充分的列(存储单元)的情况下，就结束偶数页数据的写入。此外，在FLAG节点为Vss的情况下，即，在至少存在着一个‘10’写入不充分的列(存储单元)的情况下，就再次进行‘10’校验读出，然后，与加写入脉冲并行地进行‘写入圆满完成检测’。
另外，由于存在着不合格存储单元，故在已用冗余电路置换为备用单元的不合格列(设置换的单位为8列)中，图5的整体检测电路10的熔丝器件被切断。因此，由于该不合格列的缘故，故FLAG节点不会变成为Vss。
图27简洁地示出了写入圆满完成检测的样子。即，在锁存电路LATCH1中已锁存有因‘10’校验读出而从存储单元读出来的数据。因此，采用把该锁存电路LATCH1的数据传送往读出节点(DTNij)，检测COMi的电位的变化的办法，就可以检测对于所有的存储单元是否‘10’写入已结束。
2.-2．奇数页数据的写入动作
首先，对奇数页数据的写入动作的概要进行说明，然后，对具体的电路动作(动作定时)进行说明。
图28示出了奇数页数据的写入动作的概要。
在进行奇数页数据的写入之前，由于上述那样的偶数页数据的写入已经结束，故存储单元的状态，处于‘11’状态或‘10’状态。
首先，例如向芯片内输入‘80(16进制数)’指令。然后，向芯片内输入地址信号，接着，向芯片内输入奇数页写入数据，该写入数据，经由芯片内部的I/O线IOj、nIOj从芯片外部输入至数据电路内的锁存电路LATCH1(图2)中(步骤ST1～步骤ST2)。
其次，例如，向芯片内输入指令‘10(16进制数)’。于是，首先，读出已存储在存储单元中的偶数页数据(Internal Data Load，内部数据装入)。然后，根据从芯片外部输入进来的奇数页数据(写入数据)，执行加写入脉冲(步骤ST3～步骤ST5)。
在这里，在本例中，为了缩短写入时间(写入的高速化)，采用这样的顺序(步骤ST5到步骤ST7)：采用与加第n次的写入脉冲(步骤ST5)的同时，加上第n-1次的写入脉冲的办法，进行‘00’写入和‘01’写入是否已充分地进行的检测(并行处理)。
但是，如以下所示，作为实现写入时间的缩短(写入的高速化)的另外的手段，在本例中，采用这样的顺序：在使写入电位(写入脉冲的大小)逐渐上升的同时，在写入动作的当初，分别不进行‘00’校验读出和‘01’校验读出。
因此，在本例中，在不进行‘00’校验读出的情况下，也要进行‘00’写入是否已充分地进行的检测。此外，在不进行‘01’校验读出的情况下，也要进行‘01’写入是否已充分地进行的检测。
在把写入脉冲加到字线上的次数小于第1规定次数(例如，9次)的情况下，就省略‘00’校验读出，继续加写入脉冲(步骤ST10)。在把写入脉冲加到字线上的次数小于第2规定次数(例如，13次)的情况下，就省略‘01‘校验读出(步骤ST8A、8B)。
如上所述，之所以在写入的当初省略校验读出，是因为若使用使上述那样的写入电位慢慢地上升的手法，由于几乎不存在在写入当初向存储单元内充分地写入规定数据的可能性，故与其进行校验读出，还不如省略该读出，来实现写入速度的高速化更为有利。
另外，所谓‘00’校验读出(VERIFY00)，指的是在对于要进行‘00’写入的存储单元，检验数据‘00’是否已不多不少地写入的校验中，为了进行该检验，用校验读出电位Vcgv00(图13)读出存储单元的数据。
此外，所谓‘01’校验读出(VERIFY01)，指的是在对于要进行‘01’写入的存储单元，检验数据‘01’是否已不多不少地写入的校验中，为了进行该检验，用校验读出电位Vcgv01(图13)读出存储单元的数据。
在本例中，在把写入电位(写入脉冲的电平)设定为初始值之后才开始加写入脉冲，之后，每当加写入脉冲时就使加到字线上的写入电位每一次上升规定值(例如，约0.2V)地逐渐上升。
例如，采用使写入电位每次上升约0.2V的办法，理想地说，就可以使‘00’写入状态的存储单元和‘01’写入状态的存储单元的阈值电压分布的幅度，变成为约0.2V左右。在实际的动作中，归因于在校验读出中产生的所谓阵列噪声，‘00’写入状态的存储单元和‘01’写入状态的存储单元的阈值电压分布的幅度，将变成为0.4V左右。
在从写入动作的开始到例如加第9次写入脉冲为止的期间内，要想不多不少地进行‘00’写入，就要把写入电位设定得充分地低。此外，在从写入动作的开始到例如加第13次写入脉冲为止的期间内，要想不多不少地进行‘01’写入，就要把写入电位设定得充分地低。
因此，对于进行‘00’写入的存储单元或进行‘01’写入的存储单元，不会加上过剩的写入(阈值电压超过Vcgr01的那种写入)。
如上所述，之所以当初给字线加上具有低的写入电位的脉冲，每加一次脉冲，就使写入电位逐渐地上升，是因为要每次给浮置栅极电极注入少许电子，最后使规定量的电子存储在浮置栅极电极中的缘故。
在这种情况下，例如，与用一次的写入脉冲一次地向浮置栅极电极注入规定量的电子的情况比，由于借助于一次的写入脉冲而加到存储单元的隧道氧化膜的电场低，故将提高隧道氧化膜的可靠性。
此外，使写入电位(写入脉冲的电平)从低的值向高的值逐渐上升。即，因为在使写入电位逐渐地上升的情况下，与把当初的写入电位设定为高的值后再使该写入电位逐渐地下降的情况比，从经验上说，可以使存储单元的阈值电压分布的幅度变窄的缘故。
在对字线的写入脉冲的施加次数例如大于10次的情况下，对于进行‘00’写入的存储单元来说，为了校验数据‘00’是否已不多不少地写入，可以在给字线加上了写入脉冲之后，再进行‘00’校验读出(步骤ST10～ST11)。
此外，在对字线的写入脉冲的施加次数例如大于14次的情况下，对于进行‘01’写入的存储单元来说，为了校验数据‘01’是否已不多不少地写入，可以在给字线加上了写入脉冲之后，再进行‘01’校验读出(步骤ST8A～ST9A,ST8B～ST9B)。
借助于‘00’校验读出从存储单元中读出来的数据，是表示‘00’写入是否已充分地进行的数据，该数据存储在成为‘00’写入对象的列内存在的数据电路内的锁存电路LATCH1中。
借助于‘01’校验读出从存储单元中读出来的数据，是表示‘01’写入是否已充分地进行的数据，该数据存储在成为‘01’写入对象的列内存在的数据电路内的锁存电路LATCH1中。
之后，与把其次的写入脉冲加到字线上的动作(步骤ST5)并行，根据锁存电路LATCH1的数据，执行检验由上一次的写入脉冲进行的‘00’写入或‘01’写入是否已充分地进行的动作(写入圆满完成检测)(步骤ST6～ST7)。
具体地说，在奇数页数据的写入动作中，如图15所示，存在着‘11’、‘10’、‘00’、‘01’这4种写入。‘11’写入和‘10’写入，是维持写入了偶数页数据后的存储单元的状态的写入。此外。所谓‘00’写入，意味着借助于写入脉冲使阈值电压上升，使‘10’状态变成为‘00’状态，所谓‘01’写入，意味着借助于写入脉冲使阈值电压上升，使‘11’状态变成为‘01’状态。
在对于所有的被选中的存储单元(列)来说，已充分地写入了规定的数据‘11’、‘10’、‘00’、‘01’的情况下(实际上，是在已把数据‘00’、‘01’充分地写入到成为‘00’、‘01’写入对象的存储单元中的情况下)，就结束奇数页数据的写入(步骤ST6)。
在对于至少一个被选中的存储单元(列)来说，没有充分地写入规定数据‘11’、‘10’、‘00’、‘01’的情况下(实际上，是没有把数据‘00’、‘01’充分地写入到成为‘00’、‘01’写入对象的存储单元中的情况下)，就要继续进行‘00’校验读出和‘01’校验读出和继续加写入脉冲(步骤ST5～ST11)。
在这里，在本例中，作成为使得对于成为‘00’写入对象的所有的存储单元充分地进行了‘00’写入后，不进行‘00’校验读出，此后，仅仅进行‘01’校验读出和写入圆满完成检测(步骤ST7、ST8B、ST9B的路线)。
作成为这样的顺序的理由在于：通常，‘00’写入比‘01’写入要先结束(‘00’状态的阈值电压，比‘01’状态的阈值电压低)，故省略‘00’写入结束后的‘00’校验读出，以实现写入时间的缩短(写入的高速化)。
然而，在本例中，虽然使检测写入的充分/不充分的动作(写入圆满完成检测)与给字线加写入脉冲的动作并行地进行，但是，例如，也可以在‘00’校验读出或‘01’校验读出之后，立即进行写入圆满完成检测，然后，在写入圆满完成检测的结果不充分的情况下，再次加上写入脉冲。
此外，对于那些写入充分的存储单元来说，要作成为使得以后不再加写入脉冲，而仅仅对那些写入不充分的存储单元才继续加写入脉冲(再次写入)，使得不对写入特性良好的存储单元进行过剩的写入。
奇数页数据的写入概要，就象上边所说的那样。
如上所述，奇数页数据的写入动作，由存储在存储单元中的偶数页数据的读出(内部数据装入(Internal data load))、加写入脉冲、‘00’校验读出(VERIFY00)、‘01’校验读出(VERIFY01)和写入圆满完成检测和‘00’写入圆满完成检测构成。
以下，按照顺序对这些动作详细地进行说明。
2.-2.-1．‘内部数据装入’
所谓内部数据装入指的是读出已存储在存储单元中的偶数页数据，并锁存到数据电路内的存储单元(DRAM单元，即，节点CAP1ij)中的动作。另外，写入数据(奇数页数据)，在暂时性地锁存到节点CAP2ij上后，再次，锁存到锁存电路LATCH1中。
图29和图30，分别示出了内部数据装入有关的动作定时。
内部数据装入由4个动作(1st Quarter、2nd Quarter、3rd Quarter、4th Quarter，第1个动作、第2个动作、第3个动作、第4个动作)构成。
此外，第1个动作，用图29的实线表示，第2个动作用图30的实线表示。第3个动作虽然与第1个动作大体上是一样的，但用图29的2点锁线表示的部分与第1个动作不一样。第4个动作，虽然与第2个动作大体上是一样的，但是用图30的2点锁线表示的部分与第2个动作是不同的。
2.-2.-1.-1．‘内部数据装入第1个动作’
图29的实线示出了与内部数据装入第1个动作有关的动作定时。
在从芯片外部输入的奇数页的写入数据为‘1’的情况下，锁存电路LATCH1的节点Naij变成为‘H’。此外，在从芯片外部输入的奇数页的写入数据为‘0’的情况下，锁存电路LATCH1的节点Naij则变成为‘L’。
在第1个动作中，把被选中的字线的电位(读出电位)设定为Vcgr10后再进行读出。在这种情况下，若存储单元为‘11’状态，则位线放电，位线的电位，变成为‘L’。若存储单元为‘10’状态，由于位线将维持预充电电位，故位线的电位将变成为‘H’。
另一方面，在正在把存储单元的数据读出到位线上来的期间内，把已锁存在锁存电路LAECH1中的奇数页数据传送至节点CAP2ij。
具体地说，在奇数页数据为‘1’，即在锁存电路LATCH1的节点Naij为‘H’时，在时刻SCLK5，节点CAP2ij变成为大约4V。在奇数页数据为‘0’，即，锁存电路LATCH1的节点Naij为‘L’时，在时刻SCLK5，节点CAP2ij将变成为Vss。
然后，读出位线的电位，并且，锁存到锁存电路LATCH1中。在存储单元为‘11’状态，由于位线的电位为‘L’，故读出节点DTNij将变成为‘L’，锁存电路LATCH1的节点Naij也变成为‘L’。若存储单元为‘10’状态，由于位线的电位为‘H’，故读出节点DTNij变成为‘H’，锁存电路LATCH1的节点Naij也变成为‘H’。
此外，在时刻RCLK15，当DTG1变成为Vsg时，锁存电路LATCH1的数据被传送至DRAM单元，即被传送至节点CAP1ij。
由以上可知，在第1个动作结束的那暂时刻，奇数页数据被锁存到节点CAP2ij上，偶数页数据则被锁存到节点CAP1ij上。
于是，在第1个动作结束时的节点CAP1ij、CAP2ij的数据，如表6所示。
[表6]
“内部数据装入第1个动作”结束时存储在电容器C1、C2上的数据
    “11”     “10”     “00”     “01”
  CAP1ij     “L”     “H”     “H”     “L”
  CAP2ij     “H”     “H”     “L”     “L”
即，在内部数据装入第1个动作中，在存储在存储单元中的偶数页数据为‘1’时(‘11’状态时)，节点CAP1ij将变成为‘L’，在存储在存储单元中的偶数页数据为‘0’时(‘10’状态时)，节点CAP1ij将变成为‘H’。
此外，在奇数页数据为‘1’时(在不使存储单元的状态‘11’、‘10’变化时)，节点CAP2ij将变成为‘H’，在奇数页数据为‘0’时(在使存储单元的状态变化为‘00’、‘01’时)，节点CAP2ij将变成为‘L’。
另外，图31，简化示出的是在‘内部数据装入第1个动作’中的偶数/奇数页数据的移动。
2.-2.-1.-2．‘内部数据装入第2个动作’
图30的实线，示出了与内部数据装入第2个动作中有关的动作定时。
接在内部数据装入第1个动作后边，进行内部数据装入第2个动作。在内部数据装入第2个动作中，进行使锁存在节点CAP2ij中的奇数页数据，返回到锁存电路LATCH1中去的动作。
首先，在时刻ILCLK1,BLSe变成为Vss,在时刻ILCLK2,BLSo变成为Vdd。BLCRL为Vss。结果，图2的节点Ns与节点BLCRL短路，变成为Vss。
此外，在时刻ILCLK2,SEN和LAT都变成为Vss,SENB和LATB都变成为Vdd，锁存电路LATCH1，即，钟控反相器CINV1、CINV2非激活化。
之后，在时刻ILCLK3，当nPRST变成为Vss时，读出节点(DTNij)就被充电到Vdd。此外，在时刻ILCLK4，当nPRST变成为Vdd时，读出节点(DTNij)就变成为浮置状态。
此外，在时刻ILCLK3,BLC变成为Vsg， 在时刻ILCLK5,BLCLMP变成为Vsense(例如，约1.6V)。这时，由于节点Ns是Vss，故读出节点(DTNij)也变成为Vss。
之后，在时刻ILCLK6,BLCLMP变成为Vss，在时刻ILCLK7,REG2变成为Vsg。此时，读出节点(DTNij)的电位，相应于节点CAP2ij的数据进行变化。
例如，由上述表6可知，在奇数页数据为‘1’的情况下，即，在进行‘11’、‘10’写入的情况下(具体地说，在维持存储单元的数据的情况下，即在写入非被选的情况下)，由于节点CAP2ij是‘H’，故图2的MOS晶体管TN1变成为ON状态。结果，读出节点(DTNij)被连接到节点COMi上，读出节点变成为Vdd。
另一方面，在奇数页数据为‘0’的情况下，即，在进行‘00’、‘01’写入的情况下，由于节点CAP2ij是‘L’，故图2的MOS晶体管TN1变成为OFF状态。结果，读出节点(DTNij)保持Vss不变。
之后，在时刻ILCLK9,SEN变成为Vdd，钟控反相器CINV1变成为动作状态。即，读出节点(DTNij)的电位，借助于钟控反相器CINV1进行读出。此外，在时刻ILCLK10,LAT成为Vdd，锁存电路LATCH1变成为动作状态。
即，锁存电路LATCH1的节点Naij，在奇数页数据为‘1’的情况下，变成为‘H’，在奇数页数据为‘0’的情况下，则变成为‘L’。
结果，第2个动作结束时的DRAM单元(节点CAP1ij)的状态和第2个动作结束时的锁存电路LATCH1的节点Naij的状态，如表7所示。
[表7]
“内部数据装入第2个动作”结束时在电容器C1、
锁存电路LATCH1中存储的数据
    “11”     “10”     “00”     “01”
    CAP1ij     “L”     “H”     “H”     “L”
    Naij     “H”     “H”     “L”     “L”
另外，图32简化示出了‘内部数据装入第2个动作’中的奇数页数据的移动。
2.-2.-1.-3．‘内部数据装入第3个动作’
图29的实线(对于SGD、REG1来说，是2点锁线)示出了与内部数据装入第3个动作有关的动作定时。
在内部数据装入第3个动作和内部数据装入第4个动作中，借助于内部数据装入第1个动作和内部数据装入第2个动作，进行使存储在DRAM单元(节点CAP1ij)中的数据反转(‘H’→‘L’、‘L’→‘H’)的动作。
如上述表7所示，锁存在节点CAP1ij上的数据，在偶数页数据为‘1’时为‘L’，在偶数页数据为‘0’时为‘H’。即，倘把‘1’看作是‘H’，把‘0’看作是‘L’，则偶数页数据的值与锁存在节点CAP1ij上的数据的值变成为彼此互逆。
于是，在内部数据装入第3个动作和内部数据装入第4个动作中，使锁存在DRAM单元(节点CAP1ij)上的数据进行反转，以便使偶数页数据的值与锁存在节点CAP1ij上的数据的值变得彼此相同。
内部数据装入第3个动作和内部数据装入第1个动作的不同之处在于2点：①SGD为Vss这一点，②从时刻RCLK7到时刻RCLK8的期间，REG1变成为Vdd这一点。
在内部数据装入第3个动作中，在使节点CAP1ij的数据进行反转，使读出节点(DTNij)进行反转后，使锁存在锁存电路LATCH1中的奇数页数据，传送至节点CAP2ij，然后，使读出节点(DTNij)的数据传送至锁存电路LATCH1中。
首先，与在内部数据装入第1个动作中一样，在时刻RCLK4，使位线预充电，位线的电位变成为大约0.8V左右。之后，在时刻RCLK7，虽然SGS将变成为Vread，但是，在本例中，由于SGD永远是Vss，故不能进行通过存储器单元的位线的放电。
在本例中，在时刻RCLK7，当REG1变成为Vdd时，根据锁存在CAP1ij上的数据，决定位线(或读出节点)的放电或维持现状。
例如，由上述表7可知，在偶数页数据为‘0’时，即，在进行‘10’写入或‘00’写入时，由于节点CAP1ij是Vdd,MOS晶体管TN3(图2)变成为ON状态，位线(读出节点)与VREG(Vss)短路。
另一方面，在偶数页数据为‘1’时，即，在进行‘11’写入或‘01’写入时，由于节点CAP1ij是Vss,MOS晶体管TN3(图2)变成为OFF状态，位线(读出节点)维持预充电电位(0.8V左右)。
之后，锁存在锁存电路LATCH1中的奇数页数据，与内部数据装入第1个动作一样，在时刻SCLK2，传送至节点CAP2ij。然后，在时刻SCLK6,SEN和LAT都变成为‘L’，锁存电路LATCH1变成为非动作状态。
然后，在时刻SCLK7,BLC变成为Vsg,nPRST变成为Vss，在时刻SCLK8,nPRST变成为Vdd，在时刻SCLK9,BLCLMP变成为Vsense，且，在时刻SCLK13,SEN变成为‘H’，借助于钟控反相器CINV1，读出读出节点(DTNij)的电位。此外，在时刻SCLK14，LAT变成为‘H’，锁存电路LATCH1变成为动作状态。
结果，在偶数页数据为‘0’时(节点CAP1ij为Vdd时)，锁存电路LATCH1的节点Naij变成为‘L’，在偶数页数据为‘1’时(节点CAP1ij为Vss时)，锁存电路LATCH1的节点Naij变成为‘H’。
之后，在时刻SCLK15，当使DTG1变成为Vsg后，锁存电路LATCH1的数据传送至DRAM单元(节点CAP1ij)。
在这里，在偶数页数据为‘0’时(节点CAP1ij为Vdd时)，由于锁存电路LATCH1的节点Naij为‘L’，故节点CAP1ij，从Vdd(‘H’)反转成Vss(‘L’)。此外，在偶数页数据为‘1’时(节点CAP1ij为Vss时)，由于锁存电路LATCH1的节点Naij为‘H’，故节点CAP1ij，从Vss(‘L’)反转成Vdd(‘H’)。
在内部数据装入第3个动作结束的时刻，奇数页数据被存储在节点CAP2ij上，偶数页数据被存储在节点CAP1ij上。
第3个动作结束时的CAP1ij、CAP2ij的数据，如表8所示。[表8]
“内部数据装入第3个动作”结束时，
  存储在电容器C1、C2中的数据
    “11”     “10”     “00”     “01”
  CAP1ij     “H”     “L”     “L”     “H”
  CAP2ij     “H”     “H”     “L”     “L”
另外，图33简化示出了在内部数据装入第3个动作中的偶数/奇数页数据的移动。
2.-2.-1.-4．‘内部数据装入第4个动作’
图30的实线(对于SGD来说是2点锁线)示出了与内部数据装入第4个动作有关的动作定时。
在内部数据装入第4个动作中，进行使锁存在节点CAP2ij上的奇数页数据返回到锁存电路LATCH1中去的动作。
内部数据装入第4个动作与内部数据装入第2个动作不同之处，仅仅是SGD永远是Vss这一点。
使存储在节点CAP2ij上的奇数页数据向锁存电路LATCH1传送的动作，与内部数据装入第2个动作是相同的。因此省略对内部数据装入第4个动作的详细说明。
另外，第4个动作结束时的DRAM单元(节点CAP1jj)和锁存在锁存电路LATCH1(节点Naij)中的数据，如表9所示。
[表9]
“内部数据装入第4个动作”结束时存储在电容器C1、锁存电路LATCH1中的数据
    “11”     “10”     “00”     “01”
  CAP1ij     “H”     “L”     “L”     “H”
    Naij     “H”     “H”     “L”     “L”
另外，图34简化地示出了‘内部数据装入第4个动作’中的奇数页数据的移动。
以上，对内部数据装入的4个动作  (1st Quarter、2nd Quarter、3rd Quarter、4th Quarter)进行了说明。借助于此，奇数页数据被锁存到锁存电路LATCH1中，偶数页数据被锁存到DRAM单元(节点CAP1ij)中。而且，奇数/偶数页数据的值和被锁存到值是相同的(‘1’与‘H’对应，‘0’与‘L’对应)。
之后，如上述表9所示，根据锁存在CAP1ij和Naij中的2位数据，进行奇数页数据的实际的写入动作。
2.2.-2．加写入脉冲
加写入脉冲，可以用与偶数页数据中的加写入脉冲完全一样的动作定时来进行。
在‘00’写入和‘01’写入中，如上述表9所示，由于锁存电路LATCH1的节点Naij为‘L’，故位线变成为Vss。因此，将给被选中的存储单元的隧道氧化膜加上高电场，借助于F-N隧道效应向浮置栅极电极中注入电子，进行写入。
在‘11’写入和‘10’写入中，如上述表9所示，由于锁存电路LATCH1的节点Naij为‘H’，故位线变成为Vdd。因此，将不给被选中的存储单元的隧道氧化膜加高电场，存储单元的状态不变化(保持‘11’或‘10’状态)。
另外，与加写入脉冲有关的动作定时，由于与偶数页数据的写入动作(项目2.-1．)中的加写入脉冲(项目2.-1.-1．)是相同的，故省略其详细说明。
2.-2.-3．‘VERIFY01’
图35示出了‘01’校验读出的动作定时。
在‘01’校验读出(VERIFY01)中，在预充电位线后，使被选中的字线变成为图13所示的VcgV01(例如，约1.7V)，检测位线的电位变化，读出存储单元的数据。
在‘VERIFY01’中，在数据电路内的2个存储电路(LATCH1、C1)锁存有‘11’、‘10’、‘00’的写入数据的情况下，写入数据就不变更。
另外，关于‘00’，在后边讲述的‘VERIFY00’为OK(写入充分)的情况下，要把‘00’变更为‘10’。对此，可以参看后边讲述的‘VERIFY00’。但是，不管是‘00’也罢‘10’也罢，在‘VERIFY01’中，这些数据的值不会变。
另一方面，在‘VERIFY01’中，在数据电路内的2个存储电路(LATCH1、C1)已锁存有‘01’的写入数据的情况下，在读出数据表示出写入充分时，即，在位线为‘H’时，写入数据就从‘01’变化为‘11’(奇数页数据从‘0’变化为‘1’)，使得之后不进行写入。
此外，在‘VERIFY01’中，在数据电路内的2个存储电路(LATCH1、C1)已锁存有‘01’的写入数据的情况下，在读出数据表示出写入不充分时，即，在位线为‘L’时，就继续进行写入，而不变更写入数据。
具体的动作如下所述。
首先，在正在对位线进行预充电或放电(单元数据的读出)的期间内，把锁存在锁存电路LATCH1中的写入数据传送至节点CAP2ij上，且进行暂时存储。借助于此，使得读出数据不与奇数页数据发生冲突。
在时刻RCLK1，把CAPCRG和VREG分别设定为Vdd，在时刻RCLK4，把BOOT设定为Vss。在时刻RCLK5，当VREG变成为Vss时，节点CAP2ij就被复位为Vss。另外，在这期间，DTG2已变成为Vss。
在时刻RCLK9/SCLK1,CAPCRG变成为Vss，节点CAP2ij变成为浮置状态。然后，在时刻SCLK2,DTG2变成为Vsg(例如，约4.5V)，锁存在锁存电路LATCH1中的写入数据(奇数页数据)，经由MOS晶体管TN2，向节点CAP2ij传送，且进行暂时存储。
即，在奇数页数据为‘0’的情况下(在进行‘00’写入或‘01’写入的情况下)，由于锁存电路LATCH1的节点Naij是‘L’，故节点CAP2ij变成为Vss。
此外，在奇数页数据为‘1’的情况下(在维持‘11’、‘10’状态的情况下和‘00’、‘01’写入充分的情况下)，由于锁存电路LATCH1的节点Naij是‘H’，故节点CAP2ij变成为Vdd。
之后，在时刻SCLK3,DTG2变成为Vdd，在时刻SCLK4,BOOT变成为Vdd。
这时，在奇数页的写入数据为‘0’的情况下(在进行‘00’写入或‘01’写入的情况下)，节点CAP2ij将保持Vss的原样不变。此外，在奇数页的写入数据为‘1’的情况下(在维持‘11’或‘10’状态的情况下)，由于节点CAP2ij的电位借助于电容器DLN(C2)被升压，故从Vdd(例如，约2.3V)上升到3.5V左右。
然后，在时刻SCLK5,DTG2变成为Vss，节点CAP2ij与锁存电路LATCH1电切断。
与以上的动作并行地执行位线的预充电动作或把存储单元的数据读出到位线上的动作。
即，在进行了位线的预充电等之后，在时刻RCLK7,SGS变成为Vread，位线的电位与存储单元的数据相对应地进行变化。
例如，在进行‘01’写入的存储单元以外的存储单元(进行‘11’或‘10’写入的单元(即，不进行写入的单元)、进行‘00’写入的单元)中，由于借助于Vcgv01(例如，约1.75V)，该存储单元将变成为ON状态，故位线的电荷放电，位线变成为0.3V以下的电位。
此外，在进行‘01’写入的存储单元中，在‘01’写入不充分的情况下，由于借助于Vcgv01(例如，约1.75V)，该存储单元将变成为ON状态，故位线的电荷放电，位线变成为0.3V以下的电位。
此外，在进行‘01’写入的存储单元中，在‘01’写入充分的情况下，由于借助于Vcgv01(例如，约1.75V)，该存储单元将变成为OFF状态，故位线的电荷不放电，位线将维持0.8V。
此后，在时刻SCLK6,SEN和LAT都变成为‘L’,SENB和LATB都变成为‘H’，数据电路内的锁存电路LATCH1，即，钟控反相器CINV1、CINV2变成为非动作状态。
此外，在时刻SCLK7，由于BLC变成为Vsg(例如，约4.5V)，nPRST变成为‘L’，故读出节点(DTNij)被充电，读出节点变成为Vdd。同时Naij也变成为Vdd。此外，在时刻SCLK8，当nPRST变成为Vdd时，读出节点(DTNij)变成为浮置状态。
在时刻SCLK9，当BLCLMP变成为Vsense(例如，约1.6V)时，已读出到位线上的存储单元的数据，被传送至读出节点(DTNij)。
即，进行‘11’或‘10’写入的存储单元，进行‘00’写入的存储单元和进行‘01’写入的存储单元之内，对于写入不充分的存储单元来说，由于位线已变成为0.3V以下的电位，故读出节点(DTNij)的电位，也降低到0.3V以下的电位。
另一方面，对于进行‘01’写入的存储单元之内写入充分的存储单元来说，由于位线维持0.8V，故箝位用的MOS晶体管TN9截止，读出节点(DTNij)维持Vdd。
在时刻SCLK10，读出节点(DTNij)的电位，如表10所示。
[表10]
“VERIFY01”中的读出节点(DTNij·Naij)
  “11”,“10”写入(写入非被选)   “00”写入不充分     “00”写入充分  “01”写入不充分 “01”写入充分
  时刻SCLK10     “L”     “L”     “L”     “L”     “H”
  时刻SCLK12     “H”     “L”     “L”     “L”     “H”
之后，在时刻SCLK11,REG2变成为Vsg,MOS晶体管TN6(图2)将变成为ON状态。
在这里，在进行‘11’、‘10’写入的情况下(奇数页数据为‘1’的情况下)，由于节点CAP2ij已存储下‘H’，故MOS晶体管TN1(图2)是ON状态。即，COMi(已被设定为Vdd)与读出节点(DTNij)短路，结果，读出节点(DTNij)变成为Vdd。
此外，在进行‘00’、‘01’写入的情况下(在奇数页数据为‘0’的情况下)，由于在节点CAP2ij上已存储有‘L’，故MOS晶体管TN1(图2)是OFF状态。即，由于COMi(已被设定为Vdd)与读出节点(DTNij)电切断，故读出节点(DTNij)的电位不变化。
因此，在时刻SCLK12处的读出节点(DTNij)的电位，变成为如上述表10那样。
之后，在时刻SCLK13，由于SEN变成为Vdd,SENB变成为Vss，钟控反相器CINV1变成为动作状态，故读出节点(DTNij)的电位被读出。
如上述表10所示，在进行‘11’、‘10’写入的情况下，读出节点(DTNij)为‘H’，节点Naij也变成为‘H’。由于在进行‘11’、‘10’写入的情况下(在奇数页数据为‘1’的情况下)，节点Naij原本就是‘H’(参看表9)，故在进行‘11’、‘10’写入的情况下，写入数据不会变更。
此外，在进行‘00’写入的情况下，读出节点(DTNij)是‘L’，节点Naij也变成为‘L’。由于在进行‘00’写入的情况下(在奇数页数据为‘0’的情况下)，节点Naij原本就是‘L’(参看表9)，故在进行‘00’写入的情况下，写入数据也不会变更。
另外，对于‘00’写入来说，在后边讲述的‘VERIFY00’中，当读出了表示写入充分的数据时，‘00’就变化为‘10’(奇数页数据从‘0’变化为‘1’)。但是，在‘VERIFY01’中，写入数据(‘00’或‘10’)不会变更。
此外，在进行‘01’写入，且‘01’写入不充分的情况下，读出节点(DTNij)是‘L’，节点Naij也变成为‘L’。由于在进行‘01’写入的情况下(在奇数页数据为‘0’的情况下)，节点Naij原本就是‘L’(参看表9)，故在进行‘01’写入，且‘01’写入不充分的情况下，写入数据也不会变更。
此外，在进行‘01’写入，且‘01’写入充分的情况下，读出节点(DTNij)是‘H’，节点Naij也变成为‘H’。由于在进行‘01’写入的情况下(在奇数页数据为‘0’的情况下)，节点Naij原本就是‘L’(参看表9)，故在进行‘01’写入，且写入充分的情况下，写入数据将从‘01’变化为‘11’(锁存电路LATCH1的节点Naij的值，即，奇数页数据从‘0’变更为‘1’)。
另外，图36简化示出了‘01’校验读出时的情景。
2.-2.-4．‘VERIFY00’
图37简化地示出了‘00’校验读出时的动作定时。
在‘00’校验读出(VREIFY00)中，在预充电位线后，使被选中的字线变成为图13所示的Vcgv00(例如，约0.9V)，检测位线的电位变化，读出存储单元的数据。
在‘VERIFY00’中，在数据电路内的2个存储电路(LATCH1、C1)锁存有‘11’、‘10’、‘01’的写入数据的情况下，写入数据就不变更。
另方面，在‘VERIFY00’中，在数据电路内的2个存储电路(LATCH1、C1)锁存有‘00’的写入数据的情况下，在读出数据表示写入充分时，即，在位线为‘H’时，写入数据就从‘00’变化为‘10’(奇数页数据从‘0’变化为‘1’)，使得之后不进行写入。
此外，在‘VERIFY00’中，在数据电路内的2个存储电路(LATCH1、C1)已锁存有‘00’的写入数据的情况下，在读出数据表示出写入不充分时，即，在位线为‘L’时，就继续进行写入，而不变更写入数据。
然而，如图23的流程图所示，在‘VERIFY00’之前，可以执行上边所说的‘VERIFY01’。
因此，在‘VERIFY01’中，在读出了表示‘01’写入充分的数据时，锁存在数据电路内的2个存储电路(LATCH1、C1)中数据，已经从‘01’变更为‘11’。另一方面，在读出了表示‘01’写入不充分的数据时，锁存在数据电路内的2个存储电路(LATCH1、C1)中的数据，就保持‘01’的原样不变。
具体的动作如以下所示。
首先，执行把位线的预充电动作和存储单元的数据读出到位线上的动作。
即，在进行了位线的预充电等之后，在时刻RCLK7，SGS变成为Vread，位线的电位相应于存储单元的数据进行变化。
例如，在进行‘11’、’10’写入的存储单元(即，不进行写入的存储单元)中，由于借助于Vcgv00(例如，约0.9V)，该存储单元变成为ON状态，故位线的电荷进行放电，位线变成为0.3V以下的电位。
此外，在进行‘00’写入的存储单元中，在‘00’写入不充分的情况下，由于借助于Vcgv00(例如，约0.9V)，该存储单元变成为ON状态，故位线的电荷放电，位线变成为0.3V以下的电位。
此外，在进行‘00’写入的存储单元中，在‘00’写入充分的情况下，由于借助于Vcgv00(例如，约0.9V)，该存储单元变成为OFF状态，故位线的电荷不放电，位线维持0.8V。
另外，对于进行‘01’写入的存储单元来说，在‘01’写入充分的情况下，借助于Vcgv00(例如，约0.9V)当然，该存储单元将变成为OFF状态，故位线的电荷不放电，位线维持0.8V。
但是，在‘01’写入不充分的情况下，取决于Vcgv00(例如，约0.9V)，有时候存储单元变成为ON(在阈值电压比Vcgv00还低的情况下)，有时候变成为OFF(在阈值电压比Vcgv00还高的情况下)。因此，在‘01’写入不充分的情况下，可以根据该存储单元的阈值电压，决定位线是维持0.8V还是变成为0.3V以下的电位。
在这里，在本例中，在正在把存储单元的数据读出到位线上的时候，即在时刻RCLK7到RCLK8,REG1变成为‘H’。另外，BLCLMP为Vclmp(例如，约1.6V)。
这样，由表9可知，在偶数页数据为‘1’时(在‘11’、‘01’写入时)，把‘H’锁存到DRAM单元(节点CAP1ij)上。即，在‘11’、‘01’写入的情况下，读出节点(DTNij)与VREG(Vss)短路，读出节点强制性地变成为Vss。
结果，在进行‘11’、‘10’写入的情况下，在‘00’写入不充分的情况下和在进行‘01’写入的情况下，位线变成为‘L’，即变成为0.3V以下的电位，仅仅在‘00’写入充分的情况下，位线才变成为‘H’，即维持0.8V。
之后，在时刻RCLK8,BLCLMP变成为Vss，位线与读出节点电切断。
然而，在正在进行以上的动作，即，在正在对位线进行预充电或放电(单元数据的读出)等的期间，把锁存在锁存电路LATCH1中的写入数据传送至节点CAP2ij上，且进行暂时存储。借助于此，使得读出数据不与奇数页数据发生冲突。
在时刻RCLK1，把CAPCRG和VREG分别设定为Vdd，在时刻RCLK4，把BOOT设定为Vss。在时刻RCLK5，当VREG变成为Vss时，节点CAP2ij就被复位为Vss。另外，在这期间，DTG2已变成为Vss。
在时刻RCLK9/SCLK1,CAPCRG变成为Vss，节点CAP2ij变成为浮置状态。然后，在时刻SCLK2,DTG2变成为Vsg(例如，约4.5V)，锁存在锁存电路LATCH1中的写入数据(奇数页数据)，经由MOS晶体管TN2，向节点CAP2ij传送，且进行暂时存储。
即，在奇数页写入数据为‘0’的情况下(进行‘00’写入或‘01’写入的情况下)，由于锁存电路LATCH1的节点Naij是‘L’，故节点CAP2ij变成为Vss。
此外，在奇数页写入数据为‘1’的情况下(在维持‘11’、‘10’状态的情况下和进行‘00’写入或‘01’写入已变成为充分的情况下)，由于锁存电路LATCH1的节点Naij是‘H’，故节点CAP2ij变成为Vdd。
之后，在时刻SCLK3,DTG2变成为Vdd，在时刻SCLK4,BOOT变成为Vdd。
这时，在奇数页写入数据为‘0’的情况下(在进行‘00’写入或‘01’写入的情况下)，节点CAP2ij将保持Vss的原样不变。此外，在奇数页的写入数据为‘1’的情况下(在维持‘11’或‘10’状态的情况下)，由于节点CAP2ij的电位借助于电容器DLN(C2)被升压，故从Vdd(例如，约2.3V)上升到3.5V左右。
然后，在时刻SCLK5,DTG2变成为Vss，节点CAP2ij与锁存电路LATCH1电切断。
此后，在时刻SCLK6,SEN和LAT都变成为‘L’,SENB和LATB都变成为‘H’，数据电路内的锁存电路LATCH1，即，钟控反相器CINV1、CINV2变成为非动作状态。
此外，在时刻SCLK7，由于BLC变成为Vsg(例如，约4.5V)，nPRST变成为‘L’，故读出节点(DTNij)被充电，读出节点变成为Vdd。同时Naij也变成为Vdd。此外，在时刻SCLK8，当nPRST变成为Vdd时，读出节点(DTNij)变成为浮置状态。
在时刻SCLK9，当BLCLMP变成为Vsense(例如，约1.6V)时，已读出到位线上的存储单元的数据，被传送至读出节点(DTNij)。
即，对于进行‘11’、‘10’写入的存储单元，进行‘00’写入的存储单元中写入不充分的存储单元和进行‘01’写入的存储单元来说，由于位线已变成为0.3V以下的电位，故读出节点(DTNij)的电位，也降低到0.3V以下的电位。
另一方面，对于进行‘00’写入的存储单元之内写入充分的存储单元来说，由于位线维持0.8V，故箝位用的MOS晶体管TN9(图2)截止，读出节点(DTNij)维持Vdd。
在时刻SCLK10，读出节点(DTNij)的电位，如表11所示。
[表11]
“VERIFY00”中的读出节点(DTNij·Naij)
  “11”,“10”写入(写入非被选)   “00”写入不充分     “00”写入充分   “01”写入不充分 “01”写入充分
  时刻SCLK10     “L”     “L”     “H”     “L”     “L”
  时刻SCLK12     “H”     “L”     “H”     “L”     “H”
之后，在时刻SCLK11,REG2变成为Vsg,MOS晶体管TN6(图2)将变成为ON状态。
在这里，在进行‘11’、‘10’写入的情况和‘01’写入充分的情况下(奇数页数据为‘1’的情况)。若‘01’写入充分，则‘01’变更为‘11’)，由于节点CAP2ij已锁存为‘H’，故MOS晶体管TN1(图2)是ON状态。即，COMi(已被设定为Vdd)与读出节点(DTNij)短路，结果，读出节点(DTNij)变成为Vdd。
此外，在‘00’写入和‘01’写入不充分的情况下(在奇数页数据为‘0’的情况下)，由于在节点CAP2ij上已锁存有‘L’，故MOS晶体管TN1(图2)是OFF状态。即，由于COMi(已被设定为Vdd)与读出节点(DTNij)电切断，故读出节点(DTNij)的电位不变化。
因此，在时刻SCLK12处的读出节点(DTNij)的电位，变成为如上述表11那样。
之后，在时刻SCLK13，由于SEN变成为Vdd,SENB变成为Vss，钟控反相器CINV1变成为动作状态，故读出节点(DTNij)的电位被读出。
如上述表11所示，在进行‘11’、‘10’写入的情况下，读出节点(DTNij)为‘H’，节点Naij也变成为‘H’。由于在进行‘11’、‘10’写入的情况下(在奇数页数据为‘1’的情况下)，节点Naij原本就是‘H’(参看表9)，故在进行‘11’、‘10’写入的情况下，写入数据不会变更。
此外，在进行‘00’写入，且‘00’写入不充分的情况下，读出节点(DTNij)是‘L’，节点Naij也变成为‘L’。由于在进行‘00’写入的情况下(在奇数页数据为‘0’的情况下)，节点Naij原本就是‘L’(参看表9)，故在进行‘00’写入且‘00’写入不充分的情况下，写入数据也不会变更。
此外，在进行‘00’写入，且‘00’写入充分的情况下，读出节点(DTNij)是‘H’，节点Naij也变成为‘H’。由于在进行‘00’写入的情况下(在奇数页数据为‘0’的情况下)，节点Naij原本就是‘L’(参看表9)，故在进行‘00’写入，且‘00’写入充分的情况下，写入数据将从‘00’变化为‘10’(锁存电路LATCH1的节点Naij的值，即，奇数页数据从‘0’变更为‘1’)。
此外，在进行‘01’写入，且在VERIFY01中写入不充分的情况下，读出节点(DTNij)是‘L’，节点Naij也变成为‘L’。由于在进行‘01’写入的情况下(在奇数页数据为‘0’的情况下)，节点Naij原本就是‘L’(参看表9)，故在进行‘01’写入，且写入不充分的情况下，写入数据也不会变更。
此外，在进行‘01’写入，且在VERIFY01中写入充分的情况下，读出节点(DTNij)是‘H’，节点Naij也变成为‘H’。由于在VERIFY01中写入是充分的情况下，如上所述，‘01’变更为‘11’，为此，节点Naij原本就已变成‘H’(参看表10)，故在进行‘01’写入，且写入充分的情况下，写入数据也不会变更(注意：保持‘11’的原样不变)。
另外，图38简化地示出了‘00’校验读出时的情景。
2.-2.-5．‘写入圆满完成检测’
在‘VERIFY01’和‘VREIFY00’后，对于进行了‘01’或‘00’写入的所有的存储单元，进行检测是否已不多不少地进行了‘01’或‘00’写入的‘写入圆满完成检测’动作。
该检测通过‘VERIFY01’和‘VERIFY00’根据锁存在锁存电路LATCH1中的数据(参看表10和11)来进行。而且，在‘01’或‘00’写入不充分的情况下，进行再写入(加写入脉冲)，在‘01’或‘00’写入充分的情况下，结束写入(结束加写入脉冲)。
图26示出了‘写入圆满完成检测’的动作定时。
另外，如在图28的动作概要中说明的那样，在结束了‘VERIFY00’之后，就立即进行‘加写入脉冲’的动作，‘写入圆满完成检测’可以与该‘加写入脉冲’并行地执行。
因此，时刻PCLK7/CCLK1和图22中的时刻PCLK7/CCLK1相同。
在奇数页数据的写入动作中的‘写入圆满完成检测’中，可以执行在从图26的时刻PCLK7/CCLK1到时刻CCLK9中进行的动作。
首先，在时刻CCLK1,CAPCRG变成为Vsg,VREG变成为Vdd，节点CAP2ij被充电，节点CAP2ij的电位变成为Vdd(DTG2变成为Vss)。
之后，在时刻CCLK2(DCLK1)，当COMHn(图5)从Vss变成为Vdd、NCOML(图5)从Vdd变成为Vss时，COMi1和GOMi2分别变成为Vdd，且变成为浮置状态，NCOM变成为Vss，且变成为浮置状态。
在时刻DCLK2，例如，REG2-0变成为Vdd.这时，在图5中，第1和第5数据电路被选，第1数据电路内的REG2和第5数据电路内的REG2分别变成为Vdd。
在第1和第5数据电路双方中，在锁存电路LATCH1的节点Naij的数据为‘H(Vdd)’的情况下(参看表11)，即在‘11’、‘10’写入(写入非被选)或‘00’、‘10’写入充分的情况下，由于读出节点DTNij维持‘H(Vdd)’，故MOS晶体管TN6(图2)将变成为OFF状态，COMi1和COMi2则保持Vdd。因此，NCOM维持Vss不变。
另一方面，在第1和第5数据电路的至少一方中，锁存电路LATCH1的节点Naij的数据为‘L(Vss)’的情况下(参看表11)，即，在‘00’、‘01’写入不充分的情况下，由于读出节点DTNij维持‘L(Vss)’，故MOS晶体管TN6(图2)将变成为ON状态，COMi1和COMi2从Vdd变化为Vss。因此。NCOM从Vss变化为Vdd。
同样，按照顺序，REG2-1、REG2-2、REG2-3变成为Vdd。即，在REG2-1为Vdd时，第2和第6数据电路被选，在REG2-2为Vdd时，第3和第7数据电路被选，在REG2-3为Vdd时，第4和第8数据电路被选，在每一数据电路中，都要检测锁存电路LATCH1的状态，即，检测‘00’、‘01’写入的充分/不充分。
结果，当从第1到第8数据电路全体，输出表明‘11’、‘10’写入(写入非被选)或‘00’、‘01’写入充分的数据时，在时刻CCLK3的那暂时刻，NCOM变成为Vss。此外哪怕是从第1到第8数据电路的至少一个，输出表示‘00’、‘01’写入不充分的数据时，在CCLK3的那暂时刻，NCOM变成为Vdd。
此外，把所有的列都并联地连接到FLAG节点(图5)上。因此，预先把FLAG节点设定为Vdd而且设定为浮置状态，然后，在时刻CCLK3，把COLPRE设定为Vdd，使MOS晶体管TN17(图5)变成为ON状态。
这时，在从与所有的列对应的所有的数据电路，输出表明‘11’、‘10’写入(写入非被选)或‘00’、‘01’写入充分的数据的情况下，由于NCOM为Vss，故MOS晶体管TN16(图5)变成为OFF状态。因此，FLAG节点维持Vdd。
此外，在从与所有的列对应的所有的数据电路的至少一个，输出表明‘00’、‘01’写入不充分的数据的情况下，由于NCOM为Vdd，故MOS晶体管TN16(图5)变成为ON状态。因此，FLAG节点，从Vdd变化为Vss。
如上所述，仅仅在所有的列中不存在‘00’、‘01’写入不充分的存储单元的情况下，FLAG节点才保持Vdd，在至少一个列中，存在着‘00’、‘01’写入不充分的存储单元的情况下，FLAG节点，就将变成为Vss。
因此，检测该FLAG节点的电平，在FLAG节点为Vdd的情况下，即，在不存在‘00’、‘01’写入不充分的列(存储单元)的情况下，就结束奇数页数据的写入。此外，在FLAG节点为Vss的情况下，即，在至少存在着一个‘00’、‘01’写入不充分的列(存储单元)的情况下，就再次进行‘01’校验读出和‘00’校验读出，然后，与加写入脉冲并行地进行‘写入圆满完成检测’。
另外，由于存在着不合格存储单元，故在已用冗余电路置换为备用单元的不合格列(设置换的单位为8列)中，图5的整体检测电路10的熔丝器件被切断。因此，由于该不合格列的缘故，故FLAG节点不会变成为Vss。
2.-2.-6．“00’-写入圆满完成检测’
在进行了写入圆满完成检测之后，对进行‘00’写入的所有的存储单元，进行是否已进行了不多不少地写入‘00’的检测的‘00’-写入圆满完成检测。
‘00’-写入圆满完成检测的目的在于，就如在奇数页数据的写入动作的概要中所说明的那样，在进行‘00’写入的所有的存储单元的写入变成为充分之后，省略‘VERIFY00’，之后，进行‘VERIFY01’，最后，使进行‘00’、‘01’写入的所有的存储单元都变成为写入充分。
在这种情况下，在进行‘00’写入的所有的存储单元都变成为写入充分之后，由于可以省略‘VERIFY00’，故可以缩短写入时间(写入的高速化)。
图26的从时刻CCLK4到时刻CCLK9为止示出了‘00’-写入圆满完成检测的动作定时。
‘00’-写入圆满完成检测，与写入圆满完成检测一样，可以与加写入脉冲并行地进行。
在时刻CCLK5,CAPCRG变成为Vsg,MOS晶体管TN4(图2)变成为ON状态。结果，节点CAP2ij与VREG(Vdd)短路，变成为Vdd。之后，在时刻DCLK2,CAPCRG变成为Vss,MOS晶体管TN4(图2)变成为OFF状态。结果，节点CAP2ij变成为浮置状态。另外，DTG2是Vss。
之后，在时刻DCLK3,REG1变成为Vdd。此外，在‘11’写入和‘01’写入的情况下，节点CAP1ij已变成为‘H’(参看图9)。
因此，在‘11’写入充分的情况下，由于读出节点(DTNij)为Vdd，故MOS晶体管TN3、TN10(图2)变成为OFF状态，节点CAP2ij维持Vdd。
此外，在‘01’写入充分的情况下，由于读出节点(DTNij)为Vdd，故MOS晶体管TN3、TN10(图2)变成为OFF状态，节点CAP2ij维持Vdd。在‘01’写入不充分的情况下，由于读出节点(DTNij)为Vss，故MOS晶体管TN3、TN10(图2)变成为ON状态，节点CAP2ij从Vdd变化为Vss。
此外，在‘00’写入和‘10’写入的情况下，节点CAP1ij已变成为‘L’(参看表9)。因此，MOS晶体管TN3(图2)变成为OFF状态，节点CAP2ij维持Vdd。
即，在时刻DCLK4的那暂时刻，仅仅在‘01’写入不充分的情况下，节点CAP2ij才变成为Vss，除此之外的情况下，节点CAP2ij则保持Vdd。
在时刻DCLK4,COMHn变成为‘L’，图5的COMi1、COMi2变成为Vdd且变成为浮置状态，而节点NCOM变成为Vss且变成为浮置状态。
在时刻DCLK4，例如，REG2-0变成为Vdd。这时，在图5中，第1和第5数据电路被选中，第1数据电路内的REG2和第5数据电路内的REG2分别变成为Vdd。
在这里，在COMi1和COMi2放电的情况(变成为Vss的情况)，只有在节点CAP2ij是Vdd且读出节点(DTNij)是Vss的情况下才是可能的，因而，这样的情况，相当于‘00’写入不充分的情况。
因此，在第1和第5数据电路的至少一方中，在‘00’写入不充分的情况下，COMi1和COMi2中的至少一方变成为Vss,MOS晶体管TP2、TP3中的至少一方变成为ON状态。结果，节点NCOM被充电，变成为Vdd。
第1和第5数据电路的双方都处于‘00’写入不充分的情况下，COMi1和COMi2都维持Vdd,MOS晶体管TP2、TP3都变成为OFF状态。结果，节点NCOM维持Vss。
同样，按照顺序，REG2-1、REG2-2、REG2-3变成为Vdd。即，在REG2-1为Vdd时，第2和第6数据电路被选，在REG2-2为Vdd时，第3和第7数据电路被选，在REG2-3为Vdd时，第4和第8数据电路被选，在每一数据电路中，都要检测00’写入的充分/不充分。
结果，当从第1到第8数据电路中的至少一个，输出表示‘00’写入不充分的数据时，在CCLK7的那一时刻，NCOM变成为Vdd。
此外，仅当从第1到第8数据电路中的不论哪一个中都没有输出表示‘00’写入不充分的数据的情况下，在CCLK7的那暂时刻，NCOM才变成为Vss。
然而，所有的列都并联地连接到FLAG节点(图5)上。因此，预先把FLAG节点设定为Vdd而且设定为浮置状态，然后，在时刻CCLK7，把COLPRE设定为Vdd，使MOS晶体管TN17(图5)变成为ON状态。
这时，在从与所有的列对应的所有的数据电路中的至少一个，输出表明‘00’写入不充分的数据时，由于NCOM为Vdd，故MOS晶体管TN16(图5)变成为ON状态。因此，FLAG节点变成为Vss。
另一方面，在从与所有的列对应的所有的数据电路中的不论哪一个都没有输出表明‘00’写入不充分的数据时，由于NCOM为Vss，故MOS晶体管TN16(图5)变成为OFF状态。因此，FLAG节点变成为Vdd。
如上所述，仅仅在所有的列中不存在‘00’写入不充分的存储单元的情况下，FLAG节点才保持Vdd，在至少一个列中，存在着‘00’写入不充分的存储单元的情况下，FLAG节点就将变成为Vss。
因此，检测该FLAG节点的电平，在FLAG节点为Vdd的情况下，即，在不存在‘00’写入不充分的列(存储单元)的情况下，就要作成为使得以后不进行‘VERIFY00’。此外，在FLAG节点为Vss的情况下，即，存在着‘00’写入不充分的列(存储单元)的情况下，就要继续进行‘VERIFY00’。
另外，由于存在着不合格存储单元，故在已用冗余电路置换为备用单元的不合格列(设置换的单位为8列)中，图5的整体检测电路10的熔丝器件被切断。因此，由于该不合格列的缘故，故FLAG节点不会变成为Vss。
3．擦除动作(Erase operation)
在擦除动作中，给单元阱加上擦除电位Vera(例如，约20V)。
接着，把被选中的存储单元块内的所有的字线都设定为Vss。结果，给被选中的存储单元块内的存储单元的隧道氧化膜，加上高电场，浮置栅极电极中的电子，向沟道(单元阱)放出，存储单元的阈值电压降低。
非被选的存储单元块内的所有的字线，都被设定为浮置状态。结果，当给单元阱加上擦除电位Vera后，借助于单元阱与字线(控制栅极线)的电容耦合，字线的电位将上升到Vera或其附近。因此，由于未给非被选存储单元块内的隧道氧化膜加上高电场，故浮置栅极电极中的电子不移动，存储单元的阈值电压也不变动。
然而，在图7所示的第1存储单元块中，在存储单元阵列上边，存在着行屏蔽线(Row shield line)。在擦除动作时，该行屏蔽线的电位也与单元阱的电位一样，将从Vss上升到Vera。采用使行屏蔽线变成为Vera的办法，由于非被选存储单元块内的字线，借助于单元阱与字线间的电容耦合，将上升到Vera或其附近的电位，故不会产生误擦除。
此外，在图8所示的第2存储单元块中，在存储单元阵列上边，配置字线驱动器选择信号线来取代行屏蔽线。在擦除动作时，字线驱动器选择线将变成为浮置状态。此外，位线的电位也将变成为Vera。因此，由于非被选存储单元块内的字线，借助于单元阱与字线间的电容耦合，充分地上升到Vera或其附近的电位，故不会产生误擦除。
另外，在行屏蔽线或块选择线，例如，为Vss或Vdd的情况下，在这些线的下边的存储单元中，在字线、行屏蔽线或块选择线之间将产生大的电容。结果，字线难于升压，因而将产生误擦除。
在给单元阱加上了擦除电位(擦除脉冲)Vera后，进行检验擦除是否已充分地进行的擦除校验。擦除校验，由在加上了擦除脉冲之后读出存储单元的数据的擦除校验读出(erase verify read)、和根据借助于擦除校验读出读出来的数据，检测是否存在擦除不充分的列的‘擦除圆满完成检测’构成。
本例(例如，参看图2)的存储器电路中，由于一个数据电路共享2条位线BLe、BLo，故例如在进行了对连接到第偶数条的位线BLe上的存储单元的擦除校验读出之后，就要进行检测这些连接到第偶数条位线BLe上的所有的存储单元的数据是否都已被擦除的‘擦除圆满完成检测’。
之后，例如，在进行了对连接到第奇数条位线BLo上的存储单元的擦除校验读出之后，就进行‘擦除圆满完成检测’，以检测连接到这些第奇数条的位线BLo上的所有的存储单元的数据是否已被擦除。
接着，在对被选中的所有的存储单元都确认了擦除是充分的之后，结束擦除动作。在存在擦除不充分的存储单元的情况下，就要再次进行擦除动作(加擦除脉冲)。
以下，用动作定时，详细地对擦除动作进行说明。
3.-1．加擦除脉冲
图39示出了与加擦除脉冲有关的动作定时。
<第奇数个存储单元块>
在第奇数个存储单元块中，如上所述，把该块内的字线和控制选择栅极线的字线控制电路(行地址译码器和字线驱动器)归纳起来配置在存储单元阵列的一方一侧。以下，以第1存储单元块为例进行说明。
在选择第1存储单元块的情况下，图9的行地址译码器RADD1的输出信号RDECAD将变成为Vdd，图10的字线驱动器RMAIN1内的节点TransferG1被设定为Vdd。信号线CG1、CG2、…CG16的电位，借助于切换电路(图1)，被设定为接地电位Vss。此外，信号线SGD、SGS的电位，被设定为Vdd。
这时，字线WL1、WL2、…WL16的电位，被设定为接地电位Vss，选择栅极线SG1、SG2为Vdd-Vth(Vth是MOS晶体管HNt1的阈值电压)的电位，而且，变成为浮置状态。
在第1存储单元块为非被选的情况下，图9的行地址译码器RADD1的输出信号RDECAD将变成为Vss，图10的字线驱动器RMAIN1内的节点TransferG1被设定为Vss。结果，字线WL1、WL2、…WL16的电位，被设定为接地电位Vss，而且，变成为浮置状态。
此外，由于MOS晶体管HN7、HN8变成为ON状态，SGDS为Vdd，故选择栅极线SG1、SG2为Vdd-Vth(Vth是MOS晶体管HN7、HN8的阈值电压)的电位，而且，变成为浮置状态。
<第偶数个存储单元块>
在第偶数个存储单元块中，如上所述，在该块内的字线和控制选择栅极线的电位的字线控制电路之内，行地址译码器被配置在存储单元阵列的一方一侧，字线驱动器则被配置在存储单元阵列的另一方一侧。以下，以第2存储单元块为例进行说明。
首先，在时刻ECLK2,ROWPROG1变成为Vss,ROWPROG1B变成为Vdd，图12的字线驱动器RMAIN2内的钟控反相器CINV5、CINV6变成为非动作状态。之后，在时刻ECLK3,ROWERASE1变成为Vdd,ROWERASE1B变成为Vss，图11的行地址译码器RADD2内的钟控反相器CINV3变成为非动作状态，钟控反相器CINV4变成为动作状态。
然后，在选择第2存储单元块的情况下，由于RDECADS1变成为Vdd，故图11的行地址译码器RADD2的输出信号RDECAD变成为Vss。此外，在第2存储单元块非被选的情况下，由于RDECADS1变成为Vss，故图11的行地址译码器RADD2的输出信号RDECADS变成为Vdd。
之后，在时刻ELCK4，当ROWERASE2变成为Vdd，ROWERASE2B变成为Vss后，钟控反相器CINV7变成为动作状态。
结果，在第2存储单元块被选的情况下，由于RDECADS2变成为Vdd，故图12的字线驱动器内的节点TransferG2变成为Vdd。另一方面，在第2存储单元块非被选的情况下，由于RDECADS2变成为Vss，故图12的字线驱动器内的节点TransferG2变成为Vss。
之后，在时刻ECLK5，当ROWERASE3n变成为Vss时，在第2存储单元块为非被选的情况下(在RDECADS2为Vss的情况下)，就锁存该数据。
此外，在时刻ECLK6，当ROWGATE变成为Vss时，在第2存储单元块为非被选的情况下(RDECADS为Vdd的情况下)，MOS晶体管DHN6、DHN9(图11和图12)截止，字线驱动器选择信号线22(图8)变成为浮置状态。
如上所述，无论是第奇数个的存储单元块被选的情况下还是第偶数个存储单元块被选的情况下，在时刻ECLK6的那暂时刻，被选中的块内的字线，都被设定为Vss，非被选的块内的字线和选择栅极线，都被设定为浮置状态。
此外，在第偶数个的存储单元块中，在该块为非被选的情况下，字线驱动器选择信号线22(图8)为Vdd，且变成为浮置状态。
之后，在时刻ECLK7，把单元阱CPWELL设定为Vera(例如，约20V)。这时，在被选中的块内，字线(接地电位Vss)和单元阱之间的高电场将存储单元的浮置栅极电极中的电子放出到单元阱中，执行数据擦除。
此外，在非被选块内，在时刻ECLK7，当把单元阱CPWELL设定为Vera(例如，约20V)时，借助于字线与单元阱间的电容耦合，字线的电位将上升到Vera或其附近。这时，字线驱动器选择信号线22(图8)的电位，也将借助于字线驱动器选择信号线与单元阱之间的电容耦合而上升。
因此，在非被选块内，由于在字线与单元阱之间不加高电场，故存储单元的浮置栅极电极中的电子也不会向单元阱内放出，不会进行数据擦除。
另外，在时刻ECLK8，之所以把BIASe和BIASo设定为Vdd，是因为要减少MOS晶体管HN1e、HN1o(图2)的漏极的表面漏电流的缘故。
接着，在时刻ERCV1以后，进行擦除后的恢复动作。
当单元阱CPWELL的电位从Vera降低到10V左右时，就使BLCRL接地到Vss，使位线BLe、BLo的电荷放电。在Vera为10V左右的情况下，位线BLe、BLo，借助于位线BLe、BLo与单元阱CPWELL之间的电容耦合，减低到12V。
因此，MOS晶体管HN1e、HN1o(图2)不会突然反向。
另外，在单元阱CPWELL为20V左右时，存在着下述问题：当使BLCRL接地到Vss，使位线BLe、BLo的电荷放电时，MOS晶体管HN1e和HN1o(图2)就突然反向，因而该MOS晶体管遭受破坏。
3.-2．‘擦除校验读出(Erase Verjfy Read)’
图40示出了擦除校验读出(erase verify read)的动作定时。
在本例中，对连接到第偶数条位线BLe上的存储单元进行擦除校验读出，至于第奇数条的位线BLo，前提是作成为屏蔽位线。在擦除校验读出中，屏蔽位线BLo被设定为Vdd。
首先，在时刻RCLK1，把CAPCRG设定为Vdd，在时刻RCLK2，把BLCLMP设定为Vclmp(例如，约2V)。然后，在时刻RCLK5，采用使REG1变成为Vdd的办法，把被选中的位线BLe设定为Vss(0V)(VREG为Vss,CAP1ij为Vdd)。
在时刻RCLK7，被选中的字线(控制栅极线)CG select被设定为Vcgev(例如，0V)，选择栅极线SGD被设定为Vread(例如，约3.5V)(SGS被设定为Vread)。
擦除校验读出，由于对通常连接到位线BLe上，且连接到被选中的块内的所有的字线上的存储单元，几乎同时进行，故被选中的块内的字线WL1、WL2、…WL16全都被设定为Vcgev。
结果，在连接到被选中的1块内的1条位线BLe上的所有的存储单元(1个NAND单元部件内的存储单元)都为擦除充分时，该1条位线BLe将变成为‘H’。此外，在连接到被选中的1块内的1条位线BLe上的存储单元之内，至少一个存储单元为擦除不充分时，该1条位线BLe将变成为‘L’。
另外，在擦除校验读出中，非被选位线BLo，为了降低在位线间产生的耦合噪声，被设定为Vdd。
在确定了各条位线BLe的电位后，与通常的读出一样，读出位线BLe的电位。
接着，在连接到被选中的一个块内的一条位线BLe上的所有的存储单元都为擦除充分时，该一条位线BLe所连接的数据电路内的读出节点DTNij(锁存电路LATCH1的输出节点Naij)将变成为‘H’。
此外，在连接到被选中的一个块内的一条位线BLe上的所有的存储单元之内，至少一个存储单元擦除不充分时，该一条位线BLe所连接的数据电路内的读出节点DTNij(锁存电路LATCH1的输出节点Naii)将变成为‘L’。
3.-3．‘擦除圆满完成检测’
图41示出了与擦除圆满完成检测有关的动作定时。
在擦除校验读出之后，进行检测在所有的列中擦除是否已完了的‘擦除圆满完成检测’。在图5中，在所有的数据电路内的数据电路LATCH1的输出节点Naij为‘H’时，FLAG就维持‘H’。在图5中，在至少一个数据电路内的锁存电路LATCH1的输出节点Naij为‘L’时，FLAG就变成为‘L’。
由于FLAG已连接到所有的列上，故被选中的1个块内的存储单元之内，当哪怕是有一个存储单元为擦除不充分时，FLAG就变成为‘L’，就要再次进行加擦除脉冲。如果被选中的一个块内的所有的存储单元都是擦除充分的，则FLAG节点就将变成为‘H’，结束擦除动作。
另外，由于‘擦除圆满完成检测’与上边所说的‘偶数页数据的写入动作’中的‘写入圆满完成检测’大体上是一样的，故省略对其动作的详细说明。
4．老化(Burn-in)模式
在对构成外围电路的MOS晶体管(存储单元以外的MOS晶体管)的可靠性进行试验的老化模式中，把电源电位的值设定为比在通常动作时使用的值(例如，约2.3V)还高的值(例如，约3.5V)。
在这种情况下，给图2的数据电路内的节点CAP2ij加上电源电位Vdd(例如，约3.5V)。因此，在老化模式中，存在着这样的问题：若电源电位Vdd的值过大，则在BOOT从Vss变化为Vdd时，节点CAP2ij就会因电容耦合而变成为过剩的高电位，因而图2的数据电路内的MOS晶体管DLN1的栅极(MOS电容器)将遭受破坏。
为解决这样的问题，例如，在老化模式时，可以把图2的数据电路内的BOOT预先固定为Vdd。在这种情况下，由于节点CAP2ij的电位，总是Vdd以下的电位，故不会给MOS晶体管DLN1的栅极氧化膜(电容器绝缘膜)加上过剩的高电压。
因此，可以防止MOS晶体管DLN1的栅极的破坏。
5．DRAM老化(Burn-in)模式
如上所述，在作为外围电路的可靠性试验的通常的‘老化模式’中，原则上，不能向图2的数据电路内的节点CAP2ij(DRAM单元)供给Vdd。于是，对于DRAM单元，借助于以下的图42所示的动作定时，执行老化模式。
图42示出了给节点CAP2ij(DRAM单元)提供与Vdd不同的高电位，对DRAM单元进行老化(Burn-in)测试的模式。
首先，给VREG加上Vext(从芯片外部供给的电源电位)。此外，由于CAPCRG是Vsg，故MOS晶体管TN4(图2)是ON状态。
因此，节点CAP2ij的电位，被固定为Vext。另外，Vext，在老化模式中，被设定为规定的值，以便使得MOS晶体管DLN1不遭受破坏。
此外，在本例中，之后，DTG1将变成为Vsg，从节点Naij向节点CAP1ij(DRAM单元)供给Vdd。
如上所述，在本例中，对图2的数据电路内的DRAM单元的可靠性试验，借助于图42所示的那样的‘DRAM老化模式’进行，对DRAM以外的外围电路的可靠性试验，则进行通常的‘老化模式’。
此外，‘DRAM老化模式’，即，对DRAM单元的可靠性试验，可以与通常的‘老化模式’、即、对DRAM单元以外的外围电路的可靠性试验，同时进行。
6．‘刷新(Refresh)’…第5特征
在本例中，用DRAM单元(电容器)构成作为多值数据(例如，4值数据)的暂时性存储用的多个存储电路之内的至少一个存储电路。因此，对于DRAM单元来说，在漏泄电流成为问题的那样的情况下，就必须定期性地进行刷新(refresh)。
例如，在奇数页数据的写入动作中，把偶数页的写入数据(从存储单元读出来的数据)锁存到在节点CAP1ij上。在这里，归因于节点CAP1ij的电荷的漏泄电流，在节点CAP1ij上的数据保持能力成为问题的情况下，只要定期地对节点CAP1ij的数据进行刷新即可。
图43示出了对节点CAP1ij的数据进行刷新的情况下的动作定时。
另外，时刻PRCV1，相当于图22(加写入脉冲)中的时刻PRCV1。
当变成为时刻PRCV1时，由图22可知，进行字线的放电。在时刻RFCLK1(PRCV1)，BLC变成为‘L’，数据电路和位线断开。这时，奇数页的写入数据保持在位线上。
在时刻RFCLK1,SEN和LAT都变成为Vss,SENB和LATB都变成为Vdd。结果，图2的钟控反相器CINV1、CINV2分别变成为非动作状态，节点Naij、Nbij变成为浮置状态。
之后，在时刻RFCLK2,EQPB变成为‘H’，节点Naij的电位和节点Nbij的电位被均衡化。图2的MOS电容器DLN3，被设置为用来使节点Naij的电容与节点Nbij的电容大体上相等。
此外，在时刻RFCLK4,DTG1变成为Vsg，节点CAP1ij的数据(偶数页数据)被传送至节点Naij。
接着，在时刻RFCLK5，当SEN变成为‘H’,SENB变成为‘L’时，借助于钟控反相器CINV1读出节点CAP1ij的数据。此外，在时刻RFCLK6，当LAT变成为‘H’,LATB变成为‘L’时，节点CAP1ij的数据(偶数页数据)被锁存到锁存电路LATCH1内。
结果就变成为，在该时刻，节点CAP1ij的数据被刷新。接着，在时刻RFCLK7，当DTG1变成为Vss时，已被刷新的数据，就再次存放在节点CAP1ij上。
之后，使保持在位线上的奇数页数据返回到锁存电路LATCH1内。
首先，在时刻RFCLK8,SEN和LAT变成为Vss,SENB和LATB变成为Vdd。结果，图2的钟控反相器CINV1、CINV2分别变成为非动作状态，节点Naij、Nbij变成为浮置状态。
此外，在时刻RFCLK9，当BLC变成为Vsg时，就把已保持在位线上的奇数页数据传送至节点Naij。
接着，在时刻RFCLK10，当SEN变成为‘H’，SENB变成为‘L’时，借助于钟控反相器CINV1，读出奇数页数据。此外，在时刻RFCLK11,LAT变成为‘H’,LATB变成为‘L’时，就把奇数页数据锁存到锁存电路LATCH1中。
在本例中的刷新动作中，在正在对保持在节点CAP1ij上的偶数页数据进行刷新期间，奇数页数据则保持在位线上。
因此，在使保持在位线上的奇数页数据返回到锁存电路LATCH1中之后，就要进行位线的放电(写入后的位线放电)。即，图43的时刻RFCLK12，必须永远比图22(加写入脉冲)中的时刻PRCV3还在前。
[数据电路的变形例：其1]…第6和第7特征
图44示出了数据电路的变形例。
本例的数据电路，与图2的数据电路比，具有如下特征：具备写入超高速缓冲存储器(Write Cashe)WCS1。
写入超高速缓存，由DRAM单元构成。
以下，对使用写入超高速缓存的情况下的效果进行说明。
涉及多页写入的写入动作(指的是在对例如连接到图44的字线WL1上的存储单元的写入后，接着，进行对连接到字线WL2上的存储单元的写入，再接着，进行对连接到字线WL3上的存储单元的写入这样的动作)中，以往，如图45所示，交互串行地进行写入数据的输入和写入(加写入脉冲)。
对此，在数据电路内具有写入超高速缓存的情况下，如图46所示，则可以并行地进行写入数据的输入和写入(加写入脉冲)。
例如，在图44中，把连接到字线WL1上的存储单元的数据(‘Page1，(第1页，下同)’)的写入数据输入到锁存电路LATCH1中，接着，进行‘Page1’的写入。此外，在正在对‘Page1’的写入期间，就可以向写入超高速缓存WCS1中输入连接到字线WL2上的存储单元(‘Page2’)的写入数据。
在‘Page1’的写入结束后，就把保持在写入超高速缓存WCS1中的‘Page2’的写入数据传送至锁存电路LATCH1中。此外，在正在对‘Page2’的写入期间，就向写入超高速缓存WCS1输入连接到字线WL3上的存储单元(‘Page3’)的写入数据。
如上所述，倘采用具有写入超高速缓存WCS1的数据电路，由于在正在进行写入(加写入脉冲)的时候，把对将成为下一个写入对象的页的写入数据装入到写入超高速缓存WCS1中，故不再需要2页以后的写入数据的装入时间。结果，可以使写入高速化。
以下，关于写入超高速缓存WCS1，对写入时的动作定时，详细地进行说明。
①数据向写入超高速缓存的输入
图47示出了对写入超高速缓存的数据输入的动作定时。
在写入数据输入之前，PR已保存在Vsg中，结果节点CAP3ij(DRAM单元)变成为Vdd。如果向芯片中输入了‘向写入超高速缓存WCS1中输入数据’这样的指令，在时刻WCCLK1,PR就从Vsg变化为Vss，节点CAP3ij就变成为Vdd且变成为浮置状态。
之后，在时刻WCCLK2，当CSL2i变成为Vdd时，从输入输出线IOj向写入超高速缓存WCS1输入数据。在‘0’数据的情况下，由于IOj是Vss，故节点CAP3ij变成为Vss(0V)。在为‘1’数据的情况下，由于IOj是Vdd，故节点CAP3ij保持Vdd.。
另外，在正在对写入超高速缓存WCS1输入数据的期间，由于TG是Vss，故写入超高速缓存WCS1与锁存电路LATCH1彼此电分离。因此，即便是正在对写入超高速缓存WCS1输入数据，也可以根据锁存在锁存电路LATCH1中的写入数据，进行写入或校验读出等。
然而，在不向写入超高速缓存WCS1输入写入数据的情况下，节点CAP3ij为Vdd，即。保持‘1’写入数据。结果在不向写入超高速缓存WCS1输入数据的列中，就不能进行写入。
②从写入超高速缓存向锁存电路传送数据
当把锁存在锁存电路LATCH1中的数据向存储单元写入的动作结束后，保持在写入超高速缓存WCS1中的数据，就向锁存电路LATCH1传送，而且，根据该数据进行写入动作。
图48示出了从写入超高速缓存WCS1向锁存电路LATCH1传送数据的动作定时。
首先，在时刻WLCLK1,SEN和LAT变成为Vss,SENB和LATB变成为Vdd。结果，锁存电路LATCH1变成为非动作状态。接着，在时刻WLCLK2,EQPB变成为Vdd，节点Naij的电位和节点Nbij的电位被均衡化。
之后，在时刻WLCLK4，当TG变成为Vsg时，写入超高速缓存WCS1的数据向节点Naij传送。此外，在时刻WLCLK5，当SEN变成为Vdd,SENB变成为Vss时，就从钟控反相器CINV1读出节点Naij的数据。此外，在时刻WLCLK6，当LAT变成为Vdd,LATB变成为Vss时，节点Naij的数据就锁存在锁存电路LATCH1中。
这样一来，保持在写入超高速缓存WCS1的节点CAP3ij上的数据就向锁存电路LATCH1传送。在写入超高速缓存WCS1的数据传送到锁存电路LATCH1中之后，在时刻WLCLK7,TG变成为Vss。
另外，之后，使PR变成为Vsg，使CAP3ij变成为Vdd，向写入超高速缓存WCS1输入下一个写入数据。
③写入超高速缓存WCS1内的数据的刷新
在归因于写入超高速缓存WCS1的节点(DRAM单元)CAP1ij的电荷的漏泄电流，在节点CAP3ij上的数据保持能力成为问题的情况下，就要定期地对节点CAP3ij的数据进行刷新。
图49示出了在正在写入时，刷新超高速缓存WCS1的节点CAP3ij的数据的情况下的动作定时。
另外，时刻PRCV1，相当于图22(加写入脉冲)中的时刻PRCV1。
首先，当变成为时刻PRCV1时，由图22可知，进行字线的放电。在时刻WRFCLK1(PRCV1),BLC变成为‘L’，数据电路和位线电断开。这时，写入超高速缓存WCS1的刷新期间，锁存电路LATCH1的写入数据在位线上进行等待。
即，在时刻WRFCLK1,SEN和LAT都变成为Vss,SENB和LATB都变成为Vdd。结果，图44的钟控反相器CINV1、CINV2分别变成为非动作状态，节点Naij、Nbij变成为浮置状态。
之后，在时刻WRFCLK2,EQPB变成为‘H’，节点Naij的电位和节点Nbij的电位被均衡化。图44的MOS电容器DLN3，被设置为用来使节点Naij的电容与节点Nbij的电容大体上相等。此外，在时刻WRFCLK4,TG变成为Vsg，写入超高速缓存WCS1的节点CAP3ij的数据被输出至节点Naij。接着，在时刻WRFCLK5，当SEN变成为‘H’,SENB变成为‘L’时，借助于钟控反相器CINV1读出写入超高速缓存WCS1的数据。此外，在时刻WRFCLK6，当LAT变成为‘H’,LATB变成为‘L’时，写入超高速缓存WCS1的数据，被锁存到锁存电路LATCH1内。
结果就变成为，在该时刻，写入超高速缓存WCS1的数据(节点CAP3ij的电位)被刷新。接着，在时刻WRFCLK7，当TG变成为Vss时，已被刷新的写入超高速缓存WCS1的数据，就再次保持在节点CAP3ij上。
然后，进行使在位线上等待着的写入数据返回到锁存电路LATCH1中去的动作。
首先，在时刻WRFCLK8,SEN和LAT变成为Vss,SENB和LATB变成为Vdd。结果，图44的钟控反相器CINV1、CINV2变成为非动作状态，节点Naij、Nbij变成为浮置状态。
此外，在时刻WRFCLK9，当BLC变成为Vsg时，位线与数据电路就进行电连，保持在位线上的数据传送至节点Naij。接着，在时刻WRFCLK10，当SEN变成为‘H’,SENB变成为‘L’时，该写入数据由钟控反相器CINV1读出。此外，在时刻WRFCLK11，当LAT变成为‘H’,LATB变成为‘L’时，写入数据被锁存到锁存电路LATCH1中。
如上所述，在关于写入超高速缓存WCS1的数据的刷新动作中，在正在刷新保持在节点CAP3ij上的数据期间，锁存到锁存电路LATCH1中的数据正保持在位线上。
因此，在结束写入超高速缓存WCS1的数据的刷新，使保持在位线上的写入数据返回到锁存电路LATCH1中之后，就要进行位线的放电(写入动作后的位线放电)。即，时刻WRFCLK12永远要在图22(加写入脉冲)中的PRCV3的前边。
[数据电路的变形例：其2]…第6特征
图50示出了数据电路的变形例。
本例的数据电路与图44的数据电路比，特征在于写入超高速缓存(Write Cashe)WCS2由SRAM构成。
在图44的例子中，写入超高速缓存由DRAM单元构成，在本例中，写入超高速缓存由SRAM单元构成。不论在哪一种情况下，由于都可以并行地进行写入数据的输入和写入(加写入脉冲)，故都可以得到使写入速度高速化的效果。
以下，关于写入超高速缓存WCS2，就写入时的动作定时，详细地进行说明。
①  向写入超高速缓存输入数据
图51示出了向写入超高速缓存输入数据的动作定时。
在写入数据输入之前，PR3保持为Vdd。当输入了‘向写入超高速缓存输入数据’的指令后，在时刻WACLK1,PR3从Vdd变化为Vss，节点Ncij变成为Vdd，节点Ndij则被置位为Vss。
然后，在时刻WACLK2,CSL3i变成为Vdd，输入输出线IOj就从nIOj向写入超高速缓存WCS2输入数据。在‘0’数据的情况下，由于IOj为Vss,nIOj为Vdd，故SRAM单元的节点Ncij将变成为Vss，节点Ndij变成为Vdd。在‘1’数据的情况下，由于由于IOj为Vdd,nIOj为Vss，故SRAM单元的节点Ncij将变成为Vdd，节点Ndij变成为Vss。
在正在向写入超高速缓存WCS2输入数据期间，由于TG3已变成为Vss，故在写入超高速缓存WCS2与锁存电路LATCH1彼此已经电隔离开来。因此，即便是在正在对写入超高速缓存WCS2进行数据输入，也可以根据保持在锁存电路LATCH1中的写入数据进行数据写入或校验读出。
在图50中，不向写入超高速缓存WCS2输入数据的情况下，节点Ncij将变成为Vdd，节点Ndij变成为Vss。即，写入超高速缓存WCS2已保持有‘1’写入数据。结果，在不向写入超高速缓存WCS2写入数据的列中，不进行写入。
②数据从写入超高速缓存向数据电路的传送
当向锁存电路LATCH1中锁存的数据的写入结束后，保持在写入超高速缓存WCS2中的数据就向锁存电路LATCH1传送，继续进行写入。
图52示出了从写入超高速缓存WCS2向锁存电路LATCH1传送数据的动作定时。
首先，在时刻WBCLK1,SEN和LAT变成为Vss,SENB和LATB变成为Vdd。结果，锁存电路LATCH1变成为非动作状态。接着，在时刻WBCLK2，当TG3变成为Vsg时写入超高速缓存WCS2的数据(节点Ncij的数据)就向节点Naij传送。此外，在时刻WBCLK3，当SEN变成为Vdd,SENB变成为Vss时，节点Naij的数据就从钟控反相器CINV1读出。此外，在时刻WLCLK4，当LAT变成为Vdd，LATB变成为Vss时，节点Naij的数据被锁存到锁存电路LATCH1中。
这样，保持在写入超高速缓存WCS2的节点Ncij上的数据，就被传送至锁存电路LATCH1中。在写入超高速缓存WCS2的数据被传送到锁存电路LATCH1中之后，在时刻WLCLK5,TG3变成为Vss，锁存电路LATCH1与写入超高速缓存WCS2电切断。
另外，之后，在使PR3变成为Vss，使Ncij变成为Vdd后，就向写入超高速缓存WCS2输入下一个写入数据(图51)。
在本例中，由于写入超高速缓存WCS2由SRAM构成，故不需要在图44的例子中说明的‘写入超高速缓存内的数据的刷新’。
[关于写入速度]
1．概要
在现有的快闪存储器(Flash Memory)中，对于连接将成为写入对象的存储单元的一条位线，连接一个数据电路。数据电路具备暂时性地保持对被选中的存储单元的写入数据的存储电路(例如，锁存电路)。
在通常的2值快闪存储器中，在一个数据电路内，设置保持一位的写入数据的一个存储电路。当变成为多值存储器时，在一个数据电路内，就要设置用来保持3值以上的写入数据的多个存储电路。
这样，在实际的写入动作中，就要根据保持在数据电路中的写入数据，来决定是否对被选中的存储单元执行写入。
如上所述，在现有的快闪存储器中，对于连接将成为写入对象的存储单元的一条位线，可以设置作为写入数据的暂时性地存储用的一个数据电路。即，在在芯片内存在4000个的存储单元的情况下，就可以几乎同时地对4000个存储单元执行写入。
因此，数据电路的个数越是增加，写入速度就越可以高速化。假如，若在芯片内设置8000个数据电路，则几乎可以同时对8000个存储单元执行写入。在这种情况下，与在芯片内设置4000个数据电路的情况比，写入速度可以增加一倍。
但是，增加芯片内的数据电路的个数，意味着增大芯片面积。此外，当芯片面积增大时，就产生了增加每一位的价格的问题。
以下要说明的发明，就是为了解决这样的问题，其特征是：用一个数据电路就可以对2个存储单元几乎同时地执行写入。
在这里，当然，在一个数据电路内，与现有技术一样，仅仅设置可以对一个存储单元的写入数据(2值或多值)进行暂时性地保持存储电路(例如，锁存电路)。例如，在2值存储器的情况下，在一个数据电路内仅仅设置可以暂时性地存储一位数据的一个存储电路。
因此，在本发明中，采用用一个数据电路几乎同时对2个存储单元进行写入而不增加芯片面积的办法，与现有技术比，可以使写入速度高速化为约2倍。
2．本发明的要点
首先，说明本发明的要点(图53)。
本发明，如上所述，具有可以用一个数据电路，几乎同时对2个存储单元执行写入的特征。
另外，在数据电路内，与现有技术一样，只设置一个用来暂时性地保持对一个存储单元的写入数据的存储电路(借助于此，来防止芯片面积的增大)。即，本发明采用对写入动作下一番工夫的办法，提出了使写入速度变成为2倍而不增加芯片面积的方案。
以下，以2值NAND型快闪存储器为例进行说明。
在本发明中，前提是在一个数据电路上至少要连接2条位线BLA、BLB。此外，该2条位线BLA、BLB，被配置在不同的存储区内。即，前提是连接到位线BLA上的存储单元的控制栅极线(字线)和连接到位线BLB上的存储单元的控制栅极线(字线)永远互不相同。在这种情况下，2条的位线BLA、BLB不是互相面对面且互相毗邻地配置，而是例如以数据电路为中心，互相配置为使得变成为开式(open)状态。
因此，例如，在为了执行屏蔽位线读出方法，在一个数据电路上连接2条位线，并使他们互相面对面且彼此毗邻地进行配置之类的情况下，本发明是无能为力的。但是把本发明与这样的屏蔽位线读出方法进行组合是可能的(将在后边讲述)。
对写入动作(仅仅要点)进行说明。
另外，对于具体的写入动作将在后边讲述。
假定被选中的存储单元，连接到位线BLA上的是存储单元CellA，连接到位线BLB上的是CellB。对这2个存储单元CellA、CellB，使用一个数据电路(仅仅可以保持对一个存储单元的写入数据)，几乎同时地执行写入动作。
首先，对CellA的写入数据，从芯片外部经由数据电路保持在位线BLA上。同样，对CellB的写入数据，从芯片外部经由数据电路保持在位线BLB上。
如图53(a)和(b)所示，在执行对存储单元CellA的写入动作时，TGA被设定为‘L’，TGB被设定为‘H’。
即，由于传送门电路TrNA为OFF状态，故位线BLA是浮置状态，且保持有对存储单元CellA的写入数据。这时，由于给存储单元CellA的控制栅极线(字线)加上写入脉冲，故根据位线BLA的写入数据，执行对存储单元CellA的写入。
例如，在‘0’写入(写入被选)的情况下，位线BLA为0V(‘Low’，即写入数据为‘0’)，故存储单元CellA的沟道也变成为0V。因此，给存储单元CellA的隧道氧化膜加上高电场，对存储单元CellA执行‘0’写入(对浮置栅极电极的电子的注入)。
此外，在‘1’写入(写入被选)的情况下，位线BLA为Vdd(‘High’，即写入数据为‘1’)，故存储单元CellA的沟道，将变成为Vdd-Vth(Vth是选择晶体管的阈值电压)，而且，与位线BLA电切断(选择晶体管截止)。
因此，即便是给控制栅极线(字线)加上写入脉冲，沟道电位也将借助于控制栅极线与沟道的电容耦合而上升。结果，不会给存储单元CellA的隧道氧化膜加上高电场，对于存储单元CellA执行‘1’写入(维持擦除)。
在正在对存储单元CellA加写入脉冲的期间，写入数据已保持在浮置状态的位线BLA上。这时，位线BLA的写入数据无变化，写入数据稳定地保持在位线BLA上。
这是因为由于位线BLA的电容充分地大，例如，即便是在‘0’写入时，给控制栅极线加上写入脉冲，也几乎不存在由电容耦合引起的浮置状态的位线BLA的电位变动的缘故。此外，在‘0’写入时，由于从存储单元CellA的浮置栅极电极向位线BLA流的隧道电流也是一个微小的值，故也几乎不存在由该电流引起的位线BLA的电位变动。
然而，在正在对存储单元CellA加写入脉冲的期间，传送门电路TrNB正维持在ON状态，位线BLB已与锁存电路2-i电连。
在对存储单元CellB，例如连一次也没进行过写入动作的情况下，在正在对存储单元CellA加写入脉冲期间，也可以进行对保持在位线BLB上的写入数据(‘0’或‘1’)的刷新。因为位线BLB由于在写入时变成为浮置状态，保持在位线BLB上的数据，有借助于漏泄电流(电荷的漏泄)而发生变动的可能性。
刷新用下述办法进行：把保持在位线BLB上的写入数据传送至数据电路2-i内的存储电路(例如，锁存电路)，在对该数据进行读出和锁存后，再次，返回到位线BLB上。
另一方面，在对存储单元CellB加上了写入脉冲之后，在正在对存储单元CellA加写入脉冲期间，可以进行检验存储单元CellB的状态(写入是否已不多不少地进行)的动作，即进行写入校验动作。
首先，把对保持在位线BLB上的存储单元CellB的写入数据传送至数据电路2-i内的存储电路而且进行保持(图53(a))。然后读出存储单元CellB的数据(校验读出)，例如，对保持在数据电路2-i内的写入数据和存储单元CellB的读出数据进行比较。
如果两者一致，则写入OK，以后不对存储单元CellB进行电子注入。另一方面，如果两者不一致，则写入结果为NG，就要继续进行对存储单元CellB的写入动作。
即，使保持在数据电路2-i内的存储电路中的重新写入数据返回到位线BLB上，然后，再对存储单元CellB加写入脉冲。
此外，如53(c)、(d)所示，在对存储单元CellB加上了写入脉冲之后，TGA被设定为‘H’，TGB被设定为‘L’。
即，由于传送门电路TrNB为OFF状态，故位线BLB是浮置状态，且保持有对存储单元CellB的写入数据。这时，由于给存储单元CellB的控制栅极线(字线)加上写入脉冲，故相应于位线BLB的写入数据，执行对存储单元CellB的写入。
例如，在‘0’写入(写入被选)的情况下，位线BLB为0V(‘Low’，即写入数据为‘0’)，故存储单元CellB的沟道也变成为0V。因此，给存储单元CellB的隧道氧化膜加上高电场，对存储单元CellB执行‘0’写入(对浮置栅极电极的电子的注入)。
此外，在‘1’写入(写入非被选)的情况下，位线BLB为Vdd(‘High’，即写入数据为‘1’)，故存储单元CellB的沟道，将变成为Vdd-Vth(Vth是选择晶体管的阈值电压)，而且，与位线BLB电切断(选择晶体管截止)。
因此，即便是给控制栅极线(字线)加上写入脉冲，沟道电位也将借助于控制栅极线与沟道的电容耦合而上升。结果，不会给存储单元CellB的隧道氧化膜加上高电场，对于存储单元CellB执行‘1’写入(维持擦除)。
在正在对存储单元CellB加写入脉冲的期间，写入数据已保持在浮置状态的位线BLB上。这时，出于与上边所说的理由相同的理由，位线BLB的写入数据无变化，写入数据稳定地保持在位线BLB上。
然而，如图53(c)、(d)所示，传送门电路TrNA正维持在ON状态，位线BLA已与锁存电路2-i电连，因而，可以进行对存储单元CellA的校验读出。
首先，把对保持在位线BLA上的存储单元CellA的写入数据传送至数据电路2-i内的存储电路而且进行保持(图53(c))。然后读出存储单元CellA的数据(校验读出)，例如，对保持在数据电路2-i内的写入数据和存储单元CellA的读出数据进行比较。
如果两者一致，则写入OK，以后不对存储单元CellA进行电子注入。如果两者不一致，则写入NG，要继续进行对存储单元CellA的写入动作。
即，使保持在数据电路2-i内的存储电路中的重新写入数据返回到位线BLA上，然后，再对存储单元CellA加写入脉冲。
然后，一直到正确地进行了写入为止，对存储单元CellA、CellB反复进行图53(a)到(d)的动作。
如上所述，倘采用本发明，则在与2个被选中的存储单元(2条位线)对应地设置一个数据电路的情况下，在正在对一方的存储单元执行写入时，可以使写入数据保持在连接到该一方的存储单元上的位线上，且对该位线与数据电路进行电切断。这时，使连接到另一方的存储单元上的位线与数据电路电连，执行对另一方的存储单元的校验读出动作。
倘采用这样的构成和控制方法，则可以仅仅用一个可以对一个存储单元的写入数据进行暂时性地保持的一个数据电路，几乎同时地对2个被选中的存储单元执行写入。因此可以使写入速度高速化(几乎为现有的2倍)而不会增大芯片面积。
另外，以上的说明，说明的是本发明的要点。因此，可以采用同样的手法，例如，用一个数据电路对2个以上的被选中的存储单元几乎同时地执行写入。
3．实施例1
以下，对本发明的实施例进行说明。
另外与在本发明的要点的项目中所说明的一样，以下，以2值NAND型快闪存储区为例进行说明。
3.-1．芯片的布局
图54示出了本发明的2值NAND型快闪存储区的芯片布局的概要。
本布局的特征在于：存储单元阵列由高位存储区(Upper bank)和低位存储区(Lower bank)构成，在高位存储区和低位存储区之间配置数据电路。
即，在本例中，数据电路为高位存储区和低位存储区所共有。在这种情况下，由于可以用一个数据电路几乎同时地对高位存储区和低位存储区内的一个存储单元进行写入，故与现有技术(用一个数据电路进行一个存储单元的写入)比，可以使写入速度变成为大约2倍。
高位存储区由Bank1U、Bank2U Bank3U、Bank4U构成，与之相对应地，低位存储区由Bank1L、Bank2L、Bank3L、Bank4L构成。位线BLA从数据电路向高位存储区一侧延伸，位线BLB则从数据电路向低位存储区一侧延伸。
在本例中，用一次的写入动作(从数据输入开始到写入结束位置的动作，加写入脉冲，通常要进行多次)，可以8页Page1U、Page2U、Page3U、Page4U、Page1L、Page2L、Page3L、Page4L这么大的量的写入(对于一个存储区来说是一页那么大的量的写入)。
另外，在现有的写入方法中，由于不可能几乎同时地对高位存储区和低位存储区进行写入，在现有技术中，用一次的写入动作只能进行4页那么大的量的写入。即，本发明与现有技术比，可是使写入速度变成为大约2倍。
3.-2．数据电路
图55关于图54的芯片布局，示出了一个数据电路和与之连接的位线和存储单元。
数据电路2-i具备：锁存电路LATCH1；N沟MOS晶体管TN31；校验用的P沟MOS晶体管TP31、TP32；预充电用的N沟MOS晶体管TN32A、TN32B、TN32C、TN32D；传送门电路TrNA、TrNB、TrNC、TrND。
锁存电路LATCH1，例如，用做写入/读出时的写入/读出数据的暂时性地存储。
在本例中，在一个数据电路2-i上，连接4条位线BLA、BLB、BLC、BLD。2条位线BLA、BLC配置在高位存储区(Upper Bank)内。位线BLA、BLC被配置为相互面对面，且相互毗邻。此外，2条位线BLB、BLD配置在低位存储区(Lower bank)内。位线BLB、BLD也被配置为相互面对面，且相互毗邻。
在写入动作时，高位存储区内的2条位线BLA、BLC之内的一条被选，低位存储区内的2条位线BLB、BLD之内的一条被选。即。用一个数据电路2-i，对2个存储单元(高位存储区内的一个存储单元和低位存储区内的一个存储单元)几乎同时地进行写入。
如本例所示，之所以把一个存储区内的2条位线连接到一个数据电路2-i上的理由是：在写入/读出时，使2条位线中的一条固定到Vss或Vdd上，来防止写入/读出时的位线间电容耦合噪声。
例如，在写入动作时，就把高位存储区内的2条位线之内未被选中的一条位线设定为芯片内电源电位Vdd。这样一来，采用使未被选中的位线变成为Vdd(写入非被选)的办法，就可以消除写入时的位线间电容耦合噪声。此外，还可以防止对连接到未被选中的一条位线上的存储单元的误写入(‘0’写入)。
根据同样的理由，把低位存储区内的2条位线BLB、BLD之内未被选中的一条位线，也设定为芯片内电源电位Vdd。
此外，如本例所示，在把一个存储区内的2条位线连接到数据电路2-i上的情况下，在读出动作时，就可以采用所谓的屏蔽位线读出方法，可以消除读出时的位线间电容耦合噪声。即，在读出时，采用把2条位线之内一方用做读出用的位线，把另一方用做屏蔽位线(Vss)的办法，可以实现读出速度的高速化，防止误读出。
如上所述，在本例中，在用数据电路2-i对2个存储单元CellA、CellB进行写入的情况下，2条位线BLC、BLD永远被设定为固定电位(Vdd或Vss)。此外，在用数据电路2-i对2个存储单元CellC、CellD进行写入的情况下，2条位线BLA、BLB永远被设定为固定电位(Vdd或Vss)。
因此，在写入/读出时，可以执行写入/读出动作，而不会发生位线间电容耦合噪声。
3.-3．写入动作
图56对于图54和图55的存储器详细地示出了对2个存储单元CellA、CellB的写入动作。
(1)步骤1
首先，从芯片外部向芯片内的数据电路2-i输入对高位存储区(Upper Bank)的存储单元CellA的数据装入(Data Load)、即，输入对存储单元CellA的写入数据。
实际上，对于图54的4个存储区Bank1U、Bank2U、Bank3U、Bank4U，把4页Page1U、Page2U、Page3U、Page4U那么大的量的数据，输入至与4页那么大的量的数据对应地设置的多个数据电路。
此外，当TGA变成为‘H’，传送门电路TrNA变成为ON状态时，对存储单元CellA的写入数据，就从数据电路2-i传送至高位存储区内的位线BLA上。
例如，在写入数据为‘0’时(‘0’写入或写入被选)，位线BLA变成为Vss(0V)，在写入数据为‘1’时(‘1’写入或写入非被选)，位线BLA则变成为芯片内电源电位Vdd(例如，约2.3V)。
(2)步骤2
首先，TGA变成为‘L’，传送门电路TrNA变成为OFF状态。结果，位线BLA与数据电路2-i电切断，对存储单元CellA的写入数据，被封闭在位线BLA上(进行保持)。
然后，从芯片外部向芯片内的数据电路2-i输入对低位存储区(Lower Bank)的存储单元CellB的数据装入(Data Load)、即，输入对存储单元CellB的写入数据。
实际上，对于图54的4个存储区Bank1L、Bank2L、Bank3L、Bank4L，把4页Page1L、Page2L、Page3L、Page4L那么大的量的数据，输入至与4页那么大的量的数据对应地设置的多个数据电路。
此外，当TGB变成为‘H’，传送门电路TrNB变成为ON状态时，对存储单元CellB的写入数据，就从数据电路2-i传送至低位存储区内的位线BLB上。
例如，在写入数据为‘0’时(‘0’写入或写入被选)，位线BLB变成为Vss，在写入‘1’时(‘1’写入或写入非被选)，位线BLB则变成为芯片内电源电位Vdd。
(3)步骤3
执行对低位存储区内的存储单元CellB的写入(加写入脉冲)。
首先，使TGB变成为‘L’，使TGA变成为‘H’。
这时，由于传送门电路TrNB变成为OFF状态，故位线BLB和数据电路2-i电切断。位线BLB变成为浮置状态，对存储单元CellB的写入数据，保持在位线BLB上。
然后，给存储单元CellB的控制栅极线(字线)加写入脉冲。这时，位线BLB一侧的选择栅极线，被设定为芯片内电源电位Vdd，源极线一侧的选择栅极线则被设定为接地电位Vss。此外，连接到被选中的存储单元CellB上的控制栅极线(被选中的字线)被设定为写入电位Vpgm，除此之外的控制栅极线则被设定为传送电位Vpass。
在‘0’写入时，位线BLB为Vss(0V)，存储单元CellB的沟道也变成为Vss。因此，在存储单元CellB中，给隧道氧化膜加上高电场，在隧道氧化膜中流动FN隧道电流。即，在存储单元CellB中，由于从沟道向浮置栅极电极注入电子，故存储单元CellB的阈值电压上升。
在‘1’写入的情况下，位线BLB为Vdd(例如，约2.3V)，存储单元CellB的沟道则变成为Vdd-Vth(Vth是连接在位线与存储单元之间的选择晶体管的阈值电压)，而且，连接在位线与存储单元之间的选择晶体管已截止。
因此，在存储单元CellB中，当加上写入脉冲时，沟道的电位也将借助于字线与沟道的电容耦合而上升到例如大约8V。为此，不给隧道氧化膜加高电场，在隧道氧化膜中也不会有FN隧道电流流动。即，存储单元CellB的阈值电压不变(维持擦除状态)。
在正在对低位存储区内的存储单元CellB进行写入的期间，进行保持在高位存储区内的位线BLA上的对存储单元CellA的写入数据的刷新。
即，由于TGA为‘H’，传送门电路TrNA为ON状态，位线BLA电连到数据电路2-i上。保持在位线BLA上的写入数据，被传送至数据电路2-i内的锁存电路，并保持在锁存电路内。然后，保持在锁存电路中的写入数据，再次返回到位线BLA上(刷新)。
保持在高位存储区内的位线BLA中的写入数据的刷新，在步骤2的期间内，在高位存储区内的位线BLA的电位(写入数据)有可能因漏泄电流而变动的情况下就可以进行，换句话说，在步骤2的期间，即在装入对存储单元CellB的写入数据，在低位存储区内的位线BLB上保持对存储单元CellB的写入数据的期间，若几乎不存在高位存储区内的位线BLA的电位变动，则也可以不进行刷新。
另外，刷新也可以在写入(加写入脉冲)之前，或写入(加写入脉冲)之后进行。
在进行了写入后再进行刷新的情况下，例如，在步骤2的状态(TGA为’L’,TGB为’H’)，即，在把位线BLB固定在Vss(‘0’写入)或Vdd(‘1’写入)的状态(非浮置状态的状态)下，进行对存储单元CellB的写入，然后，也可以使之变成为步骤3的状态(TGA为‘H’,TGB为‘L’)，进行保持在位线BLA上的写入数据的刷新。
此外，在本例中，虽然在把写入数据向位线BLA传送(步骤1)，把写入数据向位线BLB传送之后(步骤2)，进行对低位存储区内的存储单元CellB的写入(步骤3)，但是在位线的电位变动(漏泄电流)不成问题的情况下，也可以在把写入数据向位线BLA传送(步骤1)，把写入数据向位线BLB传送之后(步骤2)，进行对高位存储区内的存储单元CellA的写入，然后，再进行对低位存储区内的存储单元CellB的写入。或者，在步骤2之后，几乎同时地进行对存储单元CellA的写入和对存储单元CellB的写入。
(4)步骤4
在对保持在位线BLA上的写入数据进行了刷新之后，TGA变成为‘L’，传送门电路TrNA变成为OFF状态。之后，TGB变成为‘H’，传送门电路TrNB变成为ON状态。
在TGA变成为‘L’之后，就可以执行对高位存储区内的存储单元CellA的写入(加写入脉冲)。
由于传送门电路TrNA为OFF状态，位线BLA为浮置状态。而且对存储单元CellA的写入数据被保持在位线BLA中。
之后，对存储单元CellA的控制栅极线(字线)加写入脉冲。此时，位线BLA一侧的选择栅极线被设定为芯片内电源电位Vdd，源极线一侧的选择栅极线被设定为接地电位Vss。连接到被选择存储单元CellA的控制栅极线(被选定线)被设定为写入电位Vpgm，之后的控制栅极线(非被选字线)被设定为传送电位Vpass。
在‘0’写入的情况下，位线BLA为Vss(0V)，存储单元CellA的沟道也变成为Vss。因此，在存储单元CellA中，隧道氧化膜被加高电场，在隧道氧化膜中流动FN隧道电流。即，存储单元CellA中，由于从沟道向浮置栅极电极注入电子，存储单元CellA的阈值电压上升。
在‘1’写入的情况，位线BLA为Vdd，存储单元CellA的沟道变成为Vdd-Vth(Vth是连接在位线和存储单元之间的选择晶体管的阈值电压)，并且连接在位线和存储单元之间的选择晶体管处于截止状态。在此情况下，通过加写入脉冲和借助字线与沟道之间的电容耦合，沟道的电位例如也上升到8V左右，因此在隧道氧化膜中不流动FN隧道电流，存储单元CellA的阈值电压不发生变化(保持擦除状态)。
在正在对高位存储区内的存储单元CellA进行写入的期间，在低位存储区内则可以进行把保持在位线BLB上的对存储单元CellB的写入数据传送至数据电路的动作。
即，当TGB变成为‘H’，传送门电路TrNB为ON状态时，位线BLB电连到数据电路2-i上。因此，保持在位线BLB上的写入数据，被保持在数据电路2-i内的锁存电路(例如，图55的LATCH1)内。
(5)步骤5
把保持在位线BLB上的写入数据传送至数据电路内的锁存电路之后，接着，进行对低位存储区内的存储单元CellB的校验动作。另外，这时，在高位存储区内，例如，正在继续进行对存储单元CellA的写入。
首先，进行对低位存储区内的存储单元CellB的校验读出。即由于TGB为‘H’，传送门电路TrNB为ON状态，故位线BLB已与数据电路2-i电连。
因此，当给2条选择栅极线提供Vread，给存储单元CellB的控制栅极线(被选中的字线)提供校验读出用的读出电位Vcgv0，给非被选字线提供存储单元永远变成为ON状态的电位Vread时，存储单元CellB的数据，就经由位线BLB传送至数据电路。
然后，在数据电路中，根据存储单元CellB的数据和保持在锁存电路中的数据，进行检测是否已向存储单元CellB中圆满地写入了正确的数据的动作和生成写入数据的动作。
然后，在判断为已经圆满地向存储单元CellB写入了正确的数据的情况下，就结束从此往后的对存储单元CellB的写入(具体地说，在‘0’写入的情况下，使写入数据从‘0’变更为‘1’，使得以后不能进行‘0’写入)。另一方面，在判断为没有圆满地向存储单元CellB写入了正确的数据的情况下，就继续进行对存储单元CellB的写入。
在结束了以上那样的校验动作之后，由数据电路产生的重新写入数据，就被传送至低位存储区内的位线BLB，而且进行保持。
(6)步骤6
在结束了对存储单元CellB的校验动作之后，TGB变成为‘L’，传送门电路TrNB变成为OFF状态，之后，TGA变成为‘H’，传送门电路TrNA变成为ON状态。
在TGB变成为‘L’之后，就可以执行对低位存储区内的存储单元CellB的重新写入(Re-write)。
另外，在‘0’写入的情况下，例如，在写入不充分的情况下，就继续进行‘0’数据的重新写入，在写入已经变成为充分的情况下，写入数据就变更为‘1’，使得不能再进行‘0’写入。
由于传送门电路TrNB为OFF状态，故位线BLB为浮置状态。此外，对存储单元CellB的写入数据已保持在位线BLB上。
之后，给存储单元CellB的控制栅极线(字线)加写入脉冲。
另一方面，在正在进行对低位存储区内的存储单元CellB的写入的期间，在高位存储区内，首先进行把保持在位线BLA上的存储单元CellA的写入数据传送至数据电路的动作。
即，当TGA变成为‘H’，传送门电路TrNA为ON状态时，位线BLA电连到数据电路2-i上。因此，保持在位线BLA上的写入数据，被保持在数据电路2-i内的锁存电路(例如，图55的LATCH1)内。
(7)步骤7
把保持在位线BLA上的写入数据传送至数据电路内的锁存电路之后，接着，进行对高位存储区内的存储单元CellA的校验动作。另外，这时，在低位存储区内，例如，正在继续进行对存储单元CellB的写入。
首先，进行对高位存储区内的存储单元CellA的校验读出。即由于TGA为‘H’，传送门电路TrNA为ON状态，故位线BLA已与数据电路2-i电连。
因此，当给2条选择栅极线提供Vread，给存储单元CellA的控制栅极线(被选中的字线)提供校验读出用的读出电位Vcgv0，给非被选字线提供存储单元永远变成为ON状态的电位Vread时，存储单元CellA的数据，就经由位线BLA传送至数据电路。
然后，在数据电路中，根据存储单元CellA的数据和保持在锁存电路中的数据，进行检测是否已向存储单元CellA中圆满地写入了正确的数据的动作和生成写入数据的动作。
然后，在判断为已经圆满地向存储单元CellA写入了正确的数据的情况下，就结束从此往后的对存储单元CellA的写入(具体地说，在‘0’写入的情况下，使写入数据从‘0’变更为‘1’，使得以后不能进行‘0’写入)。另一方面，在判断为没有圆满地向存储单元CellA写入了正确的数据的情况下，就继续进行对存储单元CellA的写入。
在结束了以上那样的校验动作之后，由数据电路产生的重新写入数据，就被传送至高位存储区内的位线BLA，而且进行保持。
(8)步骤7以后
之后，再次进行步骤4的动作。即，在步骤7以后，一直到对包括存储单元CellA、CellB在内的所有的存储单元的写入都已充分地进行为止，或者，一直到写入次数超过了规定的写入次数且写入变成为不合格为止，反复地进行步骤4到步骤7的动作。
另外，在图55中，在正在对存储单元CellA、CellB进行写入动作的期间，例如，把位线BLC、BLD固定为Vdd(写入时)或Vss(校验读出时)。
对于存储单元CellC、CellD，也与上边所说的动作一样地进行写入动作，这时，把位线BLA、BLB固定为Vdd(写入时)或Vss(校验读出时)。
3.-4．构成写入动作的各个动作的说明
其次，对构成上边所说的写入动作的各个动作进行说明。
另外，规定数据电路和存储单元阵列假定具有图55所示的构成。此外，规定对存储单元CellA、CellB进行写入，位线BLC、BLD则固定为Vdd或Vss。
3.-4.-1．数据装入(Data Load)
在图56的‘步骤1’中，对高位存储区内的存储单元CellA的写入数据，从芯片外部输入至数据电路内，且从数据电路传送至位线BLA。
图57示出了用来执行‘步骤1’的动作的各个信号的定时。
首先，CSL变成为‘H’，写入数据从芯片外部经由IO、nIO输入至数据电路2-i内的锁存电路LATCH1。接着，在时刻Td1,TRS和TGA变成为Vsg(例如，约4V)，保持在锁存电路LATCH1中的写入数据，被传送至高位存储区内的位线BLA。另外，TGB、TGC、TGD都为Vss。
在‘0’写入(写入被选)的情况下，保持在锁存电路LATCH1中的写入数据，变成为‘0’(N1=Vss、N2=Vdd)。因此，在‘0’写入时，Vss(写入数据为‘0’)保持在位线BLA上。
在‘1’写入(写入被选)的情况下，保持在锁存电路LATCH1中的写入数据，变成为‘1’(N1=Vdd、N2=Vss)。因此，在‘1’写入时，Vdd(写入数据为‘1’)保持在位线BLA上。
然后，在时刻Td2,TRS和TGA变成为Vss，对存储单元CellA的写入数据的数据装入结束。
在上边所说的数据装入正在进行之中，例如，VSC被设定为Vss，PREC被设定为Vsg或Vdd。在这种情况下，由于位线BLC被固定为Vss，故可以除去对位线BLA的位线间电容耦合噪声。另外，BLC(VSC)也可以设定在从Vss到Vdd之间。
在图56的‘步骤2’中，对低位存储区内的存储单元CellB的写入数据，从芯片外部输入至数据电路内，且从数据电路传送至位线BLB。
图58示出了用来执行‘步骤2’的动作的各个信号的定时。
首先，写入数据从芯片外部经由节点Naij、Nbij输入至数据电路2-i内的锁存电路LATCH1。接着，在时刻Td1,TRS和TGB变成为Vsg(例如，约4V)，保持在锁存电路LATCH1中的写入数据，被传送至低位存储区内的位线BLB。另外，TGA、TGC、TGD都为Vss。
然后，在时刻Td2,TRS和TGB变成为Vss，对存储单元CellB的写入数据的数据装入结束。
在上边所说的数据装入正在进行之中，例如，VSD被设定为Vdd，PRED被设定为Vsg。在这种情况下，由于位线BLC被固定为Vdd，故可以除去对位线BLB的位线间电容耦合噪声。
3.-4.-2．加写入脉冲
在图56的‘步骤3’中，对低位存储区内的存储单元CellB加写入脉冲。
图59示出了用来执行‘步骤3’的动作(与加写入脉冲有关的部分)的各个信号的定时。
TGB、TGC和TGD全都为Vss，传送门电路TrNB、TrNC、TrND都是OFF状态。
为了对存储单元CellB进行写入，PREB已变成为Vss，写入数据保持在位线BLB上。位线BLD被固定为Vdd。即，PRED被设定为Vsg,VSD则被设定为Vdd。
为了使对存储单元CellA的写入数据保持在位线BLA上，PREA被设定为Vss。
首先，在时刻Tpr1，选择栅极线SG1L变成为Vdd，在时刻Tpr2，非被选控制栅极线(字线)CG2L到CG16L变成为传送电位Vpass。然后，在时刻Tpr3，被选中的控制栅极线(字线)CG1L变成为写入电位Vpgm。
在‘0’写入的情况下，由于位线BLB的电位是Vss(‘0’数据保持)，存储单元CellB的沟道，也变成为Vss(0V)。因此，给隧道氧化膜加高电场，电子从沟道向浮置栅极电极注入。
在‘1’写入的情况下，位线BLB的电位为Vdd(‘1’数据保持)，存储单元CellB的沟道则变成为Vdd-Vth(Vth是选择晶体管的阈值电压)。此外，选择晶体管变成为截止状态，存储单元CellB的沟道将变成为浮置状态。
在这种情况下，在存储单元CellB中，沟道电位，借助于控制栅极线(字线)与沟道间的电容耦合，例如将上升到大约8V，故不会给隧道氧化膜加高电场，不会从沟道向浮置栅极电极注入电子。
之后，在时刻Tpr4，被选中的控制栅极线CG1L的电位，将从写入电位Vpgm降低到接地电位Vss。此外，在时刻Tpr5，非被选的控制栅极线CG2L到CG16L的电位从传送电位Vpass降低到接地电位Vss。此外，在时刻Tpr6，选择栅极线SG1L从Vdd降低到Vss。
到此，加写入脉冲结束。
另外，在通常的写入中，在加写入脉冲结束后，还要进行位线BLB的放电，但在本发明中，在加写入脉冲结束后，不进行位线BLB的放电。因为在本发明中写入数据保持在位线BLB上。
3.-4.-3．刷新
在图55的‘步骤3’中，在正在对低位存储区内的存储单元CellB加写入脉冲期间，进行保持在高位存储区内的位线BLA上的写入数据的刷新。
图60示出了用来执行‘步骤3’的动作(与写入数据的刷新有关的部分)的各个信号的定时。
TGB、TGC和TGD全都为Vss，传送门电路TrNB、TrNC、TrND都是OFF状态。
为了对保持在位线BLA上的对存储单元CellA的写入数据进行刷新，PREA被设定为Vss。为了对存储单元CellB进行写入，PREB也是Vss。另一方面，PREC、PRED被设定为Vsg,VSc、VSD被设定为Vdd，位线BLC、BLD被固定为Vdd。
首先，在时刻Trf1,SEN和LAT变成为Vss，钟控反相器INV1、INV2变成为非动作状态。即，锁存电路LATCH1变成为非动作状态。此外，在时刻Trf2,TRS和TGA变成为Vsg，高位存储区内的位线BLA与数据电路2-i内的锁存电路LATCH1电连。
结果，保持在位线BLA上的写入数据被传送至读出节点N1。然后，在时刻Trf3，当SEN变成为Vdd，钟控反相器INV1变成为动作状态时，用钟控反相器INV1读出读出节点N1的电位(写入数据)。
此外，在时刻Trf4，当LAT变成为Vdd时，钟控反相器INV2变成为动作状态。把写入数据锁存到锁存电路LATCH1中。即，用锁存电路LATCH1对保持在位线BLA上的写入数据进行放大。
同时，由于锁存电路LATCH1与位线BLA已经电连，故锁存在锁存电路LATCH1中的写入数据，再次，返回到位线BLA上(刷新)。
之后，在时刻Trf5,TRS和TGA变成为Vdd，保持在位线BLA上的写入数据的刷新结束。
3.-4.-4．加写入脉冲
在图56的‘步骤4’和‘步骤5’中，给高位存储区内的存储单元CellA，加写入脉冲。
图61示出了用来执行‘步骤4’和‘步骤5’的动作(与加写入脉冲有关的部分)的各个信号的定时。
TGA、TGC和TGD全都为Vss，传送门电路TrNA、TrNC、TrND都是OFF状态。TGB，为了必须进行后边讲述的写入数据传送和校验读出，被设定为Vsg。
为了对存储单元CellA进行写入，PREA已变成为Vss，位线BLA上保持写入数据。PREC被设定为Vsg,VSc被设定为Vdd，位线BLC被固定为Vdd,PREB则被设定为Vss。
首先，在时刻Tpr1，选择栅极线SG1U变成为Vdd，在时刻Tpr2，非被选控制栅极线(字线)CG2U到CG16U变成为传送电位Vpass。然后，在时刻Tpr3，被选中的控制栅极线(字线)CG1U变成为写入电位Vpgm。
在‘0’写入的情况下，由于位线BLA的电位是Vss(‘0’数据保持)，存储单元CellA的沟道，也变成为Vss(0V)。因此，在存储单元CellA中，给隧道氧化膜加高电场，电子从沟道向浮置栅极电极注入。
在‘1’写入的情况下，位线BLA为Vdd(‘1’数据保持)，存储单元CellA的沟道则变成为Vdd-Vth(Vth是选择晶体管的阈值电压)。此外，选择晶体管变成为截止状态，存储单元CellA的沟道将变成为浮置状态。
在这种情况下，在存储单元CellA中，沟道电位，借助于控制栅极线(字线)与沟道间的电容耦合，例如将上升到大约8V，故不会给隧道氧化膜加高电场，不会从沟道向浮置栅极电极注入电子。
之后，在时刻Tpr4，被选中的控制栅极线CG1U的电位，将从写入电位Vpgm降低到接地电位Vss。此外，在时刻Tpr5，非被选的CG2U到CG16U的电位从传送电位Vpass降低到接地电位Vss。此外，在时刻Tpr6，选择栅极线SG1U从Vdd降低到Vss。
到此，对存储单元CellA加写入脉冲结束。另外，在本发明中，在加写入脉冲结束后，不进行位线BLA的放电。因为在本发明中写入数据保持在位线BLA上。
3.-4.-5．写入数据传送
在图56的‘步骤4’中，在正在对高位存储区内的存储单元CellA加写入脉冲期间，在低位存储区内，首先，进行使保持在位线BLB上的写入数据，向数据电路2-i内的锁存电路LATCH1传送的动作。
图62示出了用来执行‘步骤4’的动作(与写入数据的传送有关的部分)的各个信号的定时。
TGA、TGC和TGD全都为Vss，传送门电路TrNA、TrNC、TrND都是OFF状态。
为了对保持在位线BLB上的对存储单元CellB的写入数据进行传送，PREB被设定为Vss。为了对存储单元CellA进行写入，PREB也是Vss。另一方面，PREC、PRED被设定为Vsg,VSc、VSD被设定为Vdd，位线BLC、BLD被固定为Vdd。
首先，在时刻Tts1,SEN和LAT变成为Vss，钟控反相器INV1、INV2变成为非动作状态。即，锁存电路LATCH1变成为非动作状态。此外，在时刻Tts2,TRS和TGB变成为Vsg，低位存储区内的位线BLB与数据电路2-i内的锁存电路LATCH1电连。
结果，保持在位线BLB上的写入数据被传送至读出节点N1。然后，在时刻Tts3，当SEN变成为Vdd，钟控反相器INV1变成为动作状态时，用钟控反相器INV1读出读出节点N1的电位(写入数据)。
然后，在时刻Tts4，当TRS从Vsg变成为Vss时，晶体管TN31变成为OFF状态，锁存电路LATCH1与位线BLB电切断。
然后，在时刻Tts5，当LAT变成为Vdd时，钟控反相器INV2变成为动作状态，把写入数据锁存到锁存电路LATCH1中。即，结果变成为把保持在位线BLB上的写入数据锁存到锁存电路LATCH1中。
接着，在时刻Tts6,TGB变成为Vss，保持在位线BLB上的写入数据的传送结束。
3.-4.-6．校验读出
在图56的‘步骤5’中，在正在给高位存储区内的存储单元CellA，加写入脉冲期间，在低位存储区内，进行对存储单元CellB的校验读出。
图63示出了用来执行‘步骤5’的动作(与加写入脉冲有关的部分)的各个信号的定时。
TGA、TGC和TGD全都为Vss，传送门电路TrNA、TrNC、TrND都是OFF状态。
为了对存储单元CellA的进行写入，PREA为Vss。另一方面，位线BLC被固定为Vdd，位线BLD被固定为Vss。因此，PREC、PRED被设定为Vsg,VSc被设定为Vdd,VSD被设定为Vss。
首先，在时刻Tvfy1,TGB变成为Vsg。此外，PREB变成为Vpre(例如，约3V)，位线BLB预充电到大约1.8V。然后，在时刻Tvfy2,PREB变成为Vss，位线BLB的预充电结束。
在时刻Tvfy3，被选中的控制栅极线(字线)CG1L被设定为校验读出用的读出电位Vcgv0(例如，约0.5V)，选择栅极线SG1L、SG2L和非被选控制栅极线(字线)CG2L到CG16L，则被设定为存储单元永远变成为ON状态那样的电位Vread(例如，约3.5V)。
这时，位线BLB的电位，根据存储单元CellB的数据进行变化或进行维持。
例如，就存储单元CellB来说，在‘0’写入不充分的情况下以及进行‘1’写入的情况下，由于存储单元CellB的阈值电压比Vcgv0还低，存储单元CellB成为ON状态，位线BLB的电荷放电。结果，位线BLB的电位成为Vss。
此外，就存储单元CellB来说，在‘0’写入充分的情况下，由于存储单元CellB的阈值电压比Vcgv0还高，故存储单元CellB变成为OFF状态，位线BLB的电荷不放电。结果，位线BLB的电位维持预充电电位(例如，约1.8V)。
之后，在时刻Tvfy4，把控制栅极线(字线)CG1L到CG16L和选择栅极线SG1L、SG2L的电位，设定为Vss(0V)。
接着，在时刻Tvfy5，当VFY变成为‘L’时，由于晶体管TP32变成为ON状态，故要根据锁存在锁存电路LATCH1中的写入数据决定位线BLB的电位。
例如，在‘1’写入(写入非被选)的情况下，由于写入数据‘1’已经锁存在锁存电路LATCH1中(节点N2为‘L’)，故晶体管TP31为ON状态，位线BLB被固定为Vdd。
即，在时刻Tvfy4的那暂时刻，位线BLB的电位，虽然归因于校验读出而变成为Vss，但在时刻Tvfy5那暂时刻，位线BLB则被强制性地设定为Vdd。
此外，在‘0’写入(写入被选)的情况下，由于写入数据‘0’已经锁存在在锁存电路LATCH1中(节点N2为‘H’)，故晶体管TP31是OFF状态。因此，位线BLB照原样不变地维持借助于校验读出而读出到位线BLB上的数据，即，时刻Tvfy4的那暂时刻的位线BLB的电位。
即，在‘0’写入不充分的情况下，位线BLB的电位将变成为Vss，而在写入充分的情况下，位线BLB的电位则将变成为预充电电位。
之后，在时刻Tvfy6,SEN和LAT变成为Vss，钟控反相器INV1、INV2变成为非动作状态，即，锁存电路LATCH1变成为非动作状态。这时，锁存在锁存电路LATCH1中的写入数据消失。
接着，在时刻Tvfy7，当TRS变成为Vsg时，晶体管TN31变成为ON状态，位线BLB与锁存电路LATCH1电连。此外，在时刻Tvfy8，SEN变成为‘H’，用钟控反相器INV1读出位线BLB的电位。此外，在时刻Tvfy9，当LAT变成为‘H’时，把位线BLB的电位锁存到锁存电路LATCH1中。
即，结果变成为位线BLB的电位，作为重新写入数据被锁存到锁存电路LATCH1中。同时，该重新写入数据，还被传送至位线BLB并进行保持。
于是，以后就可以根据保持在位线BLB上的重新写入数据进行重新写入。
然而，写入(加写入脉冲)，作为原则，在校验读出的结果，与所有的列(所有的被选中的存储单元)对应的位线BLB的电位都变成为‘H’时结束。在存在位线BLB的电位为‘L’的列的情况下，即，存在‘0’写入不充分的存储单元的情况下，只要还没有达到写入次数的上限，就要继续进行写入。
是否所有的列的位线BLB的电位都已变成为‘H’的检测，可以用一致检测电路(例如，图1、图2和图5所示的那样的电路)进行(写入圆满完成检测)。
最后，在时刻Tvfy10,TRS和TGA变成为Vss，校验读出结束。
3.-4.-7．其它
在图56的‘步骤6’和‘步骤7’中，进行与步骤4’和‘步骤5’同样的动作。即，在低位存储区内，给存储单元CellB加写入脉冲，在高位存储区内，则进行保持在位线BLA上的写入数据的传送和对存储单元CellA的校验读出。
另外，‘步骤6’和‘步骤7’中的加写入脉冲、写入数据的传送、校验读出的各个动作，除去对象不同这一点之外，与‘步骤4’和‘步骤5’中的各个动作(参看项目3.-4.-4．和项目3.-4.-5．和项目3.-4.-6．)完全一样，所以仅仅在图64到图66中示出了波形图而省略其详细的说明。
在上边所说的例子中，在使位线变成为浮置状态后，再给存储单元加写入脉冲。也可以反过来，在给存储单元加上了写入脉冲之后，再使位线变成为浮置状态，把写入数据保持在位线上。
4．实施例2
在上边所说的实施例1中，由于前提是连接在一个数据电路上，同时进行写入的多个存储单元(被选中的位线)分别配置在不同的存储区内，故多个被选中的存储单元的控制栅极线(字线)不会变成为公用。
在本例中，对于用一个数据电路，对存在于同一存储区内(即，使控制栅极线变成为公用)的多个存储单元同时进行写入的情况进行说明。另外，在一个数据电路内，仅仅配置可以暂时性地存储对一个存储单元的写入数据(2值或在多值)的存储电路(例如，锁存电路)，这是不言而喻的。
4.-1．概要
在本例中，也和实施例1一样，以2值NAND型快闪存储器为例进行说明。
对于芯片布局和数据电路来说，使用与实施例1相同的布局和电路(参看图54和图55)。但是，至于数据电路和位线的连接关系，例如，要变成为图67所示的那种关系。即，在一个数据电路2-i上，要连接6条位线BLA1、BLA2、BLA3、BLB1、BLB2、BLB3。
6条位线BLA1、BLA2、BLA3、BLB1、BLB2、BLB3之内，3条位线BLA1、BLA2、BLA3被配置在高位存储区(Upper Bank)内，3条位线BLB1、BLB2、BLB3被配置在低位存储区(Lower Bank)内。
于是，在本例中，用一个数据电路2-i，例如，对连接到高位存储区内的3条位线BLA1、BLA2、BLA3上，而且，使控制栅极线CG1U1变成为公用的3个存储单元CellA1、CellA2、CellA3同时进行写入。这时，低位存储区内的3条位线BLB1、BLB2、BLB3分别被用做对存储单元CellA1、CellA2、CellA3的写入数据的暂时性地等待用的位线。
此外，例如，对于连接到低位存储区内的3条位线BLB1、BLB2、BLB3上，且使控制栅极线CG1L1变成为公用的3个存储单元CellB1、CellB2、CellB3，也可以同时进行写入。这时，低位存储区内的3条位线BLA1、BLA2、BLA3分别被用做对存储单元CellB1、CellB2、CellB3的写入数据的暂时性地等待用的位线。
4.-2．写入动作
以下，边参看图68到图70，边对具体的写入动作进行说明。另外，对存储单元CellA1、CellA2、CellA3的写入动作和对存储单元CellB1、CellB2、CellB3的写入动作，除去对象不同这一点之外，是完全相同的，所以在以下的说明中，仅仅对存储单元CellA1、CellA2、CellA3的写入动作进行说明。
(1)步骤1-1
首先，进行对存储单元CellA1的写入数据的数据装入(DataLoad)。
存储单元CellA1的写入数据从芯片外部输入至数据电路2-i。然后，当TGA1变成为‘H’时，由于传送门电路TrNA1变成为ON状态，故数据电路2-i内的写入数据，被传送给位线BLA1，而且进行保持。这时，TGB1为‘L’，传送门电路TrNB1为OFF状态。
另外，在‘0’写入(写入被选)的情况下，写入数据为‘0’，位线BLA1变成为0V。在‘1’写入(写入非被选)的情况下，写入数据为‘1’，位线BLA1变成为Vdd。
然后，TGB1从‘L’变成为‘H’，传送门电路TrNB1变成为ON状态。因此，数据电路2-i内的写入数据也被传送至位线BLB1且进行保持。
(2)步骤1-2
接着，进行对存储单元CellA2的写入数据的数据装入(DataLoad)。
首先，使TGA1和TGB1变成为‘L’，使传送门电路TrNA1、TrNB1变成为OFF状态。这时，位线BLA1、BLB1变成为浮置状态，对存储单元CellA1的写入数据，则被封闭在位线BLA1、BLB1上。
然后，存储单元CellA2的写入数据从芯片外部输入至数据电路2-i。然后，当TGA2变成为‘H’时，由于传送门电路TrNA2变成为ON状态，故数据电路2-i内的写入数据，被传送给位线BLA2，而且进行保持。这时，TGB2为‘L’，传送门电路TrNB2为OFF状态。
然后，TGB2从‘L’变成为‘H’，传送门电路TrNB2变成为ON状态。因此，数据电路2-i内的写入数据也被传送至位线BLB2且进行保持。
(3)步骤1-3
接着，进行对存储单元CellA3的写入数据的数据装入(DataLoad)。
首先，使TGA2和TGB2变成为‘L’，使传送门电路TrNA2、TrNB2变成为OFF状态。这时，位线BLA2、BLB2变成为浮置状态，对存储单元CellA2的写入数据，则被封闭在位线BLA2、BLB2上。
然后，存储单元CellA3的写入数据从芯片外部输入至数据电路2-i。然后，当TGA3变成为‘H’时，由于传送门电路TrNA3变成为ON状态，故数据电路2-i内的写入数据，被传送给位线BLA3，而且进行保持。这时，TGB3为‘L’，传送门电路TrNB3为OFF状态。
然后，TGB3从‘L’变成为‘H’，传送门电路TrNB3变成为ON状态。因此，数据电路2-i内的写入数据也被传送至位线BLB3且进行保持。
(4)步骤1-4
借助于从‘步骤1-1’到‘步骤1-3’的动作，结束写入数据的数据装入。之后，在本例中，在加写入脉冲之前，进行保持在各条位线上的写入数据的刷新。
但是，写入数据的刷新(‘步骤1-4’和‘步骤1-5’)，则只要在正在进行数据装入时，数据装入已经结束的位线的电位，有可能会因漏泄电流而变动的情况下进行即可，在正在进行数据装入时，数据装入已经结束的位线的电位，没有可能会因漏泄电流而变动的情况下则可以不进行。
在这种情况下，在数据装入(‘步骤1-1’到‘步骤1-3’)结束后，立即加写入脉冲(‘步骤1-6’)
在漏泄电流引起的位线的电位变动成为问题的情况下，写入数据的刷新，对于下述数据进行。这些数据是：保持在位线BLA1、BLB1上的对存储单元CellA1的写入数据、和保持在位线BLA2、BLB2上的对存储单元CellA2的写入数据。
即，对于保持在位线BLA3、BLB3上的对存储单元CellA3的写入数据，即便是在漏泄电流引起的位线的电位变动会成为问题那样的情况下，也不进行刷新。这是因为对存储单元CellA3的写入数据的数据装入，在最后(‘步骤1-3’)进行，故写入数据在位线BLA3、BLB3上进行保持的时间(Data retention time)短的缘故。
在‘步骤1-4’中，刷新对存储单元CellA1的写入数据。
首先，TGA1变成为‘H’，为传送门电路TrNA1变成ON状态。这时，由于位线BLA1与数据电路2-i电连，故用数据电路2-i内的锁存电路，进行保持在位线BLA1上的对存储单元CellA1的写入数据的刷新。
另外，在正在对保持在位线BLA1上的写入数据进行刷新的期间，TGB1是‘L’，传送门电路TrNB1变成为OFF状态。
然后，TGA1变成为‘L’，为传送门电路TrNA1变成OFF状态。此外，TGB1变成为‘H’，传送门电路TrNB1变成ON状态。这时，由于位线BLB1与数据电路2-i电连，故用数据电路2-i内的锁存电路，进行保持在位线BLB1上的对存储单元CellA1的写入数据的刷新。
(5)步骤1-5
在‘步骤1-5’中，刷新对存储单元CellA2的写入数据。
首先，TGA2变成为‘H’，为传送门电路TrNA2变成ON状态。这时，由于位线BLA2与数据电路2-i电连，故用数据电路2-i内的锁存电路，进行保持在位线BLA2上的对存储单元CellA2的写入数据的刷新。
另外，在正在对保持在位线BLA2上的写入数据进行刷新的期间，TGB2是‘L’，传送门电路TrNB2变成为OFF状态。
然后，TGA2变成为‘L’，为传送门电路TrNA2变成OFF状态。此外，TGB2变成为‘H’，传送门电路TrNB2变成ON状态。这时，由于位线BLB2与数据电路2-i电连，故用数据电路2-i内的锁存电路，进行保持在位线BLB2上的对存储单元CellA2的写入数据的刷新。
另外，在从‘步骤1-1’到‘步骤1-5’为止的期间，选择栅极线SG1U1、SG1L1，由于分别OFF状态，故保持在各条位线上的写入数据不会消失。
(6)步骤1-6
在步骤1-6中，加写入脉冲。
在位线BLA1上已经保持有对存储单元CellA1的写入数据，在位线BLA2上已经保持有对存储单元CellA2的写入数据，在位线BLA3上已经保持有对存储单元CellA3的写入数据。为此，如果给控制栅极线加上写入脉冲，则可以同时地执行3个存储单元CellA1、CellA2、CellA3的写入。
正在进行写入的控制栅极线(字线)和选择栅极线的电位如下所述。
位线一侧的选择栅极线SG1U1被设定为Vdd，源极线一侧的选择栅极线被设定为Vss。被选中的控制栅极线CG1U1被设定为写入电位Vpgm，非被选控制栅极线则被设定为Vpass。
接着，在‘0’写入(写入被选)的情况下，由于被选中的存储单元的沟道将变成为0V，故将给隧道氧化膜加上高电场，从沟道向浮置栅极电极注入电子。
另一方面，在‘1’写入(写入非被选)的情况下，由于被选中的存储单元的沟道，将变成为Vdd-Vth(Vth是选择晶体管的阈值电压)，而且，位线一侧的选择晶体管变成为OFF状态，故沟道将变成为浮置状态。
因此，当加上写入脉冲时，归因于控制栅极线与沟道的电容耦合，沟道的电位将上升到大约8V。即，不会给隧道氧化膜加上高电场，不会从沟道向浮置栅极电极注入电子。
(7)步骤1-7
在结束了加写入脉冲之后，就分别进行把暂时性地存储在位线上的写入数据传送至数据电路的动作、校验动作(校验读出和写入圆满完成检测)和把重新写入数据传送至位线上的动作。
由于数据电路2-i仅仅具有可以暂时性地存储对一个存储单元的写入/读出数据的锁存电路，故这些动作，一条一条位线(或存储单元)地进行。
在本例中，在‘步骤1-7’和‘步骤1-8’中，进行把暂时性地存储在位线BLB1(或者，也可以是BLA1)上的写入数据传送至数据电路的动作、对存储单元CellA1的校验读出动作(包括写入圆满完成)和把重新写入数据从数据电路传送至位线BLB1(也可以是位线BLA1、BLB1)的动作。
此外，在‘步骤1-9’和‘步骤1-10’中，进行把暂时性地存储在位线BLB2(位线BLA2不行，其理由在后边讲述)上的写入数据传送至数据电路的动作、对存储单元CellA2的校验读出动作(包括写入圆满完成)和把重新写入数据从数据电路传送至位线BLB2(也可以是位线BLA2、BLB2)的动作。
此外，在‘步骤1-11’和‘步骤1-12’中，进行把暂时性地存储在位线BLB3(位线BLA3不行，其理由在后边讲述)上的写入数据传送至数据电路的动作、对存储单元CellA3的校验读出动作(包括写入圆满完成)和把重新写入数据从数据电路传送至位线BLB3(也可以是位线BLA3、BLB3)的动作。
另外，在本例中，作成为使得把对高位存储区内的被选中的存储单元的写入数据，保持在连接该存储单元的位线和低位存储区内的一条的位线上。其理由是：在后边要讲述的校验动作中，例如，在进行对被选中的存储单元CellA1的校验读出时，保持在连接到其它的被选中的存储单元CellA2、CellA3上的位线BLA2、BLA3上的写入数据将消失。
即，如果把写入数据保持在低位存储区内的位线BLB2、BLB3上，则例如在对存储单元CellA1的校验读出时，即便是保持在高位存储区内的位线BLA2、BLA3上的写入数据消失，保持在存储单元CellA2、CellA3上的写入数据，会保持在位线BLB2、BLB3上，不会消失。
对‘步骤1-7’的动作进行说明。
在‘步骤1-7’中，进行这样的动作：把保持在低位存储区内的位线BLB1上的对高位存储区内的存储单元CellA1的写入数据传送至数据电路。
首先，当TGB1变成为‘H’时，传送门电路TrNB1变成为ON状态。这时，位线BLB1与数据电路电连，保持在低位存储区内的位线BLB1上的对存储单元CellA1的写入数据传送至数据电路。
另外，在本例中，也可以不用这种方法，而代之以使TGA1变成为‘H’，使传送门电路TrNA1变成为ON状态，把保持在高位存储区内的位线BLA1上的写入数据传送至数据电路。
该写入数据，例如，保持在图55所示的那种数据电路2-i内的锁存电路LATCH1内。
(8)步骤1-8
在‘步骤1-8’中，进行对存储单元CellA1的校验读出。
首先，使位线BLA1预充电为预充电电位(例如，约1.8V)。这时，保持在位线BLA1上的写入数据虽然会消失，但是，由于写入数据已经传送至数据电路内的锁存电路中，故没有问题。
之后，当使TGA1变成为‘H’，使传送门电路TrNA1变成为ON状态时，位线BLA1就电连到数据电路上。
接着，当给2条选择栅极线提供Vread，给存储单元CellA1的控制栅极线(被选中的字线)CG1U1提供校验读出用的读出电位Vcgv0，给非被选字线提供使存储单元永远变成为ON状态的电位Vread时，存储单元CellA1的数据，就经由位线BLA1被传送至数据电路2-i。
之后，在数据电路2-i中，根据存储单元CellA1的数据和保持在锁存电路LATCH1中的写入数据，进行产生重新写入数据的动作，和检测是否已圆满地向存储单元CellA1中写入了正确的数据的动作(写入圆满完成检测)。
假如，使用图55的数据电路，则在‘1’写入和‘0’写入充分的情况下，由于重新写入数据将变成为‘1’，故以后，‘0’写入就不能进行。即，对存储单元CellA1的写入结束。
另一方面，在‘0’写入不充分的情况下，由于重新写入数据将变成为‘0’，故仍可以继续进行‘0’写入。即，对存储单元CellA1的写入可以继续进行。
另外，在对存储单元CellA1的校验读出中，给控制栅极线CG1U1提供读出电位Vcgv0。
结果，与存储单元CellA1一起，使控制栅极线CG1U1变成为公用的存储单元CellA2、CellA3变成为ON状态，保持在位线BLA2、BLA3上的对存储单元CellA2、CellA3的写入数据消失。但是，对存储单元CellA2、CellA3的写入数据由于也已经保持在低位存储区内的位线BLB2、BLB3上，故没有问题。
在校验读出后，对存储单元CellA1的重新写入数据，被传送至位线BLA1(实际上，由于传送门电路TrNA1是ON状态，故与校验读出几乎同时，重新写入数据被传送至位线BLA1)。这时，TGB1为‘L’，传送门电路TrNBl为OFF状态。
之后，当TGB1变成为‘H’时，传送门电路TrNB1为ON状态，对存储单元CellA1的重新写入数据，也被传送至位线BLB1。
另外，如后所述，在对存储单元CellA2的校验读出时，结果就变成为保持在位线BLA1上的对存储单元CellA1的重新写入数据消失。因此，结果就变成为：以后使用保持在位线BLBl上的写入数据。
(9)步骤1-9
与上边所说的‘步骤1-7’和‘步骤1-8’同样地进行‘步骤1-9’和‘步骤1-10’的动作。
首先，说明‘步骤1-9’的动作。
在‘步骤1-9’中，进行这样的动作：把保持在低位存储区内的位线BLB2上的对高位存储区内的存储单元CellA2的写入数据传送至数据电路。
首先，当TGB2变成为‘H’时，传送门电路TrNB2变成为ON状态。这时，位线BLB2与数据电路电连，保持在低位存储区内的位线BLB2上的对存储单元CellA2的写入数据传送至数据电路。
另外，在本例中，保持在高位存储区内的位线BLA2上的对存储单元CellA2的写入数据，在对存储单元CellA1的校验读出时(‘步骤1-8’)已经消失。因此，要把对存储单元CellA2的写入数据，从低位存储区内的位线BLB2传送至数据电路。
于是，该写入数据，例如，保持在图55所示的那种数据电路2-i内的锁存电路LATCH1内。
(10)步骤1-10
在‘步骤1-10’中，进行对存储单元CellA2的校验读出。
首先，使位线BLA2预充电为预充电电位(例如，约1.8V)。之后，当使TGA2变成为‘H’，使传送门电路TrNA2变成为ON状态时，位线BLA2就电连到数据电路上。
接着，当给2条选择栅极线提供Vread，给存储单元CellA2的控制栅极线(被选中的字线)CG1U1提供校验读出用的读出电位Vcgv0，给非被选字线提供使存储单元永远变成为ON状态的电位Vread时，存储单元CellA2的数据，就经由位线BLA2被传送至数据电路2-i。
之后，在数据电路2-i中，根据存储单元CellA2的数据和保持在锁存电路LATCH1中的写入数据，进行产生重新写入数据的动作，和检测是否已圆满地向存储单元CellA2中写入了正确的数据的动作(写入圆满完成检测)。
例如，则在‘1’写入和‘0’写入充分的情况下，由于重新写入数据将变成为‘1’，故以后，就不能再对存储单元CellA2进行‘0’写入。即，对存储单元CellA2的写入结束。
此外，在‘0’写入不充分的情况下，由于重新写入数据将变成为‘0’，故可以继续对存储单元CellA2进行写入。
然而，在对存储单元CellA2的校验读出中，给控制栅极线CG1U1提供读出电位Vcgv0。
结果，与存储单元CellA2一起，使控制栅极线CG1U1变成为公用的存储单元CellA1、CellA3变成为ON状态，保持在位线BLA1、BLA3上的对存储单元CellA1、CellA3的写入数据消失。
但是，对存储单元CellA1、CellA3的写入数据由于也已经保持在低位存储区内的位线BLB1、BLB3上，故这些写入数据不会完全消失。
在校验读出后，对存储单元CellA2的重新写入数据，被传送至位线BLA2(实际上，由于传送门电路TrNA2是ON状态，故与校验读出几乎同时，重新写入数据被传送至位线BLA2)。这时，TGB2为‘L’，传送门电路TrNB2为OFF状态。
之后，当TGB2变成为‘H’时，传送门电路TrNB2为ON状态，对存储单元CellA2的重新写入数据，也被传送至位线BLB2。
另外，如后所述，在对存储单元CellA3的校验读出时，结果就变成为保持在位线BLA2上的对存储单元CellA2的重新写入数据消失。因此，结果就变成为：以后使用保持在位线BLB2上的写入数据。
(11)步骤1-11
与上边所说的‘步骤1-9’和‘步骤1-10’同样地进行‘步骤1-11’和‘步骤1-12’的动作。
首先，说明‘步骤1-11’的动作。
在‘步骤1-11’中，进行这样的动作：把保持在低位存储区内的位线BLB3上的对高位存储区内的存储单元CellA3的写入数据传送至数据电路。
首先，当TGB3变成为‘H’时，传送门电路TrNB3变成为ON状态。这时，位线BLB3与数据电路电连，保持在低位存储区内的位线BLB3上的对存储单元CellA3的写入数据传送至数据电路。
另外，在本例中，保持在高位存储区内的位线BLA3上的对存储单元CellA3的写入数据，在对存储单元CellA1的校验读出时(‘步骤1-8’)已经消失。因此，要把对存储单元CellA3的写入数据，从低位存储区内的位线BLB3传送至数据电路。
于是，该写入数据，例如，保持在图55所示的那种数据电路2-i内的锁存电路LATCH1内。
(12)步骤1-12
在‘步骤1-12’中，进行对存储单元CellA3的校验读出。
首先，使位线BLA3预充电为预充电电位(例如，约1.8V)。之后，当使TGA3变成为‘H’，使传送门电路TrNA3变成为ON状态时，位线BLA3就电连到数据电路上。
接着，当给2条选择栅极线提供Vread，给存储单元CellA3的控制栅极线(被选中的字线)CG1U1提供校验读出用的读出电位Vcgv0，给非被选字线提供使存储单元永远变成为ON状态的电位Vread(例如，约3.5V)时，存储单元CellA3的数据，就经由位线BLA3被传送至数据电路2-i。
之后，在数据电路2-i中，根据存储单元CellA3的数据和保持在锁存电路LATCH1中的写入数据，进行产生重新写入数据的动作，和检测是否已圆满地向存储单元CellA3中写入了正确的数据的动作(写入圆满完成检测)。
例如，则在‘1’写入和‘0’写入充分的情况下，由于重新写入数据将变成为‘1’，故以后就不能再对存储单元CellA3进行‘0’写入。即，对存储单元CellA3的写入结束。
此外，在‘0’写入不充分的情况下，由于重新写入数据将变成为‘0’，故可以继续对存储单元CellA3进行‘0’写入。
然而，在对存储单元CellA3的校验读出中，给控制栅极线CG1U1提供读出电位Vcgv0。
结果，与存储单元CellA3一起，使控制栅极线CG1U1变成为公用的存储单元CellA1、CellA2变成为ON状态，保持在位线BLA1、BLA2上的对存储单元CellA1、CellA2的写入数据消失。
但是，对存储单元CellA1、CellA2的写入数据(或重新写入数据)由于也已经保持在低位存储区内的位线BLB1、BLB2上，故这些写入数据不会完全消失。
在校验读出后，对存储单元CellA3的重新写入数据，被传送至位线BLA3(实际上，由于传送门电路TrNA2是ON状态，故与校验读出几乎同时，重新写入数据被传送至位线BLA3)。这时，TGB3为‘L’，传送门电路TrNB3为OFF状态。
之后，当TGB3变成为‘H’时，传送门电路TrNB3变成为ON状态，对存储单元CellA3的重新写入数据，也被传送至位线BLB3。
另外，当‘步骤1-12’结束后，结果变成为对存储单元CellA1、CellA2、CellA3的校验动作结束。即，被传送至高位存储区内的位线BLA3上的对存储单元CellA3的写入数据，被保持在位线BLA3上，而不会消失。
然后，就可以对高位存储区内的存储单元CellA1、CellA2、CellA3进行重新写入(加写入脉冲)，但如上所述，在高位存储区内的位线BLA1上，没有保持对CellA1的写入数据，在高位存储区内的位线BLA2上，没有保持对存储单元CellA2的写入数据。仅仅在高位存储区内的位线BLA3上，保持有对存储单元CellA3的写入数据。
于是，在重新写入之前，要执行把对存储单元CellA1的写入数据，从低位存储区内的位线BLB1传送至高位存储区内的位线BLA1上的动作(‘步骤1-13’和‘步骤1-14’)，和把对存储单元CellA2的写入数据，从低位存储区内的的位线BLB2传送至高位存储区内的位线BLA2上的动作(‘步骤1-15’、‘步骤1-16’)。
(13)步骤1-13
在‘步骤1-13’中，把保持在低位存储区内的位线BLB1上的对存储单元CellA1的写入数据，传送至数据电路2-i。
首先，使TGB1变成为‘H’，使传送门电路TrNB1变成为ON状态。这时，低位存储区内的位线BLB1与数据电路2-i电连，保持在位线BLB1上的对存储单元CellA1的写入数据，被传送至数据电路2-i。接着，把写入数据被锁存到数据电路2-i内的锁存电路LATCH1内(例如，参看图55)。
之后，使TGB1变成为‘L’，使传送门电路TrNB1变成为OFF状态。
(14)步骤1-14
在‘步骤1-14’中，把保持在数据电路2-i内的锁存电路LATCH1中的对存储单元CellA1的写入数据传送至高位存储区内的的位线BLA1。
首先，使TGA1变成为‘H’，使传送门电路TrNA1变成为ON状态。这时，高位存储区内的位线BLA1与数据电路2-i电连，保持在数据电路2-i内的锁存电路LATCH1上的对存储单元CellA1的写入数据，被传送至高位存储区内的位线BLA1。
之后，使TGA1变成为‘L’，使传送门电路TrNA1变成为OFF状态。
(15)步骤1-15
在‘步骤1-15’中，把保持在低位存储区内的位线BLB2上的对存储单元CellA2的写入数据传送至数据电路2-i。
首先，使TGB2变成为‘H’，使传送门电路TrNB2变成为ON状态。这时，低位存储区内的位线BLB2与数据电路2-i电连，保持在位线BLB2上的对存储单元CellA2的写入数据，被传送至数据电路2-i。接着，把写入数据被锁存到数据电路2-i内的锁存电路LATCH1内(例如，参看图55)。
之后，使TGB2变成为‘L’，使传送门电路TrNB2变成为OFF状态。
(16)步骤1-16
在‘步骤1-16’中，把保持在数据电路2-i内的锁存电路LATCH1中的对存储单元CellA2的写入数据传送至高位存储区内的的位线BLA2。
首先，使TGA2变成为‘H’，使传送门电路TrNA2变成为ON状态。这时，高位存储区内的位线BLA2与数据电路2-i电连，保持在数据电路2-i内的的锁存电路LATCH1上的对存储单元CellA2的写入数据，被传送至高位存储区内的位线BLA2。
之后，使TGA2变成为‘L’，使传送门电路TrNA2变成为OFF状态。
(17)步骤1-17
在‘步骤1-12’的时刻，对存储单元CellA3的写入数据，保持在高位存储区内的位线BLA3上，借助于‘步骤1-13’到‘步骤1-16’的动作，把对存储单元CellA1、CellA2的写入数据，传送至高位存储区内的位线BLA1、BLA2上。
借助于此，变成为在高位存储区内的各条位线BLA1、BLA2、BLA3上，都保持有重新写入数据的状态。
之后，在‘步骤1-17’中，给被选中的控制栅极线(被选中的字线)CG1U1加上写入脉冲，执行对高位存储区内的存储单元CellA1、CellA2、CellA3的写入。
另外，在‘步骤1-17’中的加写入脉冲之后，就可以再次执行与从‘步骤1-7’到‘步骤1-16’同样的动作。
即，以后，从‘步骤1-7’到‘步骤1-16’的动作，要反复执行，一直到充分地对所有的存储单元都进行了写入为止(或一直到写入次数超过了规定次数变成为写入不合格为止)。
如在上边所说的那样，倘采用实施例2，则对使存在于同一存储区内的控制栅极线变成为公用的多个存储单元，用一个数据电路，就可以同时地执行写入。
即，即便是数据电路具有可以仅仅保持对一个存储单元的写入/读出数据的存储电路，采用把对各自的存储单元的写入数据保持在位线上的办法，就可以用一个数据电路，对多个存储单元执行写入。
此外，作成为使得在对于多个存储区设置一个数据电路，例如，用该数据电路，对某一存储区(高位存储区)内的多个存储单元执行写入时，其它的存储区(低位存储区)内的多条位线上，保持写入数据。
因此，可以不使写入数据消失地执行一连串的写入动作(加写入脉冲、校验读出、写入圆满完成检测等)。
如上所述，倘采用实施例2，则可以实现高速的写入，而无须增加芯片面积，即，无须增大数据电路的规模。
另外，在实施例2中，虽然用一个数据电路同时对存在于同一存储区内的的3个存储单元进行写入，但也可以用一个数据电路对存在于同一存储区内的4个以上的存储单元同时地执行写入。
例如，在图71的例子中，在一个数据电路2-i上，连接有高位存储区(Upper Bank)内的6条位线BLA1、BLA2、BLA3、BLC1、BLC2、BLC3，和低位存储区(Lower Bank)内的6条位线BLB1、BLB2、BLB3、BLD1、BLD2、BLD3。
在这种情况下，与实施例2一样，连接到可以对连接到高位存储区内的6条位线BLA1、BLA2、BLA3、BLC1、BLC2、BLC3上的6个存储单元同时地执行写入。此外，也可以对连接到低位存储区(Lower Bank)内的6条位线BLB1、BLB2、BLB3、BLD1、BLD2、BLD3上的6个存储单元同时地执行写入。
此外，在对高位存储区内的存储单元进行写入时，对连接到3条位线BLA1、BLA2、BLA3上的3个存储单元同时地进行写入，在位线BLB1、BLB2、BLB3上则可以分别保持位线BLA1、BLA2、BLA3的写入数据。
这时，为了防止位线间电容耦合噪声，也可以把位线BLC1、BLC2、BLC3和位线BLD1、BLD2、BLD3作成为屏蔽位线(固定为Vdd或Vss)。
同样，在对高位存储区内的存储单元进行写入时，对连接到3条位线BLC1、BLC2、BLC3上的3个存储单元同时地进行写入，在位线BLD1、BLD2、BLD3上则可以分别保持位线BLC1、BLC2、BLC3的写入数据。这时，为了防止位线间电容耦合噪声，也可以把位线BLA1、BLA2、BLA3和位线BLB1、BLB2、BLB3作成为屏蔽位线(固定为Vdd或Vss)。
另外，对于低位存储区内的存储单元的写入，也可以把非被选的位线作成为屏蔽位线。
以上，对于本发明的非易失性半导体的详细的说明就结束了。
另外，在本实施例中，虽然以多值NAND型EEPROM为例进行了说明，但是，本发明，当然，可以应用于其它的多值存存储器。例如，作为存储阵列，还可以有：NOR型、AND型(A.Nozoe:ISSCC,Degest of Technical Papers,1995)、DINOR型(S.Kobayashi:ISSCC,Digest of Technical Papers,1995)，虚拟接地阵列(VirtualGround Array)型(Lee,et al,:Symposium on VLSI,Digest of TechnicalPapers,1994)等。
此外，本发明，不限于快闪存储器(Flash memory)，在例如，掩模ROM、EPROM等的非易失性半导体存储器也可以应用。
如上所述，倘采用本发明，则具有如下效果：
第一，用DRAM(电容器)，构成作为配置在数据电路内的多值数据(n值数据)的暂时存储用所使用的多个存储电路中的至少一个存储电路。众所周知，由于DRAM单元的面积比SRAM单元的面积小，故在用DRAM单元构成多个存储电路的一部分的情况下，比起象现有技术那样所有的存储电路仅仅由SRAM单元构成的情况来，可以缩小数据电路的面积。
第二，在字线控制电路由行地址译码器和字线驱动器构成，而且，在存储单元阵列的一方一侧配置行地址译码器，在存储单元阵列在两侧配置字线驱动器的情况下，根据动作模式，对用来把存储单元阵列的一方一侧的行地址译码器和另一方一侧的字线驱动器连接起来的信号线的状态进行控制。因此，该信号线不会给存储单元阵列的动作带来坏影响。
第三，例如，采用把4值数据与存储单元的阈值电压的关系设定为规定的关系的办法，可以用2次的读出动作进行偶数页数据的读出，用一次的读出动作进行奇数页数据的读出。
第四，例如，采用把4值数据与存储单元的阈值电压的关系设定为规定的关系的办法，例如，在偶数页数据的写入后进行的奇数页数据的写入中，使‘00’写入比‘01’写入结束得快，采用在‘00’写入结束后，省略‘00’校验读出的办法，可以实现写入时间的短缩(写入的高速化)。
第五，例如，在写入动作中，在数据电路内，不设置锁存电路，而代之以采用对于DRAM单元(电容器)进行刷新的办法，即便是在电容器的漏泄电流会成为问题的那些情况下，也可以正确地进行写入动作。
第六，采用在数据电路内设置写入超高速缓存的办法，例如，在涉及执行多页写入时，就可以并行地执行写入(加写入脉冲)和写入数据的输入，实质上不再需要第2页以后的数据装入时间，因而可以实现写入的高速化。
第七，在数据电路内设置写入超高速缓存，DRAM单元(电容器)构成该写入超高速缓存的情况下，采用对该DRAM单元进行刷新动作的办法，即便是在DRAM的漏泄电流会成为问题那样的情况下，写入数据也不会消失。
第八，使用具有仅仅可以存储对一个存储单元的写入/读出数据的存储电路的数据电路，对不同的存储区内的多个存储单元，可以几乎同时地执行写入。即，采用把对存储单元的写入数据保持在该存储单元所连接的位线上的办法，可以用一个数据电路执行多个存储单元的写入。此外，在正在对一方的存储单元进行写入时，对另一方的存储单元进行校验读出的办法，与现有技术比，可以使写入速度变成为2倍，而无须增大芯片面积。
第九，使用具有仅仅可以存储对一个存储单元的写入/读出数据的存储电路的数据电路，可以对配置在同一存储区内，且使控制栅极线变成为公用的多个存储单元，同时地执行写入。即，采用把对存储单元的写入数据，保持在与配置该存储单元所连接的位线和元的存储区的存储区不同的存储区内的位线上的办法，可以用一个数据电路，对同一存储区内的多个存储单元同时地执行写入。借助于此，与现有技术比，可以使写入速度高速化，而无须增加芯片面积。

Claims (34)

1．一种非易失性半导体存储器，具备：
含有存储单元的存储单元部分；
连接到上述存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路，具备存储第1数据的第1电容器和存储第2数据的第1锁存电路。
2．一种非易失性半导体存储器，具备：
含有存储3值以上信息的存储单元的存储单元部分；
连接到上述存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路，具备存储第1数据的第1电容器和存储第2数据的第1锁存电路。
3．一种非易失性半导体存储器，具备：
含有存储3值以上信息的存储单元的存储单元部分；
连接到上述存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路具备第1锁存电路和第1电容器，
根据存储在上述第1锁存电路中的数据和存储在上述第1电容器中的数据，对上述存储单元进行写入。
4．一种非易失性半导体存储器，具备：
含有存储3值以上信息的存储单元的存储单元部分；
连接到上述存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路具备第1锁存电路和第1电容器，
根据从存储器外部输入的存储在上述第1锁存电路中的数据，和从上述存储单元中读出并存储在上述第1电容器中的数据，对上述存储单元进行写入。
5．一种非易失性半导体存储器，具备：
含有存储3值以上信息的存储单元的存储单元部分；
连接到上述存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路具备第1锁存电路和第1电容器，
上述存储单元，存储用第1行地址选择的第1数据和用第2行地址选择的第2数据，
在上述第1行地址所选择的第1写入动作中，根据存储在上述第1锁存电路中的上述第1数据进行写入，
在上述第2行地址所选择的第2写入动作中，根据存储在上述第1锁存电路中的上述第2数据和从上述存储单元中读出并存储在上述第1电容器上的上述第1数据进行写入。
6．一种非易失性半导体存储器，具备：
具有存储‘1’状态具有第1阈值电平，‘2’状态具有第2阈值电平，‘3’状态具有第3阈值电平，‘i’状态(i为n以下的自然数，n为3以上的自然数)具有第i阈值电平这样的n值的存储单元的存储单元部分；
连接到上述存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路具备第1锁存电路和第1电容器，
上述存储单元，存储用第1行地址选择的第1数据和用第2行地址选择的第2数据，
在上述第1行地址所选择的第1写入动作中，根据存储在上述第1锁存电路中的第1数据，进行使上述存储单元变成为‘1’、‘2’、…、‘m-1’、‘m’状态(m为自然数)的写入，
在上述第2行地址所选择的第2写入动作中，根据存储在上述第1锁存电路中的第2数据，和从上述存储单元中读出并存储在上述第1电容器上的上述第1数据，进行使上述存储单元变成为‘1’、‘2’、…、‘k-1’、‘k’状态(k为比m大的自然数)的写入。
7．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1和第2存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述第1和第2存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路，具备存储向上述第1存储单元写入或从上述第1存储单元读出来的第1数据的第1电容器，和存储向上述第2存储单元写入或从上述第2存储单元读出来的第2数据的第1锁存电路。
8．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1、第2存储单元部分的一端上的位线；
连接到上述位线上，暂时存储对上述第1、第2存储单元的2位以上的写入或读出数据的数据电路，
其特征是：上述数据电路具备第1锁存电路和第1电容器，
在对上述第2存储单元进行写入时，上述第1电容器保持第1数据，根据存储在上述第1锁存电路中的第2数据进行写入，
在对上述第2存储单元的写入结束后，把保持在上述第1电容器上的上述第1数据传送至上述第1锁存电路，
根据保持在上述第1锁存电路中的上述第1数据，进行对上述第1存储单元的写入。
9．权利要求1到8中的任何一项所述的非易失性半导体存储器，其特征是：上述非易失性半导体存储器具备对存储在上述第1电容器上的数据进行刷新的功能。
10．权利要求9所述的非易失性半导体存储器，其特征是：
上述刷新功能，具备下述动作：
把存储在上述第1锁存电路中的数据传送至上述位线，
其次，在上述位线对存储在上述第1锁存电路中的数据进行保持的期间内，用上述第1锁存电路，刷新保持在上述第1电容器上的数据，
然后，把保持在上述位线上的数据传送至上述第1锁存电路。
11．权利要求10所述的非易失性半导体存储器，其特征是：上述刷新在正在对上述存储单元进行加写入脉冲期间，或在结束了加上述写入脉冲之后进行。
12．权利要求1到10中的任何一项所述的非易失性半导体存储器，其特征是：上述存储单元是构成NAND单元部件的多个存储单元中的一个。
13．一种非易失性半导体存储器，具备：
含有存储单元的存储单元部分；
连接到上述存储单元部分的一端上的第1信号线；
暂时存储对上述存储单元的写入或读出数据的数据电路；
连接在上述第1信号线和上述数据电路之间的第1开关电路，
其特征是：采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，把对上述存储单元的写入数据或读出数据保持在上述第1信号线上。
14．一种非易失性半导体存储器，具备：
含有存储单元的存储单元部分；
连接到上述存储单元部分的一端上的第1信号线；
暂时存储对上述存储单元的写入或读出数据的数据电路；
连接在上述第1信号线和上述数据电路之间的第1开关电路，
其特征是：采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，把对上述存储单元的写入数据或读出数据保持在上述第1信号线上，而无须在上述数据电路中进行保持。
15．权利要求1或2所述的非易失性半导体存储器，其特征是：在正在对上述存储单元加上写入电压期间内，采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，把对上述存储单元的写入数据保持在上述第1信号线上。
16．一种非易失性半导体存储器，具备：
含有存储单元的存储单元部分；
连接在上述存储单元部分的一端上的第1信号线；
暂时存储对上述存储单元的写入或读出数据的数据电路；
连接在上述第1信号线和上述数据电路之间的第1开关电路，
其特征是：
在正在对上述存储单元加上写入电压期间内，采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，
把对上述存储单元的写入数据保持在上述第1信号线上，在加上了上述写入电压后，采用使上述第1开关电路变成为ON状态的办法，使上述第1信号线和上述数据电路变成为电连状态，使保持在上述第1信号线上的上述写入数据传送至上述数据电路。
17．一种非易失性半导体存储器，具备：
含有存储单元的存储单元部分；
连接在上述存储单元部分的一端上的第1信号线；
暂时存储对上述存储单元的写入或读出数据的数据电路；
连接在上述第1信号线和上述数据电路之间的第1开关电路，
其特征是：
在正在对上述存储单元加上写入电压期间内，采用使上述第1开关电路变成为OFF状态的办法，使上述第1信号线和上述数据电路变成为非电连状态，
把对上述存储单元的写入数据保持在上述第1信号线上，在加上了上述写入电压后，采用使上述第1开关电路变成为ON状态的办法，使上述第1信号线和上述数据电路变成为电连状态，使保持在上述第1信号线上的上述写入数据传送至上述数据电路，
然后，用存储在上述数据电路中的上述写入数据，进行校验读出，以检查是否对上述存储单元的写入已充分地进行。
18．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
连接到上述第2存储单元部分的一端上的第2信号线；
与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，
其特征是：上述第1存储单元的写入或读出数据，存储在上述数据电路中，对上述第2存储单元的写入或读出数据保持在上述第2信号线上。
19．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
连接到上述第2存储单元部分的一端上的第2信号线；
与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，
其特征是：
对上述第1和第2存储单元的写入几乎同时进行，
在正在对上述第2存储单元加写入电压期间，对上述第2存储单元的写入数据，保持在上述第2信号线上，
在正在对上述第2存储单元加写入电压期间，用上述数据电路，进行检查对上述第1存储单元的写入是否已充分地进行的校验读出。
20．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
连接到上述第2存储单元部分的一端上的第2信号线；
与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，
其特征是：
对上述第1和第2存储单元的写入几乎同时进行，
在正在对上述第2存储单元加写入电压期间，对上述第2存储单元的写入数据，保持在上述第2信号线上，
在正在对上述第2存储单元加写入电压期间，用上述数据电路，进行检查对上述第1存储单元的写入是否已充分地进行的校验读出，
在正在对上述第1存储单元加写入电压期间，对上述第1存储单元的写入数据，保持在上述第1信号线上，
在正在对上述第1存储单元加写入电压期间，用上述数据电路，进行检查对上述第2存储单元的写入是否已充分地进行的校验读出。
21．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
连接到上述第2存储单元部分的一端上的第2信号线；
与上述第1信号线和第2信号线都连接，暂时性地存储对上述第1和第2存储单元的写入或读出数据的数据电路，
其特征是：
对上述第1和第2存储单元的写入几乎同时进行，
在正在对上述第2存储单元加写入电压期间，对上述第2存储单元的写入数据，保持在上述第2信号线上，
在正在对上述第2存储单元加写入电压期间，把保持在上述第1信号线上的对上述第1存储单元的写入数据，传送至上述数据电路，然后，用上述数据电路，进行检查对上述第1存储单元的写入是否已充分地进行的校验读出，
在正在对上述第1存储单元加写入电压期间，对上述第1存储单元的写入数据，保持在上述第1信号线上，
在正在对上述第1存储单元加写入电压期间，保持在上述第2信号线上的对上述第2存储单元的写入数据，传送至上述数据电路，然后，用上述数据电路，进行检查对上述第2存储单元的写入是否已充分地进行的校验读出。
22．权利要求18、19、20和21中的任何一项所述的非易失性半导体存储器，其特征是：上述第1存储单元和上述第2存储单元用相互不同的字线进行选择。
23．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
第2信号线；
与上述第1和第2信号线都连接，暂时性地存储对上述第1存储单元的写入或读出数据的数据电路，
其特征是：对上述第1存储单元的写入或读出数据，保持在上述第2信号线上。
24．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
第2信号线；
与上述第1和第2信号线都连接，暂时性地存储对上述第1存储单元的写入或读出数据的数据电路，
其特征是：
在正在对上述第1存储单元加写入电压期间，使对于上述第1存储单元的写入数据保持在上述第1或第2信号线上，
在上述写入电压加上之后，使上述数据电路与上述第2信号线进行电连，把保持在上述第2信号线上的对上述第1存储单元的写入数据传送至上述数据电路，
然后，用存储在上述数据电路中的写入数据，进行检查对上述第1存储单元写入是否已充分地进行的校验读出。
25．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
连接到上述第1存储单元部分的一端上的第1信号线；
第2信号线；
含有第3存储单元的第3存储单元部分；
连接到上述第3存储单元部分的一端上的第3信号线；
第4信号线；
与上述第1、第2、第3和第4信号线都连接，暂时性地存储对上述第1或第3存储单元的写入或读出数据的数据电路，
其特征是：
对上述第1和第3存储单元的写入几乎同时进行，
在正在对上述第1和第3存储单元加写入电压期间，对于上述第1存储单元的写入数据保持在上述第1或第2信号线上，对上述第3存储单元的写入数据，保持在上述第3或第4信号线上，
用上述数据电路进行检查对上述第1存储单元的写入是否已充分地进行的校验读出，在对上述第1存储单元的校验读出期间对上述第3存储单元的写入数据，保持在上述第4信号线上，
然后，上述数据电路与上述第4信号线电连，在把保持在上述第4信号线上的对上述第3存储单元的写入数据传送到上述数据电路上之后，用存储在上述数据电路中的对上述第3存储单元的写入数据，进行检查对上述第3存储单元的写入是否已充分地进行的校验读出，在对上述第3存储单元进行校验读出期间，对上述第1存储单元的写入数据保持在上述第2信号线上。
26．权利要求25所述的非易失性半导体存储器，其特征是：上述第1存储单元和上述第3存储单元用同一字线进行选择。
27．权利要求13到21和23到25中的任何一项所述的非易失性半导体存储器，其特征是：在上述写入或读出数据保持在上述第1、第2、第3或第4信号线上的期间，把与上述第1、第2、第3或第4信号线毗邻的信号线设定为固定电位。
28．权利要求27所述的非易失性半导体存储器，其特征是：上述固定电位是接地电位或电源电压。
29．权利要求13到21和23到25中的任何一项所述的非易失性半导体存储器，其特征是：上述第1、第2、第3和第4信号线是位线。
30．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1和第2存储单元部分的一端上的位线；
连接到上述位线上，暂时性地存储向上述存储单元写入或读出数据的数据电路，
其特征是：上述数据电路具备：存储向上述第1存储单元写入或从上述第1存储单元读出来的数据的第1存储装置，和存储向上第2存储单元写入或从上述第2存储单元读出来的数据的第2存储装置。
31．一种非易失性半导体存储器，具备：
含有第1存储单元的第1存储单元部分；
含有第2存储单元的第2存储单元部分；
连接到上述第1和第2存储单元部分的一端上的位线；
连接到上述位线上，暂时性地存储向上述存储单元写入或读出数据的数据电路，
其特征是：上述数据电路具有第1和第2存储装置，
在对上述第2存储单元进行写入时，上述第1存储装置保持第1数据，根据存储在上述第2存储装置中的第2数据进行写入，在对上述第2存储单元的写入结束后，把保持在上述第1存储装置中的第1数据传送至上述第2存储装置，
根据保持在上述第2存储装置中的上述第1数据，进行对上述第1存储单元的写入。
32．权利要求30或31所述的非易失性半导体存储器，其特征是：上述第1存储装置是电容器，上述第2存储装置是锁存电路。
33．权利要求30或31所述的非易失性半导体存储器，其特征是：上述第1和第2存储装置是锁存电路。
34．权利要求30或31所述的非易失性半导体存储器，其特征是：上述第1和第2存储单元用不同的字线进行选择。
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