CN1311549C - 布线和制造布线的方法以及布线板和制造布线板的方法 - Google Patents

布线和制造布线的方法以及布线板和制造布线板的方法 Download PDF

Info

Publication number
CN1311549C
CN1311549C CNB021080755A CN02108075A CN1311549C CN 1311549 C CN1311549 C CN 1311549C CN B021080755 A CNB021080755 A CN B021080755A CN 02108075 A CN02108075 A CN 02108075A CN 1311549 C CN1311549 C CN 1311549C
Authority
CN
China
Prior art keywords
conductive layer
width
etching
shape
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021080755A
Other languages
English (en)
Other versions
CN1378276A (zh
Inventor
山崎舜平
须泽英臣
小野幸治
楠山义弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1378276A publication Critical patent/CN1378276A/zh
Application granted granted Critical
Publication of CN1311549C publication Critical patent/CN1311549C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/805—Electrodes

Abstract

本发明的布线具有层叠结构，它包括具有第一宽度的第一导电层(第一层)，由选自W和Mo，或主要含该元素的合金或化合物的一种或多种元素制成；低阻的第二导电层(第二层)，其具有小于第一宽度的第二宽度，由主要含Al的合金或化合物制成；及第三导电层(第三层)，其具有小于第二宽度的第三宽度，由主要含Ti的合金或化合物制成。采用这种结构，使本发明为象素段的扩大留有充分的余地。至少第二导电层的边缘具有锥形的截面。由于这种形状，使得能够获得令人满意的覆盖范围。

Description

布线和制造布线的方法以及布线板和制造布线板的方法
技术领域
本发明涉及使用薄膜技术形成的布线及制造布线的方法。本发明还涉及布线板及制造布线板的方法。在本说明书中，布线板是指用玻璃等制造的绝缘基板或具有使用薄膜技术形成的布线的各种基板。
背景技术
近年来，使用在有绝缘表面的基板上形成的半导体薄膜(厚度约几至几百nm)来形成薄膜晶体管(TFT)的技术已受到人们的注意。TFT广泛地应用于电子器件如集成电路(IC)和电光仪器。特别是TFT作为图象显示仪的开关元件正在得到迅速地发展。
通常，液晶显示器件是作为图象显示仪器为人们所知的。与无源型液晶显示器件相比，由于能得到精度更高的图象，有源矩阵型液晶显示器件正在更多地使用。在有源矩阵型液晶显示器件中，排列在矩阵中的象素电极受到驱动，从而在屏幕上形成显示图形。更具体地说，电压加在选出的象素电极和与此象素电极相对应的反电极之间，由此配置在象素电极和反电极之间的液晶层就受到光学调制，而这种光学调制是由观测者以显示图形而认知的。
这种有源矩阵型液晶显示器件得到了比较广泛的应用，而且对高精度、高孔径比，高稳定性，以及屏幕尺寸的扩大存在日益增长的需要。对提高生产力和降低成本也有要求。
在使用铝(Al)作为上述TFT的布线来制造TFT的情况下，由于热处理而形成凸出物如凸起和须状物，Al原子会扩散到绝缘膜和有源区(特别是沟道形成区)，这就会造成TFT工作故障或TFT电气特性下降。
在这种情况下，考虑使用耐热处理的金属材料(有代表性的是，具有高熔点的金属元素，诸如钨(W)和钼(Mo))。然而这些元素的电阻与Al的电阻相比却非常高(见表1)。
表1
  布线材料 电阻率(μΩcm)
  Al 2
  W 10-20
  Mo 15-25
因此，在屏幕尺寸扩大时，线路延迟就成了问题。有鉴于此，考虑通过使布线变得较厚来降低电阻的方法。但是，在布线宽度增大时，设计自由度和象素段的孔径比都会降低。此外，在布线的薄膜厚度做得更大时，很可能会在布线相互三维交叉区段造成短路，并且在布线阶差段其覆盖范围也会下降。
发明内容
因此，考虑到上述情况，本发明的目的是提供便于屏幕扩大的布线和制造此布线的方法，以及提供布线板和布线板的制造方法。
根据本发明，布线为层叠结构，它包括：作为第一层是主要含有选自W和Mo的一种或多种元素的导电膜，或选自W和Mo的一种或多种元素；作为第二层，主要含Al的低阻导电膜；及作为第三层，主要含Ti的导电膜，由此试图降低布线电阻。根据本发明，主要含Al的低阻导电膜用其他导电膜夹在当中，由此能够避免因热处理而形成凸出物如凸起和须状物。此外，由于第一和第二层用高熔点的导电膜制成，它们起阻挡金属的作用，这就能防止Al原子扩散到绝缘膜和有源区(表2)。还有，在本发明的布线上形成绝缘膜且与此布线形成接触时，第三层对绝缘膜的蚀刻起挡板的作用，所以接触能够易于形成。当Al与ITO膜(典型的透明导电膜)接触时，Al引起电腐蚀使接触电阻增加。但是，第三层由主要含Ti的导电膜制成，所以接触电阻变得令人满意。
表2
  布线材料   熔点[℃]
  Al   660.4
  W   3387
  Mo   2610
  Ti   1675
此外，根据本发明，至少由主要含Al的低阻导电膜制成的第二层的边缘呈锥形。由于这种锥形形状，在阶差段的覆盖范围提高了。在本说明书中，锥形角是指由材料层的水平表面和侧表面所形成的角度。还有，在本说明书中，为方便起见，有锥形角的侧表面称为维形形状，呈锥形的区段称为锥形段。
在本说明书中公开的本发明的结构涉及到呈层叠结构的布线，它包括具有第一宽度的第一导电层作为第一层，具有小于第一宽度的第二宽度第二导电层作为第二层，以及具有小于第二宽度的第三宽度第三导电层作为第三层，其特征在于第一导电层，第二导电层，或第三导电层的边缘的截面呈锥形形状。
在上述结构中，布线的特点是具有层叠结构，它包括由主要含W的合金或化合物制成的导电层(第一层)，由主要含Al的合金或化合物制成的导电层(第二层)，以及由主要含Ti的合金或化合物制成的导电层(第三层)。另一种情况是，布线的特点是呈层叠结构，它包括由主要含Mo的合金或化合物制成的导电层(第一层)，由主要含Al的合金或化合物制成的导电层(第二层)，以及由主要含Ti的合金或化合物制成的导电层(第三层)。例如，作为第一层，能够使用W，WN，Mo，或其他类似材料等。作为第二层，能使用Al，Al-Si(2wt％)，Al-Ti(1wt％)，Al-Nd(1wt％)，Al-Sc(0.18wt％)，或其他类似材料等。作为第三层能使用Ti，TiN，或其他类似材料等。这些层可以通过溅射，等离子体CVD，或诸如此类的方法来形成。此外，当在第二层中形成Al-Si或类似材料时，对元素如Si能溶入Al的比率有限制(固溶度限制)。因为溶解度较高时，电阻增加，热阻也发生变化。因此，本领域的技术人员可根据适合于布线的电阻和热阻以及元素例如Si的固溶度限制，适当地确定Si或类似材料对Al的比率。
表3示出构成布线的各导电层中电阻的实例。从表3了解到由主要含Al的合金或化合物制成的导电层与其他导电层相比，具有非常低的电阻。
表3
  布线材料   电阻率[μΩcm]
  主要含W的材料   W   10-20
  WN   150-220
  主要含Al的材料   Al   2
  Al-Si(2wt％)   3.5-4.5
  Al-Ti(1wt％)   8-10
  Al-Nd(1wt％)   7-10
  Al-Sc(0.18wt％)   3.5-4.0
  主要含Ti的材料   Ti   50-60
  TiN   130-200
任何蚀刻方法都可以采用，只要具有热阻和电导的第一，第二，及第三导电膜能够以高速度和良好的精度蚀刻，并且薄膜的边缘段能做成锥形就行。这其中，最好使用利用高密度等离子体的干法蚀刻法。使用微波，螺旋波等离子体(HWP)，或感应耦合等离子体(ICP)的蚀刻仪适合于获得高密度等离子体。例如，电子回旋共振(ECR)蚀刻仪，表面波等离子体(SWP)蚀刻仪，ICP蚀刻仪，双频平行板激发型蚀刻仪，或其他类似仪器等都可以使用。尤其是ICP蚀刻仪易于控制等离子体，而且便于待处理基板的扩大。
例如，为了进行高精度等离子体处理，使用的方法是通过对多重螺旋线圈(其中多个螺旋线圈段通过阻抗匹配电路并联连接)施加高频电功率来形成等离子体。此外，高频电功率也加在持有待处理基板的低电极上，从而供给其偏压。
当使用采用这种多重螺旋线圈的ICP蚀刻仪时，锥形角可有显著地改变，要视加在基板侧的偏压电功率而定。因此，通过进一步增加偏压电功率并改变压力，能在50°-85°范围改变锥形角。
作为用于蚀刻第二和第三层的气体，最好是氯气。例如，可以使用SiCl4，HCl，CCl4，BCl3，Cl2，或其他类似气体等。
作为用于蚀刻第一层的气体，最好是氟气。例如可以使用NF3，CF4，C2F6，SF6，或其他类似气体等。在氯气与氟气同时采用时，第一层中的蚀刻率提高，这是所希望的。
此外，通过使布线具有包括上述导电层的层叠结构，使用ICP蚀刻法或其他类似方法使布线边缘形成锥形。通过使布线边缘形成锥形，在后面过程中将要形成的薄膜其覆盖范围能够令人满意。
在上述结构中，第一导电层的边缘最好做成锥形。呈锥形形状的区段(即锥形段)是一个与第二导电层不相重叠的区域，该区的宽度与从第一宽度中减掉第二宽度所得到的宽度相当。还有，最好是第二导电层做成锥形，且使其锥形角大于第一导电层锥形段的锥形角。此外，最好第三导电层做成锥形，且使其锥形角基本上与第二导电层锥形段的锥形角相同。
实现本方案的结构涉及到制造布线的方法，其包括的步骤为：形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，以及第三导电层组成的叠层；蚀刻第一导电层，第二导电层，以及第三导电层以形成第二形状导电层，其包括第一宽度第一导电层，第二宽度第二导电层，以及第三宽度第三导电层组成的叠层；及蚀刻第二宽度第二导电层和第三宽度第三导电层以形成第三形状导电层，其包括第四宽度第一导电层，第五宽度第二导电层，及第六宽度第三导电层组成的叠层，其中第一导电层，第二导电层，或第三导是层的边缘截面呈锥形。
在上述结构中，布线的特点是具有层叠结构，其包括由主要含W的合金或化合物制成的导电层(第一层)，由主要含Al的合金或化合物制成的导电层(第二层)，以及由主要含Ti的合金或化合物制成的导电层(第三层)。另一种情况是，布线特点是呈层叠结构，其包括由主要含Mo的合金或化合物制成的导电层(第一层)，由主要含Al的合金或化合物制成的导电层(第二层)，以及由主要含Ti的合金或化合物制成的导电层(第三层)。
此外，通过使布线能具有包括上述导电层的层叠结构，使用ICP蚀刻法或其他类似的方法等使布线边缘形成锥形。通过使布线边缘形成锥形，在后面的过程中将要形成的薄膜其覆盖范围能够令人满意。
在上述结构中，第一导电层的边缘最好做成锥形。呈锥形形状的区段(即锥形段)是一个与第二导电层不相重叠的区域，该区的宽度与从第一宽度中减掉第二宽度所得到的宽度相当。还有最好第二导电层也做成锥形，且使其锥形角大于第一导电层锥形段的锥形角。此外，最好第三导电层做成锥形，且使其锥形角基本上与第二导电层锥形段的锥形角相同。
本发明的结构涉及到包括绝缘基板和布线的布线板，其特征在于布线为层叠结构，其包括；具有第一宽度的第一导电层作为第一层；具有小于第一宽度的第二宽度第二导电层作为第二层；以及具有小于第二宽度的第三宽度第三导电层作为第三层，并且其特征还在于第一导电层，第二导电层或第三导电层的边缘截面呈锥形形状。
在上述结构中，布线形成方法的特征在于主要含W的导电膜，主要含Al的导电膜，以及主要含Ti的导电膜都叠放在彼此的顶上，再带掩模进行蚀刻。此外，在上述结构中，布线形成过程的特征在于主要含Mo的导电膜，主要含Al的导电膜，以及主要含Ti的导电膜都叠放在彼此的顶上，再用掩膜进行蚀刻。
在上述结构中，第一导电层的边缘最好做成锥形。呈锥形形状的区段(即锥形段)是一个与第二导电层不相重叠的区域，该区的宽度与从第一宽度中减掉第二宽度所得到的宽度相当。还有最好第二导电层也做成锥形，且使其锥形角大于第一导电层锥形段的锥形角。此外，最好第三导电层做成锥形，且使其锥形角基本上与第二导电层锥形段的锥形角相同。
此外，实现本发明的结构涉及到布线板的制造方法，其特点包括上述步骤：在绝缘表面上形成第一导电层；在第一导电层上形成第二导电层；在第二导电层上形成第三导电层，并对第一至第三导电层进行蚀刻以形成有锥形段的导电层。
在上述结构中，布线形成过程的特征在于主要含W的导电膜，主要含Al的导电膜，以及主要含Ti的导电膜都叠放在彼此的顶上，再带掩模进行蚀刻。此外，在上述结构中，布线形成过程的特征在于主要含Mo的导电膜，主要含Al的导电膜，以及主要含Ti的导电膜都叠放在彼此的顶上，再带掩模进行蚀刻。
此外，通过使布线能具有包括上述导电层的层叠结构，使用ICP蚀刻法或其他类似方法等使布线边缘形成锥形。通过使布线边缘形成锥形，在后面的过程中将要形成的薄膜，其覆盖范围能够令人满意。
在上述结构中，第一导电层的边缘最好做成锥形。呈锥形形状的区段(即锥形段)是一个与第二导电层不相重叠的区域，该区的宽度与从第一宽度中减掉第二宽度所得到的宽度相当。还有最好第二导电层也做成锥形，且使其锥形角大于第一导电层锥形段的锥形角。此外，最好第三导电层做成锥形，且使其锥形角基本上与第二导电层锥形段的锥形角相同。
根据本发明，凭借适合于常规布线或制造布线板的过程的简单方法，布线中能够实现低电阻。因此，设计自由和象素段孔径比的程度可以提高。由于布线包括具有锥形形状的导电层，故得到了满意的覆盖范围。因为有这些优点，在以有源矩阵型液晶显示器件为代表的半导体器件中，本发明对因象素段面积增加所致的屏幕扩大留充分的余地，这就使半导体器件的工作特性和可靠性得以提高。
本发明的这些优点和其他优点对本领域技术人员在参照附图阅读和理解下面的详细说明时会变得明显起来。
附图说明
在附图中：
图1A-1C示出本发明的典型原理；
图2A和2B示出根据本发明生产的布线的典型形状；
图3A和3B示意性地示出根据本发明生产的布线的形态；
图4A-4C示出根据本发明生产的布线的典型形状；
图5A-5C示出根据本发明生产的布线的典型形状；
图6A-6C示出根据本发明生产的布线的典型形状；
图7A-7C示出根据本发明的典型原理；
图8A-8C为截面视图，其说明象素TFT和TFT驱动电路的制造过程；
图9A-9C为截面视图，其说明象素TFT和TFT驱动电路的制造过程；
图10为截面视图，其示出象素TFT和TFT驱动电路的制造过程；
图11为顶视图，其示出象素TFT的配置；
图12为截面视图，其说明有源矩阵型液晶显示器件的制造过程；
图13为截面视图，其说明有源矩阵型液晶显示器件的制造过程；
图14为发光器件的驱动电路和象素段的截面结构视图；
图15A为发光器件的顶视图，图15B为该发光器件驱动电路和象素段的截面结构视图；
图16为发光器件驱动电路和象素段的截面结构视图；
图17A和17B示出本发明的典型原理；
图18A和18B为截面视图，其说明有源矩阵型液晶显示器件的制造过程；
图19为发光器件象素段的截面结构视图；
图20A至20C示出半导体器件实例；
图21为截面视图，其说明象素TFT和TFT驱动电路的制造过程；及
图22示意性地示出根据第一蚀刻工况生产的布线的形状。
具体实施方案
下面，将通过例证性实施方案参照图1A-1C对本发明予以说明。在本实施方案中，将对采用本发明的装有TFT，栅极的布线板予以说明。
首先，在基板10上形成底绝缘膜11。作为基板10，可以使用玻璃基板，石英基板，硅基板，塑料基板，金属基板，挠性基板，或其他类似基板等。玻璃基板的实例包括用玻璃如钡硼硅玻璃或铝硼硅玻璃制成的玻璃基板。此外，挠性基板是指用PET，PES，PEN，丙烯酸树脂，或诸如此类材料所制成的薄膜形状基板。如果半导体器件使用挠性基板制造，可以料到其重量会轻。在挠性基板的正面或其正面和背面最好形成单层或多层的屏障层如Al膜(AlON，AlN，AlO，等等)，碳膜(类金刚石碳(DLC)，等等)，或SiN膜以提高寿命。
此外，作为底绝缘膜11，形成了由绝缘膜如氧化硅膜，氮化硅膜，或氮氧化硅膜制成的底膜11。其中，双层结构(11a，11b)的底膜11是作为例子；但是，底膜11可以是单层膜的绝缘膜或可具有两层或更多层的多层结构。注意也可以不形成底绝缘膜。
然后，在底绝缘膜11上形成半导体层12。通过用已知的方法(溅射，LPCVD，等离子体CVD，等等)形成非晶结构半导体膜，用已知的结晶法(激光结晶法，热结晶法，使用催化剂如镍的热结晶法，等等)使该半导体膜结晶，并使用第一光掩膜使结晶的半导体膜形成图形具有所要求的形状，就得到了半导体层12。形成的半导体层12厚度在25-80nm(最好是30-60nm)。对结晶半导体膜的材料没有特别的限制；但是，结晶半导体膜最好用硅，硅锗(SiGe)合金，或其他类似材料等形成。
然后，形成绝缘膜13以覆盖半导体12。形成的绝缘膜13厚度在40-150nm以便通过等离子体CVD或溅射使含硅绝缘膜具有单层结构或多层结构。绝缘膜13将成为栅绝缘膜。
其次，第一导电膜14(厚度：20-100nm)，第二导电膜15(厚度：100-800nm)，及第三导电膜16(厚度：20-100nm)被层叠在绝缘膜13上。这里，这些导电膜可以利用溅射，等离子体CVD或其他类似方法形成，而由于第一导电膜14与绝缘模13接触，可以使用主要含W或Mo的导电膜(W，WMo，Mo等)以防止杂质从基板10扩散到沟道形成区。此外，作为第二导电膜15，可以使用主要含Al的低阻导电膜(Al，Al-Ti，Al-Sc，Al-Si，等)。作为第三导电膜16，可以使用主要含Ti(Ti，TiN，等)接触电阻低的导电膜。
然后，使用第二光掩模形成抗蚀掩模17a，而第一蚀刻过程在感应耦合等离子体(ICP)蚀刻仪或其他类似仪器中进行。由于第一蚀刻过程，第一至第三导电膜14-16被蚀刻，得到如图1B所示的边缘处有锥形段的导电层18a-20a。
第二蚀刻过程在ICP蚀刻仪或其他类似仪器中进行，使用如原来在第二光刻法中形成的抗蚀掩模17a。由于第二蚀刻过程，第二导电层19a和第三导电层18a被选择性地蚀刻得到如图1C所示的第二导电层19b和第三导电层18b。在第二蚀刻过程中，抗蚀掩膜17a，第一导电层20a，及绝缘膜13进行轻微蚀刻以形成抗蚀掩膜17b，第一导电层20b，及绝缘膜21b。第一导电层20b具有第一宽度(W1)，第二导电层19b具有第二宽度(W2)，及第三导电层18b具有第三宽度(W3)。第一宽度大于第二宽度，而第二宽度大于第三宽度。
这里，为了抑制绝缘膜13的膜还原，蚀刻进行两次(第一和第二蚀刻过程)。然而，只要能够形成如图1C所示的电极结构(第三导电层18b，第二导电层19b，及第一导电层20b的层叠结构)，就不存在特别的限制。蚀刻可以进行一次。
如上所述，根据本发明，由低阻导电层形成栅线。因此，既使象素段面积扩大，其也足以被驱动。不用说，本发明适用于各种布线以及栅线，并且能够制造其上形成有此类布线的布线板。此外，根据本发明，其上形成有此类布线的半导体器件，其工作特性和可靠性也能够提高。
具有上述结构的本发明将通过下述实施方案予以详细说明。
本发明将通过实施方案进行说明，但是，应当指出本发明并不局限于此。
[实施方案1]
下面将说明使用本发明装有栅电极的布线板的典型结构。
首先，在基板10上形成底绝缘膜11。作为基板10，可以使用玻璃基板，石英基板，硅基板，或金属基板，或其上形成有绝缘膜的挠性基板。此外，可以使用具有耐受处理温度热阻的塑料基板。在本实施方案中，使用玻璃基板(Corning公司生产的1737)。
作为底绝缘膜11，形成了由绝缘膜如氧化硅膜，氮化硅膜，或氮氧化硅膜制成的底膜11。这里，双层结构(11a，11b)的底膜11是作为例子，但是，底膜11可以是单层膜的绝缘膜或可以有两层或更多层的多层结构。注意也可以不形成底绝缘膜。在本实施方案中，形成的是厚度为50nm的氮氧化硅膜11a(组成比：Si＝32％，O＝27％，N＝24％，H＝17％)。其次，形成的是厚度为100nm的氮氧化硅膜11b(组成比：Si＝32％，O＝59％，N＝7％，H＝2％)。
然后，在底绝缘膜11上形成半导体层12。通过用已知的方法(溅射，LPCVD，等离子体CVD，等)形成非晶结构的半导体膜，用已知的结晶法(激光结晶法，热结晶法，使用催化剂如镍的热结晶法，等)使该半导体膜结晶，并使用第一光掩模使结晶的半导体膜形成图形具有所要求的形状，就得到了半导体层12。形成的半导体12厚度在25-80nm(最好是30-60nm)。对结晶半导体膜的材料没有特别的限制；但是，结晶半导体膜最好用硅，硅锗(SiGe)合金，或其他类似材料等形成。在本实施方案中，通过等离子体CVD形成的非晶硅膜其厚度为55nm，而含镍的溶液则放在非晶硅薄膜上。非晶硅膜在500℃下脱氢1小时。并在550℃下热结晶4小时。为改善结晶情况而实施激光退火法来形成结晶硅膜。结晶硅膜用光刻法成形来形成半导体层12。
然后，形成绝缘膜13以覆盖半导体层12。通过等离子体CVD或溅射形成的绝缘膜13厚度在40-150nm以便使含硅绝缘膜具有单层或多层结构。绝缘膜13将成为栅绝缘膜。在本实施方案中，通过等离子体CVD形成的氮氧化硅膜(组成比：Si＝32％，O＝59％，N＝7％，H＝2％)厚度为110nm。
其次，第一导电膜14(厚度：20到100nm)，第二导电膜15(厚度：100到800nm)，及第三导电膜16(厚度：20到100nm)被层叠在绝缘膜13上。这里，这些导电膜3用溅射等方法形成，而由于第一导电膜14与绝缘膜13接触，可以使用主要含W或Mo的导电膜(W，WMo，Mo，等)以防止杂质从基板10扩散到沟道形成区。此外，作为第二导电膜15，可以使用主要含Al的低阻导电膜(Al，Al-Ti，Al-Sc，Al-Si等)作为第三导电膜16，可以使用主要含Ti(Ti，TiN，等)接触电阻低的导电膜。在本实施方案中，由W膜(厚度：30nm)制的第一导电膜14，由Al-Ti膜(厚度：500nm)制的第二导电膜15，及由Ti膜(厚度：50nm)制的第三导电模16通过溅射进行叠层。第二导电膜15的Ti比为1％，并且使用Al-Ti作为靶子来形成第二导电膜15。
然后，进行第一蚀刻过程。第一蚀刻过程在第一蚀刻工况和第二蚀刻工况下进行。在本实施方案中，在第一蚀刻工况下使用ICP蚀刻法。更具体地说，是使用BCl3，Cl2，和O2作为蚀刻气体，气体流量比率为65∶10∶5(sccm)，而450W的RF(13.56MHz)功率在1.2Pa的压力下，供给到线圈形电极上。通过产生等离子体进行147秒钟的蚀刻。这里，使用干法蚀刻仪(型号为E645-ICP)，其使用Matsubshita电气工业有限公司生产的ICP。300W的RF(13.56MHz)功率也供给到基板侧(样品台)，因此对其施加的基本上是负的自偏压。在第一蚀刻工况下，对抗蚀掩模的蚀刻速度是235.5nm/min，对Al-Ti的蚀放慢速度是233.4nm/min，对W的蚀刻速度是133.8nm/min。对Ti的蚀刻速度几乎与对Al-Ti的蚀刻速度相同。如图22所示，Al-Ti膜和Ti膜按第一蚀刻工况进行蚀刻以得到第二导电膜29和第三导电膜28。在第一蚀刻工况下，对Al-Ti膜和Ti膜蚀刻使第二和第三导电层的边缘成锥形。此外，在第一蚀刻工况下，Al-Ti膜和Ti膜的锥形角约变成45°。因为对W的蚀刻速度比对抗蚀掩模，Ti，及Al-Ti的蚀刻速度要小得多，故主要对第一导电膜14的表面进行蚀刻以形成用参考数字30所指示的形状。
其后，蚀刻工况改变成第二蚀刻工况而不去掉抗蚀掩模17a。在第二蚀刻工况下，使用CF4，Cl2，和O2作为蚀刻气体，气体流量比率为25∶25∶10(sccm)，500W的RF(13.56MHz)功率在1Pa的压力下供给到线圈形电极上，通过产生等离子体进行30秒钟的蚀刻。20W的RF(13.56MHz)功率也供给到基板侧(样品台)，由此对其施加的基本上是负的自偏压。在第二蚀刻工况下，CF4，Cl2，和O2混合，只对W膜蚀刻。在第二蚀刻工况下对W的蚀刻速度是124.6nm/min。为了进行蚀刻而不在栅绝缘膜上留下残留物，蚀刻时间可以增加约10-20％。
在第一蚀刻过程中，通过把抗蚀掩模形状做得适当，由于加在基板侧偏压的作用，第一和第二导电层的边缘就形成锥状。锥形角可以设定在15°-45°。从而，通过第一蚀刻过程就形成了包括第一导电层20a，第二导电层19a，及第三导电层18a的第一形状导电层。第一导电层20a在沟道长度方向的宽度与在上述实施方案模式中示出的W1相当。参考数字21a代表栅绝缘膜，而栅绝缘膜21a未被第一形状导电层覆盖的区域要轻微蚀刻约20-50nm。此处的第一蚀刻过程与上述实施方案模式中说明的第一蚀刻过程(图1B)相当。图2A示出当时形成的第一形状导电层的扫描电子显微镜照片。
然后，进行第二蚀刻过程而不去掉抗蚀掩模。这里，使用BCl3和Cl2作为蚀刻气体。气体流量比率为20∶60(sccm)，600W的RF(13.56MHz)功率在1.2Pa的压力下供给到线圈形电极上，通过产生等离子体进行蚀刻。100W的RF(13.56MHz)功率也供给到基板侧(样品台)，由此对其施加的基本上是负自偏压。在第二蚀刻过程中，对Al-Ti膜和Ti膜进行选择性蚀刻。由于第二蚀刻过程，Al-Ti膜和Ti膜的锥形角变成为80°。在第二蚀刻过程中，形成了第二导电层19b和第三导电层18b。另一方面，第一导电层20a与第二导电层19b和第三导电层18b相比几乎不能蚀刻来形成第一导电层20b。这里的第二蚀刻过程与上述实施方案模式中说明的第二蚀刻过程(图1C)相当。因此，形成了第二形状导电层，它由在沟道长度方向上宽度为W1的第一导电层，在沟道长度方向上宽度为W2的第二导电层，以及在沟道长度方向上宽度为W3的第三导电层组成。图2B示出第二形状导电层的扫描电子显微镜照片。
表4示出，在Al-Ti膜下形成的膜对Al-Ti膜的蚀刻率为2-10的情况下，考虑到Al-Ti膜蚀刻率的面内变化，通过计算待蚀刻底层膜的厚度(nm)而得到的结果。当时是假定Al-Ti膜厚度为500nm，面内存在±5％的变化而计算的厚度。
表4
  对Al-Ti膜蚀刻率的变化(±％)   对底层膜的选择比
  2   3   4   5   6   7   8   9   10
  1   300.0   200.0   150.0   120.0   100.0   85.7   75.0   66.7   60.0
  2   350.1   233.4   175.1   140.1   116.7   100.0   87.5   77.8   70.0
  3   400.4   266.9   200.2   160.1   133.5   114.4   100.1   89.0   80.1
  4   450.7   300.5   225.4   180.3   150.2   128.8   112.7   100.2   90.1
  5   501.3   334.2   250.6   200.5   167.1   143.2   125.3   111.4   100.3
  6   552.0   368.0   276.0   220.8   184.0   157.7   138.0   122.7   110.4
  7   603.0   402.0   301.5   241.2   201.0   172.3   150.7   134.0   120.6
  8   654.2   436.1   327.1   261.7   218.1   186.9   163.5   145.4   130.8
  9   705.7   470.5   352.9   282.3   235.2   201.6   176.4   156.8   141.1
  10   757.6   505.1   378.8   303.0   252.5   216.5   189.4   168.4   151.5
  11   809.8   539.9   404.9   323.9   269.9   231.4   202.4   180.0   162.0
  12   862.4   574.9   431.2   345.0   287.5   246.4   215.6   191.6   172.5
  13   915.5   610.3   457.7   366.2   305.2   261.6   228.9   203.4   183.1
  14   969.0   646.0   484.5   387.6   323.0   276.9   242.2   215.3   193.8
  15   1023.0   682.0   511.5   409.2   341.0   292.3   255.8   227.3   204.6
如表4所示，随着对Al-Ti膜蚀刻率变化的增加，要蚀刻的厚度变大。此外，随着对底层膜选择比的增加，待蚀刻厚度变薄。如果这些特性得到利用，就能形成所需形状的布线。
如上所述，根据本发明，由于栅线由低阻导电层形成，所以即使象素段的面积扩大，象素段也足以能被驱动。此外，其上形成有此种布线的半导体器件之工作特性和可靠性也能提高。
[实施方案2]
在本实施方案中，将参照图3A-3B到图6A-6C对实施方案1中第一蚀刻过程第一蚀刻工况改变的情况予以说明。这里，第一蚀刻工况改变了，实施方案1中只有两层(第一和第三导电层)构成了栅线。但是，本发明也适用于栅线由三层组成的情况，其使用实施方案1中的第一导电层作为底层。
首先，通过溅射在1737玻璃基板10上形成氮氧化膜33使其厚度为200nm。然后，由Al-Ti膜(厚度：500nm)制的第一导电膜34和由Ti膜(厚度：100nm)制的第二导电膜35通过溅射进行层叠(图3A)。
然后，蚀刻过程在第二导电层35上形成抗蚀膜后进行。该蚀刻过程在第一实施方案中的第一蚀刻工况下进行。在本实施方案中，使用ICP蚀刻法，用BCl3和Cl2作蚀刻气体，压力在1.2Pa。通过改变如表5所示的气体流量率和供给到线圈形电极和基板侧(样品台)的电功率进行蚀刻(图3B)。由于这一蚀刻过程，抗蚀膜，第二导电膜35，及第一导电膜被蚀刻，形成了第二导电层37，第一导电层38，还有氮氧化物膜40。参考数字36代表蚀刻过程后的抗蚀膜。
表5
  ICP   偏压   气体   流量率   蚀刻时间
  工况   (W)   (W)   (sccm)   (sec.)
  1   100   300   BCl3∶Cl2   60∶20   268
  2   300   300   BCl3∶Cl2   60∶20   168
  3   700   300   BCl3∶Cl2   60∶20   159
  4   500   100   BCl3∶Cl2   60∶20   175
  5   500   200   BCl3∶Cl2   60∶20   147
  6   500   400   BCl3∶Cl2   60∶20   147
  7   500   300   BCl3∶Cl2   20∶60   60
  8   500   300   BCl3∶Cl2   40∶40   81
  9   500   300   BCl3∶Cl2   70∶10   350
图4A-4C至6A-6C示出用扫描电子显微镜，放大倍数为15000倍时观测到的表5所示工况下得到的导电层图形。图4A示出在工况1下形成的导电层。图4B示出工况2下形成的导电层。图4C示出工况3下形成的导电层。图5A示出工况4下形成的导电层。图5B示出工况5下形成的导电层。图5C示出工况6下形成的导电层。图6A示出工况7下形成的导电层。图6B示出工况8下形成的导电层。图6C示出工况9下形成的导电层。从图4A-4C了解到随着加在线圈形电极上电功率的增加，锥形角变大。从图5A-5C了解到随着加在基板侧上电功率的增加，锥形角变大。从图6A-6C了解到随着BCl3气体流量率的增加，锥形角变大。因而，锥形角的改变视工况而定。此外，表6示出了在表5所示工况下得到的蚀刻率。表7示出了对各种膜的选择比。在Al-Ti与W间选择比大的工况下，能进行各向异性蚀刻，因而可以形成具有所需形状的导电层。
表6
  工况   ICP   偏压   流量率   Al-Si(nm/min)   抗蚀膜(nm/min)   W(nm/min)   SiON(nm/min)
  (W)   (W)   (sccm)   (Ave)   (3σ)   (Ave)   (3σ)   (Ave)   (3σ)   (Ave)   (3σ)
  1   100   300   60∶20   168.8   39.3   122.4   33.1   37.1   6.4   38.4   8.1
  2   300   300   60∶20   236.9   51.4   197.9   36.7   59.4   16.2   66.4   8.9
  3   700   300   60∶20   262.1   63.2   263.1   33.2   110.7   23.1   107.6   12.0
  4   500   100   60∶20   236.7   40.6   133.7   26.3   41.4   17.0   56.0   8.2
  5   500   200   60∶20   246.8   46.1   199.6   23.7   69.1   22.3   81.8   8.8
  6   500   400   60∶20   251.0   55.2   255.3   24.4   102.6   21.3   104.0   13.4
  7   500   300   20∶60   750.7   111.0   395.2   70.7   127.8   49.9   104.0   17.6
  8   500   300   40∶40   495.6   116.5   351.1   62.2   112.4   39.4   101.0   16.8
  9   500   300   70∶10   142.3   24.2   148.6   17.7   61.0   10.8   99.3   9.7
表7
  工况   对Al-Si的选择比   对抗蚀膜的选择比   对W的选择比   对SiON的选择比
  抗蚀膜   W   SiON   Al-Si   W   SiON   Al-Si   抗蚀膜   SiON   Al-Si   抗蚀膜   W
  1   1.38   4.55   4.40   0.73   3.30   3.19   0.22   0.30   0.97   0.23   0.31   1.03
  2   1.20   3.99   3.57   0.84   3.33   2.98   0.25   0.30   0.89   0.28   0.34   1.12
  3   1.00   2.37   2.44   1.00   2.38   2.45   0.42   0.42   1.03   0.41   0.41   0.97
  4   1.77   5.72   4.23   0.56   3.23   2.39   0.17   0.31   0.74   0.24   0.42   1.35
  5   1.24   3.57   3.02   0.81   2.89   2.44   0.28   0.35   0.85   0.33   0.41   1.18
  6   0.98   2.45   2.41   1.02   2.49   2.46   0.41   0.40   0.99   0.41   0.41   1.01
  7   1.90   5.88   7.22   0.53   3.09   3.80   0.17   0.32   1.23   0.14   0.26   0.81
  8   1.41   4.41   4.91   0.71   3.12   3.47   0.23   0.32   1.11   0.20   0.29   0.90
  9   0.96   2.33   1.43   1.04   2.44   1.50   0.43   0.41   0.61   0.70   0.67   1.63
如上所述，通过改变工况，能够得到所需形状的导电层。此外，即使象素段面积扩大，象素也足以能被驱动。其上形成有这种布线的半导体器件之工作特性和可靠性也能够提高。
[实施方案3]
在本实施方案中，对实施方案1中形成的布线进行等离子体处理的情况将参照图17A和17B予以说明。在本说明书中，等离子体处理是指将样品暴露在等离子体处理气体环境中。
首先，根据实施方案1，得到图1C所示的状态。图17A和图17C示出同一状态，而且相应的区段用同样的参考数字表示。
如此形成的布线要经受使用氧，主要含氧的气体，或H2O的等离子体处理(图17B)。使用等离子体发生仪(等离子体CVD仪，干法蚀刻仪，溅射仪，等)进行30秒-20分钟的等离子体处理(最好3-15分钟)。此外，最好是布线在气流量在50-300sccm，基板温度在室温至200℃，RF功率在100-2000W的工况下处理。由于等离子体处理，在构成三层结构的导电层当中由Al，或主要含Al的合金或化合物制成的导电层所组成的第二导电层19b可能被氧化。因此，与其他导电层不接触的导电层19b的区段22被氧化。这就使凸出物的形成如凸起和须状物能进一步减小。
不用说，如果使用氧气或主要含氧的气体，或H2O进行灰化以去除抗蚀膜17b，那么第二导电层19b的暴露段就被氧化了。但是，在去除抗蚀膜17b后进行等离子体处理时将更可能形成足够的氧化膜。
如上所述，根据本发明，栅线是由低阻电导层形成的。因此，即使象素段面积扩大，象素也足以能被驱动。此外，其上形成有这种布线的半导体器件，其工作特性和可靠性能够提高。
[实施方案4]
对本发明应用在与实施方案1至3中布线结构不同的布线结构上而制造的布线板实例，将参照图7予以说明。
首先，作为基板10，可以使用玻璃基板，石英基板，硅基板，金属基板，或其上形成有绝缘膜的挠性基板。此外，可以使用具有耐受处理温度热阻的塑料基板。在本实施方案中，使用玻璃基板(Corning公司生产的1737)。
然后，第一导电膜44(厚度：20-100nm)，第二导电膜45(厚度：100-800nm)，及第三导电膜46(厚度：20-100nm)被层叠基板10上。这里，这些导电膜可通过溅射来形成，而由于第一导电膜44与绝缘膜接触，故可以使用主要含W或Mo的导电膜以使防止杂质从基板10扩散到沟道形成区。此外，作为第二导电膜45，可以使用主要含Al或Cu的低阻导电膜。作为第三导电膜46，可以使用主要含Ti接触电阻低的导电膜。在本实施方案中，这些导电膜可以通过溅射形成，由Mo膜(厚度：30nm)制的第一导电膜44，由Al-Ti膜(厚度：500nm)制的第二导电膜45，及由Ti膜(厚度：50nm)制的第三导电膜46进行层叠。
然后，进行蚀刻过程。蚀刻过程在第一蚀刻工况和第二蚀刻工况下进行。在本实施方案中，在第一蚀刻工况下，使用ICP蚀刻法。更具体地说，使用BCl3，Cl2和O2作为蚀刻气体，气体流量比率为65∶10∶5(sccm)，450W的RF(13.56MHz)功率在1.2Pa的压力下供给到线圈形电极上，通过产生等离子体进行蚀刻。这里，使用利用Matsubshita电气工业有限公司生产的ICP的干法蚀刻仪(型号E645-□ICP)。300W的RF(13.56MHz)功率也供给到基板侧(样品台)，因此加在其上的基本上是负自偏压。在第一蚀刻工况下，对Al-Ti膜和Ti膜进行蚀刻使第一导电层的边缘成锥形。此外，在第一蚀刻工况下，尽管Al-Ti膜和Ti膜的锥形角成为约45°，但Mo未被蚀刻。
其后，蚀刻工况改变成第二蚀刻工况而不去掉抗蚀掩模47。在第二蚀刻工况下，使用CF4，Cl2，及O2作为蚀刻气体/气体流量比率为25∶25∶10(sccm)，500W的RF(13.56MHz)功率在1.2Pa的压力下供给到线圈形电极上，通过产生等离子体进行蚀刻。20W的RF(13.56MHz)功率也供给到基板侧(样品台)，因而，对其施加的基本上是负自偏压。在第二蚀刻工况下CF4，Cl2，和O2混合，只对Mo膜蚀刻。为了进行蚀刻而又不在栅绝缘膜上留下残留物，蚀刻时间可以增加约10-20％。
在上述蚀刻过程中，通过把抗蚀掩模形状做得适当，由于加在基板侧偏压的作用，第一和第二导电层的边缘就形成锥形。锥形角可以定在15°-45°。从而，通过蚀刻过程就形成了由第一导电层50，第二导电层49，和第三导电层48组成的导电层。
然后，形成绝缘膜51以覆盖该导电层。通过等离子体CVD或溅射形成绝缘膜51，其厚度为40-150nm以便得到单层结构或多层结构的含硅绝缘膜。在本实施方案中，利用等离子体CVD形成氮氧化硅膜(组成比：Si＝32％，O＝59％，N＝7％，H＝2％)，厚度为110nm。
然后，在绝缘膜51上形成半导体层52。通过用已知的方法(溅射，LPCVD，等离子体CVD，等)形成非晶结构的半导体膜，用已知的结晶法(激光结晶法，热结晶法，使用催化剂如镍的热结晶法，等)使该半导体膜结晶，并使用光掩模使结晶的半导体膜形成图形具有所要求的形状，就得到了半导体层52。形成的半导体层52厚度在25-300nm(最好在30-150nm)。对结晶半导体膜的材料没有特别的限制；但是，结晶半导体膜最好用硅，硅锗(SiGe)合金，或其他类似材料等形成。在本实施方案中，通过等离子体CVD形成的非晶硅膜其厚度为55nm，且此非晶硅膜要经过激光退火过程以形成结晶硅膜。结晶硅膜通过光刻法成形以形成半导体层52。
如上所述，根据本发明，栅线由低阻导电层形成。因此，在使用反向交错结构的TFT时，即使象素段面积扩大，象素也足以能被驱动。此外，其上形成有这种布线的半导体器件之工作特性和可靠性也能提高。
[实施方案5]
在本实施方案中，作为利用本发明的典型布线板，对有源矩阵基板的制造方法将参照图8A-11予以说明。在本说明书中，对其上同时形成有CMOS电路的驱动电路，有象素TFT的象素段和存储电容器的基板，为方便起见将称这为有源矩阵基板。
在本实施方案中，使用由玻璃如钡硼硅玻璃(例如Corning公司生产的#7059玻璃，#1737玻璃)或铝硼硅玻璃制的基板400。作为基板400，可以使用石英基板，硅基板，或其上形成有绝缘膜的金属基板或挠性基板。另一方面，可以使用本实施方案的有耐受处理温度热阻的塑料基板。
然后，由绝缘膜如氧化硅膜，氮化硅膜，或氮氧化硅膜组成的底膜401在基板400上形成。在本实施方案中，底膜401为双层结构；但是，底膜401可以为单层结构或者有两层或更多层绝缘膜的多层结构。作为底膜401的下层，氮氧化硅膜401a，使用SiH4，NH3和N2O作为反应气体通过等离子体CVD形成，其厚度为10-200nm(最好50-100nm)。在本实施方案中，形成了厚度为50nm(组成比：Si＝32％，O＝27％，N＝24％，H＝17％)的氮氧化硅膜401a。然后，作为底膜401的上层，氮氧化硅膜401b，使用SiH4和N2O作为反应气体通过等离子体CVD形成，其厚度为50-200nm(最好100-150nm)。在本实施方案中，形成了厚度为100nm(组成比：Si＝32％，O＝59％，H＝2％)的氮氧化硅膜401b。
然后，在底膜401上形成半导体层402-406。通过用已知的方法(溅射，LPCVD，等离子体CVD，等)形成厚度为25-300nm(最好30-200nm)的半导体膜，用已知的结晶法(激光结晶法，热结晶法如使用退火炉的热退火和快速热退火(RTA)，使用金属元素加速结晶的热结晶法，等等)使半导体膜结晶，并使结晶半导体膜形成图形为所要求的形状。半导体膜的实例包括非晶半导体膜，微晶体半导体膜，及晶体半导体膜，并且可以使用具有非晶结构的复合半导体膜如非晶硅锗膜。在本实施方案中，通过等离子体CVD形成非晶硅膜，厚度为55nm，而含镍溶液则留在非晶硅膜上。非晶膜在500℃下脱氢1小时，并在550℃经受热结晶4小时。晶体硅膜通过光刻法成形以形成半导体层402-406。
在利用激光结晶法制造晶体半导体膜的情况下，可以使用持续振荡型或脉冲振荡型固态激光器，气体激光器，或金属激光器。固态激光器的实例包括持续振荡型或脉冲振荡型YAG激光器，YVO4激光器，YLF激光器，YAlO3激光器，玻璃激光器，红宝石激光器，翠绿宝石激光器，Ti：蓝宝石激光器，等等。气体激光器的实例包括持续振荡型或脉冲振荡型激发物激光器，Ar激光器，Kr激光器，CO2激光器，等等。金属激光器的实例包括氦镉激光器，铜蒸汽激光器，及金蒸汽激光器。在使用这些激光器的情况下，激光振荡器发射出的激光束可以通过光学系统浓聚成直线形再辐射到半导体膜上。结晶工况要由本领域的技术人员进行适当地选择。在使用脉冲振荡型激发物激光器的情况下，脉冲振荡频率设定在300Hz，激光能量密度设在100-1200mJ/cm2(典型情况是200-800mJ/cm2)。此外，在使用脉冲振荡型YAG激光器的情况下，使用二次谐波，脉冲振荡频率设定在1-300Hz，而激光能量密度设定在300-1200mJ/cm2(典型情况是350-1000mJ/cm2)。被浓聚成宽度为100-1000μm(例如，400μm)直线形的激光光线辐射到基板整个表面上也是可能的，直线束的重叠比设定在50-98％。此外，在使用持续振荡型激光器情况下的能量密度要求在约0.01-100MW/cm2(最好是0.1-10MW/cm2)。以约0.5-2000cm/s的速度相对于激光束移动样品台来进行辐照。
但是，在本实施方案中，非晶膜是使用金属元素加速结晶法结晶的，所以金属元素仍留在晶体硅膜中。因此，在晶体硅膜上形成了厚度为50-100nm的非晶硅膜，进行热处理(使用退火炉的热退火，RTA等)将金属元素扩散入非晶膜，热处理后通过蚀刻将非晶膜去除。由此，晶体硅膜中金属元素的含量可以减少或去除。
不用说，使用只进行激光结晶而得到的晶体半导体膜也能够制造TFT。但是，如果把使用金属元素的热结晶法与激光结晶法结合起来，那么晶体半导体膜的结晶度就提高了。因而TFT的电气特性也提高了。而这是所希望的。例如，当TFT使用只进行激光结晶而得到的晶体半导体膜制造时，迁移率约为300cm2/Vs。而另一方面，当TFT使用通过采用金属元素的热结晶法和激光结晶法而得到的晶体半导体膜制造时，迁移显著提高(即，约500-600cm2/Vs)。
半导体层402-406形成后，可以进行微量杂质元素(硼或磷)的掺杂以控制TFT的阈值。
然后，形成栅绝缘膜407以覆盖半导体层402-406。栅绝缘膜407用含硅的绝缘膜形成以便通过等离子体CVD或溅射使厚度为40-150nm。在本实施方案中，通过等离子体CVD形成的氮氧化硅膜(组成比：Si＝32％，O＝59％，N＝7％，H＝2％)厚度为110nm。应当理解到，栅绝缘膜407并不限于氮氧化硅膜，它可以是具有单层结构或多层结构的另外一种含硅绝缘膜。
在使用氧化硅膜的情况下，氧化硅膜可以通过等离子体CVD形成。更具体地说，通过将基原硅酸四乙脂(TEOS)与O2混合，将反应压力和基板温度设定在40Pa和300℃-400℃，并使放电在高频(13.56MHz)电密度为0.5-0.8W/cm2情况下进行，就能形成氧化硅膜。这样制造的氧化硅膜经400℃-500℃下的热退火后显示出作为栅绝缘膜的令人满意的电气特性。
然后，第一导电膜408a(厚度：20-100nm)，第二导电膜408b(厚度：100-800nm)，及第三导电膜408c(厚度：20-100nm)被层叠在栅绝缘膜407上。在本实施方案中，对由WN膜(厚度：30nm)制的第一导电膜408a，由Al-Sc膜(厚度：370nm)制的第二导电膜408b，及由TiN膜(厚度：30nm)制的第三导电膜408c进行层叠。
在本实施方案中，尽管第一导电膜408a用MN制成，但对其没有特别的限制。作为第一导电膜408a，可以形成由选自W和Mo的元素，或主要含该元素的合金或化合物制成的导电层。此外，尽管第二导电膜408b用Al-Si制成，但对其没有特别的限制。作为第二导电膜408b，可以形成由Al，或主要含Al的合金或化合物制成的导电层。此外，尽管第三导电膜408c用TiN制成，但对其没有特殊的限制。作为第三导电层408c，可以形成由Ti，或主要含Ti的合金或化合物制成的导电层。
其次，抗蚀掩膜410-415通过光刻法形成，从而进行形成电极和布线的第一蚀刻过程。在第一蚀刻工况和第二蚀刻工况下进行第一蚀刻过程(图8B)。在本实施方案中，在第一蚀刻工况下，使用ICP蚀刻法。更具体地说，使用BCl3，Cl2和O2作为蚀刻气体，气体流量比率为65∶10∶5(sccm)向450W的RF(13.56MHz)功率在1.2Pa的压力下供给到线圈形电极上，通过产生等离子体进行蚀刻。300W的RF(13.56MHz)功率也供给到基板侧(样品台)，因而对其施加的基本上是负自偏压。在第一蚀刻工况下，对Al-Sc膜和TiN膜进行蚀刻使第二和第三导电层的边缘形成锥形。此外，在第一蚀刻工况下，Al-Sc膜和TiN膜的锥形角约成为45°，而WN膜则几乎未被蚀刻。
其后，蚀刻工况改变到第二蚀刻工况而不去掉抗蚀掩模410-415。在第二蚀刻工况下，使用CF4，Cl2和O2作为蚀刻气体，气体流量比率为25∶25∶30(sccm)，500W的RF(13.56MHz)功率在1.2Pa压力下供给到线圈形电极上，通过产生等离子体进行蚀刻。20W的RF(13.56MHz)功率也供给到基板侧(样品台)，因而，对其施加的基本上是负自偏压。为了进行蚀刻而又不在栅绝缘膜上留下残留物，蚀刻时间可以增加约10-20％。
在第一蚀刻过程中，通过把抗蚀掩模形状做得适当，由于加在基板侧偏压的作用，第一至第三导电层的边缘就形成锥形。锥形角可以设定在15°-45°。因此，通过第一蚀刻过程就形成了由第一、第二、及第三导电层(第一导电层417a-422a，第二导电层417b-422b，及第三导电层417c-422c)组成的第一形状导电层417-422。
参考数字416代表栅绝缘膜。栅绝缘膜416未被第一形状导电层417-422覆盖的区域被蚀刻掉约20-50nm而变薄。
然后，进行第二蚀刻过程而不去掉抗蚀掩模(图8C)。这里，使用BCl3和Cl2作为蚀刻气体，气体流量比率为20∶60(sccm)，600W的RF(13.56MHz)功率在1.2Pa压力下供给到线圈形电极上，通过产生等离子体进行蚀刻。100W的RF(13.56MHz)功率也供给到基板侧(样品台)，因而对其施加的基本上是负自偏压。在第二蚀刻过程中，对Al-Sc膜和TiN膜进行选择性地蚀刻。由于第二蚀刻过程。形成了第二导电层428b-433b和第三导电层428c-433c。另一方面，第一导电层417a-422a几乎未被蚀刻，因而形成了第二形状导电层428-433。
如上所述，由于第一蚀刻过程和第二蚀刻过程，使用本发明的结构，形成了栅电极428-431，存储电容器的一个电极432，及源线433。
然后，进行第一掺杂过程而不去掉抗蚀掩模，因而能传递n型的杂质元素就加在浓度低的半导体层上。利用离子掺杂或离子注入可以进行该掺杂过程。离子掺杂在剂量为1×1013-5×1014/cm2，加速电压为40-80keV的工况下进行。在本实施方案中，离子掺杂在剂量为1.5×1013/cm2、加速电压为60keV的工况下进行。作为传递n型的杂质元素，使用属于第15族(典型的是磷(p)或砷(As))的元素。这里，使用的是磷(p)。在这种情况下，导电层428-433对传递n型的杂质元素起掩模的作用，而杂质应423-427则以自调整方式形成。传递n型的杂质元素加在杂质区423-427以便浓度范围在1×1018-1×1020/cm3。
在去掉抗蚀掩模后，又新形成抗蚀掩模434a-434c，第二掺杂过程在比第一掺杂过程加速电压高的加速电压下进行。这时的离子掺杂在剂量为1×1013-1×1015/cm3，加速电压为60-120keV的工况下进行。使用第二导电层428b-432b作为对杂质元素的掩模进行该掺杂过程，使杂质元素加在第一导电层锥形段下边的半导体层上。然后，在比第二掺杂过程加速电压低的加速电压下进行第三掺杂过程，因而得到图9A所示的状态。这时，离子掺杂在剂量为1×1015-1×1017/cm2，加速电压为50-100keV的工况下进行。由于第二和第三掺杂过程，传递n型的杂质元素加在与第一导电层重叠，浓度范围为1×1018-5×1019/cm3的低浓度杂质区436，442和448。另一方面，传递n型的杂质元素加到浓度范围在1×1019-5×1021/cm3的高浓度杂质区435，441，444和447。
不用说，通过设定适当的加速电压，低浓度杂质区和高浓度杂质区通过一个掺杂过程而不用第二和第三个掺杂过程就能形成。
然后，在去掉抗蚀掩模434a-434c后，又新形成抗蚀掩模450a-450c，因而要进行第四掺杂过程。由于第四掺杂过程，在半导体层中形成的杂质区453，454，459和460为p-沟道TFT的有源层，在这些杂质区中加入了提供与上述电导率类型相反电导率的杂质元素。第二导电层428b-432b用作对杂质元素的掩膜，并加入了传递n型的杂质元素，因而杂质区以自调整方式形成。在本实施方案中，通过使用乙硼烷(B2H6)的离子掺杂来形成杂质区453，454，459和460。在第四掺杂过程中，构成n-沟道TFT的半导体层由抗蚀掩模450a-450c所覆盖。由于第一至第三掺杂过程，磷被加到杂质区439。但是，掺杂在所述区进行，所以传递p型的杂质元素浓度成为1×1019-5×1021原子/cm3，因而所述区域起P-沟道TFT的源区或漏区的作用。因此，不存在问题。
由于上述过程而在各半导体层形成了杂质区。
然后，去掉抗蚀掩模450a-450c，就形成了第一层间绝缘膜461。第一层间绝缘膜461用厚度为100-200nm的含硅绝缘膜通过等离子体CVD或溅射而制成。在本实施方案中，通过等离子体CVD形成厚度为150nm的氮氧化硅膜。不用说，第一层间绝缘膜461并不限于氮氧化硅膜，而可以是具有单层结构或多层结构的另一种含硅绝缘膜。
然后，如图9C所示，半导体层的结晶度恢复了，而加到各相应半导体层的杂质元素则用激光束辐照进行活化。最好使用持续振荡型或脉冲振荡型固态激光器，气体激光器，或金属激光器。特别是，最好进行使用YAG激光器的激光退火过程。如果使用持续振荡型激光器，要求激光光线的能量密度在约0.01-100MW/cm2(最好是0.01-10MW/cm2)，而基板要以0.5-2000cm/s的速度相对于激光光线移动。如果使用脉冲振荡型激光器，最好将频率设定在300Hz，激光能量密度设定在50-900mJ/cm2(典型情况是50-500mJ/cm2)。这时，激光光线可以重叠50-98％。在第二导电层与第一层间绝缘膜461接触的区域被充分氧化的情况下，即使受热处理也不会形成如凸起和须状物凸出物，可以应用使用退火炉的热退火或RTA。
在形成第一层间绝缘膜之前，可以进行热处理。在待用的布线不耐热的情况下，最好在层间绝缘膜(主要含硅的绝缘膜，如氮化硅膜)形成以后进行活化过程以使像在本实施方案中一样来保护布线等。
然后，通过热处理(300℃-450℃，1-12小时)能进行氢化作用。在此过程中由于第一层间绝缘膜461中所含氢的作用，半导体层不饱和键被端接起来。尽管存在第一层间绝缘膜，但半导体层还是能够被氢化。作为另一种氢化作用的方法，可以进行等离子体氢化作用(使用由等离子体激发的氢)或在含3-100％氢的环境中在300℃-450℃进行1-12小时的热处理。
其次，在第一层间绝缘膜461上形成用无机绝缘膜材料或有机绝缘材料制的第二层间绝缘膜462a。在本实施方案中，形成的是丙烯酸树脂膜，其厚度为1.6μm，粘度为10-1000cp(最好在40-200cp)，在其表面上还形成厚度不均。在不使用有机树脂膜的情况下，形成了如图21所示形状的第二层间绝缘膜462b。
在本实施方案中，为了防止镜面反射，形成了第二层间绝缘膜，其上厚度不均，从而在象素电极表面上形成厚度不均。此外，为了通过在象素电极表面形成厚度不均而获得光散射，可以在象素电极的下区形成弧形凸起段。在这种情况下，使用与形成TFT时同样的光掩模可以形成这些弧形凸起段。因此，过程的数目无需增加。在象素段而不是布线和TFT段的基板上可以适当地形成弧形凸起段。有鉴于此，沿着覆盖弧形凸起段的绝缘膜表面上所形成的厚度不均区在象素电极表面上形成厚度不均。
作为第二层间绝缘膜462a，可以使用表面有待弄平的膜。在这种情况下，最好在形成象素电极后，通过进行已知的喷砂，蚀刻，等使表面形成厚度不均来防止镜面反射并允许被反射的光线散射，由此提高了白度。
在驱动电路506中，形成与各个杂质区电连接的导线463-467。通过使Ti膜(厚度：50nm)和合金(Al和Ti)膜(厚度：500nm)的层叠膜成形来形成这些导线。应当了解到这些导线可以有单层结构或由三层或更多层组成的多层结构来代替双层结构。此外，布线的材料也不限于Al和Ti。例如，通过在TaN膜上形成Al或Cu，及在其上形成Ti膜所得到的层叠膜可以成形以形成布线(图10)。
在象素段507，形成了象素电极470，栅线469，以及连接电极468。连接电极468使源线(433a-433c)能电连接至象素TFT上。此外，栅线469还电连接至象素TFT的栅电极上。另外，象素电极470电连接至象素TFT的漏区422，并且电连接到起构成存储电容器一个电极板作用的半导体层458上。作为象素电极470，最好使用反射性极好的材料如主要含Al或Ag的薄膜，或此薄膜的层叠膜。
如上所述，具有包括n-沟道TFT501，P-沟道TFT502及n-沟道TFT503的CMOS电路的驱动电路，及具有象素TFT504和包括电容器布线523的存储电容器505的象素段507可以在同一基板上形成。这样，有源矩阵基板就完成了。
驱动电路506的n-沟道TFT501具有沟道形成区437，低浓度杂质区436(GOLD区)，其与构成部分栅电极的第一导电层428a重叠，以及起源区或漏区作用的高浓度杂质区452。通过把电极466接到n-沟道TFT501而构成CMOS电路的p-沟道TFT502具有沟道形成区440，起源区或漏区作用的高浓度杂质区454，以及杂质区453，此区中掺入了传递n型的杂质元素和传递p型的杂质元素。此外，n-沟道TFT503具有沟道形成区443，低浓度杂质区442(GOLD区)，其与构成部分栅电极的第一导电层430重叠，以及起源区或漏区作用的高浓度杂质区456。
象素段507的象素TFT504具有沟道形成区446，栅电极外形成的低浓度杂质区445(轻微掺杂漏(LDD)区)，以及起源区或漏区作用的高浓度杂质区458。此外，传递n-型的杂质元素和传递p-型的杂质元素加到起存储电容器505一个电极板作用的半导体层上。存储电容器505由电极(层叠结构432a-432c)和使用绝缘膜416作电介质的半导体层组成。
在本实施方案的象素配置中，象素电极边缘要安排成与源线相重叠，这样象素电极间的间隙就实现光屏蔽而不用黑色矩阵。
此外，图11示出本实施方案中制造的有源矩阵基板象素段的顶视图。图8A-8C-11中相对应的区段用同样的参考数字表示。图10中点划线A-A’与图11中沿点划线A-A’所剖的截面相对应。图10中点划线B-B’与图11中沿点划线B-B’所剖的截面相对应。
在如此生产出的布线中，实现了低阻，而具有此布线的布线板也完全可以用于扩大的象素段。
本实施方案可以随意地与实施方案1-4的任何一个结合起来。
[实施方案6]
在本实施方案中，使用实施方案5中制造的有源矩阵基板来制造反射型液晶显示器件的过程将参照图12予以说明。
首先，根据实施方案5，得到如图10所示的有源矩阵基板。其后，至少在图10中有源矩阵基板上的象素电极470上形成调整膜567，并进行磨擦处理。在本实施方案中，调整膜567形成之前，先使有机树脂膜如丙烯酸树脂膜成形，从而在所要求的位置形成保持基板间隙的柱形分隔件572。此外，球形分隔件可以分布在基板的整个表面上而取代柱形分隔件。
然后，制造副基板569(counter substrate)。在副基板569上形成彩色层570和571，及校平膜573(leveling film)。红色层570与蓝色层571相重叠以形成光屏蔽段。将红色层与绿色层部分地重叠来形成光屏蔽段也是可能的。
在本实施方案中，使用实施方案5中说明的基板。因此，在示出实施方案5象素段顶视图的图11中，要求至少栅线469和象素电极470之间的间隙，栅线469和连接电极468之间的间隙，以及连接电极468和象素电极470之间的间隙应当进行光屏蔽。在本实施方案中，各彩色层的设置应使由叠层彩色层组成的光屏蔽段与待进行光屏蔽的位置相重叠，在此条件下固定副基板。
如上所述，各个象素之间的间隙用由叠层彩色层组成的光屏蔽段进行光屏蔽，因而过程的数目能够减少而不用形成光屏蔽层如黑色掩模。
然后，至少在象素段中的校平膜573上形成由透明导电膜组成的反电极576，在副基板的整个表面上形成调整膜574，从而进行磨擦处理。
然后，其上形成有象素段和驱动电路的有源矩阵基板及副基板用密封剂层568相互粘在一起。填料混入密封剂后568中，两个基板在相同的间隔用填料和柱形分隔件相互粘在一起。其后，在基板之间注入液晶材料575，并用密封剂对基板进行完全密封(未示出)。对于液晶材料575，可以使用已知的液晶材料。这样，图12所示的反射型液晶显示器件就完成了。如果需要的话，有源矩阵基板或副基板可分离成所需的形状。此外，极化板(未示出)只粘在副基板上。然后，挠性印刷电路(FPC)用已知的技术粘结。
按如上所述制造的液晶显示板可以用来作为各种各样电子设备的显示部分。液晶显示板完全可以用于大面积而无须降低象素段的孔径比。
本实施方案能随意与实施方案1-5中的任何一个相结合。
[实施方案7]
在本实施方案中，有源矩阵型液晶显示器件的制造过程将参照图13予以说明，而该液晶显示器件与使用实施方案5中制造的有源矩阵基板的实施方案6之液晶显示器件不同。
首先，根据实施方案5，得到如图8A-8C所示的有源矩阵基板。其后，在图8A-8C中的有源矩阵基板上形成调整膜1067，并进行摩擦处理。在本实施方案中，形成调整膜1067之前，使有机树脂膜如丙烯酸树脂膜成形，从而在所要求的位置形成保持基板间隙的柱形分隔件572。此外，球形分隔件可以分布在基板的整个表面来代替柱形分隔件。
然后，制备副基板1068。副基板装有色彩滤波器，滤波器中设置彩色层1074和光屏蔽层1075以使与各象素相对应。在驱动电路段均均地形成光屏蔽层1077。设置了覆盖色彩滤波器和光屏蔽层1077的校平膜1076。然后，由校平膜1076上透明导电膜制的反电极1069在象素段形成，调整膜1070在副基板1068的整个表面上方形成，其后进行摩擦处理。
然后，其上形成有象素段和驱动电路的有源矩阵基板和副基板用密封剂层1071相互粘结。填料混入密封剂层1071中，两个基板在相同的间隔用填料和柱形分隔件相互粘结在一起。其后，在基板之间注入液晶材料1073，并用密封剂对基板进行完全密封(未示出)。对于液晶材料1073，可以使用已知的液晶材料。这样，图11所示的有源矩阵型液晶显示器件就完成了。如果需要的话，有源矩阵基板或副基板可以分离成所需的形状。此外，使用已知技术适当地设置极化板等。然后，FPC用已知技术粘接。
如上所述制造的液晶显示板可以用作各种各样电子设备的显示部分。液晶显示板完全可以用于大面积而无需降低象素段的孔径比。
本实施方案能随意与实施方案1-5中的任何一个结合起来。
[实施方案8]
在本实施方案中，作为利用本发明布线板的实施方案，对发光器件的典型生产情况将利用制造TFT的方法予以说明，而该法是用来制造实施方案5中有源矩阵基板的。在本说明书中，发光器件该称为显示板，其中在基板上形成的发光元件被封在基板和覆盖件及显示组件之间，在显示组件中IC安装在显示板上。发光元件包括含有有机化合物的发光层，它使得利用电场发出的电致发光能被得到，阳极层，以及阴极层。此外，有机化合物内的发光包括在单一态激发态返回到常态时得到的荧光和三重态激发态返回到常态时得到的磷光。两种发光之一或两种发光都包括在内。
在本说明书中，在发光元件中阳极和阴极之间形成的所有层都定义为有机发光层。具体地说，有机发光层包括发光层，空穴注入层，电子注入层，空穴迁移层，电子迁移层，等等。发光元件的基本结构是在结构中依次堆叠了阳极层，发光层及阴极层。除上述结构外，发光元件可能具有的结构为：阳极层，空穴注入层，发光层，及阴极层依次堆叠的结构；阳极层，空穴注入层，发光层，电子迁移层，及阴极层依次堆叠的结构，等。
图14为本实施方案发光器件的截面视图。在图14中，设置在基板700上的开关TFT603使用图10中的*n-沟道TFT503形成。有关开关TFT603的配置。可参照n-沟道TFT503的说明。
虽然本实施方案表示的是结构中形成有两个沟道形成区的双栅结构，但可以使用结构中形成有一个沟道形成区的单栅结构或结构中形成三个沟道形成区的三栅结构。
设置在基板700上的驱动电路使用图10所示的CMOS电路形成。因此，关于驱动电路配置的说明，可参照n-沟道TFT501和p-沟道TFT502的说明。虽然本实施方案表示的是单栅结构，但也可以使用双栅结构或三栅结构。
此外，导线701和703起CMOS电路源线的作用，而导线702起漏线的作用。导线704起将源线708电连接到开关TFT源区的导线的作用，导线705起将漏线709电连接到开关TFT漏区的导线的作用。
电流控制TFT604用图10中p-沟道TFT502形成。因此，关于电流控制TFT604的说明，可以参照p-沟道TFT502的说明。虽然本实施方案表示的是单栅结构，但可以使用双栅结构或三栅结构。
导线706为电流控制TFT604的源线(相当于电流供应线)，参考数字707表示通过与电流控制TFT的象素电极711相重叠而电连接到象素电极711的上的电极。
象素电极711为发光元件的阳极，用透明导电膜制成。作为透明导电膜，可以使用氧化铟和氧化锡的混合物，氧化铟和氧化锌的混合物，氧化锌，氧化锡，或氧化铟。可以使用加有镓的透明导电膜。在形成上述布线以前，象素电极711在平坦的层间绝缘膜710上形成。在本实施方案中，使用树脂制的校平膜710整平TFT造成的台阶差极其重要。稍后将形成的发光层非常薄，所以由于台阶差的存在可能会造成光发射缺陷。因此，最好在形成象素电极之前将表面整平从而发光层能在平整的表面上形成。
在导线701-707形成之后，形成接线排712，如图14所示。通过使绝缘膜或含硅的有机树脂膜(厚度100-400nm)成形可以形成接线排712。
由于接线排712用绝缘膜制成，故在膜形成过程中应当考虑元素的静电击穿。在本实施方案中，通过向将作为接线排712材料的绝缘膜加入碳粒子或金属粒子来增加电阻，从而使静电受到抑制。这时，可以调节碳粒子或金属粒子的加入量使电阻成为1×106-1×1012Ωm(最好在1×108-1×1010Ωm)。
在象素电极711上形成发光层713。虽然在图14中示出一个象素，但形成的发光层要能与本实施方案中的R(红色)，G(绿色)，和B(蓝色)相对应。此外，在本实施方案中，低分子量的有机发光材料通过气相沉积形成。更具体地说，是使用层叠结构，在该结构中设置铜酞菁(CuPc)膜(厚度：20nm)作为空穴注入层，设置三-8-氢羟基喹啉并铝络合物(Alq3)膜(厚度70nm)作为空穴注入层上的发光层。通过向Alq3加入荧光物如二羟基喹啉并吖啶、三萘嵌苯，或DCM1，能够控制发射光的颜色。
应当注意可以用作发光层的典型有机发光材料在上面已进行了说明，但是本实施方案并不限制于此。发光层(用于发射光和移动光发射的载体)可以通过任意组合发光层，电荷迁移层，或电荷注入层而形成。在本实施方案中，作用低分子量的有机发光材料作为发光层；但是，也可以使用中等分子量的有机发光材料或高分子量的有机发光材料。在本说明书中，中等分子量有机发光材料是指没有升华特性，含20或更少的分子或链接分子长度为10μm或更短的有机发光材料。此外，作为使用高分子量有机发光材料的实例，可以使用层叠结构，在此结构中，通过旋转涂敷聚噻吩(PEDOT)膜(厚度：20nm)作为空穴注入层，在空穴注入层上形成对亚苯基次乙烯基(PPV)膜(厚度：约100nm)作为发光层。在使用PPV的π-共轭型聚合物时，从红至蓝的发光波长能进行选择。此外，使用无机材料如碳化硅作为电荷迁移层或电荷注入层也是可能的。作为有机发光材料和无机材料，可以使用已知的材料。
其次，由导电膜制的阴极714在发光层713上形成。在本实施方案中，使用铝和锂的合金膜作为导电膜。不用说，可以使用已知的MgAg膜(镁和银的合金膜)。作为用于阴极的材料，可以使用由属于周期表第一族或第二族的元素制的导电膜或加有这些元素的导电膜。
在阴极714形成时，发光元件715就完成了。这里的发光元件715是指由象素电极(阳极)711，发光层713，及阴极714形成的二极管。
形成钝化膜716是有用的，以便完全覆盖发光元件715。作为纯化膜716，使用单层结构或多层结构的绝缘膜，包括碳膜，氮化硅膜，或氮氧化硅膜。
在这种情况下，最好使用有令人满意覆盖范围的薄膜作为纯化膜。使用碳膜(特别是DLC膜)是有效的。由于DLC膜能在从室温到100℃的温度范围内形成，故DLC膜甚至在低热阻的发光层713之上也能容易地形成。此外，由于对氧的屏蔽作用高，DLC膜能够抑制发光层713之上也能容易地形成。此外，由于对氧的屏蔽作用高，DLC膜能够抑制发光层713的氧化。因此，在进行随后的密封过程时发光层713能够免于被氧化。
此外，在纯化膜716上形成密封剂层717，覆盖件718粘合密封剂层717上。作为密封剂层717，可以使用UV-可固化树脂，而在密封剂层717中加入有吸湿性的材料或有抗氧化作用的材料是有效的。此外，在本实施方案中，作为覆盖件718，使用玻璃基板，石英基板，或其两侧都形成有碳膜(最好是DLC膜)的塑料基板(包括塑料薄膜)。
因此，具有图14所示配置的发光器件就完成了。接线排712形成后，连续地进行纯化膜716的形成过程而不暴露给多室型(或串联型)薄膜形成仪中的环境是有效的。连续地进行该过程直到粘结覆盖件718而不暴露给上述环境也是可能的。
因此，在基板700上形成了n-沟道TFT601和602，开关TFT(n-沟道TFT)603，以及电流控制TFT(n-沟道TFT)604。
此外，如图14所述，通过形成借助于绝缘膜与栅电极相重叠的杂质后，可以形成不大可能因热载体效应而变坏的n-沟道TFT。因此，就能获得了高度可靠的发光器件。
在本实施方案中，只示出了象素段和驱动电路的配置。但是，按照本实施方案的制造过程，能够在同一绝缘体上形成逻辑电路诸如信号分隔电路，D/A转换器，运算放大器，及γ-校正电路。此外，甚至能够形成存储器和微信息处理机。
为保护发光元件而进行的密封(或封装)过程之后，本实施方案的发光器件将参照图15A和15B予以说明。如果需要的话，将引用图14中使用的参考数字。
图15A为顶视图其示出发光元件完成密封时的状态。图15B为沿图15A中直线C-C’取的截面视图。用虚线圈起来并用参考数字801，806，及807表示的区段分别为源侧驱动电路，象素段，及栅侧驱动电路。参考数字901表示覆盖件，902表示第一密封剂层，903表示第二密封剂层，在用密封剂层902围起来的内区段形成密封材料907。
参考数字904表示布线，它把信号输入传输给源侧驱动电路801和栅侧驱动电路807并且从将成为外部输入端的挠性印刷电路(FPC)接收视频信号和时钟信号。这里，虽然仅示出FPC，但印刷布线板(PWB)也可以连接到FPC上。本说明书中的发光器件不仅包括发光器件本身而且包括带有FPC或PWB的发光器件。
其次，将参照图15B说明截面配置图。象素段806和栅侧驱动电路807在基板700之上形成。象素段806由电流控制TFT604和包括象素电极710的多个象素所组成，象素电极710与电流控制TFT604的漏线电连接。此外，栅侧驱动电路807由CMOS电路(见图14)组成，后者通过把n-沟道TFT601与P-沟道TFT602相结合而得到。
象素电极711起发光元件阳极的作用。接线排712在象素电极711的两端形成，发光元件的发光层713和阴极714在象素电极711上形成。
阴极714起所有象素公用布线的作用，并且通过连接线904电连接至FPC905。此外，象素段和栅侧驱动电路807所含的所有元件都被阴极端14和纯化膜716所覆盖。
覆盖件901与第一密封剂层902粘接。可以形成树脂膜制的分隔件以保证覆盖件901与发光元件之间的间隙。第一密封剂层902的内区段灌满了密封材料907。最好将环氧树脂用于第一密封剂层902和密封材料907。最好第一密封剂层902不太可能传输水分和氧气。此外，密封材料907可以含具有吸湿性和抗氧化作用的材料。
为覆盖发光元件而形成的密封材料907还起着连接覆盖件901的粘接剂作用。在本实施方案中，作为构成覆盖件901的塑料基板901a的材料，可以使用玻璃钢(FRP)，聚氧乙烯(PVF)，聚脂树脂，聚脂，或丙烯酸树脂。
此外，在覆盖件901与密封材料907粘接后，形成第二密封剂层903以覆盖密封材料907的侧表面(暴露的表面)。第二密封剂层903可以用与第一密封剂层902所用的同样材料制成。
在上述配置中通过用密封材料907封装发光元件，发光元件能与外界完全隔绝，因而由于氧化作用如水分和氧气而引起的发光层材料加速剥蚀能够防止从外界侵入。这样，就得了高度可靠的发光器件。此外，发光器件完全适用于大面积而不必降低象素段的孔径比。
本实施方案能够随意与实施方案1-5的任何一个结合。
[实施方案9]
在本实施方案中，具有与实施方案中不同象素配置的发光器件将参照图16予以说明。
在图16中，作为电流控制TFT4501，使用具有与图10中P-沟道TFT502同样配置的TFT，而作为开关TFT4402则使用具有与图10中象素TFT504同样配置的TFT。不用说，电流控制TFT4501的栅电极电连接至开关TFT4402的漏线上。此外，电流控制TFT4501的漏线电连接至在绝缘膜4409上形成的象素电极4504上。
在本实施方案中，用导电膜制成的象素电极4504起发光元件阴极的作用。更具体地说，使用铝和锂的合金膜。可以使用由属于周期表中第一族或第二族元素制成的导电膜或加有该元素的导电膜。
在象素电极4504上形成发光层4505。在图16中只示出一个象素，在本实施方案中，相应于G(绿色)的发光层通过气相沉积和涂敷(最好是旋转涂敷)形成。更具体地说，发光层为多层结构，其中形成氟化锂(LiF)膜(厚度：20nm)作为电子注入层。在氟化锂膜上再形成多聚合茨苯基乙烯基(PPV)膜(厚度：70nm)作为发光层。
在发光层4504上形成由透明导电膜制成的阳极4506。在本实施方案中，作为透明导电膜，使用由氧化铟和氧化锡的混合物或氧化铟和氧化锌的混合物制成的导电膜。
阳极4506形成时，发光元件4507就完成了。这里发光元件4507是指由象素电极(阳极)4504，发光层4505，及阳极4506形成的二极管。
形成纯化膜4508是有用的以便完全覆盖发光元件4507。作为纯化膜4508，使用单层结构或多层结构的绝缘膜，包括碳膜，氮化硅膜，或氮氧化硅膜。
此外，在纯化膜4508上形成密封材料4509，覆盖件4510粘结在密封材料4509上。作为密封材料4509，可以使用UV-可固化树脂，而在密封材料4509中加入有吸湿性或抗氧化作用的材料是有效的。在本实施方案中，作为覆盖件4510，使用玻璃基板，石英基板，或其两侧都形成有碳膜(最好是DLC膜)的塑料基板(包括塑料薄膜)。
在这样制造的发光器件布线中，实现了低阻，而这样的发光器件完全适用于大面积而不用降低象素段的孔径比。
本实施方案能够随意与实施方案1-5中的任何一个相结合。
[实施方案10]
在本实施方案中，将对根据本发明的典型液晶显示器件予以说明。器件中TFT的配置与实施方案5中制造的有源矩阵基板的TFT配置不同。
在图18A所示的有源矩阵基板上，形成了具有n-沟道TFT503，和P-沟道TFT502的驱动电路506，及具有象素TFT504和存储电容器505的象素段507。
这些TFT是通过在基板501上形成栅线512-517，在栅线512-517(512a-517a，512b-517b，及512c-517c)上形成绝缘膜511(511a和511b)，及在绝缘膜上的半导体层中形成沟道形成区，源区，漏区，LDD区等而得到的。半导体层是根据本发明，以与实施方案1-5中同样的方式形成的。
形成栅线512-517其厚度应为200-400nm(最好250nm)，这样栅线512-517可做成锥形以提高将在其上层形成的涂敷膜之台阶覆盖范围。形成栅线512-517要使锥形角成为5°-30°(最好15°-30°)。锥形段通过干法蚀刻形成，而其角度由蚀刻气体和加在基板侧的偏压来控制。
此外，在第一至第二掺杂过程中形成杂质区。首先，进行第一掺杂过程，从而形成n-沟道TFT的LDD区。掺杂可以利用离子掺杂或离子注入进行。加入磷(P)作为传递n-型(施主)的杂质元素，第一杂质区带掩模形成。然后，重新形成掩模以覆盖n-沟道TFT的LDD区，从而在第二掺杂过程中形成了n-沟道TFT的源区和漏区。
在第三掺杂过程中，形成P-沟道TFT的源区和漏区。利用离子掺杂或离子注入进行掺杂，只加入传递P-型(受主)的杂质元素。这时，其中将形成n-沟道TFT的半导体层用掩模覆盖，所以传递P-型的杂质元素将不会被加到半导体层上。在本实施方案中，虽然在P-沟道TFT中没制造LDD区，但可以形成LDD区。
这样，在n-沟道TFT503中，LDD区530和源区或漏区531是在沟道形成区529之外形成的。P-沟道TFT502也有同样的配置，并且由沟道形成区527及源区或漏区528组成。在本实施方案中，使用单栅结构；但是，可以使用双栅结构或三栅结构。
在象素段507中，由n-沟道TFT形成的象素TFT504为了减少OFF电流而具有多栅结构，而LDD区533，及源区或漏区534-536则在沟道形成区532之外形成。
层间绝缘膜由用无机材料如氧化硅、氮化硅，或氮氧化硅制的第一层间绝缘膜540(厚度：50-500nm)及用有机绝缘材料如聚酰亚胺，丙烯酸树脂，聚酰亚胺氨化物，及苯并环丁烯(BCB)制的第二层间绝缘膜541所组成。这样，通过由有机绝缘材料形成的第二层间绝缘膜，层间绝缘膜的表面能够令人满意地整平。有机树脂材料通常其介电常数低，所以能够减少寄生电容。但是，有机树脂材料由于其吸湿性而不适于作保护膜，所以最好与第一层间绝缘体540结合起来。
其后，形成具有预先定图形的抗蚀掩模，并形成接触孔，其伸到半导体层中形成的源区或漏区。接触孔通过干法蚀刻形成。在这种情况下，使用CF4，O2和He的混合气体作为蚀刻气体首先对由有机树脂材料制的第二层间绝缘膜541进行蚀刻，其后，使用CF4和O2作为蚀刻气体对第一层间绝缘膜540蚀刻。
然后，通过溅射或真空蒸汽汽化来形成导电金属膜。这样就形成了抗蚀掩模图形，并通过蚀刻形成导线543-549。这样，就能够形成有源矩阵基板。
使用图18A中有源矩阵基板制造有源矩阵型液晶显示器件的过程将予以说明。图18B示出有源矩阵基板用密封剂558粘结在副基板554上的状态。首先，在图18A所示的有源矩阵基板上形成柱形分隔件551和552。在象素段中设置的分隔件551要形成得与象素电极上的接触段相重叠。虽然会随着将要使用的液晶材料而有所改变，但分隔件的高度将设定在3-10μm。在接触段，对应接触孔形成凹入段。因此，通过使形成的分隔件与凹入段相对准，液晶的定向就能够免受干扰。其后，形成调整膜553，并进行摩擦处理。在副基板554上形成透明导电膜555和调整膜556。然后，有源矩阵基板和副基板相互连接，并在其中间注入液晶557。
按上述制造的有源矩阵型液晶显示器件能够用作为用于各种电子器件的显示仪器。上述的液晶显示板完全适用于大面积而不必降低象素段中的孔径比。
本实施方案能够随意与实施方案1-5中的任何一个相结合。
[实施方案11]
对使用实施方案10中说明的有源矩阵基板制造发光器件的情况将予以说明。
在图19中，作为电流控制TFT4501使用具有与图16中n-沟道TFT503同样配置的TFT。不用说，电流控制TFT4501的栅电极电连接到开关TFT4402的漏线上。电流控制TFT4501的漏线电连接至绝缘膜4409上形成的象素电极4504。
在本实施方案中，由导电膜制成的象素电极4505起发光元件阴极的作用。更具体地说，使用铝和锂的合金膜。可以使用由属于周期表中第一族或第二族元素制成的导电膜或加有该元素的导电膜。
在象素电极4504上形成发光层4505。在图19中只示出一个象素。在本实施方案中与G(绿色)相应的发光层通过气相沉积和涂敷(最好是旋转涂敷)形成。更具体地说，使用层叠结构，在此结构中形成LiF膜(厚度：20nm)作为电子注入层，其上再形成PPV膜(厚度：70nm)作为发光层。
其次，在发光层4505上形成由透明导电膜制的阳极4506。在本实施方案中，使用由氧化铟和氧化锡的混合物或氧化铟和氧化锌的混合物制成的导电膜。
在阳极4506形成时，发光元件4507就完成了。发光元件4507是指由象素电极(阴极)4504，发光层4505，及阳极4506组成的二极管。
形成纯化膜4508是有用的以便完全覆盖发光元件4507。作为纯化膜4508，使用单层结构或多层结构的绝缘膜，包括碳膜，氮化硅膜，或氮氧化硅膜。
此外，在纯化膜4508上形成密封材料4509，覆盖件4510粘接到密封材料4509上。作为密封材料4509，可以使用UV-可固化树脂，并且在密封材料4509中形成有吸湿性的材料或有抗氧化作用的材料是有用的。此外，在本实施方案中，作为覆盖件4510，使用玻璃基板，石英基板，或其两侧形成有碳膜(最好是DLD膜)的塑料基板，石英基板，或其两侧形成有碳膜(最好是DLC膜)的塑料基板(包括塑料薄膜)。
这样制造的发光器件完全可以用于大面积用而不必降低象素段中的孔径比。
本实施方案能够随意与实施方案1-5中的任何一个相结合。
[实施方案12]
根据本发明形成的布线板能够用于各种各样的电光仪器(有源矩阵型液晶显示器件，有源矩阵型EC显示仪器，及有源矩阵型发光器件)。具体地说，在这些电光仪器被纳入到显示部分的所有电子设备中都能够实施本发明。
这类电子设备的实例包括个人计算机和显示器。图20A-20C示出其实例。
图20A示出个人计算机，它包括本体3001，图象输入部分3002，显示部分3003，键盘3004，等。本发明应用于显示部分3003。本发明随时可用于扩大显示部分3003。
图20B示出使用存储程序记录介质(以下只称为记录介质)的播放机，它包括本体3401，显示部分3402，扬声器部分3403，记录介质3404，操作开关3405等。这种播放机使用数字通用光盘(DVD)，光盘(CD)，等作为记录介质，能够用来听音乐，看电影，玩游戏，及上互联网。本发明可应用于显示部分3402。本发明随时可用于扩大显示部分3402。
图20C示出显示器，它包括本体4101，底座4102，显示部分4103，等。本发明可应用于显示部分4103。本发明的显示器对屏幕的扩大做好充分准备。特别是，本发明有利于对角线尺寸为10英寸或更大(特别是30英寸或更大)的显示器。
如上所述，本发明的应用范围极大，而且本发明可应用于各个领域的电子设备。此外，采用利用实施方案1-11任意组合而得到的结构能够获得本实施方案的电子设备。
采用本发明的结构，可以得到下面的基本重要事实。
(a)适合于常规布线和制造布线板的过程的简单方法。
(b)布线中实现低电阻。因此，设计自由和象素段孔径比的程度提高了。
(c)得到了满意的覆盖范围。
(d)在半导体器件如有源矩阵型液晶显示器件中，在上述优点使人满意的同时，象素段的面积也增大了，本发明对屏幕的扩大做好了充分准备，这将提高半导体器件的工作特性和可靠性。
各项其他改进对本领域的技术人员将会变得明显起来并且能够易于被他们实现而又不偏离本发明的领域与构思。因此，不打算把此处所附的权利要求范围限制在如这里所提出的说明，而是对这些权利要求予以广泛的解释。

Claims (30)

1.一种制造布线的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第一导电层，第二导电层，及第三导电层以形成第二形状导电层，其包括第一宽度第一导电层、第二宽度第二导电层、及第三宽度第三导电层组成的叠层，其中第二宽度小于第一宽度，第三宽度小于第一宽度；及
蚀刻第二宽度第二导电层和第三宽度第三导电层，进一步降低所述第二宽度第二导电层和第三宽度第三导电层的宽度，
其中，在蚀刻第二宽度第二导电层之后，第一宽度第一导电层、第二宽度第二导电层、第三宽度第三导电层中的至少一个的边缘截面为锥形形状。
2.一种制造布线的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第二导电层和第三导电层以形成第一宽度第二导电层，及第二宽度第三导电层；
蚀刻第一导电层以形成第二形状导电层，其包括第三宽度第一导电层、第一宽度第二导电层、及第二宽度第三导电层组成的叠层，其中第一宽度小于第三宽度，第二宽度小于第三宽度；及
蚀刻第一宽度第二导电层和第二宽度第三导电层，进一步降低第一宽度第二导电层和第二宽度第三导电层的宽度，
其中，在蚀刻第一宽度第二导电层之后，第三宽度第一导电层、第一宽度第二导电层、和第二宽度第三导电层中的至少一个的边缘截面为锥形形状。
3.一种制造布线的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第一导电层，第二导电层和第三导电层以形成第二形状导电层，其包括第一宽度第一导电层，第二宽度第二导电层，及第三宽度第三导电层组成的叠层，其中第二宽度小于第一宽度，第三宽度小于第一宽度；
蚀刻第二宽度第二导电层和第三宽度第三导电层，进一步降低第二宽度第二导电层和第三宽度第三导电层；以及
对第二形状导电层进行等离子体处理，
其中，在蚀刻第二宽度第二导电层之后，第一宽度第一导电层、第二宽度第二导电层、和第三宽度第三导电层中的至少一个的边缘截面为锥形形状。
4.一种制造布线的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第二导电层和第三导电层以形成第一宽度第二导电层和第二宽度第三导电层；
蚀刻第一导电层以形成第二形状导电层，其包括第三宽度第一导电层、第一宽度第二导电层、及第二宽度第三导电层组成的叠层，其中第一宽度小于第三宽度，第二宽度小于第三宽度；
蚀刻第一宽度第二导电层和第二宽度第三导电层，进一步降低第一宽度第二导电层和第二宽度第三导电层的宽度；以及
对第二形状导电层进行等离子体处理，
其中，在蚀刻第一宽度第二导电层之后，第三宽度第一导电层、第一宽度第二导电层、和第二宽度第三导电层中的至少一个的边缘截面为锥形形状。
5.根据权利要求1至4中任何一项权利要求的制造布线的方法，其中第一导电层至少包括选自W和Mo中的一个。
6.根据权利要求1至4中任何一项权利要求的制造布线的方法，其中第二导电层包括Al。
7.根据权利要求1至4中任何一项权利要求的制造布线的方法，其中第三导电层包括Ti。
8.根据权利要求3至4中任何一项权利要求的制造布线的方法，其中使用氧或主要含氧的气体，或H2O进行等离子体处理。
9.一种制造布线板的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第一导电层，第二导电层，及第三导电层以形成第二形状导电层，其包括第一宽度第一导电层，第二宽度第二导电层，及第三宽度第三导电层组成的叠层，其中第二宽度小于第一宽度，第三宽度小于第一宽度；以及
蚀刻第二宽度第二导电层和第三宽度第三导电层进一步降低第二宽度第二导电层和第三宽度第三导电层的宽度，
其中，在蚀刻第二宽度第二导电层之后，第一宽度第一导电层、第二宽度第二导电层、和第三宽度第三导电层中的至少一个的边缘的截面为锥形形状。
10.一种制造布线板的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层、第二导电层及第三导电层组成的叠层；
蚀刻第二导电层和第三导电层以形成第一宽度第二导电层、及第二宽度第三导电层；
蚀刻第一导电层以形成第二形状导电层，其包括第三宽度第一导电层、第一宽度第二导电层、及第二宽度第三导电层组成的叠层，其中第一宽度小于第三宽度，第二宽度小于第三宽度；以及
蚀刻第一宽度第二导电层和第二宽度第三导电层进一步降低第一宽度第二导电层和第二宽度第三导电层的宽度，
其中，在蚀刻第一宽度第二导电层之后，第三宽度第一导电层，第一宽度第二导电层、和第二宽度第三导电层中的至少一个的边缘的截面为锥形形状。
11.一种制造布线板的方法，该方法包括步骤：
在绝缘表面上形成第一导电层；
在第一导电层上形成第二导电层；
在第二导电层上形成第三导电层；
利用干法蚀刻对第一、第二、和第三导电层形成图案以形成具有锥形段的导电层，其中采用含氟气体对该第一导电层进行刻蚀；以及
对具有锥形段的导电层进行等离子体处理。
12.根据权利要求11的方法，其中所述蚀刻气体还包括Cl2和O2。
13.根据权利要求11的方法，其中所述蚀刻气体是下述气体中的至少一种：NF3、CF4、C2F6、SF6。
14.根据权利要求11或者13的方法，其中所述刻蚀气体是与下述气体中的至少一种同时加入的：SiCL4、HCl、CCl4、BCl3、和Cl2。
15.一种制造布线板的方法，该方法包括步骤：
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第一导电层，第二导电层和第三导电层以形成第二形状导电层，其包括第一宽度第一导电层、第二宽度第二导电层、及第三宽度第三导电层组成的叠层，其中第二宽度小于第一宽度，第三宽度小于第一宽度；
蚀刻第二宽度第二导电层和第三宽度第三导电层，进一步降低第二宽度第二导电层和第三宽度第三导电层的宽度；以及
对第二形状导电层进行等离子体处理，
其中，在蚀刻第二宽度第二导电层之后，第一宽度第一导电层、第二宽度第二导电层、和第三宽度第三导电层中的至少一个的边缘的截面为锥形形状。
16.一种制造布线板的方法，该方法包括步骤：
形成第一形状导电层其包括绝缘表面上第一导电层、第二导电层及第三导电层组成的叠层；
蚀刻第二导电层和第三导电层以形成第一宽度第二导电层，及第二宽度第三导电层；
蚀刻第一导电层以形成第二形状导电层，其包括第三宽度第一导电层，第一宽度第二导电层，及第二宽度第三导电层组成的叠层，其中第一宽度小于第三宽度和第二宽度小于第三宽度；
蚀刻第一宽度第二导电层和第二宽度第三导电层，进一步降低第一宽度第二导电层和第二宽度的第三导电层；以及
对第二形状导电层进行等离子体处理，
其中，在蚀刻第一宽度第二导电层之后，第三宽度第一导电层，第一宽度第二导电层、和第二宽度第三导电层中的至少一个的边缘的截面为锥形形状。
17.根据权利要求9至11以及权利要求15至16中任何一项权利要求的制造布线板的方法，其中第一导电层至少包括选自W和Mo中的一个。
18.根据权利要求9至11以及权利要求15至16中任何一项权利要求的制造布线板的方法，其中第二导电层包括Al。
19.根据权利要求9至11以及权利要求15至16中任何一项权利要求的制造布线板的方法，其中第三导电层包括Ti。
20.根据权利要求9至11以及权利要求15至16中任何一项权利要求的制造布线板的方法，其中使用氧或主要含氧的气体，或H2O进行等离子体处理。
21.一种制造半导体器件的方法，该方法包括步骤：
在基板上形成半导体层；
在半导体层上形成栅绝缘膜；
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第一导电层，第二导电层和第三导电层以形成第二形状导电层，其包括第一宽度第一导电层，第二宽度第二导电层，及第三宽度第三导电层组成的叠层；以及
蚀刻第二宽度第二导电层和第三宽度第三导电层，进一步降低第二宽度第二导电层和第三宽度第三导电层，其中第二宽度小于第一宽度以及第三宽度小于第一宽度，
其中，在蚀刻第二宽度第二导电层之后，第一宽度第一导电层、第二宽度第二导电层、和第三宽度第三导电层中的至少一个的边缘的截面为锥形形状。
22.一种制造半导体器件的方法，该方法包括步骤：
在基板上方形成半导体层；
在半导体层上形成栅绝缘膜；
形成第一形状导电层，其包括绝缘表面上第一导电层、第二导电层、及第三导电层组成的叠层；
蚀刻第二导电层和第三导电层以形成第一宽度第二导电层，及第二宽度第三导电层；
蚀刻第一导电层以形成第二形状导电层，其包括第三宽度第一导电层，第一宽度第二导电层，及第二宽度第三导电层组成的叠层，其中第一宽度小于第三宽度第二宽度小于第三宽度；以及
蚀刻第一宽度第二导电层和第二宽度第三导电层，进一步降低第一宽度第二导电层和第二宽度第三导电层的宽度，
其中，在蚀刻第一宽度第二导电层之后，第三宽度第一导电层、第一宽度第二导电层、和第二宽度第三导电层中的至少一个的边缘的截面为锥形形状。
23.一种制造半导体器件的方法，该方法包括步骤：
在基板上方形成半导体层；
在半导体层上形成栅绝缘膜；
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第一导电层，第二导电层和第三导电层以形成第二形状导电层，其包括第一宽度第一导电层，第二宽度第二导电层，及第三宽度第三导电层组成的叠层，其中第二宽度小于第一宽度，第三宽度小于第一宽度；
蚀刻第二宽度第二导电层和第三宽度第三导电层，进一步降低第二宽度第二导电层和第三宽度第三导电层的宽度；及
对第二形状导电层进行等离子体处理，
其中，在蚀刻第二宽度第二导电层之后，第一宽度第一导电层、第二宽度第二导电层、和第三宽度第三导电层中的至少一个的边缘的截面为锥形形状。
24.一种制造半导体器件的方法，该方法包括步骤：
在基板上方形成半导体层；
在半导体层上形成栅绝缘膜；
形成第一形状导电层，其包括绝缘表面上第一导电层，第二导电层，及第三导电层组成的叠层；
蚀刻第二导电层和第三导电层以形成第一宽度第二导电层，及第二宽度第三导电层；
蚀刻第一导电层以形成第二形状导电层，其包括第三宽度第一导电层，第一宽度第二导电层，及第二宽度第三导电层组成的叠层，其中第一宽度小于第三宽度，第二宽度小于第三宽度；
蚀刻第一宽度第二导电层和第二宽度第三导电层，进一步降低第一宽度第二导电层和第二宽度第三导电层的宽度，以及
对第二形状导电层进行等离子体处理，
其中，在蚀刻第一宽度第二导电层之后，第三宽度第一导电层、第一宽度第二导电层、和第二宽度第三导电层中的至少一个的边缘的截面为锥形形状。
25.根据权利要求21至24中任何一项权利要求的制造半导体器件的方法，其中第一导电层至少包括选自W和Mo中的一个。
26.根据权利要求21至24中任何一项权利要求的制造半导体器件的方法，其中第二导电层包括Al。
27.根据权利要求21至24中任何一项权利要求的制造半导体器件的方法，其中第三导电层包括Ti。
28.根据权利要求23至24中任何一项权利要求的制造半导体器件的方法，其中使用氧或主要含氧的气体，或H2O进行等离子体处理。
29.根据权利要求21至24中任何一项权利要求的制造半导体器件的方法，其中半导体器件至少选自液晶显示器件和发光器件中的一个。
30.根据权利要求21至24中任何一项权利要求的制造半导体器件的方法，其中半导体器件至少选自个人计算机，使用记录介质的播放机，及显示器中的一个。
CNB021080755A 2001-03-27 2002-03-27 布线和制造布线的方法以及布线板和制造布线板的方法 Expired - Fee Related CN1311549C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001091192 2001-03-27
JP91192/01 2001-03-27

Related Child Applications (2)

Application Number Title Priority Date Filing Date
CNB2007100850190A Division CN100573884C (zh) 2001-03-27 2002-03-27 显示器件
CN2007100850148A Division CN101009241B (zh) 2001-03-27 2002-03-27 制造布线和显示器件的方法

Publications (2)

Publication Number Publication Date
CN1378276A CN1378276A (zh) 2002-11-06
CN1311549C true CN1311549C (zh) 2007-04-18

Family

ID=18945860

Family Applications (3)

Application Number Title Priority Date Filing Date
CNB021080755A Expired - Fee Related CN1311549C (zh) 2001-03-27 2002-03-27 布线和制造布线的方法以及布线板和制造布线板的方法
CN2007100850148A Expired - Fee Related CN101009241B (zh) 2001-03-27 2002-03-27 制造布线和显示器件的方法
CNB2007100850190A Expired - Fee Related CN100573884C (zh) 2001-03-27 2002-03-27 显示器件

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN2007100850148A Expired - Fee Related CN101009241B (zh) 2001-03-27 2002-03-27 制造布线和显示器件的方法
CNB2007100850190A Expired - Fee Related CN100573884C (zh) 2001-03-27 2002-03-27 显示器件

Country Status (7)

Country Link
US (2) US7169710B2 (zh)
JP (1) JP5376709B2 (zh)
KR (4) KR20020076188A (zh)
CN (3) CN1311549C (zh)
MY (1) MY134767A (zh)
SG (1) SG116443A1 (zh)
TW (1) TW536781B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI463543B (zh) * 2009-01-05 2014-12-01 Ibm 形成閘極堆疊及其結構之方法

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) * 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6469317B1 (en) 1998-12-18 2002-10-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
US7485579B2 (en) * 2002-12-13 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7183146B2 (en) * 2003-01-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7405033B2 (en) * 2003-01-17 2008-07-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing resist pattern and method for manufacturing semiconductor device
KR101069333B1 (ko) * 2003-02-05 2011-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조방법
WO2004070810A1 (ja) * 2003-02-05 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 表示装置の製造方法
JP4907088B2 (ja) * 2003-02-05 2012-03-28 株式会社半導体エネルギー研究所 表示装置の製造方法
KR20110038165A (ko) * 2003-02-05 2011-04-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 레지스트 패턴의 형성방법 및 반도체장치의 제조방법
KR101145350B1 (ko) * 2003-02-06 2012-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 및 표시장치의 제조 방법
CN101552230B (zh) * 2003-02-06 2011-05-25 株式会社半导体能源研究所 半导体制造装置
KR101131531B1 (ko) * 2003-02-06 2012-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제작 방법
WO2004070821A1 (ja) * 2003-02-06 2004-08-19 Semiconductor Energy Laboratory Co., Ltd. 表示装置の作製方法
WO2004086487A1 (ja) * 2003-03-26 2004-10-07 Semiconductor Energy Laboratory Co. Ltd. 半導体装置およびその作製方法
US7061570B2 (en) * 2003-03-26 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
CN100482355C (zh) * 2003-04-25 2009-04-29 株式会社半导体能源研究所 使用带电粒子束的液滴吐出装置及使用该装置的图案制作方法
US7192859B2 (en) * 2003-05-16 2007-03-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device and display device
JP4062171B2 (ja) 2003-05-28 2008-03-19 ソニー株式会社 積層構造の製造方法
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
CN100568457C (zh) * 2003-10-02 2009-12-09 株式会社半导体能源研究所 半导体装置的制造方法
KR101088103B1 (ko) * 2003-10-28 2011-11-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치, 및 텔레비전 수상기
CN100464429C (zh) * 2003-10-28 2009-02-25 株式会社半导体能源研究所 液晶显示设备及其制造方法,以及液晶电视接收机
WO2005041280A1 (en) 2003-10-28 2005-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2005048222A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device, method for manufacturing the same, and tv set
KR101030056B1 (ko) * 2003-11-14 2011-04-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정표시장치 제조방법
US20050170643A1 (en) * 2004-01-29 2005-08-04 Semiconductor Energy Laboratory Co., Ltd. Forming method of contact hole, and manufacturing method of semiconductor device, liquid crystal display device and EL display device
US7416977B2 (en) * 2004-04-28 2008-08-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device, liquid crystal television, and EL television
TWI489519B (zh) * 2004-04-28 2015-06-21 Semiconductor Energy Lab 基板上配線，半導體裝置及其製造方法
US7494923B2 (en) * 2004-06-14 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of wiring substrate and semiconductor device
WO2006030937A1 (en) 2004-09-15 2006-03-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20060091397A1 (en) * 2004-11-04 2006-05-04 Kengo Akimoto Display device and method for manufacturing the same
US8003449B2 (en) * 2004-11-26 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device having a reverse staggered thin film transistor
KR100768919B1 (ko) * 2004-12-23 2007-10-19 삼성전자주식회사 전원 생성 장치
US7888702B2 (en) * 2005-04-15 2011-02-15 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method of the display device
US8115206B2 (en) * 2005-07-22 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7738050B2 (en) * 2007-07-06 2010-06-15 Semiconductor Energy Laboratory Co., Ltd Liquid crystal display device
TWI521292B (zh) 2007-07-20 2016-02-11 半導體能源研究所股份有限公司 液晶顯示裝置
WO2011001822A1 (en) * 2009-07-03 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011040593A (ja) * 2009-08-12 2011-02-24 Seiko Epson Corp 半導体装置ならびに半導体装置の製造方法
JP2011064751A (ja) * 2009-09-15 2011-03-31 Seiko Epson Corp 導電膜積層部材、電気光学装置、電子機器
KR20110083011A (ko) * 2010-01-13 2011-07-20 삼성코닝정밀소재 주식회사 염료감응형 태양전지용 전극기판과 이를 구비하는 염료감응형 태양전지
KR101889748B1 (ko) * 2011-01-10 2018-08-21 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
CN103178006B (zh) * 2013-03-29 2015-09-23 上海和辉光电有限公司 调整低温多晶硅晶体管阀值电压的方法
US8916427B2 (en) * 2013-05-03 2014-12-23 Texas Instruments Incorporated FET dielectric reliability enhancement
KR20150044736A (ko) * 2013-10-17 2015-04-27 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 유기 발광 표시 장치, 및 박막 트랜지스터 어레이 기판의 제조 방법
CN104681744B (zh) * 2013-11-29 2017-02-08 信利半导体有限公司 一种低功耗有机电致发光显示器件及制作方法
JP2015138612A (ja) * 2014-01-21 2015-07-30 株式会社ジャパンディスプレイ 有機エレクトロルミネセンス表示装置
JP6585354B2 (ja) * 2014-03-07 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US9766763B2 (en) 2014-12-26 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Functional panel, light-emitting panel, display panel, and sensor panel
KR102470044B1 (ko) * 2016-05-13 2022-11-24 삼성디스플레이 주식회사 플렉서블 표시 장치 및 이의 제조 방법
KR102500553B1 (ko) 2018-02-12 2023-02-20 삼성디스플레이 주식회사 표시 장치
WO2023201524A1 (zh) * 2022-04-19 2023-10-26 京东方科技集团股份有限公司 显示基板及制作方法、显示装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5464500A (en) * 1993-08-06 1995-11-07 International Business Machines Corporation Method for taper etching metal
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
US5648146A (en) * 1994-10-24 1997-07-15 Sharp Kabushiki Kaisha Metallic wiring substrate
US5670062A (en) * 1996-06-07 1997-09-23 Lucent Technologies Inc. Method for producing tapered lines
US5912506A (en) * 1996-10-15 1999-06-15 International Business Machines Corporation Multi-layer metal sandwich with taper and reduced etch bias and method for forming same
CN1282107A (zh) * 1999-07-22 2001-01-31 株式会社半导体能源研究所 布线及其制造方法、包括所说布线的半导体器件及干法腐蚀方法

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58103168A (ja) 1981-12-16 1983-06-20 Fujitsu Ltd 半導体装置
JPH01211730A (ja) * 1988-02-19 1989-08-24 Nec Corp 薄膜電界効果型トランジスタ基板の製造方法
US5153754A (en) * 1989-06-30 1992-10-06 General Electric Company Multi-layer address lines for amorphous silicon liquid crystal display devices
US5498573A (en) 1989-11-29 1996-03-12 General Electric Company Method of making multi-layer address lines for amorphous silicon liquid crystal display devices
KR970009491B1 (ko) * 1989-11-30 1997-06-13 가부시끼가이샤 도시바 배선재료와 이를 이용한 전자장치 및 액정표시장치
JP3226223B2 (ja) * 1990-07-12 2001-11-05 株式会社東芝 薄膜トランジスタアレイ装置および液晶表示装置
US5132745A (en) * 1990-10-05 1992-07-21 General Electric Company Thin film transistor having an improved gate structure and gate coverage by the gate dielectric
US5747361A (en) * 1991-05-01 1998-05-05 Mitel Corporation Stabilization of the interface between aluminum and titanium nitride
JPH06148685A (ja) 1992-11-13 1994-05-27 Toshiba Corp 液晶表示装置
JP3587537B2 (ja) 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3398453B2 (ja) 1994-02-24 2003-04-21 株式会社東芝 薄膜トランジスタの製造方法
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
JPH08274336A (ja) 1995-03-30 1996-10-18 Toshiba Corp 多結晶半導体薄膜トランジスタ及びその製造方法
KR0165416B1 (ko) 1995-07-20 1999-02-01 김광호 다층금속 식각방법
JP3744980B2 (ja) 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
JPH0945688A (ja) 1995-07-28 1997-02-14 Sony Corp 配線構造及びその形成方法
KR100241287B1 (ko) * 1996-09-10 2000-02-01 구본준 액정표시소자 제조방법
US5858879A (en) * 1997-06-06 1999-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for etching metal lines with enhanced profile control
JPH1116913A (ja) 1997-06-27 1999-01-22 Sony Corp 半導体装置及びその製造方法
US5994156A (en) * 1997-09-12 1999-11-30 Sharp Laboratories Of America, Inc. Method of making gate and source lines in TFT LCD panels using pure aluminum metal
JPH11191626A (ja) * 1997-12-26 1999-07-13 Matsushita Electric Ind Co Ltd 液晶表示装置の製造方法
KR100482364B1 (ko) 1997-12-31 2005-09-05 삼성전자주식회사 반도체소자의다층패드및그제조방법
JP3592535B2 (ja) * 1998-07-16 2004-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3883706B2 (ja) 1998-07-31 2007-02-21 シャープ株式会社 エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法
KR100268864B1 (ko) 1998-08-31 2000-10-16 김영환 다층배선 형성 방법
JP3403949B2 (ja) 1998-09-03 2003-05-06 シャープ株式会社 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4159713B2 (ja) 1998-11-25 2008-10-01 株式会社半導体エネルギー研究所 半導体装置
US6501098B2 (en) 1998-11-25 2002-12-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6259138B1 (en) 1998-12-18 2001-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having multilayered gate electrode and impurity regions overlapping therewith
TW469484B (en) 1999-03-26 2001-12-21 Semiconductor Energy Lab A method for manufacturing an electrooptical device
TWI255957B (en) 1999-03-26 2006-06-01 Hitachi Ltd Liquid crystal display device and method of manufacturing the same
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW444257B (en) 1999-04-12 2001-07-01 Semiconductor Energy Lab Semiconductor device and method for fabricating the same
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US6436850B1 (en) * 1999-09-01 2002-08-20 Guarionex Morales Method of degassing low k dielectric for metal deposition
JP3538084B2 (ja) 1999-09-17 2004-06-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001144297A (ja) * 1999-11-15 2001-05-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
US6825488B2 (en) 2000-01-26 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TW451344B (en) * 2000-03-15 2001-08-21 Winbond Electronics Corp Profile controlling method to etch metal layer
TW513753B (en) 2000-03-27 2002-12-11 Semiconductor Energy Lab Semiconductor display device and manufacturing method thereof
US7525165B2 (en) 2000-04-17 2009-04-28 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6746901B2 (en) 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP4588167B2 (ja) 2000-05-12 2010-11-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW480576B (en) 2000-05-12 2002-03-21 Semiconductor Energy Lab Semiconductor device and method for manufacturing same
US6872604B2 (en) 2000-06-05 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a light emitting device
TW501282B (en) 2000-06-07 2002-09-01 Semiconductor Energy Lab Method of manufacturing semiconductor device
JP2002151698A (ja) 2000-11-14 2002-05-24 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW525216B (en) 2000-12-11 2003-03-21 Semiconductor Energy Lab Semiconductor device, and manufacturing method thereof
SG179310A1 (en) * 2001-02-28 2012-04-27 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4338934B2 (ja) * 2001-03-27 2009-10-07 株式会社半導体エネルギー研究所 配線の作製方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539551A (en) * 1992-12-28 1996-07-23 Casio Computer Co., Ltd. LCD TFT drain and source electrodes having ohmic barrier, primary conductor, and liquid impermeable layers and method of making
US5464500A (en) * 1993-08-06 1995-11-07 International Business Machines Corporation Method for taper etching metal
US5648146A (en) * 1994-10-24 1997-07-15 Sharp Kabushiki Kaisha Metallic wiring substrate
US5670062A (en) * 1996-06-07 1997-09-23 Lucent Technologies Inc. Method for producing tapered lines
US5912506A (en) * 1996-10-15 1999-06-15 International Business Machines Corporation Multi-layer metal sandwich with taper and reduced etch bias and method for forming same
CN1282107A (zh) * 1999-07-22 2001-01-31 株式会社半导体能源研究所 布线及其制造方法、包括所说布线的半导体器件及干法腐蚀方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI463543B (zh) * 2009-01-05 2014-12-01 Ibm 形成閘極堆疊及其結構之方法

Also Published As

Publication number Publication date
CN101009241B (zh) 2010-05-26
US7884369B2 (en) 2011-02-08
KR20070039519A (ko) 2007-04-12
US20030054653A1 (en) 2003-03-20
KR20090045894A (ko) 2009-05-08
JP5376709B2 (ja) 2013-12-25
CN101009241A (zh) 2007-08-01
JP2009088537A (ja) 2009-04-23
CN100573884C (zh) 2009-12-23
MY134767A (en) 2007-12-31
CN1378276A (zh) 2002-11-06
KR20020076188A (ko) 2002-10-09
KR20070039520A (ko) 2007-04-12
TW536781B (en) 2003-06-11
US7169710B2 (en) 2007-01-30
KR100862547B1 (ko) 2008-10-09
US20070013859A1 (en) 2007-01-18
SG116443A1 (en) 2005-11-28
CN101009292A (zh) 2007-08-01

Similar Documents

Publication Publication Date Title
CN1311549C (zh) 布线和制造布线的方法以及布线板和制造布线板的方法
CN1211687C (zh) 处理光束的方法、激光照射装置以及制造半导体器件的方法
CN1214451C (zh) 激光退火方法以及半导体器件制造方法
CN1311562C (zh) 发光器件
CN1311558C (zh) 半导体器件
CN1294656C (zh) 半导体器件及其制造方法
CN1729719A (zh) 显示装置和显示装置的制作方法
CN1667840A (zh) 薄膜晶体管、半导体器件及其制造方法
CN1248295C (zh) 一种制造半导体器件的方法
CN1735298A (zh) 发光元件、显示器件及电子器具
CN1421907A (zh) 薄膜晶体管的制造方法
CN1409374A (zh) 剥离方法以及制造半导体器件的方法
CN1423514A (zh) 发光器件及其制造方法
CN1372325A (zh) 发光器件及其制造方法
CN1427451A (zh) 半导体器件及其制造方法
CN101044627A (zh) 半导体器件
CN1599523A (zh) 显示器件及其制造方法
CN1578546A (zh) 显示器件及其制作方法
CN1599056A (zh) 发光器件及其制造方法
CN1275300C (zh) 激光辐照方法和激光辐照装置以及制造半导体器件的方法
CN1434668A (zh) 发光器件及其制造方法
CN1409382A (zh) 激光照射方法和激光照射器件以及制造半导体器件的方法
CN1417859A (zh) 半导体器件
CN1577435A (zh) 发光器件
CN1441467A (zh) 激光辐照装置、激光辐照方法和制作半导体器件的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070418

Termination date: 20180327

CF01 Termination of patent right due to non-payment of annual fee