CN1334644A - 利用多级数字式延迟线技术的减小抖动锁相环 - Google Patents

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Abstract

一种用于从遭受抖动的至少一个输入信号恢复稳定的时钟信号的数字式锁相环(PLL)。PLL具有一个用于产生一个希望的输出信号的数控振荡器,和一个用于提供时钟信号的稳定的本机振荡器。提供了多个分层的多级延迟线,以产生稳定的T1,E1,和STS3/OC3定时参考所需的输出频率。

Description

利用多级数字式延迟线技术的减小抖动锁相环
本发明一般涉及数字式定时电路，更具体地讲，涉及能够从一个或多个遭受抖动的输入信号恢复时钟信号的数字式锁相环。
在数字网络应用中，需要为SONET(同步光纤网)，OC-N和STS-N接口电路，以及T1或E1一次群速率数字传输链路提供定时参考。这些定时信号必须满足有关的标准，例如，为STRATUM 3E3和4E时钟和SONET最小时钟(SMC)所推荐的标准BELLCORE GR-1244-CORE和GR-253-CORE。这些规定对于抖动和稳定性有严格的要求。
提供这种定时信号的通常方法是使用一个锁相环(PLL)。PLL一般包括一个将输入信号与环路的除以一个适当因数的输出比较的相位检测器；一个消除高频波动的环路滤波器；和一个其频率受到适当控制从而能消除由相位检测器检测出的相位差的可控振荡器。
早已知道，在环路中使用了VCO(压控振荡器)作为可控振荡器。第4,577,163号美国专利披露了一种锁相环，在这种锁相环中，用一个DCO(数控振荡器)代替VCO，用因数K除DCO的输出，并反馈到相位检测器。在4,577,163号专利中，用时钟信号Fclk给DCO同步。由于DCO不能响应小于一个时钟周期的相移，因此Fclk是这种类型的锁相环中的精确性的限制因素。为了满足BELLCORE和SMC规定，必须使用具有5GHz或更高频率的本机振荡器。这样的高频本机振荡器是高成本，高能耗的，并且易于发射出电磁干扰(EMI)。
第5,218,314号美国专利公开了一种锁相环，这个锁相环中的本机振荡器向一个抽头延迟线提供信号。根据受输入信号影响的相位比较，从延迟线的一个抽头获得输出信号。这种安排的问题在于，它没有为参考信号提供抖动抑止。实际问题是由于传输媒介的固有特性，输入信号将遭受抖动，并且为了满足BELLOCRE规定，必须实质上抑止这种抖动。
第5,602,884号美国专利公开了一种利用一个用20MHz时钟定时的DCO和一个抽头延迟线的组合的锁相环，其内容被引入本文作为参考。由于DCO直接控制抽头延迟线，可以把无抖动精度保持到一个时钟周期的几分之一。这个分数是由抽头延迟线的每个抽头的延迟时间限定的。使用带有64个抽头的抽头延迟线，典型未滤波本征输出抖动是0.04峰-峰UI(单位间隔(Unit Interval))。为了满足SMC规定，必须使用带有1024个抽头的抽头延迟线。
利用抽头延迟线的惯用方法是使用固定的延迟抽头，其中将一系列的具有相同的延迟时间的相同的缓冲器或相同的倒相器串联连接在一起。由于硬件的大小和电能消耗，不能将20MHz本机振荡器参考时钟(50毫微秒)容易地分割成50微微秒或更小的延迟段。一个50毫微秒的时段中可以安排1000个50微微秒延迟段。例如，在Mitel公司制造的产品号为MT9042的多中继系统同步器中的64个抽头需要大约2k个门。而对于一个50微微秒延迟段使用相同的解决方式将需要大约150k个门，而其电能消耗在400mA至900mA之间。
具有固定延迟抽头的抽头延迟线的根本缺点在于，仅能通过线性增加抽头的数量来提高延迟分辨率，从而增大所需门数量和电能消耗。
本发明的目的是要提供一种消除了上述现有技术问题的锁相环。
根据本发明的第一方面，提供一种用于从至少一个遭受抖动的输入信号恢复稳定时钟信号的数字式锁相环，锁相环包括：
a)一个接收至少一个输入信号的数字式输入电路；
b)一个用于产生希望频率的输出和代表输出信号的时间误差的控制信号的数控振荡器；
c)一个用于向数控振荡器提供时钟信号的稳定本机振荡器；
d)多个抽头延迟线，抽头延迟线包括多个延迟装置，多个抽头延迟线的延迟总和小于数控振荡器的一个时钟周期；多个抽头延迟线包括一个用于接收数控振荡器的输出信号的粗抽头延迟线；和一个用于接收粗抽头延迟线的输出信号的细抽头延迟线，细抽头延迟线包括多个与粗延迟线之一成正比的延迟装置；和
一个用于接收来自输入电路的至少一个输入信号和来自第二抽头延迟线装置的输出信号，以产生控制数控振荡器的数字输入信号的数字式相位比较器，其中数控振荡器是一种当达到溢出条件时产生输出信号，在刚一到达溢出条件，余项就产生控制信号的加法型比率乘法器。
根据本发明的第二方面，提供了一种从至少两个遭受抖动的输入信号恢复稳定时钟信号的方法，包括步骤：
用一个稳定振荡器产生本机时钟信号；
用本机时钟信号给一个数控振荡器同步；
将数控振荡器的第一输出馈送到第一抽头延迟线；
将第一抽头延迟线的输出馈送到第二抽头延迟线；其中第二抽头延迟线具有与第一抽头延迟线的正比关系；
用代表第一输出中定时误差的数控振荡器的第二输出控制第一和第二抽头延迟线，以产生具有大于稳定振荡器的一个时钟周期的精确度的时钟信号；
用一个把它自身输出与至少一个输入信号进行比较的数字式相位比较器控制数控振荡器；和
其中建立一个与至少两个输入信号有恒定相位关系，从而使输入信号之间转换时发生的任何相位跃变最小的虚拟参考信号。
下面参照附图对本发明进行更详细的说明，其中：
图1表示现有技术锁相环；
图2是本发明锁相环的方框图；
图3是数控振荡器的详细方框图；
图4显示数控振荡器的输出；
图5是相位检测电路的方框图；
图6显示数控振荡器的定时序列；
图7表示到多路复用器电路的输入信号；
图8表示多级延迟线；
图9表示串联连接的多级延迟线；
图10显示本发明的标定测量电路。
图1示出了一个现有技术锁相环，其包括一个用于接收参考信号in的相位检测器1，一个环路滤波器2，一个用于以希望的频率产生输出信号和代表输出信号中时间误差的控制信号的数控振荡器3，一个用于接收数控振荡器3的输出信号的抽头延迟线4，该抽头延迟线4从一个由控制信号确定的抽头产生一个输出信号，和一个用于产生相位检测器1的第二输入的反馈信号的分频电路5。环路滤波器2的功能是滤除控制信号中的高频波动。相位检测器1保证数控振荡器3产生与输入信号in同步的输出。
这种现有技术的锁相环没有提供消除输入信号in在输出级的固有抖动的适当装置，例如在SONET系统上存在的抖动，除非使用带有大量小抽头(1024或更多抽头级别)的抽头延迟线，这如前面所讨论的，是不实用的。
参考图2，根据本发明的锁相环包括一个数字式相位检测器1，和一个对各多级抽头延迟线10，20和30馈送信号的数控振荡器3。每个抽头延迟线实际上是由一对分别连接到输出电路40，50和60，并且分别为E1，T1和STS-3/OC-3提供不同频率的时钟信号范围的多级抽头延迟线组成的(见图8)。用8除19.44MHz(STS-3/OC-3速率除以8)时钟，以产生2.43MHz的参考频率。
通过一个多路复用器8将2.43MHz和输出电路时钟连接到相位检测器1的一个输入端。相位检测器1的另一个输入端连接到MTIE电路7，下面将对MTIE电路7的功能进行更详细的说明。MTIE电路接收一个用于接收一次和二次输入PRI，SEC的多路复用器的输出。PRI和SEC可以是，例如，希望从其产生本机接口电路的定时信号的第一和第二输入T1链路。
控制方框6具有控制装置的操作的状态机的作用。振荡器9是一个具有标称50毫微秒循环周期的稳定的20MHz晶体振荡器。193/256方框12把DCO 3的输出乘以193/256，以产生T1接口的定时信号。1215/1024方框14将输出乘以1215/1024，以产生STS3/OC3接口的定时信号。
图3中更详细地示出了DCO 3。它包括一个产生希望的输出频率的求和率乘法器(adding rate multiplier)16。将一个输入字(DCOin)馈入加法器16。DCO由来自稳定振荡器的20MHz信号同步。随着把输入字DCOin反复地加到加法器的初始值P，加法器周期性地溢出，并且所得的进位信号构成了DCO的输出信号。如果在溢出时存在余项，那么它出现在寄存器18中，并且代表DCO输出的定时误差(图4)。以下述的方式将这个余项(restterm)用于控制多级抽头延迟线。
DCO为E1产生一16.384MHz的主频率，为T1产生12.352MHz的主频率，为STS3/OC3产生19.44MHz的主频率。DCO产生的频率是由下式给出的：
Fgen＝(P/Q)×Fclk/2
其中Q是加法器容量，P是加法器的初始值(P小于Q)，Fclk等于DCO的时钟频率。
当DCO以20MHz的时钟频率操作时，根据香农定理(Shannontheorem)，可以产生的最大频率是10MHz，即，用2除抽样频率。从显示DCO改变在时钟脉冲前沿的状态的图6可以知道这种情况。但是，通过用一个25ns脉冲代替DCO输出中的每个边缘，DCO输出频率2倍频。通过两组多级抽头延迟线调节这个信号(16.384，12.352MHz，或19.44MHz)的相位。因此，输出之和具有两倍于Fgen的频率。
如SONET最小时钟标准GR-253，R5-118中所述，“初始分频偏移，如T1.105.09中定义的，应当小于0.05ppm”，其中ppm是百万分之一，因此，将Q值设定为26位，它等于67,108,864。产生8.192MHz的中心频率所需的P值是具有小于0.05ppm的54,975,581。
DCO的分辨率是由Q值确定的，Q值在一个实际实施例中是67108864，因此，分辨率是0.5×1/67108864×20MHz＝0.149Hz。产生频率的分辨率仅如设定数P与最低有效位之间的比率一样好。由于这个比率是1/54975581，因此，有关中心频率的相对精度是0.018ppm。因此，DCO产生的最高频率16.384MHz具有0.018ppm精度的0.38Hz的分辨率。
图4示出了DCO的输出。DCO的输出延迟了寄存器18中余项指示的定时误差terr。如前面指出的，将DCO的输出馈入到多级抽头延迟线对(图9)。每个多级抽头延迟线包括第一(粗)抽头延迟线，和第二(细)抽头延迟线。第一粗抽头延迟线包括多个延迟元件，其总延迟量是一个DCO时钟周期。将第一(粗)抽头延迟线输出馈送到第二(细)抽头延迟线。第二(细)抽头延迟线包括多个延迟元件，其总延迟量等于第一(粗)抽头延迟线的一个元件的延迟。
当通过多级抽头延迟线馈送并且从一给定抽头取得DCO信号时，DCO信号中的边缘将在DCO时钟的两个边缘之间某一位置。
必须从延迟线抽出信号的点是由当DCO产生一个边缘时它的余项确定的。余项指示边缘产生中的延迟。
余项越小，边缘产生越准时。这可以从下面简单的说明中看到。如果加法器容量是8，并且相加的字是4，那么每次余数是零时加法器溢出，指示进位脉冲是一次。但是，例如，如果相加项是3，那么加法器将过早溢出，即，当寄存器中有一个1的余数时，并且因此这个余数代表定时误差。当DCO中加法器16到达溢出条件时，进位触发输出信号，并因此产生DCO输出信号中的一个边缘Fgen。DCO的电容量Q代表DCO运行的系统时钟的一个周期。在产生边缘Fgen时DCO具有一个余项，并且该项R代表时间误差terr，这个时间误差是系统时钟的时钟周期tclk的分数。
terr＝(R/P)·tclk。
在图4中，示出了具有Q＝10的DCO的输出和余项。在P＝8时，DCO产生系统时钟频率的4/5的频率。
可以容易地看到，DCO输出信号的频率是正确的，但是边缘太迟。余项越大，边缘越迟。第一边缘的余项为6。这意味着边缘延迟了6/8＝0.75时钟周期。当余项是0时，边缘准时。
来自DCO的边缘必须在时间上超前上面公式中的项terr。这可以通过将边缘延迟t达到，t是terr的补数。
tdel＝(1-R/P)tclk
延迟计算使用了一定数量的延迟元件与一个时钟周期“配合”的假设。但是，由于温度、电压和方法的变化，这是十分不规则的。因此，延迟线提供一个适合于根据执行方法的最坏条件的最大长度。也要执行一种测量，以计算配合于一个单一系统时钟周期的延迟元件的数量。因此，一个环形振荡器22包括一串以小的延迟倒相串联连接在一起的粗抽头延迟线的延迟元件。
在图10中，环形振荡器22的输出频率馈入到一个计数器32中，计数器32以20MHz/4096或4，882.8Hz的速率计算来自环形振荡器的脉冲。环形振荡器的运行频率从最慢5MHz到最快20MHz变化。这个延迟并不精确地标定多级抽头延迟线的延迟。使用一个预先计算的换算器(scalar)34补偿两个延迟中的差。将13位的计数器的输出馈入到预计算换算器。换算器的输出确定一个完整系统周期中的延迟元件的数量。
将这个数量与余项组合，以计算应当如前面所述的那样使用的精确抽头。
DCO提供的余项远大于能够处理的抽头延迟；我们的方法使用了13位的余项；6位用于粗抽头延迟线，3位用于细抽头延迟线，4位用于第三(超细)抽头延迟线(19.44MHz使用的)。抽头的数量保证了整个温度和电压范围上的足够的相位精度，同时电路的尺寸仍保留在可接受的程度。
DCO的输出包括一个时钟(基本上是8.192MHz)和一个余项。余项直接用于驱动一对多级抽头延迟线，以产生一个16.834MHz时钟，这个时钟驱动分频器产生C8，C4，C2，GCI_FP 8，ST_FP8和ST_FP2信号。
在加法器级可以把DCO扩展，例如，额外的11位。加入的11位总是指示原始DCO产生的许多完整周期。如果采用完整DCO的内容加上扩展，并且执行乘以193/256或1215/1024，那么可以把结果用于一个频率的精确产生，这个频率是193/256×8.192MHz＝6.17MHz，和1215/1024×8.192MHz＝9.72MHz。这些频率又可以用于分别产生T1所需的频率12.352MHz和19.44MHz。19.44MHz时钟通过一个频率乘法器70乘以8，产生STS3/OC3(155.5MHz)时钟。
每个12.352MHz和19.44MHz时钟使用一对多级抽头延迟线。
利用移位和相加功能执行乘以193：193等于128＋64＋1。利用移位和相加功能执行乘以1215：1215等于1024＋128＋64－1。但是，仅对输出有效的少数位进行这些计算。由于用于T1，E1和STS3/OC3的延迟线的精度需要有限的相位精确性，所以DCO的较低位没有意义。(由于不仅相位精度具有最小的质量，而且频率也具有最小质量，并且这加上了额外的位，所以DCO自身当然很长。)从乘法得到的最高有效位是没有意义的，因为它们代表整个周期。
现在参考图5更详细地说明相位检测器。如图5中所示，它包括对VIR IN和FB IN的两个边缘检测器，一个可逆循环滑动计数器，和一个抽取器。相位检测器接收两个输入时钟信号，第一输入信号VIR_IN连接到MTIE的输出端，第二输入信号FB_IN是来自多级抽头延迟线的反馈时钟信号。
在FB_IN的下降边，计数器计递减计数一次，而在VIR_IN的下降边，它递增计数一次。由于FB_IN输入时钟信号具有50％的占空因数，因此在锁定时FB_IN的上升边与VIR_IN的下降边对准。
抽取器是一个积分和转储电路(integrate and dump circuit)。它用一个通过一个12.352MHz时钟同步的累加器积分循环滑动计数。当累加的值已经被闩锁并且馈送到限制器之后，用每个FB_IN的下降边使这个累加器清零。
限制器限制相位对准速度。对于T1应用，限制器把相位检测器的输出值限制在+2089，-2089的范围；对于SONET应用，限制在+48，-48的范围。比例积分滤波器积分来自相位检测器/限制器的受限相位值。由于相位检测器和限制器运行在12.352MHz，而PI-滤波器运行在20MHz，因而限制器输出值被闩锁。输入值是比例部分P。积分器以1.544MHz的速率累加P值。使用C1.5输出允许积分器操作。在空转模式中，它停止。在正常模式中，P与I之和是馈向DCO的输出值。这代表中心频率的偏移。
由于在PLL锁定时P的平均值是0，因而积分器输出代表频率偏移。因此，积分器的范围，频率锁定范围，定义了频率偏移的限度。每32msec将积分器的输出存储在两个保持存储寄存器之一中。
当把PLL切换到保持模式时，选择最老的值作为PI-滤波器的输出。在保持模式期间，其余的寄存器保持每32ms装载I值，但是由于P值是0，因而积分器不改变。
现在参考图7更详细地说明MTIE电路，图7示出了对多路复用器电路的输入信号，主参考和次参考PRI，SEC。MTIE建立一个虚拟参考，这个虚拟参考具有对主参考PRI恒定的相位关系。事实上相位差可以是零，从而尽管实际相位差是不重要的，但虚拟参考的相位与主参考相同。次参考SEC的相位移动了Δφ，并连续地监视这个偏移量。
将次参考延迟等于Δφ的量，以便使延迟的次参考与虚拟参考同相。因此，当由于主参考的恶化需要转换参考时，因为从次参考导出的相位与从主参考导出的以前的参考保持同相，所以观察不到相位跃变。
偏移量是在转换发生之前通过测量当前虚拟参考与尚未选定的参考之间的相位差距确定的。
一个重要的特征是把再生时钟(对于E1是16.384MHz，对于T1是12.3352MHz，或对于STS/OC3是19.44MHz)作为抽样时钟。如果使用20MHz时钟，那么将得到稳定状态的抽样不精确度，并且它将引入相对于参考的50毫微秒的最大值的低频漂移。尽管根据规定这是可以接受的，但最好是能够获得更好的操作特性。
每当完成一次测量时，把测量结果存储在寄存器中。在转换时，可以使用测量值驱动产生新参考相移的计数器。在这个计数器中，利用新参考开始计数并在0位置产生一个新的参考脉冲。这个过程的要点在于，如果检测到新参考脉冲并且计数器尚未达到0位置，那么正好在开始新计数循环的同时产生虚拟参考；如果这种机构不存在，那么可能发生循环滑动。
保护从一个参考到另一个参考的转换。在选择了新的参考输入之后，电路在它能够切换回到以前的参考信号之前等待虚拟参考的三个周期。这是测量将要使用的参考与当前虚拟参考之间的相位差的机构的最大设定时间。因此参考输入之间的快速切换不会中断MTIE电路的功能。
对于STS3/OC3，T1，E1和8kHz参考，MTIE电路的行为是相同的。
因此，MTIE电路抽样参考时钟，并且确定未使用的外部和使用的内部参考之间的相位关系。把相位关系作为简单的计数值存储起来。在重新安排时，使用该值把新参考边缘延迟到对于MTIE来说更为正确的位置。一个简单的可递减装载的计数器执行这一功能。
如果这个递减计数器在重安排之后达到0位置，那么给出了内部参考信号VIR(虚拟内部参考)。当对外部参考进行边缘的新检测时，计数器再次开始递减计数。如果计数器尚未达到0，但是已经检测到一个外部参考边缘(它基本上是过早的并指出抖动，小或大的)，计数器被直接复位，以再次开始计数，同时给出VIR。这是可以接受的；MTIE似乎以这种方式通过了抖动，这当然是允许的。
例如，可以把上述锁相环用于对T1和CEPT数字式传输链路，ST-BUS时钟和帧脉冲源，以及多中继T1，E1和STS-3/OC3系统的同步化和定时控制。
除了提供2.048MHz，1.544MHz，8kHz，或19.44MHz一次速率的同步PLL输出之外，PLL也可以提供，例如，对于返回帧同步和ATM的3.088MHz，4.096MHz，8.192MHz，16.384MHz，19.44MHz和155.52MHz速率的附加高速输出时钟。
现在参考图8和图9更详细地说明多级抽头延迟线电路。在图8中，多级抽头延迟线实际上是由两个多级抽头延迟线和许多由这些线驱动的三态总线构成的。使用两个线使得能够从一个抽头转换到另一个，而不会遇到危险的定时问题。一个多级抽头延迟线接收用一个抽头抽取的脉冲，而另一个抽头全为0，但是正在从一个抽头切换到另一个。
如果根本没有脉冲通过，那么没有三态缓冲器被激活。为了将总线保持到一个固定值，额外的三态缓冲器(有关数据输入是0)主动地将总线下拉。
多级抽头延迟线从用于产生16.384MHz和12.352MHz时钟的DCO接收9个最高有效位。对于12.352MHz，将9位缩小193/256的比率。抽头延迟的粒度是凭借延迟元件的精度如何计算的，在最好情况下等于50毫微秒/29＝97微微秒。
由于电路必须操作在所有温度范围，处理过程和电压变化((美国)军用标准)，因而标称、最好情况和最坏情况延迟是很重要的。因而使用了校准测量电路(图10)来调节抽头地址分辨率。将抽头延迟设计为用于因数4的范围。
多级抽头延迟线被设计为在最慢情况下接收来自DCO的7个最高有效位。因此，线的最小粒度＝50毫微秒/27＝390微微秒，这对于E1和T1保证了在整个温度和电压范围内的足够相位精度。
对于19.44MHz时钟，多级抽头延迟线精确地具有如同对于16.384MHz和12.352MHz一样的行为，只是它从DCO接收13位，以满足STS3/OC3时钟的SONET最小时钟标准。在最慢情况下的延迟线粒度等于50毫微秒/211＝24微微秒。
如图9中所示，多级抽头延迟线是由串联连接的两级(对于STS3/OC3 19.44MHz是三级)抽头延迟线构成的。第一级是由64个串联延迟元件构成的粗抽头延迟线，在标称模式下，每个元件等于系统时钟周期(50毫微秒)的1/32＝1.5625毫微秒。设计粗抽头延迟线以保证在全部温度和电压操作范围内有足够的抽头数，配合到一个系统时钟周期中。最大抽头数是64，其最小延迟/抽头＝781微微秒，最小抽头数是16，对应于最大延迟/抽头＝3.125毫微秒。
每个延迟元件利用一个三态缓冲器进行“或”连线。三态缓冲器一般不具有驱动一条线上64个缓冲器的力量，因而将它们组织成16个组，并且一起组成“或”门。
粗抽头延迟线接收抽头地址的6个最高有效位(对于E1和T1是9位，对于STS3/OC3是13位)。粗抽头延迟线接收一个分支到一个预定抽头的脉冲。该预定抽头用6位地址解码。粗抽头延迟线的分辨率是由一个延迟元件确定的。
第二级是细抽头延迟线。该细抽头延迟线是用一串8个延迟元件构成的，每个延迟元件等于粗延迟元件的1/8，在标称模式下是1.5625毫微秒/8＝195微微秒，在最好情况下是97.6微微秒，或在最坏情况下是390微微秒。设计延迟元件使其在全部温度和电压操作范围内具有与粗延迟元件的固定比率(1/8)，因为它们之间的任何失配都将表现为输出时钟的抖动。现实中，在最坏情况下两个延迟元件之间存在着～25微微秒的失配，这在输出中产生一个最大为200微微秒的抖动。细抽头延迟线接收粗抽头延迟线的输出脉冲。利用最低有效位选择细延迟线的一个抽头；在E1和T1时钟情况下，使用3个最低有效位。
在STS3/OC3中，细抽头延迟线接收粗抽头延迟线接收[12：7]位的抽头地址的[6：4]位。细抽头延迟线的分辨率是由一个延迟元件确定的。
两级抽头延迟线产生与一个带有一个等于195微微秒并且具有小误差(emn)的延迟元件的512单级抽头延迟线相同的分辨率。该误差可以从下面的公式计算： e mn = e mis [ Σ r = 0 m - n - 1 2 r b r + 1 ] 其中“m”是全部抽头地址位，“n”是粗抽头地址位，“br”是位地址，emis是粗元件与细元件之间的失配误差。
抽头延迟线的两个级足以满足E1和T1的ACCUNET规定，但是不能满足STS3/OC3的SMC规定，因此增加了第三级抽头延迟线。
在STS3/OC3时钟中，第三级抽头延迟线是由一串16个延迟元件构成的，每个元件等于细延迟元件的1/16加上一个固定延迟量。任意两个连续延迟元件之间的延迟差在标称模式下是195微微秒/16＝12.2微微秒。第三级抽头延迟线接收13位抽头地址的4个最低有效位。第三抽头延迟线接收来自把脉冲分支到一个已经从4位地址解码的预定抽头的细抽头延迟线的输出脉冲。测量粗元件与细元件之间的延迟失配，并且通过抽头延迟线控制电路装载到第三抽头延迟线。在最坏情况下，三级抽头延迟线的总粒度等于24微微秒，这对于SMC规定已经足够了。
锁相环具有四种操作模式，即，正常和人工模式，保持模式，空转模式，和自动模式。
在人工模式操作中，利用一个2-1多路复用器完成输入参考选择，并且以RSEL脚提供选择控制。如表2中所示，对于人工模式操作，RSEL＝0，选择PRI作为主参考输入，而RSEL＝1，选择SEC作为主参考输入。
表2
 模式    RSEL          选择的参考输入
 人工     0              PRI
 人工     1              SEC
 自动     0           状态机控制
 自动     1 状态机控制但是把SEC作为主参考输入处理，并且把PRI作为次参考输入处理
有四种可能的输入频率可以选择为主参考时钟。它们是8kHz，1.544MHz，2.048MHz，和19.44MHz。如表3中所示，频率选择是由FSEL1和FSEL2的逻辑电平控制的。选择输入频率的这种变化，以允许从T1，E1，帧脉冲参考源，或STS-3/OC-3参考产生所有必要的T1，E1和SMC。
表3
   FSEL1    RSEL2     输入参考频率
    0     0       19.44MHz
    0     1         8kHz
    1     0       1.544MHz
    1     1       2.048MHz
在正常自动模式操作中，REFSEL输入(图2)被设定为0，以使状态机能够根据LOSS1和LOSS2输入的状态选择参考输入。如果丢失PRI参考信号(LOSS1＝高，LOSS2＝低)，那么PLL立即进入保持模式，并在那里停留一段由连接到保护时间输入(Gti，Gto)的RC时间常数控制的预定时间。
在超过保护时间之后，如果主参考继续在丢失，那么参考将被切换到SEC。在主参考信号的非常短的中断期间，由连接到Gti输入的RC电路确定的时间常数提供了PRI与SEC之间自动转换上的滞后。可以利用一个RC网络的阶跃响应预测保护时间tgi。 RC电路上的电容器电压是以指数曲线描述的。当电容器电压达到Gti的正向阈值时，产生一个逻辑高电平。这致使状态机从PRI的保持状态移动到使用SEC作为输入参考的状态。
状态机继续监视LOSS1输入，并且一旦主参考成为如LOSS1输入指示的功能，把参考切换回到PRI。有关LOSS1或LOSS2输入的逻辑高电平指示没有外部参考可用。在这些环境下，锁相环将被切换到保持状态(在帧滑动的规定速率内)，直到有一个全功能参考输入可用。
锁相环的保持选择给用户提供了在丢失输入参考信号时保持输出信号完整性的能力。保持性能规定为8kHz参考输入的滑动速率(即，60秒中的滑动量)。对于T1和E1输出，滑动速率被作为输入参考频率的函数来测量。在表4中列出了在60秒的观察周期中测量的结果。
表4
参考输入频率    帧脉冲滑动的％
8kHz                8％
1.544MHz            58％
2.048MHz            58％
19.44MHz            58％
如前面指出的，锁相环使用自身产生的频率来进行有关参考输入的数据的抽样。这样做的原因是，这取得了同步抽样，给出了固有抖动的最好的性能。如果使用了20MHz时钟，那么精确度将降低，特别是在低频漂移方面。
电路实际上异步于外部世界，在其内部也是异步的。用一个D-触发器抽样所有在电路接口的主方框以异步方式发生的点，以掩盖之。
它检测输入信号的边缘，并决定两个计数器是递增计数还是递减计数，并且在内计数器的情况下，决定何时复位。这个问题取决于两个元件的关系。
E1分频器采用产生的16MHz时钟，并把它分割成正确的频率，包括FP2和FP8脉冲。复位是仅有的异步细节。由于电路的其它部分也被复位，所以这不会产生问题。
T1分频器采用CLK12时钟(来自抽头延迟)，并把它分割成正确频率。但是，存在一个有关E1，T1与FP8脉冲之间的相位关系的形式问题。T1电路在FP8脉冲附近被复位，以保证正确的相位关系。但是，这绝不意味着只要一次复位T1相位，它就应当在复位发生的地方总是处于正确的相位位置；因而复位是在正确的时刻，并且对于T1分频器应必须无需复位而进入相同的位置没有任何差异。
因而上述锁相环提供了一种便宜的恢复时钟信号的方法；例如，在E1，T1或STS3/OC-3环境下，满足了ACCUNET和SONET最小时钟规定。这种锁相环特别适合于大规模地集成到单芯片中。
尽管在这里是参考优选实施例对本发明进行说明的，但是不能把本说明解释为对本发明的限制。熟悉本领域的人员在参考了本发明的说明后，应当知道对披露的实施例的各种改进。因此，附属 中将包括所有落入本发明范围内的任何这种改进或实施例。

Claims (14)

1.一种用于从遭受抖动的至少一个输入信号恢复稳定的时钟信号的数字式锁相环，包括：
接收所述至少一个输入信号的数字式输入电路；
用于以希望的频率产生一个输出信号和一个代表所述输出信号中的时间误差的控制信号的数控振荡器；
用于向所述数控振荡器提供时钟信号的稳定的本机振荡器；
多个抽头延迟线装置，所述抽头延迟线装置包括多个延迟装置，所述多个抽头延迟线装置的延迟总和小于所述数控振荡器的一个时钟周期；所述多个抽头延迟线装置包括一个用于接收所述数控振荡器的输出信号的粗抽头延迟线；和一个用于接收所述粗抽头延迟线的输出信号的细抽头延迟线，所述细抽头延迟线包括多个与所述粗抽头延迟线之一成正比的延迟装置；
用于接收来自所述输入电路的所述至少一个输入信号和来自所述多个抽头延迟线装置的所述输出信号，以产生控制所述数控振荡器的数字输入信号的数字式相位比较器；和
其中所述数控振荡器是一种当达到溢出条件时产生所述输出信号，在刚一达到所述溢出条件，余项就产生所述控制信号的加法类型比率乘法器。
2.根据权利要求1所述的数字式锁相环，其中每个所述抽头延迟线装置包括一对抽头延迟线，以允许以两倍于数控振荡器的输出频率的输出频率产生一种频率。
3.根据权利要求1所述的数字式锁相环，其中所述振荡器是根据一种混合编码方案编码的。
4.根据权利要求1所述的数字式锁相环，其中数字式输入是二进制编码的。
5.根据权利要求1所述的数字式锁相环，其中所述输入数字电路和所述相位比较器被从所述锁相环再生的信号同步。
6.一种用于从遭受抖动的至少一个输入信号恢复稳定的时钟信号的数字式锁相环，包括：
接收所述至少一个输入信号的数字式输入电路；
用于以希望的频率产生一个输出信号和一个代表所述输出信号中时间误差的控制信号的数控振荡器；
用于向所述数控振荡器提供时钟信号的稳定的本机振荡器；
多个抽头延迟线，每个所述抽头延迟线包括多个延迟装置，所述多个抽头延迟线的延迟总和小于所述数控振荡器的一个时钟周期，所述多个抽头延迟线包括一个用于接收所述数控振荡器的输出信号的第一粗抽头延迟线，和一个用于接收所述第一粗抽头延迟线的输出信号的第二细抽头延迟线，所述第二细抽头延迟线包括多个与所述第一粗抽头延迟线之一成正比的延迟装置；
用于接收来自所述输入电路的所述至少一个输入信号和来自所述多个抽头延迟线的所述输出信号，以产生控制所述数控振荡器的数字输入信号的数字式相位比较器；和
其中所述数字式输入电路具有：两个用于分别接收第一和第二输入信号的输入端，所述输入信号中的任意一个可以用作所述数控振荡器的参考信号，用于连续地监视所述第一和第二输入信号之间的相移的装置，和用于在从一个输入信号转换到另一个时，从所述另一个输入信号产生一个虚拟参考信号，其相位实际上移动了等于所述第一和第二输入信号之间的所述相移的量，以便使输入信号之间转换的相位阶跃最小的装置。
7.根据权利要求6所述的数字式锁相环，进一步包括一个用于连续地监视和控制锁相环的状态的状态机。
8.根据权利要求6所述的数字式锁相环，其中所述数控振荡器以与数控振荡器的输出频率成比例的频率产生信号。
9.根据权利要求6所述的锁相环，进一步包括一个具有多个粗延迟线和一个延时倒相器的环形振荡器。
10.一种从至少两个遭受抖动的输入信号恢复稳定的时钟信号的方法，包括步骤：
用一个稳定振荡器产生本机时钟信号；
用所述本机时钟信号给一个数控振荡器同步；
将所述数控振荡器的第一输出馈入到第一抽头延迟线；
将所述第一抽头延迟线的输出馈入到第二抽头延迟线；其中所述第二抽头延迟线与所述第一抽头延迟线有比例关系；
用代表所述第一输出中的定时误差的所述数控振荡器的第二输出控制所述第一和第二抽头延迟线，以产生具有比所述稳定振荡器的一个时钟周期更大精度的时钟信号；
用一个将其自身的输出与所述至少一个输入信号比较的数字式相位比较器控制所述数控振荡器；和
其中产生一个与所述至少两个输入信号有恒定的相位关系的虚拟参考信号，从而使在所述输入信号之间转换时发生的任何相位阶跃最小。
11.根据权利要求10所述的方法，其中被一个由所述锁相环恢复的时钟信号同步的电路抽样所述输入信号。
12.一种多个抽头延迟线，每个都是由多个延迟装置构成，所述多个抽头延迟线包括：
用于接收输入信号的第一抽头延迟线；和
用于接收所述第一抽头延迟线的输出信号的第二抽头延迟线，所述第二抽头延迟线包括多个与所述第一抽头延迟线的一个延迟装置成正比的延迟装置。
13.根据权利要求12所述的多个抽头延迟线，进一步包括第三抽头延迟线，所述第三抽头延迟线包括多个与所述第二抽头延迟线的一个延迟装置成正比的延迟装置。
14.一种在数字式锁相环中使用的多级抽头延迟线，每级具有多个延迟装置，所述多级抽头延迟线包括分层延迟线的多个级，在第一级之后的每一级具有多个与前面一级中的一个延迟装置成正比的延迟装置。
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AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned