CN1337046A - 线性采样开关 - Google Patents

Abstract

将线性开关组合到有源采样保持开关中。有源采样保持电路对称,并配置成受理对称输入。2个线性开关将平衡输入的正输入信号耦合到2个不同的取样电容。采样电容充电后,另一组开关配置该采样电容,使一个采样电容处于运算放大器的反馈环,另一个电容则从运算放大器的输入接地。该配置中,电路具有2倍增益,从而运算放大器的输出为采样电容所采样电压的2倍。

Description

线性采样开关

背景技术

I.发明领域

本发明涉及模拟/射频电路设计，特别涉及一种模拟/RF开关。

II.相关技术的说明

简单的开关电容器采样保持电路可用于在模拟连续时间域与采样数据域之间进行转换。图1的原理示意图示出一简单的开关电容器采样保持电路。输入信号(V_in)一般是射频(RF)或中频(IF)信号，携带频段有限的调制信号，被加到以周期性钟频断开与闭合的开关20。电容器22接在开关20的输出端与公共地之间，在其两端产生输出电压。电容器22通常是一种线性聚合物一聚合物(poly-poly)或金属-金属电容器。输出信号(V_o)是一采样的数据信号。开关20被断开与闭合的采样频率，必须高于输入信号调制带宽的二倍，以满足Nyquist理论，因而对窄带信号而言，采样速率只要是调制带宽的二倍。就可以低于载频。应用低于输入信号的载频的采样频率称为亚采样，可用于将输入信号下变频至更低的频率。

输出信号频谱包含输入信号以采样频率的倍数为中心的复制品，如可将输出信号(f_out)的谱内容表示成公式。

f_out＝nf_clk±f_m             (1)式中f_clk等于采样频率，f_in等于输入信号频率，n等于0，1，2，3……。输出信号经滤波可减小不希望频率的功率电平。例如，如果输入信号以240MHz载波为中心，而且采样电路以60MHz进行时钟控制，则调制的输入信号的复制品就出现于基带、60MHz、120Mhz、180MHz以及若干更高的频率。高于基带频率的复制品可被滤掉，只保留基带复制品。

开关20的接通电阻不理想，因而即使在开关20闭合时，开关24仍有欧姆电阻。图2示意表示开关20闭合时的等效电路。电阻器26代表开关20的接通电阻。由于闭合开关的电阻特征，根据下面的公式2，输出信号与输入信号相关。 $v_o=\frac{v_{\mathrm{in}}}{1+\mathrm{sRC}}---\left(2\right)$ 式中V_in是输入信号的电压电平，V_out是输出信号的电压电平，C是电容器的电容值，R是闭合开关的接通电阻。从公式2可以看出，开关型电容器采样电路显然起着低通滤波器的作用。

实际上，开关20的电阻值不恒定，而是与输入信号的电压电平有函数系数。图3的x/y曲线表示一示例单nMOSFET开关的电阻值是输入信号电压电平的函数。图3中，水平轴代表输入信号电压电平(伏)，垂直轴以欧姆的对数标度代表开关的欧姆电阻(Ω)。如图3所示，FET的接通电阻与加在FET上的输入信号电压电平有着强烈的函数关系。

分析图3的曲线，公式3更精密地反映了开关20接通电阻的作用。 $v_o=\frac{v_{\mathrm{in}}}{1+\mathrm{sR}\left(v_{\mathrm{in}}\right)C}---\left(3\right)$ 式中R(V_in)等于闭合开关的电压电平相依的接通电阻。由公式3发现，该开关不仅起着低通滤波器的作用，而且该低通滤波器的响应还是输入信号电压电平的函数。因此，该开关呈非线性，并对输出信号产生极高程度的畸变。

图4示意示出平行的nMOSFET与pMOSFET(金属氧化物半导体场效应晶体管)开关24。只要输入信号的电压范围保持在对其偏置的电源电压内，该并联开关24就使信号导通。并联开关24呈现的接通电阻几乎很少随输入信号电平变化，因而可提供更线性的响应。

图5的x/y曲线表示原有技术的并联开关的电阻值与输入信号电压电平的函数关系，图中水平轴代表输入信号电压电平(伏)，垂直轴代表并联开关的欧姆电阻(Ω)。注意，在1.0～1.4伏内，开关电阻变化约为2.5倍(即R(v_in＝1)*2.55＝R(v_in＝1.4))，接通电阻随输入电压如此高程度的变化，会造成采样过程明显的畸变。

原有技术并联开关的接通电阻的频响特性还依赖于输入电压电平。图6的x/y曲线示出了原有技术并联开关的频响特性，实曲线28代表输入电压电平为1.4伏该并联开关的频响应特性，虚曲线30代表输入电压电平为1.0伏时的频响特性。图7的x/y曲线示出原有技术并联开关的相位响应特性，实曲线32代表输入电压电平为1.4伏时该并联开关的相位响应，虚曲线34代表输入电压电平为1.0伏时的相位响应，高频特性的发散是输入信号的函数，对开关性能增添了附加的非线性，且容易使输出信号产生更大的畸变。

当用具有如此非线性特性的开关对高频RF信号作亚采样时，得到的样本有畸变，因而无法精确地反映该RF信号实际的特性。若畸变的样本在接收机内进一步处理，该畸变就产生误差。该误差可以如此地明显，以致无法在高频时应用该开关，而且必须应用更昂贵、更大型和耗电的下变频方法。

因此，本行业要求开发一种具有更线性的响应特性的开关。

发明内容

一种线性开关由p沟道和n沟道场效应晶体管(FET)构成，p沟道FET的源节点耦合至n沟道FET的漏节点而形成该开关的一端，p沟道FET的漏节点耦合至n沟道FET的源节点以形成开关的另一端。n沟道FET具有n沟道宽度，p沟道FET具有p沟道宽度；为提高得出的开关的接通电阻随施加至一个端的输入电压和另一端产生的输出电压而变化的线性度，p沟道宽度要大于n沟道宽度。

在一实施例中，采样电容器耦合至开关的输出端，开关的输入端接至带限调制信号。互补时钟信号耦合至p沟道与n沟道两个FET的栅节点，该信号的工作频率低于带限调制信号的中心频率。输出端产生亚采样型带限调制信号。

在另一实施例中，将线性开关配入有源采样保持开关，该有源采样保持电路呈对称，配置成接受平衡输入。两只线性开关将平衡输入的正输入信号耦合至两个不同的采样电容器。待采样电容器充电后，另一组开关对采样电容器配置，使一只采样电容器处于某运放的反馈中，而另一只采样电容器从该运放的输入端接至地。这种配置，运放的增益为2，输出是采样电容器采样电压的二倍。

在再一实施例中，将线性开关配入双采样开关，该双采样开关呈对称，配置成接受平衡输入。两只线性开关轮流将第一与第二采样电容器适时地耦合至平衡输入的正输入信号。当第一采样电容器耦合至该输入时，将第二采样电容器接入运放的反馈；同样地，当第二采样电容器耦合至输入时，将第一采样电容器接入该运放的反馈，从而作2倍频采样。

附图概述

通过以下接点合附图所作的详细描述，本发明的特征、目的和优点就更清楚了。

图1是简型开关电容器采样保持电路的原理图。

图2是图1开关电路的开关闭合时的示意等效电路。

图3是x/y曲线图，表示原有技术单一nMOSFET开关的电阻值与输入信号电压电平的函数关系。

图4是并联nMOSFET与pMOSFET开关的示意图。

图5是x/y曲线图，表示原有技术并联开关的电阻值与输入信号电压电平的函数关系。

图6是x/y曲线图，表示原有技术并联开关的频响特性。

图7是x/y曲线图，表示原有技术并联开关的相位特性。

图8是开关电容器采样保持电路的示意图，该电路包括按本发明配置的线性电阻并联开关。

图9是x/y曲线图，表示按本发明配置的示例并联开关的电阻值与输入信号电压电平的函数关系。

图10是x/y曲线图，表示按本发明配置的一示例并联开关的频响特性。

图11是x/y曲线图，表示按本发明配置的一示例并联开关的相位特性。

图12是采样保持电路一示例实施例的示意图，该电路包括按本发明配置的并联开关。

图13是表示操纵图12电路的时钟的时间关系的时序图。

图14是双采样、单位增益开关电容器电路示例实施例的示意图，该电路包括按本发明配置的并联开关。

图15是表示操纵图14电路的时钟的时间关系的时序图。

发明的详细描述

先参照图8，该图示意示出的开关电容器采样保持电路，包括本发明的线性电阻，即并联开关。n沟道FET40和p沟道FET42并联形成开关，p沟道FET42的源节点耦合至n沟道FET40的漏节点形成开关的一端，p沟道FET42的漏节点耦合至n沟道FET40的源节点形成开关的另一端。一般而言，该开关是双向开关，任一端均可用作输入端或输出端。电容器44在开关闭合时用来采样输入电压电平，在开关断开时用来保持输入信号。两FET40和42均耦合至断开与闭合该开关的互补时钟信号。开关的电导可用两FET40和42的接通电导按下式4表示。

g_on＝g_n＋g_p                         (4)式中g_on等于开关的接通电导，g_n等于n沟道FET40的接通电导，g_p等于p沟道FET42的接通电导。对MOSFET的接通电导代入已知的公式，可从公式4导出公式5。 $g_{\mathrm{on}}={\mathrm{\μ}}_n{c}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_n(V_{\mathrm{DD}}-v_{\mathrm{in}}-V_{\mathrm{tn}})+{\mathrm{\μ}}_p{c}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_p(v_{\mathrm{in}}-v_{\mathrm{tp}})---\left(5\right)$

式中(W/L)_n是n沟道MOSFET的宽/长比，(W/L)_p是p沟道MOSFET的宽/长比，V_DD是加到n沟道FET40的漏极电压，v_in是输入信号电压电平，V_tn是n沟道FET40的阈值电压，V_tp是p沟道FET42的阈值电压，c_ox为与技术相关的氧化物电容，μ_n为n沟道FET的迁移率，而μ_p为p沟道FET的迁移率。由公式5可知，并联开关的接通电导是输入电压的函数，并联开关的接通电导既是输入电压电平的线性函数，又是输入电压电平的非线性函数。

并联开关的接通电导非线性变化的原因在于阈值电压依赖于输入电压电平，由公式6给出。 $V_t=V_{\mathrm{to}}+\mathrm{\γ}(\sqrt{2\left|{\mathrm{\φ}}_F\right|+v_{\mathrm{SB}}}-\sqrt{2{\mathrm{\φ}}_F})---\left(6\right)$ 式中V_to是零反向偏置阈值，γ是体系数，-φ_F-是表面反向电位绝对值，v_SB是源/基体电位(即n沟道FET为(V_SS-V_in)，p沟道FET为(V_DD-V_in))，有时称为反向栅压。若假设某一时刻的接通电导只是输入电压电平的线性函数，就可对公式5的输入电压电平取导数。令该导数为0，可得到公式7所示的接点果。 ${\mathrm{\μ}}_n{\left(\frac{W}{L}\right)}_n={\mathrm{\μ}}_p{\left(\frac{W}{L}\right)}_p---\left(7\right)$ 对于公式9中限定所示的两FET都接通的区域，把公式7所示的接点果代入公式5，可得到下面公式8所示的接点果。 $g_{\mathrm{on}}|\mathrm{cons}\tan t=2{\mathrm{\μ}}_n{\left(\frac{W}{L}\right)}_n\[V_{\mathrm{DD}}-(V_{\mathrm{tn}}+V_{\mathrm{tp}})\]---\left(8\right)$ 对于

V_tp＜V_in＜V_DD-V_in    (9)注意，当p沟道迁移率与p沟道FET的宽/长比的乘积等于n沟道迁移率与n沟道FET的宽/长比的乘积时，就消除了对输入电压电平的线性相依关系。因此，这一条件是设计并联开关的一个良好基点。

一般对硅而言，n沟道电子迁移率等于1300cm²/vs，而p沟道空穴迁移率等于500cm²/vs。然而，迁移率是衬底掺杂的函数，因而根据在其上形成FET的衬底技术而变化。在原有技术的并联开关中，将n沟道与p沟道的宽/长比设置成相互一样，导致图5所示的一条接通电阻曲线。但由公式7可看出，同时根据电子与空穴迁移率之间明显的差异，将宽/长比设置得一样并不是最佳的出发点。实际上对硅而言，假定MOSFET的长度对实现最佳性能的技术保持为最小有效，则最好是将p沟道FET的宽度设计成是n沟道FET宽度的2倍、2.3倍、2.5倍、2.8倍、3倍或更宽。对锗而言，也有利于将p沟道FET的宽度设计成是n沟道FET宽度的2倍、2.3倍、2.5倍、2.8倍、3倍或更宽。

如上所述，并联开关的电导还非线性地依赖于输入电压电平，因而为了优化估算值，可按市售的DC模拟器(如Berkeley加州大学开发的SPICE)优化设计。

在一示例实施例中，用两个在公共衬底上以0.25微米硅工艺形成的FET构成该开关，n沟道FET的宽度设成12微米，而p沟道FET的宽度优化为44微米。

图9是x/y曲线，表示用1pF采样电容器时，本发明上述示例并联开关的电阻值与输入信号电压电平的函数关系。图9中，水平轴代表输入信号电压电平(伏)，垂直轴代表并联开关的欧姆电阻(Ω)。注意，在1.0～1.4伏内，开关电阻的变化约5％。在可使用的输入电压范围内(取决于构成该器件的物质可以受控的容限)，开关的线性度可以降至低于5％，如4％、2％、1％或甚至低于1％，但在另一些实施场合中，可能略高些，如6.7.8.9％或更高。图10的x/y曲线图表示本发明一示例并联开关的频响特性，实曲线代表该并联开关在1.4伏输入电压电平时的频响特性，虚曲线代表并联开关在1.0优输入电压电平的频响特性。注意，它们几乎一样。图11的x/y曲线图表示本发明一示例并联开关的相位特性，实曲线代表本发明该并联开关在1.4伏输入电压电平时的相位特性，虚曲线34代表该开关在1.0伏输入电压电平时的相位特性。注意，它们几乎一样。在图10和11两图中，在各绘制的电压电平处，发现电路的3dB点为590MHz。

采样保持电路的一个优点是能应用于传统前端组件的位置。传统的前端组件通常包括一系列放大器、混频器和采样器，高频信号由前端设备接收、放大和下变频至较低的频率并采样。通过应用亚采样，采样保持电路可以接收高频信号并产生采样的低频信号。若采样保持电路能高频操作，就可取代传统前端组件的大量功能。与传统的前端组件相比，采样保持电路的性能好，集成度更高，功耗低，成本也低。然而，若采样保持电路产生非线性效应，则系统的性能可能要劣于传统的前端组件了。因此，设计成以较高输入频率工作的亚采样采样保持电路是一种结合本发明的理想电路。

图12的示意图示出包括本发明并联开关的一示例实施例的采样保持电路。V_ip与V_in代表采样保持电路的平衡输入。在该较佳实施例中，开关50、52、54和56都是上述接点构的线性开关，虽然其它开关接点构也可使用。该电路的倒相与非倒相输出产生亚采样型的加给输入端的带限调制信号。与传导高频信号的开关的线性度相比，开关62、64、70、74、76和开关对72的线性度显得不很重要，这些开关可以是上述的线性开关或其它开关。电容器58、60、66和68可以是金属-金属或聚合物-聚合物(poly-poly)型电容器，或者是在电荷(Q)与电压(V)之间呈现线性关系的任何其它类型电容器。运放78对信号作缓冲，还对电路提供增益，图示电路的增益为2。

每只开关都按时钟信号开和关。若图12的电路用于对高频信号作亚采样，则时钟频率应高于输入信号上携带的带限调制频率的二倍以上。时钟频率可以低于在电路输入端载送带限调制信号的载频。图13的时序图表示用来操纵图12电路的时钟的时间关系。时钟φ₁为相1时钟，时钟φ_1e是相1时钟的初始相位，时钟φ_1d是相1时钟的延迟相位，时钟φ₂是不重叠的相2时钟。相1和相2时钟均不重叠，相1时钟的升降沿每次出现时，在相2时钟里不引起介入转变，反之亦然。时钟φ_2d是不重叠相2时钟的延迟相位，相2时钟也不与任何相1时钟重叠。时钟 φ_1d、 φ_2d与 φ₂都分别是时钟φ_1d、φ_2d与φ₂的反相。

再参照图12，可以看出，为保持采样值，开关50与52都耦合至正输入端V_ip，电容器58和60分别接至开关50和52的远端。同样地，为保持采样值，开关54和56都耦合至负输入端V_in，电容器66和68分别接至开关54和56的远端。开关62耦合至开关52与电容器60的接点和地之间，开关64耦合至开关54与电容器66的接点和地之间。

电容器58与60的远端耦合至运放78的负输入端，电容器66和68的远端耦合至运放78的正输入端。此外，开关70和开关对72并联在运放78的正负输入端之间。在一实施例中，开关70是nMOSFET开关，具有良好的迁移率和电导。在一实施例中，开关对72是一组nMOSFET开关，具有良好的迁移率和电导，还接地。开关74耦合在开关50与电容器58的接点和运放78的非反相输出端V_op之间，开关76耦合在开关56与电容器68的接点和运放78的反相输出端V_on之间。

相1时钟用来采样输入。相2时钟用于将电荷分别从电容器60和66传给电容器58和68，以增益2产生采样输出。当开关70、50、52、54和56及开关对72均闭合而其余的开关都断开时，电容器58、60、66和68就对输入电压电平采样。此后，当开关70、50、52、54和56及开关对72都断开而开关62、64、74和76都闭合时，电容器58和68对运放78形成反馈回路。电容器60和66接地，将电路的增益置为2。

开关70用相1时钟φ₁进行时钟控制，开关对72用相1时钟φ_1e的超前相位进行时钟控制。这时钟顺序确保电容器60和66远端的电位在开关70断开之前立刻置成地电位，以确定采样实例。开关50、52、54和56用相1时钟φ_1d和时钟 φ_1d的延迟相位进行时钟控制，并在采样实例后立刻断开，以将采样电容器58、60、64和68与输入端断开，让采样的电荷存贮在其上。这种时钟顺序减少了注入采样电容器58、60、66和68的与任何信号相关的电荷。

为了闭合围绕运放78的反馈回路，要用相2时钟φ₂和时钟 φ₂闭合开关74和76。过一会儿，开关64和62用相2时钟φ_2d和时钟 φ_2d的延迟相位进行时钟控制，以将采样电容器58、60、66、68的输入端接地。通过把采样电容器60和66的输入端接地，采样电容器60和66上的电荷就能移到已处于运放78反馈通路的采样电容器58和68。由于运放78的输入端处于地电位，运放78的输出端现在是采样电压电平的二倍，这样就完成了一次采样循环。

如果开关50、52、54和56按本发明构成而提供线性开关特性，则采样保持电路呈现高的线性度，这是因为电路的频率与电阻特性对于输入信号的电压电平相对独立。此外，与图8的简型并联开关相比，该电路的优点在于，提供的增益为2，输入与输出相隔离，且实质上具备电流驱动能力。

图14示意示出一示例实施例的双采样、单位增益的开关电容器电路，其中包括按本发明配置的并联开关。图14中，把本发明的并联开关示成单一开关，以免扰乱绘制。除了下面给出的信息以外，有关双采样电路的信息可见“160MHz四阶双采样SC带通∑-Δ模块”(IEEE Transactions on Circuits andSystems-II：Aualog  and  Digital  Signal  Processing，May 1998，Vol.45，No.5，pp.547-555，by Seyfi Bazarjani and W.Martin Snelgrove)，该文接点合在此作参照。

双采样单位增益开关电容器电路接受平衡输入，设计呈差分对称，电路的正负输入部分以同样方式工作，各开关都按时钟信号接通和关断。若用图14的电路对高频信号亚采样，钟频应大于输入信号载送的带限调制频率的二倍以上。钟频可以低于在电路输入端载送该带限调制信号的载频。图15的时序图表示用于操纵图14电路的时钟的时间关系。主系统时钟CK用于导出图15的另两个时钟，时钟CK的周期T按期望的采样频率f_s固定，时钟φ₁是相1时钟，未图示的时钟φ_1d是相1时钟的延迟相位，时钟φ₂是不重叠的相2时钟，未图示的时钟φ_2d是不重叠相2时钟的延迟相位。

平衡输入施加于正输入端V_ip与负输入端V_in，开关100和112都耦合至正输入端V_ip，电容器102和114分别接至开关100和112的远端，以便轮流保持采样的值。同样地，开关124和136都耦合至负输入端V_in，电容器126和138分别接至开关124和136的远端，以便轮流保持采样值。

开关110耦合在开关100与电容器102的接点和运放150的正输出端V_op之间，开关122耦合在开关112与电容器114的接点和运放150的正输出端V_op之间，开关134耦合在开关124与电容器126的接点和运放150的负输出端V_on之间，开关146耦合在开关136与电容器138的接点和运放150的负输出端V_on之间。

电容器102和114的远端分别通过开关104和116耦合至运放150的负输入端。电容器126和138的远端分别通过开关128和140耦合至运放150的正输入端，开关106和108从电容器102与开关104的接点串接至地，开关116和120从电容器114与开关116的接点串接至地，开关130和132从电容器124与开关128的接点串接至地，开关142和144从电容器138与开关140的接点串接至地。

在该实施例中，开关100、112、124和136均是按上述构成的线性开关，尽管可用其它开关接点构。开关100、112、124和136具有线性特性的优点在于，可在上述采样过程中避免使进入的高频信号畸变。其它开关可以是上述的线性开关，或可以具有其它电路接点构，如呈现出良好迁移率与电导的普通pMOSFET或nMOSFET开关。采样电容器102、114、126和138可以是金属一金属或聚合物-聚合物(poly-poly)型电容器，或是在电荷(Q)与电压(V)之间呈现线性关系的任何其它类型的电容器。

主时钟CK用于通过开关106、118、130和142启动样本采集。开关108与106串接，防止电容器102与开关104的接点在时钟CK的下降沿接地，当相1时钟为高电平而相2时钟为低电平时，会出现这种接点接地现象。同样地，开关120可防止电容器114与开关116的接点在时钟CK的下降沿接地，当相2时钟为高电平而相1时钟为低电平时，会出现接点接地。开关132的作用与开关108相同，开关144的作用与开关120一样。

应用时钟CK，可确保诸采样实例相互在时间上均匀地间隔开，与用来对输入作采样的电容器无关。若时钟CK的频率被固定下来，则时钟CK诸下降沿之间的时间就一样了，如时钟CK的工作频率为f_s，就在图15上把周期标为T_s。上面参照过的论文未揭示过使用均匀时钟CK或相应的开关106、116、142或130，所以必须依赖于相1和相2时钟的下降沿，无法保证相互在时间上被均匀地隔开，增添了采样过程的畸变。

开关100和112分别用相2时钟φ_2d的延迟相位和相1时钟φ_1d的延迟相位进行时钟控制，将正输入端轮流接至两采样电容器102和114之一。当开关112把电容器114接至输入端时，开关104和110闭合而将电容器102接入运放150的反馈，同时开关106和108断开。当开关100将电容器102接至输入端时，开关116和122闭合而将电容器114接入运放150的反馈。在电路的负输入部分，执行相应的操作。这样，在运放输出端就以时钟CK的频率f_s而不是相1与相2时钟更低的频率产生样本。同时，运放闭环接点构中不使用时钟CK。因此，只要求运放150在相1与相2时钟为高电平的较长时间周期T_h内而不是在时钟CK为高电平的较短时间周期内安排运放150，从而降低了电路对运放性能特性的要求。

以同频率操作时，图14电路的功耗约是图12电路的一半，或者说，若耗用差不多的电流，则图14电路的工作频率是图12电路的二倍。取得这些功效的原因是运放几乎恒定地产生输出，相比之下，图12的运放要闲置一半时间。该电路能用于多种场合，如采样保持电路或模/数转换器。

本领域的技术人员通过参阅上述揭示内容，很容易明白好多替代实施例都包括在本发明范围内，这些技术可应用于互补金属氧化物半导体(CMOS)和接点型场效应技术(JFET)半导体器件，这些同样的原理也适用于砷化镓(GAs)。而且，若希望有单位增益，可以取掉图12中的电容器60与66。

本发明能以其它特定形式实施而不背离其精神或基本特征。描述的实施例在各方面都被认为仅是示例性的，并不限制本发明的范围，因而本发明范围由所附权项而不是上述描述来指明。在权项等效物意义与范围内的所有变化都包括在其范围内。

Claims (4)

1.一种亚采样的采样保持电路，其特征在于，该电路包含：

配置成耦合到频带有限已调信号的均衡输入；

第1和第2线性开关，各开关具有耦合到所述均衡输入的正输入的第1端，并且配置成由相1时钟的延迟相位进行时钟控制；

耦合到所述第1线性开关的远端的第1保持电容；

耦合到所述第2线性开关的远端的第2保持电容；

第3开关，耦合在所述第2线性开关和所述第2保持电容的接点与公共接地点之间，并且配置成由非重叠相2时钟的延迟相位进行时钟控制；

第4开关，具有耦合到所述第1线性开关和所述第1保持电容的接点的第1端，并且配置成由所述非重叠相2时钟进行时钟控制；

第5和第6线性开关，各具有耦合到所述均衡输入的负输入的第1端，并且配置成由所述相1时钟的延迟相位进行时钟控制；

耦合到所述第5线性开关的远端的第3保持电容；

耦合到所述第6线性开关的远端的第4保持电容；

第7开关，耦合在所述第6线性开关和所述第4保持电容的接点与所述公共接地点之间，所述第7开关配置成由所述非重叠相2时钟的所述延迟相位进行时钟控制；

第8开关，具有耦合到所述第5线性开关和所述第3保持电容的接点的第1端，并且配置成由所述非重叠相2时钟进行时钟控制；

运算放大器，具有耦合到所述第1和第2电容的远端的负输入、耦合到所述第3和第4电容的远端的正输入，还具有耦合到所述第4开关的远端的正输出，以及耦合到所述第8开关的远端的反相输出；

第9开关，连接在所述运算放大器的所述正、负输入之间，并且配置成由所述相1时钟进行时钟控制；

第10开关对，连接在所述运算放大器的所述正和负输入与所述公共接地点之间，并且配置成由所述相1时钟的超前相位进行时钟控制；

其中，将所述相1时钟和所述非重叠相2时钟配置成工作在比所述频带有限已调信号的中心频率低的频率，所述运算放大器的所述反相和非反相输出产生亚采样形式的所述频带有限已调信号。

2.如权利要求1所述的电路，其特征在于，所述第1、第2、第5和第6线性开关包含

具有n沟道宽度的n沟道FET，以及

具有p沟道宽度的p沟道FET；

所述p沟道FET的源节点耦合到所述n沟道FET的漏节点，并且所述p沟道FET的漏节点耦合到所述n沟道FET的源节点；

所述p沟道宽度大于所述n沟道宽度，以便提高所述开关的线性。

3.一种对称双采样电路，其特征在于，其具有的正输入部分包含：

第1和第2线性开关，各具有耦合到均衡输入的正输入的第1端，并且配置成分别由相1时钟的延迟相位和相2时钟的延迟相位进行时钟控制；

耦合到所述第1线性开关的远端的第1保持电容；

耦合到所述第2线性开关的远端的第2保持电容；

第3开关，耦合在所述第1线性开关和所述第1保持电容的接点与运算放大器的正输出之间，并且配置成由所述相2时钟进行时钟控制；

第4开关，耦合在所述第2线性开关和所述第2保持电容的接点与运算放大器的所述正输出之间，并且配置成由所述相1时钟进行时钟控制；

第5和第6开关，相互串联接地，并且耦合到所述第1采样电容的所述远端，所述第5开关配置成由主时钟进行时钟控制，所述第6开关配置成由所述相1时钟进行时钟控制，所述主时钟以所述相1和相2的2频率的2倍频率进行工作；

第7和第8开关，相互串联接地，并且耦合到所述第2采样电容的所述远端，所述第7开关配置成由所述主时钟进行时钟控制，所述第8开关配置成由所述相2时钟进行时钟控制；

第9开关，耦合在所述第1采样电容的所述远端与所述运算放大器的负输入之间，并且配置成由所述相2时钟的所述延迟相位进行时钟控制；

第10开关，耦合在所述第2采样电容的所述远端与所述运算放大器的所述负输入之间，并且配置成由所述相1时钟的所述延迟相位进行时钟控制；

其中，所述相1和相2时钟不重叠，并且从所述主时钟导出。

4.如权利要求3所述的电路，其特征在于，所述第1和第2线性开关包含：

具有n沟道宽度的n沟道FET，以及

具有p沟道宽度的p沟道FET；

所述p沟道FET的源节点耦合到所述n沟道FET的漏节点，并且所述p沟道FET的漏节点耦合到所述n沟道FET的源节点；

所述p沟道宽度大于所述n沟道宽度，以便提高所述开关的线性。

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