CN1345091A - 利用隧道磁阻效应的半导体存储器及其制造方法 - Google Patents

利用隧道磁阻效应的半导体存储器及其制造方法 Download PDF

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Abstract

本发明的一个实施例,具备:根据电阻值的变化存储第1状态或第2状态的多个第1存储器件,上述第1存储器件分别具有一方端部和另一方端部,上述第1存储器件互相并列配置;分别连接到多个上述第1存储器件的上述一方端部的第1布线;与上述第1布线平行,分别连接到多个上述第1存储器件的上述另一方端部的第2布线;以及根据从上述第1布线或上述第2布线的一方,通过上述第1存储器件向上述第1布线或上述第2布线的另一方流过的电流,读出存储于上述第1存储器件的上述第1或第2状态。

Description

利用隧道磁阻效应的半导体存储器及其制造方法
发明领域
本发明涉及一种半导体存储器及其制造方法，特别是，涉及利用隧道磁阻效应(TMR：Tunneling Magneto Resistive)，利用进行“1”、“0”信息存储的构造作为存储单元的磁储存器(MRAM：MagneticRandom Access Memory，磁随机存取存储器)及其制造方法。
技术背景
近年来，已经提出作为信息存储器件使用隧道磁阻效应器件(Tunneling Magneto Resistive：以下，称为TMR)的MRAM(Magnetic Random Access Memory)。
TMR器件是一种由2片磁性体膜挟持薄隧道绝缘膜的构造。而且，TMR器件可能建立，2片磁性体膜的自旋方向划线变成平行时，和自旋方向变成互相反平行时的2个状态。
自旋方向变成互相平行时，流过隧道绝缘膜的隧道电阻成为最低，该状态下可以存储“1”。另一方面，自旋方向变成互相反平行时流过隧道绝缘膜的隧道电阻最高，在该状态下可以存储“0”。
其次，简单说明TMR器件的工作原理。向TMR器件写入“1”、“0”信息时，选择一对字线和数据线，电流流到该选定的字线和数据线的两者，在字线和数据线分别发生电流磁场。因此，位于字线与数据线交点部的选择单元的TMR器件受到电流磁场，超过该TMR器件的自旋反转阈值，写入“1”、“0”信息。另一方面，读出写入TMR器件的“1”、“0”信息时，电流流入TMR器件，通过读出不同TMR器件间的隧道绝缘膜的电阻差别，进行“1”、“0”信息的判断。
可是，利用上述现有的TMR器件的MRAM存储单元中，有以下示出的问题。TMR器件介以隧道绝缘膜变成电流流动的构造，因而不同的TMR器件间的电阻值变化，对隧道绝缘膜的厚度增加有按对数增加的关系。现在报道的TMR器件的隧道绝缘膜约为几～几十埃，不同的TMR器件间的电阻，随着该隧道绝缘膜的膜厚偏差就更加速形成偏差。
因此，假如根据与DRAM中所用的基准电阻值比较，将读出信息的差动读出放大方式用于MRAM，则由TMR的磁阻变化率(MagnetoResistive：以下称为MR比)决定的电阻变化量ΔR应该比基准电阻的偏差或TMR器件间的偏差更大。可是，现在报告值的MR比最大也只是约50％，因此电阻变化量ΔR不够大。
因此，以往，为了克服上述问题，例如采用以下的这种方式。
图34表示现有技术的半导体存储器的剖面图。图35表示现有的半导体存储器的等效电路。
如图34所示，存储单元内的多个TMR器件71分别与一对开关晶体管72连接，形成一个单元73。读出信息时，仅使选择单元的开关晶体管72成为ON，从数据线74、75向地流过电流。可是，在该构造中，假如使TMR器件71与基准单元的电阻值进行比较的方式，除TMR器件71的隧道电阻偏差外，还增加开关晶体管72的沟道电阻偏差。因此，不可能确保足够的MR比，因此难以采用差动读出放大方式。
因此，在现有例中，如图35所示，提出用一对由TMR器件71和开关晶体管72构成的单元73，将一对该单元73作成一个存储单元76的构造。而且，2个TMR器件71中，实现时常写入“1”、“0”相反信息的这种电路构成。因此，可使MR比的电阻变化量ΔR到达2倍，一边确保判断“1”、“0”信息的边限，一边实现MRAM存储单元的读写动作。
所以，采用由2个单元73构成一个存储单元76的办法，在1位的存储单元76中，就包括由2个TMR器件71+2个开关晶体管72合计4个器件的单元，因而成为单元高密度化的弊端。并且，虽然可以说判断“1”、“0”信息的边限成了2倍，但是难说可以确保足够的读出边限。
发明内容
本发明第1方面半导体存储器具备：根据电阻值的变化，存储第1状态或第2状态的多个第1存储器件，多个上述第1存储器件分别具有一方端部和另一方端部，多个上述第1存储器件互相并列配置；分别与多个上述第1存储器件的上述一方端部连接的第1布线；与上述第1布线平行，分别与多个上述第1存储器件的上述另一方端部连接的第2布线；以及根据从上述第1布线或上述第2布线的一方，通过上述第1存储器件向上述第1布线或上述第2布线的另一方流动电流，读出存储于上述第1存储器件的上述第1或第2状态。
附图说明
图1表示本发明第1实施例的半导体存储器的等效电路图。
图2表示本发明第1实施例的半导体存储器的存储单元阵列图。
图3表示本发明第1实施例的半导体存储器的写入动作图。
图4表示本发明第1实施例的半导体存储器的读出动作图。
图5表示本发明第1实施例的半导体存储器的剖面图。
图6表示本发明第1实施例的半导体存储器的制造步骤剖面图。
图7是继续图6，表示本发明第1实施例的半导体存储器的制造步骤剖面图。
图8是继续图7，表示本发明第1实施例的半导体存储器的制造步骤剖面图。
图9是继续图8，表示本发明第1实施例的半导体存储器的制造步骤剖面图。
图10是继续图9，表示本发明第1实施例的半导体存储器的制造步骤剖面图。
图11是继续图10，表示本发明第1实施例的半导体存储器的制造步骤剖面图。
图12表示本发明的第1至第3实施例中使用的掩模图形俯视图。
图13表示本发明半导体存储器中的TMR器件构造剖面图。
图14表示并列单元数与电流变化量的关系图。
图15表示本发明第2实施例的半导体存储器的剖面图。
图16表示本发明第2实施例的半导体存储器的制造步骤剖面图。
图17是继续图16，表示本发明第2实施例的半导体存储器的制造步骤剖面图。
图18是继续图17，表示本发明第2实施例的半导体存储器的制造步骤剖面图。
图19是继续图18，表示本发明第2实施例的半导体存储器的制造步骤剖面图。
图20是继续图19，表示本发明第2实施例的半导体存储器的制造步骤剖面图。
图21是继续图20，表示本发明第2实施例的半导体存储器的制造步骤剖面图。
图22表示本发明第3实施例的半导体存储器的剖面图。
图23表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图24是继续图23，表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图25是继续图24，表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图26是继续图25，表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图27是继续图26，表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图28是继续图27，表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图29是继续图28，表示本发明第3实施例的半导体存储器的制造步骤剖面图。
图30A表示本发明第4实施例的半导体存储器的剖面图。
图30B表示本发明第4实施例的多重构造半导体存储器的剖面图。
图31表示本发明第5实施例的半导体存储器的剖面图。
图32表示本发明第6实施例的半导体存储器的剖面图。
图33表示本发明第7实施例的半导体存储器的剖面图。
图34表示现有技术的半导体存储器的剖面图。
图35表示现有技术的半导体存储器的等效电路图。
具体实施方式
以下初中附图说明本发明的实施例。
[第1实施例]
图1表示第1实施例的半导体存储器等效电路。图2表示并列配置有图1中所示等效电路的存储单元框图。以下，对本发明半导体存储器的等效电路构成进行说明。
如图1所示，第1实施例的半导体存储器的等效电路60是由并列配置的TMR(Tunneling Magneto Resistive)型的多个隧道磁阻效应器件(以下，称为TMR器件)25、上部数据传输线27、下部数据传输线20、恒定电压发生电路61、写入晶体管62、读出晶体管63、串联电阻64以及读出电路65构成。
在这里，上部数据传输线27电连接TMR器件25的上部电极。恒定电压发生电路61与上部数据传输线27或下部数据传输线20连接，对上部数据传输线27或下部数据传输线20施加规定电压。在上部数据传输线27或下部数据传输线20与接地端子之间配置有写入晶体管62。在上部数据传输线27或下部数据传输线20与接地端子之间配置有读出晶体管63。串联电阻64插入到读出晶体管63与接地端子之间。读出电路65与串联电阻64并列配置。
如图2所示，本发明半导体存储器的存储单元阵列66，并列配置有图1所示的等效电路60。而且，TMR器件25上边，并列配置有单元写入磁场发生用的多条字线29。该字线29与数据传输线20、27垂直相交。因此，由数据传输线20、27和字线29形成矩阵，并形成MRAM(Magnetic Random Access Memory：磁随机存取存储器)存储单元阵列66。
图3表示第1实施例的半导体存储器的写入动作。图4表示第1实施例的半导体存储器的读出动作。以下，对第1实施例的半导体存储器的读/写动作进行说明。另外，这里使用的TMR器件是由2片挟持隧道绝缘膜的磁性体组成，一方的磁性体是自旋方向闭合的反铁磁性层，另一方磁性体是相对的自旋反转阈值低的软磁性层。
如图2、图3所示，写入动作时，首先，选择要选择的行译码器的字线29，该选定的字线29中流过电流发生磁场。其次，使要选择的列译码器的上部数据传输线27的写入晶体管62成为ON，上部数据传输线27中流过电流发生磁场。在这2个方向的电流磁场的交点部，使2方向电流磁场的合成磁场超过构成TMR器件的软磁性层的反转阈值，向TMR器件25进行写入动作。
如图2和图4所示，读出动作时，首先，在第1周期，将与选择单元同一列的读出晶体管63成为ON，使读出电流流向与下部数据传输线20上并列连接的TMR器件25。该读出电流存入读出电路65中。而后，使读出晶体管63变成OFF，读出电流就成为OFF。其次，在第2周期，对同一地址单元，使期待值“1”或“0”的写入电流流入字线29和上部数据传输线27。然后，将该写入电流变成OFF。接着，在第3周期，再次将与选择单元同一的读出晶体管63变成ON，使读出电流流向与下部数据传输线20上的并列连接的TMR器件25。该读出电流存入读出电路65中。而后，将第1周期中存入读出电路65的读出电流与第3周期中存入读出电路65的读出电流进行比较。在这里，写入时进行期待值“1”的写入动作的情况下，第1、第3周期中的读出电流如果不变，就写入“1”，如果读出电流增加，就同原来一样写入“0”。另一方面，写入时进行期待值“0”的写入动作的情况下，第1、第3周期中的读出电流如果不变，就写入“0”，读出电流如果增加，就同原来一样写入“1”。这样以来，就可以读出写入单元的数据。随后，在第4周期，电流流入字线29和上部数据传输线27，使其再次写入与初始(初期)状态同样的数据，读出动作结束。
图5表示本发明第1实施例的半导体存储器的剖面图。如图5所示，第1实施例的半导体存储器中，TMR器件25是由第1磁性体23、第2磁性体24、及在这些第1与第2磁性体23、24之间挟持作为非磁性体的绝缘层22构成。而且，多个TMR器件25互相并列进行配置。构成该多个TMR器件25的上述第1磁性体23通过第1布线(下部数据传输线)20连接起来，构成多个TMR器件25的上述第2磁性体24通过第2布线(上部数据传输线)27连接起来。并且，在连结TMR器件25与第1布线20的连接部和TMR器件25与第2布线27的连接部的延长线上边配置有第3布线(字线)29。这里，第1布线20与第2布线27平行，而且这些第1和第2布线20、27与第3布线29互相垂直。并且，梯子型配置上述第1和第2布线20、27与上述多个TMR器件25。
另外，图5中虽然没有示出，但是上述第1、第2布线20、27的一方连接恒定电压发生电路，上述第1、第2布线20、27的另一方连接接地电路(参照图1和图2)。在这里，恒定电压发生电路和接地电路分别连接第1或第2布线20、27的理想的。因此，可以抑制布线寄生电阻的影响，可使存储单元矩阵整个电流流动均匀。
图6至图11表示本发明第1实施例的半导体存储器的制造步骤剖面图。图12表示各实施例中所用掩模图形的俯视图。以下，对半导体存储器的制造方法进行说明。
首先，如图6所示，例如，P型的硅衬底11上边，淀积例如具有30至40埃膜厚的氧化膜(图未示出)和例如具有约2000埃膜厚的SiN膜(图未示出)。其次，用光刻技术，在存储单元区域形成沟，该沟内，例如用LPCVD(Low pressure Chemical Vapor Deposition：低压化学气相淀积)法埋入SiO2膜。接着，用CMP(ChemicalMechanical Polish：化学机械抛光)法，使SiO2膜平坦化，形成器件隔离区域12。接着，采用一般MOS工艺，在单元外围电路区域，形成MOSFET的栅电极13和源/漏区域14、15，而且形成P型或N型的MOSFET。接着，在MOSFET和器件隔离区域12上边，形成第1层间绝缘膜16，并用CMP法，对该第1层间绝缘膜16进行平坦化。接着，在外围电路区域中的源/漏区域14、15上边形成第1接触孔17。
接着，如图7所示，利用图12[1-B]的下部数据传输线掩模，通过RIE(Reactive Ion Etching：反应离子蚀刻)法，除去第1层间绝缘膜16，例如深度约2000埃，形成下部数据传输线形成用的沟18。然后，用MOCVD(Metal Organic Chemical VaporDeposition：有机金属化学气相淀积)法，同时把例如W埋入下部数据传输线形成用的沟18和第1接触孔17，并且用CMP法使该W平坦化。因此，同时形成接触孔19和下部数据传输线20。下面，用溅射法，在下部数据传输线20和第1层间绝缘膜16上边形成TMR器件用的叠层膜21。在这里，TMR器件用的叠层膜21，采用例如由10～20埃左右Al2O3膜构成的绝缘层22作为隧道势垒，并在该绝缘层22的上下边制作具有第1、第2磁性体23、24的构造，然而TMR器件后面将详细说明，这里就省去。然后，用CVD法，在TMR器件用的叠层膜21上边淀积DLC(Diamond Like Carbon：类金刚石碳)膜(图未示出)。
接着，如图8所示，在DLC膜上边，形成光刻胶膜(图未示出)，利用图12[1-C]的TMR掩模，将光刻胶膜制成图形。使用该制成的光刻胶膜，将DLC膜制成图形。进而，以制成图形的DLC膜作为掩模，用离子蚀刻法，将TMR器件用的叠层膜21制成图形，形成多个TMR器件25。
接着，如图9所示，在TMR器件25和下部数据传输线20上边淀积第2层间绝缘膜26，用CMP法直至露出TMR器件25的表面，并使第2层间绝缘膜26平坦化。其结果是，多个TMR器件25之间充填有第2层间绝缘膜26。
接着，如图10所示，用溅射法，在第2层间绝缘膜26和TMR器件25上边形成上部数据传输线形成用金属，利用图12[1-D]的下部数据传输线掩模，将上部数据传输线形成用金属制成图形。因此，形成上部数据传输线27。然后，在上部数据传输线27上边形成约具有数十乃至数百埃膜厚的第1介质膜28。该第1介质膜28上，用溅射法淀积Al-Cu膜。在这里，例如，也可以Al-Cu、Cu、W等代替Al。Al-Cu膜的膜厚没有特别限制，可是最小尺寸规则若是0.1μm一代，则布线的高宽比限于3左右的样子，例如成为约3000埃以下的理想的。接着，在Al-Cu上边形成光刻胶膜(图未示出)，用图12[1-E]的字线掩模，将光刻胶膜制成图形。以该制成的光刻胶膜，把Al-Cu膜制成图形，形成多条字线29。
接着，如图11所示，在字线29和第1介质膜28上边淀积第3层间绝缘膜30，用CMP法或光刻胶内蚀刻等方法，使第3层间绝缘膜30平坦化。然后，经过多层布线步骤，如图5所示，完成MRAM的存储单元。
图13A至13D表示本发明的半导体存储器中的TMR器件构造。
如图13A所示，TMR器件25采用绝缘层22作为隧道势垒，在该绝缘层22的上下边就具有第1、第2磁性层23、24的构造。在这里，第1磁性层23作为磁化紧固层功能，第2磁性层24作为磁记录层功能。并且，在膜表面上，第1、第2强磁性层23、24具有单轴各向异性，作为磁化紧固层功能的第2磁性层24进而具有单向各向异性。
第1、第2磁性层23、24的膜厚可以是约0.1至100μm，对于不得了超常磁性来说，理想的是例如0.4μm以上。并且，绝缘层22的膜厚薄的一方是令人满意的，然而没有特别限制，制作上例如10μm以下也是令人满意的。
第1、第2磁性层23、24的材料没有特别限制，除Fe、Co、Ni、或其合金，自旋极化率大的磁体石、CrO2、RXMnO3-y((R：稀土元素类，X：Ca、Ba、Sr)等的氧化物以外，可以使用NiMnSb、PtMnSb等的郝斯勒合金等。并且，就第1、第2磁性层23、24来说，即使多少含有Ag、Cu、Au、Al、Mg、Si、Bi、Ta、B、C、O、N、Pd、Pt、Zr、Ir、W、Mo、Nb等的非磁性元素，除非丧失强磁性也行。作为磁化紧固层使用的第1磁性层23，也可以添加由Fe-Mn、Pt-Mn、Pt-Cr-Mn、Ni-Mn、Ir-Mn、NiO、Fe2O3等组成的反铁磁性膜31进行紧固。
作为绝缘层22，也可以使用Al2O3、SiO2、MgO、AlN、Bi2O3、MgF2、CaF2、SrTiO2、AlLaO3等各种介质。对绝缘层22来说，存在氧、氮、氟缺损也没有关系。
另外，也可以使用强磁性层与非磁性层的叠层膜而不用上述第1磁性层23。例如，如图13B所示，第1磁性体23，也可以使用由强磁性层/非磁性层/强磁性层构成的第1的三层膜23a。这时，可以介以防磁性层进行反铁磁性的层间相互作用。也就是，单向紧固磁化层的方法，可以接连Co(Co-Fe)/Ru/Co(Co-Fe)，Co(Co-Fe)/Ir/Co(Co-Fe)等的叠层膜，设置反铁磁性膜31。如果采用该构造，作为磁化紧固层的第1三层膜23a的磁化受电流磁场影响更困难，并牢固紧固。
同样，也可以使用强磁性层和非磁性层的叠层膜而不用上述第2磁性层24。例如，第2磁性层24由软强磁性层/强磁性层构成的第2三层膜24a。在这里，要是介以非磁性层进行反铁磁性的层间相互作用的话，磁束由第2三层膜24a闭合，因而可以抑制由磁极产生的开关磁场的增大。即，存储单元宽度即使为亚微米以下，也具有可以通过去磁不增加电流磁场电力消耗的效果。采用这种构造时，在接近电流磁场磁力线的一方，也可以比由强磁性层/非磁性层/强磁性层构成的三层膜的强磁性层更软性的层。并且，在该软性层上边，与上述同样，也可以使用由软强磁性层强磁性层构成的二层膜、或由强磁性层/软强磁性层/强磁性层构成的三层膜。
进而，如图13C、图13D所示，也可以使用将隧道势垒作成2层构造的TMR器件。这里，图13C和图13D中所示的TMR器件25是，强磁性层23b、23c作为磁化紧固层功能，强磁性层24b、24c作为磁记录层功能。
图14表示并列配置多个TMR器件进行读出动作时的电阻变化量。在该曲线图中，负载电阻RL(RL＝读出晶体管63的电阻Rt+串联电阻Rs)是10Ω或100Ω。
TMR器件25的并列个数增加时，电路中流动的总电流量增加，可是如图14所示，输出侧输出的电阻变化量ΔI的绝对值几乎不减少。因此，可以说，即使将TMR器件25的并列数增加到大约几十个，也不成问题。
还有，采用充分提高TMR器件25的各个隧道电阻比负载电阻RL要高的办法，也充分可能进一步增大TMR器件的并列数。
倘采用上述第1实施例，如图14所示，就不会使电阻变化量大幅度下降，并可以增加TMR器件25的并列数。因而，可以提高存储单元的集成度，或者利用该部分MR比低的TMR器件25，或者利用MR比或电阻其偏差大的TMR器件25，也可以形成足够实用水平的单元。因此，能够实现高密度配置单元的MRAM存储单元。
并且，按照本发明的读出动作，如图4所示，将第1周期存入读出电路65的读出电流与第3周期存入读出电路65的读出电流进行比较，其结果是，2个电流上不发生变化时，判断为进行如期待值一样的写入，2个电流发生变化时，判断为进行与期待值不同的写入。这样，按照本发明，就可以充分确保判断“1”、“0”信息的余量。
[第2实施例]
第2实施例是利用MISFET(例如MOSFET)的栅电极，替换第1实施例中所示字线的例子。另外，第2实施例中，由于构成要素和工作原理与第1实施例同样，所以省略，而仅说明不同点。
图15表示本发明第2实施例的半导体存储器剖面图。如图15所示，第2实施例的半导体存储器采用由第1磁性体23、第2磁性体24、夹于这些第1和与第2磁性体23、24之间的非磁性体的绝缘层22构成的多个TMR器件25作为存储器件。而且，互相并列配置上述多个TMR器件25。通过第1布线(下部数据传输线)20连接构成该多个TMR器件25的上述第1磁性体23，通过第2布线(上部数据传输线)27连接构成多个TMR器件25的上述第2磁性体24。并且，在连结TMR器件25与第1布线20的连接部和TMR器件25与第2布线27的连结部的延长线上边配置有第3布线(栅电极)13a。在这里，第1布线20与第2布线27平行，并且这些第1和第2布线20、27与第3布线13a互相垂直。并且，梯子型配置上述第1和第2布线20、27与上述多个TMR器件25。
另外，图5中虽然没有示出，但是上述第1、第2布线20、27的一方连接恒定电压发生电路，上述第1、第2布线20、27的另一方，通过电阻元件连接接地电路，上述电阻元件的两端连接有读出放大电路(参照图1和图2)。在这里，恒定电压发生电路和接地电路分别连接第1或第2布线20、27是理想的。因此，可以抑制布线寄生电阻的影响，可使存储单元矩阵整个电流流动均匀。
图16至图21表示本发明第2实施例的半导体存储器的制造步骤剖面图。以下，对第2实施例的半导体存储器的制造方法进行说明。
首先，如图16所示，例如，P型的硅衬底11上边，例如淀积具有30至40埃膜厚的氧化膜(图未示出)和例如具有约2000埃膜厚的SiN膜(图未示出)。其次，用光刻技术，在存储单元区域形成沟，该沟内，例如用LPCVD法埋入SiO2膜。接着，用CMP法，使SiO2膜平坦化，形成器件隔离区域12。接着，用CVD法，在器件隔离区域12和硅衬底11上边形成例如具有膜厚750埃P搀杂多晶硅膜，该多晶硅膜上边，用溅射法形成例如具有膜厚750埃的W膜。该W膜上边用CVD法，形成例如膜厚500至1000埃的SIN膜。然后，SIN膜上边形成光刻胶膜(图未示出)，采用图12[2-A]中所示的栅电极掩模将该光刻胶膜制成图形。以该制成图形的光刻胶膜作为掩模，将SIN膜、W膜和多晶硅膜制成图形，形成栅电极13a、13b。在这里，栅电极13a是发生信息写入存储单元的电流磁场的布线，并具有流动大电流的低电阻和mA级抗电致徒动性。而后，在栅电极13a、13b的侧壁部，例如进行膜厚约50至70埃的侧壁氧化(图未示出)。以后，用CVD法，在栅电极13a、13b、器件隔离区域12和硅衬底11上边，淀积例如具有膜厚约100埃的SIN膜。通过RIE法除去该SIN膜，使栅电极13a、13b的侧壁上形成SIN隔层35。随后，对SIN隔层35自对准地进行PMOS和NMOS形成用的源/漏区离子注入，形成源/漏区域14、15，形成P型或N型的MOSFET。
接着，如图17所示，在栅电极13a、13b、器件隔离区域12和硅衬底11上边形成第1层间绝缘膜16。以后，把存在于栅电极13a、13b表面的SIN膜作为阻挡层，用CMP法使第1层间绝缘膜16平坦化。而后，在第1层间绝缘膜16和栅电极13a、13b上边，形成具有例如膜厚约10埃的附加层间绝缘膜16a。在这里，由存在于栅电极13a表面的SIN膜的膜厚和附加层间绝缘膜16a的膜厚决定数据写入线与存储单元之间的距离。因此，为了使该距离尽可能短，而且抑制距离的偏差，采用上述这种工艺是理想的。
接着，如图18所示，在外围电路区域中的源/漏区域14、15上边形成第1接触孔17。随后，在层间绝缘膜16a上边形成附加的层间绝缘膜16b。而后，利用图12[2-B]的下部数据传输线掩模，通过RIE法，除去附加层间绝缘膜16b，例如直到深度约2000埃，形成下部数据传输线形成用的沟18。然后，采用MOCVD法，同时把例如W埋入下部数据传输线形成用的沟18和第1接触孔17，并且用CMP法使该W平坦化。因此，同时形成接触孔19和下部数据传输线20。下面，用溅射法，在下部数据传输线20上边形成TMR器件用的叠层膜21。在这里，TMR器件用的叠层膜21，采用例如由10至20埃左右Al2O3膜构成的绝缘层22作为隧道势垒，并在该绝缘层22的上下边制作具有第1、第2磁性层23、24的构造，然而因TMR器件的详细说明与第1实施例同样，所以省略。然后，用CVD法，在TMR器件用的叠层膜21上边淀积DLC(DiamondLike Carbon：类金刚石碳)膜(图未示出)。
接着，如图19所示，在DLC膜上边，形成光刻胶膜(图未示出)，利用图12[2-C]的TMR掩模，将光刻胶膜制成图形。使用该制成的光刻胶膜，将DLC膜制成图形。进而，以制成图形的DLC膜作为掩模，用离子蚀刻法，将TMR器件用的叠层膜21制成图形，并在栅电极13a的上方形成多个TMR器件25。
接着，如图20所示，在TMR器件25和下部数据传输线20上边淀积第2层间绝缘膜26，以该第2层间绝缘膜，充填26多个TMR器件25之间。然后，用CMP法使第2层间绝缘膜26平坦化，而在TMR器件25上边例如留下约2000埃的膜厚。接着，利用图12[2-D]的上部数据传输线掩模，将第2层间绝缘膜26制成图形。因此，形成上部数据传输线用的沟27a，露出TMR器件25的表面。
接着，如图21所示，用溅射法，在TMR器件25和第2层间绝缘膜26上边形成上部数据传输线形成用金属，埋入上部数据传输线用的沟27a。接着，将上部数据传输线形成用金属制成图形，形成上部数据传输线27。
接着，如图15所示，在上部数据传输线27上边淀积第3层间绝缘膜30，用CMP法或光刻胶内蚀刻等方法，使第3层间绝缘膜30平坦化。然后，经过多层布线步骤，完成MRAM的存储单元。
按照上述第2实施例，可以获得与第1实施例同样的效果。
进而，要在存储单元区域形成MOSFET的栅电极13a，替代第1实施例中形成字线29。于是，存储单元区域的MOSFET的栅电极13a可以与单元外围电路区域的栅电极13b同时形成，因此制造步骤数比第1实施例要少。此外，可以实现高度方向的器件微细化。
[第3实施例]
第3实施例是在下部数据传输线上边，按线条和间隔形状(直线状)形成TMR器件25形状，利用制成图形的上部数据传输线，将TMR器件制岛状图形的例子。另外，在第3实施例中，由于构成要素、工作原理和构造与第1实施例同样，所以说明省略，而仅就与第1实施例不同的制造方法进行说明。
图22表示本发明第3实施例的半导体存储器剖面图。如图22所示，第3实施例中的半导体存储器，由于与第1实施例有同样的构造，所以说明省略。
图23至图29表示本发明第3实施例的半导体存储器的制造步骤剖面图。以下，说明有关第3实施例的半导体存储器制造方法。还有，省略说明有关与第1实施例同样的工艺。
首先，如图23所示，利用图12[3-B]的下部数据传输线掩模，形成下部数据传输线20。
其次，如图24所示，在下部数据传输线20和第1层间绝缘膜16上边，形成TMR器件用的叠层膜21。而后，用CVD法，在TMR器件用的叠层膜21上边淀积DLC膜(图未示出)。
接着，如图25所示，DLC膜上边形成光刻胶膜(图未示出)，利用图12[3-C]的TMR掩模，将DLC膜制成图形。进而，以制成图形DLC膜作为掩模，通过离子蚀刻法，将TMR器件用的叠层膜21制成图形，形成多个TMR器件25a。在这里，用图12[3-C]的TMR掩模制成图形的TMR器件25a和下部数据传输线20变成互相垂直的线条和间隔形状。
接着，如图26所示，在下部数据传输线20和TMR器件25a上边淀积第2层间绝缘膜26，用CMP法使第2层间绝缘膜26平坦化，直至露出TMR器件25a。其结果是，由第2层间绝缘膜26埋入TMR器件25a之间。
接着，如图27所示，用溅射法，在第2层间绝缘膜26和TMR器件25a上边，形成上部数据传输线下成用金属27b。
接着，如图28所示，利用图12[3-D]的上部数据传输线掩模，将上部数据传输线形成用金属27b制成图形，形成上部数据传输线27。而后，用RIE法，以上部数据传输线27为掩模，蚀刻除去线条和间隔形状TMR器件25a表面露出的区域。因而，形成岛状的TMR器件25。
接着，如图29所示，采用CVD法，用SiO2膜充填TMR器件25之间的间隙部分。然后，用CMP法，使SiO2膜平坦化直至上部数据传输线27的表面露出来。接着在上部数据传输线27上边形成具有膜厚约10至100埃的第1介质膜28。
接着，如图22所示，用溅射法，在第1介质膜28上边淀积Al-Cu膜。这里，也可以采用Al-Cu、Cu、W等而不用Al。在这里，对Al-Cu膜的膜厚没有特别限制，然而要是最小尺寸规则为0.1μm的一代，就可以是例如3000埃以下，使其布线的长宽比抑制到3左右。接着在Al-Cu膜上边形成光刻胶膜(图未示出)，利用图12[3-E]的字线掩模，将光刻胶膜制成图形。使用该制成图形的光刻胶膜，将Al-Cu膜制成图形，形成字线29。下面，在字线29上边淀积第3层间绝缘膜30，用CMP法或光刻胶内蚀等法，使第3层间绝缘膜30平坦化。然后，经过多层布线步骤，完成MRAM存储单元。
按照上述第3实施例，可以获得与第1实施例同样的效果。
进而，第3实施例中，在下部数据传输线20上边形成线条和间隔形状(直线状)的TMR器件25a形状，然后，利用制成图形的上部数据传输线27，在岛状的TMR器件25上制成图形。因此，TMR器件用的叠层膜21制成图形以后，下部数据传输线20与TMR器件25a由于是互相垂直的线条和间隔的形状，所以两者的连结部可以自对准形成而与分别套合偏差无关。并且，线条和间隔形状的TMR器件25a，借助于上部数据传输线27自对准制成图形，形成岛状的TMR器件25，因此TMR器件25与上部数据传输线27的连结部可以自对准形成，而与分别套合偏差无关。因此，按照第3实施例，可以扩大工艺余量。
[第4实施例]
第4实施例是在字线的上下重叠形成2位的单元，2个单元共同使用该字线的例子。另外，第4实施例中，因为构成要素和工作原理与第1实施例同样而说明省略，所以仅对与第1实施例不同的构造和制造方法进行说明。
图30A表示本发明第4实施例的半导体存储器剖面图。如图30A所示，第4实施例的半导体存储器采用由第1磁性体23、第2磁性体24、夹于这些第1和第2磁性体23、24之间作为非磁性体的绝缘层22构成的TMR器件25、43作为存储器件。而且，上述多个第1的TMR器件25互相并列进行配置。用第1布线(下部数据传输线)20连接构成该多个第1的TMR器件25的上述第1磁性体23，用第2布线(第1上部数据传输线)29连接构成该多个第1的TMR器件25的上述第2磁性体24。并且，在连结第1TMR器件25与第1布线20的连结部和第1的TMR器件25与第2布线27的连结部的延长线上边配置有第3布线(字线)29。挟持第3布线29而且在上述多个第1TMR器件25相反侧互相并列配置多个第2TMR器件43。用第4布线(第2下部数据传输线)42连接构成该多个第2的TMR器件43的上述第1磁性体23，用第5布线(第2上部数据传输线)45连接构成该多个第2的TMR器件25的上述第2磁性体24。这样，第1的TMR器件25和第1及第2布线20、27与第2的TMR器件43和第4及第5布线42、45变成以第3布线29作为轴的线对称构造。
在这里，第1、第2、第4和第5的布线20、27、42、45相平行，这些第1、第2、第4和第5的布线20、27、42、45与第3布线29相垂直。并且，第3布线29配置在连结第2的TMR器件43与第4布线42的连结部和第2的TMR器件43与第5布线45的连结部的延长线上边。并且，分别梯子型配置上述第1和第2布线20、27、上述多个第1的TMR器件25及上述第4和第5布线42、45、上述多个第2的TMR器件43。
下面，对第4实施例的半导体存储器制造方法进行说明。另外，与第1实施例的半导体存储器同样的工艺则说明省略，而只说明不同的工艺。
如图30A所示，与第1实施例同样，形成字线29。其次，第1介质膜28和字线29上边形成第3层间绝缘膜30，用CMP法使第3层间绝缘膜30平坦化，直至字线29的表面露出来为止。接着，字线29和第3层间绝缘膜30上边形成具有膜厚约数十至数百埃的第2介质膜41。然后，用与第1下部数据传输线20、第1的TMR器件25、第2层间绝缘膜26和第1上部数据传输线27同样的形成方法，顺序形成第2下部数据传输线42、第2的TMR器件43、第4层间绝缘膜44和第2上部数据传输线45。而后，第2上部数据传输线45上边淀积第5层间绝缘膜46，用CMP法或光刻胶内蚀等方法，使第5层间绝缘膜46平坦化。然后，经过多层布线步骤，完成MRAM存储单元。
另外，通过进一步重复上述步骤，进而也能完成多重构造的MRAM存储单元。例如，可以形成图30B中所示的多重构造的MRAM存储单元。
按照上述第4实施例，可以获得与第1实施例同样的效果。
进而，按照制成第4实施例的构造，例如对第1的TMR器件25进行写入动作时，选择字线29和第1下部数据传输线20，就可以选择位于两者的交叉点部分的单元，同样通过选择字线29和第2上部数据传输线45，就可以选择存在于其正上边的第2的TMR器件43。读出动作也同样，可以对上下的TMR器件25、43分别进行选择。由以上，在字线29的上下面重叠形成2位的单元，可以2个单元共同使用该字线29，因此能够进一步缩小每单位单元的有效面积。
[第5实施例]
第5实施例是在第2数据传输线的上下边重叠形成2位的单元，2个单元共同使用该第2数据传输线的例子。另外，第5实施例中，构成要素和工作原理凡是与第1、第2实施例同样的说明都省略，仅对与第1、第2实施例不同的构造及制造方法进行说明。
图31表示本发明第5实施例的半导体存储器剖面图。如图31所示，第5实施例的半导体存储器采用由第1磁性体23、第2磁性体24、夹于这些第1和第2磁性体23、24之间作为非磁性体的绝缘层22构成的多个TMR器件25、51作为存储器件。而且，上述多个第1的TMR器件25互相并列进行配置。用第1布线(第1数据传输线)20连接构成该多个第1的TMR器件25的上述第1磁性体23，用第2布线(第2数据传输线)27的一侧连接构成该多个第1的TMR器件25的上述第2磁性体24。另一方面，在上述第2布线27的另一侧，将构成互相并列配置的上述多个第2的TMR器件51连接起来。用第3布线(第3数据传输线)53，将构成多个第2的TMR器件51连接起来。并且，挟持上述第1布线20在上述多个第1的TMR器件25相反侧，而且在连结上述第1的TMR器件25与上述第1布线20的连结部和上述第1的TMR器件25与上述第2布线27的连结部的延长线上边，配置第4布线(栅电极)13a。并且，挟持上述第3布线53在上述多个第2的TMR器件51相反侧，而且在连结上述第2的TMR器件51与上述第2布线27的连结部和上述第2的TMR器件51与上述第3布线53的连结部的延长线上边，配置第5布线(字线)55。这样，第1的TMR器件25和第1及第4布线20、13a与第2的TMR器件51和第3及第5布线53、55变成以第2布线27作为轴的线对称构造。
在这里，第1、第2和第3的布线20、27、53相平行，这些第1、第2和第3的布线20、27、53与第4和第5布线13a、55相垂直。
并且，分别对上述第1和第2布线20、27、上述多个第1的TMR器件25及上述第2和第3布线27、53、上述多个第3的TMR器件51进行梯子型配置。
下面，对第5实施例的半导体存储器制造方法进行说明。另外，与第2实施例的半导体存储器同样的工艺则说明省略，而只说明不同的工艺。
如图31所示，与第2实施例同样，形成第2数据传输线27。然后，用与第1的TMR器件25同样的挟持方法，利用图12[2-C]的TMR掩模，挟持第2的TMR器件51。
其次，由第3层间绝缘膜52充填第2的TMR器件51之间的间隙部分。然后，用溅射法，在第2的TMR器件51和第3层间绝缘膜52上边挟持上部数据传输线下成用金属层。接着利用图12[2-D]的第3数据传输线掩模，将第3上部数据传输线挟持用金属层制成图形，挟持第3数据传输线53。
然后，在第3数据传输线53上边挟持具有膜厚约数十至数百埃的第2介质膜54。用溅射法，在第1介质膜54上边淀积Al-Cu膜。这里，也可以采用Al-Cu、Cu、W等而不用Al。对Al-Cu膜的膜厚没有特别限制，然而要是最小尺寸规则为0.1μm的一代，就可以是例如3000埃以下，使其布线的长宽比抑制到3左右。接着，在Al-Cu膜上边形成光刻胶膜(图未示出)，利用图12[2-A]的掩模，将光刻胶膜制成图形。使用该制成图形的光刻胶膜，将Al-Cu膜制成图形，形成字线55。然后，在字线55上边淀积第4层间绝缘膜56，用CMP法或光刻胶内蚀等方法，使第4层间绝缘膜56平坦化。然后，经过多层布线步骤，完成MRAM存储单元。
按照上述第5实施例，可以获得与第1实施例同样的效果。
进而，按照制成第5实施例的构造，例如对第1的TMR器件25进行写入动作时，选择栅电极13a和第2数据传输线27，就可以选择位于两者的交叉点部分的单元，同样通过选择字线55和第2上部数据传输线27，就可以选择存在于其正上边的第2的TMR器件51。读出动作也同样，可以对上下的TMR器件25、51分别进行选择。由以上，在该第2数据传输线27的上下面重叠形成2位的单元，可以2个单元共同使用该第2数据传输线7，因此能够进一步缩小每单位单元的有效面积。
[第6实施例]
第6实施例是，读出时选择的上部数据传输线膜厚比写入时选择的下部数据传输线膜厚要薄的例子。另外，第6实施例中，构成要素和制造方法因与第1实施例同样因此说明省略，而仅对与第1实施例不同的构造进行说明。
图32表示本发明第6实施例的半导体存储器剖面图。如图32所示，第6实施例的半导体存储器，设定上部数据传输线27的膜厚比下部数据传输线20的膜厚薄得多，此外与第1实施例同样构造。因此，缩短了字线29与TMR器件25之间距离。
按照上述第6实施例，可获得与第1实施例同样的效果。
进而，采用读出时选择的上部数据传输线27的膜厚比写入时选择的下部数据传输线20的膜厚要薄的办法，可使字线29与TMR器件25之间的距离缩短。因此，利用写入时下部数据传输线20和字线29发生写入磁场之际，可以降低磁场发生电流，因而可以进一步扩大动作余量。
并且，通过进一步在上部一段至几段叠层由第6实施例的字线29、上部数据传输线27、TMR器件25和下部数据传输线20构成的构造，也能进一步缩小每单位单元的有效面积。
[第7实施例]
第7实施例是，读出时选择的下部数据传输线膜厚比写入时选择的上部数据传输线膜厚要薄的例子。另外，第7实施例中，构成要素和制造方法与第1和第2实施例同样因此说明省略，而仅对与第1和第2实施例不同的构造进行说明。
图33表示本发明第7实施例的半导体存储器剖面图。如图33所示，第7实施例的半导体存储器，设定下部数据传输线20的膜厚比上部数据传输线27的膜厚薄得多，此外与第2实施例同样构造。因此，缩短了栅电极13a与TMR器件25之间距离。
按照上述第7实施例，可获得与第1实施例同样的效果。
进而，采用读出时选择的下部数据传输线20的膜厚比写入时选择的上部数据传输线27的膜厚要薄的办法，可使栅电极13a与TMR器件25之间的距离缩短。因此，利用写入时上部数据传输线27和栅电极13a发生写入磁场之际，可以降低磁场发生电流，因而可以进一步扩大动作余量。
并且，通过进一步在上部上一段至几段叠层由第7实施例的栅电极13a、上部数据传输线27、TMR器件25和下部数据传输线20构成的构造，也能进一步缩小每单位单元的有效面积。另外的优点和修改对本领域的普通技术人员将显而易见。因此，本发明其主要方面并不限于这里示出和描述的具体详细说明的各个实施例。所以，凡是没有脱离本发明一般构思或范围内可以作出的各种变更都由附属的权利要求书及其等同物限定。

Claims (24)

1、一种半导体存储器，具备：
根据电阻值的变化，存储第1状态或第2状态的(多个)第1存储器件，上述第1存储器件分别具有一方端部和另一方端部，上述第1存储器件互相并列配置；
分别连接到上述第1存储器件的上述一方端部的第1布线；
与上述第1布线平行，分别连接到上述第1存储器件的上述另一方端部的第2布线；以及
根据从上述第1布线或上述第2布线的一方通过上述第1存储器件，向上述第1布线或上述第2布线的另一方流动电流，读出存储于上述第1存储器件的上述第1或第2状态。
2、根据权利要求1所述的半导体存储器，其特征是还具备：挟持上述第1布线或上述第2布线设置于上述第1存储器件相反侧的第3布线；上述第3布线配置在第1方向，第1和第2布线配置在与上述第1方向不同的第2方向；上述第3布线与上述第1布线和第2布线电隔离；使用上述第3布线和上述第1布线或上述第2布线的一方，向上述第1存储器件中写入上述第1或第2的状态。
3、根据权利要求2所述的半导体存储器，其特征是上述第3布线配置在连结上述第1存储器件与上述第1布线的连结部和上述第1存储器件与上述第2布线的连结部的延长线上边。
4、根据权利要求2所述的半导体存储器，其特征是上述第1方向与上述第2方向相垂直。
5、根据权利要求1所述的半导体存储器，其特征是还具备：挟持上述第1布线并设置于上述第1存储器件相反侧的第3布线；上述第3布线配置在第1方向，上述第1和第2布线配置在与上述第1方向不同的第2方向；上述第3布线与上述第1布线和第2布线电隔离；使用上述第3布线和上述第1布线或上述第2布线的一方，向上述第1存储器件中写入上述第1或第2的状态；上述第3布线是MISFET的栅电极。
6、根据权利要求5所述的半导体存储器，其特征是上述第3布线配置在连结上述第1存储器件与上述第1布线的连结部和上述第1存储器件与上述第2布线的连结部的延长线上边。
7、根据权利要求5所述的半导体存储器，其特征是上述第1方向与上述第2方向相垂直。
8、根据权利要求2所述的半导体存储器，其特征是还具备：
挟持上述第3布线并设置于上述第1存储器件相反侧的多个第2存储器件，上述第2存储器件根据电阻值的变化存储第1状态或第2状态，上述第2存储器件分别具有一方端部和另一方端部，上述第2存储器件互相并列配置；
与上述第1和第2布线平行，分别连接上述第2存储器件的上述一方端部的第4布线，上述第4布线与上述第3布线电隔离；以及
与上述第1和第2布线平行，分别连接上述第2存储器件的上述另一方端部的第5布线。
9、根据权利要求5所述的半导体存储器，其特征是还具备：
挟持上述第2布线并设置于上述第1存储器件相反侧的(多个)第2存储器件，上述第2存储器件分别具有一方端部和另一方端部，上述第2存储器件一方端部连接上述第2布线，上述第2存储器件根据电阻值的变化存储第1状态或第2状态，上述第2存储器件互相并列配置；
与上述第1和第2布线平行，分别连接上述多个第2存储器件的上述另一方端部的第4布线；以及
与上述第3布线平行，挟持上述第4布线并设置于上述第2存储器件相反侧的第5布线，上述第5布线与上述第4布线电隔离。
10、根据权利要求2所述的半导体存储器，其特征是
上述第2布线的膜厚比上述第1布线的膜厚薄。
11、根据权利要求2所述的半导体存储器，其特征是
上述第1布线的膜厚比上述第2布线的膜厚薄。
12、根据权利要求1所述的半导体存储器，其特征是
上述第1存储器件是隧道磁阻效应器件。
13、根据权利要求1所述的半导体存储器，其特征是
上述第1存储器件和上述第1与第2布线为梯子型配置。
14、根据权利要求1所述的半导体存储器，其特征是还具备：
给上述第1布线或上述第2布线施加规定电压的定电压发生电路；使上述第1布线或第2布线接地的接地电路。
15、根据权利要求14所述的半导体存储器，其特征是
上述恒定电压发生电路连接上述第1布线或上述第2布线的一方，上述接地电路通过电阻元件连接上述第1布线或第2布线的另一方，从上述第1布线或上述第2布线的一方，向上述第1布线或上述第2布线的另一方流动读出时的上述电流。
16、根据权利要求14所述的半导体存储器，其特征是
上述第1布线和第2布线具有一方端部和另一方端部，
上述恒定电压发生电路连接上述第1布线或上述第2布线的上述一方端部，上述接地电路通过上述电阻元件连接上述第1布线或上述第2布线的另一方端部。
17、根据权利要求14所述的半导体存储器，其特征是还具备
与上述恒定电压发生电路或上述接地电路连接的读出电路。
18、根据权利要求1所述的半导体存储器，其特征是还具备
根据上述电流的电流值判断上述第1或第2状态的读出电路。
19、一种采用根据电阻值的变化来存储第1状态或第2状态的(多个)存储器件的半导体存储器制造方法，包括：
在半导体衬底上形成第1绝缘膜的步骤；
在上述第1绝缘膜上形成第1布线的步骤；
在上述第1布线上形成上述多个存储器件的步骤；
在上述存储器件之间形成第2绝缘膜的步骤；
在上述存储器件与上述第2绝缘膜上形成与上述第1布线平行的第2布线的步骤；
在上述第2布线上形成第3绝缘膜的步骤；
在上述第3绝缘膜上，形成与上述第1或第2布线垂直的第3布线的步骤，上述第3布线通过连结上述存储器件与上述第1布线的连结部和上述存储器件与上述第2布线的连结部的延长线。
20、一种采用根据电阻值的变化来存储第1状态或第2状态的(多个)存储器件的半导体存储器制造方法，包括：
在半导体衬底上形成(多个)栅电极的步骤；
在上述栅电极之间和上述栅电极上，形成第1绝缘膜的步骤；
在上述第1绝缘膜上，形成与上述栅电极垂直的第1布线的步骤；
在上述栅电极上方的上述第1布线上，形成上述存储器件的步骤；
在上述存储器件之间形成第2绝缘膜的步骤；以及
在上述存储器件和上述第2绝缘膜上，形成与上述第1布线平行的第2布线的步骤。
21、一种采用根据电阻值的变化来存储第1状态或第2状态的(多个)存储器件的半导体存储器制造方法，包括：
在半导体衬底上形成第1绝缘膜的步骤；
在上述第1绝缘膜上形成第1布线的步骤；
在上述第1布线上形成与上述第1布线垂直的直线状的上述存储器件的步骤；
在上述存储器件之间形成第2绝缘膜的步骤；
在上述存储器件和上述第2绝缘膜上，形成与上述第1布线平行的第2布线的步骤；
以上述第2布线作为掩模，将上述存储器件制成岛状图形的步骤；
在上述第2布线上形成第3绝缘膜的步骤；以及
在上述第3绝缘膜上，形成与上述第1和第2布线垂直的第3布线的步骤，上述第3布线通过连结上述存储器件与上述第1布线的连结部和上述存储器件与上述第2布线的连结部的延长线上边。
22、根据权利要求19所述半导体存储器的制造方法，其特征是上述存储器件是隧道磁阻效应器件。
23、根据权利要求20所述半导体存储器的制造方法，其特征是上述存储器件是隧道磁阻效应器件。
24、根据权利要求21所述半导体存储器的制造方法，其特征是上述存储器件是隧道磁阻效应器件
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