CN1345092A - 非易失性半导体存储器件及其制造方法 - Google Patents

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Abstract

提供一种非易失性半导体存储器件,包括:在上述半导体衬底的表面上形成的包含第一栅绝缘膜和第一栅极的第一晶体管、以及在上述半导体衬底的表面上形成的包含第二栅绝缘膜和第二栅极的第二晶体管,上述第一栅绝缘膜含有电荷蓄积层,上述第二栅绝缘膜不含电荷蓄积层,上述第一晶体管和上述第二晶体管通过沟实现元件分离,上述第一晶体管的电荷蓄积层仅存在于元件区。该器件可以提高电荷保持特性,使读出动作稳定,并提高周边晶体管的动作速度。

Description

非易失性半导体存储器件及其制造方法
技术领域
本发明涉及非易失性半导体存储器件及其制造方法，尤其涉及用SA-STI(自对准浅沟分离)进行元件分离的MONOS(金属一氧化物-氮化物-氧化物-硅)结构的存储单元中适用的非易失性半导体存储器件及其制造方法。
背景技术
近年来，作为可电气地写入和擦除的非易失性半导体存储器件(快速EEPROM)的存储单元，已提出了具有MONOS结构的单元。
图14示出现有的MONOS结构的存储单元中的栅极周边的纵剖图，图15是沟道区周边的纵剖图。
在P型半导体衬底9的表面部分上形成n型阱8，在其上部形成P型阱1，在P型阱1的内部表面上形成漏区(n型杂质区)2、沟道区11、源区(n型杂质区)3。而且，在沟道区11上依次层积下氧化硅膜4、作为电荷蓄积层的SiN膜5、上氧化硅膜6、控制栅极7。用元件分离区10把相邻单元的各沟道区11电气地分开。
在具有这样的结构的MONOS形的存储单元中，向作为栅绝缘膜的SiN膜5注入电荷，在其电荷捕获中心位置捕获电荷，或从SiN膜中取出被捕获的电荷，控制单元的阈值，使其具有存储功能。
在MONOS型的存储单元的非易失性存储器中，进行如下所述的写入、擦除及读出(在此，“写入”对应于向SiN膜中注入电子，“擦除”对应于从SiN膜中取出电子)。
首先，作为写入方法，如图16所示，向控制栅极7施加写入电位(+Vpg)，使阱区1和源区3、漏区2接地，向SiN膜5加高电场，向SiN膜5中FN(Fowler-Nordheim)注入电子。
作为擦除方法，如图17所示，向控制栅极7施加负的擦除电压(-Veg)，向阱区1施加正电压(+Vew)，向SiN膜5施加高电场，SiN膜5中的电子FN穿出到半导体衬底侧。
但是，在非易失性半导体存储器件中采用现有的MONOS型的存储单元时，存在以下的三个问题。
第一，现在，在形成栅绝缘膜时，形成元件分离区10之后形成下氧化硅膜4、SiN膜5和上氧化硅膜6。
因此，如图18所示，作为电荷蓄积层的SiN膜5，不仅形成在沟道区11上，还在元件分离区10上形成。这样地，若从沟道区到元件分离区上都形成电荷蓄积层，即使因写入而向沟道区上的电荷蓄积层注入电荷，因自电场和热激励现象电荷蓄积层内的电荷发生扩散，从沟道区向元件分离区移动。
由于这种电荷的移动，沟道上的电荷量减少，单元的电荷保持特性劣化。为了抑制这种现象的发生，如图19所示，考虑在元件分离区10上设置分离区12，对作为电荷蓄积层的SiN膜5进行分离。
但是，即使用这样的方法，SiN膜也不能仅收缩到沟道区11上，直到元件分离区10还存在伸出部分13，不能充分地改善电荷保持特性。
而且，在用FN穿出进行写入和擦除的MONOS型单元借助于字线、位线构成矩阵型的单元阵列时，为了防止误写入必须有选择晶体管。
如图20所示，在NOR型单元阵列中每个存储单元MCI必须有1个存储单元晶体管MTI和两个选择晶体管ST1和ST2。
在NAND型单元阵列中，如图21所示，每个存储单元MC11必须有串联连接的存储单元晶体管MT11～MT1n(n为1以上的整数)和两个选择晶体管ST11和ST12。
若比较这两者，相对于存储单元晶体管，NAND型的选择晶体管少，所以有利于微细化。
此时，形成选择晶体管的栅绝缘膜具有下面的第二个问题。
在单元阵列内，存储单元和选择晶体管相邻接地形成。现在，存储单元和选择晶体管中，作成的栅绝缘膜具有不分离的同一结构。因此，选择晶体管的栅绝缘膜上与存储单元同样地含有电荷蓄积层，选择晶体管的阈值变化，存储单元的读出动作不稳定。
第三，在单元阵列的周边区域上配置的晶体管上，有要求高耐压的晶体管、和不要求高耐压但驱动能力必须高的晶体管。现在，周边晶体管上采用同一栅绝缘膜，与要求高耐压的晶体管一起形成厚的绝缘膜。结果，在必须高速动作的晶体管中也不能把阈值设定低，不能提高驱动能力，导致动作速度低。
本发明正是鉴于上述情况而提出的，其目的在于提供一种可实现电荷保持特性提高、用选择晶体管的读出动化稳定化和周边晶体管的动作速度提高的非易失性半导体存储器件。
发明概述
本发明的非易失性半导体存储器件，特征在于包括：半导体衬底、在上述半导体衬底的表面上形成的包含第一栅绝缘膜和第一栅极的第一晶体管、以及在上述半导体衬底的表面上形成的包含第二栅绝缘膜和第二栅极的第二晶体管，上述第一栅绝缘膜含有电荷蓄积层，上述第二栅绝缘膜不含电荷蓄积层，上述第一晶体管和上述第二晶体管通过沟实现元件分离，上述第一晶体管的电荷蓄积层仅存在于元件区。
优选地，上述第一栅绝缘膜包括厚度为1-10nm的下氧化硅膜、厚度为0.5-7nm作为上述电荷蓄积层的氮化硅膜、以及厚度为5-15nm的上氧化硅膜，上述下氧化硅膜的厚度比上述上氧化硅膜的厚度薄。
优选地，上述第一栅绝缘膜包括厚度为1-10nm的下氧化硅膜、厚度为0.5-7nm作为上述电荷蓄积层的氧化钽膜、以及厚度为5-15nm的上氧化硅膜，上述下氧化硅膜的厚度比上述上氧化硅膜的厚度薄。
优选地，上述第一栅绝缘膜包括厚度为1-10nm的下氧化硅膜、厚度为0.5-7nm作为上述电荷蓄积层的钛酸锶膜或钡钛酸锶膜、以及厚度为5-15nm的上氧化硅膜，上述下氧化硅膜的厚度比上述上氧化硅膜的厚度薄。
上述非易失性半导体存储器件具有单元阵列，该单元阵列具有作为单元晶体管的第一晶体管和作为选择晶体管的第二晶体管，上述第二晶体管的上述第二栅绝缘膜具有厚度为5-15nm的氧化硅膜。
上述非易失性半导体存储器件在上述单元阵列的周边区域具有周边晶体管，上述周边晶体管具有：在上述半导体衬底的表面上形成的包含第三栅绝缘膜和第三栅极的第一周边晶体管、和在上述半导体衬底的表面上形成的包含第四栅绝缘膜和第四栅极的第二周边晶体管，上述第三栅绝缘膜和上述第四栅绝缘膜的厚度不同。
本发明还提供一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件具有包含单元晶体管和选择晶体管的单元阵列，该方法特征在于包括下列步骤：在半导体衬底的表面上形成作为上述单元晶体管用的栅绝缘膜、含有电荷蓄积层的第一栅绝缘膜的步骤；在半导体衬底的表面上形成作为上述选择晶体管用的栅绝缘膜、含有电荷蓄积层的第二栅绝缘膜的步骤；以及在形成上述单元晶体管的元件区和形成上述选择晶体管的元件区之间形成沟，进行元件分离的步骤；上述单元晶体管的上述电荷蓄积层仅存在于上述元件区中。
还提供一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件具有包含单元晶体管和选择晶体管的单元阵列以及包含周边晶体管的周边电路，该方法包括下列步骤：在半导体衬底的表面上形成作为上述单元晶体管用的栅绝缘膜的、含有电荷蓄积层的第一栅绝缘膜的步骤；在半导体衬底的表面上形成作为上述选择晶体管用的栅绝缘膜的、不含电荷蓄积层的第二栅绝缘膜的步骤；在上述半导体衬底的表面上形成作为上述第一周边晶体管用的栅绝缘膜的、不包含电荷蓄积层的第三栅绝缘膜的步骤；以及在形成上述单元晶体管的元件区、形成上述选择晶体管的元件区以及形成上述第一、第二周边晶体管的元件区之间形成沟，进行元件分离的步骤；同时进行形成上述第二栅绝缘膜的步骤和形成上述第三栅绝缘膜的步骤，且上述单元晶体管的上述电荷蓄积层仅存在于上述元件区中。
还提供一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件具有包含单元晶体管和选择晶体管以及含有第一和第二周边晶体管的周边电路的单元阵列，该方法包括下列步骤：在半导体衬底的表面上形成作为上述单元晶体管用的栅绝缘膜的、含有电荷蓄积层的第一栅绝缘膜的步骤；在半导体衬底的表面上形成作为上述选择晶体管用的栅绝缘膜的、含有电荷蓄积层的第二栅绝缘膜的步骤；在上述半导体衬底的表面上形成作为上述第一周边晶体管用的栅绝缘膜的、不包含电荷蓄积层的第三栅绝缘膜的步骤；在上述半导体衬底的表面上形成作为上述第二周边晶体管用的栅绝缘膜的、不包含电荷蓄积层的且比上述第三栅绝缘膜薄的第四栅绝缘膜的步骤；以及在形成上述单元晶体管的元件区、形成上述选择晶体管的元件区以及形成上述第一、第二周边晶体管的元件区之间形成沟，进行元件分离的步骤；同时进行形成上述第二栅绝缘膜的步骤和形成上述第三栅绝缘膜的步骤，且上述单元晶体管的上述电荷蓄积层仅存在于上述元件区中。
上述第一和第二栅绝缘膜可以包含作为最上层的HTO膜。
附图简述
图1是展示根据本发明第一实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图2是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图3是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图4是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图5是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图6是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图7是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图8是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图9是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图10是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图11是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图12是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图13是展示根据该实施方案的非易失性半导体存储器件的制造方法中的一个步骤的元件剖面的纵剖图；
图14是展示现有的非易失性半导体存储器件中的栅极周边的结构的纵剖图；
图15是展示该非易失性半导体存储器件中的元件分离区的结构的纵剖图；
图16是展示该非易失性半导体存储器件中的写入动作的说明图；
图17是展示该非易失性半导体存储器件中的擦除动作的说明图；
图18是展示该非易失性半导体存储器件中的电荷保持特性的劣化机制的说明图；
图19是改善了电荷保持特性的现有的非易失性半导体存储器件的结构的纵剖图；
图20是展示MONOS单元中的NOR型阵列的结构的电路图；
图21是展示MONOS单元中的NAND型阵列的结构的电路图。
实施发明的具体方式
下面，参照附图说明本发明的一个实施方案。
用图1～13说明根据本发明方案的具有NAND型单元阵列结构的MONOS型非易失性半导体存储器件的结构及其制造方法。
在本实施方案中，作为周边晶体管的栅绝缘膜，形成HV(高电压)系的厚栅氧化膜和LV(低电压)系的薄栅氧化膜两种厚度的氧化膜，而且形成与HV系的栅氧化膜同样的氧化膜作为单元阵列中的选择晶体管的栅氧化膜。
如图1所示，以例如100nm的厚度在P型半导体衬底101上用热氧化法等形成焊盘氧化膜102，进行构图。
在半导体衬底101的表面部分上，用光刻胶膜103，以所期望的深度和杂质曲线注入作为n型杂质的磷离子，形成深的n型阱104。在该n型阱104的表面部分上，以所期望的深度和杂质浓度注入作为P型杂质的硼离子，形成P型阱105。
除去光刻胶膜103，如图2所示形成光刻胶膜107，注入n型杂质，在P型阱105的外周部分形成n型阱106。
如图3所示，除去焊盘氧化膜102。然后用例如热氧化法形成3nm厚的作为存储单元的下氧化膜111的氧化硅膜，并以例如0.5～3nm的厚度堆积作为存储单元的电荷蓄积层的SiN膜112。这时，为了提高下氧化膜的可靠性，用N2O、NH3氮化，也可以氮氧化。
在表面的全部上涂敷光刻胶，对周边区域和单元阵列内的选择晶体管的形成区域开口，以覆盖单元形成部分的方式进行显影处理，对光刻胶构图，形成光刻胶膜151。以该光刻胶膜151为掩模，对SiN膜112进行RIE(反应离子蚀刻)，除去开口部的部分。通过该加工，仅在单元形成部分上残留有SiN膜112。
图4所示的剖面是单元阵列内的元的纵剖图，光刻胶膜113的开口部分是形成选择晶体管的区域。剥离光刻胶膜112后，用湿法蚀刻除去开口部分的下氧化膜111。然后，用热氧化法进行第一栅氧化步骤，氧化基板101的表面，以例如5nm的厚度形成第一栅氧化膜113。此时，残留有SiN膜112的单元形成部分的基板表面不被氧化。
如图5所示，涂敷光刻胶，以除去周边区域中的形成LV系栅氧化膜的区域的方式进行构图，形成光刻胶膜114。以该光刻胶膜114为掩模进行湿法蚀刻，去除LV系晶体管的形成区域上的第一栅氧化膜113。
去除光刻胶膜114后对晶片的整个表面再次湿法蚀刻，蚀刻掉1～2nm左右的第一栅氧化膜113。
如图6所示，用热氧化法进行第二栅氧化步骤，氧化基板，在LV系晶体管的形成区域上形成2nm厚的第二栅氧化膜121。在整个表面上堆积例如5nm厚的HTO(高温氧化物)膜122，在SiN膜112上形成上氧化膜150。
然后，为了使HTO膜122高密度化，进行追加的退火处理或氧化步骤等热处理、或用N2O、NH3进行氮化、氮氧化，可提高栅绝缘膜的可靠性。
如图7所示，堆积作为栅极的多晶硅膜123。此时，周边区域中的HV系晶体管的栅氧化膜和存储单元区域中的选择晶体管的栅氧化膜，由第一栅氧化膜113和第二栅氧化膜121相层叠的氧化硅膜、和HTO膜122的叠层氧化膜构成。
另外，周边区域中的LV系晶体管的栅氧化膜由第二栅氧化膜121和HTO膜122的叠层氧化膜构成。
此时，通过使上氧化膜的厚度比下氧化膜厚，可以使注入的电荷在写入/擦除时向电荷蓄积层移动的现象在下氧化膜侧更容易发生。
下面，用展示了单元阵列部中的元件分离形成的图7～13说明形成活性区的步骤。
如图7所示，在多晶硅膜123上堆积720nm厚的氧化硅膜124，以在用来在基板表面上形成沟的蚀刻时用作掩模材料。在氮化硅膜124上堆积200nm厚的TEOS系或硅土系的氧化膜125，在其表面上涂敷光刻胶。以覆盖活性区的方式显影，形成除去元件分离区的光刻胶膜152。
以该光刻胶膜152作掩模，用RIE法依次蚀刻除去作为掩模材料的氧化硅膜125、氮化硅膜124之后去除光刻胶膜152。由此，把活性区的图案从光刻胶膜152转印到氧化硅膜125和氮比硅膜124上。
如图8所示，以氧化硅膜25和氮化硅膜124的叠层膜作为硬掩膜，用RIE法以从基板表面200nm左右的深度蚀刻作为栅的多晶硅膜123、存储单元区域中的栅氧化膜、周边区域中的HL系晶体管的栅氧化膜、LV系晶体管的栅氧化膜以及半导体衬底101，形成元件分离用的沟126。此时，存储单元和选择晶体管的边界区，在活性区上时，设在存储单元和选择晶体管的中间。
如图9所示，对半导体衬底101热氧化，形成例如3-6nm厚的氧化硅膜131。该氧化硅膜131是为了保护半导体衬底101而形成的。
在整个表面上堆积作为填埋沟126的材料的氧化硅膜132。作为堆积方法，例如，可以用CVD法堆积TEOS系氧化膜，或用HDP(高密度等离子体)法堆积硅土系氧化膜，以充分填埋从半导体衬底101的沟126到氧化硅膜125的条件进行堆积。图9示出用HDP法填埋氧化硅膜132的状态。
然后，如图10所示，用CMP(化学机械抛光)法研磨氧化硅膜132使其平坦化。在该研磨步骤中，氮化硅膜124是研磨的停止层。
之后，进行900℃以上的高温退火，释放因填埋沟126而产生的应力。
然后，用缓冲HF等进行湿法处理，用去除(lift-off)法除去填埋沟126的氧化硅膜表面的微小划痕或研磨时的异物。
如图11所示，用热磷酸湿法蚀刻除去氮化硅膜124。并且，用湿法蚀刻对填埋沟126的氧化硅膜132的顶部126a进行圆化处理。然后，以例如70nm的厚度堆积作为栅布线的掺入磷的多晶硅膜133。
然后，为了从多晶硅膜133向多晶硅膜123进行杂质扩散，进行例如850℃×30分的热处理。
然后，在多晶硅膜133上堆积例如50nm厚的钨硅(WSi)膜141，用CVD法堆积例如200nm厚的用作栅极加工时的掩模材料的TEOS系氧化膜142。
然后，如图12所示，涂敷光刻胶，以栅极的图案进行显影，用得到的光刻胶膜143把图案转印到作为掩模材料的TEOS系氧化膜142上。此时，图12示出单元阵列中的栅剖面图，存在作为电荷蓄积层的SiN膜112的区域是存储器单元的形成区，不存在的区域是选择晶体管的形成区。
除去光刻胶膜143，以TEOS系氧化膜142为掩模对WSi膜141、多晶硅膜133、123进行蚀刻。并用RIE蚀刻栅绝缘膜、除去到单元的上氧化膜150和SiN膜112为止。此时，在残留选择晶体管的栅绝缘膜的条件下进行蚀刻。
之后，进行后氧化，进行杂质的离子注入，在存储器单元和周边晶体管上形成作为未图示的漏和源的扩散层。并形成未图示的BPSG等构成的层间绝缘膜。对于层间绝缘膜，在栅极或扩散层的表面上开孔形成接触孔，埋入导电材料形成连接栅极或扩散层上的触点。在层间绝缘膜上用金属材料等形成布线层，在其表面上形成钝化层，完成制造工艺。
如果采用上述实施方案，作为存储器单元中的栅绝缘膜的电荷蓄积层的SiN膜112只在单元的沟道区上形成，不在元件分离区上形成。由此，成为电荷保特性的问题的、电荷从单元晶体管的元件分离区上的电荷蓄积层移动的现象不会发生，可得到良好的电荷保持特性。
另外，由于选择晶体管的栅绝缘膜和单元晶体管的栅绝缘膜不同，且只在不含电荷蓄积层的氧化硅膜(第一栅氧化膜113、第二栅氧化膜121和HTO膜122)上形成，所以选择晶体管的阈值不变动。可以进行稳定的读出动作。
而且，通过在周边晶体管中形成厚度不同的两个栅氧化膜，通过在栅氧化膜中必需高耐区的HV系晶体管中形成厚的栅氧化膜(第一栅氧化膜113、第二栅氧化膜121和HTO膜122)，在不需高耐压但必需高的驱动能力的LV系晶体管中采用薄的栅氧化膜(第二栅氧化膜121和HTO膜122)可提高动作速度等的性能。
上述的实施方案是一个例子，本发明并不仅限于此。例如，上述实施方案中采用在栅布线上层积有NSi膜和多晶硅膜的WSi的多层结构。但不限于该材料，也可以在扩散层和栅布线上形成Fi和Co的硅化物，使单元和周边晶体管硅化物化。
如上所述，根据本发明的非易失性半导体存储器件及其制造方法，由于以不从单元的沟道区伸出到元件分离区的方式形成在单元晶体管的栅绝缘膜中必需的电荷蓄积层，不会发生电荷从沟道上的电荷蓄积层向元件分离区上移动的现象，提高了电荷保持性。
而且，由于选择晶体管的栅绝缘膜构成为包含与单元晶体管的栅绝缘膜不同的电荷蓄积层，选择晶体管的阈值不变动，读出动作稳定。
而且，在周边晶体管中，由于在栅氧化膜必需高耐压的晶体管中采用厚的栅氧化膜，在不需高耐压但必需高驱动能力的晶体管中采用薄的栅氧化膜，提高了动作速度等性能。

Claims (10)

1.一种非易失性半导体存储器件，包括：
半导体衬底、
在上述半导体衬底的表面上形成的包含第一栅绝缘膜和第一栅极的第一晶体管、以及
在上述半导体衬底的表面上形成的包含第二栅绝缘膜和第二栅极的第二晶体管，
上述第一栅绝缘膜含有电荷蓄积层，上述第二栅绝缘膜不含电荷蓄积层，
上述第一晶体管和上述第二晶体管通过沟实现元件分离，上述第一晶体管的电荷蓄积层仅存在于元件区。
2.如权利要求1所述的非易失性半导体存储器件，其中：
上述第一栅绝缘膜包括厚度为1-10nm的下氧化硅膜、厚度为0.5-7nm作为上述电荷蓄积层的氮化硅膜、以及厚度为5-15nm的上氧化硅膜，
上述下氧化硅膜的厚度比上述上氧化硅膜的厚度薄。
3.如权利要求1所述的非易失性半导体存储器件，其中：
上述第一栅绝缘膜包括厚度为1-10nm的下氧化硅膜、厚度为0.5-7nm作为上述电荷蓄积层的氧化钽膜、以及厚度为5-15nm的上氧化硅膜，
上述下氧化硅膜的厚度比上述上氧化硅膜的厚度薄。
4.如权利要求1所述的非易失性半导体存储器件，其中：
上述第一栅绝缘膜包括厚度为1-10nm的下氧化硅膜、厚度为0.5-7nm作为上述电荷蓄积层的钛酸锶膜或钡钛酸锶膜、以及厚度为5-15nm的上氧化硅膜，
上述下氧化硅膜的厚度比上述上氧化硅膜的厚度薄。
5.如权利要求1-4中任一项所述的非易失性半导体存储器件，其中：
上述非易失性半导体存储器件具有单元阵列，该单元阵列具有作为单元晶体管的第一晶体管和作为选择晶体管的第二晶体管，
上述第二晶体管的上述第二栅绝缘膜具有厚度为5-15nm的氧化硅膜。
6.如权利要求5所述的非易失性半导体存储器件，其中：
上述非易失性半导体存储器件在上述单元阵列的周边区域具有周边晶体管，
上述周边晶体管具有
在上述半导体衬底的表面上形成的包含第三栅绝缘膜和第三栅极的第一周边晶体管、和
在上述半导体衬底的表面上形成的包含第四栅绝缘膜和第四栅极的第二周边晶体管，
上述第三栅绝缘膜和上述第四栅绝缘膜的厚度不同。
7.一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件具有包含单元晶体管和选择晶体管的单元阵列，该方法包括下列步骤：
在半导体衬底的表面上形成作为上述单元晶体管用的栅绝缘膜的、含有电荷蓄积层的第一栅绝缘膜的步骤；
在半导体衬底的表面上形成作为上述选择晶体管用的栅绝缘膜的、不含电荷蓄积层的第二栅绝缘膜的步骤；以及
在形成上述单元晶体管的元件区和形成上述选择晶体管的元件区之间形成沟，进行元件分离的步骤；
上述单元晶体管中的上述电荷蓄积层仅存在于上述元件区中。
8.一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件具有包含单元晶体管和选择晶体管的单元阵列以及包含周边晶体管的周边电路，该方法包括下列步骤：
在半导体衬底的表面上形成作为上述单元晶体管用的栅绝缘膜的、含有电荷蓄积层的第一栅绝缘膜的步骤；
在半导体衬底的表面上形成作为上述选择晶体管用的栅绝缘膜的、不含电荷蓄积层的第二栅绝缘膜的步骤；
在上述半导体衬底的表面上形成作为上述第一周边晶体管用的栅绝缘膜的、不含电荷蓄积层的第三栅绝缘膜的步骤；以及
在形成上述单元晶体管的元件区、形成上述选择晶体管的元件区以及形成上述第一、第二周边晶体管的元件区之间形成沟，进行元件分离的步骤；
同时进行形成上述第二栅绝缘膜的步骤和形成上述第三栅绝缘膜的步骤，且上述单元晶体管中的上述电荷蓄积层仅存在于上述元件区中。
9.一种非易失性半导体存储器件的制造方法，该非易失性半导体存储器件具有包含单元晶体管和选择晶体管的单元阵列以及含有第一和第二周边晶体管的周边电路，该方法包括下列步骤：
在半导体衬底的表面上形成作为上述单元晶体管用的栅绝缘膜的、含有电荷蓄积层的第一栅绝缘膜的步骤；
在半导体衬底的表面上形成作为上述选择晶体管用的栅绝缘膜的、不含电荷蓄积层的第二栅绝缘膜的步骤；
在上述半导体衬底的表面上形成作为上述第一周边晶体管用的栅绝缘膜的、不含电荷蓄积层的第三栅绝缘膜的步骤；
在上述半导体衬底的表面上形成作为上述第二周边晶体管用的栅绝缘膜的、不含电荷蓄积层且比上述第三栅绝缘膜薄的第四栅绝缘膜的步骤；以及
在形成上述单元晶体管的元件区、形成上述选择晶体管的元件区以及形成上述第一、第二周边晶体管的元件区之间形成沟，进行元件分离的步骤；
同时进行形成上述第二栅绝缘膜的步骤和形成上述第三栅绝缘膜的步骤，且上述单元晶体管中的上述电荷蓄积层仅存在于上述元件区中。
10.如权利要求7-9中任一项的非易失性半导体存储器件的制造方法，其中：
上述第一和第二栅绝缘膜包含作为最上层的HTO膜。
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