CN1375141A - 用脉冲填塞减少系统的同步和再同步时间的方法,系统和装置 - Google Patents
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Abstract
采用长帧同步字(400)来减少数据通讯中帧同步和再同步的时间的方法,系统和装置,其中长帧同步字(400)是帧同步字(204)和填塞位(404)的组合,而填塞位是用于定时调整的需要。
Description
发明领域
本发明申请涉及通常的通讯和数据传输领域。更确切的说，本发明涉及一种通过使用脉冲填塞技术在数据通讯系统上获取帧同步和再同步的方法，系统和装置。获取初始帧同步的时间可减少近二倍，以及再同步时间也明显减少。本发明对减少在帧同步和再同步操作过程中数据量的丢失特别有用。
背景技术：
常规的数据通讯系统一般是以通常称之为数据“帧”字的组或块的形式来传输数据。每一帧都是一组连续时隙的循环，它具有定义每个时隙的相对位置以及传输或“有效载荷”在时间隙中所包含的数据流的结构。除有效载荷数据之外，帧含有典型的确保同步，错误检测和操作和维修等功能的附加开销位。然而，附加开销位与数据位的比率越大，则相应通讯信道的效率越低。为了使接收器能合适地重建在通讯信道中传输的数据流，帧通常必须在时间上同步。
帧同步(“sync”)或再同步(“resync”)典型地是通过设计每个数据流帧的一部分作为“帧同步字”(FSW)来实现的。一般说来，FSW是位于每个数据帧起始部分的位模式，它的功能是提供接收器处理在数据通讯信道中传输的数据的参考点或标记。FSW通常与发射器的数据流相结合以形成数据帧，随后数据帧被调制，传输到数据通讯信道，并且在接收器上解调。解调信号是一个含有FSW的数据流。然后，为了获得帧同步，采用FSW解码器的解帧器来检测FSW。为了能随机产生与接收器中所对应的解扰器相一致的数据，在发射器中提供了扰频器。
帧同步字的特征已经被广泛研究和在教科书上讨论，如Bernard Sklar的《数字通讯原理和应用》pp.406-464(Prentice Hall 1988出版)，和J.J.Spilker，Jr的《卫星数字通讯》pp.449-454(Prentice Hall 1977出版)。为了保证在数据通讯信道中的数据可靠地传输，FSW必须具有良好的同步特性。当FSW具有小的“相关旁瓣sidelobes”时，FSW就具有良好的同步特性，这通常需要一定数量的专用的“附加位”字节来代表FSW的信息。上面所引用的参考书有包含良好特性的FSW表格，并且还提供了如何对位序列确定相关旁瓣的例子。
然而，使用太多的附加位通常不希望的，特别是在带宽限制的数据通讯系统中。较大量的附加位会分别对在发射器和接收器中的成帧和解帧操作增加所不希望的复杂性，并且也降低了通讯系统的效率。因此，虽然通常认为，一个设计成功的“长的”FSW比短的FSW具有更好的同步性能，例如，一个14位的同步字与和10位的字相比，但为了减少系统的复杂性和成本，通常考虑使用较短的FSW。于是，在没有影响帧同步或再同步的性能下，有必要限制的帧同步和再同步的附加位。
发明内容
本发明基本上克服了用于帧同步和再同步的常规方法和系统的上述讨论的局限性和不完美，本发明的主要目的是在没有对数据帧增加附加位的条件下减少帧同步和帧再同步的时间。这一主要目的也满足了没有影响帧同步和再同步性能的条件。
本发明的另一个目的是提供一个具有稳健的同步和再同步性能且没有在相应的发射器和接收器增加成帧和解帧的操作的复杂性的数据通讯系统。
上述的目的以及其它目的可以采用具有长帧同步字(LFSW)的方法，系统和装置来实现，其中，长帧同步字(LFSW)可通过常规帧同步字与紧接的前导数据帧的填塞位的唯一组合而构成。
本发明的第一方面提供了一种用于从发射器和接收器之间的系统通讯数据帧中获取帧同步或再同步的方法。该方法包括的步骤有：在第一数据帧的起始位置产生第一帧同步字；将有效载荷和附加位附加在第一帧同步字的结束部分，其中填塞位的功能是校正时间上的偏差；在第二数据帧的起始位置产生第二帧同步字；检测通过填塞位与第二帧同步字的组合所形成的长帧同步字；以及基于所检测到的长帧同步字中的至少一部分来获取帧同步。
根据本发明的另一方面，附加填塞位的步骤可进一步包括附加与第二帧同步字组合时具有互补同步特性的填塞位序列的步骤。采用这样的填塞位序列可以产生具有提高帧同步性能的长帧同步字，从而明显地减少了接收器的平均同步时间。
本发明的另一个方面提供了适用于获取在数据通讯信道上传输数据帧的帧同步的系统。该系统包括成帧器和解帧器，成帧器用于在第一数据帧的起始位置上提供第一帧同步字，用于将填塞位序列添加在第一数据帧的结束位置上以校正时间上的偏差，以及在第二数据帧的起始位置上提供第二帧同步字；解帧器用于检测后跟第二帧同步字的填塞位的发生，由此填塞位和第二帧同步字的组合形成了具有提高帧同步性能的长帧同步字。
在本发明的另外一个方面中，也提供了用于产生数据帧序列且该序列包含帧同步字和长帧同步字的发射器装置。该装置包括：用于检测发射器时钟和接收器时钟之间定时偏差的器件和提供脉冲填塞信号的检测器件，以及用于在各个帧的起始位置插入帧同步字的和用于在所选定的帧的结束位置处根据脉冲填塞信号插入同步兼容填塞位的成帧器。也提供了接收器装置，它包括：用于检测长帧同步字的器件，用于检测帧同步字的器件，和响应于两个检测器件的输出获取帧同步的线路器件，其中线路器件是根据帧同步算法的可编程数字电路器件的结构。
本发明的另外目的，性能和优点将在以下结合显示本发明实施例的附图的讨论中变得更加清晰。
附图说明
为了完整地理解本发明及其优点，这里参考将用于以下结合附图所作的详细讨论。在附图中类似的参考数字表示相同的性能；
图1是常规数据通讯系统的方框图。
图2是早期技术中两个连续数据帧的图。
图3是具有帧同步字，有效载荷数据位和填塞位的常规帧结构的图。
图4是根据本发明推荐实施例的长帧同步字的图。
图5显示了根据本发明的具有提高同步性能的长帧同步字的例子。
图6是适用于根据本发明推荐实施例的帧的系统的方框图。
图7是根据本发明推荐实施例产生数据帧方法的流程图。
图8是根据本发明推荐实施例获取同步和再同步方法的流程图。
图9是对应于根据本发明推荐实施例获取同步和再同步方法的状态图。
图10对应于图9状态图的状态表。
具体实施方式
图1显示了用于在通讯信道上发送帧数据的常规数据通讯系统100。数据通讯系统包括耦合在通讯信道106两端的发射器102和接收器104。在一个典型的系统中，发射器102接受来自数据源(没有显示)的数据流并且在调制数据之前对数据“成帧”以用于在通讯信道上发送数据。对业内的技术人士来说，数据传输的调制方法是众所周知的，对理解本发明来说并不需要再作任何讨论。帧数据以调制信号的方式在信道106上传输。依次采用接收器104接受和解调该调制信号。在信号被解调之后，接收器104就解帧帧信号和随后提供输出的数据流。在没有位失真的理想情况下，输出的数据流是输入数据流具有时间延迟的复制。
图2显示了早期技术中两个连续的数据帧202(n)和202(n+1)。每个帧202(n)和202(n+1)都包括了常规的帧同步字(FSW)204，它位于每个数据帧202(n)和202(n+1)的起始位置。每个帧又可进一步包括数据字部分206(n)，206(n+1)，其中数据字部分206(n)，206(n+1)包含了表示提供给发射器的输入数据流的数据或“有效载荷”的信息。数据字进一步包含，例如，用于操作，维护和误差检测的附加位。一般来说，第n帧的数据206(n)不同于第n+1帧的数据206(n+1)。帧的长度是可以变化的，但是在许多通讯系统中，帧的长度是相同的。
每个数据字部分206(n)和206(n+1)可进一步包含多个“填塞位”，它通常是添加在每个帧的结束位置上，以校正在发射器和接收器时钟之间的定时偏差，从而保证在发射器和接收器之间的时间同步。一个填塞位使用的例子在1996年4月22日的《ANSI技术报道》中“高比特率的数字用户线”一文作了详细讨论，这里将以全文引用作为参考。另外，表1显示了使用填塞位(sb)和填塞标识(sbid’s)的数据帧结构的例子。以下的表1是ANSI为HDSL2草拟的标准(1999年六月7-11日)第18页的复制，这里将以全文作为参考。
表1：
| 时间 | 帧位# | HOH | 缩写名字 | 全名 |
| 0ms | 1-10 | 1-10 | FSW！-10 | 同步字 |
| 11-2326 | -- | B1 | 有效载荷块1 | |
| 2327 | 11 | crc1 | 循环冗余校验 | |
| 2328 | 12 | crc2 | 循环冗余校验 | |
| 2329 | 13 | sbid1 | 填塞位标识1 | |
| 2330 | 14 | losd | DSL信号缺陷的丢失 | |
| 2331-2338 | 15-22 | EOC01-08 | EOC第1位至第8位 | |
| 2329-4654 | -- | B2 | 有效载荷块2 | |
| 4655 | 23 | crc3 | 循环冗余校验 | |
| 4656 | 24 | crc4 | 循环冗余校验 | |
| 4657 | 25 | uib | 未指定指示位 | |
| 4658 | 26 | sega | 段不规则 | |
| 4659-4666 | 27-34 | EOC09-16 | EOC第9位至第16位 | |
| 4667-4982 | -- | B3 | 有效载荷块3 | |
| 6983 | 35 | crc5 | 循环冗余校验 | |
| 6984 | 36 | crc6 | 循环冗余校验 | |
| 6985 | 37 | sbid2 | 填塞位标识2 | |
| 6986 | 38 | segd | 段缺陷 | |
| 6987-6994 | 39-46 | EOV17-24 | EOC第17位至第24位 | |
| 6-2/1552ms | 6995-9310 | -- | B4 | 有效载荷块4 |
| 6-1/1552ms | 9311 | 47 | sb1 | 填塞位1 |
| 6ms标称 | 9312 | 48 | sb2 | 填塞位2 |
| 6+1/1552ms | 9313 | 49 | sb3 | 填塞位3 |
| 6+2/1552ms | 9314 | 50 | sb4 | 填塞位4 |
图3显示了常规数据帧300的另一种表示，它的结构是在FSW 204之后紧跟着有效载荷和附加位304以及填塞位306。不包含填塞位306的数据帧300的长度被标为“x”；而包含了填塞位306的数据帧300的长度被标为“x+a”。如表1所示的帧，只有在需要时钟偏差校正时才添加填塞位306。于是，当添加了填塞位306时，表1中“x”的长度是9310位，“a”是4位，因此数据帧300的总的长度是9314位。正如在上述参考的HDSL2标准中所讨论的那样，如图2所示的电讯系统中，常规发射器的分析表明约每间隔6帧插入填塞位306，但一般会更频繁地插入填塞位。对零时钟偏差来说，添加在数据帧300的填塞位306位平均上是时间的一半。对正的时间偏差来说，就更频繁地添加填塞位306，反之对负的时间偏差来说，就会更少些添加填塞位306。
对表1所示的HDSL2的帧结构而言，帧位1至10对应于在常规数据通讯系统中使用的FSW以建立帧同步或再同步。于是，表1中的帧位1至10对应于FSW 204。帧位11至9310对应于图3的有效载荷和附加位304。帧位9311至9314对应于图3的填塞位306，它用于校正与上述讨论的接收器有关的定时偏差。
在操作中，如图3所示的填塞位306后面紧跟着下一数据帧的FSW。这里，第一数据帧的填塞位和紧跟着的第二数据帧的FSW一起形成了一个数据序列，它根据本发明作为“长的”FSW插入中间。
图4显示了根据本发明推荐实施例的“长的”帧同步字的图。LFSW400包括了FSW 204和附加的帧同步字(AFSW)404。于是，在前一数据帧被所添加的填塞位404拉长时，前一数据帧的填塞位404和当前数据帧的FSW一起为当前数据帧提供LFSW 400。正如图5所示的例子那样，当选择了合适的位时，LFSW就显示出比图3常规FSW增强的同步性能。
图5显示了本发明所显示的填塞位和FSW的组合呈现出互补的同步特性。当采用图5所示的组合方式时，最终的LFSW呈现出了增强的同步性能，它与仅采用FSW来建立帧同步的常规帧同步方式相比，允许更快的平均同步时间(MTTS)的时间。例如，本发明已经示意的填塞位“1111”与帧同步字“0000101101”的组合502a/504a将产生具有增强同步性能而大大减少MTTS的LFSW 506a“11110000101101”。从LFSW的增强的同步性能而获得MTTS时间的减少将在以下参考表2来讨论。同样，填塞位502b至502f和帧同步字504b至504f如图5所示的方式来组合将产生每个都具有增强同步性能的LFSW。
图6显示了根据本发明的推荐实施例用于获取帧同步的系统600的方框图。成帧器610，它可以采用业内技术人士众所周知和理解的门阵列或专用集成电路(ASIC)来实现，用于产生FSW并随后添加到有效载荷和附加位上以形成数据帧。当需要校正定时偏差时，在数据帧中包含了如图5所示的填塞位。通过在发射器中的抑止电路可以确定是否需要填塞位，这取决于在发射器或网络时钟和接收器或本地时钟之间是否存在着差异。随着数据帧的产生，帧的位就发送到调制器614。第二数据帧和随后的数据帧也发送到调制器614。调制器614产生信号并通过通讯信道106向接收器104发送信号。随后在接收器104中的解调器620解调所接受到的发射器的信号，并将解调后的信号发送到解帧器624。解帧器检测在成帧的数据中是否存在着LFSW。可采用LFSW检测器来检测LFSW，该检测器可包括在门阵列或ASIC电路的改进解帧器中。最好，LFSW能包含填塞位“0101”和FSW“1010110000”，如图5所示的。
图7显示了根据本发明推荐实施例来产生数据帧的方法的流程图。步骤720中，反射器的成帧器接受输入的数据流。步骤725中，通过将帧同步字设置为数据帧的第一位来产生帧。接着，步骤730中，将来自数据流的位和附加位插入到帧中。步骤735中，如果需要校正定时偏差的话，填塞位就添加在帧的结束的位置上，以完成帧。最好，填塞位如图5的例子所示。步骤740中，在完成了帧之后，重复上述步骤以产生下一个和随后的帧。
另外，填塞位的标识(sbids)可以作为附加位插入在FSW数据帧的结束之间。当两个sbids都为1时，填塞位就添加在帧的结束的位置上，而当两个sbids都为0时，填塞位就不再添加在帧的结束的位置上。在推荐的实施例中，填塞位为“0101”以及FSW为“1010110000”，如图5的502d和504d所示。随后，帧发送至调制器，依次产生通过通讯信道传输到接收器的解调器的发送信号。
图8显示了根据本发明推荐实施例在接收器获取帧同步和再同步的方法。步骤820中，解帧器接受解调的数据流，随后在步骤825中搜索LFSW。最好，LFSW是一个包含“01011010110000”或如图5所示的其它数值。步骤830中，在检测到LFSW之后，解帧器便根据帧同步算法进入“同步”状态。图9显示了根据本发明帧同步算法的实施例。步骤835中，一旦进入了“同步”的状态之后，解帧器就持续锁定FSW，以保持“同步”状态。步骤840中，只要在正确的时隙中检测到FSW，那么就能保证“同步”状态。
图9是说明根据本发明推荐实施例的帧同步(再同步)算法的状态图900。图10是对应的状态转移表。最好，算法是由硬件或硬件和软件组合的解帧器来实现。
再参考图9，当发射器打开和接收器开始接受数据时，到达解帧器的数据帧不含有帧同步，于是就进入“非同步”(OOS STATE)状态910。同步字检测器寻找LFSW。当发现了LFSW之后，存在条件LFSW FOUND＝“1”，这将引起从OOS STATE(非同步)910到“进入同步“状态(WAIT STATE等待状态)920的状态转移。在WAIT STATE(等待状态)920中，位计数器启动。如果检测到FSW，在位计数器达到预定数值时，存在MATCH FOUND＝“1”的条件，就使得接收器转移到“同步”状态(IS STATE)930。然而，如果没有检测到FSW，在位计数器达到预定数值时，就从WAIT STATE(等待)状态920转移回到OOS STATE(非同步)状态910。
此外，当接收器是处于IS STATE(正确状态)状态930时，同步字监测器就继续寻找随后的FSW并保持着IS STATE(正确状态)状态930，只要保持着相匹配的条件MATCH FOUND＝“1”。如果没有保持匹配，就发生向“跑出同步”状态(ERROR STATE出错状态)940的转移。当处于ERROR STATE 940的状态时，只有再找到后续的匹配，即，MATCH FOUND＝“1”，就会转移回到IS STATE(正确状态)状态910。如果没有能再找到匹配，那么就从WAIT STATE(等待)状态920转移到OOS STATE(非同步)状态910，并且再重复同步过程。
正如以下表2所示，所显示的本发明的方法使得MTTS时间与早期技术的MTTS时间相比快了近两倍。此外，趋于再同步的时间(从ERROR STATE 940回到IS STATE的时间)也提高了近两倍。MTTS的改进和趋于再同步时间减少了当损耗引起数据传输差错时的数据丢失的数量。表2显示了用于HDSL 2通讯系统的典型MTTS的数值。有关产生表2所示结果的假设的进一步细节在Kevin W.Schneider he Marc Kimpe合编的“HDSL2帧同步的分析”(T1E1.4/98-286，T1电信委员会，T1E1.4工作组，San Antonio，TX，1998年9月出版)的文章中作了详细讨论。
表2：适用于HDSL2帧(FSW与LFSW的比较)的平均同步时间(MTTS)
| FSW的长度 | 8 | 9 | 10 | 11 | 12 | 13 | 14 | 15 |
| FSW平均同步时间(帧的#) | 20.69 | 11.59 | 7.05 | 4.77 | 3.64 | 3.07 | 2.78 | 2.64 |
| LFWS平均同步时间(帧的#) | 5.30到7.76 | 4.15到5.38 | 3.58到4.19 | 3.29到3.60 | 3.15到3.30 | 3.07到3.15 | 3.04到3.08 | 3.02到3.04 |
从上面可以看到，各种各样的变化和改进都可以采用，但着并没有脱离本发明新的概念的精神和范围。应该理解到，对这里所说明的特定的方法和装置没有限制是有意的，也是可以推断到的。当然，由所附的权利要求将所有的这类变更都纳入权利要求的范围。本发明由下列权利要求作进一步确定。
Claims (28)
1.用于在发射器和接收器之间通讯数据帧的系统中获取帧同步或再同步的方法，该方法包括的步骤有：
在第一数据帧的起始位置上产生第一帧同步字；
在第一帧同步字结束位置上附加有效载荷和附加位；
在有效载荷和附加位的结束位置上添加填塞位，其中填塞位的功能是校正定时的偏差；
在第二数据帧的起始位置上产生第二帧同步字；
检测由填塞位和第二帧同步字组合的长帧同步字；以及，
基于检测到的长帧同步字中的至少一部分来获取帧同步。
2.如权利要求1所述的方法，其基本特征在于：添加填塞位的步骤包括，当填塞位与第二帧同步字相组合时，添加具有互补同步特性的填塞位序列。
3.如权利要求1所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0101”；以及，
产生第二帧同步字的步骤包括使用位序列“1010110000”。
4.如权利要求1所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“1111”；以及，
产生第二帧同步字的步骤包括使用位序列“0000101101”。
5.如权利要求1所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“1011”；以及，
产生第二帧同步字的步骤包括使用位序列“1011110000”。
6.如权利要求1所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0110”；以及，
产生第二帧同步字的步骤包括使用位序列“1001111000”。
7.如权利要求1所述的方法，其基本特征在于：所述的获取帧同步的步骤包括：
如果检测到长帧同步字，就从非同步状态向等待状态转移；以及，
如果帧同步字的匹配条件满足，就从等待状态向同步状态转移。
8.如权利要求7所述的方法，进一步包括如果帧同步字的匹配条件不满足就从等待状态向非同步状态转移的步骤。
9.如权利要求7所述的方法，进一步包括只要后续数据帧的帧同步字的匹配条件满足就继续保持在同步状态的步骤。
10.如权利要求7所述的方法，进一步包括的步骤有：
如果紧跟着的数据帧的帧同步字的匹配条件不满足，就从同步状态向差错状态转移；
如果下一帧数据帧的帧同步字的匹配条件满足，就从差错状态向同步状态转移；
如果下一帧数据帧的帧同步字的匹配条件不满足，就从差错状态向非同步状态转移。
11.如权利要求7所述的方法，其基本特征在于：帧同步字匹配条件满足的步骤有：
初始化对应的位计算器；以及，
在计数器达到预定的计数时，检测帧同步字。
12.用于减少在数据通讯系统中数据帧达到同步或再同步的平均时间的方法，该方法包括的步骤有：
在第一数据帧的起始位置上产生第一帧同步字；
在第一帧同步字结束位置上附加有效载荷和附加位；
在有效载荷和附加位的结束位置上添加填塞位；
其中填塞位的功能是校正定时偏差，以及当填塞位与第二帧同步字相组合时，添加位具有互补的同步特性；
在第二数据帧的起始位置上产生第二帧同步字，第二帧同步字和填塞位形成具有增强帧同步性能的长帧同步字；
检测长帧同步字；以及，
基于检测到的长帧同步字中的至少一部分来获取帧同步。
13.如权利要求12所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0101”；以及，
产生第二帧同步字的步骤包括使用位序列“1010110000”。
14.如权利要求12所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“1111”；以及，
产生第二帧同步字的步骤包括使用位序列“0000101101”。
15.如权利要求12所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“1011”；以及，
产生第二帧同步字的步骤包括使用位序列“1011110000”。
16.如权利要求12所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0110”；以及，
产生第二帧同步字的步骤包括使用位序列“1001111000”。
17.如权利要求12所述的方法，其基本特征在于：所述的获取帧同步的步骤包括：
如果检测到长帧同步字，就从非同步状态向等待状态转移；以及，
如果帧同步字的匹配条件满足，就从等待状态向同步状态转移。
18.如权利要求17所述的方法，进一步包括如果帧同步字的匹配条件不满足就从等待状态向非同步状态转移的步骤。
19.如权利要求17所述的方法，进一步包括只要后续数据帧的帧同步字的匹配条件满足就继续保持在同步状态的步骤。
20.如权利要求17所述的方法，进一步包括的步骤有：
如果紧跟着的数据帧的帧同步字的匹配条件不满足，就从同步状态向差错状态转移；
如果下一帧数据帧的帧同步字的匹配条件满足，就从差错状态向同步状态转移；
如果下一帧数据帧的帧同步字的匹配条件不满足，就从差错状态向非同步状态转移。
21.如权利要求17所述的方法，其基本特征在于：帧同步字匹配条件满足的步骤有：
初始化对应的位计算器；以及，
在计数器达到预定的计数时，检测帧同步字。
22.获取在通讯信道上传输数据帧的帧同步的系统，该系统包括：
成帧器，它用于在第一数据帧的起始位置上提供第一帧同步字，用于将填塞位序列添加在第一数据帧的结束位置上，以校正定时偏差以及用于在第二数据帧的起始位置上提供第二帧同步字；以及，
解帧器，它用于检测被第二帧同步字紧跟着的填塞位的发生，其中填塞位和第二帧同步字组合形成具有增强帧同步性能的长帧同步字。
23.用于产生数据帧序列的发射器装置，其中序列包含了帧同步字和长帧同步字，该装置包括：
用于检测发射器时钟和接收器时钟之间定时偏差的器件，该检测器件提供脉冲填塞信号；以及，
用于将帧同步字插入在各个帧的起始位置，以及用于根据脉冲填塞信号将同步兼容填塞位插入在所选定的帧的结束位置上的成帧器。
24.用于提供帧同步的接受装置，包括：
用于检测长帧同步字的器件；
用于检测帧同步字的器件；以及，
用于根据检测器的输出来获取帧同步的电路器件，其中，帧同步电路是根据帧同步算法编程的数字电路元件的结构。
25.如权利要求1所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0100”；以及，
产生第二帧同步字的步骤包括使用位序列“1011110000”。
26..如权利要求1所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0100”；以及，
产生第二帧同步字的步骤包括使用位序列“1011010000”。
27.如权利要求12所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0100”；以及，
产生第二帧同步字的步骤包括使用位序列“1011110000”。
28.如权利要求12所述的方法，其基本特征在于：
添加填塞位的步骤包括使用位序列“0100”；以及，
产生第二帧同步字的步骤包括使用位序列“1011010000”。
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