CN1402434A - 使用二分法的延迟锁定电路及相关方法 - Google Patents

Abstract

一种使用二分法的延迟锁定电路及相关方法，用来根据一第一时脉产生一对应的第二时脉，并使二时脉同步；该方法包含有：进行一校正程序以将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少一校正时距；其中该校正时距趋近于前一次校正程序中校正时距的一半；该装置包括一比较器，用来比较该第一时脉与该第二时脉对应周期间是否同步，并产生一对应的比较信号；一延迟器，电连于该比较器，用来延迟该第二时脉以改变该第二时脉与该第一时脉对应周期间的延迟时间；以及一控制器，用来控制该延迟锁定电路的动作；本发明能在不增加量化误差的情况下，大幅加速锁定延迟的过程；不但能确保数字式延迟锁相电路锁相的精确，更能提升效率，减少浪费在锁相过程反复修正过程中的时间。

Description

使用二分法的延迟锁定电路及相关方法

技术领域

本发明提供一种延迟锁定的方法及相关电路，尤指一种使用二分法的延迟锁定电路及相关方法。

背景技术

在资讯发达的今日社会，数字资讯的处理、交流与传播已深入社会生活的每一层面；举凡移动电话、个人数字助理(PDA，Personal DigitalAssistant)、可连接至网络的资讯家电(IA，Information Applicant)乃至于个人电脑等的数字装置，无不是用来方便数字资讯的处理与传播。

在以数字装置传播、交换与处理数字资讯时，都要配合时脉的触发，才能处理序列的数字信号。举例来说，个人电脑中的中央处理器就要以时脉触发来协调中央处理器中各部份数字电路的资料存取及处理。另外，在移动电话中，也要以时脉来触发数字资讯的发送与传输；要以移动电话做为一接收端接收数字信号的时候，要先根据接收到的数字资讯的时脉先在接收端这一方建立同步的时脉，才能在接下来交换数字资讯的过程中，正确地收发数字资讯。

在以时脉触发数字资讯处理的过程中，根据一时脉产生另一同步时脉的技术，有广泛而重要的应用。像是在数字电路中，可将两同步的时脉其中之一进行除频与倍频，进一步得到频率不同但仍和谐同步的不同时脉，方便在不同的数字电路间协调数字资讯的处理。另外，也可根据一时脉产生另一电流驱动能力更强的同步时脉，并以该驱动能力更强的时脉来驱动逻辑闸更多的数字电路。像是在数字移动通讯系统中，当一移动电话做为一接收端，要根据接收到的时脉建立同步时脉的时候，以无线电波传来的时脉相当微弱，电流驱动能力不强；此时就需要建立一驱动能力更强的同步时脉，才能驱动接收端的移动电话，使其正常运作。

用来根据一时脉产生另一同步时脉的电路通常称为一锁相电路(Phase Lock Loop circuit)。锁相电路实施方式之一，就是延迟锁定(DLL，Delay-Lock Loop)电路。请参考图1。图1为一习知的延迟锁定电路10的功能方块图。延迟锁定电路10是用来根据一输入的第一时脉12，产生一同步的第二时脉14。延迟锁定电路10中包含有一延迟器16、一缓冲器(buffer)20、一比较器24与一控制器22；其中延迟器16电连于缓冲器20，具有复数个延迟单元18；缓冲器20的输出端回馈至比较器24的一端，比较器24的另一端则接收第一时脉12。比较器24的输出端25电连至控制器22，控制器22则会控制延迟器16。

延迟锁定电路10的工作情形可描述如下：当第一时脉12输入至延迟器16后，延迟器16可将第一时脉12延迟一定时间以产生另一个时脉，即为第二时脉14。由延迟器16产生的第二时脉14输入缓冲器20后，会由缓冲器20增加其电流输出能力，并将其输出。为了要使第二时脉14与第一时脉12同步，延迟锁定电路10有一回馈修正的机制。在此机制中，第一时脉12与第二时脉14会再输入至比较器24，比较器24会比较第一时脉与第二时脉对应周期是否同步，比较的结果则输出至控制器22。控制器22可依据比较器24比较的结果，控制延迟器16以其中的延迟单元18改变第二时脉14的延迟时间，以修正第二时脉14与第一时脉12间的延迟时间。在延迟器16中的复数个延迟单元18中，每一个延迟单元18都能延迟第二时脉14一固定的延迟单位时间；延迟器16启用不同数目的延迟单元18，就能改变第二时脉14延迟的时间。

上述修正第二时脉14以使其与第一时脉12同步的方法，可用图2的流程图来进一步描述。请参考图2。图2为习知延迟锁定电路10改变第二时脉14的延迟时间以使其锁定第一时脉12并与的同步的流程图。图2的流程有下列步骤：

步骤26：开始延迟锁定的流程。也就是开始调整第二时脉14的延迟时间，使其锁定第一时脉12并与的同步的过程。一开始的时候，控制器22会控制延迟器16根据第一时脉12各时脉周期的触发，在延迟一固定时间(称为延迟时间的初始值)后，产生第二时脉14的对应时脉周期。因为延迟锁定电路10电路本身有未知的系统延迟(system delay)，再加上延迟时间的初始值，第一时脉12与第二时脉14对应周期间的延迟时间也未知；第一时脉与第二时脉也还不能同步。

步骤28：产生第二时脉14后，就能将第一时脉12与第二时脉14送到比较器24，比较两时脉对应周期间的关系。比较器24可判断两时脉对应周期间的先后关系，也就是第一时脉121一周期与第二时脉14对应周期间的领先/落后的关系。比较之后，比较器24可发出一对应的比较信号给控制器22，表示第一时脉12一周期是否领先第二时脉14中的对应周期。本步骤即是由比较器24比较第一时脉12与第二时脉14对应周期间的领先/落后关系。若第一时脉12领先，则到步骤30；若否，则到步骤32。

步骤30：控制器22接收比较器24的比较信号后，会判断要如何调整第二时脉14的延迟时间。由步骤30进行到此步骤，控制器24会将启动的延迟单元18减少一个。如前所述，每个延迟单元18可延迟第二时脉14一延迟单位时间(以下称为dt；举例来说，1dt可以是一亿分之一秒)。少启动一延迟单元18，就会使第二时脉14的延迟时间减少一延迟单位时间(dt)。在完成本步骤，调整完第二时脉14的延迟时间后，整个流程会递回至步骤28，再重新比较一次第一时脉12与第二时脉14。

步骤32：与步骤30相似，本步骤也是要依据步骤28比较的结果对第二时脉14的延迟时间做出对应的调整。在此步骤中，控制器22会控制延迟器16多启用一个延迟单元，将第二时脉的延迟时间增加一延迟单位时间。同步骤30，再完成本步骤之后，整个流程会再度递回至步骤28，重复「比较—调整」的过程，逐次修正第二时脉14的延迟时间，最终会使第二时脉14与第一时脉12同步。

以下将以一例来说明上述流程的执行过程。请参考图3。图3为习知延迟锁定电路10使第二时脉同步于第一时脉的过程中，第一时脉12与第二时脉14的波形图。图3的横轴为时间，纵轴为波形幅度的大小。因为习知技术锁定延迟所需时间很长，第一时脉12与第二时脉14整个修正过程的波形被分为三部份，故图3中可见六个波形；其中波形12a在标示A1处下接波形12b，波形14a在标示A2处下接波形14b；同理波形12b在B1处下接波形12c，波形14b在标示B2处下接波形14c，以此类推。分别在标示A1、B1处组合波形12a、12b及12c就是第一时脉12在时间0到时间28T间的波形；同理波形14a、14b及14c则完整表示了第二时脉14在时间0到时间28T间的波形。请先参考图3中的波形12a与14a。波形12a是第一时脉12在时间0到时间10T间的波形；其中T代表第一时脉12一周期的时间(如波形12a中时距12p所标示)。请注意延迟锁定电路10是要根据第一时脉12来产生一同步的第二时脉14，作为依据的第一时脉12其周期是固定的；延迟锁定电路10会调整第二时脉14的延迟时间，故其波形的周期不固定。波形14a则是第二时脉14在时间0到时间10T间的波形。

当延迟锁定电路10开始运作时，延迟器16会依据第一时脉12一周期的波形升缘(rising edge)的触发，在一定的延迟时间后，产生第二时脉14中的对应周期。像在波形12a中，周期201a的升缘会触发延迟器16在一定的延迟时间后，产生波形14a中的对应周期201b；周期201a与周期201b间的触发对应关系，在图3中就用箭头C来表示。同理，波形12a中的周期202a会触发波形14a中的周期202b；第一时脉12中的周期203a会触发第二时脉14中的周期203b，等等。

当延迟器16依据周期201a的触发产生第二时脉中的周期201b后，比较器24会比较第一时脉12与第二时脉14相互间的领先/落后关系(就是步骤28)。比较器24在比较时，是依据周期201b与第一时脉中的周期202a相互间的关系产生比较信号。换句话说，比较器24在比较第一时脉与第二时脉时，是以第一时脉中落后周期201a一个周期(1T)的周期202a做为一参考周期，与第二时脉中对应于周期201a的周期201b比较，以比较出第一时脉与第二时脉是否同步。以图3中的例子来说，第二时脉中的周期201b落后第一时脉中的周期202a，所以比较器24会判定第一时脉12领先第二时脉14。如前所述，延迟器16在一开始要依据第一时脉中周期201a的触发产生第二时脉中周期201b时，会因为未知的系统延迟加上延迟器本身延迟时间的初始值，使得周期201a与周期201b两者的升缘有一延迟；而周期201b也很难马上就与周期202a同步。像在图3中的例子，周期202a与周期201b的升缘间就有25dt的时间差(如标示15a所指示)。请注意比较器24只能比较出周期202a与周期201b间领先/落后的关系，并不能量化地量测出两者间的延迟时间(即两周期升缘间的时间差距)。

比较器24在比较周期202a与周期201b后，判断第二时脉12落后第一时脉14，所以控制器22会依据比较的结果控制延迟器16少启用一个延迟单元18，以将第二时脉的延迟时间减少1dt(就是步骤30)。接下来当延迟器16再度以周期202a升缘的触发产生第二时脉14中对应周期202b时，周期202a与周期202b间的延迟时间就会因延迟器16少启动的这个延迟单元而减少1dt；相对地，周期202b与作为参考周期的周期203a的时间差也会减少1dt，变成24dt(如图3中所示)。当然，比较器24再度比较周期203a与202b后(再度进行步骤28)，会发现第一时脉14依然领先第二时脉12，控制器24又会控制延迟器16再少启用一个延迟单元18(步骤30)。接下来延迟器16会以第一时脉12中周期203a的触发产生周期203b，而这两个周期间的时间差又会因为少启用的延迟单元而减少1dt，相对地使周期204a(即用来比较的参考周期)与周期203b间升缘的时间差减少1d而变成23dt。

随着习知延迟锁定电路10不断比较—修正的过程，第二时脉中周期与对应参考周期间的时差也会以1dt为单位逐次缩小。这是因为习知延迟锁定电路10每次都以一定的时距(1dt)来调整第二时脉中各周期的延迟时间。如在图3中，延迟器16以周期210a触发而产生周期210b时，周期210b与对应参考周期211a间升缘的时间差距已缩短至16dt(请参考波形12b及14b)。到时间20T后(请参考波形12c及14c)，周期220b与对应参考周期221a的间的时间差距已缩短为6dt。等到时间26T时，周期226a触发的周期226b，两者间的时间差距恰等于第一时脉12的一个周期(即1T)，此时第二时脉14的周期226b也会和周期227a同步。这表示在逐次修正后，延迟器12所启用的延迟单元的数量，使其在由第一时脉周期升缘触发第二时脉升缘时引入的延迟时间刚好为一周期。如前所述，延迟器16在以第一时脉周期的升缘触发第二时脉对应周期的升缘时，会因为未知的系统延迟，加上延迟器16本身可启动不同数量的延迟单元18，而使得第一时脉与第二时脉对应周期间有一延迟时间。一开始延迟器16无法得知系统延迟，启用的延迟单元的数目也是初始猜测值，故此时第一时脉与第二时脉无法同步。在接下来的过程中，延迟锁定电路10会重复步骤28及30(或32)来逐次修改第一时脉与第二时脉对应周期间的延迟时间；最后使延迟器16启用延迟单元18的数量所造成的延迟时间，加上未知的系统延迟两者共同造成的延迟时间恰为第一时脉之一个周期T。延迟器16后续再依据第一时脉周期触发所产生的第二时脉周期，就能和第一时脉同步了。接下来延迟锁定电路10仍会重复「比较—修正」的过程，以随时修正系统干扰的影响；但此时延迟器16多半只会再增加或减少一两个启用的延迟单元，以小幅修正统引入的干扰。

上述习知技术的缺点，就是要花较长的时间才能修正第二时脉使其与第一时脉同步。这是因为习知技术中一次仅能修正一单位延迟时间(即1dt)。为了要增进第二时脉锁定于第一时脉的精确度，单位延迟时间必须要够小，以避免量化误差(quantization error)。承图3的例，若第二时脉与第一时脉对应周期间的延迟时间为0.5dt，那么不管如何修正，第二时脉与第一时脉对应周期间都会因这个0.5dt的误差而无法完全同步。因为数字式的延迟锁定电路每次修正第二时脉的延迟时间时，都只能以一单位延迟时间(dt)为修正的最小单位；而小于一单位延迟时间的时间差距(如0.5dt)就成为无法完全修正的量化误差了。换句话说，一单位延迟时间dt的时间长短可用来衡量量化误差的大小。

为了要减少量化误差，在设计像延迟锁定电路10这样的数字式延迟锁定电路时，都会尽量缩小单位延迟时间dt。举例来说，若图3中第一时脉一周期T的时间相当于100dt(即1dt＝T/100)，那么造成第一时脉与第二时脉不能完全同步的量化误差就会小于百分之一周期。若一单位延迟时间dt缩小为千分之一周期T的时间，那么量化误差就会进一步减低至千分之一周期。但单位延迟时间缩小，就会使修正第二时脉延迟时间的过程增加。由图3中可看出，习知技术在修正第二时脉延迟时间时，每一周期T只能修正(增加或减少)一单位时间的误差。单位时间越小，每一周期T中修正延迟时间的量也越小；相对的，要完成整个修正过程所需的时间也就越长(换句话说，需要更多周期T才能将第二时脉修正至与第一时脉同步)。当然，在现代的资讯工业中，不仅希望延迟锁定电路的量化误差要小(以精确锁相)，更希望延迟锁定电路能快速地将第二时脉锁定与第一时脉同步，以提升资讯处理的效率。

发明内容

因此，本发明的主要目的在于提供一种延迟锁定的方法及相关电路，能在不增加量化误差的情况下，加快延迟锁定的修正过程，以解决习知技术的缺点。

为达成上述目的，本发明提出一种使用二分法的延迟锁定方法，用来根据一第一时脉，产生一对应的第二时脉，并使该第一时脉与该第二时脉同步；该方法包含有：进行一校正程序；其将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少一校正时距；其中该校正时距趋近于前一次校正程序中校正时距的一半。

本发明还提出一种使用二分法的延迟锁定电路，用来根据一第一时脉，产生一对应的第二时脉，并使该第一时脉与该第二时脉同步；该延迟锁定电路包含有：一比较器，用来比较该第一时脉与该第二时脉对应周期间是否同步，并产生一对应的比较信号；一延迟器，电连于该比较器，用来延迟该第二时脉以改变该第二时脉与该第一时脉对应周期间的延迟时间；以及一控制器，用来控制该延迟锁定电路的动作；其中该控制器可进行一校正程序，以根据该比较信号，控制该延迟器将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少一校正时距；其中该校正时距为前一次校正程序中校正时距的一半。

本发明能在不增加量化误差的情况下，大幅加速锁定延迟的过程；不但能确保数字式延迟锁相电路锁相的精确，更能提升效率，减少浪费在锁相过程反复修正过程中的时间。

附图说明

图1为一习知延迟锁定电路的功能方块图；

图2为用于图1延迟锁定电路的方法的流程图；

图3为图1中延迟锁定电路的第一时脉与第二时脉波形的时序图；

图4为本发明延迟锁定电路的功能方块图；

图5为用于图4中延迟锁定电路的方法的流程图；

图6为图4中延迟锁定电路的第一时脉与第二时脉波形的时序图；

图7为本发明方法修正延迟时间的示意图；

图示的符号说明：

50  本发明的延迟锁定电路        52  第一时脉

54  第二时脉                    56  延迟器

58  延迟单元                    60  缓冲器

62  控制器                      64  比较器

65  暂存器                      71  校正程序

C箭头                           A1、A2标示

T周期                           dt单位延迟时间

52a、52b、54a、54b、E3  波形

66、68、70、72A、72B、74、76、78  步骤

301a、303a、305a、307a、309a、311a、

313a、315a、301b、303b、305b、307b、

309b、311b、313b、E1、E2  周期

具体实施方式

请参考图4。图4为本发明延迟锁定电路50的功能方块图。延迟锁定电路50有一延迟器56、一电连于延迟器56的缓冲器60、一比较器64与一控制器62。延迟器56中有复数个延迟单元58，每个延迟单元可引入一延迟单位时间dt。控制器62中则有一暂存器65。与习知延迟锁定电路10相似，本发明的延迟锁定电路50也是依据一第一时脉52，以延迟器56来产生一第二时脉56。第二时脉56会经过缓冲器60加强其电流驱动能力并由缓冲器60输出。为了要使第一时脉52与第二时脉54同步，两时脉都会再回授至比较器64，以比较两时脉是否同步。比较器64会依据比较的结果发出一对应的比较信号输出至控制器62。控制器62便可依据接收到的比较信号来控制延迟器56，以调整延迟器56所产生的第二时脉54，使其能与第一时脉52同步。

如前面所讨论过的，在延迟锁定电路一开始运作的时候，延迟器所产生的第二时脉是无法和第一时脉同步的。所以习知的延迟锁定电路要以每次修正一单位延迟时间的方式，逐次修正第二时脉的延迟时间。为了要减少上述修正过程所要花的时间，本发明的延迟锁定电路在开始运作时，会先进行一初始锁相程序，以更快的程序，将第二时脉修正至与第一时脉同步。请参考图5。图5是本发明中进行初始锁相程序的流程图。初始锁相程序有下列步骤：

步骤66：开始初始锁相程序。在延迟锁定电路50刚开始运作的时候，延迟器56依据第一时脉52所产生的第二时脉54尚未同步，此时便可开始初始锁相程序。

步骤68：设定一校正时距(interval)Dt的值为一初始值。接下来就要进行校正程序71。

校正程序71：校正程序71有下列步骤：

步骤70：先以延迟器56依据第一时脉一周期的触发，在一定的延迟时间后，产生对应的第二时脉中的周期；再以比较器65比较第一时脉52与第二时脉54相互领先或落后的关系。这里的延迟时间包含了延迟器56启用的延迟单元所造成的延迟时间，再加上未知的系统延迟。根据比较的结果，若第一时脉领先第二时脉，则进行步骤72A。若否，则进行步骤72B。

步骤72A：将第二时脉的延迟时间减少一校正时距Dt的时间。换句话说，在延迟器56根据第一时脉周期产生对应第二时脉周期时，会少启用数个延迟单元58，使第一时脉周期与对应的第二时脉周期间的延迟时间缩短一校正时距Dt的时间。因为各延迟单元58可增加一单位延迟时间dt；要将延迟时间减少一校正时距Dt，延迟器56少启用的延迟单元58的数目就是(Dt/dt)。

步骤72B：与步骤72A的目的相反，此步骤是要将第二时脉的延迟时间增加一校正时距Dt的时间。也就是说，在延迟器56根据第一时脉周期产生对应的第二时脉周期时，会多启用数个延迟单元56，使第一时脉周期与对应的第二时脉周期间的延迟时间增加一校正时距Dt的时间。要增加一校正时距Dt的时间，延迟器56要额外多启动(Dt/dt)个延迟单元58。

步骤74：更新校正时距Dt的值，使其变为原来的一半。与校正时距Dt有关的资讯(例如校正时距Dt的长短，或是校正时距Dt被更新的次数)，也会同时更新，并存入控制器62中的暂存器65。

步骤76：以一结束条件来决定是否要结束校正程序。结束条件的实施例之一，就是检查校正时距Dt的时间长短。因为校正时距Dt会随校正程序递回进行而减短，校正时距Dt减短到某一程度时，就会满足符合条件。另外，也可检查暂存器65中有关校正时距Dt的资讯。若校正时距Dt被更新的次数已经超过一定值，则结束条件已满足。不管结束条件是上述何种实施例，结束条件一旦已满足则继续进行至步骤78(也就是要结束整个初始锁相程序)。相反的，结束条件若未满足，则递回到步骤70，再次进行校正程序71。

步骤78：满足结束条件后，校正程序71便停止，整个初始锁相程序也会结束。

为进一步说明本发明中初始锁相程序进行的过程，请参考图6。图6为本发明中初始锁相程序进行时第一时脉52与第二时脉54的波形的时序图。图6的横轴为时间，纵轴为波形幅度的大小。为求图示清晰，第一时脉52与第二时脉54的波形各被分为两部份：波形52a是第一时脉52在时间0T到时间9T的间的波形；波形52b为第一时脉52在时间0T到时间15T的间的波形(请注意，为求技术揭露的完整，波形52a与波形52b有部份周期的波形重复)。将波形52a与波形52b在标示A1处衔接，就是第一时脉52从时间0T到时间15T间的完整波形。同理，波形54a与波形54b在标示A2处衔接就是第二时脉54的在时间0T到时间15T间的完整波形。类似习知技术的情况，本发明也是以第一时脉的触发来产生第二时脉；第一时脉52的周期固定为T，如时距52p所标示。第二时脉54的延迟时间会由控制器62控制延迟器56加以改变，所以第二时脉54的周期会改变。

在本发明延迟锁定电路50开始运作时，延迟器56会依照第一时脉中周期301a(请参考波形52a)的升缘的触发，在延迟一定时间后，产生第二时脉中的对应周期301b。周期301a与周期301b间的对应关系，就用图6中的箭头C来表示。类似习知技术中的情况，在周期301a与周期301b升缘间的时间差距(也就是延迟时间)，会包括未知的系统延迟以及延迟器56一开始启用的延迟单元58的数目多寡两因素的影响。请注意，为了要和习知技术在图3中的修正过程比较，在图6中周期301a与301b间的延迟时间，与图3中周期201a与201b间的延迟时间是相同的(也就是说，图3与图6中开始修正前的条件是一样的)；且图6中每一延迟单元58的延迟单位时间dt的长度也和图3中延迟单位时间dt的长度相同。图6中第一时脉一周期的时间T也和图3中第一时脉12一周期的时间T长度相同。

在图6开始初始锁相程序后，校正时距Dt会设为32dt(dt是一延迟单元58的单位延迟时间)。当比较器64比较第一时脉与第二时脉领先/落后的关系时，是以第一时脉52中落后周期301a两个周期的周期303a做为一参考周期，来和第二时脉54中与周期301a对应的周期301b比较(即图5中的步骤70)。由图6中可看出，周期301b以15dt的时间领先参考周期303a；所以比较器64会判断第二时脉领先第一时脉，并发出对应的比较信号给控制器62。以落后周期301a两个周期的周期303a作为参考周期，是因为要等周期301b的状态稳定。当然，也可视情况选用第一时脉52中的其他周期当作参考周期，来和周期301b比较。与习知延迟锁定电路的情况近似，比较器64只比较第二时脉中周期与第一时脉中参考周期领先/落后的关系，并不量化彼此间延迟时间的长短。

控制器62在接到比较器64的比较信号后，会控制延迟器56在下一次产生第二时脉周期时，多启用32个延迟单元，以增加延迟时间32dt(也就是校正时距Dt的时间长度)；并更新校正时距的值为一半的16dt；同时改变暂存器65中与校正时距Dt长短有关的资料(以上即步骤72B与74)。在本实施例中，结束条件是校正时距的长短小于1dt；故校正程序会递回至步骤70。

在接下来的过程中，延迟器56会以第一时脉52中的周期303a的触发而产生第二时脉中的对应周期303b。如前所述，延迟器56会增加第二时脉周期的延迟时间32dt，故原本领先参考周期15dt的第二时脉周期，会因额外增加32dt的延迟时间，反而落后参考周期17dt。由图6中就可看出，对应于周期303a的周期303b，落后参考周期305a有17dt的时间。比较器64比较周期303b与参考周期305a后，会判断第二时脉54落后第一时脉52。

由图5的流程图可知，当延迟器56再一次以第一时脉52中的周期305a产生对应的周期305b时，延迟器56会少启动16个延迟单元58，以将第二时脉对应周期的延迟时间减少一校正时距Dt的时间，也就是16dt。请注意此时校正时距Dt已经是前一校正程序中校正时距Dt的一半；在前一校正程序原本是32dt的校正时距，现在已经变成16dt。延迟时间减少16dt后，第二时脉中周期原本和参考周期间的17dt延迟时间，会缩减至1dt。由图6中可知，对应于周期305a的周期305b，和第一时脉中参考周期307a间的延迟时间为1dt。

当延迟器56再次以周期307a的触发产生第二时脉54中的对应周期307b时，因为延迟时间又再减少8dt，使周期307b再度以7dt的时间领先参考周期309a；这是因为延迟时间又减少一校正时距(此时已缩小为8dt)的时间。

随着校正程序71的递回，当延迟器以周期309a的升缘触发第二时脉54中的对应周期309b时(请参考波形52b及波形54b)，周期309b会因为延迟时间再度增加4dt(一校正时距的时间)，和参考周期309a间的延迟时间又会拉近至3dt。周期311a与周期311b的延迟时间会再增加2dt(一校正时距的时间)，将周期311b与对应参考周期313a间升缘的时间差距拉近至1dt。最后在以周期313a产生对应周期313b时，校正时距会进一步缩减为1dt，使周期313b与对应参考周期315a间的时间差距减为零，第一时脉与第二时脉也能同步了。请注意此时校正程序及整个初始锁相程序也会随的结束，因为接下来校正时距已经小于1dt而满足结束条件了。

结束初始锁相程序后，延迟器56所启用的延迟单元58造成的延迟时间，加上系统延迟的时间，其总和就是周期T的整数倍(如图6中的例即为2T)。接下来本发明的延迟锁定电路50会继续以每个第一时脉周期的升缘触发第二时脉中对应周期的产生(请注意在初始锁相程序中，延迟锁定电路50每两个周期T才会触发一次第二时脉中的周期)；因为延迟器56的延迟时间已经调整为周期T的整数倍，第二时脉54也得以和第一时脉52同步。当然比较器64也还是会持续的运作，以使控制器62得以修正统干扰所引起的延迟时间误差；而此种误差通常仅须小幅度的修正。

总结初始锁相程序修正的过程，可进一步参考图7。图7为本发明进行初始锁相程序中，第二时脉54中各周期逐次修正延迟时间的示意图。图7的横轴为时间；除了波形E3外，由上而下排列的是第二时脉54中的各周期(分别是周期301b、303b、305b、307b、309b、311b及313b)的波形。周期E1标示的是触发以上各周期的第一时脉周期升缘的时间；周期E2是上述各周期对应参考周期的时间；波形E3则是第一时脉三周期间的波形。换句话说，对周期301b来说，周期E1就是周期301a，周期E2则是对应的参考周期303a。以此类推，对周期303b来说，周期E1的升缘就是周期303a的升缘；周期E2的升缘就是周期305a的升缘。最后，对周期313b来说，周期E1会对应至触发周期313b的周期313a，周期E2则是参考周期315a。由图7中可明显看出校正时距Dt随校正程序的进行而逐次缩小的情形；而第一时脉与第二时脉也终于能够同步。

相较于习知技术在图3中修正延迟时间的过程，本发明在相同条件下(相同初始状况、相同单位延迟时间dt及相同周期T)进行初始锁相程序而锁定延迟的过程(示于图6)显然快速的多。习知技术要以26个周期(26T)的时间才能使第一及第二时脉同步，本发明的方法只要14T的时间就能达到同样的效果。这是因为本发明中的初使锁相程序中，一开始便以较大的校正时距来调整延迟时间，再逐次缩小校正时距来进行细微的调整；这样一来不仅能缩短初始锁相程序所要花的时间，也不会增加量化误差。如前面所讨论过的，在习知技术中，每次修正延迟时间的幅度都是一样的(即一单位延迟时间1dt)，若要加快锁定延迟的过程，就必须增长单位延迟时间；但这样一来就会增加量化误差。相对的，本发明以二分法逐次将校正时距减半，不但能加速锁定延迟的过程，也不会增加量化误差。由图6中的例子可知，在本发明的初始锁相程序中，最后还是会以一单位延迟时间dt的幅度来修正延迟时间，故不会增加量化误差。

以较为定量的观点来比较习知技术与本发明的技术，就更能凸显本发明的优点。假设一单位延迟时间为一周期时间之一千零二十四分之一(即1dt＝T/1024)，则习知技术可能要以多达512个周期的时间才能修正第二时脉的延迟时间使其与第一时脉同步。相对地，在本发明中，因为使用二分法逐次改变调整延迟时间的幅度，大约只要10个周期(即1024以2为底的对数值)就能完成初始锁相程序中让第二时脉与第一时脉同步的过程。若一单位延迟时间dt缩减为一周期时间的两千零四十八分之一(即1dt＝T/2048)，习知技术会需要大约1024个周期的时间才能使第二时脉与第一时脉同步；在相同情况下，使用二分法的本发明仅须11个周期(2048以2为底的对数值)就能完成初始锁相程序，而且也不会增加量化误差。总而言之，本发明能在不增加量化误差的情况下，大幅加速锁定延迟的过程；不但能确保数字式延迟锁相电路锁相的精确，更能提升效率，减少浪费在锁相过程反复修正过程中的时间。

因为本发明中的初始锁相程序会在每一次校正程序中更新校正时距的值，本发明中的延迟锁定电路50会以暂存器65来储存校正时距的相关资讯，并据以判断校正程序是否应该结束。既然本发明是以二分法来控制校正时距逐次缩减(即每次将校正时距缩为原来的二分之一)，就可以直接用二进位的方式来暂存有关校正时距的资讯。以图6中的例子来说，一开始校正时距Dt＝32dt，可以在暂存器65中以5个位元(bit)记为00000；校正时距Dt减半而更新为16dt后，暂存器65的值可记为10000。校正时距Dt变成8dt后，暂存器65的值为11000；校正时距为4dt，暂存器65的值更新为11100；校正时距为2dt时，暂存器65的值变成11110。最后当校正时距Dt减半为1dt时，暂存器65的值也变成11111；而此时校正程序也将要结束。以上述这种简单的方法，就能以暂存器65来管理本发明中的初始锁相程序了。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。例如本发明中校正程序71的数个步骤(步骤70、74、76等)在合理修改后可互换执行的顺序，皆应属于本发明的均等变化。

Claims (15)

1.一种使用二分法的延迟锁定方法，用来根据一第一时脉，产生一对应的第二时脉，并使该第一时脉与该第二时脉同步；其特征是：该方法包含有：

进行一校正程序；其将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少一校正时距；

其中该校正时距趋近于前一次校正程序中校正时距的一半。

2.如权利要求1所述的方法，其特征是：该校正程序中另包含有：

比较该第一时脉与该第二时脉对应周期间是否同步，并得到一比较结果；

其中当要将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少该校正时距时，根据该比较结果来决定是要增加或是减少该校正时距。

3.如权利要求2所述的方法，其特征是：当比较该第一时脉与该第二时脉对应周期间是否同步时，比较该第二时脉中一周期与该第一时脉中一对应的参考周期间的时间差距。

4.如权利要求1所述的方法，其特征是：其另包含有：

在进行校正程序前，设定该校正时距为一预设的初始值。

5.如权利要求1所述的方法，其使用于一延迟锁定电路；其特征是：该延迟锁定电路包含有：

一延迟器，用来延迟该第二时脉以改变该第二时脉与该第一时脉对应周期间的延迟时间；

其中当该校正程序中要将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少该校正时距时，使用该延迟器来延迟该第二时脉以改变该第二时脉与该第一时脉对应周期间的延迟时间。

6.如权利要求5所述的方法，其特征是：该延迟器包含有复数个延迟单元，各延迟单元用来将该第一时脉与该第二时脉对应周期间的延迟时间增加一固定的延迟单位时间。

7.如权利要求5所述的方法，其特征是：该延迟锁定电路另包含有一比较器，电连于该延迟器，用来比较该第一时脉与该第二时脉对应周期间是否同步并产生一对应的比较结果；当该校正程序中要将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少该校正时距时，根据该比较结果来决定是要增加或是减少该校正时距。

8.如权利要求7所述的方法，其特征是：该比较器比较该第二时脉中一周期与该第一时脉中一对应的参考周期间的时间差距以产生该比较结果；而该第一时脉中与该第二时脉中周期对应的周期领先该参考周期一预定的参考时间。

9.如权利要求5所述的方法，其特征是：该延迟锁定电路另包含有一暂存器，用来暂存对应该校正时距的资讯。

10.如权利要求1所述的方法，其特征是：其另包含有：

若该校正时距已小于一预设的定值，则不再进行该校正程序。

11.一种使用二分法的延迟锁定电路，用来根据一第一时脉，产生一对应的第二时脉，并使该第一时脉与该第二时脉同步；其特征是：该延迟锁定电路包含有：

一比较器，用来比较该第一时脉与该第二时脉对应周期间是否同步，并产生一对应的比较信号；

一延迟器，电连于该比较器，用来延迟该第二时脉以改变该第二时脉与该第一时脉对应周期间的延迟时间；以及

一控制器，用来控制该延迟锁定电路的动作；

其中该控制器可进行一校正程序，以根据该比较信号，控制该延迟器将该第一时脉与该第二时脉对应周期间的延迟时间增加或减少一校正时距；其中该校正时距为前一次校正程序中校正时距的一半。

12.如权利要求11所述的延迟锁定电路，其特征是：该延迟器包含有复数个延迟单元，各延迟单元用来将该第一时脉与该第二时脉对应周期间的延迟时间增加一固定的延迟单位时间。

13.如权利要求11所述的延迟锁定电路，其特征是：该延迟锁定电路另包含有一暂存器，用来记录对应该校正时距的资讯。

14.如权利要求11所述的延迟锁定电路，其特征是：该比较器比较该第二时脉中一周期与该第一时脉中一对应的参考周期间的时间差距以产生该比较信号；而该第一时脉中与该第二时脉中周期对应的周期领先该参考周期一预定的参考时间。

15.如权利要求11所述的延迟锁定电路，其特征是：若该校正时距已小于一预设的定值，则该控制器不再控制该延迟锁定电路进行该校正程序。

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