CN1444231A - 减少非易失性存储器的编程和读取干扰的操作技术 - Google Patents

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Abstract

本发明提供了一种非易失性存储器，具有许多擦除单元或区块，其中，每一个区块被分成许多部件，它们共享相同的字线，以节省行解码器面积，但它们可以被独立地读取或编程。示范实施例是一个快闪EEPROM存储器，具有NAND体系结构，该体系结构具有由左半部和右半部构成的区块，其中每一个部分都将容纳512字节的一个或多个标准页(数据传输单位)大小的数据。在示范实施例中，区块的左边和右边部分都有单独的源线，单独的源和漏极选择线的集。在对左边编程或读取期间，作为示例，可以在右边加偏压，以产生通道生压，以减少数据干扰。在备用实施例集中，各个部分可以有单独的井结构。

Description

减少非易失性存储器的 编程和读取干扰的操作技术
技术领域
一般来讲，本发明涉及非易失性存储器以及其操作，更具体来说，涉及减少编程和读取操作期间的干扰的技术。
背景技术
本发明的原理可以应用于各种类型的非易失性存储器，那些当前现有的以及那些正在开发的打算使用新技术的非易失性存储器。然而，本发明的实现是以快闪电可擦除和可编程只读存储器(EEPROM)为例来进行描述的，其特征在于，存储元件是浮动栅。
在非易失性存储器的操作期间，读取和写入一个存储单元中的数据常常会干扰存储器的其他存储单元中存储的数据。这些干扰的其中一个干扰源是相邻的浮动栅之间的场效应耦合，如Jian Chen和Yupin Fong的美国专利5,867,429中所描述的，此处全部引用了该专利。由于集成电路制造技术的改善，存储单元阵列的大小降低，这种耦合的程度必定会增大。该问题在已经在不同时间编程的两个相邻的存储单元集之间最显著地发生。对一个存储单元集进行编程以向对应于一个数据集的浮动栅添加一个电荷电平。在以第二个数据集对第二个存储单元集进行编程之后，从第一个存储单元集的浮动栅读取的电荷电平常常与编程的电荷电平不同，因为第二个浮动栅集上的电荷与第一个浮动栅集上面的电荷产生了耦合效应。这也被称作Yupin效应。上述专利5,867,429建议从物理上将两个浮动栅集彼此隔离，或者在读取第一个浮动栅的的电荷时，考虑第二个浮动栅集上的电荷的影响。在由Jian Chen、Tomoharu Tanaka、Yupin Fong，以及Khandker N.Quader于2001年6月27日提出的标题为“减少以多数据状态操作的非易失性存储器的存储元件之间的耦合效应的操作技术”美国专利申请系列No.09/893,277中描述了更多的减少此类干扰的技术，此处全部引用了该专利。
这种效应以及其他读取和写入干扰源在各种类型的快闪EEPROM存储单元阵列中是存在的。一种设计的NOR阵列在相邻的位(列)线之间连接了其存储单元，并且让控制门连接到字(行)线。单个存储单元包含一个浮动栅晶体管，有或者没有选择晶体管与它串联，或者两个浮动栅晶体管，由一个选择晶体管隔离。这样的阵列的示例以及它们在存储系统中的应用在SanDisk Corporation的下面的美国专利和待审批的申请中给出，此处全部引用了这些专利：专利Nos.5,095,344、5,172,338、5,602,987、5,663,901、5,430,859、5,657,332、5,712,180、5,890,192，以及6,151,248，以及2000年2月17日提出的系列Nos.09/505,555，以及2000年9月22日提出的09/667,344。
一种设计的NAND阵列有许多存储单元，如8、16，甚至还有32，在位线和参考电势之间通过任一末端的选择晶体管串联。字线以不同的串联方式连接到存储单元的控制门。这样的阵列的相关的示例以及它们的操作在Toshiba的下面的美国专利和待审批的申请中给出，此处全部引用了该专利：5,570,315、5,774,397和6,046,935，以及系列No.09/667,610。
有许多不同的机制可用于对EEPROM存储单元进行编程。在上文的引用中，NOR存储单元通常通过使用热电子来将氧化物通过隧道发射到浮动栅来进行编程，而NAND存储单元通常以Nordheim-Fowler冷隧道进程进行编程。Nordheim-Fowler隧道的一个优点是，它通常使用较小的能量对存储单元进行编程；然而，它也倾向于更易于导致在非选择存储单元中以高电压对控制门施加偏压时，特别是当选择的和非选择的位线共享字线时产生干扰，如上文引用的美国专利申请系列No.09/893,277所述。干扰量取决于控制门和衬底之间的电压差。在编程情况下，控制门被设置在Vpgm＝15-24伏特的编程电压。在读取进程中，对取消选定的门以较低的电平施加偏压，通常是4-5伏特。读取干扰的影响按每个读取操作来说小得多，但存储单元遇到的读取比编程更多，这样累积起来的影响仍不可忽略。在NAND体系结构中，在读取和编程操作中，取消选定的字线被施加偏压，以让电压传递到NAND链中的选择的存储单元。取消选定的存储单元连接到取消选定的被以高通电压施加偏压的字线，因此将受到干扰。
在当前的工业品中，每一个浮动栅通过以二进制模式操作存储单个数据位仍是最常见的，其中，只有两个范围的浮动栅晶体管的阈值电平被定义为存储量。浮动栅晶体管的阈值电平对应于在它们的浮动栅上存储的充电水平的范围。除了缩小存储器阵列的大小，还存在进一步通过在每一个浮动栅晶体管中存储多个数据位来提高这样的存储器阵列的数据存储的密度的趋势。这是这样来完成的：为每一个浮动栅晶体管将两个以上阈值电平定义为存储状态，现在在工业品中包括了四个这样的状态(每个浮动栅两个数据位)。打算采用更多的存储状态，如每个存储元件16个状态。每一个浮动栅晶体管都有某一个阈值电压的总范围(窗口)，在该范围中，它可以在实际中操作，并且该范围被分成为它定义的数量的状态，加上状态之间的余量，以便允许它们彼此清楚地区分开来。在多状态非易失性存储器中，与单个位存储器相比，常常提高阈值电压范围，以便容纳所有的多状态以及它们的余量。相应地，在读取和编程期间施加到控制门的电压也相应地提高，从而导致更多的编程和读取干扰。
这些类型的非易失性存储器的常见的操作是在对它们重新编程之前擦除存储单元的区块。然后，对区块内的存储单元分别进行编程，从擦除状态编程到存储的传入数据表示的状态。编程通常包括与编程电压脉冲并行应用到大量的存储单元以及读取它们的单个状态，以确定单个存储单元是否已经到达它们计划的电平。对于任何被验证已经到达其计划的阈值电平的存储单元，停止编程，而对正在编程的其他存储单元的编程并行地继续，直到所有的那些存储单元都被编程。当每个存储元件的存储状态的数量增大时，执行编程的时间通常将提高，因为单个状态的较小的电压范围需要更大的编程准确性。这可能会对存储系统的性能产生严重的不利影响。
由于多状态操作定义的浮动栅存储电平的较窄的范围将存储元件的第一组的灵敏度增大到存储在相邻的存储元件的稍后编程的第二组上的充电量。例如，当第一组被读取时，第二组上的电荷可能会导致在读取第一组的状态时产生错误。从相邻的存储元件耦合的场可能将正在被读取的表明状态移动，足以导致一组存储数据的至少一些位的读取产生错误。如果错误位的数量保持在纠错码(ECC)的功能内，错误将被纠正，但如果错误的数量通常大于该数量，需要使用一些其他的结构和/或操作技术。上述美国专利No.5,867,429中描述的技术适合于许多阵列，但需要提供更多技术来补偿非易失性存储器中的读取和写入干扰。
发明内容
本发明提供了一种非易失性存储器，具有许多擦除单元或区块，其中，每一个区块被分成许多部件，它们共享相同的字线，以节省行解码器面积，但它们可以被独立地读取或编程。示范实施例具有由左半部和右半部构成的区块，其中每一个部分都将容纳512字节的一个或多个标准页(数据传输单位)大小的数据。在示范实施例中，区块的左边和右边部分都有单独的源线，单独的源和漏极选择线的集。在对左边编程或读取期间，作为示例，可以在右边加偏压，以产生通道生压，从而减少数据干扰。在备用实施例集中，各个部分可以有单独的井结构。
为减少读取和写入进程中的干扰量，本发明将非选择部分中的通道的表面生压。在示范实施例中，向通道提供初始电压，之后，选择门晶体管将切断漏泄路径，并使通道浮动，然后，逐步提高控制门电压，后面的操作是将衬底通道生压。为了向阵列的区块的选择的和非选择的部分独立地加偏压，每一部分都有独立可控制的选择门晶体管和源线。
在下面的对示范实施例的说明中包括了本发明的其他方面、特点和优点，该说明应该与随附的图形一起使用。
附图说明
图1是可以实现本发明的各个方面的非易失性存储系统的方框图；
图2a和2b以图1的NAND类型的存储器阵列的电路和组织说明了本发明的各个方面；
图3显示了在半导体衬底上形成的NAND类型的存储器阵列的列的剖面图；
图4是图3的4-4部分的存储器阵列的剖面图；
图5是图3的5-5部分的存储器阵列的剖面图；
图6a和6b显示了简化的阵列以及编程进程的时间图表。
图7a和7b显示了简化的阵列以及读取进程的时间图表。
图8说明了图2-5的NAND存储单元阵列的另一个功能。
具体实施方式
请看图1-8，为了提供特定的示例，描述了可以实现本发明的各个方面的特定非易失性存储系统。为减少读取和写入进程中的干扰量，本发明将通道的表面生压。在示范实施例中，向通道提供初始电压，之后，选择门晶体管将切断漏泄路径，并使通道浮动，然后，逐步提高控制门电压，后面的操作是将衬底通道生压。为了向阵列的区块的选择的和非选择的部分独立地加偏压，每一部分都有独立可控制的选择门晶体管和源线。在一种变体中，单独的部分可以有它们自己的井结构，虽然这样会提高空间要求。
阵列可以被细分成任意数量的分区，以容纳小于区块大小(擦除单位)的页大小(数据传输单位)。页大小通常由主机系统确定，为方便起见，相对较小。为提高空间利用率，趋势是提高区块大小，因为这样可以节省组件的数量以及它们对应的空间要求。例如，行解码器所需要的空间可以通过为多页使用相同字线来节省。行基于页大小被分成多个部分，每个部分都具有单独可控制的漏极和源选择门和源线。井不能分离，以节省布局空间，虽然如果空间被允许获取较小的擦除区块，它还可以被分成小的分区。
图1是闪存系统的方框图。以矩阵排列的包括许多存储单元M的存储单元阵列1受列控制电路2、行控制电路3、c-source(c源)控制电路4和c-p-well(c-p井)控制电路5的控制。列控制电路2连接到存储单元阵列1的位线(BL)以便读取存储在存储单元(M)中的数据，在编程操作期间确定存储单元(M)的状态、控制位线(BL)的电势电平，以促进编程或禁止编程。行控制电路3连接到字线(WL)以选择其中一个字线(WL)，从而施加读取电压，施加与受列控制电路2控制的位线电势电平结合的编程电压，施加与在上面形成了存储单元(M)的p类型区域(在图3中被标注为“c-p-well”11)的电压耦合的擦除电压。c-source控制电路4控制连接到存储单元(M)的共同的源线(在图2b中被标注为“c-source”)。c-p-well控制电路5控制c-p-well的电压。
存储在存储单元(M)中的数据由列控制电路2读出并通过I/O线输出到外部I/O线和数据输入/输出缓冲区6。将要存储在存储单元中的编程数据将通过外部I/O线输入到数据输入/输出缓冲区6，并传输到列控制电路2。外部I/O线连接到控制器20。可以在数据输入/输出电路6中使用的用于感知的各种实现在由NimaMokhlesi、Daniel C.Guterman和Geoff Gongwer于2002年1月18日提出的标题为“利用片段式激励的晶体管和小型设备的噪声减少技术”的美国专利中请中进行了描述，此处全部引用了该专利申请。
用于控制闪存设备的命令数据被输入到连接到外部控制线的命令连接，外部控制线连接到控制器20。命令数据通知闪存请求了什么操作。输入命令被传输到状态机器8，该机器控制列控制电路2、行控制电路3、c-source控制电路4、c-p-well控制电路5和数据输入/输出缓冲区6。状态机器8可以输出闪存的诸如READY/BUSY或PASS/FAIL之类的数据状态。
控制器20与诸如个人计算机、数码相机或个人数字助手之类的主机系统连接或可与之连接。是主机启动诸如存储或读取数据到存储器阵列1或从中读取的命令，并分别提供或接收这样的数据。控制器将这样的命令转换为可以由命令电路7解释和执行的命令信号。控制器通常还包含缓冲存储器，以便将用户数据写入到存储器阵列或从中读取。典型的存储系统包括一个集成电路芯片21，该芯片包括控制器20，以及一个或多个集成电路芯片22，每个该芯片都包含存储器阵列和相关的控件，输入/输出和状态机器电路。当然，趋势是将系统的存储器阵列和控制器电路一起集成在一个或多个集成电路芯片上。存储系统可以作为主机系统的组成部分嵌入，或可以包括在存储卡中，该存储卡可以插入到主机系统的匹配的插槽中并可拔出。这样的卡可以包括整个存储系统，或控制器和存储器阵列，与相关的外围电路一起，可以以单独的卡的形式提供。
请看图2a和2b，将描述存储单元阵列1的示例结构。作为示例描述了NAND类型的快闪EEPROM。存储单元(M)被分成许多区块，在特定的示例中分为1,024。存储在每个区块中的数据被同时擦除。因此，区块是可被同时擦除的许多存储单元的最小单位。在每个区块中，有N个列，在此示例中N＝8,512，被分成左边的列和右边的列。位线也被分成左边的位线(BLL)和右边的位线(BLR)。在每个门电极连接到字线(WL0到WL15)的十六个存储单元被串联以形成一个NAND存储单元单位。NAND存储单元单位的一个终端通过第一个选择晶体管(S)连接到对应的位线(BL)，其门电极被耦合到第一个(漏极)选择门线(SGD)，另一个终端通过第二个(源)选择晶体管(S)连接到c-source，其门电极被耦合到第二个选择门线(SGS)。虽然显示了包括在每个存储单元单位中的十六个浮动栅晶体管，为简洁起见，使用了其他数量的晶体管，如4、8，甚至还可使用32。
图2b的结构不同于上文引用的2001年6月27日提出的美国专利中请系列No.09/893,277中描述的阵列，不同之处在于，区块将其列细分为左和右各一半，而不是交互的奇数和偶数的位线。更一般来讲，可以有两个以上的这样的部分，但分为两半的分区将比较轻松地说明本发明的主要方面。左边和右边的列具有单独的第一选择门线(分别为SGDL和SGSR)和第二选择门线(分别为SGSL和SGSR)的集。左边和右边选择门上的电平可以独立地受图1的行控制电路3控制。左边和右边还具有单独的源线(分别为C-sourceL和C-sourceR)，可以独立地受图1的C-SOURCE控制电路4控制。
在备用实施例集中，此外左边和右边还可以有独立的井结构。图2b还显示了阵列的左边和右边，每一边都在这样的单独的井结构上形成，可使电压电平由图1的c-p-well控制电路5独立地设置。在另一个变体中，这还可以擦除小于一个区块的所有分区的子区块。
当在区块的左边和右边部分的选择的一个部分中读取或写入数据时，为每个部分引入可独立地控制的选择门线和源线的设置(以及可能包括独立地可控制的井)可使非选择的部分中的干扰的数量减少，如下面更详细地描述的。更一般来讲，区块可以由两个以上部分构成，每一个部分都具有源线和选择门集，以便可以对读取或写入进程中的非选择部分与选择部分不同地施加偏压，它们与选择的部分共享字线以便减少这些非选定部分中的干扰。在选择方便的或标准化“页”大小以便在主机和存储系统之间进行数据传输时，一个部分的大小(即，列数或N值)一般来讲基于用户首选项。允许许多部分共享字线可使它们共享行控制电路，因此，可以节省存储电路中的空间。
当与美国专利申请系列No.09/893,277中描述的交织的奇数页/偶数页布局相比时，将图2b的阵列分成左半部和右半部减少了左半部和右半部的位线之间电容耦合。如该文所描述，在对所有偶数页进行编程之后，对所有奇数页进行编程。每一偶数位线位于它所电容耦合的一对奇数位线之间，奇数页的编程可以显著地影响偶数页位线上的存储单元的阈值电压。除了本发明的各个方面在单独的部分提供的控制改进之外，由于将区块分成左半部和右半部而导致的物理分离将显著地降低相同字线的相邻的页之间的电容耦合。
在示范实施例中，页大小是512字节，该页大小小于相同字线上的存储单元数量。此页大小基于用户首选项和约定。允许字线大小对应于一页以上的存储单元可以节省X解码器(行控制电路3)空间，因为不同页的的数据可以共享解码器。
在用户数据读取和编程操作期间，N＝4,256存储单元(M)在此示例中被同时选择。选择的存储单元(M)具有相同的字线(WL)，例如，WL2，和相同的位线(BL)类型，例如，左边位线BLL0到BLL4255。因此，可以同时对532字节的数据进行读取或编程。此532B被同时读取或编程的数据在逻辑上形成了一“页”。因此，一个区块至少可以存储八页。当每一存储单元(M)存储两个数据位时，即，多电平存储单元，在每个存储单元存储有两个位的情况下，一个区块存储16页。在此实施例中，每一个存储单元的存储元件，在这种情况下，每一个存储单元的浮动栅，存储两个用户数据位。
图3在位线(BL)的方向上显示了图2b中概要显示的类型的NAND存储单元单位的剖面图。在p类型半导体衬底9的表面，形成了p类型区域c-p-well 11，左边和右边c-p-well中的每一个井都被n类型区域10围上，以便将c-p-well与p类型衬底绝缘。n类型区域10通过第一接触孔(CB)和n类型扩散层12连接到由第一金属MO制成的c-p-well线。P类型区域c-p-well 11也通过第一接触孔(CB)和p类型扩散层13连接到c-p-well线。c-p-well线连接到c-p-well控制电路5(图1)。
示范实施例使用快闪EEPROM存储单元，其中，每一个存储单元都有一个浮动栅(FG)，该浮动栅存储对应于存储在存储单元、形成门电极的字线(WL)，以及由p类型扩散层12制成的漏极和源电极中的数据的全部电荷。浮动栅(FG)通过隧道氧化膜(14)在c-p-well表面上形成。字线(WL)通过绝缘膜(15)在浮动栅(FG)上堆积。源电极通过第二选择晶体管(S)和第一接触孔(CB)连接到由第一金属(MO)制成的共同的源线(c-source)。共同的源线连接到c-source控制电路(4)。漏极通过第一选择晶体管(S)、第一接触孔(CB)、第一金属(MO)和第二接触孔(V1)的中间连线连接到由第二金属(M1)制成的位线(BL)。位线连接到列控制电路(2)。
图4和5分别显示了字线(WL2)的方向上的存储单元(图3的部分4-4)和选择晶体管(图3的部分5-5)的剖面图。每一列被衬底中形成的沟槽与邻近的列隔离，并填入隔离材料，被称为浅沟槽隔离(STI)。浮动栅(FG)被STI和绝缘膜15和字线(WL)彼此隔离。目前，浮动栅(FG)之间的间距小于0.1um，浮动栅之间的电容耦合增大。由于在与浮动栅(FG)和字线(WL)相同的形成过程步骤中形成选择晶体管(S)的门电极(SG)，它显示了多层栅极结构。这两个选择门线(SG)在线结尾处分流。
图6和7概述了为操作存储单元阵列1而施加的电压。在2001年6月27日提出的美国专利申请系列No.09/893,277中比较全面地描述了编程和读取/验证进程中选择的字线上使用的特定电压值，上文引用了该专利。下面的讨论使用了选择了对应于左边部分的字线“WL8”和位线“BLL”以便读取和编程的情形。一般来讲，读取和编程使用以WL0并持续到WL15的顺序。
在示范实施例中，区块中的存储单元的左边和右边集在相同的进程中一起被擦除。通过将c-p-well到全部擦除电压Verase，例如，20V，并将选择区块的字线(WL)接地，而位线(BL)、选择线(SGDL、SGDR、SGSL、SGSR)和源线(C-sourccL、C-sourceR)被放入浮动状态，选择的区块的数据被擦除。取消选定的区块的字线(WL)、位线(BL)、选择线(SGDL、SGDR、SGSL、SGSR)和c-source被放入浮动状态，由于与c-p-well的电容耦合，这些也被提高到将近20V。因此，强大的电场只被施加到选择的存储单元(M)的隧道氧化膜14(图4和5)，随着隧道电流流经隧道氧化膜14，选择的存储单元的数据被擦除。被擦除的存储单元可以作为其中一个可能的编程状态。
为了在编程操作期间在浮动栅(FG)中存储电子，选择的字线WL8连接到程序脉冲Vpgm，选择的位线BLL接地。另一方面，为了禁止编程将不发生的存储单元(M)上的编程，对应的位线BLL连接到电源的Vdd，例如3V。取消选定的右边的位线BLR也被提高，如下文所述。非相邻的取消选定的字线WL0-WL6和WL10-WL15连接到通道电压Vpass，例如10V。第一选择门(SGDL)连接到Vdd，外部电源或内部调节电压源中的高逻辑电平，并且第二选择门(SGSL)接地。在一个实施例中，相邻的字线也被设置为Vpass。其他实施例将漏极端上的相邻的字线WL9设置为Vpass，以供擦除区域自生压，或者将两个相邻的字线WL9和WL7设置为接地，以供局部自生压。结果，正在被编程的存储单元(M)的通道电势被设置为0V。由于通道电势被与字线(WL)的电容耦合拔起，编程禁止中的通道电势被提高到6V左右。如上文所述，强大的电场在编程期间只被施加到存储单元(M)的隧道氧化膜14，隧道电流以与擦除相反的方向流经隧道氧化膜14，增大了存储的充电电平。在生压之前，C-sourceL可以被设置为Vdd，以帮助设置通道中的初始电压。
单独的选择门集和单独的源线的引入允许对非选择部分独立地施加偏压以减少干扰，因为涉及较高的电压，这在写入进程中比在读取进程中发生的可能性更大。因此，在对左边进行编程期间，作为全部示例，可以对右边施加偏压，以便将获得通道生压。这一方案的特点是将分段控件SGD和SGS分隔为左边集和右边集，SGDL、SGDR、SDSL和SDSR。源线也被分隔成左边部分和右边部分：C-sourceL和C-sourceR。
非选择右边(BLR和C-sourceR)的位线和源线被设置为Vdd或靠近Vdd。右边的源和漏极选择晶体管也被设置为Vdd或靠近Vdd。产生的偏压降低了左边隧道氧化物之间的电场。随着当对左边进行编程时将SGDR和SGSR加偏压到Vdd左右，以及右边位和源线也加偏压到Vdd，将在非选择的右边获得好的生压，从而导致较小的编程干扰。为节省能量，编程禁止端(左边)上的源和位线还可以保持为浮动。
图6b比较详细地显示了编程进程，其中，图6a显示了图2b的阵列的简化版本，以供参考。阵列的左边和右边部分的独立性在三步骤进程中使用，以便将通道生压。在第一阶段，向通道提供一个初始电压。然后，选择晶体管SGD和SGS切断漏泄路径以使通道浮动。第三，逐步提高控制门电压，以便为后面的操作将衬底通道生压。
在编程操作中，选择字线(sel WL)被加偏压到高编程电压(VPGM)，取消选定的字线(unsel WL)被加偏压到传递电压(Vpass)，其中，在2001年6月27日提出的美国专利申请系列No.09/893,277更全面地讨论了特定的值，上文引用了该专利。如上文所讨论的，在一个变体中，一个或两个紧挨着被选择用于编程的字线的取消选定的字线被设置为接地。
假设编程页被写入左半部阵列，最初左阵列将被漏极端上的位线(BL)生压。为对存储单元进行编程，位线被设置为接地，并且通道电压将为0V；要编程禁止存储单元，位线电压被预先充电到Vdd。这显示在图6b的顶部线对(BL(左边))，平面0线对应于选择的情形，Vdd线对应于非选择的情形。因此生压只能用在编程禁止的NAND链上。因为SGS＝0，源端是浮动的。如果我们有要编程进阵列的左边的混合数据模式“0”和“1”，那么具有需要编程到高(这里为“0”)状态的存储单元的NAND链将具有通道电压0。相反，具有不需要编程(这里为低或“1”数据)的存储单元的NAND链将具有生压的通道。最初，此通道通过充电到Vdd-Vth值来生压，其中Vth是晶体管阈值。随着取消选定的字线上的控制门电压的上升，如果Vpass＝10V并且控制门和通道之间的耦合比为70％，最终通道被生压到0.7XVpass＝7V。注意，禁止的NAND链的漏极端也以BL＝Vdd和SGDL＝Vdd浮动。这将导致衬底具有生压到7V的通道带，相邻的带可以具有通道电压0V。不同带中的生高电压在表面反转层上存在，并被浅沟槽电离(STI)区域隔离。或者，为了降低能量消耗，选择的左半部阵列中的源和非选择位线最初可以被提供一些电压，以启动生压，然后，节点可以保持浮动。
在阵列的非选择的部分，这里是右半部阵列，NAND链的全部被生压。使用右半部的单独的SGD和SGS灵活性可使生压序列更有效。通道的初始电压被源线(C-SOURCE)从源端充电到Vdd。SGS被最初提高到VSG的高电压(在此示例中＝4V)，以允许完整的Vdd电压通过，然后降低到Vdd以使源端浮动。在通道被生压到Vdd之后，字线电压被提高，Vpass和Vpgm将进一步以这些高电压将通道生压。在漏极端，位线只能被提高到低于Vdd的一个值，例如1.4伏特，因为位线由于相关的高电容而更难以充电到高电压。为了使漏极端也浮动，以与BL电压相同的电压电平对SGDR施加偏压。
在另一个实施例中，通道中的初始电压可以从位线上的漏极端设置。在这种情况下，时间序列将是将BL(右边)充电到Vdd，然后将VSGDR提高到4V以让BL电压传递到通道。然后，SGDR电压将降低到Vdd以让位线端浮动。因此，BL(右边)和SGDL的角色分别以C-sourceL和SGSR切换。在Vpgm和Vpass的高电压被施加到字线以便进行编程之后，通道表面电压将自生压到6-8伏特左右。从源端或从漏极端充电的决定可以基于对位线和源线的寄生电容的评估来作出。一般来讲，最好给较小的电容端充电以便准备生压。如下文所描述的，这种在区块的非选择部分中的漏极和源端的角色的颠倒还可以在读取进程中使用。
当左边和右边具有单独的井结构时，c-p-well控件可以在写入进程的开始向取消选定的一侧的井(在本示例中为右边)施加一个恒定电压，如Vdd。同时，非选择部分的NAND链的漏极和源端应该是浮动的。然后，取消选定的井将耦合起来，以获得生压。向编程和读取操作施加类似的序列。
编程电压VPGM的值可以是一系列大小增大的脉冲，其中，存储单元通过在对应的位线上升高电压来验证它是否被禁止。在上文引用的2001年6月27日提出的美国专利申请系列No.09/893,277中给出了有关示范编程电压和序列的详细信息。在该文描述的示范实施例中，每一个存储单元都可以存储两个数据位，并且位线被分成一个奇数和偶数集。如此，对于给定字线上的存储单元，每个偶数和奇数位线都存储两页数据(所有“上”和“下”页)。为了降低门的电容耦合的效应(Yupin效应)，该文还描述了编程序列，其中，偶数或奇数列接收双通道编程，例如，顺序(下偶数、下偶数、上偶数、上偶数、下奇数、上奇数)或(下偶数、上偶数、下奇数、上奇数、下偶数、上偶数)，以改善存储单元群体中的阈值电压的分布。在本发明的一个方面，现在将区块的左部分和右部分分离，以便降低门的电容耦合(Yupin效应)。除了其他描述的具有单独可控制的井结构的优点之外，左半部和右半部的源线和选择门线，两个半部的分离可使得阈值更好地分布，而不必需要第二个编程通道。例如，如果沿着字线对四页数据进行编程，序列(左下、左上、右下、右上)可用于通过消除比如左下和左上的第二通道来改善编程速度性能。
在读取和验证操作中，本发明的体系结构还可以减少读取干扰。在示范性的两子区块实施例中，再次选择和感知(读取)左边。右边在通道中被自生压，因为NAND链被隔离，通道被耦合到VREAD电压的一定的比率。此方案再次利用SGDL、SGDR、SDSL和SDSR的选择门控制信号的单独的集。
在选择的左边，选择门(SGDL和SGSL)和取消选定的字线(WL0-7和WL9-15)被分别提高到VSG和VREAD的读取通道电压，例如4.5V，以完全打开对应的晶体管并使它们充当通道门。选择的字线(WL8)连接到一个电压电平VCGR，该电压电平是为每一个读取和验证操作指定的，以便确定涉及的存储单元的阈值电压是否到达这样的电平。在此实施例中，VCGR的值是依赖于数据的，在验证操作中使用的值稍微高于在读取操作中使用的值，以保证读取的准确性。
选择的位线(BLL)被预先充电到一个高电平，例如，0.7V。如果阈值电压高于读取或验证电平VCGR，那么涉及的位线(BLL)的电势电平因为非导电存储单元(M)而保持高电平。另一方面，如果阈值电压低于读取或验证电平，那么涉及的位线(BLL)的电势电平因为导电存储单元(M)将放电到一个低电平，例如小于0.1V。在上文引用的美国专利申请系列No.09/893,277中描述了读取和验证操作以及VCGR和其他电压的示范值的进一步详细信息。
在非选择的右边、位线(BLR)、选择门(SGSR、SGDR)，以及源线(C-sourceR)可以设置为接地。为了有效的生压，首选的实施例给SGSR和源线以Vdd电压施加偏压，如参考图7a和7b所描述的。当源线不被分区时，因为SGSR在读取操作中为Vsg，而c-source在两侧相同，并保持在0伏特，在非选择部分的所有NAND链中的通道电压保持在0伏特，导致干扰比在源线不同时的干扰量大。
图7b比较详细地显示了感知进程，其中，图7a显示了图2b的阵列的简化版本，以供参考。如在编程操作中，阵列的左边和右边部分的独立性再次在三步骤进程中使用，以便将通道生压。在第一阶段，向通道提供一个初始电压。然后，选择晶体管SGD和SGS切断漏泄路径以使通道浮动。第三，逐步提高控制门电压，以便为后面的操作将衬底通道生压。
在读取操作中，对选择的字线(sel WL)以读取电压电平Vcgr施加偏压，该电压电平在0V到3V之间的范围中。取消选定的WL被加偏压到Vread，例如，4-5V，以便让感知电流沿着NAND链流动，除了选择的存储单元中的电阻以外，不会有太多的电阻。
在其中感知存储单元的左半阵列中，将选择门SGDL和SGSL加偏压到读取电压VREAD，这里该电压为4到5伏特，以使它们完全被打开。位线BL(左边)被预先充电到，例如，0.5到0.7伏特。当预先充电的BL电压被通过NAND链放电时执行感知：图7b的顶部的线显示了当选择的晶体管被完全关闭并且没有发生放电时的情形。左边的源线接地，C-sourceL＝0。SGSL的波形显示了虚线，其中，除了实线随着字线同时升高之外，在位线被预先充电的同时电压升高。实线是针对在对BL(左边)预先充电时NAND链处于ON状态的选项，而虚线是在对BL(左边)预先充电时NAND链处于OFF状态的选项。
在右边阵列中，不感知存储单元。通过将SGSR电压升到Vsg以便将Vdd从源线C-sourceR＝Vdd传递到通道，通道再次最初被生压到Vdd。SGDR电压随后降低到Vdd以使通道浮动。在漏极端，SGDR＝0V，且BL＝0V，并且此端也是浮动的。在此偏压方案中，左边通道接地，右边通道被生压到2到3v以减少读取干扰。
图8显示了一个实施例的图1的列控制电路2的一部分，其中，每一个存储单元都存储了两个数据位，每一个存储寄存器在左边和右边位线之间共享。每一对位线(BLL和BLR)被耦合到数据存储部分16，该部分包括两个数据存储(DS1和DS2)寄存器，每一个存储寄存器都能够存储一个数据位。数据存储部分16在读取或验证操作期间感知选择的位线(BL)的电势电平，然后以二进制方式存储数据，并控制编程操作中的位线电压。数据存储部分16通过选择“LEFTBL”和“RIGHTBL”的信号中的一个信号有选择地连接到选择的位线(BL)。数据存储部分16还耦合到I/O线，以输出读取数据并存储编程数据。I/O线连接到数据输入/输出缓冲区6，如上文参考图1所述。
虽然在图8的布局中一对位线共享一组寄存器，减少了这些寄存器的数量，因此，也减少了存储器设备上所需要的空间，但是最好的做法常常是为每一位线提供其自己的寄存器集。如果用户有两页数据，这就允许可以对两边一起进行编程。这一方案在用户有大量的数据要编程的情况下可以改善性能。
如上文所提及的，虽然迄今为止的讨论都主要是涉及使用充电存储设备的实施例，如浮动栅EEPROM或快闪存储单元，对于存储设备，它可以应用到其他实施例，包括DRAM和SRAM。由于单个存储元件如何被读取、被写入以及存储数据的细节，不属于本发明的主要方面，本发明的各个方面可以应用到其他存储器类型，包括，但不仅限于，次0.1um晶体管、单电子晶体管、基于有机/碳的纳晶体管以及分子晶体管。例如，也可以使用NROM和MNOS存储单元，如Eitan的美国专利5,768,192以及Sato等人的美国专利号4,630,086中分别介绍的那些，或磁性RAM和FRAM存储单元，如Gallagher等人的美国专利5,991,193和Shimizu等人的美国专利号5,892,706中分别介绍的那些，所有这些专利这里都进行了引用。
虽然是以特定实施例对本发明的各个方面进行描述的，但是，可以理解，在所附的权利要求的范围内对本发明进行保护。

Claims (58)

1.一种非易失性存储器，包括：
许多存储单元，在衬底上面形成并排列到许多沿着相应的位线连接的列，每一个位线都在第一选择晶体管和第二选择晶体管之间包括许多所说的串联的存储单元，其中，所说的存储单元形成了对应的行数，并且其中，列被细分为许多不同的子集；
许多字线，每一个字线都连接对应的行的存储元件，并且
连接到选择晶体管的偏压电路，其中，一个子集中的第一选择晶体管的门上的电压电平可以独立于其他子集中的第一选择晶体管的门上的电压电平进行设置，并且一个子集中的第二选择晶体管的门上的电压电平可以独立于其他子集中的第二选择晶体管的门上的电压电平进行设置。
2.根据权利要求1所述的非易失性存储器，其特征在于，每一个所说的列的子集都在衬底的不同的相邻区域上面形成。
3.根据权利要求2所述的非易失性存储器，其特征在于，每一个区域都在连接到所说的偏压电路的对应的井结构上面形成，其特征在于，一个区域中的井结构中的电压电平可以独立于其他区域中的井结构中的电压电平进行设置。
4.根据权利要求1所述的非易失性存储器，其特征在于，每一个子集的位线的源一端连接到对应的共同的源线，源线又连接到所说的偏压电路，其特征在于一个子集中的共同的源线上的电压电平可以独立于其他子集中的共同的源线上的电压电平进行设置。
5.根据权利要求4所述的非易失性存储器，其特征在于，所说的存储单元包括浮动栅存储单元，字线连接到相应的行的存储单元的控制门。
6.根据权利要求4所述的非易失性存储器，其特征在于，所说的存储单元是多状态存储单元。
7.根据权利要求4所述的非易失性存储器，进一步包括：
耦合到所说的许多存储单元的擦除电路，其中，所说的许多存储单元中的存储单元的数量对应于非易失性存储器的擦除单元的大小。
8.根据权利要求7所述的非易失性存储器，其特征在于，每一个所说的子集中的列数基于非易失性存储器和它所连接的主机之间的数据传输单元的大小。
9.根据权利要求1所述的非易失性存储器，进一步包括：
连接到字线的读取电路以在读取进程中设置电压电平；以及
可连接到列的许多一个或多个读取寄存器的集，用于在读取进程中将寄存器连接到其中的列中存储来自存储元件的数据内容。
10.根据权利要求9所述的非易失性存储器，其特征在于，每一列都有一个或多个读取寄存器的相应的集。
11.根据权利要求9所述的非易失性存储器，其特征在于，每一个一个或多个读取寄存器的集都可连接到许多列。
12.根据权利要求9所述的非易失性存储器，进一步包括：
连接到字线的编程电路以在写进程中设置电压电平；以及
可连接到列的许多一个或多个写入寄存器的集，用于在写入进程中将寄存器连接到其中的列中存储将要写入存储元件的数据内容。
13.根据权利要求12所述的非易失性存储器，其特征在于，读取寄存器与写入寄存器相同。
14.一种操作非易失性存储器的方法，存储器包括在衬底上面形成的并排列到许多沿着相应的位线连接的列的许多存储单元，每一个位线都在第一选择晶体管和第二选择晶体管之间包括许多所说的串联的存储单元，其特征在于，所说的存储单元以连接每一行的存储元件的相应的字线形成了对应的行数，并且其特征在于，列被细分为许多不同的子集，该方法包括：
在第一个子集中的第一位线的漏极端上设置电压电平；
在字线上设置电压电平；
在所说的第一和第二子集中的第一和第二个选择晶体管的门上同时设置电压电平，其特征在于，第二个子集中的选择晶体管的门上的电压电平不同于第一个子集中的选择晶体管的门上的电压电平。
15.根据权利要求14所述的方法，其特征在于，所说的在第一个位线的漏极端上设置电压电平和所说的在选择晶体管的门上设置电压电平在所说的在字线上设置电压电平之前执行。
16.根据权利要求15所述的方法，其特征在于，该方法是读取进程的一部分。
17.根据权利要求16所述的方法，其特征在于，漏极端第一个位线上的电压电平是从0.5到0.7伏特之间的范围中的一个值，第一个所说的字线上的电压电平是依赖于数据的，其他字线上的电压电平是从4到5伏特之间的范围中的一个值。
18.根据权利要求17所述的方法，其特征在于，第一个子集的列的源端被设置为接地，第二个子集的列的源端被设置为高逻辑电平。
19.根据权利要求18所述的方法，其特征在于，第一集的漏极端选择晶体管的门上的电压电平被设置为从4到5伏特之间的范围中的一个值，第二集的漏极端选择晶体管的门上的电压电平被设置为接地，第一集的源端选择晶体管的门上的电压电平被设置为高逻辑电平，第二集的源端选择晶体管的门上的电压电平最初被设置为比高逻辑电平高的一个值，然后与所说的在字线上设置电压电平同时降低到高逻辑电平。
20.根据权利要求19所述的方法，其特征在于，第二子集中的位线的漏极端上的电压电平被设置为接地。
21.根据权利要求16所述的方法，其特征在于，读取进程是验证进程的一部分。
22.根据权利要求15所述的方法，其特征在于，该方法是写入进程的一部分。
23.根据权利要求22所述的方法，其特征在于，第一个位线的漏极端上的电压电平被设置为接地，在第一个所说的字线上设置的电压电平是一个编程电压。
24.根据权利要求23所述的方法，其特征在于，非毗连于第一个字线的行中的字线上的电压电平被设置为从8到12伏特之间的范围中的一个值。
25.根据权利要求24所述的方法，其特征在于，非毗连于第一个字线的行中的字线上的电压电平被设置为从8到12伏特之间的范围中的一个值。
26.根据权利要求24所述的方法，其特征在于，毗连于第一个字线的第一行中的字线上的电压电平被设置为从8到12伏特之间的范围中的一个值，毗连于第一个字线的第二行中的字线上的电压电平被设置为接地。
27.根据权利要求24所述的方法，其特征在于，毗连于第一个字线的行中的字线上的电压电平被设置为接地。
28.根据权利要求23所述的方法，其特征在于，第一和第二个子集的列的源端被设置为高逻辑电平。
29.根据权利要求28所述的方法，其特征在于，第一集的漏极端选择晶体管的门上的电压电平被设置为高逻辑电平，第二集的漏极端选择晶体管的门上的电压电平被设置为小于等于高逻辑电平的一个值，第一集的源端选择晶体管的门上的电压电平被设置为地面，第二集的源端选择晶体管的门上的电压电平最初被设置为比高逻辑电平高的一个值，然后与所说的在字线上设置电压电平同时降低到高逻辑电平。
30.根据权利要求29所述的方法，其特征在于，第二子集中的位线的漏极端上的电压电平被设置与第二集的漏极端选择晶体管的门相同的值。
31.根据权利要求23所述的方法，其特征在于，第一子集中的第二位线的漏极端上的电压电平被设置为高逻辑电平。
32.根据权利要求22所述的方法，进一步包括：
在所说的在第一子集中的位线的漏极端上和在所说的第一和第二个子集中的第一和第二个选择晶体管的门上设置电压之前，同时擦除第一和第二个子集。
33.一种非易失性存储器，包括：
在衬底上面形成许多存储单元并排列到许多沿着相应的位线连接的列，并形成一个或多个行；
在其上形成存储单元的衬底中的许多井结构，其特征在于，存储单元被细分为许多子集，每一个子集都在对应的井结构上形成；
许多字线；每一个字线都连接相应的行的存储元件；并且
连接到衬底的井控制电路，其特征在于，可以独立地对井结构的电压电平进行控制。
34.根据权利要求33的非易失性存储器，其特征在于，存储单元可通过衬底中的井结构进行擦除。
35.根据权利要求34所述的非易失性存储器，其特征在于，子集在一起被擦除。
36.根据权利要求33所述的非易失性存储器，进一步包括：
连接到字线的读取电路以在读取进程中设置电压电平；以及
可连接到列的许多一个或多个读取寄存器的集，用于在读取进程中将寄存器连接到其中的列中存储来自存储元件的数据内容。
37.根据权利要求36所述的非易失性存储器，其特征在于，每一列都有一个或多个读取寄存器的相应的集。
38.根据权利要求36所述的非易失性存储器，其特征在于，每一个一个或多个读取寄存器的集都可连接到许多列。
39.根据权利要求36所述的非易失性存储器，进一步包括：
连接到字线的编程电路以在写进程中设置电压电平；以及
可连接到列的许多一个或多个写入寄存器的集，用于在写入进程中将寄存器连接到其中的列中存储将要写入存储元件的数据内容。
40.根据权利要求39所述的非易失性存储器，其特征在于，读取寄存器与写入寄存器相同。
41.根据权利要求33所述的非易失性存储器，其特征在于，所说的存储单元包括浮动栅存储单元，字线连接到相应的行的存储单元的控制门。
42.根据权利要求41所述的非易失性存储器，其特征在于，存储单元以NAND结构排列。
43.根据权利要求41所述的非易失性存储器，其特征在于，存储单元以NOR结构排列。
44.根据权利要求33所述的非易失性存储器，其特征在于，每一个存储单元都可以存储两个以上数据状态。
45.一种操作非易失性存储器的方法，存储器包括在衬底上面形成的并排列到许多沿着相应的位线连接的列的许多存储单元，以连接每一行的存储元件的相应的字线形成一个或多个行，其特征在于，存储单元被细分为许多子集，每一个子集都是在对应的井结构上形成的，该方法包括：
在第一子集中的位线上设置电压电平；
在第一个字线上设置电压电平；
在所说的在第一字线上设置电压电平的同时，在第一子集的井结构中设置电压电平；以及
在所说的在第一字线上设置电压电平的同时，在第二子集的井结构中设置电压电平，其特征在于，第二子集的井结构中的电压电平不同于第一子集的井结构中的电压电平。
46.根据权利要求45所述的方法，其特征在于，该方法是读取进程的一部分。
47.根据权利要求46所述的方法，其特征在于，位线上电压被预先充电到从0.5到0.7伏特之间的范围中的一个值，第一字线上的电压电平是依赖于数据的。
48.根据权利要求47所述的方法，其特征在于，第一子集上的井结构中的电压电平被设置为接地。
49.根据权利要求48所述的方法，进一步包括：
在所说的第一字线之外的字线上设置电压电平，其特征在于，其他字线上的电压电平是从4到5伏特之间的范围中的一个值。
50.根据权利要求46所述的方法，其特征在于，读取进程是验证进程的一部分。
51.根据权利要求45所述的方法，其特征在于，该方法是写入进程的一部分。
52.根据权利要求51所述的方法，其特征在于，第一字线上的电压电平是一个编程电压，位线上的电压被设置为接地。
53.根据权利要求52所述的方法，其特征在于，第一子集上的井结构中的电压电平被设置为接地。
54.根据权利要求53所述的方法，其特征在于，毗连于第一个字线的第一行中的字线上的电压电平被设置为接地。
55.根据权利要求54所述的方法，其特征在于，毗连于第一个字线的第二行中的字线上的电压电平被设置为接地。
56.根据权利要求54所述的方法，其特征在于，毗连于第一个字线的第二行中的字线上的电压电平是从8到12伏特之间的范围中的一个值。
57.根据权利要求54所述的方法，其特征在于，非毗连于第一个字线的行中的字线上的电压电平是从8到12伏特之间的范围中的一个值。
58.根据权利要求51所述的方法，进一步包括：
在所说的在第一子集中的位线上，在第一字线上，以及在第一和第二个子集的井结构上设置电压之前，同时擦除第一和第二个子集。
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