CN1458694A - 氮化硅膜、半导体装置及其制造方法 - Google Patents

氮化硅膜、半导体装置及其制造方法 Download PDF

Info

Publication number
CN1458694A
CN1458694A CN03123816A CN03123816A CN1458694A CN 1458694 A CN1458694 A CN 1458694A CN 03123816 A CN03123816 A CN 03123816A CN 03123816 A CN03123816 A CN 03123816A CN 1458694 A CN1458694 A CN 1458694A
Authority
CN
China
Prior art keywords
film
silicon nitride
nitride film
semiconductor device
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03123816A
Other languages
English (en)
Other versions
CN100405602C (zh
Inventor
高山彻
山崎舜平
秋元健吾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN1458694A publication Critical patent/CN1458694A/zh
Application granted granted Critical
Publication of CN100405602C publication Critical patent/CN100405602C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B17/00—Layered products essentially comprising sheet glass, or glass, slag, or like fibres
    • B32B17/02—Layered products essentially comprising sheet glass, or glass, slag, or like fibres in the form of fibres or filaments
    • B32B17/04—Layered products essentially comprising sheet glass, or glass, slag, or like fibres in the form of fibres or filaments bonded with or embedded in a plastic substance
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B17/00—Layered products essentially comprising sheet glass, or glass, slag, or like fibres
    • B32B17/06—Layered products essentially comprising sheet glass, or glass, slag, or like fibres comprising glass as the main or only constituent of a layer, next to another layer of a specific material
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/0641—Nitrides
    • C23C14/0652—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C23C14/5846—Reactive treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Abstract

本发明的目的在于应用一种在玻璃衬底上、在应变点之下的温度下形成可用作为栅极绝缘膜或保护膜的高质量的致密的绝缘膜的技术，应用该技术可以实现性能好、可靠性高的半导体装置。本发明的半导体装置在作为沟道长度为0.35～2.5μm的场效应晶体管的栅极绝缘膜中，在结晶半导体膜上经氧化硅膜形成氮化硅膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、含氧浓度为5×1018～5×1021/cm3、且具有对包含7．13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。

Description

氮化硅膜、半导体装置及其制造方法
技术领域
本发明涉及半导体装置，该半导体装置包含在应变点为700℃以下的衬底上形成的氮化硅膜以及以使用了该氮化硅膜的场效应晶体管为代表的半导体元件和半导体集成电路。
背景技术
对于使用了液晶或场致发光(简称为EL)元件的显示装置，开发了一种使用场效应薄膜晶体管(简称为TFT)在同一快玻璃衬底上一体形成驱动电路的技术。在该TFT中，为了实现实用的工作频率，在作为主要结构部分的活性层(形成沟道部的半导体区)上使用多晶硅膜。而且，提出了以微处理器为首的利用TFT实现更高速的动作且具有的图像处理或存储等各种各样的功能的集成电路的、即所谓板上系统的概念。
当然，TFT不仅可以使用多晶硅膜，也可以使用栅极绝缘膜或用来使引线之间相互绝缘隔离的绝缘膜等，将绝缘膜用于各个部位，并将它们做成一体，这样来形成集成电路。对于各部位使用的原材料，所要求的特性各不相同，例如，对于栅极绝缘膜，要求缺陷少、漏电流小、界面杂质能级密度低，对于保护膜，则特别要求其杂质必需具有能阻止碱离子等入侵的特性，总之，因用途不同，要求的特性也不同。
伴随引线的高集成化，正在开发使用铜作为引线材料的技术，用铜作为引线材料与铝相比，可以流过高密度的电流，而且对电子移动具有很好的耐久性。
对绝缘膜要求无针眼、致密、缺陷密度低、不含固定电荷且与基底有很好的密封性。此外，为了既能使元件微型化又能提高晶体管的性能，有必要将栅极绝缘膜做得很薄以提高栅极驱动能力，这就要求有致密的绝缘膜，可以不使栅极漏电流增加。
关于绝缘膜的形成方法，已知的有作为化学成膜法的CVD法和作为物理成膜法的溅射法。在CVD法中，作为对其进行分类的参数，有成膜时的压力、供给气体的流量和用来促进化学反应的能量等，据此，有常压或减压下的热CVD法和利用等离子体的等离子体CVD法等，可以根据各自的特征及使用目的来加以利用。
当在玻璃、石英等绝缘衬底上形成多晶硅膜并使用它来实现集成电路时，不可能将制造大规模集成电路的技术原封不动地移植过来。这不光存在多晶硅膜的结晶性的问题，而且还存在利用过去的方法制造的绝缘膜及使用它的半导体元件不能充分发挥所希望的特性和可靠性这一现状。
虽然可以使用减压CVD法形成致密的不使碱离子等通过的氮化硅膜，但是膜的形成温度必需在750℃以上。而等离子体CVD法虽然可以在低温下成膜，但存在膜因等离子体中的带电粒子而受损伤从而出现缺陷或针眼的问题。此外，500℃以下的成膜温度因膜中含有氢而使其稳定性降低。与此相对，高频溅射法也可以使用氮化硅等绝缘物靶，可以形成膜中不混入氢的氮化硅膜。但是，我们知道它们一般都具有压缩应力，对膜的剥离经常会出些问题。
此外，通过堆积绝缘膜形成的TFT的栅极绝缘膜必然增加界面能级密度，所以不能形成良好的界面。此外，从界面的清洁性来看，在绝缘衬底上形成的多晶硅膜还存在容易受污染的问题。特别是，对于化学污染来说，明确地指出污染原因或污染途径都是一件很困难的事，对于认为发生原因是清洁室的过滤材料引起的硼污染或起因于墙壁或天花板的材料的磷或有机物污染等，只通过日常的衬底管理办法来防止很困难，玻璃衬底的尺寸越大，污染的防止越困难。
上述Cu引线虽然是通过将引线埋入绝缘膜中的镶嵌(damassin)结构来形成，但如果不使用适当的阻挡膜，就会存在容易向周围绝缘膜中或积层界面上扩散的问题。为了防止这一点，有必要形成不使Cu扩散且与基底之间密封性良好的阻挡膜。
发明内容
本发明是鉴于上述问题而提出的，其目的在于提供一种在玻璃衬底上、在应变点之下的温度下形成可用作为栅极绝缘膜或保护膜的高质量的致密的绝缘膜的技术，使用该技术可以实现性能好、可靠性高的半导体装置。
为了解决上述问题，本发明利用高频磁控管溅射法，以硅作为靶，以氮或氮和惰性气体作为溅射气体，在300℃以下的衬底加热温度下形成氮化硅膜。该氮化硅膜可以作为TFT的栅极绝缘膜使用。此外，本发明将该氮化硅膜和利用化学处理、加热处理、光照处理在结晶半导体膜的表面形成的氧化膜积层起来作为栅极绝缘膜使用。
在本发明中，使用硅作为靶并由高频磁控管溅射法形成的氮化硅膜至少满足下面示出的特性中的一个特性。即，在包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液(20℃)中，腐蚀速度在10nm/min以下(最好在3.5nm/min以下)；氢的浓度在1×1021/cm3以下(最好在5×1020/cm3以下)；氧的浓度为5×1018～5×1021/cm3(最好是1×1019～1×1021/cm3)，满足上述条件中的一个，最好同时满足上述多个条件。此外，内部应力的绝对值在2×1010dyn/cm2以下，最好在5×109dyn/cm2以下，进而最好在5×108dyn/cm2以下。
本发明提供含氢浓度在1×1021/cm3以下、含氧浓度为5×1018～5×1021/cm3、具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性的氮化硅膜。具有这样的含氢含氧量及腐蚀特性的氮化硅膜对半导体装置来说，不仅能够用于栅极绝缘膜或电容部的电介质保护膜等要求电绝缘的部位，而且能够用来作为保护膜，以阻止气体或离子性杂质的扩散。
本发明的半导体装置的特征在于形成至少包含一层氮化硅膜的栅极绝缘膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、含氧浓度为5×1018～5×1021/cm3、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。进而，其特性在于：至少形成一层该氮化硅膜作为沟道长度为0.35～2.5μm的场效应晶体管的栅极绝缘膜。
上述栅极绝缘膜或场效应晶体管的栅极绝缘膜的特征在于它是在表面突起部的曲率半径在1μm以下的结晶半导体膜上形成的。
本发明的上述组成及具有腐蚀特性的氮化硅膜作为栅极绝缘膜、电容部的电介质膜或半导体元件的保护膜在由有机树脂形成的层间绝缘膜上形成，本发明包含上述构成中的任何一种或多种构成的组合。
通过这样的氢和氧的含量和腐蚀特性，在用作栅极绝缘膜时，可以降低栅极漏电流，改善场效应移动度、亚阈值系数(subthreshold)和导电性(gm)等，可以降低连续工作时晶体管特性的长期变化，减小产品特性的离散，提高产品的成品率。此外，通过在结晶半导体膜和氮化硅膜之间插入氧化硅膜，可以更有效地发挥这种效果。
本发明的半导体装置的制造方法的特征在于：包括对在绝缘衬底上形成的结晶半导体膜进行氧化处理和进行氧化膜除去处理的第1阶段、在施加高频电功率使Ar、N2或只使N2进行辉光放电的情况下溅射硅靶以形成氮化硅膜的第2阶段和施加直流电功率以形成导电性膜的第3阶段，上述第1至第3阶段不是在空气中进行，而是在惰性气体或在减压的环境下连续进行。在上述第2阶段中，Ar对N2的比例最好是0.01～0.5。
本发明的半导体装置的制造方法的特征在于：包括对在绝缘衬底上形成的结晶半导体膜进行氧化处理和进行氧化膜除去处理的第1阶段、在施加高频电功率使O2进行辉光放电的情况下通过氧气环境下的加热处理以形成氧化硅膜的第2阶段、在施加高频电功率使Ar、N2或只使N2进行辉光放电的情况下溅射硅靶以形成氮化硅膜的第3阶段和施加直流电功率以形成导电性膜的第4阶段，上述第1至第4阶段不是在空气中进行，而是在惰性气体或在减压的环境下连续进行。上述第2阶段中的氧气环境最好是在O2中添加0.01～0.1％的从NF3、HF、ClF3中选出的一种或多种气体。第3阶段中的Ar对N2的比例最好是0.01～0.5。
上述本发明的半导体装置的制造方法可以适用于应变点在700℃以下的玻璃衬底。
通过上述本发明的半导体装置的制造方法，在从室温到300℃以下、最好是200℃以下的温度下，可以得到含氢浓度在1×1021/cm3以下、含氧浓度为5×1018～5×1021/cm3、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性的氮化硅膜。
在上述本发明的制造方法中，高频磁控管溅射法所使用的电功率的频率可以是1MHz以上120MHz以下，最好是10MHz以上60MHz以下。
再有，本发明的半导体装置是指通过利用半导体特性来获得功能的整个装置，电光学装置、半导体电路和电子装置都属于半导体装置的范畴。
附图说明：
图1是表示使用本发明的氮化硅膜并在MOS结构下没有Li的扩散时的C-V特性图。
图2是表示使用本发明的氮化硅膜并在MOS结构下有Li的扩散时的C-V特性图。
图3是表示利用SIMS测定包含在本发明的氮化硅膜中的H、C、O的浓度的结果的图。
图4是表示本发明的氮化硅膜的比较例的氮化硅膜的透射率的图。
图5是表示本发明的氮化硅膜的比较例的氮化硅膜的红外吸收光谱的图。
图6是表示使用利用等离子体CVD法形成的氮化硅膜并在MOS结构下没有Li的扩散时的C-V特性图。
图7是说明使用本发明的磁控管溅射装置的结构的上平面图。
图8是说明使用本发明的磁控管溅射装置的成膜室的详细结构的截面图。
图9是说明本发明的高频磁控管溅射装置中的氮化硅膜的成膜机制的原理图。
图10是说明本发明的半导体装置的制造工序的纵截面图。
图11是说明本发明的半导体装置的制造工序的纵截面图。
图12是说明本发明的半导体装置的制造工序的纵截面图。
图13是说明本发明的半导体装置的制造工序的纵截面图。
图14是说明本发明的半导体装置的制造工序的纵截面图。
图15是说明本发明的半导体装置的制造工序的纵截面图。
图16是说明本发明的半导体装置的制造工序的纵截面图。
图17是说明半导体膜的详细蚀刻形状的图。
图18是说明本发明的微型计算机的结构的图。
图19是说明本发明的微型计算机封装结构的图。
图20是说明加热处理室的结构的图。
图21是说明光源的点亮和熄灭与半导体衬底的温度变化的关系以及冷媒的供给方法的图。
图22是说明本发明的半导体装置的制造工序的纵截面图。
图23是说明本发明的半导体装置的制造工序的纵截面图。
发明的具体实施方式
本发明对于作为半导体装置的主要构成要素的场效应晶体管、典型的是场效应薄膜晶体管(以下简称为TFT)的栅极绝缘膜和保护膜，或者对于使用液晶或EL的显示装置中的层间绝缘膜盲保护膜、在玻璃等绝缘衬底上形成的集成电路中的层间绝缘膜或保护膜以及构成该集成电路的TFT的栅极绝缘膜等来说，本发明使用氮化硅作为其原材料，本发明使用含氧浓度在1×1019/cm3以下的单结晶或多结晶硅作为靶，使用氮或氮和惰性气体作为溅射气体，使衬底加热温度在从室温到300℃以下的范围内，利用高频磁控管溅射法来制作该氮化硅。
图7是说明实施本发明的一个很好的多功能磁控管溅射装置/氧化膜形成装置的形态的图。图7所示装置的构成包括具有衬底传送装置102的第1公共室101和多个可通过闸门阀119并利用溅射来形成覆膜的成膜室。在形成氮化硅膜时，虽然只需要一个反应室即可，但是，如果要连续形成形状不同的多个覆膜而不与空气接触以免污染界面，图7所示的装置是最合适的装置。
形成氮化硅膜等覆膜的衬底装填在装料/出料室111中，通过具有第2公共室109的传送装置110进行传送。前处理室112具有使衬底转动的旋转器，通过涂敷从药液供给装置118来的各种药液，可以对衬底的被堆积表面进行洗净、氧化和氧化膜除去等处理。装料/出料室111，第2公共室109和前处理室112通过气体供给装置130充填惰性气体并在常压下使用，中间室108包括内部减压的第1公共室101以及与和其连接的多个成膜室之间相互传送衬底的屋子。中间室108还可以包括暂时保持装填在装料/出料室111中的所有的衬底的盒架(图7未详细示出)。
加热处理室103包括加热装置120，使衬底吸附的包含在空气中的各种杂质脱离，使其清洁，或者，对由溅射形成的覆膜进行加热处理，使其达到致密化和结晶化等。
加热处理室103的构成也可以包括进行瞬间退火(RTA)的加热装置120。图20是加热处理室103的详细说明图。加热处理室103有由石英形成的反应室1129，在其外侧设有光源1110。反应室1129内具有由石英形成的衬底盒架1112，被处理的衬底放在该衬底盒架1112上。这时，为了使温度分布均匀，被处理衬底放在支撑杆上。此外，作为监测由光源1110加热的温度的装置，这里，采用使用了热电偶的温度检测系统1128。
光源1110利用电源1111进行点灯和熄灯的动作。计算机1118控制该电源和流量控制装置1115的动作。导入反应室1129的冷媒可以通过循环器1116使其循环动作。重要的是要在该循环路径上设置提纯器1117，以保持冷媒He的纯度。
此外，为了能够在减压下进行热处理，作为排气装置设置蜗轮分子泵1119和驱动(干)泵(drive/dry pump)1120。对于减压下的热处理，通过使用能被半导体膜吸收的波长范围的灯光，可以对半导体膜进行加热。减压下的热处理通过降低氧浓度可以抑制半导体表面的氧化，结果，可以促进结晶化，提高溅射效率。被处理的衬底进入经闸门与其连接的传送室，利用传送装置将其放置在衬底盒架112上。
图21是表示由光源加热的被处理衬底和控制流过处理室的气体的流量的方法的图。首先，利用光源对在室温下放置的被处理衬底进行快速加热。在升温期间，以100～200℃/秒的升温速度加热到设定温度(例如1100℃)。例如，若以150℃/秒的升温速度加热，则不到7秒钟就可加热到1100℃。然后，保持设定温度一定时间，再切断光源。保持时间设定为0.5～5秒。因此，光源连续点亮的时间在0.1秒以上。不会超过20秒。通过使处理室连续流过气体，可以使降温速度达到50～150℃/秒。例如，若以100℃/秒的速度冷却，可以在8秒钟内使温度从1100℃降到300℃。
其特点是这样多次重复进行光源加热和气体循环冷却的过程。将该方法称作PPTA(多次瞬间热韧化)法。利用PPTA法，可以缩短实际加热的时间，而且，通过光源有选择地对半导体膜照射它能吸收的光，可以只对半导体膜有选择地进行加热。图21所示那样的脉冲光对半导体膜进行加入，在该热尚未传到衬底侧之前即停止加热，而且，通过用冷媒从周围使其冷却，衬底的温度不会明显上升。因此，可以防止衬底变形，可以解决过去RTA装置所存在的问题。
光源1次发光的时间是0.1～60秒，最好是0.1～20秒，多次照射该光源的光。或者，从光源照射脉冲形状的光，使半导体膜的最高温度保持时间.为0.5～5秒。进而，通过使冷媒的供给量伴随光源的通断而增减，来提高半导体膜的热处理效果，同时防止因热处理而使衬底损坏。此外，设置使处理室内减压的排气装置，降低热处理气体中的氧的浓度。由此，可以防止因热处理而使半导体膜的表面氧化或受到污染。
在图7中，成膜室104～107装填不同材料的靶，由此可以在减压状态下连续积层形成多个覆膜。各成膜室具有供给溅射气体的气体供给装置115、排气装置114和压力控制装置113。成膜室104、105具有绝缘物质的靶，为了进行溅射而与高频电源116连接。高频电源供给的高频电功率的频率在1MHz以上120MHz一下，最好使用10MHz以上60MHz以下的频率。当使用这样的频率范围时，屏极电位随频率的升高而下降，即使对于物理成膜机制的溅射法来说，其成膜机制也是以化学反应为主，而且可以形成致密的覆膜。此外，成膜室106、107具有金属靶并与直流电源117连接。
图8是详细说明一例成膜室105的图。成膜室105是形成本发明的氮化硅膜的地方。靶是硅，经溅射板由冷媒冷却。永久磁铁124通过在与靶面平行的方向作圆运动或直线运动，可以在相对的衬底表面形成膜厚均匀性良好的覆膜。闸门123在开始成膜的前后开闭，以防止在放电初期等离子体不稳定的状态下形成覆膜。衬底保持装置122使保持器上下运动来放置衬底并使其固定在背面板121上。在背面板121内作为加热装置128埋设护套加热器，此外，使加热的惰性气体从衬底里侧导入以提高热均匀性。除了惰性气体之外，从气体导入装置115还导入氮气，成膜室105中的压力由传导阀126控制。整流板125以对成膜室105内的溅射气体的流动进行整流为目的而设置。靶与高频电源连接，通过施加高频电功率进行溅射。
利用图8所示的高频磁控管溅射，可以以硅为靶形成致密的氮化硅膜。其主要的成膜条件是使用硅作为靶，使用N2或N2和Ar的混合气体作为溅射气体。所施加的高频电功率的频率的典型值是13.56Mhz，也可以使用比此高的27～120MHz的频率。随着频率的增加，其成膜机制的化学反应成分更多一些，可以实现损坏少的致密的成膜。作为溅射气体使用的Ar，作为加热衬底的气体，如图8所示从衬底的里侧导入，最后与N2混合，帮助进行溅射。
下面表1示出成膜条件的典型例子。当然，这里示出的成膜条件只是一个例子，在满足上述主要成膜条件的范围内，可以进行适当设定。
【表1】
    氮化硅膜     氧化硅膜
气体     Ar/N2     O2
流量比     20/20     5
压力(Pa)     0.8     0.4
频率(MHz)     13.56     13.56
功率(W/cm2)     16.5     11.0
衬底温度(℃)     200     200
靶材料     Si(1～10Ωcm)     合成石英
T/S(mm)     60     150
此外，作为比较例，表2示出先有的用CVD法形成氮化硅膜的成膜条件。
【表2】
    氮化硅膜
气体     SiH4/NH3/N2/H2
流量比     30/240/300/60
压力(Pa)     159
频率(MHz)     13.56
功率(W/cm2)     0.35
衬底温度(℃)     325
其次，表3示出在表1的成膜条件下形成的氮化硅膜和在表2的成膜条件下形成的氮化硅膜其典型的特性值的比较结果。再有，在试料一栏中，‘RFSP-SiN(No.1)’和‘RFSP-SiN(No.2)’的区别因溅射装置而异，对本发明的氮化硅膜的功能没有损害。此外，对于内部应力，压应力和张应力其数值的正负符号不同，当这里只取其绝对值。
【表3】
表1条件下的氮化硅膜 表2条件下的SiN膜 备注
RFSP-SiN(No.1) RFSP-SiN(No.2) PCVD-SiN
介电常数 7.02～9.30 ← ～7
折射率 1.91～2.13 ← 2.0～2.1 波长632.8nm
内部应力(dyn/cm2) 4.17×108 ← 9.11×108
蚀刻速度(nm/min) 0.77～1.31 1～8.6 ～30 LAL500 20℃
Si浓度(atomic％) 37.3 51.5 35.0 RBS
N浓度(atomic％) 55.9 48.5 45.0 RBS
H浓度(atoms/cc) 4×1020 - 1×1022 SIMS
O浓度(stoms/cc) 8×1020 - 3×1018 SIMS
C浓度(atoms/cc) 1×1019 - 4×1017 SIMS
如表3所示，利用上述高频磁控管溅射法制作的‘RFSP-SiN(No.1)’和‘RFSP-SiN(No.2)’试料相对利用等离子体CVD法制作的比较例的试料来说，其特征上的不同点在于：包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液20℃(LAL500SA缓冲氟酸；桥本化成株式会社制)时的腐蚀速度非常慢，氢的含量极少。内部应力的绝对值比利用等离子体CVD法形成的氮化硅膜小。
该氮化硅膜中的氢、氧和炭杂质的浓度通过二次离子质量分析得到，其厚度方向的分析结果如图3所示试料是按表1的条件在单晶硅衬底上形成的氮化硅膜，可知氢的浓度在1×1021/cm以下。氮化硅膜中有无氢的结合可以通过付里叶变换红外分光分析(FT-IR)来判断，图5示出它与用等离子体CVD法制作的氮化硅膜的特性比较的结果。即使利用FT-IR分析也观测不到因Si-H结合、N-H结合产生的吸收峰值。
此外，图4示出用分光度计测定的透光率，为了进行比较参考，同图还示出在表2的条件下用等离子体CVD法制作氮化硅膜的特性。看不出两者有明显的不同，可知它们都是透明度很好的膜。
上面示出特性值的典型结果，从各种实验结果，得到利用本发明的磁控管溅射法制作的氮化硅膜的主要特性值如下。
各种实验结果表明，本发明的氮化硅膜至少满足下面所示的特性中的一个。即，在包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液(20℃)中，腐蚀速度在10nm/min以下(最好在3.5nm/min以下)；氢的浓度在1×1021/cm3以下(最好在5×1020/cm3以下)；氧的浓度为5×1018～5×1021/cm3(最好是1×1019～1×1021/cm3)，满足上述条件中的一个，最好同时满足上述多个条件。此外，内部应力的绝对值在2×1010dyn/cm2以下，最好在5×109dyn/cm2以下，进而最好在5×108dyn/cm2以下。如果内部应力小，当与其它覆膜积层时，可以抑制界面中的缺陷能级的发生，也不会存在剥离等方面的问题。
进而，具有上述特性的本发明的氮化硅膜对以Na或Li为代表的元素周期表中的1族和2族元素具有极高阻挡效果，可以抑制这些可动离子的扩散。图1、图2和图6示出清楚表明这一事实的数据。图6是表示将在表2的条件下利用等离子体CVD法形成的氮化硅膜作为电介质的MOS结构的偏置—热应力(B-T应力)试验前后C-V特性变化的图。试料的构造是，在单结晶衬底(n型，1～10Ωcm)上按表2的条件形成100nm氮化硅膜，并在其上将对Al添加了Li(重量比0.2～1.5％)的金属作为电极形成。在该试料的构造中，通过对Al添加Li，可以考查有没有Li扩散。B-T应力试验的条件是施加1.7MV的电压再在150℃的温度下保持1个小时。根据图6可以明显确认因BT应力试验C-V特性有很大的偏移，并且有Li从氮化硅膜上形成的对Al添加Li的电极扩散的影响。
图1和图2示出将在表1的条件下制作的氮化硅膜作为电介质膜的MOS结构的试料的B-T应力试验前后的C-V特性。图1的试料是用Al-Si(添加了硅的Al)形成氮化硅膜上的电极，图2是用Al-Li形成电极的试料。但是，为了降低氮化硅膜和硅衬底的界面能级的影响，试料在单结晶硅衬底(P型，1～10Ωcm)的表面形成50nm的氧化膜。因此，对阻挡氮化硅膜的Li的性能没有任何影响。
若将图1和图2的特性进行比较，可以看出，两张图在B-T应力试验前后其C-V特性几乎都没有变化，反映不出Li扩散的影响，即，在表1的成膜条件下制作的氮化硅膜可以起阻挡膜的作用，而且特别有效。这样，可以确认，尽管本发明的氮化硅膜是在300℃以下的温度下形成，但却非常致密，而且对Na或Li等可东离子具有很好的阻挡效果。
通过以上B-T应力试验等确认是非常致密的氮化硅膜与过去的溅射现象的物理成膜机制不同，可以认为是因在靶的表面和覆膜堆积表面氮或氮和惰性气体离子与硅相互进行化学反应而成膜的机制。
利用图9的原理图说明该成膜机制的一个考察例子。若对靶901施加高频电功率而形成辉光放电等离子体900，则氮或氮和惰性气体形成各种各样的离子种、激励种和发光种。其中，生成具有化学活性物质的活性氮。我们知道活性氮反应性极强，即使在较低的温度下也容易形成氮化物。即，在靶的表面扩散的活性氮与硅反应后形成氮化物。氮化硅虽然稳定，但若如果利用屏极电场使惰性气体离子或氮离子加速后再入射到靶的表面，则被溅射而呈气体状态逸出。在辉光放电等离子体900中扩散的硅的氮化物在该过程中与活性氮或其它氮的激励种起反应，其中一部分到达衬底表面。在那里，硅的氮化物进行表面反应形成氮化硅。对于表面反应，可以认为是利用等离子体电位和接地电位的电位差加速后入射的离子种的援助在起作用。利用这样的成膜机制可以推测氮化硅膜中不包含硅分子，从而可以提高膜的致密性能。
根据这样的成膜机制，当供给的惰性气体比硅的比例高时，惰性气体溅射起主导作用，不能成膜。虽然可以只用氮气，但成膜速度明显降低，所以，理想的情况是，氮和惰性气体的混合比例最低是1比1。
下面，使用附图详细说明使用了上述氮化硅膜和制造装置的半导体装置的形态。
(实施形态1)
能够适用于本实施形态的衬底是以钡硼酸玻璃、矾土硼酸玻璃、矾土硅酸盐玻璃等为原料的玻璃衬底。典型地，可以使用コ-ニング社制的1737玻璃衬底(应变点667℃)和旭硝子社制的AN100(应变点670℃)等。当然，若是同样的其它衬底，也不特别加以限制。无论如何，对本发明，应变点在700℃以下的玻璃衬底都可以适用。在本实施例中，说明使用利用高频磁控管溅射法在应变点为700℃以下的玻璃衬底上制作的氮化硅膜形成微处理器(MPU)的一个形态。
再有，在本发明中，应变点在700℃以上的玻璃衬底也不除外。当然，也可以使用耐热温度在1000℃以上的合成石英衬底。本发明的氮化硅膜可以在700℃以下的温度下形成致密的封锁性高的膜，对于这一特征，没有必要特别选择合成石英衬底。
选择上述衬底，再如图10(A)所示那样，在玻璃衬底200上形成由氧化硅膜、氮化硅膜或氧化氮化硅膜(SiOxNy)等绝缘膜形成的第1无机绝缘层201。一个典型的例子具有2层结构，它是将50nm厚的以SiH4、NH3和N2O作为反应气体利用等离子体CVD法成膜的第1氧化氮化硅膜202和100nm厚的以N2O作为反应气体利用等离子体CVD法成膜的第2氧化氮化硅膜203积层形成的结构。这里，也可以使用利用高频磁控管溅射法形成的氮化硅膜去代替第1氧化氮化硅膜202。该氮化硅膜可以防止Na等玻璃衬底所含的微量碱金属元素的扩散。
作为TFT活性层的结晶半导体膜，可以通过对在第1无机绝缘层201上形成的非晶态硅膜204进行结晶得到。此外，也可以代替非晶态硅膜，而使用非晶态硅锗膜(Si1-xGex；x＝0.001～0.05)。最初形成的非晶态硅膜的厚度可以在所得到的结晶硅膜的厚度是20nm至60nm的范围内选择。该膜厚的上限是使TFT沟道形成区作为完全耗尽型工作的上限值，该膜厚的下限值受工艺上的制约，由在结晶硅膜蚀刻工序中选择加工时所必要的最小值来决定。
对于结晶工序，不特别限定于该方法。例如，作为一例结晶方法，也可以在镍等半导体结晶化时添加具有催化作用的某金属元素，使其结晶化。这时，将含镍层205保持在非晶态硅膜204上，继脱氢(500℃、1小时)之后，在550℃的温度下进行4小时的热处理，使之结晶。
图10(B)示出形成结晶硅膜206的状态。在该状态下可以按50～95％的比例得到已结晶的结晶硅膜，但是，如图10(C)所示那样，为了进一步提高结晶性能，可以加激光退火处理，对其照射脉冲震荡激元激光或YAG激光、YVO4激光、YLF激光等固体激光的二次谐波。在激光退火处理时，将该激光作为光学系中短边方向的宽度为400μm的线状激光，且具有90～98％的重叠率，使用这样的激光来照射。通过该脉冲激光的照射，如图10(C)所示那样，在其表面形成多个高度最大和膜厚相同的凸部。
当在该结晶硅膜上形成栅极绝缘膜再形成顶栅(top gate)型TFT时，栅极漏电流增加。此外，对栅极加偏置电压的应力试验也使其特性变差。可以认为这是因为凸部电场集中的缘故。因此，最好使结晶硅膜表面的凹凸形状的最大值在10nm以下，理想的是在5nm以下。
减小表面的凹凸可以通过进行1次、最好是进行多次含臭氧水的水溶液的氧化处理和含氟酸水溶液氧化膜除去处理来实现。在本实施形态中，为了制作沟道长度是0.35～2.5μm的TFT，因为栅极绝缘膜的实质厚度为30～80nm，所以，结晶硅膜表面的平滑度，其凹凸形状的最大值在10nm以下，最好在5nm以下(图10(D))。
然后，使用光掩膜，利用照相蚀刻法将得到的结晶硅膜蚀刻成所要的形状，在TFT中形成沟道形成区、源极和漏极区以及形成包含低浓度杂质区等的活性层的半导体薄膜216～218。
为了蚀刻在图10(D)的状态下形成的结晶硅膜，使用干腐蚀法，将CF4和O2的混合气体作为腐蚀气体使用，为了改善栅极绝缘膜的覆盖性能，加工成使半导体膜216～218有30～60度的锥角。详细情况示于图17。因和基底的选择比的关系，虽然氧化氮化硅膜只蚀刻了一点点，其探入的深度在半导体膜厚度的1/3以下。当探入深度深时，不能覆盖栅极绝缘膜，在其上层形成的栅极引线会产生断线。此外，为了控制阈值(Vth)，可以对半导体膜216～218添加p型杂质元素。半导体的p型杂质元素可以是硼(B)、铝(Al)、镓(Ga)等周期表中的第13族元素。
其次，如图12(B)所示，利用高频磁控管溅射法在半导体膜216～218上形成形成栅极绝缘膜的氧化硅膜219和氮化硅膜220，使形成栅极的第1导电膜221和第2导电膜222的4层不与大气接触，而在减压状态下连续形成。
用图7说明的多功能磁控管溅射装置可以适用于该工序。从该栅极绝缘膜到栅极的形成工序大致如下。
首先，从装料/出料室111来的衬底变成图12(A)的状态。上述表面平滑处理可以在具有旋转器的前处理室12中进行，进行含臭氧水的水溶液的氧化处理和含氟酸水溶液氧化膜除去处理，将半导体表面的中心蚀刻成凸部。此外，通过该处理，将半导体膜的最表面的部分腐蚀掉，再通过氧化处理形成非活性表面。
然后，衬底经中间室108被传送到抽成真空的第1公共室101。加热处理室103具有加热装置120，使吸附在衬底上的水分脱离，使之净化。在成膜室104终，利用高磁控管溅射法，以石英为靶，形成厚度为10～60nm的氧化硅膜。主要成膜条件是，溅射气体是O2，溅射时的压力是0.4Pa，放电功率是11.0mW/cm2，频率是13.56MHz，衬底加热温度是200℃。在该条件下可以形成与半导体膜的界面能级密度低、致密的氧化硅膜219。其次，将衬底传送到成膜室105，利用高频磁控管溅射法形成厚度为10～30nm的氮化硅膜。成膜条件和表1相同。因相对氧化硅的相对介电常数3.8而言，氮化硅的相对介电常数是7.5，故通过使用氧化硅膜形成的栅极绝缘膜包含氮化硅膜，可以得到实质上和栅极绝缘膜薄膜化同等的效果。
即，通过使结晶硅膜表面的平滑度，即凹凸形状的最大值在10nm以下，最好在5nm以下，且使栅极绝缘膜为氧化硅膜和氮化硅膜的2层结构，即使该栅极绝缘膜的总厚度为30～80nm，也能降低栅极漏电流，从而能够以2.5～10V、典型地3.0～5.5V的电压驱动TFT。
此外，因栅极绝缘膜和栅极的界面的污染物也是TFT特性离散的原因，故在形成栅极绝缘膜之后，接着积层形成膜厚为10～50nm的由氮化钽(TaN)形成的第1导电膜221和膜厚为100～400nm的由钨(W)形成的第2导电膜222。作为形成栅极的导电性材料，可以由从Ta、W、Ti、Mo、Al、Cu中选出的元素或者以该元素为主要成分的合金材料或化合物材料形成。此外，也可以使用以已参杂了磷等杂质元素的多晶硅膜为代表的半导体膜。此外，也可以是利用钽(Ta)膜形成第1导电膜，以W膜作为第2导电膜的组合；利用氮化钽(TaN)膜形成第1导电膜，以Al膜作为第2导电膜的组合和利用氮化钽(TaN)膜形成第1导电膜，以Cu膜作为第2导电膜的组合。
其次，如图12(C)所示，利用照相蚀刻法形成具有栅极图形的保护掩膜223。然后，利用干腐蚀法进行第1蚀刻处理。例如，使用ICP(电感偶合型等离子体)蚀刻法进行蚀刻。对蚀刻用气体没有限定，对W或TaN蚀刻，可以使用CF4、Cl2和O2。第1蚀刻处理中，对衬底施加规定的偏置电压，与形成的第1形状的栅极图形224的侧面保持15～50度的倾斜角。根据蚀刻条件，利用第1蚀刻处理作为栅极绝缘膜形成的氮化硅膜220残存在第1形状的栅极图形224的下部，并露出氧化硅膜219。然后，改变成第2蚀刻条件，使用蚀刻气体SF6、Cl2和O2，对衬底施加规定值的偏置电压，进行W膜的各向异性蚀刻。这样形成栅极224、225。然后，除去保护掩膜223。
栅极是将第1导电膜221和第2导电膜222积层的结构，第1导电膜具有突起结构，用以保护。然后，如图12(A)所示，进行参杂处理，在各半导体膜上形成杂质区。参杂条件可以适当设定。在半导体膜216上形成的第1n型杂质区227形成低浓度漏极，第2n型杂质区228形成源极或漏极区。在半导体膜217上形成的第1p型杂质区230形成低浓度漏极，第2p型杂质区231形成源极或漏极区。各半导体膜的沟道形成区226、229位于低浓度漏极区之间。半导体膜218是用来形成电容部的材料，添加和第2n型杂质区相同浓度的杂质。
而且，如图16(A)所示。利用等离子体CVD法形成50nm厚的含有氢的氧化氮化硅膜274，通过350℃～550℃的加热处理，进行半导体膜的氢化。使用图20和图21所示的RTA热处理装置进行该加热处理。此外，也可以和氢化处理一起，同时进行上述杂质的活性化处理。
层间绝缘膜275用以丙烯或聚酰亚胺等为主要成分的感光性有机树脂材料形成规定的图形。然后，利用高频磁控管溅射法，用氮化硅膜形成保护膜276。若膜厚为20～500nm，就可以起阻挡作用，阻止以氧或空气中的水分为首的各种离子性杂质的浸入。而且，利用干腐蚀形成接触孔277(图16(B))。
然后，如图16(c)所示，使用Al、Ti、Mo、W等形成引线278a～278d、279。一例引线结构是使用膜厚为50～250nm的Ti膜和膜厚为300～500nm的合金膜(Al和Ti的合金膜)的积层膜。
这样一来，可以形成n沟道TFT303、p沟道TFT304和电容部305。在各TFT中，栅极绝缘膜至少包含1层氮化硅膜(276)。该氮化硅膜具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下等本发明的特征。
(实施形态2)
在实施形态1中，在得到图10(B)所示的结晶硅膜之后，如图11所示，可以使用YAG激光、YVO4激光、YLF激光作为连线震荡型固体激光，照射YAG激光、YVO4激光、YLF激光的2二次谐波(532nm)。例如，使YVO4激光聚光成线状激光，以1～100cm/秒的速度扫描，以提高结晶性能。在该工序中，通过使用连续震荡激光，可以得到表面平滑的结晶硅膜，可以使表面的凹凸形状的最大值在10nm以下，理想的情况可达到5nm以下。
(实施形态3)
参照附图说明更微型的半导体装置的构成。本实施形态的栅极结构不同，当然，对该半导体装置的各个部位，可以使用本发明的氮化硅膜。
在图13(A)中，半导体膜216～218和实施形态1一样形成。栅极绝缘膜240可以使用利用高频磁控管溅射法制作的10～80nm厚的氮化硅膜，但在半导体膜的界面插入通过溅射或氧等离子体处理形成的1～5nm厚的氧化硅膜。由此，可以防止氮化硅和半导体膜直接接触而增加界面能级密度，此外，可以降低成膜时的损失。
栅极243、244和电容电极245和实施形态1一样，由第1导电膜241和第2导电膜242形成，第1导电膜241由膜厚为10～50nm的氮化钽(TaN)形成，第2导电膜242由膜厚为10～400nm的钨(W)形成。
然后，如图13(B)所示，通过参杂处理形成第1n型杂质区246、248和第1p型杂质区247。这些杂质区以第2导电膜242作为掩膜，与第1导电膜241重叠形成。
在图13(C)中，用氧化硅膜形成栅极侧壁衬垫249～251。利用等离子体法在整个面上形成氧化硅膜，通过各向异性腐蚀，对该膜的整个面进行均匀腐蚀，形成侧壁衬垫。以栅极作为掩膜形成第2n型杂质区252、254和第2p型杂质区253。
而且，如图14(A)所示，利用等离子体CVD法形成50nm厚的含有氢的氧化氮化硅膜256，进而，形成利用高频磁控管溅射法制作的氮化硅膜257。然后，通过410℃的加热处理进行氢化，利用氮化硅膜257来防止该氢气逸出，以提高氢化效果。此外，也可以代替氮化硅膜257而使用氧化氮化铝(AlNxOy：x＝2.5～47.5％原子)。氧化氮化铝除了具有和氮化硅膜同样的效果之外，由于其热传导性好，故能够得到使TFT散热的效果。即，可以降低因元件微型化和集成度的提高而引起的发热的影响。
层间绝缘膜258可以由利用等离子体CVD法制作的氧化硅膜、利用常压CVD法制作的磷玻璃(PSG)、硼玻璃(BSG)或磷硼玻璃(PBSG)形成，最好在利用聚酰亚胺、丙烯等感光性有机树脂材料形成覆膜的同时形成接触部的开口。
而且，使用Al、Ti、Mo、W等形成引线259。利用高频磁控管溅射法形成20～100nm厚的氮化硅膜260，将该引线259和层间绝缘膜258覆盖。将其作为阻挡膜，以防止在形成Cu引线时Cu向该上层扩散。
而且，使用氧化硅膜或有机树脂材料形成0.5～5μm厚的第2层间绝缘膜261。在第2层间绝缘膜261上形成用来形成引线的沟槽，然后，利用溅射法全面形成100～200nm厚的由氮化钽膜形成的阻挡层262。氮化钽膜作为防止Cu扩散的阻挡层使用。进而，利用溅射法使Cu膜成膜以形成种子(seed)层，利用使用了硫酸铜的电镀法形成1～10μm厚的Cu层263。除电镀法之外，还可以用溅射法形成Cu层，通过450℃的热处理使其软熔，可以实现平坦化。
蚀刻加工Cu层来形成Cu引线264。因Cu引线易氧化且热稳定性差，故使用利用高频磁控管溅射法形成的氮化硅膜265形成覆盖该Cu引线264的20～200nm厚的保护膜。该氮化硅膜质地致密，可以防止Cu的氧化和向周围扩散。此外，通过利用氮化硅膜260和氮化硅膜265将Cu引线264夹在中间，可以防止TFT受Cu的污染。进而，如有必要，再形成第3层间绝缘膜266，若按照和图14(C)同样的作业，可以形成多层引线，以形成微处理器或存储器等半导体装置。
(实施形态4)
使用图15说明通过镶嵌形成Cu引线的一个形态。在本实施形态中，当然，该半导体装置的各个部位都可以使用本发明的氮化硅膜。
首先，和实施形态3一样，形成图14(B)的状态。即，在引线259的上层形成氮化硅膜260。然后，使用氧化硅膜或有机树脂膜形成1～5μm厚的第2层间绝缘膜267。在第2层间绝缘膜267上形成氮化硅膜268，然后形成用来形成引线的沟槽269(图15(A))。
进而，形成第3层间绝缘膜270，大致与沟槽269的位置相合，形成开口比沟槽269大的开口272。然后，利用溅射法全面形成100～200nm厚的氮化钽膜271。氮化钽膜271是防止Cu扩散的层(图15(B))。
进而，利用溅射法形成Cu膜，并形成种子(seed)层，然后，利用使用了硫酸铜的电镀法形成1～10μm厚的Cu层。除电镀法之外，还可以用溅射法形成Cu层，通过450℃的热处理使其软熔，可以实现平坦化。
其次，使用CMP(化学机械抛光)法开始对Cu电镀层进行研磨，直到露出第3层间绝缘膜270，如图15(c)所示，使其表面平坦化。这样形成Cu引线。CMP的研磨膏由磨粒、氧化剂和添加剂构成，磨粒使用氧化铝或二氧化硅。氧化剂使用硝酸铁、过氧化氢、过碘酸钾等。这样形成阻挡层271和从Cu层中形成引线。也可以在其上层形成氮化硅膜274作为保护膜。通过利用氮化硅膜260、氮化硅膜268和氮化硅膜274将Cu引线273夹在中间，可以防止TFT受Cu的污染。
(实施形态5)
参照图23说明更微型化的半导体装置的构成。本实施形态使用平坦度比玻璃衬底高的合成石英衬底，当然，该半导体装置的各个部位都可以使用本发明的氮化硅膜。
在石英衬底200上形成结晶硅膜。结晶硅膜可以通过600～900℃的加热处理使非晶态硅膜结晶后形成，或者，对非晶态硅膜添加Ni等硅结晶催化元素再在500～700℃下使其结晶形成。若是后者，则可以在得到结晶硅膜之后，在包含卤的氧气环境中，在850～1050℃、最好是950℃的温度下，进行1～12小时的加热处理，再通过除气除去催化元素。
然后，如图22(A)所示，利用该结晶硅膜形成分割成岛状的半导体膜216～218。进而，使用参考图7和图20已说明的PPTA法，并利用热氧化处理，在半导体膜216～218的表面形成1～5nm的氧化硅膜280。此外，也可以在氧气中添加0.01～0.1％的从NF3、HF、ClF3中选出的一种或多种气体，进行氧化处理，使氧化硅膜中含F。
如图22(B)所示，栅极绝缘膜240可以使用厚度为10～80nm的利用高频磁控管溅射法制作的氮化硅膜，但在半导体膜的界面插入通过热氧化处理形成的1～5nm厚的氧化硅膜280。利用氧化硅膜可以防止氮化硅和半导体膜直接接触而增加界面能级密度，此外，可以降低成膜时的损失，降低界面能级密度。
此外，作为能得到同样效果的手段，也可以使其残存由氧化物水溶液、典型地是臭氧水形成的氧化硅膜(化学氧化物)。
栅极243、244和电容电极245和实施形态1一样，由第1导电膜241和第2导电膜242形成，第1导电膜241由膜厚为10～50nm的氮化钽(TaN)形成，第2导电膜242由膜厚为10～400nm的钨(W)形成。
然后，如图22(C)所示，通过参杂处理形成第1n型杂质区246、248和第1p型杂质区247。这些杂质区以第2导电膜242作为掩膜，与第1导电膜241重叠形成。
在图22(D)中，用氧化硅膜形成栅极侧壁衬垫249～251。利用等离子体法在整个面上形成氧化硅膜，通过各向异性腐蚀，对该膜的整个面进行均匀腐蚀，形成侧壁衬垫。以栅极作为掩膜形成第2n型杂质区252、254和第2p型杂质区253。
而且，如图23(A)所示，利用等离子体CVD法形成50nm厚的含有氢的氧化氮化硅膜256，进而，形成利用高频磁控管溅射法制作的氮化硅膜257。然后，通过410℃的加热处理进行氢化，利用氮化硅膜257来防止该氢气逸出，以提高氢化效果。此外，也可以代替氮化硅膜257而使用氧化氮化铝(AlNxOy：x＝2.5～47.5％原子)。氧化氮化铝除了具有和氮化硅膜同样的效果之外，由于其热传导性好，故能够得到使TFT散热的效果。即，可以降低因元件微型化和集成度的提高而引起的发热的影响。
层间绝缘膜258可以由利用等离子体CVD法制作的氧化硅膜、利用常压CVD法制作的磷玻璃(PSG)、硼玻璃(BSG)或磷硼玻璃(PBSG)形成，最好在利用聚酰亚胺、丙烯等感光性有机树脂材料形成覆膜的同时形成接触部的开口。
而且，使用Al、Ti、Mo、W等形成引线259。利用高频磁控管溅射法形成20～100nm厚的氮化硅膜260，将该引线259和层间绝缘膜258覆盖。将其作为阻挡膜，以防止在形成Cu引线时Cu向该上层扩散。
而且，使用氧化硅膜或有机树脂材料形成0.5～5μm厚的第2层间绝缘膜261。在第2层间绝缘膜261上形成用来形成引线的沟槽，然后，利用溅射法全面形成100～200nm厚的由氮化钽膜形成的阻挡层262。氮化钽膜作为防止Cu扩散的阻挡层使用。进而，利用溅射法使Cu膜成膜以形成种子(seed)层，利用使用了硫酸铜的电镀法形成1～10μm厚的Cu层263。除电镀法之外，还可以用溅射法形成Cu层，通过450℃的热处理使其软熔，可以实现平坦化。
蚀刻加工Cu层263以形成Cu引线264。因Cu引线易氧化且热稳定性差，故使用利用高频磁控管溅射法形成的氮化硅膜265形成覆盖该Cu引线264的20～200nm厚的保护膜。该氮化硅膜质地致密，可以防止Cu的氧化和向周围扩散。此外，通过利用氮化硅膜260和氮化硅膜265将Cu引线264夹在中间，可以防止TFT受Cu的污染。进而，如有必要，再形成第3层间绝缘膜266，若按照和图23(C)同样的作业，可以形成多层引线，以形成微处理器或存储器等半导体装置(图23(D))。必要时，引线可以多层化。
(实施形态6)
也可以将实施形态4所示的引线形成工序和实施形态5组合来完成半导体装置。即，可以利用镶嵌技术形成Cu引线。在该情况下，可以使用本发明的氮化硅膜。
(实施形态7)
使用图18和图19说明作为由实施形态1～6制作的典型的半导体装置的微型计算机的一实施形态。如图18所示，在0.3～1.1mm厚的玻璃或石英等衬底上集成各种功能电路，可以实现微型计算机。各种功能电路可以将由实施形态1～6制作的TFT或电容部作为主体来形成。
作为图18所示的微型计算机2100的要素，有CPU2101、ROM2102、中断控制器2103、超高速缓冲存储器2104、RAM2105、DMAC2106、时钟发生电路2107、串行接口208、电源发生电路2109、ADC/DAC2110、定时计数器2111、WDT2112和I/O口2102等。
在玻璃衬底上形成的微型计算机2100面朝下键合固定在陶瓷或FRP(纤维强化塑料)的基片2201上。在微型计算机2100的玻璃衬底的背面覆盖热传导性好的氧化氮化铝2203，以提高散热效果。进而，作为对付微型计算机工作时发热的对策，设置由铝形成的散热片2204与其连接。装置整体由密封树脂2205覆盖，通过引脚2202与外部电路连接。
在本实施形态中，示出了一例微型计算机的形态，若要更换各种功能电路的构成或组合方式，可以更换媒体处理器、图形用LSI、密码LSI、存储器、便携式电话用LSI等各种功能的半导体装置。
通过本发明，即使是应变点在700℃以下的玻璃衬底，也可以得到具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性、且对于象Li那样的可动离子具有很高的封锁性能的、致密的氮化硅膜。
该氮化硅膜作为栅极绝缘膜、保护膜、特别是Cu引线的阻挡膜，用在半导体装置的各个部位，由此可以提供高性能、高可靠性的半导体装置。
通过具有这样的氢和氧的含有量及腐蚀特性，在用于栅极绝缘膜时，可以降低栅极漏电流，改善场效应移动度、亚阈值系数(subthreshold)和导电性(gm)等，可以降低连续工作时晶体管特性的长期变化，减小产品特性的离散，提高产品的成品率。此外，通过在结晶半导体膜和氮化硅膜之间插入氧化硅膜，可以更有效地发挥这种效果。

Claims (19)

1.一种半导体装置，其特征在于：在绝缘衬底上形成至少包含一层氮化硅膜的栅极绝缘膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
2.一种半导体装置，其特征在于：在绝缘衬底上，在沟道长度为0.35～2.5μm的场效应晶体管的栅极绝缘膜中，至少形成一层氮化硅膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
3.一种半导体装置，其特征在于：在绝缘衬底上，在作为沟道长度为0.35～2.5μm的场效应晶体管的栅极绝缘膜中，在结晶半导体膜上经氧化硅膜形成氮化硅膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
4.权利要求1至3的任何一项中所述的半导体装置，其特征在于：上述氮化硅膜的含氧浓度为5×1018～5×1021/cm3。
5.权利要求2或3中所述的半导体装置，其特征在于：上述栅极绝缘膜在表面突起部的曲率半径在1μm以下的结晶半导体膜上形成。
6.权利要求1至5的任何一项中所述的半导体装置，其特征在于：上述绝缘衬底是应变点在700℃以下的玻璃衬底。
7.一种半导体装置，其特征在于：在应变点在700℃以下的玻璃衬底上，作为电容部的电介质膜，形成氮化硅膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
8.一种半导体装置，其特征在于：在应变点在700℃以下的玻璃衬底上，在由有机树脂形成的层间绝缘膜上形成氮化硅膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
9.一种半导体装置，其特征在于：在绝缘衬底上，作为半导体元件的保护膜，形成氮化硅膜，该氮化硅膜的含氢浓度在1×1021/cm3以下、且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
10.如权利要求9所述的半导体装置，其特征在于：上述绝缘衬底是应变点在700℃以下的玻璃衬底。
11.如权利要求7至9的任何一项中所述的半导体装置，其特征在于：上述氮化硅膜的含氧浓度为5×1018～5×1021/cm3。
12.一种氮化硅膜，其特征在于：在应变点在700℃以下的玻璃衬底上形成，含氢浓度在1×1021/cm3以下，且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
13.一种氮化硅膜，其特征在于：在有机树脂薄膜上形成，含氢浓度在1×1021/cm3以下，且具有对包含7.13％的氟化氢氨(NH4HF2)和15.4％的氟化氨(NH4F)的混合水溶液的腐蚀速度在10nm/min以下的特性。
14.权利要求12或13中所述的氮化硅膜，其特征在于：其含氧浓度为5×1018～5×1021/cm3。
15.一种半导体装置的制造方法，其特征在于：包括对在绝缘衬底上形成的结晶半导体膜进行氧化处理和进行氧化膜除去处理的第1阶段、在施加高频电功率使Ar、N2或只使N2进行辉光放电的情况下溅射硅靶以形成氮化硅膜的第2阶段和施加直流电功率以形成导电性膜的第3阶段，上述第1至第3阶段不是在空气中进行，而是在惰性气体或在减压的环境下连续进行。
16.一种半导体装置的制造方法，其特征在于：包括对在绝缘衬底上形成的结晶半导体膜进行氧化处理和进行氧化膜除去处理的第1阶段、通过氧气环境下的加热处理以形成氧化硅膜的第2阶段、在施加高频电功率使Ar、N2或只使N2进行辉光放电的情况下溅射硅靶以形成氮化硅膜的第3阶段和施加直流电功率以形成导电性膜的第4阶段，上述第1至第4阶段不是在空气中进行，而是在惰性气体或在减压的环境下连续进行。
17.如权利要求16所述的半导体装置的制造方法，其特征在于：在上述第2阶段中，Ar对N2的比例是0.01～0.5。
18.如权利要求16所述的半导体装置的制造方法，其特征在于：在上述第3阶段中，Ar对N2的比例是0.01～0.5。
19.如权利要求16所述的半导体装置的制造方法，其特征在于对上述第2阶段的氧气添加0.01～0.1％的从NF3、HF、ClF3中选出的一种或多种气体。
CNB031238165A 2002-05-17 2003-05-16 半导体装置的制造方法 Expired - Fee Related CN100405602C (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP143899/02 2002-05-17
JP2002143899 2002-05-17
JP143899/2002 2002-05-17
JP160848/02 2002-05-31
JP2002160848 2002-05-31
JP160848/2002 2002-05-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2008101088936A Division CN101304045B (zh) 2002-05-17 2003-05-16 半导体装置

Publications (2)

Publication Number Publication Date
CN1458694A true CN1458694A (zh) 2003-11-26
CN100405602C CN100405602C (zh) 2008-07-23

Family

ID=29552304

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB031238165A Expired - Fee Related CN100405602C (zh) 2002-05-17 2003-05-16 半导体装置的制造方法
CN2008101088936A Expired - Fee Related CN101304045B (zh) 2002-05-17 2003-05-16 半导体装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2008101088936A Expired - Fee Related CN101304045B (zh) 2002-05-17 2003-05-16 半导体装置

Country Status (5)

Country Link
US (5) US6838397B2 (zh)
JP (6) JP2010123998A (zh)
KR (3) KR101028346B1 (zh)
CN (2) CN100405602C (zh)
TW (1) TWI288443B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100431994C (zh) * 2005-10-14 2008-11-12 宋学君 一种加工玻璃微通路的新方法
US7902640B2 (en) 2007-06-12 2011-03-08 Au Optronics Corporation Dielectric layer and thin film transistor
CN102736294A (zh) * 2011-04-13 2012-10-17 京东方科技集团股份有限公司 一种基板、液晶显示面板及其制造方法
CN104395991A (zh) * 2012-06-29 2015-03-04 株式会社半导体能源研究所 半导体装置
CN108172626A (zh) * 2016-12-07 2018-06-15 清华大学 一种薄膜晶体管及其制备方法
CN111033744A (zh) * 2017-10-31 2020-04-17 松下知识产权经营株式会社 结构体及其制造方法

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7253125B1 (en) 2004-04-16 2007-08-07 Novellus Systems, Inc. Method to improve mechanical strength of low-k dielectric film using modulated UV exposure
KR100655751B1 (ko) * 2004-10-01 2006-12-11 삼성전자주식회사 반도체 장치의 제조 방법
US9659769B1 (en) 2004-10-22 2017-05-23 Novellus Systems, Inc. Tensile dielectric films using UV curing
US20060105106A1 (en) * 2004-11-16 2006-05-18 Applied Materials, Inc. Tensile and compressive stressed materials for semiconductors
US7897443B2 (en) * 2005-04-26 2011-03-01 Sharp Kabushiki Kaisha Production method of semiconductor device and semiconductor device
US8889233B1 (en) 2005-04-26 2014-11-18 Novellus Systems, Inc. Method for reducing stress in porous dielectric films
US8454750B1 (en) 2005-04-26 2013-06-04 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
TWI338171B (en) * 2005-05-02 2011-03-01 Au Optronics Corp Display device and wiring structure and method for forming the same
US7247582B2 (en) * 2005-05-23 2007-07-24 Applied Materials, Inc. Deposition of tensile and compressive stressed materials
JP2007273919A (ja) * 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US20100267231A1 (en) * 2006-10-30 2010-10-21 Van Schravendijk Bart Apparatus for uv damage repair of low k films prior to copper barrier deposition
US10037905B2 (en) * 2009-11-12 2018-07-31 Novellus Systems, Inc. UV and reducing treatment for K recovery and surface clean in semiconductor processing
KR100823461B1 (ko) * 2007-05-11 2008-04-21 테크노세미켐 주식회사 실리콘산화막 및 실리콘질화막 식각용 식각액 조성물
GB2451116A (en) * 2007-07-20 2009-01-21 X Fab Uk Ltd Polysilicon devices
US8211510B1 (en) 2007-08-31 2012-07-03 Novellus Systems, Inc. Cascaded cure approach to fabricate highly tensile silicon nitride films
JP5182993B2 (ja) * 2008-03-31 2013-04-17 株式会社半導体エネルギー研究所 表示装置及びその作製方法
US8486164B2 (en) 2008-09-05 2013-07-16 Samsung Sdi Co., Ltd. Evaporator and fuel reformer having the same
US9050623B1 (en) 2008-09-12 2015-06-09 Novellus Systems, Inc. Progressive UV cure
WO2010068623A1 (en) * 2008-12-08 2010-06-17 Calyxo Gmbh Thin-film deposition and recirculation of a semi-conductor material
US8506831B2 (en) 2008-12-23 2013-08-13 Air Products And Chemicals, Inc. Combination, method, and composition for chemical mechanical planarization of a tungsten-containing substrate
US20110207301A1 (en) * 2010-02-19 2011-08-25 Kormanyos Kenneth R Atmospheric pressure chemical vapor deposition with saturation control
US8563095B2 (en) * 2010-03-15 2013-10-22 Applied Materials, Inc. Silicon nitride passivation layer for covering high aspect ratio features
US8728941B2 (en) 2010-03-16 2014-05-20 Sharp Kabushiki Kaisha Semiconductor apparatus and manufacturing method of same
WO2011145484A1 (en) * 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012151261A (ja) * 2011-01-19 2012-08-09 Mitsubishi Heavy Ind Ltd 半導体発光素子、半導体発光素子の保護膜及びその作製方法
US9625807B2 (en) * 2012-11-20 2017-04-18 Hoya Corporation Mask blank, transfer mask, method of manufacturing a mask blank, method of manufacturing a transfer mask and method of manufacturing a semiconductor device
WO2014109272A1 (en) 2013-01-11 2014-07-17 Semiconductor Energy Laboratory Co., Ltd. Electronic device charging method
US9787126B2 (en) 2013-02-08 2017-10-10 Semiconductor Energy Laboratory Co., Ltd. Driving method of electrochemical device
JP6083053B2 (ja) 2013-05-29 2017-02-22 株式会社Ｊｏｌｅｄ 薄膜トランジスタ装置とその製造方法、および表示装置
KR102268516B1 (ko) * 2013-12-09 2021-06-24 엘지디스플레이 주식회사 초고해상도 평판 표시장치용 박막 트랜지스터 기판 및 그 제조 방법
US9472678B2 (en) 2013-12-27 2016-10-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2015119073A1 (ja) * 2014-02-10 2015-08-13 シャープ株式会社 半導体装置およびその製造方法
US9589853B2 (en) * 2014-02-28 2017-03-07 Lam Research Corporation Method of planarizing an upper surface of a semiconductor substrate in a plasma etch chamber
US9824887B2 (en) * 2014-10-14 2017-11-21 Sharp Kabushiki Kaisha Nitride semiconductor device
KR102378361B1 (ko) * 2015-04-15 2022-03-25 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 이의 제조 방법
CN105137660A (zh) * 2015-09-25 2015-12-09 京东方科技集团股份有限公司 一种光配向膜杂质去除装置和方法
US20170271380A1 (en) * 2016-03-16 2017-09-21 Semiconductor Energy Laboratory Co., Ltd. Peeling method
JP2018021994A (ja) * 2016-08-02 2018-02-08 株式会社ジャパンディスプレイ 表示装置およびその製造方法
US9847221B1 (en) 2016-09-29 2017-12-19 Lam Research Corporation Low temperature formation of high quality silicon oxide films in semiconductor device manufacturing
CN106783628B (zh) * 2017-02-27 2019-12-03 武汉华星光电技术有限公司 薄膜晶体管的制作方法、薄膜晶体管及显示器
DE112017007395T5 (de) * 2017-04-04 2019-12-12 Mitsubishi Electric Corporation Halbleitervorrichtung und Verfahren zum Herstellen derselben
US10840189B2 (en) 2018-07-30 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit devices having raised via contacts and methods of fabricating the same
WO2020115838A1 (ja) * 2018-12-05 2020-06-11 三菱電機株式会社 半導体装置および半導体装置の製造方法
CN112981351B (zh) * 2021-05-06 2021-08-03 蓝思科技（长沙）有限公司 非金属吸收渐变薄膜的制备方法、具膜器件和电子产品

Family Cites Families (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3967981A (en) * 1971-01-14 1976-07-06 Shumpei Yamazaki Method for manufacturing a semiconductor field effort transistor
JPS61194827A (ja) 1985-02-25 1986-08-29 Oki Electric Ind Co Ltd 拡散保護膜形成方法
US4951601A (en) * 1986-12-19 1990-08-28 Applied Materials, Inc. Multi-chamber integrated process system
JPH0756190B2 (ja) 1987-11-17 1995-06-14 清水建設株式会社 構造物の振動抑制装置
JPH01176067A (ja) 1987-12-29 1989-07-12 Hoya Corp 窒化シリコン膜の成膜方法
JPH0316129A (ja) 1989-03-22 1991-01-24 Fuji Electric Co Ltd 窒化シリコン膜の生成方法
JPH0263A (ja) 1989-04-07 1990-01-05 Daicel Chem Ind Ltd フォトマスクカバー
JP2832360B2 (ja) * 1989-05-10 1998-12-09 日本真空技術株式会社 薄膜形成装置
US5043299B1 (en) * 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
US5310410A (en) * 1990-04-06 1994-05-10 Sputtered Films, Inc. Method for processing semi-conductor wafers in a multiple vacuum and non-vacuum chamber apparatus
DE69127395T2 (de) * 1990-05-11 1998-01-02 Asahi Glass Co Ltd Verfahren zum Herstellen eines Dünnfilm-Transistors mit polykristallinem Halbleiter
EP0468758B1 (en) 1990-07-24 1997-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
JP3179779B2 (ja) 1990-07-24 2001-06-25 株式会社半導体エネルギー研究所 窒化物絶縁膜の作製方法
US7335570B1 (en) 1990-07-24 2008-02-26 Semiconductor Energy Laboratory Co., Ltd. Method of forming insulating films, capacitances, and semiconductor devices
JPH04130631A (ja) 1990-09-20 1992-05-01 Fuji Electric Co Ltd 半導体装置の製造方法
JP2937459B2 (ja) 1990-11-07 1999-08-23 日本電気株式会社 半導体装置におけるコンタクト・ホールの形成方法
JP3024661B2 (ja) * 1990-11-09 2000-03-21 セイコーエプソン株式会社 アクティブマトリクス基板及びその製造方法
TW237562B (zh) * 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
US5286296A (en) * 1991-01-10 1994-02-15 Sony Corporation Multi-chamber wafer process equipment having plural, physically communicating transfer means
KR960001611B1 (ko) * 1991-03-06 1996-02-02 가부시끼가이샤 한도다이 에네르기 겐뀨쇼 절연 게이트형 전계 효과 반도체 장치 및 그 제작방법
JP2717237B2 (ja) * 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5324360A (en) * 1991-05-21 1994-06-28 Canon Kabushiki Kaisha Method for producing non-monocrystalline semiconductor device and apparatus therefor
JP2543764Y2 (ja) 1991-05-27 1997-08-13 株式会社クボタ 屋根の隅棟部の連結装置
JPH0544017A (ja) 1991-08-08 1993-02-23 Nissin Electric Co Ltd 窒化ケイ素膜の形成方法
US5182619A (en) * 1991-09-03 1993-01-26 Motorola, Inc. Semiconductor device having an MOS transistor with overlapped and elevated source and drain
JP2666103B2 (ja) * 1992-06-03 1997-10-22 カシオ計算機株式会社 薄膜半導体装置
JP3309509B2 (ja) 1993-08-12 2002-07-29 セイコーエプソン株式会社 薄膜トランジスタを用いたアクティブマトリックス表示装置およびその製造方法
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN1052566C (zh) * 1993-11-05 2000-05-17 株式会社半导体能源研究所 制造半导体器件的方法
JPH08195494A (ja) * 1994-05-26 1996-07-30 Sanyo Electric Co Ltd 半導体装置，半導体装置の製造方法，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置
JPH08339996A (ja) 1995-06-12 1996-12-24 Toshiba Corp 半導体装置の製造方法
TW371796B (en) * 1995-09-08 1999-10-11 Semiconductor Energy Lab Co Ltd Method and apparatus for manufacturing a semiconductor device
US5587520A (en) * 1995-09-29 1996-12-24 Hewlett-Packard Company Thermal conductivity detector
US5847410A (en) * 1995-11-24 1998-12-08 Semiconductor Energy Laboratory Co. Semiconductor electro-optical device
JP3114964B2 (ja) 1995-12-22 2000-12-04 株式会社半導体エネルギー研究所 絶縁ゲイト型電界効果半導体装置の作製方法
JP3645378B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3729955B2 (ja) 1996-01-19 2005-12-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5985740A (en) 1996-01-19 1999-11-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device including reduction of a catalyst
JP3645379B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645380B2 (ja) 1996-01-19 2005-05-11 株式会社半導体エネルギー研究所 半導体装置の作製方法、情報端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、ビデオカメラ、投射型表示装置
US6478263B1 (en) 1997-01-17 2002-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US5888858A (en) 1996-01-20 1999-03-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US7056381B1 (en) 1996-01-26 2006-06-06 Semiconductor Energy Laboratory Co., Ltd. Fabrication method of semiconductor device
US6180439B1 (en) 1996-01-26 2001-01-30 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device
US6465287B1 (en) 1996-01-27 2002-10-15 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device using a metal catalyst and high temperature crystallization
JPH09232250A (ja) 1996-02-20 1997-09-05 Semiconductor Energy Lab Co Ltd 被膜作製方法
US6063654A (en) 1996-02-20 2000-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor involving laser treatment
US6100562A (en) 1996-03-17 2000-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JPH09312406A (ja) 1996-03-17 1997-12-02 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP3565983B2 (ja) 1996-04-12 2004-09-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5989998A (en) 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film
JPH1084085A (ja) 1996-09-09 1998-03-31 Matsushita Electron Corp 半導体装置およびその製造方法
JP3377160B2 (ja) 1996-12-13 2003-02-17 シャープ株式会社 半導体装置およびその製造方法
US6537905B1 (en) 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
JP3976828B2 (ja) 1997-02-17 2007-09-19 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法
JP4553991B2 (ja) * 1997-12-09 2010-09-29 セイコーエプソン株式会社 電気光学装置の製造方法
JP3697044B2 (ja) 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JPH11251599A (ja) 1998-03-06 1999-09-17 Toshiba Corp 薄膜半導体装置の製造方法
WO1999050903A1 (fr) * 1998-03-30 1999-10-07 Hitachi, Ltd. Circuit integre a semi-conducteur et procede de fabrication correspondant
US6987786B2 (en) 1998-07-02 2006-01-17 Gsi Group Corporation Controlling laser polarization
US20040084780A1 (en) 1998-07-07 2004-05-06 Tri-Rung Yew Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
JP2000040679A (ja) 1998-07-24 2000-02-08 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000100811A (ja) 1998-09-18 2000-04-07 Rohm Co Ltd 半導体装置の製造方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6277679B1 (en) * 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
US6674136B1 (en) * 1999-03-04 2004-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having driver circuit and pixel section provided over same substrate
JP4583540B2 (ja) 1999-03-04 2010-11-17 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6306694B1 (en) * 1999-03-12 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device
JP4641586B2 (ja) 1999-03-12 2011-03-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
US6362507B1 (en) * 1999-04-20 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical devices in which pixel section and the driver circuit are disposed over the same substrate
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
CN1263159C (zh) * 1999-06-02 2006-07-05 株式会社半导体能源研究所 半导体器件及其制造方法
KR100768363B1 (ko) 1999-06-24 2007-10-17 가부시키가이샤 히타치세이사쿠쇼 반도체 집적회로장치의 제조방법 및 반도체 집적회로장치
US6140220A (en) 1999-07-08 2000-10-31 Industrial Technology Institute Reseach Dual damascene process and structure with dielectric barrier layer
JP4108228B2 (ja) * 1999-07-15 2008-06-25 富士通株式会社 半導体装置の製造方法
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP2001102328A (ja) 1999-09-30 2001-04-13 Hitachi Ltd 半導体集積回路装置の製造方法
US6281134B1 (en) 1999-10-22 2001-08-28 United Microelectronics Corp. Method for combining logic circuit and capacitor
JP4562835B2 (ja) 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW587239B (en) * 1999-11-30 2004-05-11 Semiconductor Energy Lab Electric device
CN100352022C (zh) * 1999-12-10 2007-11-28 株式会社半导体能源研究所 半导体器件及其制造方法
US6576546B2 (en) 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
US6282115B1 (en) 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
US6639265B2 (en) * 2000-01-26 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6815329B2 (en) 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6399478B2 (en) 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
TW525305B (en) 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
JP4831873B2 (ja) 2000-02-22 2011-12-07 株式会社半導体エネルギー研究所 自発光装置及びその作製方法
JP2001250956A (ja) * 2000-03-08 2001-09-14 Semiconductor Energy Lab Co Ltd 半導体装置
DE10014917B4 (de) * 2000-03-17 2004-12-02 Infineon Technologies Ag Verfahren zur Herstellung einer Kontaktschicht
KR100749970B1 (ko) 2000-03-20 2007-08-16 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 디바이스 및 그 제조 방법
JP2001261499A (ja) 2000-03-24 2001-09-26 Nikon Corp ＧａＮ系結晶成長用基板およびその製造方法
JP2001274245A (ja) * 2000-03-24 2001-10-05 Nec Corp 半導体装置及びその製造方法
JP2001291720A (ja) 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
US6559070B1 (en) 2000-04-11 2003-05-06 Applied Materials, Inc. Mesoporous silica films with mobile ion gettering and accelerated processing
US20010030169A1 (en) 2000-04-13 2001-10-18 Hideo Kitagawa Method of etching organic film and method of producing element
JP2001358218A (ja) 2000-04-13 2001-12-26 Canon Inc 有機膜のエッチング方法及び素子の製造方法
JP2002050634A (ja) * 2000-04-28 2002-02-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6794229B2 (en) 2000-04-28 2004-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device
JP2001339066A (ja) 2000-05-26 2001-12-07 Sharp Corp 半導体装置のコンタクトエッチング方法
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
JP2002016246A (ja) * 2000-06-28 2002-01-18 Sharp Corp Ｍｏｓ型半導体トランジスタの製造方法
JP2002026009A (ja) 2000-06-30 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
US6541861B2 (en) 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP3760086B2 (ja) 2000-07-07 2006-03-29 株式会社ルネサステクノロジ フォトマスクの製造方法
JP3953715B2 (ja) 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
JP2002053971A (ja) 2000-08-03 2002-02-19 Sony Corp めっき方法及びめっき構造、並びに半導体装置の製造方法及び半導体装置
JP3594888B2 (ja) 2000-08-07 2004-12-02 セイコーエプソン株式会社 半導体装置及びその製造方法
JP2002057342A (ja) 2000-08-10 2002-02-22 Seiko Epson Corp 半導体装置の製造方法
JP2002076114A (ja) * 2000-08-30 2002-03-15 Hitachi Ltd 半導体装置の製造方法
JP2002076308A (ja) * 2000-08-31 2002-03-15 Fujitsu Ltd 半導体装置およびその製造方法
US6413852B1 (en) 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
JP2002162646A (ja) * 2000-09-14 2002-06-07 Sony Corp 反射型液晶表示装置
US6599818B2 (en) * 2000-10-10 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method, heat treatment apparatus, and heat treatment method
JP3612486B2 (ja) 2000-11-28 2005-01-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2002164428A (ja) 2000-11-29 2002-06-07 Hitachi Ltd 半導体装置およびその製造方法
JP3669919B2 (ja) 2000-12-04 2005-07-13 シャープ株式会社 半導体装置の製造方法
TWI313059B (zh) * 2000-12-08 2009-08-01 Sony Corporatio
TW545080B (en) * 2000-12-28 2003-08-01 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US7087975B2 (en) 2000-12-28 2006-08-08 Infineon Technologies Ag Area efficient stacking of antifuses in semiconductor device
US6893887B2 (en) * 2001-01-18 2005-05-17 Semiconductor Energy Laboratory Co., Ltd. Process for producing a light emitting device
JP2002217258A (ja) 2001-01-22 2002-08-02 Hitachi Ltd 半導体装置およびその測定方法、ならびに半導体装置の製造方法
SG107573A1 (en) * 2001-01-29 2004-12-29 Semiconductor Energy Lab Light emitting device
US6440842B1 (en) 2001-02-02 2002-08-27 Macronix International Co. Ltd. Method of forming a dual damascene structure by patterning a sacrificial layer to define the plug portions of the structure
JP4663139B2 (ja) * 2001-02-16 2011-03-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG143942A1 (en) * 2001-02-19 2008-07-29 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US6492708B2 (en) 2001-03-14 2002-12-10 International Business Machines Corporation Integrated coil inductors for IC devices
US20020142531A1 (en) 2001-03-29 2002-10-03 Hsu Sheng Teng Dual damascene copper gate and interconnect therefore
US6932896B2 (en) 2001-03-30 2005-08-23 Nutool, Inc. Method and apparatus for avoiding particle accumulation in electrodeposition
US20040126548A1 (en) 2001-05-28 2004-07-01 Waseda University ULSI wiring and method of manufacturing the same
JP3654354B2 (ja) 2001-05-28 2005-06-02 学校法人早稲田大学 超ｌｓｉ配線板及びその製造方法
US6930056B1 (en) 2001-06-19 2005-08-16 Lsi Logic Corporation Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure
TW527646B (en) 2001-07-24 2003-04-11 United Microelectronics Corp Method for pre-cleaning residual polymer
US20030045098A1 (en) 2001-08-31 2003-03-06 Applied Materials, Inc. Method and apparatus for processing a wafer
JP2003110108A (ja) 2001-09-28 2003-04-11 Mitsubishi Electric Corp 半導体装置の製造方法及びその構造
US6717222B2 (en) 2001-10-07 2004-04-06 Guobiao Zhang Three-dimensional memory
TW521328B (en) * 2001-11-19 2003-02-21 United Microelectronics Corp Fabrication method of metal oxide semiconductor transistor
JP4778660B2 (ja) 2001-11-27 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6872658B2 (en) 2001-11-30 2005-03-29 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device by exposing resist mask
US6686236B2 (en) 2001-12-21 2004-02-03 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6646328B2 (en) 2002-01-11 2003-11-11 Taiwan Semiconductor Manufacturing Co. Ltd. Chip antenna with a shielding layer
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
TWI261358B (en) 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6656748B2 (en) 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
JP4137460B2 (ja) 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003243631A (ja) 2002-02-18 2003-08-29 Mitsubishi Electric Corp 薄膜磁性体記憶装置ならびにそれを用いた無線チップ、流通管理システムおよび製造工程管理システム
US7157366B2 (en) 2002-04-02 2007-01-02 Samsung Electronics Co., Ltd. Method of forming metal interconnection layer of semiconductor device
WO2003088316A2 (en) 2002-04-12 2003-10-23 Acm Research, Inc. Electropolishing and electroplating methods
JP3590034B2 (ja) 2002-04-26 2004-11-17 Ｎｅｃエレクトロニクス株式会社 半導体容量素子及びその製造方法
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7605023B2 (en) * 2002-08-29 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for a semiconductor device and heat treatment method therefor
US6870183B2 (en) 2002-11-04 2005-03-22 Advanced Micro Devices, Inc. Stacked organic memory devices and methods of operating and fabricating
US20040112735A1 (en) 2002-12-17 2004-06-17 Applied Materials, Inc. Pulsed magnetron for sputter deposition
US6794718B2 (en) 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US7041748B2 (en) 2003-01-08 2006-05-09 International Business Machines Corporation Patternable low dielectric constant materials and their use in ULSI interconnection

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100431994C (zh) * 2005-10-14 2008-11-12 宋学君 一种加工玻璃微通路的新方法
US7902640B2 (en) 2007-06-12 2011-03-08 Au Optronics Corporation Dielectric layer and thin film transistor
CN102736294A (zh) * 2011-04-13 2012-10-17 京东方科技集团股份有限公司 一种基板、液晶显示面板及其制造方法
CN104395991A (zh) * 2012-06-29 2015-03-04 株式会社半导体能源研究所 半导体装置
CN104395991B (zh) * 2012-06-29 2017-06-20 株式会社半导体能源研究所 半导体装置
CN108172626A (zh) * 2016-12-07 2018-06-15 清华大学 一种薄膜晶体管及其制备方法
CN108172626B (zh) * 2016-12-07 2020-07-10 清华大学 一种薄膜晶体管及其制备方法
CN111033744A (zh) * 2017-10-31 2020-04-17 松下知识产权经营株式会社 结构体及其制造方法
CN111033744B (zh) * 2017-10-31 2023-04-21 松下知识产权经营株式会社 结构体及其制造方法

Also Published As

Publication number Publication date
JP2016197750A (ja) 2016-11-24
TW200403754A (en) 2004-03-01
KR101021053B1 (ko) 2011-03-15
KR101054240B1 (ko) 2011-08-08
US20110095292A1 (en) 2011-04-28
JP6243489B2 (ja) 2017-12-06
KR20030089502A (ko) 2003-11-21
US7893439B2 (en) 2011-02-22
JP5732501B2 (ja) 2015-06-10
US8866144B2 (en) 2014-10-21
US7335918B2 (en) 2008-02-26
JP2015128174A (ja) 2015-07-09
US20150035058A1 (en) 2015-02-05
KR101028346B1 (ko) 2011-04-11
TWI288443B (en) 2007-10-11
US6838397B2 (en) 2005-01-04
US20050106898A1 (en) 2005-05-19
KR20100086968A (ko) 2010-08-02
US9847355B2 (en) 2017-12-19
CN100405602C (zh) 2008-07-23
CN101304045B (zh) 2010-09-29
US20080142887A1 (en) 2008-06-19
JP2015216406A (ja) 2015-12-03
JP2015005779A (ja) 2015-01-08
KR20100133932A (ko) 2010-12-22
JP2013239759A (ja) 2013-11-28
CN101304045A (zh) 2008-11-12
JP2010123998A (ja) 2010-06-03
US20040099915A1 (en) 2004-05-27

Similar Documents

Publication Publication Date Title
CN1458694A (zh) 氮化硅膜、半导体装置及其制造方法
CN1085887C (zh) 制造半导体器件的方法
CN1052566C (zh) 制造半导体器件的方法
CN1123934C (zh) 半导体制造工艺和半导体器件制造工艺
CN101393920B (zh) 半导体装置以及其制造方法
CN1109213A (zh) 半导体薄膜及使用这种薄膜的半导体器件的制造方法
CN1248069A (zh) 半导体器件及其制造方法
CN1620208A (zh) 显示器件
CN1842919A (zh) 薄膜晶体管及其制造方法
JP4627971B2 (ja) 半導体装置の作製方法
CN1235273C (zh) 氧化膜的制造装置
CN100342484C (zh) 半导体器件及其制造方法
CN1251331C (zh) 半导体器件
CN101043049A (zh) 叠层布线和利用该叠层布线的半导体器件及其制造方法
CN1881532A (zh) 一种制造薄膜晶体管和电子器件的方法
CN1801467A (zh) 薄膜晶体管与多晶硅层的制造方法
CN1967791A (zh) 半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080723

Termination date: 20180516