CN1501405A

CN1501405A - 非易失性存储器

Info

Publication number: CN1501405A
Application number: CNA031594697A
Authority: CN
Inventors: 樱井良多郎; ʷ; 田中均; 野田敏史; 重松孝次
Original assignee: Renesas Technology Corp; Hitachi ULSI Systems Co Ltd
Current assignee: Renesas Technology Corp; Hitachi Solutions Technology Ltd
Priority date: 2002-09-25
Filing date: 2003-09-25
Publication date: 2004-06-02
Also published as: US7558107B2; US20040105324A1; US20050219904A1; US20090262581A1; US7808828B2; JP4133166B2; KR20040027373A; KR100939895B1; US6912155B2; JP2004118908A; TW200405355A; US7426136B2; US20080253184A1; TWI314737B

Abstract

将诸如闪速存储器这样的电可编程和可擦除非易失性半导体存储器被设计为一种结构，在这种结构中，当对非易失性半导体存储器中使用的存储单元执行写入或擦除操作的过程中出现断电时，中断当前正在执行的操作，执行一个反写操作，以反向改变该存储单元的门限电压。另外，该结构还允许根据电源电压的电平来改变内部电源结构内的电荷泵级数，以便可以正确执行反写操作。结果，即便在写入或擦除操作期间出现了断电，也没有存储单元处于耗尽状态。

Description

非易失性存储器

发明领域

一般来说，本发明涉及一种技术，用于在执行向电可编程和可擦除的非易失性半导体存储器写入信息或从中擦除信息期间，万一发生电源切断时所采取的一种对策。特别是，本发明涉及这样一种技术，例如可以将其有效应用于闪速存储器，使其允许在预定单元中执行对存储在其中的数据进行大量擦除。

背景技术

闪速存储器在其每一个存储单元中采用了一个非易失性存储器件。该非易失性存储器件包括具有双栅极结构的一个MOSFET，这种双栅极结构包括一个控制栅和一个浮栅。改变积累在浮栅上的电荷量，以改变MOSFET的门限电压，从而将信息存储到存储单元内。

在执行将信息写入闪速存储器的存储单元或从中擦除信息的操作时，门限电压可能被不引人注意地改变到一个低电平。在这种情况下，可以根据存储单元特性中的离差(dispersion)而以不同的方式改变门限电压。在一些情况下，门限电压下降到0V或是比0V还要低的电平。门限电压下降到0V或是比0V还要低的状态，在下文中是指一种耗尽状态(deplete state)。通常，对门限电压过度下降的存储单元进行一种被称为写入(write-up)或是反写(wirite-back)的操作，以便使门限电压恢复为预定范围内的一个电平。

发明内容

但是，在在存储卡等中使用闪速存储器的情况下，可能会由于断电或是由用户从卡槽中拔出存储卡，而在写入或擦除操作期间造成突然断电。这样，恐怕会使闪速存储器的存储器阵列内的一些存储单元一直保持在耗尽状态。如果在所谓的AND型或NOR型闪速存储器中，一些存储单元进入耗尽状态，则电流不可避免地会流过耗尽状态下的未被选择的存储单元。结果，会产生一种耗尽状态故障，从而不可能高度准确地读取存储在所选存储单元内的数据。AND型或NOR型闪速存储器是这样一种闪速存储器：多个存储单元(MC)并联连接在一对线，即图3所示的一条位线BL以及一条源线SL之间。

如果对采用闪速存储器的系统，将包含其中已经出现了耗尽故障的存储单元的一个块用作一个系统区域，以用于存储对该系统很重要的信息，则恐怕该系统不能再识别存储器，结果，该系统不能再正常地执行各种操作。对系统很重要的信息的几个例子是用于管理文件在存储器内的位置的表数据，以及格式信息。

这样，针对上述问题而作出的本发明的一个目的是：即便是在将信息写入存储器或从中擦除信息的操作期间出现断电的情况下，也能够防止例如像闪速存储器这种电可编程和可擦除非易失性半导体存储器中所采用的存储单元进入耗尽状态。

本发明的另一个目的是：使一个外部设备能够在将信息写入像闪速存储器这样的电可编程和可擦除的非易失性半导体存储器中或从中擦除信息期间出现断电的情况下，识别出断电的出现。

本发明的又一个目的是：防止在将信息写入存储器或从中读出信息的操作期间，由于断电而使采用像闪速存储器这样的电可编程和可擦除的非易失性半导体存储器的系统变为不再能识别存储器，其结果变为不再能正常地执行操作。

以下，从说明书中参照附图所作的解释中，可以更好地理解本发明的详情、其他目的以及新颖的特征。

以下，将简要地说明本说明书中所公开的本发明的各个实施例的概况。

根据在说明书中所公开的本发明的一个方案，提供了一种像闪速存储器这样的电可编程和可擦除的非易失性半导体存储器的结构，其中，在将信息写入存储单元或从中擦除信息的操作期间出现断电的情况下，当前执行的操作中止，并执行一个用于增大存储单元的门限电压的反写操作。

根据如上所述的装置，即便在写入或擦除操作完全终止之前出现断电，并产生了处于耗尽状态的存储单元，也可以通过后述执行的反写操作来增加门限电压，这样，可以避免一种状态：即，包含所述存储单元的整个存储块的数据不再能被正确读出。

根据本说明书中所公开的本发明的另一个方案，提供了一种像闪速存储器这样的电可编程和可擦除的非易失性半导体存储器的结构，其中提供了一个标志，用于在将信息写入存储器所采用的存储单元或从中读出信息期间发生断电的情况下，通知外部设备出现了断电。需要提供一种功能，用于输出一个在出现断电时进行访问的地址。通过向诸如主CPU之类的外部设备通知这种信息，外部设备能够恢复存储在存储器的一个已经由断电而被破坏的区域内的数据。

根据本说明书中所公开的本发明的又一个方案，提供了一种像闪速存储器这样的电可编程和可擦除的非易失性半导体存储器的结构，其中，在将信息写入存储器所采用的一个存储单元或从中读出信息的操作期间出现断电的情况下，停止当前正在执行的将信息写入该存储单元或从中读出信息的操作，而执行一个反写操作，以便按照增大门限电压的方向来改变该存储单元的门限电压；而一个内部电源电路可以根据由一个电源所产生的电压电平，从一种状态切换到另一种状态，以便允许成功地执行反写操作。一般来说，可以通过改变电荷泵级(charge-pump stage)数而将内部电源电路从一种状态切换到另一种状态。这样，由于内部电源电路产生了一个工作电压，以应对由于断电而引起的电源电压的下降，因此，即便是在出现了这种断电的情况下，也能高可靠度地执行反写操作。

附图说明

图1是一张框图，它显示了实现一个用作典型有效的、应用本发明的非易失性半导体存储器的闪速存储器的实施例；

图2是一张说明图，它显示了利用本发明的一个实施例所实现的一个闪速存储器所采用的存储单元的门限电压的分布；

图3是一张说明图，它显示了利用本发明的一个实施例所实现的一个闪速存储器的存储器阵列的典型电路结构；

图4是一张框图，它显示了使用利用本发明的一个实施例所实现的一个闪速存储器的存储卡的典型结构；

图5描绘了时序图，它显示了在利用本发明的一个实施例所实现的一个闪速存储器中所执行的擦除和写入操作的操作时序，同时还显示了在擦除或写入操作期间出现断电情况下，所执行的处理的操作时序；

图6是一张流程图，表示在利用本发明的一个实施例所实现的一个闪速存储器中执行的擦除和写入操作的典型步骤，同时，还显示了在擦除或写入操作期间出现断电的情况下，所执行的处理的典型步骤；

图7显示了一张流程图，表示在利用本发明的一个实施例所实现的一个闪速存储器中执行的擦除和写入操作的其他典型步骤，以及在擦除或写入操作期间出现断电的情况下，所执行的处理的另一个典型步骤；

图8是一张说明图，显示了在利用本发明的一个实施例所实现的一个闪速存储器中，包含一个断电标志的典型结构；

图9是一张说明图，它显示了在利用本发明的一个实施例所实现的一个闪速存储器中，包含一个断电标志的另一个典型结构；

图10是显示了包含有一些标志的典型结构的说明图，其中，所述标志用于存储在利用本发明的一个实施例所实现的一个闪速存储器中出现断电的情况下进行访问的一个地址；

图11是显示了包含有一些标志的典型结构的说明图，其中，所述标志用于存储在利用本发明的一个实施例所实现的一个闪速存储器中出现断电的情况下的主要工作状态；

图12显示了一张流程图，它显示了在利用本发明的一个实施例所实现的一个闪速存储器中出现断电的情况下，所执行的标志搜索处理的一个典型步骤；

图13是一张时序图，显示了由外部设备在通电时执行的、用于读出在利用本发明的一个实施例所实现的一个闪速存储器中出现断电时所访问的一个地址的典型操作时序；

图14是一张时序图，显示了由外部设备在通电时执行的、用于读出在利用本发明的一个实施例所实现的一个闪速存储器中出现断电时所访问的地址的其他典型的操作时序；

图15是一张电路图，显示了实现构成内部电源电路的一个电荷泵的实施例；

图16(a)显示了当图15所示的电路作为具有(n-1)级的电荷泵而工作时，被提供给所述电路的时钟信号的定时；

图16(b)显示了图15所示的电路作为具有(n-3)级的电荷泵而工作时，被提供给所述电路的时钟信号的定时；

图16(c)显示了图15所示的电路作为具有(n-5)级的电荷泵而工作时，被提供给所述电路的时钟信号的定时；

图17是一张电路图，显示了实现构成内部电源电路的一个电荷泵的另一个实施例；

图18(a)显示了当图17所示的电路作为具有8个计数级的电荷泵而工作时，被提供给所述电路的时钟信号的时序；

图18(b)显示了图17所示的电路作为具有4个计数级的电荷泵而工作时，被提供给所述电路的时钟信号的时序；

图19是一张电路图，显示了图17所示的电荷泵的一个改进版本；

图20(a)显示了图19所示的电路作为具有8个计数级的电荷泵而工作时，被提供给所述电路的时钟信号的时序；

图20(b)显示了图19所示的电路作为具有4个计数级的电荷泵而工作时，被提供给所述电路的时钟信号的时序；

图21是一张框图，它显示了在具有作为本发明改进版本的一个断电检测电路的闪速存储器中所采用的断电检测单元的一个典型结构；以及

图22是一张波形图，它显示了图21所示的断电检测单元中的信号的典型的工作波形。

具体实施方式

参照以下附图来说明本发明的最佳实施例。

图1是一张框图，它显示了利用本发明的、实现用作典型有效的非易失性半导体存储器的一个闪速存储器的一个实施例。一般来说，闪速存储器是一种二进制存储器，其中1个存储单元可以用来存储1比特数据。但是，由本实施例所实现的闪速存储器是一个四进制(tetranary)(四值)存储器，其中1个存储单元可以用于存储2比特数据。例如可以在像单晶硅这样的一个半导体芯片上形成这种闪速存储器。

在图1中，附图标记10表示一个存储区域，其中布置有多个非易失性存储单元，以形成一个矩阵。附图标记11表示一个地址解码器，用于对地址(X地址)信号进行解码，以便在存储区域10中选择一条字线WL，并将所选字线设置为所选状态电平。地址解码器11包括一个字线驱动电路，用于将所述字线WL驱动到所选状态电平。构成存储区域10的每一个存储单元，均为一个具有一个浮栅和一个控制栅的MOSFET。根据注入到浮栅的电荷量，而将门限电压设置为图2所示的4个电平之一，以允许将2比特信息存储在该存储单元内。

在这个实施例中，门限电压被设置为最高电平的状态对应于数据值“01”。门限电压被设置为第二高电平的状态对应于数据值“00”。门限电压被设置为第三高电平的状态对应于数据值“10”。门限电压被设置为最低电平的状态对应于数据值“ 11”。不过，门限电压与所存储数据的这种关系是典型的。应当注意，在这一实施例中，门限电压被设置为最低电平的状态被称为擦除数据的状态。即，降低门限电压的操作被称为擦除操作，而增大门限电压的操作被称为写入操作或反写操作。在利用这一实施例来实现的闪速存储器中，在对已经存储在存储区域10的存储单元中的数据进行重写操作时，存储单元一旦进入擦除数据的状态，就将一个写入电压加到所述存储单元上，以便将该存储单元的门限电压设置为与存储在该存储单元内的新数据的值相应的一个电平。

在图1中，附图标记12表示与存储区域10内的一条位线BL相连的一个读出放大器。读出放大器12是用于保持通过位线BL从存储单元读出的数据的一种元件，用于对表示数据的信号进行放大，并锁存所放大的信号。附图标记13表示一个Y门(或一个列开关)，用于从将要写入与1条字线相连的多个存储单元中的多条数据或将要从中读出的多条数据中，以字节为单位选择写入数据或读出数据。附图标记14表示一个主放大器，用于对读出放大器12所放大的数据信号进行放大，或是对将要写入存储单元的、来自外部源的数据信号进行放大。附图标记15是一个访问控制单元，用于控制主放大器14内的信号方向，以及用于根据所接收的来自于一个外部源的地址信号或由内部所产生的一个地址信号，来控制Y门13的选择。

附图标记16表示一个控制逻辑单元，用于根据通过输入/输出端I/O 0到I/O 7所接收的、来自外部源的一个命令代码，来产生一个内部控制信号。附图标记17表示一个序列ROM，用于以被称为微程序的形式，来存储控制逻辑单元16的控制序列。输入/输出端I/O 0到I/O 7不仅如上所述用于使一条输入指令通过，而且，还用于输入将要写入存储区域10的数据和存储单元10内的一个地址，还用于输出从存储区域10读出的数据。在写入操作中，经由输入/输出端I/O 0到I/O 7输入的、来自于一个外部源的、将要存储到存储区域10内的数据，经由主放大器14和读出放大器12而被提供给存储区域10。首先，将写入地址提供给控制逻辑单元16，之后，馈送到电压转换电路18，用于在最终将其提供给地址解码器11之前，将地址的写入电压电平转换为另一个电平。实际上，电压转换单元18不仅用于将由控制逻辑单元16提供给地址解码器11的写入地址的电平转换为另一个电平，而且，还用于将写入地址的写入脉冲宽度转换为另一种脉冲宽度，以及将由控制逻辑单元16提供给地址解码器11的控制信号的电平转换为另一种电平，其中所述控制信号作为指定所述写入地址的所述写入电压电平的一个信号。写入脉冲宽度被定义为施加写入电压的持续时间。

控制逻辑单元16具有一个状态寄存器STR，用于存储一个写入校验位和一个擦除校验位。写入校验位是一个状态位，用于指示写入操作已经顺利结束还是以失败而结束；而擦除校验位是一个状态位，用于指示擦除操作已经顺利结束还是以失败而结束。控制逻辑单元16还包括一个地址寄存器ADR，用于保存当前被访问的地址。控制逻辑单元16是这样构成的：它允许状态寄存器STR和地址寄存器ADR的内容通过输入/输出端I/O 0到I/O 7被输出到芯片外部的目的地。除了指示写入操作结果的写入校验位，以及指示擦除操作结果的擦除校验位之外，状态寄存器STR还包括指示芯片内部控制状态的1个位，以及用作后面将要说明的一个操作校验标志的1个位。指示芯片内部控制状态的位被称为R/B位。R/B位内设置的值“1”指示芯片处于工作状态，这样，该芯片对于外部访问者是不可访问的。另一方面，R/B位内设置的值“0”指示芯片内部处于等待状态，这样，可以由外部访问者对芯片进行访问。

一般来说，由该实施例所实现的闪速存储器还包括一个电源电压检测电路19、一个复位控制电路20、一个时钟发生单元21、一个时钟分频单元22以及一个内部电源电路23，尽管这些元件并不特别作为对本实施例的限制。电源电压检测电路19是用于检测电源电压VCC的电平的一种元件。复位控制电路20是这样一种元件：用于根据启动检测信号，以及根据所接收到的来自于内部控制器的一个复位信号/RES，将像通电复位信号和断电复位信号这样的内部复位信号提供给控制逻辑电路16；其中，所述启动检测信号，是由电源电压检测电路19产生的，作为检测电源电压的开始的一个信号。时钟发生单元21一般是用于产生一个时钟信号的一个环形振荡器，时钟分频单元22是用于对时钟发生单元21所产生的时钟信号进行分频的一种元件。拥有像电荷泵和调压器这样的部件，内部电源电路23是用于产生地址解码器11所需的高和低电压的一种元件。高压包括一个写入电压VWv、一个擦除电压和一个验证电压Vev，而低压的一个例子是参考电压Vref。

由这一实施例所实现的闪速存储器具有这样一种结构：如果根据在存储单元上执行写入或擦除操作期间所接收到的、来自于外部控制器的一个复位信号/RES，而使复位控制电路20向控制逻辑单元16输出一个信号，以通知控制逻辑单元16出现了断电，则，控制逻辑单元16停止当前正在执行的操作，执行一个反写处理，以提高作为操作对象的存储单元的门限电压。

另外，由这一实施例所实现的闪速存储器还具有控制管脚C1到Cn，用于接收诸如像片选信号/CE、写入使能信号/WE、输出使能信号/OE、以及读出使能信号/RE这样的控制信号。由控制管脚C1到Cn所接收的控制信号被提供给控制逻辑电路16。除非特别指定，否则，信号名称前的前缀“/”指示该信号是一个低电平有效的信号。控制逻辑电路16将一个就绪/忙碌信号R/B输出到芯片外部。该就绪/忙碌信号R/B指示该芯片是否处于允许指令进入芯片的状态。

如图3所示，由这一实施例所实现的闪速存储器的存储器阵列一般包括8512列，每一列包含128个位于位线BLi和源线SLi之间的存储单元MC0到MC127，这128个存储单元通过一对线，即一条位线BLi以及与位线BLi平行的一条源线SLi而彼此并联连接，其中i＝1、2等等。这样，8512个存储单元MCi就沿着行i排列在字线(水平)方向上，其中i＝0到127。在这个说明书中，所有这种存储单元都被叫做存储块。沿着行i位于字线(水平)方向上的8512个存储单元MCi都连接到一条公共字线WLi上，其中，i＝0到127。在这个说明书中，沿着行i位于字线(水平)方向上的8512个存储单元MCi构成的组被叫做一个扇区(sector)。由这一实施例所实现的闪速存储器具有这样一种结构：其中，数据是以扇区为单位写入存储器的，以及以扇区为单位从存储器中擦除数据。

参见图4，以下说明解释了在存储卡中使用存储器的情况下，用该实施例所实现的闪速存储器的一个典型结构。

如图4所示，该存储卡包括一个闪速存储器100和一个控制器LSI 200，它们被封装在一般是由陶瓷制成的封装300内。控制器LSI 300一般是一个微处理器，用于向闪速存储器100提供指令和地址。

封装300具有供电端T1和Tn，用于施加电源电压VCC和VSS。封装300还具有连接到外部设备的外部设备端T2、T3等。供电端T1和Tn连接到控制器LSI 200和闪速存储器100的电源管脚，而外部设备端T2、T3等通过诸如像焊线(bonding wire)或印刷线路板上的布线等而连接到控制器LSI 200的与它们相应的输入/输出管脚上。闪速存储器100的控制以及I/O管脚通过诸如像印刷线路板上的布线这样的线而连接到控制器LSI 200的与它们相应的各个管脚上。复位信号/RES从控制器LSI 200提供给闪速存储器100。

用这一实施例所实现的存储卡的封装300除了包括有闪速存储器100和控制器LSI 200之外，还包括一个具有大约10μF电容的嵌入式电源电容器400。该电源电容器400连接在供电端VCC和VSS之间，以构成这样一种结构：即便是在外部电源提供的电源被切断的情况下，也能够暂时从电源电容器400向闪速存储器100提供一小会儿电能。作为可替换的一种方案，有可能提供另一种结构：其中，将电源电容器400嵌入到闪速存储器100内、控制器LSI内或是这两者内。作为另一种可以替换的方案，也有可能提供另一种结构：其中，可以将电源电容器400放置在闪速存储器和控制器LSI 200的每一个的半导体衬底上。

参见图5所示的时序图，以及图6和7所示的流程图，以下说明书解释了从由本实施例所实现的闪速存储器中擦除数据或将数据写入其中的操作的典型过程，以及对付在擦除或写入操作期间出现断电时的处理的典型过程。

在步骤S1到S3，当控制逻辑单元16接收了一个来自于控制器的请求写入操作的第一指令，同时还接收了附属于该第一指令的高扇区地址SA1和低扇区地址SA2时，控制逻辑单元16产生多个信号，诸如一个用于激活内部电源电路23的信号，以及一个用于输出到电压转换单元18以便在作擦除操作准备中指定一个电压的信号。其后，在步骤S4，当接收到一个来自于控制器的用于启动擦除操作的第二指令时，在步骤S5，将一个预定的擦除电压施加到输入地址所指定的存储单元上，以便开始擦除操作。之后，在下一个步骤S6，通过检测存储单元的门限电压以确定这些门限电压是否已经降低到一个足够低的低电平，从而验证擦除操作的成功。如果门限电压没有降低为足够低的低电平，则步骤流程返回步骤S5，再次将擦除电压施加给这些存储单元。

另一方面，如果由输入地址指定的所有存储单元的门限电压都已经降低到一个预定电压或比预定电压还要低的一个电压，则步骤流程继续执行步骤S7，以确定是否存在耗尽状态，即，是否有门限电压等于或低于0V的存储单元。另一方面，如果有一个存储单元处于耗尽状态，则步骤流程继续执行步骤S8，在该步骤中，将一个偏置电压施加到具有过低门限电压的存储单元上，以便轻微提升该存储单元的门限电压。

之后，步骤流程继续执行步骤S9，在该步骤中，通过施加一个偏置电压来确保不再有存储单元处于耗尽状态，从而执行验证。反复施加偏置电压，直到不再有一个存储单元处于耗尽状态。由于消除了耗尽-失败(deplete-failure)位，步骤流程继续执行步骤S10，以便确定是否有存储单元处于被扰乱的状态，即，是否有其门限电压被过度升高的存储单元。如果存在其门限电压被过度升高的存储单元，则步骤流程返回步骤S5，将用于降低存储单元的门限电压的电压施加给该存储单元。随着所有的存储单元都被验证它们的门限电压都具有处于预定范围内的电平，擦除操作结束。

如果由这一实施例所实现的闪速存储器接收到来自于控制器的一个复位线号/RES，该信号指示在分别接收第一和第二指令的步骤S1到S4所执行的处理过程中已经出现了断电1，则擦除操作的执行立即结束。如果闪速存储器接收到来自于控制器的一个复位信号/RES，该信号指示分别在施加偏置电压以从存储单元中擦除数据以及验证擦除操作成功的步骤S5和S6所执行的处理过程中已经出现了断电2，则执行一个反写操作以施加一个写入电压，该写入电压用于将作为擦除操作对象的每一个存储单元的门限电压提升为对应于数据“01”的最高门限电压。

如果闪速存储器接收到来自于控制器的一个复位信号/RES，该信号指示在校验是否存在耗尽状态、以及执行反写操作以便使存储单元不处于耗尽状态的步骤S7到S9所执行的处理期间，已经出现了断电3，则结束反写操作。这样，检验存储单元以便确认是否有存储单元处于耗尽状态。如果没有存储单元处于耗尽状态，则擦除操作的执行立即结束。另一方面，如果有存储单元处于耗尽状态，则执行一个反写操作，以便施加用于将存储单元门限电压提升为对应于数据“01”的最高门限电压的写入电压。应当注意，如果没有存储单元处于耗尽状态，则步骤流程可以按照虚线所指，继续执行步骤S10。这是由于步骤流程可以在很短的时间内，完成继续到步骤S10的处理。

如果闪速存储器接收到来自于控制器的一个复位信号/RES，该信号指示在校验存在被扰乱状态的步骤S10所执行的处理期间，已经出现了断电4，则立即结束擦除操作的执行。

有必要设计一种结构，其中，在电源电容器400中积累的电荷被全部放完之前，结束在出现了上述断电之后执行的反写操作。换言之，电源电容器400的电容被设定为一个值，以使将要在断电之后执行的反写操作具有高可靠度。

到目前为止已经解释了擦除操作。几乎可以用图6所示的同一张流程图来说明写入操作。但是，写入操作与擦除操作的不同点在于，在写入操作中，是在步骤S1还有S2接收代替擦除指令的写入指令的，且，在步骤S9之后，施加用于将门限电压提升到与写入数据相应的所需电平的一个偏置电压，并执行校验操作。

顺便提一下，图6所示的流程图是基于这样一种假设而设计出的：当闪速存储器接收到一个来自于控制器的、表明断电的复位信号/RES时，控制逻辑单元16知道该闪速存储器内部处于何种状态。

图7是一张图，它显示了实现一个流程的一个实施例，根据该流程，控制逻辑单元16能够很容易确定闪速存储器内部处于何种状态。在第一指令的接收完成之后，在初始设置步骤S11执行的预备操作的时刻，步骤流程继续执行步骤S12，在该步骤中，设置操作校验标志。之后，在下一步骤S13，施加一个用于写入或擦除操作的偏置电压。在步骤S14执行的最终验证操作结束的时刻，步骤流程继续执行步骤S15，在该步骤中，实现对操作校验标志的复位。

通过如上所述执行设置和复位操作校验标志的处理，从而在闪速存储器接收到来自于控制器的、表示断电的一个复位线号/RES时，控制逻辑单元16能够很容易确定闪速存储器内部处于何种状态。具体而言，如果在设置操作校验标志之前或在复位操作校验标志之后，闪速存储器接收到来自于控制器的、表明出现断电的一个复位信号/RES，则立即结束执行写入或擦除操作。另一方面，如果在设置操作校验标志之后但在复位操作校验标志之前，闪速存储器接收到来自于控制器的、表明出现断电的一个复位信号/RES，则步骤流程继续执行步骤S16，在该步骤中，写入或擦除操作中断。之后，在下一步骤S17，执行反写操作，以便在写入或擦除操作结束之前，提升门限电压。

应当注意，图7所示的流程图除了将图6中的某些部分简化之外，与图6所述的流程图相同。具体而言，图7所示的流程图中的步骤S11相应于图6所示的流程图中的步骤S1到S4；图7所示的流程图中的步骤S13相应于图6所示的流程图中的步骤S5和S8；图7所示的流程图中的步骤S14应于图6所示的流程图中的步骤S6、S7和S9。一般来说，状态寄存器STR的一个未使用位可以用作上述的操作校验标志。作为一种可替换的方案，可以将一个非易失性存储器件用作操作校验标志，这样，即便电源被完全切断，也能在其中保留标志值。另外，可以与操作校验标志分开来提供断电标志。正如将要在下文中说明的那样，断电标志是这样一些标志，其中每一个标志都能表明在写入或擦除操作期间是否发生了断电。即便在切断电源后，也能够保留每一个断电标志的值。

以下，将参见图8到11，来解释为非易失性存储器提供的断电标志的一个典型结构。图8是一张图，它显示了为每一条字线提供的断电标志，它使得与该字线相关的扇区被识别为在出现断电的情况下用作写入或擦除操作的目标的一个扇区。在图8中，标记MC表示非易失性存储单元，标记WL表示字线，标记WDR表示位于图11中所示的地址解码器11中的一个字线驱动器，该字线驱动器用作将字线WL驱动为所选状态电平的一个元件。如图8所示，在这个实施例中，字线WL连接到用作标志存储器FM的非易失性存储器件的控制栅上，其漏极连接到读出放大器SA上。字线WL也连接到开关MOSFET Qs1和Qs2。

一般来说，在初始设置操作中，将标志存储器FM事先设置为与低门限电压相应的擦除数据的状态。在出现断电的情况下，读出放大器SA被设置为“1”，通过对字线WL施加一个高压，可以提升门限电压，以使标志存储器FM进入设置状态。在将数据写入标志存储器FM以对标志存储器FM进行设置的操作中，开关MOSFETQs1关闭而开关MOSFET Qs2导通，以便防止存储器阵列的存储单元MC受到写入操作的影响。

可以以与构成存储器阵列的存储器件相同的方式，通过采用一种预充电技术而从所述标志存储器FM中读出数据。但是，由于构成存储器阵列的每个存储器件的门限电压可以被设置为允许2比特信息存储在存储器件内的4级之一，但是，在从存储器件中读出信息的操作中，设定与存储器件相连的一条字线WL上的读出电平处于3级之一。另一方面，在从标志存储器FM中读出信息的操作中，与标志存储器FM相连的字线WL被设置为预定的读出电平，这样，有可能通过采用确定是否有电流流过这样的简单识别技术，来识别出信息的二进制值。

在这个实施例中，标志的数目很大。但是，本实施例具有一个优点，即，可以很容易地确定出在出现断电情况下，一个扇区是否用作写入或擦除操作的目标。可以提供这样一种结构，其中，可以在执行从构成存储器阵列的存储单元中以块为单元擦除信息的操作的同时，执行对标志存储器FM进行复位的操作，即从标志存储器FM中擦除信息的操作。

图9是一张图，显示了这样一种结构，其中，多个断电标志BFM和多个断电标志CFM位于一个采用分级解码技术对地址进行解码的存储器阵列内。每一个断电标志BFM都用于一个存储器阵列块，而每一个断电标志CFM都用于每个块内的一条指定字线，以便用作对构成存储器阵列的所有块的指定字线都公用的一个标志。这样，容易识别出在发生断电的情况下被用作写入或擦除操作的目标的扇区。在图9中，标记BLK表示一个存储块，该存储块包含沿字线方向布置的、预定数目的存储单元列。沿字线方向布置的存储单元列的数目一般为8512。每个存储单元列内的存储单元，都通过一个位线和源线对而彼此并联连接。标记WL标志一条字线，标记WDR表示一个字线驱动器，用于将字线WL驱动到所选状态电平。标记W-DEC表示一个字解码器，用于选择用来驱动每个块内的一条字线WL的一个字线驱动器WDR。标记B-DEC表示用于选择一个包含多个存储单元的块的块解码器，这些存储单元中的每一个都用作写入或擦除操作的目标。断电标志BFM和CFM中的每一个的漏极端都连接到图中未示的一个读出放大器，这样可以将信息写入断电标志BFM和CFM以及从中读出信息。

在这个实施例中，通过参考断电标志BFM和CFM，可以识别出在出现断电的情况下用作写入或擦除操作的目标的扇区。另外，本实施例提供了一个优点，即标志的数目要少于在图8的实施例中所采用的标志的数目，但是本实施例仍然有同样的功能。

图10所示的实施例采用了标志存储器AFM，用于存储在出现断电的情况下用作写入或擦除操作目标的扇区的地址。在图10中，标记ACT表示位于图1所示的控制逻辑单元16内的一个地址计数器；附图标记11表示一个地址解码器，用于对一个地址信号进行解码，以选择存储器阵列内的一条字线。该实施例包括标志存储器AFM1、AFM2等、驱动器DRV1、DRV2等、读出放大器SA1、SA2等、以及一个选择器SEL。标志存储器AFM1、AFM2等用于存储一个地址。驱动器DRV1、DRV2等产生分别施加到标志存储器AFM1、AFM2的栅极端的电压。读出放大器SA1、SA2等分别连接到标志存储器AFM1、AFM2等的漏极端。选择器SEL为每一个驱动器DRV1、DRV2等提供一个根据操作模式而选定的擦除、写入或读出电压。在该实施例中，构成一个地址的位数和标志存储器AFM1、AFM2等的个数、驱动器DRV1、DRV2等的个数、以及读出放大器SA1、SA2等的个数一样。

这一实施例提出了一个优点，即，与图8和9所示的实施例相比，使用了少得多的标志存储器。应当注意，可以在每次执行写入或擦除操作时在标志存储器AFM1、AFM2内设置一个地址，但也能够只在出现断电的情况下才在其中设置地址。

图11图示了一个实施例，该实施例采用用来存储工作模式信息的模式标志存储器MFM1和MFM2，其中，所述工作模式信息表明在写入或擦除操作中出现断电的情况下，主要的工作模式是写入模式还是擦除模式。该实施例还包括驱动器DRV1和DRV2、读出放大器SA1和SA2、以及选择器SEL。驱动器DRV1和DRV2将表示工作模式的模式信号分别输出到模式标志存储器MFM1、MFM2的栅极端子。读出放大器SA1和SA2分别连接到模式标志存储器MFM1、MFM2的漏极端子上。选择器SEL将根据工作模式而选择的擦除、写入或是读出电压提供给每一个驱动器DRV1和DRV2。

这个实施例提供了一个优点：与图10所示的实施例相比，使用了更少数目的标志存储器。应当注意，可以在每次执行写入或擦除操作时在标志存储器AFM1、AFM2内设置工作模式，但也可以只在出现断电的情况下才在其中设置工作模式。另外，图11所示的实施例提供了另一个优点：可以与图8到10所示的任意实施例一起使用。

参见图12所示的流程图，以下的说明解释了一种用于在将图8或9所示的实施例与图11所示的实施例一起使用的情况下，读出一个标志的典型技术。

当打开电源时，在步骤S21，控制逻辑单元16对芯片内的多种寄存器进行初始化。之后，在下一步骤S22，从保护电路(fuse circuit)中读出表示电源的定时以及设置的保护状态(fuse status)。随后，在下一步骤S23，激活信号被提供给内部电源电路23，以便激活内部电源电路23。到目前为止所执行的操作与传统闪速存储器中执行的操作相同。

在这个实施例中，在内部电源电路23被激活后，控制逻辑单元16开始一个标志搜索处理。标志搜索处理从步骤S24开始，在该步骤中，控制逻辑单元16检查擦除切断标志MFM2，以确定该擦除切断标志MFM2是否已经被设置。如果还没有对该擦除切断标志MFM2进行设置，则步骤流程继续执行步骤S26，在该步骤中，控制逻辑单元16检查写入切断标志，以确定该写入切断标志MFM1是否已经被设置。如果也还没有对该写入切断标志MFM1进行设置，则不作任何事情就结束标志搜索处理的执行。另一方面，如果已经设置了该擦除切断标志MFM2，则步骤流程继续执行步骤S25，在该步骤中，状态寄存器STR的适当位被设置，以指示在擦除操作期间出现了断电。与此相似，如果已经对写入切断标志MEM1进行了设置，则步骤流程继续执行步骤S27，在该步骤中，状态寄存器STR的适当位被设置，以指示在写入操作期间出现了断电。

之后，在下一个步骤S28，地址计数器被初始化为全零，它被作为初始地址而提供给地址解码器。接着，在下一个步骤S29，从标志存储器FM中读出信息。之后，步骤流程继续执行步骤S30，以便确定从标志存储器FM读出的信息是否指示出该标志存储器FM已经被设置。如果已经对标志存储器FM进行了设置，则步骤流程继续执行步骤S31，在该步骤中，地址计数器的值被作为切断地址而存储在地址寄存器ADR。之后，步骤流程的执行结束。另一方面，如果在步骤S30得到的确定结果表明还没有对标志存储器FM进行设置，则步骤流程继续执行步骤S32，在该步骤中，地址计数器加1。之后，步骤流程返回步骤S29，在该步骤中，信息被从标志存储器FM中读出，以用作下一个地址(即，下一个扇区的地址)。重复执行步骤S29、S30以及S32的操作，直到检测出一个设置标志。

图13和14每一个都显示了一个典型的时序图，指示从允许外部控制器读出一个切断地址的一个闪速存储器中读出数据的定时，其中，所述切断地址已根据上述流程图而被存储在地址寄存器ADR内。

图13显示了用于如下结构的时序，其中，控制器向闪速存储器发出一个预定指令，以读出一个切断地址。

当打开电源时，闪速存储器执行一个初始设置处理以及一个标志搜索处理，在这些处理末尾，一个预备/忙信号R/B被设置为表示在时刻t1的一个就绪状态的高电平。当控制器检测到就绪状态时，控制器使片选信号/CE在时刻t2进入低电平，控制器还使输出使能信号/OE在时刻t3进入低电平。随着片选信号/CE和输出使能信号/OE变为低电平，在时刻t4，状态寄存器STR的内容被输出到输入/输出管脚I/O 0到I/O 7。此后，在时刻t5，控制器将命令使能信号/CMD改变为低电平，并将一个切断地址读出指令提供给输入/输出管脚I/O 0到I/O 7。之后，在时刻t6，在以交替的方式将读出使能信号/RE恢复到高电平之前，控制器使读出使能信号/RE为低电平，以便从输入/输出管脚I/O 0到I/O 7中读出切断地址的头8位。稍后，在时刻t7，在以交替的方式将读出使能信号/RE恢复到高电平之前，控制器再次使读出使能信号/RE为低电平，以便从输入/输出管脚I/O 0到I/O 7中读出切断地址的第二个8位。这样，就从地址寄存器ADR中读出了具有16比特的典型宽度的切断地址。

图14显示了如下结构的时序，在该结构中，控制器将一个控制信号提供给位于闪速存储器上的一个预定外部端子，以便从地址寄存器ADR中读出切断地址。

当打开电源时，闪速存储器执行一个初始设置处理以及一个标志搜索处理。在这些处理的末尾，预备/忙信号R/B被设置为高电平，它表示在时刻t11的就绪状态。在打开电源的操作的同时，控制器固定地将位于闪速存储器上的、被称为自动读出端的预定外部端子设置为高电平，且一旦检测到预备/忙信号R/B从低电平变为高电平，则在时刻t12，控制器使片选信号/CE为低电平。这样，在时刻t13，控制器以交替方式，在使读出使能信号/RE恢复为高电平之前，使其为低电平，以便从输入/输出管脚I/O 0到I/O 7读出8位状态。这样，就从状态寄存器STR只能够读出具有典型的8比特宽度的状态。随后，在时刻t14，在使读出使能信号/RE以交替方式恢复为高电平之前，控制器使其为低电平，以便从输入/输出管脚I/O 0到I/O 7读出头8位切断地址。稍后，在时刻t15，在使读出使能信号/RE以交替方式恢复为高电平之前，控制器再次使其为低电平，以便从输入/输出管脚I/O 0到I/O 7读出切断地址的第二个8位。这样，就从地址寄存器ADR中读出具有典型的16比特宽度的切断地址。结果，在通电期间，切断地址被自动读出。

另外，有可能将闪速存储器设计为这样一种结构，其中，内部电源电路23根据由外部电源电压发生器所提供的电源电压的电平而执行操作。

图15图示了一个实施例，该实施例实现包含构成内部电源电路23的一个电荷泵。由这一实施例实现的电荷泵包括开关SW1到SWn以及电容器CB1到CBn。开关SW1和电容器CB1彼此串联地连接在电源电压端子VCC和时钟输入端子Ckin之间。其余的(n-1)个开关，即开关SW2到SWn，彼此串联地连接在输出端OUT和连接节点N1之间，而连接节点N1是开关SW1和电容器CB1之间的节点。电容器CBm的一端与电容器CB1相并联地连接到开关SWm和SWm+1之间的节点Nm上，其中，m＝2到(n-1)。具有相同相位的时钟信号Φ1、Φ2和Φ3中的一个被提供给与节点Nm相连的电容器CBm的另一端，其中m是表示整数1、3、……、以及n-2的奇数。时钟信号/Φ1、/Φ2和/Φ3中的每一个都具有与时钟信号Φ1、Φ2和Φ3的相位相反的相位，而时钟信号/Φ1、/Φ2和/Φ3中的一个被提供给与节点Nm相连的电容器CBm的另一端，其中，m是表示整数2、4、……、以及n-1的偶数。

利用时钟信号Φ1来使开关SWm接通和断开，其中m是表示整数1、3、……、以及n-1的奇数。另一方面，利用时钟信号/Φ1来使开关SWm接通和断开，其中m是表示整数2、4、……、以及n的偶数。这样，在升压操作中，通过开关SW1而积累在电容器CB1上的电荷借助于开关SW2而被转到电容器CB2上，之后继续沿着从左至右的方向，借助于开关SW3而被转到电容器CB3上等等，最终借助于开关SWn-1而转到电容器CBn-1上。所说明的电荷泵的结构几乎与通常所知的传统结构相同。

除了上述元件的结构外，由这一实施例所实现的电荷泵还包括连接在输出端OUT和连接节点Nn-1之间的一个级计数转换开关(stage-count changeover switch)SW11，其中所述连接节点Nn-1是电容器CBn-2和开关SWn-1之间的连接节点。另外，由这一实施例实现的电荷泵还包括一个连接在输出端OUT和连接节点Nn-3之间的一个级计数转换开关SW12，其中所述连接节点Nn-3是电容器CBn-4和开关SWn-3之间的连接节点。分别利用由控制逻辑单元16所产生的转换信号EXC1和EXC2，来使级计数转换开关接通和断开。

当级计数转换开关SW11和SW12都关掉时，电荷泵进行工作，就好像没有提供任何一个级计数转换开关SW11和SW12那样。在这种情况下，图15所示的电路充当一个具有(n-1)级的电荷泵。当级计数转换开关SW11接通，而级计数转换开关SW12关闭时，电荷通过级计数转换开关SW11，从连接节点Nn-1流到输出端OUT。在这种情况下，图15所示的电路充当一个具有(n-3)级的电荷泵。当级计数转换开关SW11关闭，而级计数转换开关SW12接通时，电荷通过级计数转换开关SW12，从连接节点Nn-3流到输出端OUT。在这种情况下，图15所示的电路充当一个具有(n-5)级的电荷泵。即，图15所示的电荷泵具有允许改变升压级数的结构。

图16(a)显示了时钟信号Φ1到Φ3以及时钟信号/Φ1到/Φ3的时序，它们是在电路充当具有(n-1)级的一个电荷泵时，提供给图15所示的电路的。如图所示，时钟信号Φ1到Φ3是以彼此一致的定时进行操作，而时钟信号/Φ1到/Φ3也是以彼此一致的定时进行操作。为了防止电流以相反的方向流动，所提供的时钟信号Φ1和/Φ1相位彼此相反，且使其为高电平的时刻彼此并不一致。

图16(b)显示了时钟信号Φ1和Φ2以及时钟信号/Φ1和/Φ2的时序，它们在电路用作具有(n-3)级的电荷泵时，被提供给图15所示的电路。如图所示，时钟信号Φ1和Φ2以彼此一致的定时执行操作，而时钟信号/Φ1和/Φ2也以彼此一致的定时执行操作。时钟信号Φ3和/Φ3被固定在低电平。

图16(c)显示了时钟信号Φ1和/Φ1的时序，它们在电路用作具有(n-5)级的电荷泵时，被提供给图15所示的电路。时钟信号Φ2和/Φ2以及时钟信号Φ3和/Φ3被固定在低电平。

顺便提一句，当级计数转换开关SW11接通，以使图15所示的电路用作具有(n-3)级的电荷泵时，即便是在使用时钟信号Φ3而使传送电荷的开关SWn-1关闭，或是使用时钟信号/Φ3而使传送电荷的开关SWn关闭的情况下，也要执行升压操作。另一方面，如图所示，即便是在级计数转换开关SW11接通时，使用时钟信号Φ1而使开关SWn-1接通和断开的操作，或是使用时钟信号/Φ1而使开关SWn接通和断开的操作，也允许用来提升电压的电容器CBn-2和CBn-1用作平滑电容器。即，可以明显增大平滑电容器CD的电容。上述说明在级计数转换开关SW12接通，以使图15所示的电路用作具有(n-5)级的电荷泵的情况下也是有效的。在这种情况下，用于提升电压的电容器CBn-4、CBn-3、CBn-2以及CBn-1的每个都用作一个平滑电容器。

由这一实施例所实现的闪速存储器执行控制，以便根据电源电压VCC来改变电荷级数。具体来说，控制电荷泵，使其对于高电平的电源电压，以小级数(n-5)执行操作。另一方面，对于低电平的电源电压，控制电荷泵，使其以稍微大一些的级数(n-3)执行操作。如果电源电压的电平进一步降低，则控制电荷泵，使其以最大级数(n-1)执行操作。这样，对于高和低电平的电源电压，都能获得所需的提升电压，另外，还可以降低输出脉动的大小。即，一般来说，与大数目电荷泵级的输出脉动的大小相比，由于小数目的电荷泵级而使高电平的电源电压的输出脉动的大小较大。但是，在本实施例中，为小数目的电荷泵级增大了平滑电容器的电容CD，这样，可以使输出脉动的大小保持为一个较小值。

根据对本发明的发明人所开发的128MB的闪速存储器进行的估测，正如可以从不将电容器CBn-4、CBn-3、CBn-2以及CBn-1用作平滑电容器，而试图增大平滑电容器的电容的结果可以明显看出的那样，平滑电容器CD所占据的面积增加到0.18mm²，它大约为芯片大小的0.4％或内部电源电路23占用面积的5％。这样，通过使用这个实施例，芯片大小可以被降低大约0.4％。

图17图示了另一个实施例，该实施例实现了构成内部电源电路23的一个电荷泵。利用这一实施例实现的电荷泵具有这样一种结构，其中，通过使开关SW11接通和断开，而使电荷泵内的电荷泵级数可以从一个值变为另一个值，即，从4到8，反之亦然。MOSFETQT1到QT8被用作传送电荷的开关。用于传送电荷的开关对应于图15所示的开关SW2到SWn。另外，多个电容器CG用作升压电容器，用于通过将它们各自的开关MOSFET QT1到QT8处于足够深的导通状态，从而增大电荷传送器的效率。QG晶体管是开关MOSFET，用于对它们各自的升压电容器CG进行充电。

即便在本实施例中没有特别的要求，用作二极管的MOSFETQB也被放置在电源端子VCC和每个节点N0到N7之间，在这种结构中，电荷可以被直接注入到N0到N7的每一个节点上，从而缩短在升压操作开始时的传播时间。应当注意，标记LSF表示一个电平移位电路，用于将转换信号EXC平移为靠近升压电位VPP的一个电平，其中，所述EXC用于使改变电荷泵级数目的开关SW11接通或断开。在图17所示的实施例中，N沟道MOSFET被用作用于改变电荷泵级数的开关SW11。但是，也可以使用P沟道MOSFET。

图18(a)显示了时钟信号的时序图，当图17所示的电路用作具有级计数8的一个电荷泵时，该时钟信号被提供给该电路。另一方面，图18(b)所示的时钟信号的时序图，在图17所示的电路用作具有级计数5的一个电荷泵时，将该时钟信号提供给所述电路。图中，标记FB01、FB02、FB11以及FB12中的每一个都表示用于升压操作的一个时钟信号。另一方面，标记FC1和FC2表示加到升压电容器CG上的、用来上推用于传送电荷的MOSFET QT1到QT8的栅极电压的时钟信号。当图17所示的电路用作具有级计数4的一个电荷泵时，开关SW11处于接通状态，在该状态下，时钟信号FB11和FB12被固定在低电平0V。同样，在本实施例中，当图17所示的电路担任具有级计数4的一个电荷泵时，控制用于传送电荷的MOSFET QT5到QT8，以使每一个在后级的升压电容器CB都被用作一个平滑电容器。

图19图示了实现构成内部电源电路23的一个电荷泵的另一个实施例。由这一实施例实现的电荷泵与由图17所示的实施例实现的电荷泵的不同点在于：在由图17所示的实施例实现电荷泵的情况下，升压时钟信号FC01和FC02用作对前级和后级共用的一个时钟信号，而在由图19所示的实施例实现的电荷泵的情况下，升压时钟信号FC01和FC02用于前级，而升压时钟信号FC11和FC12用于后级。

图20(a)显示了时钟信号的时序，在图19所示的电路用作具有级计数为8的一个电荷泵时，将该时钟信号提供给所述电路。另一方面，图20(b)显示了时钟信号的时序，在图19所示的电路用作具有级计数4的一个电荷泵时，将该时钟信号提供给所述电路。通过使用图20所示的时钟信号来操作电荷泵，可以进一步改善用作具有级计数4的电荷泵的电路中的平滑电容器CD的效率，使其超过图17所示的电荷泵的效率。

接下来，通过参见图21来说明本发明的一个改进形式。如图所示，这种改进形式采用了一个电源设置电路24，用于根据使用中的电源电 VCC来设置电源。电源设置电路24是包含保护器件的一个保护电路。作为电源电压检测电路19，改进形式采用了一个断电检测电路25，用于以至少3级电平来检测电源电压VCC的电平。能够如上所述改变电荷泵级数的电荷泵可以具有这样一种结构：其中根据在电源设置电路24中所设置的电源，来设置电荷泵级数。

断电检测电路25包括门电路G1、G2、G3、G4、G5等、计数器CNT、定时器设定寄存器TMR以及比较器CMP。门电路G1、G2、G3、G4、G5等是用于使所接收到的、来自于电源电压检测电路19的检测信号DTC1、DTC2、DTC3等中的一个被选择通过的元件，其中。计数器CNT是这样一种元件，用于在一个激活信号和一个停止信号之间的时间周期中，对工作时钟信号中的脉冲数目进行计数。被用来启动计数器CNT的计数操作的激活信号，是由门电路G1、G2、G3、G4、G5等从检测信号DTC1、DTC2、DTC3等中选出的一个信号。另一方面，用于停止计数器CNT的计数操作的停止信号，是由门电路G1、G2、G3、G4、G5等从检测信号DTC1、DTC2、DTC3等中选出的一个信号。定时器设置寄存器TMR是这样一种元件，用于存储计数器CNT将要计数达到的一个值。该值根据电源设置电路24内设置的电源的状态而改变。比较器CMP是这样一种元件：用于对计数器CNT输出的一个计数值与定时器设定寄存器TMR内存储的值进行比较。

如果电源设置电路24以最高电源设置设置状态1，则门电路G1和G2都断开。在这种状态下，所接收到的来自电源电压检测电路19的检测信号DTC1和DTC2被分别作为激活和停止信号而提供给计数器CNT。另一方面，如果电源设置电路24以第二高的电源设置设置状态2，则门电路G3和G5都断开。在这种情况下，所接收到的、来自电源电压检测电路19的检测信号DTC2和DTC3被分别作为激活和停止信号而提供给计数器CNT。

图22是显示信号波形的一张图，这些信号是在电源设置电路24内建立的电源设置状态1下产生的。当电源电压VCC降低到检测电平1时，检测信号DTC1从一个高电平改变到一个低电平，驱动计数器CNT开始按时钟信号对脉冲数目计数的操作。随着电源电压VCC进一步降低到检测电平2，检测信号DTC2从高电平改变为低电平，停止计数器CNT按时钟信号对脉冲数目计数的操作。在那一时刻，如果计数器CNT输出的计数值大于存储在定时器设置寄存器TMR内的值，则比较器CMP输出的断电检测信号VCD从高电平改变为低电平，通知控制逻辑单元16出现了断电。

通过描述本发明的实施例而具体解释了本发明人所发明的本发明。但是，本发明的范围并不仅仅限制在所说明的这些实施例上。当然可能在不偏离本发明主旨的范围内，进行各种修改。例如，上述说明的每一个实施例都实现了一种闪速存储器，其中，每一个存储单元都可被用于存储具有4个不同值之一的2比特数据。但是，本发明也可被应用与这样一种闪速存储器，其中，每一个存储单元都可被用来存储具有一个二进制值的1比特数据或具有多个值之一的3比特数据。

另外，在上述实施例中，处于低门限电压状态中的一个存储单元，被称为处于擦除数据状态中的存储单元，处于高门限电压状态中的一个存储单元，被称为处于写入数据状态中的存储单元。但是，本发明还可被应用于一种闪速存储器，其中，处于高门限电压状态中的一个存储单元，被称为处于擦除数据状态中的存储单元，处于低门限电压状态中的一个存储单元，被称为处于写入数据状态中的存储单元。

此外，上述所说明的每一个实施例都实现了所谓的AND或NOR型闪速存储器，其中多个存储器单元(MC)被并联连接到一对线即位线BL和源线SL上。但是，本发明还被应用于另一种类型的存储器，诸如所谓的NAND型闪速存储器或是采用每一个都具有MONOS结构的存储单元的非易失性存储器。在NAND型闪速存储器中，存储单元都是串联连接的。在NAND型等闪速存储器中，块内的所有数据并不总是由于存在处于耗尽状态的存储单元而变为错误的。但是通过使用本发明，可以校正一个由于断电而保持处于耗尽状态的存储单元。

即，通过使用早先参照图8到14所说明的技术，有可能了解这样一个事实：由于在写入或擦除操作期间出现了断电，而使存储在存储单元内的数据变为不正确和不可用的。这样，就可以避免由于使用存储在该存储单元内的不正确的数据而获得不需要的结果。作为另一个例子，当接收到来自控制器的读操作指令时，参考由该指令指定的地址所指示的一条字线的断电标志，来确定在写入或擦除操作期间是否发生了断电。如果发生了断电，则控制器向发出读出操作指令的外部设备报告读出错误。另外，控制器还可以将指示发生了断电的详细信息通知给外部设备，另外，在所谓的AND或NOR型闪速存储器的情况下，恐怕由于存在存储器单元处于耗尽状态而使全部系统不再正确操作。出于这一原因，上述每一个实施例都校验在写入或擦除操作期间是否出现了断电。但是，在诸如NAND型存储器这样的其他类型的存储器的情况下，即便有存储器单元处于耗尽状态下整个系统也仍然能够工作。不过，可以在从存储器中读出数据以及/或从中读出数据时，执行一个验证操作。

上述说明已经解释了这样几个实施例，在这些实施例中，将本发明人所发现的本发明用于用作本发明背景的应用领域的一个闪速存储器。但是，本发明的应用范围并不仅限于闪速存储器。即，本发明还可应用于采用非易失性存储器件的宽范围的半导体存储器，其中，上述非易失性半导体存储器的每一个都通过在施加电压时改变门限电压来存储信息。

以下说明主要解释了从这一说明书所公开的本发明的各个实现方式中获得的效果。

根据本发明，有可能避免这样一种状态，在这种状态中，由于在完成写入或擦除操作之前出现了断电而引起的、在块内存在处于耗尽状态的存储单元，而使整块数据都不能正确读出。这是因为：在出现断电的情况下，在存储器处于耗尽状态后，执行反写操作以提升存储单元的门限电压。

另外，为了提供一个标志，用于通知诸如主CPU这样的外部设备：在写入或擦除操作期间出现了断电，该外部设备能够校正由于断电而损坏的存储区域内存储的数据。这样，就有可能在由于断电而损坏了数据之后，恢复系统存储区域内存储的数据。结果，有可能避免这样一种状态，即存储器不再能被识别出，或是系统不能执行任何正常的操作。

此外，存储器还提供了这样一种结构，在该结构中，可以根据电源电压来改变其内部电源内的电荷泵级数。这样，内部电源能够工作于由于断电而已经降低的电源电压下，以产生所需电压。结果，有可能高可靠性地执行反写操作，提高存储器的可靠性。

Claims

1.一种非易失性半导体存储器，允许将信息电写入其中和对存储在其中的信息进行电擦除，包括：一个包含多个非易失性存储单元的存储器阵列，其中每个存储单元都用于存储作为其门限电压的信息，所述非易失性半导体存储器允许以预定单位写入信息，和以所述单位擦除所存储的信息，

其中：在所述多个非易失性半导体存储单元中的任何一个特定单元上执行写入或擦除操作期间出现断电的情况下，中断当前正在执行的所述写入或擦除操作，并在所述的特定非易失性存储单元上执行一个反写操作，以便按照提升所述门限电压的方向来改变所述的特定非易失性半导体存储单元的所述门限电压。

2.依据权利要求1所述的非易失性半导体存储器，包括一个用于接收一个预定控制信号的外部端子，

其中，根据输入到所述外部端子上的所述控制信号的改变，来检测断电的出现，并执行反写操作。

3.根据权利要求2的非易失性半导体存储器，其中所述存储单元中的每一个都是这样一种存储单元：其门限电压通过写入操作而提升到一个高电平，以及通过擦除操作而被降低，以及

在对所述多个非易失性存储单元中的任何一个特定存储单元执行写入或擦除操作期间出现断电的情况下，检查所述特定非易失性存储单元的所述门限电压，以确定所述门限电压是否已经降低到一个预定电平或是比所述预定电平还要低的一个电平，以及，如果所述门限电压已经降低到所述预定电平或比所述预定电平还低的一个电平，则按照提升所述特定非易失性存储单元的所述门限电压的方向来施加一个偏置电压。

4.根据权利要求3的非易失性半导体存储器，其中，在对所述多个非易失性存储单元中的任选一个存储单元内所存储的信息进行更新的操作中，所选非易失性存储单元的所述门限电压在被恢复为高电平之前，曾经被改变为低电平。

5.根据权利要求4的非易失性半导体存储器，其中，所述存储器阵列是具有多个存储器列的存储器阵列，每个所述存储器列都包含多个并联连接的所述存储单元。

6.根据权利要求5的非易失性半导体存储器，还包括由非易失性存储单元组成的一个标志，用于存储在写入或擦除操作中断电的出现。

7.根据权利要求6的非易失性半导体存储器，其中，为每一个写入操作单元提供所述标志。

8.根据权利要求6的非易失性半导体存储器，其中地址解码被构造为分级执行，

其中，提供了由多个标志组成的一个第一标志组，以及由多个标志构成的一个第二标志组；所述第一标志组中的多个标志分别对应于通过高位地址解码而选择的多个第一存储单元组，而第二标志组中的多个标志分别对应于与所述第一存储单元组中的低位地址共用的多个第二存储单元组，以及

其中，当针对相应的第一和第二存储单元组执行写入或擦除操作的期间发生断电时，使所述第一标志组和所述第二标志组处于设置状态。

9.根据权利要求5的非易失性半导体存储器，还包括一个用于存储一个地址的非易失性存储器电路，所述地址指示了在所述写入或擦除操作期间出现断电的情况下，作为写入或擦除操作的目标的存储单元。

10.根据权利要求9的非易失性半导体存储器，还包括一个标志，该标志用于在所述写入操作模式或所述擦除操作模式下执行一个操作的过程中出现断电时，指示该操作模式是写入操作模式，或是擦除操作模式。

11.根据权利要求9的非易失性半导体存储器，其中，在开始通电时，存储在所述非易失性存储电路内的一个地址被读出到一个预定存储器内。

12.根据权利要求11的非易失性半导体存储器，其特征在于，根据从一个外部源接收的预定指令代码或预定控制信号，存储在所述寄存器内的地址被输出到外部。

13.一种非易失性半导体存储器，允许将信息电写入其中和对存储在其中的信息进行电擦除，包括：包含多个非易失性存储单元的一个存储器阵列，每个所述存储单元都用于存储作为其门限电压的信息；以及一个内部电源电路，用于根据从一个外部源接收到的一个外部电源电压，产生一个内部操作所需的内部电源电压，所述非易失性半导体存储器允许以预定单位写入信息，和以所述单位擦除所存储的信息，

其中，所述内部电源电路被实现为如下结构，即用于产生根据所述外部电源电压的电平而变化的所述内部电源电压，以及，在所述非易失性存储单元中的任意一个特定存储单元上执行写入或擦除操作期间出现断电的情况下，中断当前正在执行的所述写入或擦除操作，并在所述的特定非易失性存储单元上执行一个反写操作，以按照提升所述门限电压的方向来改变所述的特定非易失性存储单元的所述门限电压的结构。

14.根据权利要求13的非易失性半导体存储器，其中，所述内部电源电路具有一个能够改变电荷泵的级数的电荷泵电路，所述电荷泵电路能够实现为一种结构，该结构允许一个处于一个对升压操作不起作用的升压级的升压电容器充当一个用于小级数电荷泵的平滑电容器。

15.根据权利要求14的非易失性半导体存储器，还包括一个电源电压检测电路，用于检测从一个外部源接收的电源电压的电平，

其中，所述电荷泵电路根据所述电源电压检测电路检测到的所述电平，改变所述电荷泵的级数。

16.一种非易失性半导体存储器，包括：一个或多个非易失性存储器；以及一个控制器，

其中，第一电平的电源电压是从一个外部源提供的，

其中，所述控制器向所述非易失性存储器发出请求读操作、写操作或擦除操作的操作指令，

其中，所述非易失性存储器具有多个存储单元，并根据从所述控制器接收的操作指令而执行一个操作，

其中，在读操作中，所述非易失性存储器执行一个从特别属于第一组的所述存储单元中读出数据的操作，并将所述数据输出到所述控制器，

其中，在写操作中，所述非易失性存储器执行一个从所述控制器接收数据的操作，并将所述数据写入特别属于所述第一组的所述存储单元内，

其中，在擦除操作中，所述非易失性存储器执行一个从特别属于所述第一组的所述存储单元中擦除数据的操作，以及

其中，如果在所述写入或擦除操作中检测到所述电源电压下降到低于所述第一电平的第二电平，则所述非易失性存储器中断当前正在执行的所述写入或擦除操作，并执行第一操作。

17.根据权利要求16的非易失性半导体存储器，

其中，所述存储单元中的每一个都具有一个门限电压，在所述存储单元中的一个特定存储单元上执行的写入或擦除操作，将所述特定存储单元的所述门限电压平移到多个门限电压分布之一的分布范围内，

其中，在属于所述第一组的所述特定存储单元上执行的所述擦除操作，将每个所述特定存储单元的所述门限电压平移到指示擦除数据状态的所述多个门限电压分布中的一个特定分布范围内，

其中，在将每个所述特定存储单元的所述门限电压平移到指示擦除数据状态的所述特定门限电压分布的所述分布范围内的所述擦除操作中，所述特定存储单元中的特定一个或多个存储单元的所述门限电压，可以不引人注意地超出指示所述擦除数据状态的所述特定门限电压分布的所述分布范围，以及

其中，执行所述第一操作，以便将所述特定存储单元中的所述特定一个存储单元的所述门限电压恢复到指示所述擦除数据状态的所述特定门限电压分布的所述分布范围内。

18.根据权利要求17的非易失性半导体存储器，其中，在所述写入操作中，执行一个擦除操作，之后，根据存储在所述每个特定存储单元内的数据，将所述每个特定存储单元的所述门限电压移动到所述多个门限电压分布之一的分布范围内。

19.根据权利要求16的非易失性半导体存储器，其中所述非易失性存储器中的每一个都具有多条字线，

其中，特别属于所述第一组的所述存储单元连接到所述字线中的一条字线上，该字线还连接到属于第二组的特定存储单元上，以及

其中，执行所述第一操作，以将指示所述电源电压已经下降到所述第二电平的事实的信息存储到属于所述第二组的特定存储单元中。

20.根据权利要求19的非易失性半导体存储器，其中，如果在读操作中，发现在属于所述第二组的所述特定存储单元内，存储有指示所述电源电压已经下降到所述第二电平的事实的信息，则向所述控制器报告读出错误。