CN1534495A

CN1534495A - 信号传输装置

Info

Publication number: CN1534495A
Application number: CNA2004100321155A
Authority: CN
Inventors: 武隈俊次; ־; 山际明; ��һ; 森山隆志; 栗原良一
Original assignee: Hitachi Ltd
Current assignee: Maxell Holdings Ltd
Priority date: 1996-06-07
Filing date: 1997-06-06
Publication date: 2004-10-06
Anticipated expiration: 2017-06-06
Also published as: US20010005146A1; US20030184345A1; CN1266622C; DE19723876B4; CN1153148C; US6580295B2; DE19723876A1; US6211703B1; CN1171576A; US6768346B2

Abstract

本发明的信号传输装置为了在存储系统中进行高速动作，由于存储模块的位置引起的传输时间的差异，就难以确保在所有的存储模块之间的建立时间、保持时间。在存储系统中通过，从存储器控制器输出时钟信号和数据信号，并使这些信号的传输时间一致，就能确保在各存储模块之间的建立时间、保持时间、使高速信号传输成为可能。当在存储器控制器一侧接收数据时，一旦接收输出至存储模块的时钟信号，就按照其时限取入数据。

Description

信号传输装置

技术领域

本发明涉及安装在工作站或个人计算机等装置内的部件(集成电路是其代表性部件)之间的信号传输技术，尤其涉及高速信号传输中的有效技术。

背景技术

图3示出当前的工作站或个人计算机中正在使用的存储器电路的1个例子。

30是安装于多个存府器LSI31的存储模块，32是存储器控制器，用来对存储LSI31进行控制，并向存储器LSI31发送写入数据、从存储器LSI31接收读出数据等。

此外，在存储器控制器32中，往往采用集成电路，作为存储器LSI31的控制部分、发送写入数据部分以及接收读出数据部分之用此处认定存储器LSI为时钟同步式存储器。可以采用例如SD.RAM(Shhchronous Dyuamic Random Access Memory-同步动态随机存取存储器)作为时钟同步式存储器。

该存储器控制器安装在母板33上，存储模块30通过连接器34安装在母板上。

图3中，在母板上所安装的存储模块的块数为8块，但模块块数可以根据系统的规模、规格或用户之目的等来决定常用的块数。

该存储器电路的简单电路运动为下所述。从存储器控制器输出的控制信号和写入用的数据信号平板上的信号配线35，经过连接器34、存储模块上的接点36、存储模块上的配线37传输到各模块上的存储器LSI31。另外，在数据读出时，通过来自存储器LSI31的模块上的配线37、接点36、连接器34、母板上的配线35输入到存储器控制器32。

将这样的配线35叫做存储器总线。在图3中的多条存储器总线中，只示出一条。

此外，在SDRAM中除上述控制信号、数据信号之外，还提供时钟信号，但在图3中没有示出时钟用的配线。时钟用的配线从信号源直接或按照分频、或分布方式在设在存储器控制器和存储模块内的存储器LSI中进行分配。

在这样的存储系统内等集成电路部件之间的信号传输线路中，有的采用触发器所用的单相时钟系统方式。

关于该技术例如已在“VLSI系统设计电路及安装基础”(丸善出版、平成7年)中的第356页-360页中有详细叙述。

图2中所示是单相时钟方式的最简单的示例。图2所示的输出电路和输入电路是按1∶1连接的传输电路。图中，在电路块21中有触发电路24和输出电路26，另外在电路块22中，有输入电路27和触发电路25。23是用于将从电路块框21输出的信号传送到电路方框22的传输线路。

在触发电路24，25中，来自时钟信号源输入的直接时钟或经过分配、分频处理的时钟。此外，触发电路24的输入信号在图2中未示出，但在电路块21内部产生，此外，通常触发电路25的输出也输入到电路块25内的其他电路之中。

另外，在上述说明中，假定触发电路24的输入信号是在电路块21中产生的，但也有在其它电路块中产生并直接输入到触发电路中的情况。同样，触发电路25的输出也不限于电路块22中的输入电路。有时也直接或通过配线连到其它电路块内。

图2中所示的电路的基本工作原理如下。

在触发电路24、25中提供了时钟。触发电路24使在上一个周期的时钟锁存的数据与时钟同步并进行输出，将该数据传输到输出电路26的输入部分，从输出部分将该数据输出到传输线路23。在传输线路上传输的数据，经由输入电路27，传输到触发器25的数据输入部分，在与时钟同步的方式下将该数据锁存。

若为单相时钟系统，输入到各触发器的时钟被设计成使它们的相位相互一致。在使相位一致的技术中广泛采用的方法是：通过时钟信号源或从分布端、或分频侧的到各电路块的时钟输入部分的信号配线长度一致，或使该时钟信号的配线的容量负荷一致，或使配线延时一致。

在该单相时钟系统中，在有效传输信号的方法中被广泛使用的技术是：在输出信号的周期的下一个周期中将接收一端锁存该信号的传输方式。在该方式中，周期时间t_cycle必须满足下式。

t_cycle＞t_delay(max)+t_pd(max)+t_setup(max)+t_skew(max)

此处，t_delay(max)是电路块21的时钟访问时间，即，从时钟被输入到电路块21到数据从电路块21输出的时间，t_pd(max)是从电路块21输出的信号到输入到电路块22之前的传播时间，t_setup(max)是电路块22的建立时间，即，在输入到电路块22的时钟之前，必须确定输入到电路块22的信号的逻辑值(高，或低)的时间，最后，t_skew是分别输入到电路块21、22中的时钟之间的偏差。

式中所注的(max)，意味着将各自的温度，过程等的偏差考虑进去的各自最大值。

在这里所示的存储器电路中，当电路块(此处是存储器控制器和存储模块)之间的连接配线长的时候，上述的传播时间tpd保持大的值。例如，当使连接器间距为400mil(约1cm)，存储模块为16块时，tpd为3-4ns。

假定tpd(max)为4ns，周期数为33MZ时，对于该周期30ns的tpd的比率不超过1左右，通过电路块的高速化，可能满足

t_cycle＞t_delay(max)+t_pd(max)+t_setup(max)+t_skew(max)

但是，例如，如果周期数增加到250MHZ，则该周期变为与t_pd(max)相同的4ns，不管怎么设法使电路块高速化，也不能实现该系统。虽然还不到250MHZ的程度，但由于设备的微小化等产生的影响变大，实际上，在100MHZ左右的周期数，t_delay(max)，t_setup(max)，t_skew(max)的高速化也成为

t_cycle＞t_delay(max)+t_pd(max)+t_setup(max)+t_skew(max)

的关系，如果超过该周期数的高速化，在设计上是不可能的。

另外，在研究如何实现高速化时，除上述那样的延迟计算之外，还有进行研究确保窗口的方法。在延时计算时，对于讨论能否在使输出电路和输入电路的时钟相位一致的状态下的进行信号传输，当把窗口考虑进去时，通过将偏差调整加在时钟相位上，就使更高速化成为可能。

所谓将偏差调整加到时钟相位是指，例如，在图3时，与供给存储器控制器的时钟比较，或早、或迟错开供给存储模块的时钟相位。

例如，当写入时的延迟时间与读出时的延迟时间相比前者较早时，如果是上述延迟时间的方法，对于与读出时的延迟时间一致并决定周期，而将窗口考虑进去时，通过提前错开供给存储器LSI的时钟相位，就能够提前输出读出数据，结果，在存储器控制器中，就使存储器LSI的时钟同步定时和存储器控制器的下一个周期的时钟同步定时以前的时间延迟，因此，有时能确保超过读出时的延迟时间的时间。即，在讨论确保窗口时间时，代替上式，使用窗口时间t_window，即t_window＝t_cycle+tOH-t_delay(max)进行设计。

tOH称作数据输出保持时间，是在将下一个时钟输入到进行信号输出的输出电路块之后，输出转换为(它的周期的)数据之前的时间。这个时间是与t_delay(min)，即t_delay的最小值一致或大于该最小值的时间。

以这样求得的t_window的值为基础，满足下式即可。

t_window＞t_pd(max-min)+t_setup(max)+t_hold(max)

此处，所谓t_pd(max-min)，是t_pd的最大值与最小值之差，在图3的情况下，所谓最大值是指从存储器控制器角度看的最远程的模块和存储器控制器之间的传播时间，所谓最小值是指最近程的模块和存储器控制器之间的传播时间。即，所谓t_delay(max)是表示由于存储模块的位置产生的传播时间不同的量。

对分别向存储模块的数据写入和读出的延迟时间进行该窗口时间的讨论，同时若满足

t_window＞t_pd(max-min)+t_setup(max)+t_hold(max)

之后，也可以设定时钟相位的偏差值，以便能在为各自的时间宽度t_window-t_pd(max-min)中确保建立时间和保持时间。

通过该方法，能谋求几种高速化，但是，如果装置的尺寸例如在图3所示的存储器电路中，安装模块的块数变多时，t_pd(max-min)的值也不能忽视，因此高速化依然变得困难。

即，像高速传输所要求的那样，由从存储器控制器到近程的存储模块的信号传播时间和从存储器控制器到远程的存储模块的信号传播时间的差异所产生的影响变大，并在存储系统的高速设计中发生困难。

同样的问题不取决于存储系统，是与时钟同步并在进行信号的收发电路之间引起的问题，例如，即使对于使用了多台微处理机的多处理系统中的处理机总线也会发生同样的问题。

发明内容

本发明在于，在与时钟信号同步并进行信号收发的系统中解决这些问题。

本发明的目的在于，提供能够减少由于电路之间的信号传播时间延迟所引起的信号发收失调的信号传输装置。

本发明的其它目的可以从以下的详细说明中理解。

为达到上述目的，在备置了输出时钟信号的时钟输出电路、输出第1信号的第1电路、接收所述第1信号的多个第2电路、配置并安装该多个第2电路的基板、传输所述时钟信号的第1配线、以及传输从所述第1电路向所述第2电路的信号的第2配线的信号传输装置中，使所述第1配线从所述时钟输出电路配线，并与所述多个第2电路串联连接，所述第2配线从所述第1电路配线，并串联连接到所述多个存储模块，然后使所述第1、第2配线与所述第2电路连接。

通过这样做，时钟信号到达任意第2电路的距离和从第1电路输出的第1信号到达其第2电路的距离的相对关系。不管第2电路的安装位置如何，都能规定大致相同的距离，在第2电路与时钟信号同步并锁存第1信号时，能够抑制第1信号的电路之间的传播延迟时间的影响。

另外，所述第1、第2配线分别被设计为，在离所述第1电路最远的所述第2电路以远的位置折回，回到离所述第1电路最近的所述第2电路，通过所述第2电路一部分连接在所述第1配线和所述第2配线的的折回位置以前，其余的所述第2电路连接在所述第1和第2配线的所述折回位置次后，就能降低负荷密度。

再在备置了输出时钟信号的时钟输出电路、输出第1信号、接收第2信号的第1电路、接收所述第1信号、输出所述第2信号的多个第2电路、配置并安装该多个第2电路的基板、传输所述时钟信号的第1配线、从所述第1电路向所述第2电路传输信号的第2配线，以及从所述第2电路向所述第1电路传输信号的第3配线的信号传输装置中，所述第1配线从所述时钟电路被配线，并与所述多个第2电路串联连接，所述第2、第3配线从所述第1电路被配线，并串联连接到所述多个存储模块，所述第2配线被设计为，在离所述第1电路最远的第2电路以远的位置折回，返回直到离所述第1电路最近的所述第2电路，所述第1、第3配线分别被设计成以便在离所述第1电路最远的所述第2电路以远的位置折回，到达返回直到离所述第1电路最近的所述第2电路以后的所述第1电路，在所述第1配线和所述第2配线中，所述第2电路的一部分连接在在所述第1配线和所述第2配线的折回位置以前，其余的所述第2电路连接在所述第1和第2配线的所述折回位置以后，在所述第3配线中，关于连接所述第1配线和在该第1配线的折回位置以前的所述一部分第2电路，连接在所述第3配线的折回位置以后，关于所述其余的第2电路连接在所述第3配线的折回位置以前。

通过这样做，时钟信号到达任意第2电路的距离和从第1电路输出的第1信号到达其第2电路的距离的相对关系，以及第2电路与时钟信号同步输出的第2信号到达第1电路之前的距离和第2电路输出第2信号时的时钟信号到达第1电路之前的距离的相对关系，不管第2电路的安装位置如何，都能规定大约相同的距离，在第2电路与时钟信号同步并锁存第1信号时，以及第1电路锁存第2信号时，能够抑制第1、第2信号的电路之间的传播延迟时间的影响。

另外，假定这样的结构，并也可以做到当存储模块一侧输出数据时，输出用于在存储器控制器一侧接收数据的定时信号，该结构具有输出第1信号的第1输出电路、输出第2信号的第2输出电路，接收第3信号的第1接收电路、具有接收第4信号的第2接收电路的第1电路块、以及具有接收所述第1信号的第3接收电路和用于接收所述第2信号的第4接收电路以及输出第3信号的第3输出电路和输出第4信号的第4输出电路的多个第2电路块，分别使在所述第1电路块和所述第2电路块之间传输所述第1信号、所述第2信号、所述第3信号以及所述第4信号的第1配线、第2配线、第3配线以及第4配线在离第1电路最远的第2电路块位置、或比所述位置更远的位置折回并布局，关于所述第1信号和所述第3信号、使所述第2电路块的一部分连接在从所述第1电路块到所述折回位置的配线上，使其余的所述第2电路块连接在比所述折回点(位置)更前的配线上，对于所述第2信号和所述第4信号，当第1信号连接在从所述第1电路块到所述折回位置以前的配线上时，所述第2电路块连接在比所述折回点更前面的配线上，其它的所述第2电路块连接在从所述第1电路块到所述折回位置的配线上，第2接收电路与第3信号同步并锁存第4信号，而且第4接收电路与第1信号同步并锁存第4信号。

附图说明

图1表示关于本发明的第1实施例的应用例的存储器控制器和存储模块的连接关系以及配线模型。

图2表示现有的单相时钟系统方式的信号传输装置。

图3表示现有的存储系统的安装结构及电路。

图4表示关于本发明的第1实施例的存储器控制器和存储模块的连接关系以及配线模型。

图5表示有关本发明的第2实施例的存储器控制器和存储模块的连接关系以及配线模型。在使本发明适用于输入输出共用型电路时，表示在读出时和写入时使时钟信号的方向反向的例子。

图6表示本发明第1实施例的应用例的存储器控制器和存储模块的连接关系以及配线模型。

图7、图8表示有关本发明的第2实施例的应用例的存储器控制器和存储模块的连接关系以及配线模型。

图9表示有关本发明第3实施例的存储器控制器和存储模块的连接关系以及配线模型。表示适用于单方向的信号传输的例子。

图10、图11表示有关本发明第3实施例的应用例的存储器控制器和存储模块的连接关系以及配线模型。

图12表示本发明第4实施例的存储器控制器和存储模块的连接关系以及配线模型。

图13、图14、图15、图16表示使本发明适用于存储系统时的安装结构。

图17表示信息处理系统的方框结构图。

图18表示存储模块的外形。

图19表示存储模块上的数据信号配线。

图20表示存储模块上的地址·控制·时钟信号配线。

图21表示存储模块上的输入输出分离型的SDRAM电路。

图22表示将缓冲电路插入存储模块上的地址·控制·时钟信号配线上时的信号连接。

图23表示将电阻插入存储模块上的数据信号配线上时的信号连接。

图24表示将电阻插入存储模块上的地址·控制·时钟信号配线上时的信号连接。图25是将缓冲电路·电阻插入存储模块上的地址。控制·时钟信号配线上时的信号连接。图26表示存储模块上的输入输出共用型的SDRAM电路。图27表示在存储模块上的SDRAM的地址·控制·时钟信号输入电路。

图28表示PLL电路处于存储器控制器内部的存储器控制器的时钟输出电路。图29表示PLL电路处于存储器控制器外部的存储器控制器的时钟输出电路。图30表示PLL电路处于存储器控制器内部的存储器控制器的时钟输入电路。图31表示PLL电路处于存储器控制器外部的存储器控制器的时钟输入电路。图32表示PLL电路位于存储器控制器内部的输入输出共用型的存储器控制器。图33表示PLL电路位于存储器控制器外部的输入输出共用型的存储器控制器。图34表示具有PLL电路的存储模块中的时钟输入。

图35表示具备再定时电路的存储器控制器。

图36A表示使用了本发明的再定时电路的本发明的存储系统。

图36B是一个如图36A中如X所示的具有分频电路的PLL电路的扩展图。

图37A表示本发明第5实施例。

图37B示出了在存储器控制器内部或外部的具有分频电路的PLL电路。

图38表示PLL电路位于存储器控制器内部的输入输出分离型的存储器控制器的时钟输出电路。图39表示PLL电路位于存付器控制器外部的输入输出分离型的存储器控制器的时钟输出电路。图40表示具有输入输出分离型的SDRAM的存储模块中的时钟输入。图41表示具有插入电阻和输入输出分离型的SDRAM的存储模块中的时钟输入。

图42表示具有寄存器类型的缓冲电路和输入输出共用型的SDRAM的存储模块。图43表示具有低速(Slow)型缓冲电路和输入输出共用型SDRAM电路的存储模块。图44表示具有插入电阻和低速型缓冲电路和输入输出共用型SDRAM电路的存储模块。图45表示具有插入电阻和寄存器型的缓冲电路和输入输出共用型SDRAM电路的存储模块。

图46表示本发明第6实施例。图47表示本发明第6实施例的变形例。表示单向终端的总线结构。图48表示本发明的第6实施例的变形例。

图49表示本发明的第7实施例。图50、图51表示第4实施例的变形例。

图52表示再定时电路。

图53表示连接第6实施例的存储模块电路的一个实施例。

图54表示连接第7实施例的存储模块电路的一个实施例。

图55表示本发明的第8实施例。

具体实施方式

以下，使用附图详细说明本发明的一个实施例。

在本实施例中，以存储系统的存储器总线为例进行说明。如上所述，本发明也适用于工作站或个人计算机等高速信号传输所要求的所有分层总线，即图17所示的系统总线(处理机总线)、存储器总线、外围总线等信号配线。当然也不限于存储系统。

现对本发明的一个实施例(第1实施例)进行说明。

有关本实施例的图纸计有：在存储器控制器和存储模块的配线和连接方面，见图4、图6、图1中所示，在存储器控制器的详细细节方面见图28-31以及图35所示，在存储模块的详细细节方面见图21、图40、图41所示。另外，在所安装的系统的变形例见图13-16，图18-20，图22-图25所示。

首先，使用图4主要说明本实施例的基本的基板配线模型以及基板配线和连接器的连接。

在存储器控制器32中有输出电路11、12和输入电路13、14。

其中，输出电路11、输入电路13是时钟信号用的电路，另外，输出电路12、输入电路14是数据信号用的电路、配线15是为传输时钟的时钟用的配线，配线16是数据写入用的配线，配线17是数据读出用的配线。

34A-34F是连接器，它连接业已安装完毕的存储器元件等、后述的存储模块等。

存储器控制器32和配线15、16、17以及连接器34A-34F等安装在图3的33中所示的基板(母板)中。

传输线路15A，15B，16A，17A将存储器控制器32安装在不同于母板的基板(模块)上时，是被引入模块中的配线。另外，即使存储器控制器被安装在母板上时往往通过母板上的布线方式根据需要引入，但不一定需要。

连接器34A-34F在母板上如图3所示那样被配置安装成一列。配线15-17从存储器控制器32延伸以便顺次分别与连接器34A-34F交差，在位于离存储器控制器32最远的位置的连接器的前面折回(U型回转)，再次布局成从连接器34F起依次与连接器34A交差。在图4中，将配线15-17和连接器34A-34F的连接处用黑圆圈(●)表示。

时钟用的配线15和数据写入用的配线16分别在各自的配线折回位置以前与连接器34A-34C...34E连接，在折回位置以后与连接器34F...34D-34B连接。

数据读出用的配线17以与时钟用的配线15和数据写入用的配线16相反的关系连接。即，在配线17的折回的位置以前与连接器34-34D...34F连接，在折回位置以后与34E...34C-34A连接。

通过交叉配置的方式，使配线承受相同。

在图4中，各一条线分别表示时钟信号线16、写入用的数据信号线17以及读出用的数据信号线18，但各条不同的配线根据需要也可以用不同的条数，这是不言自明的事实。

在连接器34A-34F中安装了存储模块30。从图18到图27表示存储模块的例子。在存储模块30中，如图18所示，装有多个存储器LSI。存储器LSI，最理想的是时钟同步型的存储器，例如SDRAM。SDRAM与时钟(信号)同步，是取入控制信号、地址信号，或者写入数据、读出数据的存储器。

在存储模块30中，数据线如图19所示，模块的接点36和SDRAM的引线按1∶1的比例连接。控制信号·地址信号如图20所示，模块的接点36和多个SDRAM的引线相连接。在图20中，示出了信号被分配给所有SDRAM的例子，但也碰到从1个接点36分配给位于模块上的SDRAM的一部分的情况，例如碰到将多个CAS(列地址选通)信号输入到1个模块中的情况。

另外，如图22所示，有这些情况，即，在接点36和SDRAM之间装有缓冲电路61，以及如图23那样在数据信号线中装有电阻，如图24那样在控制信号·地址信号线中装有电阻；并且如图25那样装有缓冲电路61和电阻60两种组件。

在图23等中装入的电阻是用来处理母板上的配线和存储模块上的配线的阻抗匹配用的电阻，其详细情况本申请人在以前申请的特愿平5-334631号(特开平7-202947号)、特愿平7-26495号(特开平7-283836号)专利中已有详细叙述。

注意到上述存储模块30中的1个SDRAM，并在图21中示出全部省略了其它电路的电路。图21的SDRAM示出了输入电路和输出电路分离的类型。在SDRAM中包括取入时钟的输入电路50、取入数据的输入电路51、以及输出数据的输出电路52。

现有的SDRAM是输入电路的输入部分和输出电路的输出部分在LSI内成为共用的输入输出类型，关于这一点将在后面叙述，在这里以在LSI内部输入电路的输入部分和输出电路的输出部分相分离的类型的引线规格为例，以下简单地说明其工作原理。

SDRAM31通过输入电路50与取入的时钟同步，在输入电路51中取入数据，或从输出电路52输出数据，并与时钟信号同步后执行写入或读出数据。

通常在本实施例的存储系统中，上述存储模块30以连接到连接器34的全部或部分的形式来实现。

下面，示出向将图21所示的存储模块30连接到图4所示的母板的各连接器的存储系统的存储模块30进行数据写入的处理例子。

存储器控制32分别从输出电路12、11输出写入用的数据和时钟信号。时钟信号也可以在进行写入处理时发送，也可以作常规输出。

被输出的时钟信号在时钟用的配线15上传输，按连接器34A，34C，...、34E、34F、...、34D、34B的顺序传输到各连接器，再返回到存储器控制器。写入数据也以与时钟用的配线同样顺序连接连接器，因此以同样的顺序传输到各连接器。

连接任意连接器34的存储模块30的SDRAM31与在输入电路50中接收的时钟信号同步，并从前面的输入电路51取入数据。

存储器控制器在读出数据时，存储器控制器32发出包含时钟信号和用于数据读出的地址等控制信号。与上述的写入一样，从存储器控制器32输出的控制信号由SDRAM接收。

SDRAM31使适当的数据与输入电路50所接收的时钟信号同步并从输出电路52输出到数据读出用的配线17。

数据读出用的配线17以与数据写入用的数据相反的顺序与连接器连接。若假定所述存储模块连接到连接器34，则SDRAM31使从输出电路52输出的数据从连接器34A通过与34C...、34E、34F、...34D、34B的连接器的连接点，到达存储器控制器。SDRAM31输出数据时的时钟信号在连接器34A被利用来与数据输出同步。该时钟信号与读出用的配线17的数据一样，从连接器34A经过与34C...、34E、34F、...、34D，34B的连接点，回到存储器控制器。

存储器控制器32通过在接收电路13中所接收的时钟用的配线与返回的时钟信号同步后，接收电路14取入读出的数据。

在读出数据从存储模块30到达存储器控制器32以及时钟信号从存储模块30的位置到达存储器控制器32的距离要大致相等，对于电路之间的时钟信号和数据信号的电路之间的延迟时差可以忽略不计。

这样，不管存储模块的连接位置如何，时钟信号和写入数据信号都能够使到达任意存储模块的时间(距离)大体一致。另外，能够使从存储模块到达读出数据到达和时钟信号从该存储模块返回到存储器控制器的时间大体一致。

这样，不管存储模块的位置如何，数据写入时的传播时间和读出时的传播时间之和都大致为恒定值，并在上述的式子

t_window＞t_pd(max-min)+t_setup(max)+t_hold(max)

中，能减小t_pd(max-min)的值，确保窗口的余量。

即，如前所述，由于时间t_window＞t_pd(max-min)变长，因此，能够很容易取大于建立时间和保持时间的值的时间。

此外，如图4所示，将连接器和配线的连接交错地作为配线的折回位置的前后的连接器的连接方法就是一例。

在时钟配线15中，如果将从输出电路11(离存储器控制器最远)到连接器34下的部分作为“去路部分”，又将从连接器34下到输入电路的部分作为“回路部分”，同样在写入数据配线中，也将从输出电路到连接器34F的部分作为“去路部分”，将其余部分(即返回到位于去路部分的前头的存储模块一侧的部分)作为“返回部分”，而且，关于读出数据配线，将从连接器34F到输入电路14的部分作为“返回部分”，其余部分(即，在返回部分的眼前部分，从连接器34A到连接器34F的部分)作为“去路部分”，则遵守以下规则也可以连接连接器。

(1)用“去路部分”将时钟配线连接到连接器时，

·写入数据用的配线用“去路部分”与连接器连接，

·读出数据用的配线用“返回部分”进行配线。

(2)用“回路部分”将时钟配线连接到连接器时，

·写入数据用的配线用“返回部分”与连接器连接，

·读出数据用的配线用“去路部分”进行配线。

为进一步提高精度，考虑以下情况后也可以进行配线的布局。

(1)使从输出电路11到模块内的输入电路50的配线15的配线长度和从输出电路12到模块内的输入电路51的配线16的配线长度一致，使配线负荷一致。

(2)在各模块之间使从输出电路12到模块内的输入电路51的配线16的配线长度和从模块内的输出电路52到输入电路14的配线17的配线长度一致，使配线负荷一致。

采用上述的办法配线长度一致的精度，配线负荷一致的精度，就达到增加t_window-t_pd(max-min)的值的效果。

此外，作为使时钟相位产生偏差的手段有以下方法，即：

(1)设置用于在分配给存储器控制器、或存储模块的时钟配线上的任何一种配线中产生传播延迟的电路，例如延迟电路的方法。该电路也可设置在所有的配线上，也可以只在某个信号中设置。

(2)将(1)中的延迟电路功能保持在时钟发信源、或分配、分频源一侧的方法。这时，也可以设置成，以便通过外部引线能调节该延迟。为此，就存在在这些时钟源内安装若干个延迟电路，从外部对它们进行选择的方法，以及，准备多个延迟电路，并在这些电路中从外部指定使用若干个电路的方法等。

另外，在连接存储器控制器和连接器的配线中，当将时钟信号和数据信号连接到连接器时，与只用“去路部分”和只用“回路部分”(或返回部分)连接比较，分散并连接到“去路部分”和“回的部分”(或返回部分)更好。这是因为能够使连接到连接器的负荷分散，能够抑制信号配线的实际效果的阻抗的下降。

作为抑制该阻抗下降的效果有以下几种。

(1)当输出电路的输出被转换时，最初能够抑制传输到存储模块的信号振幅的下降。

尤其，在小振幅信号时，由于阻抗下降从输出电路输出的第1个波形的信号振幅变小，结果，输入信号的噪声容限变小，有时产生误动作出现，这种情况的原因要防止。

(2)能够提高多用途的质量。

就像存储模块那样，由于用户使用方法的不同，有的是在所有连接器中全都安装模块，有的却只在一部分连接器中安装模块、而其它的连接器处于闲置状态。这样，在使用方法有所改变时，为了保证在所有状态下的性能，该装置的特性，通过减小配线的实际阻抗的变化量，就能确保该装置的特性和性能边际，提高质量。

通过如图4所示那样的连接器连接方式，也就将“去路部分”和“回的部分(或返回的部分)”进行交错连接的方法，就能最大限度地产生上述效果。

再者，作为抑制阻抗的下降的方法，可以列举这样的例子，即，将配线15、16或17的阻抗与模块的阻抗比较，使用低(阻抗)信号配线。例如规定50Ω左右(例如40-60Ω)。

通过安装模块，实际效果的阻抗下降到20-40Ω，该值是50Ω的配线或75Ω的配线，变成大致相等的值。即，这时，使用50Ω的配线能够使在安装模块前后的阻抗的差值变小。

在本实施例中，示出了4个电路11-14处于1个电路块32之内的例子，但是，不言而喻，本发明的适用范围并不受其结构的限制，这些电路也可以分散在多个电路块中。当然，在性能和制造成本方面处于优越地位的是4个电路包含在一个电路块32中的结构。

若考虑实际的存储器控制器的结构，则只将输出时钟信号的输出电路分离到其它的电路块中也是所希望的电路结构。

另外，在本实施例中，示出了对于在存储模块进行数据写入和从存储模块中进行数据读出两个方面都适用的例子，但只对数据写入使用本发明的时钟分配，而对数据读出，也可使用现有的技术。也可以与这样的现有技术折衷结构例和电路结构的替换方案，在以后的实施例中也都与此相同。

与上述图4中所示的实施例相比，在图6中示出增加从所述配线15到17的终端电阻的示例。图6中40-45表示终端电阻。当然，终端电阻要连接在终端电源上。

在图6中示出两端终端的例子，但即使是一端终端也有这种效果。为使终端的效果更好，可以使用两端终端，在信号方向只是单方向时，例如在控制信号线和地址信号线时，可以是单向终端。这时，进行终端的场所可以在输出电路对面的一侧。

终端电阻的电阻值使用传输线路的阻抗进行终端(终止)的例子很多，为使效果更好，也可以使用传输线路的实际阻抗值作为终端的。从效果方面看，使用传输线路的实际阻抗值作为终端的效果更好。但是，尽管该值不严格一致，只要有±20Ω左右的偏差就可以起到终端的效果。

图1所示，是在分支配线(15A，15B，16A，17A)和配线(15、16、17)之为了使阻抗匹配串联匹配电阻(46，47，48，49)的示例。该匹配电阻是为了使配线15-17上的信号低振幅化，在配线之间采取阻抗匹配抑制在配线分支点的信号反射，以此为目的而被插入。

有关该匹配电阻，本发明人在以前申请了的特愿平5-334631号(特开平7-202947号)、特愿平7-26495号(特开平7-283836号)专利文献中有详细叙述。

该电阻在从分支配线向主配线的信号传输中，有在分支点抑制反射的效果。该电阻值可以设定为从分支配线(15A，15B，16A，17A)的阻抗值中引入配线(15，16，17)的阻抗值的一半的值。但是，由于存储模块是装在主配线上，在主配线实际阻抗变低时，也可以使用主配线的实际阻抗值代替主配线的阻抗值。

最理想的是将该电阻的大致目标值取在以前求得的值的0.5-1.5倍左右范围内。但是，即使取在2倍左右，在低振幅化所产生的高速化方面也是有效的。

这样，当采用具备图1所示的匹配电阻(46、47、48、49)时，最理想的是在存储模块一侧也具备如图23、24、25所示那样的电阻。最理想的是对在存储模块内的配线和母板的配线(15、16、17)之间的电阻进行阻抗匹配，并且实现配线15-17上的低振幅化的值。该电阻的电阻值的确定方法也与所述匹配电阻46-49一样。这时，将分支配线作为存储模块内的配线进行计算。

其次，图5中示出本发明的其它实施例(实施例2)。在上述实施例中已经明确的内容中，凡是也同样适用于以下实施例的，就不再重复叙述。只对不同之处进行说明。

本实施例将从存储器控制器输出的时钟信号分离为读出用的时钟和写入用的时钟，并用相同的时钟用的配线15在读出时和写入时改变时信号的传输方向而分别对它们进行传输的方式。此处，写入用的时钟的输出电路是11，读出用的时钟输出电路是11A，而且，接收使用存储器控制器取入读出的数据的时钟的接收电路是13。12、14分别是输出数据的电路12、接收数据电路14。

此外，虽然在图5中并未示出，而又要在输出电路11，11A两端工作时都要使用时，最理想的是分别将其输出的控制理论电路装在存储控制器32中。

与第1实施例相同，在时钟配线15中，若将从输出电路11(离存储器控制器最远)向连接器34F的部分作为“去路部分”，而将“去路部分”的目的地，即，将从连接器34F朝向连接器34A的部分作为“回路部分”，在数据配线16中，把从输出电路12向着连接器34F的部分作为“去路部分”，把其余的部分(即返回到位于去路部分的目的地的存储模块一侧的部分)作为“返回的部分”，也可以在遵守以下规则的条件下将其接在连接器上。

(1)当用“去路部分”将时钟配线与连接器连接时，

·数据用的配线用“去路部分”与连接器连接。

(2)当用“回路部分”将时钟配线与连接器连接时，

·将数据用配线的“返回部分”与连接器连接。

通过这样做，将数据信号配线减半，即，从写入专用配线和读出用的配线的2组减至写入·读出共用的1组，能够产生与第1项所示的实施例相同的效果。

写入用的时钟信号的输出电路的输出部分和读出用的时钟的输入电路的输入部分可以在电路块(集成电路和元件)的内部或外部连接。(在图5中示出在电路块内部连接的例子)。

另外，第2实施例是适用于安装在存储模块上的存储器LSI是1/0共用型、即具有同时包含输入电路、输出电路的输入输出电路的类型的例子。在该实施例中，所使用的模块内的电路对于第1实施例的图21，变成图26中所示的结构。成为连接输出数据等的输出电路51和接收数据等的接收电路52的形式。

图7是在实施例2中通过配线15、16和分支配线15A-16A连接存储器控制器32的类型(与第1实施例的图6相同类型)，图8是在分支配线15A-16A和配线15、16之间经过了匹配电阻46-48的类型(与第1实施例的图1相同的类型)。

下面说明第3实施例。在第2实施例中，示出了对于数据信号等的双向信号的实施例，而关于地址信号、或控制信号等单方向传输，如图9到图11所示那样，通过除去时钟返回到存储器控制器的路径就容易形成。这也只适用于即使是数据信号也仅使用写入的线路。

但是，这时，数据用的时钟和其它的信号用的时钟的2个种类的时钟变成供给各存储模块，但也可以使用数据用的时钟电路取入地址信号和控制信号。这时，像第2实施例那样有2个时钟时，也可以使用写入专用时钟用SDRAM取入地址信号、控制信号。此外，这时的存储模块内的电路对于第1实施例中的图21，就成为图27所示的类型。

图12所示是应用于第2实施例的第4实施例。当使用1/0共用的存储器控制器时，提供使用与第1实施例相同的仅只允许在单向传播时钟信号的方法。

即，从输出电路11输出时钟信号，由输出电路输出写入数据信号。这时，开关90将输电路(在图中分为输出电路12和输入电路14)和传输线路16连接起来。通过这样做，就能使时钟信号和数据信号分别经由从存储器控制器32到连接器34A～34F大致相等的配线长度传输到连接器上的存储模块中。

另外，在读出时，开关90连接输入输出电路和传输线路16B，通过从15B送来的时钟锁存从16B传来的数据。这样，就能够使用第1实施例中所示的时钟控制方式，并适用于具有I/O共用的数据线的电路。

在以上所示实施例1～4中，取入数据的时钟和存储器控制器内部的时钟通常相位不同。即，为要在存储器控制器内部再使用读出数据，有必要改换时钟(在此处是指舍弃返回时钟改换使用内部时钟)，以便通过存储器控制器内部能够重新控制。因此，也可以预先将再定时电路，例如FIFO(First-in First-out(先进先出))电路安装在输入电路14的上游。另外，以在配线15上传输来的时钟和内部时钟的相位偏移的大小为基础，存储器控制器也可具有判定是否可以在内部时钟的哪一个周期被锁存的手段。

另外，通过使用配线长度、延迟电路等，使输出的时钟和返回来的时钟的相位一致，就能很容易取入数据。

图35就是示出了在存储器控制器32中具备所述的再定时电路的一个实施例的例子。再定时电路至少由D型锁存电路25A，触发电路25B构成。D型锁存电路25A具有这样的功能，即，当所输入的时钟为高(或低)电平时，使被输入的数据通过，并将其转换为低电平(或高电平)时的数据保持到时钟重新变为高(或低)电平。

在D型锁存电路25A中，返回时钟、2φ′正逻辑、或非逻辑作为时钟被输入，另外，在触发电路25B中，存储器控制器32的内部时钟、2φ正逻辑、或负逻辑作为时钟被输入。

至于要在这些时钟之中选用哪一种，则要根据存储器控制器32内部的时钟2φ和返回来的时钟2φ′的相位差的大小慎重选择。

例如，当2φ和2φ′的相位差的大小恰好移动半个相位时，为校正该偏移，在D型锁存电路25A中输入2φ′负逻辑的时钟，在触发电路25B中输入2φ正逻辑的时钟。

另外，在2φ和2φ′的相位差的大小恰好一致时，在D型锁存电路25A中2φ′的正逻辑时钟被输入，在触发电路25B中2φ正逻辑时钟被输入。

另外，作为其它实施例，在各自相位一致时，触发电路25B变为不必要，因此也可以将25A的输出直接传送到存储器控制器内部。

当在各自的存储模块中除了从存储器控制器输出的时钟外，存储模块的动作用的时钟用其它配线供给时，也可以将上述再定时电路保持在存储模块的一侧。

图36A示出使在图35中示出的再定时电路适用于图12的电路的一个实施例。另外，在图36A中，所示的不是从存储器控制器、而是从连接器34A的跟前的时钟分配电路输出时钟φ的例子。图1中示出的时钟供给方法，即，也可以从存储器控制器供给时钟，但通常存储器控制器的时钟存取时间比存储器LS1的时钟存取时间要早。为此，与写入相比，读出变得严格。因此，将时钟的输出电路从存储器控制器内移动到连接器34A的附近，能将时钟相位保持在前面，使写入和读出所需要的时间一致。

此外，本实施例将图12所示的第2实施例示于例中，不言而喻也可以适用于其它实施例。另外，在图36A中示出附有分频电路71A的PLL(Phase Locked loop-锁相回路)70A位于存储器控制器的外部的例子。32如图36B中所示，换句话说，具有分频电路71A的PLL70A是图3A所示‘X’的扩展视图将从时钟信号发送电路360经时钟分配电路361等被供给的时钟信号分频。不言而喻，该PLL70(A)也可以位于存储器控制器的内部。

再者，图37A所示为本发明的第5实施例。在本实施例中，传输线路15、16的布线方式是：通过2个连接器列34A～34F、34G～34M过渡。

在上述所示的实施例中，示出了在“去路配线”上连接的连接器列和在“回路配线”上连接的连接器连是相同的例子，但在本实施例中，在“去路配线”上连接的连接器列(图的例子中的34A～34F)和在“回路配线”上连接的连接器列(在图例中的34G～34M)是不同的。因此，在连接器下面所配置的传输线路的条数变成一半(从“去路配线”和“回路配线”到“去路配线”或“回路配线”中的任何一个配线)，能够便于布线，减少基板的信号配线的层数。

另外，在图37A中，示出了传输线路15、16与所有的连接器连接的例子，但也可以连接一部分连接器，例如每隔一个连接器进行连接。

当然，在图37A以前所示的图中，连接器连接到“去路配线”或“回路配线”的任何一个，但也可以有哪个配线都不连接的连接器。例如，使配线平行并布局2条配线，也可以分为第偶数个连接器，即连接34B，34D，...，34F的配线和第奇数个连接器，即，连接34A，34D，...，34E的配线。图37B示出了具有分频电路7A的PLL电路70A，这些电路或可在存储器控制器32之外或在其内。

再者，不言而喻，图37A所示的实施例不但能够适用于图36A，以图36A为基础的图12所示的实施例，还能适用于其它实施例。

接下来，说明有关第6实施例。在第1～第5实施例中，在存储器控制器32一侧接收存储模块读出的数据时，存储器控制器32通过输出配线15与接收的同步信号同步后接收它。在第6实施例中，假定是这样的结构，即，输出数据的存储模块一侧产生成为用于采取接收存储模块输出的数据的定时的触发器信号。以下作详细说明。

在图46中示出第6实施例。

在存储器控制器161中装有时钟输出电路171、时钟同步型的输出电路172和输入电路181以及通过该输入电路181与取入的信号同步的输入电路182。

输出电路172、输入电路182是数据用的电路。

另外，传输线路114～117是在存储器控制器模块化的场合下或者是根据母板上的布局进行的配线，不要必然如此，另外本发明不受有无配线的限制。

在以下实施例中，图中所示出的4个电路是由1个电路块构成的示例，但这些电路也可以分成多个电路块。

另外，配线110是这样的配线，即，为了从实际安装在连接器140～145上的各存储模块上取入存储器控制器161输出的信号，该配线是在必要的时钟条件下从存储器控制器161输出信号用的配线。

另外，配线111是用来传输必要的触发信号(返回时钟)以便在存储器控制器中取入从存储模块上的存储器读出的数据的配线，该触发信号从读出的存储器输出。

该触发信号与从存储器控制器输出的时钟不同，对于一个出数据只输出一个脉冲。

而且，为了使该触发信号能从存储器控制器一端读入并输出数据，最理想的是在存储器控制器的建立(准备)时间以上，但比数据晚。再者为了满足存储器控制器的保持时间，最理想的是在触发信号发出的时间要长于存储器控制器的保持时间，从而使存储器输出的数据得以保持。

另外，在图46中，为了着重说明每条配线分别传输存储器电路的时钟信号和数据信号，所以将其它电路全部省略，虽然在这些输入电路和输出电路中仅只绘出其中的1组，但不言而喻，本发明并不受此数目的限制。

黑圆点(·)所示的地方是配线与连接器的接点。

即，在图46的示例中，从存储器控制器输出的时钟信号通过信号传输线路110传输到连接器140、142，...，141。数据写入用的信号配线112也按与时钟用的配线相同的顺序与连接器连接。

然后，数据读出用的配线113和从存储器输出的触发信号用的配线111以与数据写入用的数据相反的顺序与连接器连接。即，从存储器控制器起将数据写入配线按141，143，...140的顺序与各连接器连接。

这样，不论存储模块的位置如何设置，数据写入时的传输时间和读出时的传输时间两者之和都会达成一致。

这时，最为理想的是将时钟信号用的配线、触发信号用的配线和数据写入用的配线，或者读出用的配线的各自传输时间都设计一致。

如果还留有未曾插装存储模块的连接器，通过插装与存储模块相等负荷的伪模块，也是抑制由于安装块数的变动引起实际阻抗发生变化的方法。

在图46中示出了两端终端的1个实施例，但如图47所示的配线110，112那样，凡是只作单向传输的信号也可以只用单终端。这样可以减少部件的安装件数、降低电流消耗。另外，当配线114～117的长度足够短时，例如，当这些配线上的传输时间大约小于信号波形前沿时间或后沿时间的1/6时，也有可能省去电阻150～153。但是，这时，由于总线110中的信号振幅变大，所以最理想的是采用使输出电路输出的信号振幅本身的低振幅化等的办法加以纠正，其示例见图48。

而且，本申请人在特愿平5-334631号(特开平7-202947号)发表的小振幅电路也可以在本电路中适用。即，在从分支配线114～117到主配线110的信号传输中，电阻150～153具有抑制在分支点处的反射的效果。也可以取从分支配线的阻抗值中减去主配线的阻抗值的值作为该电阻的设定值。但是，由于存储模块是安装在主配线上，所以当主配线的实际阻抗变低时也可以使用比以前的值小的值。

最理想的是将大致的电阻值取在以前求得的值的0.5至1.5倍左右的范围内。

以下对第7实施例说明如下。但是，凡是在上述实施例中已介绍过的部分，由于也适用于以下实施例中，因此不重复叙述。仅只对不同之处进行说明。

在第6实施例中，示出了存储器控制器161、存储模块162的输入电路和输出电路各自分离的示例，而在图49所示，是将存储器控制器161、存储模块162中采用输入输出电路的1个实施例。所谓输入输出电路，是指，例如若使用图示的存储器控制器进行说明，则在电路块161(例如集成电路)内将输出电路172的输出部分和输入电路182的输入部分连接起来，不再电路块中分设端子，而使其成为共用的1个端子。

这时，插入开关(转换器)190，在数据写入时开关连接到电路块传输线路161一侧，在数据读出时开关连接到传输线路117一侧。

因此，能够使与以前所示的第1实施例同等效果适用于具有输出电路的系统中。图50与图47相同，是将图49的电路单向进入终端时的1个示例，图51与图48相同，是去掉插入电阻的示例。

图53，54中示出的电路图是着重表示存储模块内的存储器1个芯片，图53是适用于在图46中所示的实施例的模块的电路图，输入电路181是时钟输入用的电路，输出电路171是输出变为返回时钟的触发信号的电路，输出电路172是输出读出数据的电路，输入电路182是用于输入写入数据的电路。图54是通过输入输出电路输入、输出数据信号的电路例子。

此外，输入时钟信号的输入电路181，通常对于每个芯片包含1个，使用在该电路中输入的时钟，取入写入数据、控制信号及地址信号。

图52中所示的是另一个实施例，是使“去路配线”和“回路配线”通向其它连接器的示例。这样一来，就能够使“去路配线”和“回路配线”在基板配线上的相同的一层进行布置，不在增加基板层数的情况下就能使本发明得以实现。

图55中所示的电路图是详细地示出了本发明的存储器控制器的时钟信号和数据信号的输出电路、输入电路的电路。

触发器191D、191S与内部时钟同步地动作，触发器191L与来自在输入电路181中接收了(信号)的存储器的触发信号同步地动作。

因此，从存储器控制器输出的写入数据与芯片内部的时钟同步并输出，从存储器读出的数据通过触发信号进行原封不动地确保建立和保持时间的接收，通过下一级触发器由内部时钟再定时(使相位与内部时钟一致)。

这样，就能够使内部时钟和相位一致而进行从存储器控制器到处理机总线的信号的交换。

此外，在本实施例中，示出了为再定时而使用的触发器191S是1级的例子，当然，级数不限制在1级，这时，输入到触发器的时钟的相位选择在内部时钟和触发信号的各自相位之间，再通过使用内部时钟的倍增时钟，用多级进行也能实现。

下面，就本发明的时钟信号传输的改进进行叙述。在上述实施例中，时钟信号是在与数据信号相同的负荷条件下进行动作。但是，例如，为了进行100MHz的数据传送，时钟周期为10ns(频率为100MHz)数据周期为20ns(频率为50MHz)，与数据信号比较，时钟信号必须以2倍的频率工作。因此，下面示出在本发明中更稳定地提供时钟的方法。

首先，使时钟频率(周期)与数据等信号相同。然后，在模块内部或在存储器LSI内部生成这个被输入的时钟的2倍的时钟，与该被生成的时钟同步，并控制SDRAM的信号的取入、输出。

使存储器控制器一侧也具有同样的功能。

另外，虽说是2的倍增方法，但为使duty(负载)稳定在50％左右，也可以使用PLL，1次变为4倍，之后进行分频后恢复到2倍。通常，可以以N作为自然数，进行2(N+1)倍增，进行分频。

从图28到图34所示的就是采用这样的方法。

在图28中，使用具有PLL(Phase Locked Loop)70的分频电路使时钟2φ产生0.5倍的频率的时钟φ，使用输出电路11由存储器控制器32输出该时钟。再与原来的时钟2φ同步，从输出电路12输出信号。

图29示出分频电路具有的PLL(Phase Locked Loop)70位于输出电路11之先时的一个实施例。通过该方法使本发明也适用于不具有分频电路含有的PLL(Loocked Loop)70的存储器控制器32。

图30中，使用分频电路71附有的PLL(phase looked loop)70使由接收电路13接收的时钟φ′产生2倍频率的时钟2φ′，使用该时钟2φ′，在触发器25中锁存由接收电路14接收的信号。此处，锁存时钟为2φ′，不是供给存储器控制器内部的时钟2φ。2φ和2φ′频率相等，但2φ′是从存储器控制器发出又回来的时钟，是由φ′生成的时钟，通常，相位不同。

图31示出分频电路71附有的PLL(phase locked loop)70位于接收电路13跟前时的1个实施例。通过该方法，使本发明也能适用于不具有分频电路71附有的PLL(phase locked loop)70的存储器控制器。

图32示出时钟输出电路和输入输出电路的1个实施例。通过分频电路71所附有的PLL(phase locked loop)70产生内部时钟2φ的一半的频率的时钟，通过输出电路11由存储器控制器输出该时钟。另外，由输入电路接收返回到存储器控制器的时钟φ′，通过分频电路71附有的PLL(phase locked loop)70产生2倍频率的时钟2φ′。从输出电路12输出的数据与时钟2φ同步并输出，由接收电路所接收的数据与时钟2φ′同步并接收。

图33与图31相同，是分频电路71附有的PLL(phase lockedloop)70分别位于输出电路11之先、输入电路13跟前时的一个实施例。

图34示出在存储模块中，使用分频电路71附有的PLL(phaselocked loop)70时的1个实施例。在将在存储器总线上传输来的φ′供给同步型存储器31，例如SDRAM的时钟引线时，为使在存储器控制器一侧将频率变为一半的时钟恢复原状，就使用分频电路71附有的PLL(phase locked loop)70，将频率倍频，产生时钟2φ′，并将它供给存储器31。

在图32、图33中所示的例子中，示出了具有接收电路和输出电路双方的1/0电路类型的存储器控制器的例子，而在图38和图39中，接收电路和输出电路适用于具有各自的端子的1/0分离型的存储器控制器。图38和图39的差别与图32、图33的差别一样，都是PLL电路位于存储器控制器的内部时和位于外部时的差别。

而且，对于1/0分离型的存储模块提供了图40所示的存储模块。这是对于1/0电路类型的图34的1/0分离型的应用例子。

另外，本发明也适用于具有寄存器型的缓冲器的存储模块(图42)，具有只是缓冲器(作为中间缓冲器使用，是不锁存型的缓冲器，也叫做直通型、总线驱动器)的存储模块(图43)。

另外，对于上述已经介绍过的本发明实施例，也在存储模块一侧插入电阻时本发明当然也有效。通过该电阻，谋求小振幅化，不用说，能够采用阻抗匹配，防止反射噪声。

图41是在图40中追加了电阻的一个实施例，图44，45分别是在图42、43中追加了电阻的一个实施例。

图13～图14示出本发明的一个实施例所实现的电路板的状态。图13示出存储器控制器32直接安装在母板上、通过连接器34存储器1C(SDRAM)31被安装在子板上的存储模块30被安装在母板上的状态。

图14是将存储器控制器32安装在子板上并模块化了的例子。另外，图15、图16示出不通过连接器将存储器1C31直接安装在母板上的例子。

上述几个实施例也可以用于连接高速缓存和处理机。再者，如图17所示，在工作站和个人计算机中，有处理机总线、存储器总线、外围总线等各式各样的总线。在本发明中，是以存储模块和存储模块的连接为例来表示，但是不言而喻本发明不限于存储器总线，即使在其它总线中，或者不论是使用或不用连接器、也不论是否已经模块化都同样有效。另外，即使不是电路板安装，也可适用于将多个LSI收容在1个组件中的多模块中。

采用本发明，做成存储系统那样，即使在存在着信号传输时间长而且由于模块的位置引起的延迟时间有差别的系统中，也可能进行高速信号传输的设计。

Claims

1.一种信号传输装置，通过配线，连接其中备有的、用于输出第1信号的第1输出电路(11)的第1电路块(32)；和其中备有的用于接收该第1信号的第1接收电路(50)的多个第2电路块(30)，其特征在于，在上述第1电路块中备有输出第2信号的第2输出电路(12)；上述第2电路块各有接收上述第2信号的第2接收电路(51)，上述第1接收电路与上述第2信号同步，并锁存上述第1信号，其中，所述第1信号是写入数据信号，第2信号是数据信号。

2.如权利要求1记载的信号传输装置，其特征在于，上述配线包括传输上述第1信号的第1配线(15)，以及传输上述第2信号的第2配线(16)，其布线方式要分别从距离第1电路块最远的第2电路以远的位置处折回；上述多个第2电路块的一部分连接在上述第一电路块尚未折回的配线上，其余的上述第2电路块连接在比上述折回位置更往前的配线上。

3.如权利要求2记载的信号传输装置，该信号传输装置的特征在于，在上述第1配线(15)以及第2配线(16)中备有终端电阻(40，41，42，44)。

4.如权利要求3中记载的信号传输装置，该信号传输装置的特征在于，在上述第1输出电路(11)和上述第1配线(15)之间具有用于传送第1信号的第3配线(15A)，另外，在上述第2输出电路(12)和上述第2配线(16)之间具备用于传送第2信号的第4配线(16A)，在上述第1配线(15)和上述第3配线(15A)之间备有第1电阻(46)，在上述第2配线(16)和上述第4配线(16A)之间备有第2电阻(48)。

5.如权利要求4记载的信号传输装置，该信号传输装置的特征在于，第1电阻(46)的电阻值处于从第3配线(15A)的阻抗值减去第1配线(15)的阻抗的一半的值的值的0.5-2倍的范围，另外，第2电阻(48)的电阻值在从第4配线(16A)阻抗值中减去第2配线(16)的阻抗的一半值的值的0.5-2倍的范围。

6.一种信号传输装置，其特征在于，它具备第1电路块(32)和多个第2电路块，第1电路块具有生成并输出第1时钟信号的时钟电路(360)，将从上述时钟电路接收的上述第1时钟信号分配到本电路内的时钟分配电路(A)，将从上述时钟分配电路分配的第2时钟信号输出到电路外部的第1输出电路(70A)，以及将第3信号输出到电路外部的第2输出电路(13)，多个第2电路块具有接收上述第2时钟信号的第1接收电路，接收上述第3信号的第2接收电路(14)，以及使在上述第2接收电路中所接收的上述第2信号与上述第1信号同步并用于锁存的锁存电路(25A)。

7.如权利要求6记载的信号传输装置，其特征在于上述时钟分配电路将上述时钟信号进行1/2倍增后分配到上述第1输出电路。

8.如权利要求7记载的信号传输装置，其特征在于，在上述第2接收电路和上述锁存电路之间具备将在上述第2接收电路中所接收的时钟信号进行2倍增的电路。

9.一种信号传输装置，其特征在于，它具备生成并输出时钟信号的时钟电路(360)，具有接收该时钟信号并根据已接收的时钟信号输出第1信号的第1输出电路(13)的第1集成电路(32)，具有根据上述时钟信号进行动作，并接收上述第1信号的第1接收电路(13)的多个第2集成电路(32)，将上述时钟信号传送到上述第2集成电路的第1配线(15)，将上述第1信号传送到上述第2集成电路的第2配线(16)，以及用于安装上述时钟电路、上述第1、第2集成电路的基板(33)，在上述多个第2集成电路以列状态排列配置的状态安装的信号传输装置中，将上述多个第2集成电路串联连接在上述第1配线上。

10.如权利要求9记载的信号传输装置，其特征在于，上述第1配线在比在离上述时钟电路最远的位置安装的上述第2集成电路更远的位置折回，并在安装在离上述时钟电路最近的位置的上述第2集成电路之前，在折回位置之前，以及在折回位置以后采用大致平行的布线方式，将上述第2集成电路的一部分连接在上述第1配线的折回位置以前，将其余的上述第2集成电路连接在上述第1配线的折回位置以后。

11.如权利要求10记载的信号传输装置，其特征在于，上述第2配线在比安装在离上述第1集成电路最远位置的上述第2集成电路更远的位置处折回，并在安装在离上述第1集成电路最近位置的上述第2集成电路以前，以折回位置以前以及在折回位置以后采用大致平行的布线方式，与上述第2集成电路和上述第1配线的连接相同，连接上述第2集成电路和上述第2配线。

12.如权利要求11记载的信号传输装置，该信号传输装置的特征在于，它还具备在上述第2集成电路内所具备的输出第2信号的第2输出电路(12)，在上述第1集成电路内所具备的接收上述第2信号的第2接收电路(14)，在上述第1集成电路和上述第2集成电路之间传输上述第2信号的第3配线(16)，上述第1配线(15)分别与上述第2集成电路连接之后在第1集成电路之前到达，上述第2集成电路通过上述第1配线，与接收的上述时钟电路同步，并输出上述第2信号，上述第1集成电路通过上述第1配线与接收的上述时钟电路同步，并接收上述第2信号。

13.一种信号传输装置，其特征在于，它是由下列电路组成：生成并输出时钟信号的时钟电路(360)；是分配上述时钟电路的时钟分配电路(A)并输出将上述时钟信号进行1/2倍增的第1信号的电路、是接收上述时钟信号并根据该时钟信号进行动作的第1电路块(32)，并具备将上述第2信号输出到电路外部的第2输出电路(13)的电路，具备接收上述第2信号的第2接收电路(14)的第2电路块(30)，接收上述第1信号的第1接收电路(70)，输出将上述第1接收电路已接收的上述第1信号进行了2倍增的第3信号的倍增电路，以及使上述第2接收电路已接收的上述第2信号与上述第3信号同步并锁存的锁存电路。

14.一种信号传输装置，其特征在于，包括输出第1信号的第1输出电路(11)、接收上述第1信号的第1接收电路(13)、输出第2信号并且接收第3信号的第1输入输出电路(12，14)的第1电路块(32)；包括接收上述第1信号的第3接收电路(50)、接收上述第2信号的第4接收电路(51)以及输出第3信号的第3输出电路(52)的多个第2电路块(30，31)；分别使用于传输上述第1信号的第1配线(15)、用于传输上述第2信号和第3信号的第2配线(16)在离第1电路块最远的第2电路位置，或比上述位置更远的位置折回，并重新返回到第1电路块的布线方式，关于上述第1配线和上述第2配线，将上述第2电路块的一部分连接在从上述第1电路块到上述折回位置的配线上，将其余的上述第2电路块连接在比上述折回位置更前头的配线上，在上述第2配线和上述第1输入输出电路之间插入具有开关功能的开关电路(90)，以便使上述第2信号在与上述第1信号相同的方向传输，或者使上述第3信号在与上述第1信号相反的方向传输，此外，第1输入输出电路(12，14)与第1信号同步，并锁存第2信号。

15.如权利要求14记载的信号传输装置，该信号传输装置的特征在于，上述第1配线或上述第2配线设单向终端或设双向终端。

16.在权利要求15记载的信号传输装置中，信号传输装置的特征在于，在上述第1输出电路和上述第1信号配线之间具有用于传输第1信号的第3配线(15A)，在上述开关电路和上述第2信号配线之间具有用于传输第2信号的第4配线(16A)，而且在上述开关电路和上述第2信号配线之间具有用于传输第3信号的第5配线(16B)。

17.如权利要求16记载的信号传输装置，该信号传输装置的特征在于，在上述第1配线和上述第3配线之间具有第1电阻(46)，在上述第1配线和上述第4配线之间具有第2电阻(48)，以及在上述第2配线和上述第5配线之间具有第3电阻(49)。

18.如权利要求17记载的信号传输装置，该信号传输装置的特征在于，第1电阻的电阻值在从第3配线的阻抗值减去第1配线的半个阻抗值的值的0.5～2倍的范围，第2电阻的电阻值在从第4配线的阻抗值减去第1配线的半个阻抗值的值的0.5～2倍的范围，第3电阻的电阻值在从第5配线的阻抗值减去第2配线的半个阻抗值的值的0.5～2倍的范围。

19.如权利要求17记载的信号传输装置，该信号传输装置的特征在于，第1输入输出电路与2倍于在第1接收电路中接收的信号的信号同步并接收第3信号。

20.如权利要求19的信号传输装置，该装置的特征在于，它具有用于使第1输入输出电路已接收的第3信号的相位用第1信号同步并变换为能控制的信号的相位调节电路。

21.一种存储系统，其特征在于：具备输出时钟信号的时钟输出电路(360)，存储器控制器(32)、多个存储模块(30)、将多个存储模块配置为一列而安装的基板，传输上述时钟信号的第1配线(15)，从上述存储器控制器向上述存储模块传输信号的第2配线(16)，从上述存储模块向上述存储器控制器传输信号的第3配线(17)，其特征在于，上述第1配线从上述时钟输出电路配线与上述多个存储模块串联连接，上述第2、第3配线从上述存储器控制器配线，与上述多个存储模块串联连接，上述第2配线并被布局以便在比离上述存储器控制器最远的上述存储模块更远的位置折回，并返回到离上述存储器控制器最近的上述存储模块，上述第1、第3配线分别被布局，以便在比离上述存储器控制器最远的上述存储模块更远的位置折回，并在返回到离上述存储器控制器最近的上述存储模块之后到达上述存储器控制器，在上述第1配线和上述第2配线上，上述存储模块的一部分连接在上述第1配线和上述第2配线的折回位置以前，其余的上述存储模块连接在上述第1和第2配线的上述折回位置以后，在上述第3配线中，关于连接在上述第1配线和该第1配线的折回位置以前的上述一部分存储模块连接在上述第3配线的折回位置以后，关于上述其余的存储模块，连接在上述第3配线的折回位置以前。

22.一种存储系统，其特征在于：在具备输出时钟信号的时钟输出电路(360)、存储器控制器(32)、多个存储模块(30)，将该多个存储模块配置成一列并安装的基板(33)、传输上述时钟信号的第1配线、从上述存储器控制器向上述存储模块传输信号的第2配线(16)，该存储系统的特征在于，它连接上述第1、第2配线，以及上述存储模块，使得上述第1配线从上述时钟输出电路被配线，并串联地连接上述多个存储模块，上述第2配线从上述存储器控制器被配线，并串联连接上述多个存储模块。

23.如权利要求22记载的存储系统，其特征在于，上述第1、第2配线分别被布局，以便在比离上述存储器控制器最远的上述存储模块更远的位置折回，并返回到离上述存储器最近的上述存储模块，上述存储模块的一部分连接在上述第1配线和上述第2配线的折回位置以前，其余的上述存储模块连接在上述第1和第2配线的上述折回位置以后。

24.一种存储系统用的基板，其中备有输出时钟信号的时钟输出电路(360)，存储器控制器(32)、连接存储模块(30)用的多个连接器(34)，将该多个连接器配制成一列并安装的基板(33)、传输上述时钟信号的第1配线(15)，从上述存储器控制器向上述连接器传输信号的第2配线(16)、从上述连接器向上述存储器控制器传输信号的第3配线(17)的存储系统用的基板中，存储系统用的基板的特征在于，上述第1配线被布局以便使该配线从上述时钟输出电路被配线，并串联地与上述多个连接器连接，上述第2、第3配线被布局成从上述存储器控制器被配线，并串联地与上述多个连接器连接，上述第2配线的布线方式是在比离上述存储器控制器最远的上述连接器更远的位置折回，并返回到离上述存储器控制器最近的上述连接器，上述第1、第3连接器的布线方式，是在比离上述存储器控制器最远的上述连接器更远的位置折回，并在返回到离上述存储器控制器最近的上述连接器之后到达上述存储器控制器，在上述第1配线和上述第2配线中，所有连接器的一部分连接在上述第1配线和上述第2配线的折回位置以前，其余的上述连接器连接在上述第1和第2配线的上述折回位置以后，在上述第3配线中，关于连接在上述第1配线和该第1配线的折回位置以前的上述一部分连接器连接在上述第3配线的折回位置以后，关于上述其余的连接器连接在上述第3配线的折回位置以前。

25.一种存储系统用的基板，其特征在于：具备输出时钟信号的时钟输出电路(360)，存储器控制器(32)、连接存储模块(30)用的多个连接器(34)，将该多个连接器配置成一列并安装的基板(33)，传输上述时钟信号的第1配线(15)，从上述存储器控制器向上述连接器传输信号的第2配线(16)的存储系统用的基板中，其特征在于，它连接上述第1、第2配线和上述连接器，使上述第1配线从上述时钟输出电路被配线，并与上述多个连接器串联连接，使上述第2配线从上述存储器控制器被配线并与上述多个连接器串联连接。

26.如权利要求25记载的存储系统用的基板，其特征在于，上述第1、第2配线的布线方式分别采用在比离上述存储器控制器最远的上述连接器更远的位置折回，并返到离上述存储器控制器最近的上述连接器，上述连接器的一部分连接在上述第1配线和上述第2配线的折回位置以前，其余的上述连接器连接在上述第1和第2配线的上述折回位置以后。

27.一种信号传输装置，其特征在于，它具有第1电路块(32)和多个第2电路块(162)，第1电路块具有输出第1信号的第1输出电路(11)，输出第2信号的第2输出电路(12)，接收第3信号的第1接收电路(14)，以及接收第4信号的第2接收电路(13)，多个第2电路块具有接收上述第1信号的第3接收电路(181)，用于接收上述第2信号的第4接收电路(182)，输出第3信号的第3输出电路(172)，以及输出上述第4信号的第4输出电路，其布线方式采用在上述第1电路块和上述第2电路块之间传输上述第1信号、上述第2信号、上述第3信号和上述第4信号的第1配线(110)、第2配线(111)、第3配线(112)，以及第4配线(113)分别在离第1电路块最远的第2电路块的位置，或比上述位置更远的位置折回，关于上述第1信号和上述第3信号，采用的布线方式是：上述第2电路块的一部分连接在从上述第1电路块到上述折回位置的配线上，使其余的上述第2电路块连接在比上述折回点更前头的配线上，对于上述第2信号和上述第4信号，当第1信号连接在从上述第1电路块到上述折回位置的配线上时，上述第2电路块连接在比上述折回点更前头的配线上，其它上述第2电路块连接在从上述第1电路块到上述折回位置的配线上，第2接收电路与第3信号同步，并锁存第4信号，另外，第4接收电路与第1信号同步，并锁存第4信号。

28.一种信号传输装置，其特征在于，它具有第1电路块(32)和多个第2电路块(30)，第1电路块具有输出第1信号的第1输出电路(11)，接收上述第3信号的第1接收电路(13)，输出上述第2信号并接收上述第4信号的第1输入输出电路，多个第2电路块具有接收上述第1信号的第2接收电路(181)，用于输出上述第3信号的第2输出电路(171)以及接收第2信号并输出第4信号的第2输入输出电路(172，182)，在上述第1电路块和第2电路块之间传输的用于第1信号的第1配线(110)采用的布线方式是：第2信号和第4信号的第2配线(111)，用于第3信号的第3配线(112)在离第1电路块最远的第2电路和位置或比上述位置更远的位置折回，上述第1信号和上述第2信号的布线方式是：将上述第2电路块的一部分连接在从上述第1电路块到上述折回位置的配线上，将其余的上述第2电路块连接在比上述折回位置更前头的配线上，对于上述第3信号，当第1信号连接在从上述第1电路块到上述折回位置的配线上时，上述第2电路块连接在比上述折回点更前头的配线上，其它上述第2电路块连接在从上述第1电路块到上述折回位置的配线上，第2输入输出电路与第1信号同步，并锁存第2信号，第1输入输出电路与第3信号同步，并锁存第4信号。