CN1535478A - 埋入式电路及器件的方法与结构 - Google Patents

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Abstract

一种使用导致形成埋入式氧化层(24)的SOI技术制作电子器件(20A)的方法与结构。该方法包括：在第一单晶半导体层(23)中制作所述电子器件的至少一个第一元件(21、22)；以及在第二单晶半导体层(25)中制作所述电子器件的至少一个第二元件(26、27)，所述第二单晶半导体层(25)与所述第一单晶半导体层(23)通过所述埋入式氧化层(24)分离，其中所述埋入式氧化层(24)被局部修正，以与所述电子器件(20A)作为整体执行功能。可以使用这一技术来设计整个电路。

Description

埋入式电路及器件的方法与结构
技术领域
本发明涉及使用绝缘体上外延硅(Silicon-on-Insulator，SOI)技术制作半导体器件。更具体而言，本发明涉及使用SOI埋入氧(Buried Oxide，BOX)层作为电子器件及电路的整体元件。
背景技术
虽然通常制作费用较高，绝缘体上外延硅(Silicon-on-Insulator，SOI)技术已呈现为改进如锁定和速度等特征的一种电子制作技术。术语绝缘体上外延硅(SOI)通常描述在绝缘层或衬底上形成的单晶Si层里制作器件的结构。
图11A及11B展示了示例传统绝缘体上外延硅(SOI)结构，其中，在衬底112上支持着绝缘体111上形成的薄硅器件层110。对于当前的技术而言，衬底通常是硅，而绝缘体大多是二氧化硅。器件113在器件层110中形成，并与表面导体114互连。传统绝缘体上外延硅(SOI)结构主要利用这两种技术之一来制作。
第一个处理，称为由所注入氧气来分离(Separation by ImplantedOxygen，SIMOX)，包括在硅衬底上以规定的深度注入氧气，并将其加热以形成连续的二氧化硅层(SiO2)。此SIMOX处理只需要单个晶片(wafer)。将会在稍后详述的替代处理通常称为“键结绝缘体上外延硅(Bonded SOI)”且以两片晶片开始，最好至少其中之一晶片的表面已有氧化层。第一片晶片是把第二片晶片连接起来的载体晶片，并且第二片晶片需要被″薄化″以留下由绝缘层所分离并键结在载体晶片上的硅层。
近年来，此两种技术都做了许多改变及增进，以改善产量并降低成本，并达到在均匀性和缺陷上具更好品质的理想器件层。从图11B可明显的看出，传统绝缘体上外延硅(SOI)的重要特征是：绝缘体层111的主要用来将具有企有源器件113的硅器件层110与硅衬底112隔离出来。这样，传统技术在器件层110上所形成的器件只能在绝缘体层111的一侧。
该方法的问题在于：虽然其器件和互连形成方式与传统衬底相同，但是绝缘体上外延硅(SOI)技术引入了更新的问题，例如浮体效应(floatingbody effects)。除此之外，由于传统衬底中不是问题的浮体效应要求与沟道区附加的连接，所以与对应的非SOI结构相比，传统绝缘体上外延硅(SOI)结构占据多得多的芯片“不动产(real-estate)”。对于现今技术，一般常用的衬底大多用硅且绝缘体大多用氧化硅。还有许多附加处理以提供其衬底与地之间的互连。更重要的是，传统方法不能认识到绝缘层不仅可以将预先确定的器件组与衬底分离，更可以提供更多功能。
发明内容
发明人认识到绝缘体上外延硅(SOI)绝缘层或BOX(Buried Oxide，埋入式氧化物)可以成为特定器件的不可或缺的一部份，更甚者，依此创新的方法可以有利地制作电路。换句话说，此BOX可被视为不仅是分离多个器件层的被动隔离机制。其可成为甚至完整电路中不可或缺的元件。稍后将被证实，通过采取此创新的方法，将会为绝缘体上外延硅(SOI)技术提供改善的器件密度及速度且减少了的器件间相互连接所使用的导体相互连接的全新的可能性。因此，本发明的目的为讲述使用绝缘体上外延硅(SOI)绝缘体(BOX)作为器件层次上的增效(building)元件的方法。
本发明的另一个目的为讲述BOX在电路层次上充当增效元件的方法。
本发明的另一个目的为讲述将BOX用于除了器件层之间的简单隔离之外的其它功能的方法。
本发明的另一个目的为讲述将BOX用于在甚至于单个器件内除了隔离之外的其它功能的方法。
本发明的另一个目的为改善在绝缘体上外延硅(SOI)芯片上电子器件密度。
本发明的另一个目的为减少在绝缘体上外延硅(SOI)芯片上器件间导体相互连接数。
本发明的另一个目的为在绝缘体上外延硅(SOI)芯片上减少寄生效应并增加速度。
本发明的另一个目的为讲述在绝缘体上外延硅(SOI)结构形成前在衬底上形成特征的方法。
本发明的另一个目的为讲述在绝缘体上外延硅(SOI)上形成改进的FET器件的方法。
本发明的另一个目的为说明利用上述方法的应用。
本发明的另一个目的为利用已建立的硅制作处理及设备说明上述目的和技术。
为了实现上述目的，根据本发明的第一个方面，公开了一种制作电子器件方法及结构，其使用导致形成埋入式氧化层(24)的绝缘体上外延硅(SOI)技术。该方法包括：在第一单晶半导体层(23)中制作所述电子器件的至少一个第一元件(21、22)；以及在第二单晶半导体层(25)中制作所述电子器件的至少一个第二元件(26、27)，所述第二单晶半导体层(25)与所述第一单晶半导体层(23)通过所述埋入式氧化层(24)分离，其中所述埋入式氧化层(24)被局部修正，以与所述电子器件(20A)作为整体执行功能。
根据本发明的第二个方面，公开了一种使用绝缘体上外延硅(SOI)技术制作电子电路的方法，该绝缘体上外延硅(SOI)技术导致形成至少一个埋入式氧化层，该电子电路包括多个相互连接的电子器件，每一个电子器件各包括多个元件。该方法包括：在埋入式氧化层的第一个侧面上制作预定的第一组多个元件，在埋入式氧化层的第二个侧面上制作预定的第二组多个元件，第二个侧面是第一个侧面的反面，且该埋入式氧化层与至少一个电子器件的运行作为整体地执行功能。
根据本发明的第三个方面，公开了一种绝缘体上外延硅(SOI)制作方法，其中形成埋入式氧化层，该方法包括：在埋入式氧化层的第一个侧面上形成第一组器件元件，并在第一个侧面的反面上形成第二组器件元件，该埋入式氧化层与包括第一组器件元件及第二组器件元件组中的元件的至少一个器件的运行作为整体地执行功能。
根据本发明的第四个方面，公开了一种在衬底上利用绝缘体上外延硅(SOI)技术制作DRAM单元的方法及结构，绝缘体上外延硅(SOI)技术导致至少一个埋入式氧化层的形成。该方法包括在埋入式氧化层之下形成埋入式电容器，接着在埋入式氧化层的上方形成FET的源极区及漏极区，并使电容器通过穿透埋入式氧化层的通道与源极或漏极区之一相互连接，其中该通道是导电材料。
根据本发明的第五个方面，公开了一种使用绝缘体上外延硅(SOI)技术制作DRAM单元的方法及结构，绝缘体上外延硅(SOI)技术导致了至少一个埋入式氧化层(BOX)的形成。从而，DRAM单元的电容器通过包括在衬底内形成埋入式电极的处理而形成，其中埋入式电极可充当下电容器充电平板，并在位于BOX上侧的晶体管的扩散区与包括上电容器充电平板的区域之间形成扩散连接，当在埋入式电极上施加偏压时，在BOX的上侧形成电容器的上充电平板。
根据本发明的第六个方面，公开了一种使用绝缘体上外延硅(SOI)技术去制作具有大量电子器件的电子电路的方法及结构，此绝缘体上外延硅(SOI)技术导致了至少一个埋入式氧化层的形成。该方法包括了在导电材料与所述多个电子器件中至少两件间的相互连接上而形成相互连接器，而此相互连接器至少有部分被所谓的埋入式氧化层包围。
根据本发明的第七个方面，公开了一种制作动态两相移位寄存器的方法及结构。该方法包括了使用绝缘体上外延硅(SOI)技术来形成埋入式氧化层，然后在埋入式氧化层上方的器件层内形成大量的FET，在器件层上方形成第一时钟信号导体(first clock signal conductor)，且在器件层下方形成第二时钟信号导体，而第二时钟信号导体至少有部分为所谓的埋入式氧化层所包围。
根据本发明的第八个方面，公开了一种制作CMOS电路的方法及结构。该方法包括了使用绝缘体上外延硅(SOI)技术去形成埋入式氧化层，并在埋入式氧化层上方的器件层内形成大量的FET，其中至少有两个FET晶体管会共享同一个扩散区。因此可相互电连接这两个FET晶体管而不需通过导电材料。
根据本发明的第九个方面，公开了一种使用绝缘体上外延硅(SOI)技术去制作FET的方法及结构，此绝缘体上外延硅(SOI)技术导致了至少一个埋入式氧化层的形成。该方法包括了在埋入式氧化层下方形成第一个栅极且在埋入式氧化层上方形成第二个栅极。
根据本发明的第十个方面，公开了一种包括至少一个绝缘体上外延硅(SOI)埋入式氧化层的电子器件的结构，而至少一个埋入式氧化层与该器件作为整体执行其功能。
根据本发明的第十一个方面，公开了一种包括至少一个绝缘体上外延硅(SOI)埋入式氧化层的电子器件的结构，至少一个绝缘体上外延硅(SOI)埋入式氧化层变成了与该器件成为整体的结构元件。
根据本发明的第十二个方面，公开了一种包括大量相互连接器件的电子电路的结构，此电路安装在具有至少一绝缘体上外延硅(SOI)埋入式氧化层的晶片上。其中至少一个绝缘体上外延硅(SOI)埋入式氧化层是与至少一个器件成为整体的功能元件。
根据本发明的第十三个方面，公开了一种包括大量相互连接器件的电子电路的结构，此电路安装在具有至少一个绝缘体上外延硅(SOI)埋入式氧化层的晶片上。其中至少一个绝缘体上外延硅(SOI)埋入式氧化层包括与至少一个器件成为整体的功能元件。
根据本发明的第十四个方面，公开了一种包括大量相互连接器件的电子电路的结构，此电路安装在具有至少一个绝缘体上外延硅(SOI)埋入式氧化层的晶片上，其中邻近的两个器件共享至少一个器件元件，因此可相互电连接这两个器件而不需使用导电材料，其中绝缘体上外延硅(SOI)埋入式氧化层起隔离除了共享元件之外的两个相互连接器件的元件的作用。
根据本发明的第十五个方面，公开了在绝缘体上外延硅(SOI)制作的方法，其中形成了埋入式氧化层。该方法包括在埋入式氧化层的第一边上形成第一组器件元件，及在相反的一边上形成第二组器件元件，其中该埋入式氧化层用于至少一个埋入式器件的有源功能。
附图说明
通过结合附图详细描述本发明的优选实施例，上述及其它目的、方面和优点将更容易理解：
图1A-1C所示为三种在支撑硅体中形成的示例结构，其中图解了BOX如何有优势地被使用；
图2所示为使用本发明中所讲述的技术的示例器件结构；
图2A-2E所示为在形成绝缘体上外延硅(SOI)衬底前在硅体的下部内所形成的示例结构；
图3A-3E说明了为了完成由图2A-2E的处理来形成图2所示的结构，所使用的键结绝缘体上外延硅(SOI)处理；
图4A-4E所示为使用SIMOX处理来形成图2所示的器件的一组示例步骤；
图5A-5D说明了使用本发明形成的不同器件元件的例子，说明了本发明的优势；
图6A-6C说明了本发明使用BOX来互连各元件而不需使用连接器的优势；
图7A-7B说明本发明用于实现DRAM单元的另一例子；
图8A-8C说明了第二个利用本发明所实现的DRAM单元；
图9A-9C说明本发明用于动态两相移位寄存器电路的例子，这此例子证明BOX作为电路元件；
图10A-10B说明本发明用于NOR电路；以及
图11A-11B所示为传统的绝缘体上外延硅(SOI)结构。
需注意的是，所示的图仅供说明本发明的处理和结构，而非对限定其范围及尺寸。
具体实施方式
返回图11A-11B所示的传统绝缘体上外延硅(SOI)结构，其中氧化物层111将器件层110从衬底112中分离出。FET器件113被建立在器件层110里。用来形成FET晶体管的一种传统技术具有下述步骤：通过层110的表面氧化形成栅极氧化物；通过多晶硅的沉积及形成图形形成栅电极；通过注入掺杂物形成源极区及漏极区。然后可以通过普通的互连处理为这些源极区/漏极区以及栅电极在表面布线114。
现在将重心转至发明上。图1A-1C分别说明了埋入式栅极13、埋入式导线14及埋入式电容器15的示例结构，其都是本发明使用BOX 12作为器件甚至是整个电路的整体部份而产生的示范结构。SIMOX技术或键结技术都可以使用。衬底10接收器件元件，然后所述器件元件与BOX 12上方的器件层11内的元件16互补。类似于图11A-11B所示的传统绝缘体上外延硅(SOI)结构，虽然本发明允许以不同方式来相互连接，如果有必要，还可以使用表面导体17来使器件相互连接。在了解了接下来的章节后，本发明的这些结构的形成及优势等细节将对本领域一般技术人员变得很明显。
图2展示了示范绝缘体上外延硅(SOI)结构2，其中两个FET 20A及FET20B与BOX 24形成在一起，而成为器件层次的整体部件。埋入式元件21及22已被形成于下部23中，在此讨论中，元件21为体触点而元件22为埋入式栅极。BOX 24将下部23与包括附加源极及漏极区26及27的上部25分离。
图2A至3D表示使用键结绝缘体上外延硅(SOI)技术去产生图2中的结构20的示例形成处理。使用SIMOX的示例组成表示于图4A-4E。图1A-1C中的埋入式元件13、14及15说明图2中的埋入式元件21及22可以可变地为栅极、电容器或导线，这取决于形成该元件中所使用的处理/材料。因此，很显然，可以使用本发明所讲述的概念构造的各种各样的器件。
关于键结技术，图2A表示通过在硅载体衬底上形成厚度为250-2500埃的二氧化硅层200，构造下部23的方法。由于层200在蚀刻沟槽202处理中用作选择性掩模，所以此层200及其厚度并不为关键性条件。绝缘体蚀刻及较晚所进行的多晶硅抛光处理很有可能移除部份氧化物层。在优选处理中，在与形成沟槽侧壁绝缘体相同的步骤中移除任何残留的掩模层后，将重新形成BOX层。如果有必要，除了二氧化硅200外，也使用厚度范围为500-2500埃的氮化硅层203(未示出)。氮化硅虽然不被预期来当成部分的BOX层，但它可提供蚀刻及化学机械抛光的更好的选择性，且它会保护底下的氧化物或衬底。当在氧化层顶上使用氮化物时，在完成衬底23中的埋入式结构后所剩余的任何氮化层会在键结至器件晶片前被移除。虽然并非所有层都十分重要，但掩模层的最终绝缘体堆最好由氧化物/氮化物/氧化物层而组成。绝缘体厚度的选择是依据沟槽202的深度而定，从而取决于放置于沟槽中的特定器件，但是绝缘体堆的厚度总合通常小于5000埃。对形成埋入式栅极13(见图1A)而言，沟槽深度204通常大约为2000-5000埃，与栅电极的示例厚度相似。对形成埋入式布线层14(见图1B)而言，沟槽深度通常大约在5000埃-2μm的范围内。对形成沟槽式电容器15(图1C)而言，选择约2-6μm量级的较大深度。
在硅衬底上蚀刻垂直沟槽的处理是众所皆知的。例如，对示例的埋入式栅极处理，在使用Cl2/Ar等离子体的定向蚀刻(例如美国专利4,139,442中所描述，转让给本受让人，并全文引用合并于此)之后，可以使用标准光刻技术在抗蚀性掩模上去创建图案。对沟槽的蚀刻而言，其它商业可用蚀刻处理也可以符合要求。在移除抗蚀性掩模后，衬底与图2B所示相似。
接着，如图2C所示，为了更近一步发展埋入式栅极结构，绝缘层205及206将被合并于沟槽202的边上或底上。绝缘层205及206通常为氧化层、氮化层或其组合，并通过沉积、硅的原地转化(insitu conversion)或其组合形成。若选择热氧化，它可使用传统蒸气或熔炉内的干氧气、氧化环境中的迅速热量加热、或任何等价方法。可以使用提供良好的保角性的沉积氧化物。对于埋入式栅极或埋入式导线，期望这些导体(尚未形成)用绝缘体完全包围其边及底部207。对其它应用如体触点，沟槽底部的绝缘体不期望的208，且为了移除底部绝缘体部分，使用含氟气体如CF4或SF6的定向蚀刻可用于以定向模式从水平底表面208有选择地蚀刻新形成的绝缘体(氧化物)205，只留下沿着沟槽垂直侧壁上的绝缘体。
图2D所示为沟槽接着被填满且平面化，以导致嵌入沟槽的选定导体209及210。导体210可由多晶硅、钨或钼中挑选出，并对与硅的接近热匹配和后继高处理温度下的稳定性相似。同样可以使用外延(epitaxial)硅209处理。在优选处理中，多晶硅210通过在大约600-700℃的LPCVD反应器中沉积而形成，所述反应器使用二氯甲硅烷及掺杂物初级粒子如磷化氢。
埋入式栅极的栅极图案的宽度受特定的设计基本规则所限制。沉积时，多晶硅导体210通常会填满而提供近似平面的顶表面。然后最好使用化学机械抛光多晶硅，其中使用如CABOT SC-I，即一种酸碱值约为-10(pHi10)的KOH水溶液中的胶状二氧化硅。其它商业可用并在抛光多晶硅领域内已知的对氮化硅或氧化硅有良好的选择性的抛光浆皆可使用。
在抛光的最后阶段，沟槽内的多晶硅210可能相对于绝缘体206轻微凹进，但是其具有高平整度，通常约为几个纳米。特别的是，在出版物“Characterization of Polysilicon Oxides Thermally Grown and Deposited onthe Polished Polysilicon Films(抛光多晶硅薄膜上热生长和沉积的多晶硅氧化物的特性)”，Tan Fu Lei et al.，IEEE Transactions on Electron Devices(IEEE电子器件会报)，vol.45，No.4，1998年4月，第912～917页中所描述的抛光处理对于制作高平整度多晶硅表面而言是极具吸引力的。若使用了抛光截止层氮化硅203，则现在通过对硅及二氧化硅有选择地进行湿蚀刻而将此抛光截止层从顶部水平表面移除，这在本领域中是公知的。
图2D表示抛光后在衬底横截面上的近似外观，其具有位于顶部水平表面上的热氧化物层200及多晶硅210。然后在超声波清洗机内使用稀释过50∶1的氨水来对所有表面进行后(post)CMP清洗。额外的RCA清洗处理亦可使用。在这点上，在多晶硅及硅衬底间的高度差通常小于500埃。
接着，如图2E中所示，在多晶硅及热氧化物层200的残余物上形成约500-1000埃的氧化层211。当通过热氧化形成211，掺杂多晶硅上的氧化物厚度期望比硅区环境下所生长的氧化物稍微厚一些。若使用热氧化时，鉴于再硅上形成稍微薄一些的氧化层，1000埃的氧化物会消耗约400埃的多晶硅。使用坚硬的垫及合适的氧化物浆如Cabot SC-1对氧化物表面进行化学机械抛光，以便形成连续且平滑的氧化层。如果有必要，可以使用其它变薄处理如蚀刻来完成抛光，以在多晶硅栅电极上获得所期望的氧化物厚度。此处理通常设计为留下约100-250埃的二氧化硅211在多晶硅栅极上。
或者，沉积约200-1000埃的高品质CVD二氧化硅，并重新抛光，以在多晶硅栅极区上留下所期望的较薄的氧化层。由于上述在沟槽内形成多晶硅的方法，图2E所示的所产生的结构在多晶硅栅极区212上有较薄的氧化物而在硅衬底区上有较厚的氧化物。
作为可能的替代，如果使用CVD钨作为埋入式栅电极。代替沉积多晶硅，沉积接种层氮化钛(TiN)或钛/氮化钛Ti/TiN或钨化钛TiW，接着使用已确立的在热反应炉用硅烷、氢及WF6等气体进行CVD钨(W)沉积。在沉积之后整体的金属膜将看上去与多晶硅平面结构相似，其可重新化学机械或等离子体蚀刻，以从顶表面移除钨及接种层。在一个优选处理中，通过使用等离子体蚀刻使此钨层凹进，随后形成硅化物或硅的罩子。形成硅化钨或多晶硅罩子的目的又是在电极上形成薄氧化表面。若埋入式体触点被形成，那么将没必要去被包围的导体的表面上形成额外的氧化物。在被包围的导体上形成的任何氧化物被选择性地移除。可以使用其它已知处理的各种变化以各种材料来实现图2E所示的实质结构，以形成器件。
继续键结技术，图3A表示上部25的发展。准备衬底30以成为临时载体。首先，作为在下部23及上部25结合在一起(参考图2)之后有助于移除额外的晶片物质的可选但非优选的技术，将氢气31注入硅衬底30。具有与衬底或锗化硅不同的掺杂物的硅的外延层32可能会被沉积在硅衬底上。可选地，当缺少沉积的外延层时，器件衬底的顶表面区将变成器件层。在美国专利5,882,987中详细描述了利用外延沉积层的“整齐切割(Smart-Cut)”处理，在此通过引用全文合并于此。注入氢气处理经适当的退火而形成氢化硅层31，变成整齐切割技术的基础，以在顶部25被键结至底部23之后允许载体晶片30所不期望的层的分离。虽然整齐切割是用于转换器件层32的示例处理，也可以使用结合蚀刻及抛光的替代处理，如美国专利4,601,779及4,735,679中所描述。
器件层32是外延沉积的，其中使用例如锗化硅SiGe，但是具体材料取决于所制作的器件。如同前述美国专利′987所述，可选地将蚀刻截止层(etchstop layer)加到器件层的顶上，其可能只是高掺杂硅层或锗化硅层。可选地在单晶表面上生长厚度50-200埃的薄热层33。当末端器件将包括体触点(body contact)时，使用没有氧化层33的裸硅。
在专利′987所述条件下，最好将氢气注入所沉积的器件层下一定深度。如同图3B及3C所示，器件晶片25接着被翻转及附着至图2A-2E中所准备的载体衬底23上。通过示范技术，使用表面处理而使氧化表面33及211呈亲水性的，如此使氧化表面结合。此等附着的晶片具有足够的键结而经得起大部分的处理。现在将晶片加热至大约300-600℃以完成如图3D所示的整齐切割处理，其中移除额外的晶片部分34。
在整齐切割处理的变体中，晶片加热至温度范围250-400℃，以从器件层接口(锗化硅SiGe沉积层的情况下)分离出氢气，接着使用水喷射将衬底34沿着氢气注入表面分开。
现在通过抛光或蚀刻或按照美国专利‘987所讲述使用可选的蚀刻截止层，被转换的器件层表面35完成为平滑表面。这样，具有埋入式体触点21及埋入式栅电极22的绝缘体上外延硅(SOI)晶片20(同样见图2)目前已形成。埋入式栅电极上的栅极氧化物36的厚度粗略地与氧化物33的厚度或两氧化物表面33及211的厚度和相同，可以在100-500埃之间，这取决于各氧化层厚度的选择。如前面所讨论，可以方便地不形成氧化层33之一，因为裸硅表面也可有效地键结至二氧化硅。如同在上述IEEE所发表的文章中的讨论，在抛光多晶硅上形成多氧化物(polyoxide)，不论是用热形成或者是沉积而成，皆具有非常高的质量，并接近栅极氧化物应用的要求。
现在让讨论重心回到图2，此图所示为完整的绝缘体上外延硅(SOI)结构，顶部的栅电极214及215形成在栅极氧化层216的顶上。为了达到目的，通常使沉积在顶栅极绝缘体顶上的多晶硅层形成图案，以创建顶栅电极214及215。现在器件层25变为顶部栅极214及215及底部栅极结构21及22两者的沟道或体层。若应用中需要较低的电阻值，顶部栅电极214及215可为多酸(polycide)层。
图4A-4E说明了使用对应的埋入式触点及埋入式栅电极结构的SIMOX处理的替代形成过程。制作埋入式结构209及210的处理步骤与图2A-2D中所使用的一样。这样，图4A以与图2D中所示的结构相同的结构开始，具有沟槽/侧壁/导体209及沟槽/侧壁/底部/导体210结构，其中填满掺杂多晶硅或其它合适的耐火的导电材料。在此，将多晶硅随意地设定为导体。图4B所示为已将表面绝缘体200移除且在用于埋入式栅极的电极210上形成厚度为50-200埃的栅极绝缘体401。在优选处理中，通过氧化多晶硅同时氧化绝缘体200仍然在适当的位置，然后通过抛光或蚀刻处理将绝缘体200移除，来形成栅极绝缘体401。在该多晶硅氧化处理的优选实施例中，绝缘体200有附加氮化硅SiN层，以允许只会暴露多晶硅，从而以手控方式进行氧化。
之后，氧化层200被移除，且借助于所谓的部分遮光(block-out)掩模(图4B)将埋入式触点209上的任何绝缘层402有选择地移除。在外延条件下沉积器件层403，其在所有硅表面(图4C)上形成单晶，除了在多晶硅及氧化表面上形成多晶硅404及405的小区域。如果可以使用横向生长的外延条件，区域404及405可以形成单晶，如美国专利5,646,958所述的，其内容通过引用而在此合并。图4D中，使用美国专利6,043,166(通过引用将其内容合并于此)所讲述的典型SIMOX条件，在埋入式区域的上方形成注入式掩模406且在衬底201内注入氧离子407。
注入能量控制注入离子407的深度。对埋入式栅极210或体触点209而言，注入深度选择为轻微地低于器件层。对埋入式导线及电容器而言，由于该结构要完全包围在绝缘体中，此注入位置较不重要，但是最好选择注入深度接近器件层及衬底接口，这样所形成的至少部分BOX层可以覆盖住那些导线及电容器元件的顶部。
使用退火条件及定时，如美国专利6,043,166所述，所注入的氧被转换至埋入式氧化层408，如图4E所示。使用标准的掩模及沉积技术以栅极氧化物409及栅电极410形成的晶体管导致与图2所示相似的结构。
即使已经用一组优选处理步骤，以形成埋入式栅电极及埋入式体触点元件的角度，描述了SIMOX处理，对本领域一般技术人员很明显，通过对前述处理的些许变化，前述处理步骤同样可用于形成其它元件，如埋入式布线层或电容器元件等。
为了说明本发明的附加优势，图5A-5D所示为三个示例的绝缘体上外延硅(SOI)结构的放大图，分别为埋入式栅电极50A(图5A)、体触点50C(图5C)及埋入式导线50D(5D)。
图5A所示为当下部53及上部54被形成以便导致埋入式栅电极58A时所得的结构50A。不同于先前的技术，此50A结构中有特殊的趣味性，即现在埋入式氧化层(BOX)55A变为第二个栅极器件58A的一个整体部分。特别的是，此绝缘体上外延硅(SOI)埋入式氧化层55A可充当埋入式FET的第二个栅极绝缘体，且也可充当为器件层54与衬底53的隔离。
图5A结构50A中同样有趣的是，形成第二个栅极绝缘体的埋入式氧化层55A与形成上方的栅极绝缘体的上方的氧化层59具有不同的厚度。此不同的厚度对控制双栅极器件的特征是非常有用的技术。
图5B所示为双栅极的顶视图的例子。这两个栅极56及58A的有效形状为501及502可以具有不同的长度、宽度或形状以制作较容易地接触到各自的栅极或得到具有不同信道长度的器件，使得双栅极及单栅极信道区域可平行地组合以达到不同的增益。顶部及底部栅极56及58A可以放置到小差异中，如不同角度(弯曲栅极)，以制作如顶部上的布线轨迹的较好布局或较易接触到底部。
图5A及5B也表示出通过通道(via)503及504连接较高的及较低的栅极501及502的技术，这样，当在顶部上施加栅极电压时，它对顶部及底部都起作用，从而改善器件的性能。在本发明的处理中，此连接可利用对顶部栅电极使用两层多晶硅的简单处理完成，如美国专利4,341,009所述，此内容通过引用在此合并。使用此参考的处理，可直接地形成通道503及504。专利′009描述了使用双多晶硅形成埋入式触点的处理。首先，在栅极氧化物上沉积多晶硅或多酸的薄层，接着蚀刻接触孔穿过薄电极、栅极氧化物及体沟道层，以及埋入式栅极氧化物，到埋入式栅电极。现在第二个栅电极层被沉积并形成图案，以制作第一个电极和第二个电极触点。在此处理期间，也可能制作其它的连接如体触点，因为额外的触点可以制作到载体衬底上。在此所使用的技术为利用两步骤形成栅极式电极。步骤1中，在形成顶部器件时，在栅极氧化物上无差别地沉积第一个多晶硅层，随后蚀刻通道。第二个多晶硅层目前被沉积在第一个多晶硅的上方，这使得在提供顶部栅电极额外的厚度的同时，接触到体层或底部电极。现在对此堆形成图案，以包括顶部栅电极及通道连接。可以使用更传统的处理步骤，其中形成顶部电极，以分离的步骤蚀刻通道403或404，并且局部相互连接或金属接触钮用来连接顶部及底部电极。
在绝缘体上外延硅(SOI)器件中，强烈需要连接体硅区到公共接地点或衬底电势，以稳定阈值电压。图5C表示具有器件层54、BOX层55C及衬底53的这样一个结构50C。区域58C为在栅极56的体区处直接接触器件层54的多晶硅电极。形成这样的多晶硅电极已参考图2-4讨论过了。此优选实施例提供所需的体触点，而不需额外空间，无任何额外的光处理、层沉积等的需要。所以该实施例表现为形成绝缘体上外延硅(SOI)埋入式触点的有吸引力的处理。
图5D所示为埋入式导线52，可用于在晶体管的触点到邻近的晶体管或到电阻器或电容器间进行局部的相互连接。为了简单示意，示出了一个通道接触，其中通道从埋入式导线延伸至器件层上方的顶表面。在示例的应用里从相同的埋入式导线提供多个统通，可用来连接顶表面上的器件。布线能力可以容易地获得，而不需要考虑横跨顶表面上的其它器件或其它连接。
本发明的重要特征为使用绝缘体上外延硅(SOI)埋入层形成分离的器件而同时仍然保留住这些器件之间的共性的能力。此特征允许这些器件不需通过提供相互连接导体而可相互连接，因而改善了器件密度。该特征在图6A及图6B中，以形成共享公用的体层64的分离的FET 61及62的情况为例，示范性地说明。附加的特定例子将在稍后讨论，更多例子对本领域技术人员而言是显而易见的，但是图6A及图6B的例子说明了这样的重要概念，即通过将此BOX视为不只在器件层次而且在电路层次上为重要元件，可以更有效率地制作整个电路，在不久后将更详细讨论。
图6A所示为两器件层61及62通过绝缘体上外延硅(SOI)埋入层63所隔离且共享公用体层64的一般例子。此特征使得许多更多的数量的FET的形成，而FET设计的每一层皆通过分离布局限制而被优化。如同先前所讨论，埋入式电极及体触点可有利地用于连接这些器件而形成电路。当埋入式栅极62从顶部栅极被横向地隔离时，可以通过在埋入式栅极上对伪栅极形成图案而形成埋入式栅极的源极/漏极区，作为掩模层且注入有选择性的区域而完成埋入式FET器件。
对于许多应用，此邻近器件的源极/漏极区可有利地被共享，如同图6B所示，以提供特定的电路的相互连接。由于此结构在FET 65及66之间的节点68变为串联而不需使用额外的相互连接器，此技术增加了器件布局的密度。很明显地，并联也具有相似的可能性。
图6C说明了本发明所得的顶部电极61及66和底部电极62及65的布局上的自由度。例如，为了满足其它需求或提供其它优势如布线能力的轻松，这些栅极之一或两者都可有弯曲处。
图7A概要说明了使用单个FET 75及单个电容器70的传统DRAM单元。此电容器的一个电极连接至FET 75的漏极区而另一个电极接地。图7B表示了利用本发明且配有两个DRAM单元中的绝缘体上外延硅(SOI)器件，其中第一个使用了顶部栅极FET 75A而第二个使用了埋入式栅极FET 75B。埋入式电容器70A及70B形成于衬底78内，而75A的顶栅极及75B的埋入式栅极使用通道74A及74B连接至电容器。通过将衬底78经中间的BOX层79与器件层77结合而形成图7B的结构。可用于形成这些结构的各种可能处理已在图2-4的帮助下描述了。
在衬底内电容器70A及70B的形成，例如，已在图2A-2D的帮助下特别地描述了。具有对其沟槽尺寸正确的选择的埋入式导体73A及73B和电容器节点电介质71A及71B(沟槽的侧壁上形成的氧化物或氧化物/氮化物)将决定埋入式电容器的电容值。可以通过使用高掺杂衬底78，或在形成节点绝缘体之前通过扩散驱入掺杂物形成沿着电容器70A及70B的边缘的衬底外部的高掺杂区72A及72B，而形成电容器的接地电极。形成这样的结构的步骤及附加的处理步骤已公知，并在美国专利5,770,484中描述，这里通过引用将其内容合并于此。
与在绝缘体上外延硅(SOI)衬底之后形成埋入式电容器的处理相比，在此所描述的处理，在绝缘体上外延硅(SOI)结构之前形成埋入式电容器，与其它绝缘体上外延硅(SOI)沟槽电容器处理比较起来，其提供处理的简单化，并且可提供更高的产量和较低的费用。
图8A-8C表示在图7A-7B中已讨论过的DRAM单元的变体。图8A为现有技术中公知的使用单个晶体管Q1及储能电容器C1的单个器件储能电容器电路的示意图。耗尽层型电容器的使用是本领域众所皆知的(参考如美国专利4,163,243及4,259,729)。Q1的栅极通过高电压去激活以接通Q1，从而允许数据信号层次在位线BL0上传递至电容器C1。图8A中的示意图相似于图7A中的示意图，只是标记为VDD的电容器节点处于接地电势。图8B说明使用单个耗尽电容器80的一个实施例，其利用施加到埋入式电极上的正偏压而在器件层82中制作累积区81(反电极)。此电路应用的重要的新颖性在于公用的共享半导体区域82的顶上的晶体管Q1(83)、和位于公用的共享区82的底边的电容器C1(80)的物理排列。通过本发明的半导体讲述，此结构是可能制成的。图8B将会在接下来的段落中进一步地描述，但是需要说明，对此机制的多种变体是显而易见的。
在图8的实施例中，要存储的数据位呈递至位线的BL0上的单元。如同先前所述，通过施加给其栅极84的高信号，晶体管83(Q1)被激活，因此允许了BL0的电压电平被传递至电容器80(C1)。如本领域所公知，通过事先对BL0进行处理至预定的介于逻辑1的高电压及逻辑0的低电压电平之间的电压电平，来读取DRAM单元。位线BL0连接至读出放大器(未示出)，其检测BL0的电压与参考电压的差异。将高电压施加至晶体管Q1的栅极WL1上，此动作将Q1接通并将电容器C1上存储的信号传递至BL0。与原始使用BL0写入单晶的信号相比，此信号是非常小的。位线BL0的感测将会在从其预定的居中的电平起的正电压方向或者负电压方向上受到电干扰，所述预定的居中的电平跟据电容器C1存储的状态而定。与BL0连接的该读出放大器将会感测并放大这一小电压干扰。
图8B所示为电容器的一边经由扩散85连接至晶体管Q1。C1的另一个电极是以电容器80的多晶硅电极形成的平板。覆盖此电容器80(C1)的电极的绝缘体86是电容器电介质。此电介质可能是与BOX层87中相同或相似的二氧化硅(SiO2)。其也有可能为不同的材料，如允许使用相同的平板面积的C1具有较大的电容值的高电介质材料，此材料可在通过沉积来形成埋入式电容器电极期间同时形成。
通过比较图8A及8B，电容器的电极的安排变得很清楚。通过施加正电位至C1的较低平板上，扩散区85连接电容器C1的顶部电极至通过薄电介质86(氧化物或高电介质材料)的顶表面上的施感电荷形成的类似于平板的区域。此正电位导致负载流子吸附到C1的顶端，使得C1变成导电的且形成顶部平板。而此电容器的底部平板只是电容器80的埋入式电极。
此结构的新颖性的一个方面在于C1水平相对于Q1的位置。C1可能实质上的位于Q1之下，因而制作最小的总单元面积，而在硅晶片的单位面积上允许了最大的DRAM存储器密度。然而，为了最小密度结果，也可能实质上位于Q1的栅极所覆盖的区域之外，且仍可操作。重点在于，只要C1不比漏电流/存储单元保持时间标准所确立的最小尺寸更接近位线段BL0，C1相对于Q1的位置并非关键性的。
图8C是图8B的延伸，其中，通过形成结构80B及80T提供电容器，其中80T现在形成在器件层82的顶上。这样做的优点在于电容器80的面积可被切割掉一半，而允许更大的组装密度。除了对电容器使用高电介质常数的绝缘体之外，也可以使用粗糙化的表面电极来增加电容器电极的面积。这两种技术在本领域内是众所皆知的。在这里所讲述的形成埋入式结构的一般概念内，结构及材料的额外变化都是可能的。
图9A-9C说明使用本发明的结构形成动态两相移位寄存器及其操作的应用。图9A表示概念上的垂直结构，其利用本发明所讲述的半导体处理去构造依照图C所示连接的四个N型(N-type)晶体管，以便提供具有图9B的定时图的动态两相移位寄存器。这些动态移位寄存器已有标准电路技术来存储数据。
图9A表示由衬底91、器件层92及将其分成两部分的氧化层90所制作的一种可能绝缘体上外延硅(SOI)结构的横截面。再者，沿用本发明所讲述，在衬底区91形成两个埋入式栅极晶体管941及943。在器件层上使用附加处理步骤形成两个顶表面FET 942及944。所有的FET皆为N型，如器件层和源极/漏极区的掺杂物的选择所定，且它们共享同一体层92。通过使用在两个邻近FET的源极及漏极区的重迭，如图9C所示，获得晶体管的连续连接而不需任何外部导线。
在两相动态移位寄存器中，使用两个晶体管来存储一位数据。在图9C的情况下，晶体管941及942一起存储位1，而晶体管943及944存储位2。参考图9B，将时钟C1信号96施加在晶体管941及943的栅极上，并将时钟C2信号97施加在与晶体管942及944的栅极连接的导线上。数据位实际存储在电路的寄生电容器上，如扩散电容器。使用两个时钟信号96及97来控制数据从一位的位置到下一个位置的移动。通过施加时钟信号C1(高的)接着施加时钟信号C2(高的)，一个位被移位一个位置。时钟是不重叠的(non-overlapping)，这意味着C1及C2永远不会同时处于高的状态。最后，进入移位寄存器的数据在一定数量的移位位置之后会逐渐衰减并丢失，除非通过增益级恢复其振幅。两相移位寄存器的变体可以用比图9A中所示的更多的晶体管构造，以便恢复或放大连续的串中每个位的位置上的数据。用于移位寄存并放大的电路在本领域内是众所公知的，而本发明的具有创造性的方面在于图9A所示的两相移位寄存器，其可以提供对存储空间的节省以及更大密度的结构。
本发明的两相移位寄存器的结构是基于本发明所讲述的非常重要的半导体处理形成的，即使得可以通过要在半导体材料的共享区92的顶及底上形成的BOX层90来隔离这些晶体管。
在图9A所示的结构中，晶体管并非一个躺在另一个之上，而是以彼此交错排列的，这使得一个晶体管的源极与第二个晶体管的漏极共享，此已在先前图6B中描述过其实施例了。可以很容易地看到，图9A的一处新颖性在于：与现有技术不同，本发明的两个晶体管941及942并不会驻留在同一个垂直层次上，典型地，都在顶部上。在本发明中，一个晶体管941(Q1)在底部，且另一个晶体管942(Q2)在顶部。时钟信号C1到Q1的栅极的布线至少部分地发生在公用层92结构的下方，其中有必要经由多晶硅连接至栅极区。相似地，到Q2的对应布线发生在公用层92结构之上，这样提供一连接时钟信号C2至晶体管Q2的栅极区的手段。以这种方式，在任何一个侧面上可用不动产(real-estate)的利用中，实质性地减少了在顶部侧面或者底部侧面上到栅极的布线的需要。
更近一步地，当试着在移位寄存器链内的两个连续的晶体管的栅极区间布线时，如果晶体管、扩散区及栅极线路的几何结构与存在的可用不动产冲突，则可能可以通过以图9A所示的顶部/底部晶体管位置交替的方式形成移位寄存器，而使这样的冲突实质地减小或消除。选择来说明这一概念的电路是两相移位寄存器，因为它是具有经典的MOSFET功能的闻名的应用。然而，很显然，其它电路应用对减少栅极布线拥挤也具有同样很有好处，从而允许了器件/电路密度上的改善。
图10A及10B表示对CMOS NOR逻辑电路的主题公开的应用。图10A概要的表示出双向逻辑NOR电路。输入信号A及B分别连接至晶体管Q2以及Q4和Q1及Q3的栅极。晶体管Q1及Q2是P型(P-type)晶体管而晶体管Q3及Q4是N型晶体管。此示意图众所公知，且是最为广泛使用的逻辑电路。其它广泛使用的CMOS电路是NAND以及简单的反相器电路，而对本领域一般技术人员而言，将本发明应用到这些已知的电路上的应用是显而意见的。
在图10B中的NOR电路的结构表示利用本发明的半导体芯片的垂直的截面图。衬底101及器件层103通过BOX层102所隔离。使用在优选实施例中所讲述的处理步骤而在衬底内(埋入式的)形成晶体管Q4。使用传统的氧化处理、栅电极的沉积及图案形成等处理，在器件层上形成晶体管Q1、Q2及Q3。半导体几何结构的尺度在此被简化以协助了解如何实现图10A中的NOR电路。在图10B中可显而易见此最引人注目的优势及新颖的优势，即晶体管Q3直接位于晶体管Q4的上方。需要注意的是，晶体管Q1及Q2是在同一水平轴上形成的。由于晶体管Q1及Q2是P型而Q3及Q4是N型，所以器件层具有隔离区来将对应于N型及P型区的器件层中的不同掺杂物分开来。当前的工业实践中，使所有晶体管的位置或物理位置都在相同的水平轴上。
然而，本发明允许以独特的手段来制作晶体管Q3及Q4，即一个在另一个之上，从而使得可以对给定的逻辑功能而使芯片尺寸有显著地减小。需要注意的是在前面讨论的技术中，不需要分离的相互连接导体就可以使元件并联。
在由晶体管Q3及Q4所共享的公用共享源极漏极扩散所需要的区域中的这一结构中，可以明显地看出其附加优势。特别地，共享了Q2的源极扩散的Q3及Q4的公用漏极扩散面积减少了，这样在NOR电路的转换时间会显著地减少。这些公用节点或扩散也可充当电路的输出节点。由于任何电容器容量减少都导致电路延迟(转换时间)减小，速度额外地增加了。在此所述概念展示为用于NOR电路，但是，也可以很容易地应用于大众化的NAND逻辑电路以及生产现今的微处理器芯片和ASIC定制芯片的当前的CMOS逻辑技术产业中建立的许多其它电路类型。
存在一些电路例子，其可以连同传统FET及其它器件，利用埋入式器件形成。许多ASIC应用可以有益于附加设计基本规则，其被在埋入式衬底内可用的本发明的器件所允许。
所讨论的例子也证实了通过这些技术，埋入式氧化层可以用于不只是单纯的隔离作用。此BOX已经被示为可用于其它功能，例如埋入式晶体管的栅极氧化物及体触点的输送口(pass-through)。
虽然本发明已由上述优选实施例加以阐述，本领域技术人员应该，在不脱离所附权利要求书的精神和范围的情况下，也可以对本发明加以修改而实施。
工业实用性
本发明可用于半导体集成电路及其制造过程。

Claims (26)

1.一种使用SOI技术制作电子器件的方法，所述SOI技术导致了埋入式氧化层的形成，所述方法包括：
在第一单晶半导体层中制作所述电子器件的至少一个第一元件；以及
在第二单晶半导体层中制作所述电子器件的至少一个第二元件，所述第二单晶半导体层与所述第一单晶半导体层通过所述埋入式氧化层分离，所述埋入式氧化层被局部修正，以与所述电子器件作为整体执行功能。
2.如权利要求1所述的方法，其中一个所述元件包括埋入式栅极，且所述氧化层被制作地较薄且局部覆盖在所述埋入式栅极上。
3.如权利要求1所述的方法，其中一个所述元件为上覆栅极的体触点，且所述氧化层并未形成在所述元件上。
4.如权利要求1所述的方法，其中一个所述元件包括嵌入衬底内的元件，所述衬底在所述埋入式氧化层之下，所述制作还包括：
在所述衬底内形成沟槽；
在侧壁表面和底表面中至少一个上形成绝缘体；以及
在所述沟槽内形成导体，使得所述导体及所述衬底的顶表面实质上在同一平面上。
5.如权利要求1所述的方法，其中所述至少一个第一元件最初制作在第一晶片上，而所述至少一个第二元件最初制作在第二晶片上，且所述SOI制作包括键结所述第一晶片和第二晶片，以形成所述埋入式氧化层。
6.如权利要求1所述的方法，其中所述埋入式氧化层通过注入氧气形成。
7.一种根据权利要求1制作电子电路的方法，所述电子电路包括多个根据权利要求1的方法形成的电子器件，每一个所述电子器件具有至少一个所述第一元件、至少一个所述第二元件，其中，所述埋入式氧化层被局部修正，以与所述电子器件作为整体执行功能。
8.如权利要求7所述的方法，其中第一个所述电子器件的至少一个所述第一元件也是第二个所述电子器件的元件，使得所述第一电子器件和所述第二电子器件不需要相互连接导体即可相互电连接。
9.如权利要求8所述的方法，还包括：
用穿透所述埋入式氧化层的通道来使至少一个所述第一元件和至少一个所述第二元件相互连接。
10.一种根据权利要求1制作DRAM单元的方法，其中所述第一元件包括所述埋入式氧化层之下的埋入式电容器和所述埋入式氧化层下方的栅极，而所述第二元件包括所述埋入式氧化层顶上的FET源极区和FET漏极区，所述栅极被适配为操作所述源极区和所述漏极区之间的FET沟道；所述方法还包括：
通过穿透所述埋入式氧化层的通道使所述电容器和所述源极区或漏极区之一相互连接，所述通道包括导电材料。
11.一种根据权利要求10制作DRAM单元阵列的方法，还包括：
根据权利要求15的方法制作DRAM单元的阵列，
其中对所述阵列中的第一组DRAM单元在所述埋入式氧化层之下形成栅极，而对第二组所述DRAM单元在所述埋入式氧化层顶部形成所述栅极。
12.如权利要求11所述的方法，其中所述埋入式电容器包括埋入式导电材料，所述埋入式导电材料被绝缘层包围，以使所述导电材料与所述衬底隔离，所述方法还包括：
在所述衬底中的沟槽内形成绝缘层，使所述绝缘层位于所述埋入式氧化层下方；以及
用导电材料填充由所述绝缘层形成的区域。
13.一种根据权利要求1制作DRAM单元的方法，其中，所述第一元件包括所述埋入式氧化层之下的埋入式电极，所述埋入式电极充当下电容器充电平板，所述第二元件包括在所述埋入式氧化层的上侧形成的区域，充当上电容器充电平板，所述方法还包括在位于所述埋入式氧化层上侧的晶体管的扩散区和所述上电容器充电平板之间形成扩散连接。
14.如权利要求13所述的方法，其中所述上和下电容器充电平板之间形成的所述电容器绝缘体至少包括所述埋入式氧化层的一部分。
15.如权利要求15所述的方法，其中所述电容器绝缘体包括与所述埋入式氧化层不同的绝缘材料。
16.如权利要求15所述的方法，还包括：
在覆盖所述BOX层的器件层上形成绝缘材料区和电容器电极，部分所述区域位于所述埋入式电容器之上，且所述器件层内的导电链路与所述埋入式电容器及上覆式电容器的各个所述充电平板区电连接，从而增加所述DRAM单元的电容值。
17.一种根据权利要求1制作具有多个电子器件的电子电路的方法，所述方法还包括：
形成导电材料的相互连接器，以使所述多个电子器件中的至少两个相互连接，所述相互连接器至少部分地被所述埋入式氧化物所包围。
18.一种根据权利要求1制作动态两相移位寄存器的方法，其中，所述第一元件包括第一时钟信号导体，所述第一时钟信号导体至少部分地被所述埋入式氧化层所包围，所述第二元件包括在所述埋入式氧化层上方形成的第二时钟信号导体，并且所述方法还包括在所述埋入式氧化层上方的所述第二单晶半导体层中形成多个FET晶体管。
19.一种根据权利要求1制作COMS电路的方法，其中所述第一元件包括在所述埋入式氧化层上方的器件层中形成的多个FET晶体管，其中至少两个所述FET晶体管共享公用扩散区，从而不需要使用分离的相互连接导电材料即可电连接所述至少两个FET晶体管；并且所述第二元件包括所述器件层下方形成的相互连接导体，用来使至少两个所述FET相互连接。
20.如权利要求19所述的方法，其中所述器件层下方的所述相互连接导体被所述埋入式氧化层部分地包围。
21.如权利要求19所述的方法，其中所述CMOS电路包括下述至少一个：
至少一个NOR电路；以及
至少一个NAND电路。
22.一种根据权利要求1制作FET的方法，其中所述第一元件包括在所述第一单晶半导体层中形成的第一栅极，所述第二元件包括在所述第二单晶半导体层中形成的第二栅极，
其中所述第一栅极控制所述第二单晶半导体层中的所述FET的导电性，而所述第二栅极控制所述第一单晶半导体层中的所述FET的导电性。
23.一种由根据权利要求1至22中所述任何一种方法制作的电子器件。
24.一种由根据权利要求1至22中所述任何一种方法制作的集成电路。
25.一种模件，包括由根据权利要求1至22中所述任何一种方法制作的集成电路。
26.一种由权利要求22的方法制作的FET。
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